JPH09260492A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09260492A
JPH09260492A JP8067627A JP6762796A JPH09260492A JP H09260492 A JPH09260492 A JP H09260492A JP 8067627 A JP8067627 A JP 8067627A JP 6762796 A JP6762796 A JP 6762796A JP H09260492 A JPH09260492 A JP H09260492A
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film
forming
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insulating film
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正弘 猪原
Bii Anando Emu
エム・ビー・アナンド
Tadashi Matsunou
正 松能
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Abstract

(57)【要約】 【課題】 本発明は、層間接続孔底部の銅拡散防止膜を
除去することにより、配線の長寿命化及び接続孔底部の
抵抗値の低減化を可能にした半導体装置を製造方法する
事を目的とする。 【解決手段】 本発明は、マスク材料を用いずに異方性
エッチング法により層間接続孔底部の銅拡散防止膜を除
去する際、銅拡散防止膜を除去したくない部分の銅拡散
防止膜の膜厚170を、層間接続孔底175の銅拡散防
止膜の膜厚よりも厚く形成する事により、除去したい銅
拡散防止膜のみを除去する事を特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多層配線構造にお
ける半導体装置の製造方法に関するもので、特に、金属
配線の側面に形成された配線材料散防止膜の層間接続孔
に接続された部分を取り除く方法に関する。
【0002】
【従来の技術】従来技術を図を用いて詳細に説明する。
図13の(1)に多層配線構造の半導体装置を、図13
の(2)に図13の(1)の断面図を示した。下層12
91に形成された銅を主成分とする金属配線1201の
周囲には層間絶縁膜1221へ銅原子が拡散する事を防
止するための銅拡散防止膜形1211及び1212が形
成されている。もし、この銅拡散防止膜がないと、銅が
周囲の層間絶縁膜に流出してしまい半導体素子の特性劣
化を引き起こしてしまうので、配線材料に銅を使用した
場合、前記銅拡散防止膜は必要不可欠である。
【0003】次に、図14に示されるように、図13の
状態の半導体装置全面に銅拡散防止膜1213を形成す
る。その後、図15における層間絶縁膜1292に形成
された層間接続孔1205及び1206及び上層129
3に形成された配線溝1294に銅を主成分とする配線
材料を埋め込む(図示せず)事により、多層配線構造を
有する半導体装置を製造する。
【0004】また、図15は図14における半導体装置
の層間接続孔1205及び1206及び配線溝1294
に銅を主成分とする配線材料1200を埋め込んだ後の
層間接続孔1205付近の拡大断面図である。図15に
示すように層間接続孔1205の底部1299に銅拡散
防止膜が存在する。この銅拡散防止膜は銅の拡散速度が
極めて遅いため、図15中のI1のように電流が流れる
場合には、電流が流れることによって生じる銅原子の移
動を妨げるため、配線内1200及び1201及び層間
接続孔内1205にボイド(配線材料が配線中を移動
し、配線内に空間を作る現象)やヒロック(配線材料
が、配線外にはみ出す現象)を引き起こす事により配線
及び層間接続孔の断線の原因となるので、配線の寿命を
短縮させる。また、銅拡散防止膜の抵抗率が、銅を主成
分とする金属配線1200及び1201の抵抗率よりも
大きい場合には、層間接続孔1205の抵抗増加を生じ
る。
【0005】
【発明が解決しようとする課題】上述のように、銅を主
成分とする金属配線を多層配線構造の半導体装置に使用
した場合、前記金属配線に含まれる銅原子が周囲に拡散
する事を防止するための銅拡散防止膜を前記金属配線の
周囲に形成しなければならない。しかし、上述の様な配
線構造の場合にはこの銅拡散防止膜がエレクトロマイグ
レーションによる断線不良及び層間接続孔部分の抵抗増
加を招いていた。
【0006】本発明は、層間接続孔底部の銅拡散防止膜
を除去することにより、配線の長寿命化及び接続孔底部
の抵抗値の低減化を可能にした半導体装置の製造方法を
提供をする事を目的とする。
【0007】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、マスク材料を用いずに異方性エッチン
グ法により層間接続孔底部の銅拡散防止膜を除去する
際、銅拡散防止膜を除去したくない部分の銅拡散防止膜
の膜厚を、層間接続孔底の銅拡散防止膜の膜厚よりも厚
く形成する事により、除去したい銅拡散防止膜を除去す
る事を特徴とする。
【0008】本発明は、除去したくない部分の銅拡散防
止膜を残し、かつ、層間接続孔底部の銅拡散防止膜を除
去することが出来るので、層間接続孔底部の銅拡散防止
膜の存在に起因していたエレクトロマイグレーション及
び層間接続孔部分の抵抗増加を解消する事が出来る。
【0009】
【発明の実施の形態】本発明の実施形態を図を用いて詳
細に説明する。図1の(1)に示すように、半導体基板
等の上にCVD法により厚さ100nm程度の窒化シリ
コンからなるエッチングストッパー膜100を形成し、
前記エッチングストッパー膜100の上にCVD法によ
り厚さ0.2〜1.0μm 程度の二酸化シリコンからな
る層間絶縁膜105を形成し、前記層間絶縁膜105に
通常のリソグラフィー法及び異方性エッチング法を用い
て配線溝110を形成し、前記配線溝110の内面及び
前記層間絶縁膜105の表面にスパッタ法もしくはCV
D法により厚さ50nm程度で窒化シリコンからなる銅
拡散防止膜115を形成し、前記銅拡散防止膜115の
上に銅を主成分とする配線材料120をスパッタ法によ
り形成した後に、後退手段により前記層間絶縁膜105
が露出するまで後退させ、前記配線溝110に銅拡散防
止膜及び銅を主成分とする金属配線(以下、純粋な銅か
らなる金属配線を含む)を形成する事により配線として
使用する下層191を形成する。
【0010】ここで、エッチングストッパー膜には、一
般的に二酸化シリコンからなる層間絶縁膜と十分なエッ
チング選択比をもち、かつ、絶縁性に優れた窒化シリコ
ンを用いる。
【0011】また、この後退手段には、異方性及び加工
制御性の優れたエッチバック法もしくは活性種を利用し
た化学エッチング法(RIE法)を用いる。また、半導
体装置に余分な熱を加えたくないときには、CMP装置
により研磨する事により後退除去しても良い。
【0012】また、配線溝内110内に形成された銅拡
散防止膜は、簡便に成膜できる窒化シリコン膜を使用す
るのが最も効果的であるが、銅の拡散速度が極めて遅い
材料であり、抵抗率の高いアモルファスチタンSiN、
アモルファスタングステンSiN、チタンナイトライ
ド、タングステン、タンタル等でも良い。
【0013】次に、図1の(2)に示すように、層間絶
縁膜105の上にスパッタ法もしくはCVD法により厚
さ50nm程度で、窒化シリコンからなる銅拡散防止膜
125を形成し、前記銅拡散防止膜125の上にCVD
法により厚さ0.5μm 程度の二酸化シリコンからなる
層間絶縁膜130を形成し、その上にCVD法により厚
さ100nm程度の窒化シリコンからなるエッチングス
トッパー膜135を形成し、更にその上にCVD法によ
り層間絶縁膜140を形成し、前記層間絶縁膜140を
通常のリソグラフィー法及び異方性エッチング法を用い
て配線溝145を形成した後、前記配線溝145の内面
及び層間絶縁膜140の表面にCVD法により厚さ50
nm程度の窒化シリコンからなる銅拡散防止膜150を
形成する事により層間絶縁膜130の上に配線として使
用する上層192を形成する。
【0014】次に、図2に示すように、図1の(2)に
おける銅拡散防止膜150の上にレジスト(図示せず)
を塗布し、通常のリソグラフィー法によりこのレジスト
をパターニングし、前記パターニングしたレジストをマ
スクにして、異方性エッチング法を用いて、銅拡散防止
膜150、エッチングストッパー膜135、層間絶縁膜
130及び銅拡散防止膜125を順次エッチング除去
し、前記金属配線120を露出させる事により、上層1
92と下層191とを接続する為の層間接続孔155及
び160を形成する。
【0015】次に、図3に示すように、図2の状態にお
いて、CVD法により厚さ50nm程度の窒化シリコン
からなる銅拡散防止膜165を形成する。また、この様
にすれば、配線溝底部170の銅拡散防止膜厚は、層間
接続孔底部175の銅拡散防止膜厚より厚く(約2倍)
する事が出来、かつ、層間接続孔155及び160の側
面にも銅拡散防止膜を形成する事が出来る。
【0016】次に、図4に示すように、図3の状態にお
いて、マスクを用いずに異方性エッチング法により層間
接続孔底部175の銅拡散防止膜を除去する。この際、
配線溝底部170の銅拡散防止膜の一部もエッチング除
去されるが、上述のように、層間接続孔底部175の銅
拡散防止膜よりも配線溝底部170の銅拡散防止膜の方
が厚いので、図4に示されるように、層間接続孔底部1
75の銅拡散防止膜を除去し、かつ、配線溝底部170
の銅拡散防止膜を残すことができる。その後、層間接続
孔160及び155、配線溝145に銅を主成分とする
配線材料を埋め込む事により多層配線構造を有する半導
体装置が製造される。
【0017】本実施形態は以上の様に構成されているの
で、層間接続孔底部以外の銅拡散防止膜を残し、かつ、
層間接続孔底部の銅拡散防止膜を除去することが出来る
ので、層間接続孔底部の銅拡散防止膜の存在に起因して
いたエレクトロマイグレーション及び層間接続孔の抵抗
増加を解消する事が出来る。
【0018】次に、第二の実施形態を図を用いて詳細に
説明する。図5の(1)に示すように、半導体基板等の
上にCVD法により厚さ100nm程度の窒化シリコン
からなるエッチングストッパー膜500を形成し、前記
エッチングストッパー膜500の上にCVD法により厚
さ0.2〜1.0μm 程度の二酸化シリコンからなる層
間絶縁膜505を形成し、前記層間絶縁膜505に通常
のリソグラフィー法及び異方性エッチング法を用いて配
線溝510を形成し、前記配線溝510の内面及び前記
層間絶縁膜505の表面にスパッタ法もしくはCVD法
により厚さ50nm程度で窒化シリコンからなる銅拡散
防止膜515を形成したあと、更にこの銅拡散防止膜5
15の上面に銅を主成分とする配線材料520をスパッ
タ法により形成する。
【0019】次に、図5の(2)に示すように、後退手
段を用いて銅拡散防止膜515及び配線材料520をエ
ッチング除去する事により前記層間絶縁膜505の表面
を露出させ、かつ、配線溝510内の銅拡散防止膜51
5及び配線材料520も一部エッチング除去する。
【0020】ここで、後退手段として、活性種を利用し
た化学エッチング法、例えば反応性イオンエッチング法
(以下、RIE法と言う)を用いる。このRIE法は異
方性及び微細加工制御性に優れている。
【0021】次に、図5の(3)に示されるように、露
出した層間絶縁膜505及び配線材料520の上にCV
D法により窒化シリコンからなる銅拡散防止膜516を
形成する。
【0022】次に、図5の(4)に示されるように、銅
拡散防止膜516をRIE法もしくはCMP装置により
研磨する事により、前記層間絶縁膜505が露出するま
で後退させ、前記配線溝510に銅拡散防止膜及び銅を
主成分とする金属材料520を形成する事により配線と
して使用する下層591を形成する。
【0023】また、銅拡散防止膜515、516には、
簡便に成膜できる窒化シリコン膜を使用するのが最も効
果的であるが、銅の拡散速度が極めて遅い材料であり、
抵抗率が窒化シリコンよりも低いアモルファスチタンS
iN、アモルファスタングステンSiN、チタンナイト
ライド、タングステン、タンタル等でも良い。
【0024】次に、図6の(1)に示されるように、第
一の実施形態における図1の(2)乃至図4の工程と同
様の工程により、多層配線構造を有する半導体装置が製
造される。
【0025】本実施形態は以上の様に構成されているの
で、第一の実施形態と同様に、層間接続孔底部以外の銅
拡散防止膜を残し、かつ、層間接続孔底部の銅拡散防止
膜を除去することが出来るので、層間接続孔底部の銅拡
散防止膜の存在に起因していたエレクトロマイグレーシ
ョンによる断線不良及び層間接続孔の抵抗増加を解消す
る事が出来る。
【0026】また、本実施形態は、第一の実施形態と事
なり層間絶縁膜505と530の間に銅拡散防止膜が存
在しないので、図6の(2)に示されるように、下層5
91よりも更に下層に接続されたスルーホール595を
形成する事が容易となる。
【0027】次に、第三の実施形態を図を用いて詳細に
説明する。図7の(1)に示すように、第一の実施形態
における図1の(1)と同様の方法で下層791を形成
する。
【0028】次に、図7の(2)に示すように、層間絶
縁膜705の上にスパッタ法もしくはCVD法により厚
さ50nmで、窒化シリコンからなる銅拡散防止膜72
5を形成し、前記銅拡散防止膜725の上にCVD法に
より厚さ0.5μm 程度の二酸化シリコンからなる層間
絶縁膜730を形成し、その上にCVD法により厚さ2
00nm程度の窒化シリコンからなるエッチングストッ
パー膜735を形成し、通常のリソグラフィー法及び異
方性エッチング法を用いて前記エッチングストッパー膜
735に層間接続孔形成用のパターニングを施し、更に
その上にCVD法により層間絶縁膜740を形成する事
により、層間絶縁膜730の上に配線として使用する上
層792を形成する。また、エッチングストッパー膜7
35は200nm程度とし、第一の実施形態におけるそ
れよりも厚く(約二倍)形成している。
【0029】次に、図8に示されるように、図7の
(2)の状態で、層間絶縁膜740の上にレジストを塗
布(図示せず)し、通常のリソグラフィー法を用いて前
記レジストをパターニングし、前記パターニングしたレ
ジストをマスクにして異方性エッチング法により層間絶
縁膜740をエッチング除去する事により配線溝745
を形成すると共に、エッチングストッパー膜735をマ
スクにして層間絶縁膜730をエッチング除去する事に
より層間接続孔760及び755も同時に形成し、配線
材料720の表面を露出させる。
【0030】また、この工程において配線溝745を形
成した後に層間接続孔755及び760を連続的に形成
しているので、エッチングスットッパー膜735は配線
溝745を形成する際にはエッチングストッパー膜とし
て作用し、層間接続孔755及び760を形成する際に
はマスクとして作用する。この為、エッチングストッパ
ー膜735の膜厚は層間接続孔755及び760を形成
する際にエッチング除去されて層間絶縁膜730が露出
する事がないように上述のように厚く形成しなければな
らず、その膜厚はエッチング条件(エッチャントガスの
種類やエッチング時間等)及び層間接続孔とのエッチン
グ選択比等により決定される。
【0031】次に、図9に示されるように、図8の状態
において、スパッタ法もしくはCVD法により厚さ50
nmで、窒化シリコンからなる銅拡散防止膜765を形
成する。
【0032】次に、図10に示されるように、図9の状
態において、マスクを用いずに異方性エッチング法を用
いて層間接続孔底部775の銅拡散防止膜765をエッ
チング除去する。この際、層間絶縁膜740の上面及び
配線溝底部770の銅拡散防止膜765も同時に除去さ
れるが、配線溝底部770においては、エッチングスト
ッパー膜735の存在により層間絶縁膜730は露出し
ない。また、この後、層間接続孔760及び755及び
配線溝745に銅を主成分とする配線材料を埋め込む事
により多層配線構造の半導体装置が製造される。
【0033】また、前述したように、エッチングストッ
パー膜735は銅拡散防止作用を有する物質(この実施
形態では窒化シリコン)からなるので、配線材料に含ま
れる銅原子が配線溝底部770から層間絶縁膜730に
拡散する事はない。
【0034】本実施形態は以上の様に構成されているの
で、層間接続孔底部の銅拡散防止膜を除去することが出
来るので、層間接続孔底部の銅拡散防止膜の存在に起因
していたエレクトロマイグレーションによる断線不良及
び層間接続孔の抵抗増加を解消する事が出来る。
【0035】次に、第四の実施形態を図を用いて詳細に
説明する。図11に示される様に、図5の(1)乃至
(4)に示される工程と全く同様の工程により、層間絶
縁膜1105に配線溝1110が形成され、前記配線溝
1110に周囲が銅拡散防止膜1116及び1115に
覆われた配線材料1120が埋め込まれた下層1191
を形成する。
【0036】次に、第三の実施形態に示される図7の
(2)乃至図10に示される工程と全く同様の工程によ
り、図11の(2)に示されるような多層配線構造の半
導体装置が製造される。
【0037】また、銅拡散防止膜1116には、簡便に
成膜できる窒化シリコン膜を使用するのが最も効果的で
あるが、銅の拡散速度が極めて遅い材料であり、抵抗率
が窒化シリコンより低いアモルファスチタンSiN、ア
モルファスタングステンSiN、チタンナイトライド、
タングステン、タンタル等でも良い。
【0038】本実施形態は以上の様に構成されているの
で、第三の実施形態同様に、層間接続孔底部の銅拡散防
止膜を除去することが出来るので、層間接続孔底部の銅
拡散防止膜の存在に起因していたエレクトロマイグレー
ション及び層間接続孔の抵抗増加を解消する事が出来
る。
【0039】また、以上の実施形態は全て、上層に形成
された配線溝145及び745と下層に形成された配線
溝110及び710は平行であったが、図12に示され
るように、上層の配線1196及び下層の配線1197
はねじれの位置であっても良い。
【0040】また、以上の実施形態では配線材料の主成
分は銅であるが、アルミニウムを主成分(純粋なアルミ
ニウムを含む)としてもよい。その場合には銅拡散防止
膜に代えて、バリヤメタル材料を使用する。
【0041】また、半導体装置の設計上、配線の配置に
制約がある場合には、上層と下層の配線は平走している
事が望ましい。また、下層の配線と上層の配線が平走し
ている場合、上層の配線と下層の配線を層間接続等によ
り最短に接続するためには、下層の配線は上層の配線の
真下になければならい。しかし、上層および下層の配線
をねじれの位置にしたときは、その必要がないので上層
及び下層の配線の配置の自由度が増す。
【0042】また、本発明によれば、層間接続孔底部の
銅拡散防止膜を除去することが出来るので、層間接続孔
底部の銅拡散防止膜の存在に起因していたエレクトロマ
イグレーション及び層間接続孔の抵抗増加を解消する事
が出来き、かつ、層間絶縁膜への銅の拡散を確実に防止
する事が出来る。更には配線の配置自由度が増す。
【0043】これらの為、本発明は、配線の低抵抗化、
長寿妙化、配置自由度の増加及び銅等の配線材料の周辺
への流出防止が要求される高集積化DRAM等に利用が
可能である。
【0044】
【発明の効果】本発明は以上の様に構成されているの
で、層間接続孔底部の銅拡散防止膜のみを除去すること
ができる。この為、層間接続孔底部の銅拡散防止膜の存
在によって引き起こされるエレクトロマイグレーション
に起因した配線寿命の短縮及び層間接続孔の抵抗増加に
よる半導体装置の特性劣化を抑制する事が出来る。
【図面の簡単な説明】
【図1】 本発明の第一の実施形態における半導体装置
の製造工程断面図。
【図2】 本発明の第一の実施形態における半導体装置
の製造工程断面図。
【図3】 本発明の第一の実施形態における半導体装置
の製造工程断面図。
【図4】 本発明の第一の実施形態における半導体装置
の製造工程断面図。
【図5】 本発明の第二の実施形態における半導体装置
の製造工程断面図。
【図6】 本発明の第二の実施形態における半導体装置
の製造工程断面図。
【図7】 本発明の第三の実施形態における半導体装置
の製造工程断面図。
【図8】 本発明の第三の実施形態における半導体装置
の製造工程断面図。
【図9】 本発明の第三の実施形態における半導体装置
の製造工程断面図。
【図10】 本発明の第三の実施形態における半導体装
置の製造工程断面図。
【図11】 本発明の第四の実施形態における半導体装
置の製造工程断面図。
【図12】 本発明の第五の実施形態における半導体装
置の製造工程断面図。
【図13】 従来の多層配線構造を有する半導体装置の
製造工程断面図。
【図14】 従来の多層配線構造を有する半導体装置の
製造工程断面図。
【図15】 従来の多層配線構造を有する半導体装置の
層間接続孔付近の拡大断面図。
【符号の説明】
191、791、1291 下層 192、792、1293 上層 120、1201、112、1122 金属配線 105、130、145、740、1221、1292
層間絶縁膜 115、125、150、165、515、516、7
15、725、 銅拡散防止膜 765、1115、1117、1118、1121、1
122、1211 銅拡散防止膜 1212、1213 銅拡散防止膜 130、140、155、160、505、555 層
間接続孔 560、760、755、1205、1206 層間接
続孔 110、145、510、710、745、1120、
1294 配線溝 120、520、1200、1201 配線材料 1294 底部 100、135、735、500 エッチングストッパ
ー膜 170 配線溝底部 175 層間接続孔底部

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に絶縁膜を介して相異なる
    層に形成した第1及び第2の銅配線を互いに電気的に接
    続する半導体装置の製造方法において、 周囲が第1の銅拡散防止膜に覆われた前記第1の銅配線
    を配設する工程と、 前記第1の銅配線上に配線溝を有する層間絶縁膜を形成
    する工程と、 前記層間絶縁膜表面に第2の銅拡散防止膜を形成する工
    程と、 前記配線溝底部より前記第1の銅配線に至る接続孔を形
    成する工程と、 前記配線溝の底部及び側面、及び前記接続孔の底部及び
    側面に第3の銅拡散防止膜を形成する工程と、 異方性エッチングにより前記配線溝の側面及び前記接続
    孔の側面においては前記第3の銅拡散防止膜を残存させ
    つつも前記接続孔底部の前記第3の銅拡散防止膜を除去
    し前記第1の銅配線を露出させる工程と、 前記配線溝及び前記接続孔に銅材料を埋設することによ
    り前記第1の銅配線と電気的に接続された前記第2の銅
    配線を形成する工程とを具備することにより前記第1の
    銅配線と前記第2の銅配線とは前記第3の銅拡散防止膜
    を介さずに直接接続されつつも前記接続孔における前記
    銅材料は前記第3の銅拡散防止膜により覆うことを可能
    とした半導体装置の製造方法。
  2. 【請求項2】 半導体基板上に絶縁膜を介して相異なる
    層に形成した第1及び第2の銅配線を互いに電気的に接
    続する半導体装置の製造方法において、 周囲が第1の銅拡散防止膜に覆われた前記第1の銅配線
    を配設する工程と、 前記第1の銅配線上に第1の層間絶縁膜、接続孔予定領
    域が開口された第2の銅拡散防止膜及び配線溝の形成さ
    れた第2の層間絶縁膜を順に形成する工程と、 前記配線溝底部より前記第2の銅拡散防止膜の開口され
    た部分を介して前記第1の銅配線に至る接続孔を形成す
    る工程と、 前記配線溝の底部及び側面、及び前記接続孔の底部及び
    側面に第3の銅拡散防止膜を形成する工程と、 異方性エッチングにより前記配線溝の側面及び前記接続
    孔の側面においては前記第3の銅拡散防止膜を残存させ
    つつも前記接続孔底部の前記第3の銅拡散防止膜を除去
    し前記第1の銅配線を露出させる工程と、 前記配線溝及び前記接続孔に銅材料を埋設することによ
    り前記第1の銅配線と電気的に接続された前記第2の銅
    配線を形成する工程とを具備することにより前記第1の
    銅配線と前記第2の銅配線とは前記第3の銅拡散防止膜
    を介さずに直接接続されつつも前記接続孔における前記
    銅材料は前記第3の銅拡散防止膜により覆うことを可能
    とした半導体装置の製造方法。
  3. 【請求項3】 半導体基板上に絶縁膜を介して周囲が第
    一の配線材料拡散防止膜により覆われている第一の配線
    を有する配線層を形成する工程と、 前記配線層の上に絶縁性の第一の層間絶縁膜層、エッチ
    ングストッパー膜、第二の層間絶縁膜層を積層形成する
    工程と、 前記第二の層間絶縁膜に第一の配線溝を形成するととも
    にこの第二の層間絶縁膜の上面及び前記第一の配線溝の
    内面に第二の配線材料拡散防止膜を形成する工程と、 前記第一の配線溝の底部の前記第二の配線材料拡散防止
    膜、前記エッチングストッパー膜、前記第一の層間絶縁
    膜及び前記第一の配線材料の上面を覆っている前記第一
    の配線材料拡散防止膜を選択的に除去し、前記第一の配
    線を露出させることにより層間接続孔を形成する工程
    と、 前記第二の配線材料拡散防止膜表面及び前記層間接続孔
    内側面及び前記第一の配線材料の上面に第三の配線材料
    拡散防止膜を形成する工程と、 前記層間接続孔内の側面及び前記第一の配線溝側面上に
    おいては前記第三の配線材料拡散防止膜を残しつつ前記
    第一の配線材料の上面の第三の配線材料拡散防止膜を除
    去する工程と、 前記層間接続孔及び前記第一の配線溝に第二の配線材料
    を埋め込む工程とを具備することを特徴とする半導体装
    置の製造方法。
  4. 【請求項4】 側面が配線材料拡散防止膜に覆われた配
    線を有する配線層が層間絶縁膜を介して積層され、前記
    配線間を接続するコンタクトホールの製造方法におい
    て、 側面が配線材料拡散防止膜により覆われている第一の配
    線材料を有する配線層を形成する工程と、 前記配線層の上に第一の層間絶縁膜を形成する事により
    層間絶縁膜層を形成する工程と、 前記層間絶縁膜層の上にエッチングストッパー膜を形成
    する工程と、 前記エッチングストッパー膜の上に第二の層間絶縁膜を
    形成する工程と、 前記第二の層間絶縁膜の上に第一のレジストを塗布した
    後、リソグラフィー法により前記第一の配線材料の上方
    の前記第一のレジストをパターニングし、前記パターニ
    ングされた第一のレジストをマスクにして、異方性エッ
    チング法により前記エッチングストッパー膜が露出する
    まで前記第二の層間絶縁膜をエッチング除去する事によ
    り前記第二の層間絶縁膜に第一の配線溝を形成する工程
    と、 前記第一のレジストを剥離した後、前記第二の層間絶縁
    膜の上面及び前記第一の配線溝の内面に第一の配線材料
    拡散防止膜を形成する工程と、 前記第一の配線材料拡散防止膜の上に第二のレジストを
    塗布し、リソグラフィー法により前記第一の配線溝内の
    前記第二のレジストをパターニングし、前記パターニン
    グされた第二のレジストをマスクにして、異方性エッチ
    ング法を用いて、前記第一の配線溝底部の前記第一の配
    線材料拡散防止膜及び前記エッチングストッパー膜及び
    前記第一の層間絶縁膜及び前記第一の配線材料の上面を
    覆っている前記配線材料拡散防止膜を除去し、第一の配
    線材料を露出させる事により層間接続孔を形成する工程
    と、 前記第二のレジストを剥離した後、少なくとも前記第一
    の配線材料拡散防止膜表面及び前記層間接続孔側面及び
    前記第一の配線材料の上面に第二の配線材料拡散防止膜
    を形成する工程と、 前記層間接続孔内の側面及び前記第一の配線溝側面の第
    二の配線材料拡散防止膜を残し、前記第一の配線材料の
    上面の第二の配線材料拡散防止膜を異方性エッチング法
    により除去する工程と、 前記層間接続孔及び前記第一の配線溝に第二の配線材料
    を埋め込む工程とを有する事を特徴とする半導体装置の
    製造方法。
  5. 【請求項5】 前記配線層を形成する工程が、第三の層
    間絶縁膜にリソグラフィー法及び異方性エッチング法に
    より第二の配線溝を形成する工程と、 前記第二の配線溝に前記第一の配線材料を埋め込む際
    に、前記第一の配線材料の前記第二の配線溝に接する面
    のみを第三の配線材料拡散防止膜で覆われた第一の配線
    材料を形成する工程と、 前記第三の層間絶縁膜の上面及び前記第二の配線溝に埋
    め込まれた前記第一の配線材料の上面に第四の配線材料
    拡散防止膜を形成する工程とからなる事を特徴する請求
    項3及び4記載の半導体装置の製造方法。
  6. 【請求項6】 前記配線層を形成する工程が、第三の層
    間絶縁膜にリソグラフィー法及び異方性エッチング法に
    より第二の配線溝を形成する工程と、 前記第二の配線溝の内面及び前記第三の層間絶縁膜の上
    面に第三の配線材料拡散防止膜を形成する工程と、 前記第一の配線材料拡散防止膜の上面に前記第一の配線
    材料を積層形成する工程と、 前記積層形成された第三の配線材料拡散防止膜及び前記
    第一の配線材料を前記第三の層間絶縁膜が露出するまで
    後退させるための第一の後退除去手段により除去し、前
    記第二の配線溝内の第三の配線材料拡散防止膜及び前記
    第一の配線材料の一部も同時に後退除去する工程と、 少なくとも一部除去された前記第二の配線溝内の第三の
    配線材料拡散防止膜及び前記第一の配線材料の上面に第
    四の配線材料拡散防止膜を形成する工程と、 前記第四の配線材料拡散防止膜を前記第三の層間絶縁膜
    が露出するまで第二の後退除去手段により、一部除去さ
    れた前記配線溝内にのみ第四の配線材料拡散防止膜を残
    す工程とからなる事を特徴とする請求項3及び4記載の
    半導体装置の製造方法。
  7. 【請求項7】 半導体基板上に絶縁膜を介して周囲が第
    一の配線材料拡散防止膜により覆われている第一の配線
    を有する配線層を形成する工程と、 前記配線層の上に絶縁性の第一の層間絶縁膜層、接続孔
    予定領域が開口された第二の配線材料拡散防止膜、第二
    の層間絶縁膜層を積層形成する工程と、 前記第二の層間絶縁膜に第一の配線溝を形成する工程
    と、 前記第一の配線溝の底部の前記第二の配線材料拡散防止
    膜の開口された領域を介し、前記第一の層間絶縁膜及び
    前記第一の配線材料の上面を覆っている前記第一の配線
    材料拡散防止膜を選択的に除去し、前記第一の配線を露
    出させることにより層間接続孔を形成する工程と、 前記第二の配線材料拡散防止膜表面及び前記層間接続孔
    内側面及び前記第一の配線材料の上面及び前記第二の層
    間絶縁膜表面に第三の配線材料拡散防止膜を形成する工
    程と、 前記層間接続孔内の側面及び前記第一の配線溝側面上に
    おいては前記第三の配線材料拡散防止膜を残しつつ前記
    第一の配線材料の上面の第三の配線材料拡散防止膜を除
    去する工程と、 前記層間接続孔及び前記第一の配線溝に第二の配線材料
    を埋め込む工程とを具備することを特徴とする半導体装
    置の製造方法。
  8. 【請求項8】 側面が配線材料拡散防止膜に覆われた配
    線を有する配線層が層間絶縁膜を介して積層され、前記
    配線間を接続するコンタクトホールの製造方法におい
    て、 側面が配線材料拡散防止膜により覆われている第一の配
    線材料を有する配線層を形成する工程と、 前記配線層の上に第一の層間絶縁膜を形成する事により
    層間絶縁膜層を形成する工程と、 前記層間絶縁膜層の上に銅拡散防止機能をもつエッチン
    グストッパー膜を形成する工程と、 前記エッチングストッパー膜の上に第一のレジストを塗
    布し、リソグラフィー法を用いて前記第一の配線材料の
    上方部分の前記第一のレジストをパターニングし、前記
    パターニングした第一のレジストをマスクにして、異方
    性エッチング法により前記エッチングストッパー膜をエ
    ッチング除去する事により層間接続孔形成用パターンを
    形成する工程と、 前記第一のレジストを剥離した後、前記層間接続孔形成
    用パターン内及び前記エッチングストッパー膜の表面に
    第二の層間絶縁膜を形成する工程と、前記第二の層間絶
    縁膜の上に第二のレジストを塗布し、リソグラフィー法
    を用いて、少なくとも前記層間接続孔形成用パターン上
    部の前記第二のレジストをパターニングし、前記パター
    ニングされた第二のレジストをマスクに使用し、第二の
    層間絶縁膜をエッチング除去する事により第一の配線溝
    を形成し、かつ、層間接続孔形成用にパターニングされ
    た前記エッチングストッパー膜及び前記パターニングさ
    れた第二のレジストをマスクにして、第一の層間絶縁膜
    及び前記第一の配線材料の上面を覆っている配線材料拡
    散防止膜をエッチング除去し、前記第一の配線材料を露
    出させる事により層間接続孔を形成する工程と、 前記パターニングされた第二のレジストを剥離した後、
    前記第一の配線溝の内面及び前記第二の層間絶縁膜の上
    面及び前記層間接続孔の側面及び前記露出した第一の配
    線材料の上面に第一の配線材料拡散防止膜を形成する工
    程と、 前記第二の層間絶縁膜の上面及び前記第一の配線材料の
    上面の前記第一の配線材料拡散防止膜を異方性エッチン
    グ法を用いて除去する工程と、 前記層間接続孔及び前記第一の配線溝に第二の配線材料
    を埋め込む工程とを有する事を特徴とする半導体装置の
    製造方法。
  9. 【請求項9】 前記配線層を形成する工程が、第三の層
    間絶縁膜にリソグラフィー法及び異方性エッチング法に
    より第二の配線溝を形成する工程と、 前記第二の配線溝に第一の配線材料を埋め込む際に、前
    記第一の配線材料の側面を第三の配線材料拡散防止膜で
    覆う工程とからなることを特徴とする請求項7及び8記
    載の半導体装置の製造方法。
  10. 【請求項10】 前記配線層を形成する工程が、第三の
    層間絶縁膜にリソグラフィー法及び異方性エッチング法
    により第二の配線溝を形成する工程と、 前記第二の配線溝の内面及び前記第三の層間絶縁膜の上
    面に第二の配線材料拡散防止膜を形成する工程と、 前記第一の配線材料拡散防止膜の上面に前記第一の配線
    材料を積層形成し、前記積層形成された第二の配線材料
    拡散防止膜及び前記第一の配線材料を前記第三の層間絶
    縁膜が露出するまで第一の後退除去手段により後退除去
    し、前記第二の配線溝内の第一の配線材料拡散防止膜及
    び前記第一の配線材料の一部も同時に後退除去する工程
    と、 少なくとも一部除去された前記第二の配線溝内の第二の
    配線材料拡散防止膜及び前記第一の配線材料の上面に第
    三の配線材料拡散防止膜を形成し、前記第三の配線材料
    拡散防止膜を前記第三の層間絶縁膜が露出するまで第二
    の後退除去手段により、一部除去された前記配線溝内に
    のみ第三の配線材料拡散防止膜を残す工程とからなる事
    を特徴とする請求項7及び8記載の半導体装置の製造方
    法。
  11. 【請求項11】 前記第一及び第二の後退除去手段が活
    性種を利用した化学エッチング法である事を特徴とする
    請求項6及び10記載の半導体装置の製造方法。
  12. 【請求項12】 前記第二の後退除去手段が研磨法であ
    る事を特徴とする請求項6及び10記載の半導体装置の
    製造方法。
  13. 【請求項13】 前記エッチングストッパー膜が窒化シ
    リコンからなる事を特徴とする請求項3及び4及び7及
    び8記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014517534A (ja) * 2011-06-06 2014-07-17 マイクロン テクノロジー, インク. 基板貫通相互接続を有する半導体構成と、基板貫通相互接続を形成する方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3695000B2 (ja) * 1996-08-08 2005-09-14 株式会社ニコン 露光方法及び露光装置
US6169664B1 (en) * 1998-01-05 2001-01-02 Texas Instruments Incorporated Selective performance enhancements for interconnect conducting paths
US6235632B1 (en) * 1998-01-13 2001-05-22 Advanced Micro Devices, Inc. Tungsten plug formation
JP3114864B2 (ja) * 1998-04-16 2000-12-04 日本電気株式会社 半導体基板における微細コンタクトおよびその形成方法
US6287977B1 (en) 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
DE19843624C1 (de) * 1998-09-23 2000-06-15 Siemens Ag Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
US6306732B1 (en) * 1998-10-09 2001-10-23 Advanced Micro Devices, Inc. Method and apparatus for simultaneously improving the electromigration reliability and resistance of damascene vias using a controlled diffusivity barrier
JP2000150647A (ja) * 1998-11-11 2000-05-30 Sony Corp 配線構造およびその製造方法
FR2789803B1 (fr) * 1999-02-12 2002-03-08 St Microelectronics Sa Procede de realisation d'une connexion metallique verticale dans un circuit integre
US6083822A (en) * 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures
FR2798512B1 (fr) 1999-09-14 2001-10-19 Commissariat Energie Atomique Procede de realisation d'une connexion en cuivre au travers d'une couche de materiau dielectrique d'un circuit integre
US6412786B1 (en) * 1999-11-24 2002-07-02 United Microelectronics Corp. Die seal ring
US6344419B1 (en) 1999-12-03 2002-02-05 Applied Materials, Inc. Pulsed-mode RF bias for sidewall coverage improvement
US6554979B2 (en) 2000-06-05 2003-04-29 Applied Materials, Inc. Method and apparatus for bias deposition in a modulating electric field
US7132363B2 (en) * 2001-03-27 2006-11-07 Advanced Micro Devices, Inc. Stabilizing fluorine etching of low-k materials
US6746591B2 (en) 2001-10-16 2004-06-08 Applied Materials Inc. ECP gap fill by modulating the voltate on the seed layer to increase copper concentration inside feature
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6939801B2 (en) * 2001-12-21 2005-09-06 Applied Materials, Inc. Selective deposition of a barrier layer on a dielectric material
JP4005873B2 (ja) 2002-08-15 2007-11-14 株式会社東芝 半導体装置
US20040155349A1 (en) * 2003-01-07 2004-08-12 Naofumi Nakamura Semiconductor device and method of fabricating the same
KR100660915B1 (ko) * 2006-02-03 2006-12-26 삼성전자주식회사 반도체 소자의 배선 형성 방법
US8079836B2 (en) * 2006-03-01 2011-12-20 Novartis Ag Method of operating a peristaltic pump
JP4155587B2 (ja) * 2006-04-06 2008-09-24 株式会社東芝 半導体装置の製造方法
JP2008078183A (ja) * 2006-09-19 2008-04-03 Elpida Memory Inc 相変化メモリ装置および相変化メモリ装置の製造方法
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
JP2008205122A (ja) 2007-02-19 2008-09-04 Nec Electronics Corp 半導体装置およびその製造方法
CN101110393B (zh) * 2007-07-05 2012-03-07 复旦大学 一种CuxO电阻存储器制备与铜互连工艺集成的方法
CN101145598B (zh) * 2007-08-30 2010-08-11 复旦大学 一种改善CuxO电阻存储器疲劳特性的方法
US8017514B2 (en) * 2008-05-05 2011-09-13 International Business Machines Corporation Optically transparent wires for secure circuits and methods of making same
JP7278184B2 (ja) * 2019-09-13 2023-05-19 キオクシア株式会社 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071518A (en) * 1989-10-24 1991-12-10 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer interconnect
JP3139781B2 (ja) * 1991-08-07 2001-03-05 沖電気工業株式会社 半導体装置およびその製造方法
US5317192A (en) * 1992-05-06 1994-05-31 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure having amorphous silicon side walls
US5354712A (en) * 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5413962A (en) * 1994-07-15 1995-05-09 United Microelectronics Corporation Multi-level conductor process in VLSI fabrication utilizing an air bridge
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US5818110A (en) * 1996-11-22 1998-10-06 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014517534A (ja) * 2011-06-06 2014-07-17 マイクロン テクノロジー, インク. 基板貫通相互接続を有する半導体構成と、基板貫通相互接続を形成する方法
US9583419B2 (en) 2011-06-06 2017-02-28 Micron Technology, Inc. Semiconductor constructions having through-substrate interconnects
US10121738B2 (en) 2011-06-06 2018-11-06 Micron Technology, Inc. Semiconductor constructions

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Publication number Publication date
KR970067543A (ko) 1997-10-13
EP0798778A3 (en) 1998-07-01
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CN1167338A (zh) 1997-12-10
US5966634A (en) 1999-10-12
TW406289B (en) 2000-09-21

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