JPH09259590A - Semiconductor memory device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory device whose sense timing is optimized by a method wherein a timing at which a sense amplifier starts a sense operation is delayed according to an irregularity in the capacitance of a ferroelectric capacitor at a memory cell. SOLUTION: A sense timing control circuit 4 is installed in such a way that an internal access signal is delayed by a ferroelectric characteristic delay circuit 6 whose delay time is changed according to the capacitance of a ferroelectric capacitor and that a timing at which a sense enable signal SE is made active is controlled. When the sense enable signal SE is made active, the sense operation of a sense amplifier 2 is started.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、強誘電体素子を用
いたメモリセルなどから読み出したデータをセンスアン
プでセンスする半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device in which data read from a memory cell using a ferroelectric element is sensed by a sense amplifier.

【０００２】[0002]

【従来の技術】不揮発性半導体記憶装置には、メモリセ
ルの記憶素子に強誘電体素子を用いることによりデータ
を不揮発性記憶するものがある。このようなメモリセル
に用いる強誘電体素子としては、強誘電体キャパシタと
ＮＤＲＯトランジスタ（強誘電不揮発性可変抵抗素子）
とＭＦＳ−ＦＥＴ[Metal Ferroelectric Semiconductor
-Field Effect Transistor]などがある。2. Description of the Related Art Some nonvolatile semiconductor memory devices store data in a nonvolatile manner by using a ferroelectric element as a memory cell storage element. Ferroelectric elements used in such memory cells include ferroelectric capacitors and NDRO transistors (ferroelectric nonvolatile variable resistance elements).
And MFS-FET [Metal Ferroelectric Semiconductor
-Field Effect Transistor].

【０００３】強誘電体キャパシタ２１は、図１０に示す
ように、電極２１ａ，２１ｂ間に強誘電体２１ｃを介在
させた容量素子である。また、強誘電体キャパシタ２１
の回路記号を図１０の右側に示す。この強誘電体キャパ
シタ２１の電極２１ａ，２１ｂ間に正負方向の電圧ＶE
を印加すると、強誘電体２１ｃの分極状態（電荷量Ｑ）
は、図１１に示すようなヒステリシス特性を示す。As shown in FIG. 10, the ferroelectric capacitor 21 is a capacitive element having a ferroelectric substance 21c interposed between electrodes 21a and 21b. In addition, the ferroelectric capacitor 21
The circuit symbol is shown on the right side of FIG. A voltage VE in the positive and negative directions is applied between the electrodes 21a and 21b of the ferroelectric capacitor 21.
Is applied, the polarization state of the ferroelectric substance 21c (charge amount Q)
Shows a hysteresis characteristic as shown in FIG.

【０００４】即ち、電極２１ａ，２１ｂ間に電圧ＶEを
印加しない場合（ＶE＝０Ｖ）の強誘電体２１ｃの分極
状態はＡ点とＣ点の２状態のいずれかとなり、これによ
って２値データを不揮発性記憶することができる。ま
た、分極状態の初期値をＡ点とし、電極２１ａ，２１ｂ
間に正の電圧ＶE（電極２１ａの電圧＞電極２１ｂの電
圧）を印加すると、この分極状態が反転してＢ点に遷移
し、電圧ＶEを０Ｖ（電極２１ａの電圧＝電極２１ｂの
電圧）に戻すとＣ点に遷移する。しかし、再び正の電圧
ＶEを印加した後に０Ｖに戻した場合には、分極状態が
一旦Ｂ点に遷移してからＣ点に戻るだけで分極反転は生
じない。That is, when the voltage VE is not applied between the electrodes 21a and 21b (VE = 0V), the polarization state of the ferroelectric substance 21c becomes either of the two states of the point A and the point C, whereby binary data is obtained. Non-volatile storage is possible. In addition, the initial value of the polarization state is point A, and the electrodes 21a and 21b are
When a positive voltage VE (voltage of the electrode 21a> voltage of the electrode 21b) is applied in the meantime, this polarization state is inverted and transitions to point B, and the voltage VE is set to 0V (voltage of the electrode 21a = voltage of the electrode 21b). When it returns, it transits to point C. However, when the positive voltage VE is applied again and then returned to 0 V, the polarization state only transits to the point B and then to the point C, and the polarization inversion does not occur.

【０００５】したがって、データの読み出しのために、
電極２１ａ，２１ｂ間に一旦正の電圧ＶEを印加した後
に０Ｖに戻す操作を行うと、強誘電体２１ｃの分極状態
がＡ点にあった場合には、分極状態が反転するために、
この分極反転に伴う電荷量の変化分Ｑswから分極反転を
伴わない電荷量の変化分Ｑnswを減じた電荷量ＱP（＝Ｑ
sw−Ｑnsw）の変化が生じるので、強誘電体キャパシタ
２１に接続されるビット線にもこの電荷量ＱPの変化に
応じた電位の変化が発生する。しかし、分極状態がＣ点
にあった場合には、分極状態が反転しないので電荷量Ｑ
の変化が０（＝Ｑnsw−Ｑnsw）となり、ビット線の電位
も変化しない。Therefore, in order to read data,
When a positive voltage VE is once applied between the electrodes 21a and 21b and then returned to 0V, if the polarization state of the ferroelectric substance 21c is at point A, the polarization state is inverted,
The charge amount QP (= Q) obtained by subtracting the change amount Qnsw of the charge amount without the polarization inversion from the change amount Qsw of the charge amount with the polarization inversion.
sw-Qnsw), the potential of the bit line connected to the ferroelectric capacitor 21 also changes according to the change of the charge amount QP. However, when the polarization state is at point C, the polarization state does not reverse, so the charge amount Q
Changes to 0 (= Qnsw−Qnsw), and the potential of the bit line does not change.

【０００６】そして、このようなビット線の電位変化の
有無をセンスアンプでセンス（増幅）することにより、
強誘電体キャパシタ２１に強誘電体２１ｃの分極状態と
して不揮発性記憶されたデータをメモリセルから読み出
すことができる。また、強誘電体２１ｃの分極状態がＣ
点にある場合に、電極２１ａ，２１ｂ間に一旦負の電圧
ＶEを印加した後に０Ｖに戻す操作を行うと、この分極
状態が反転してＤ点に遷移してからＡ点に移るので、上
記正の電圧ＶEを印加する操作やこの操作によって任意
のデータの書き込みを行うことができる。By detecting (amplifying) the presence or absence of such a potential change of the bit line with a sense amplifier,
Data stored in the ferroelectric capacitor 21 in a nonvolatile manner as the polarization state of the ferroelectric 21c can be read from the memory cell. The polarization state of the ferroelectric substance 21c is C
At the point, if a negative voltage VE is once applied between the electrodes 21a and 21b and then the operation is returned to 0V, the polarization state is inverted and the state shifts to the point D and then to the point A. Arbitrary data can be written by the operation of applying the positive voltage VE or this operation.

【０００７】なお、このような強誘電体キャパシタ２１
は、強誘電体２１ｃの分極状態がＣ点とＢ点の間または
Ａ点とＤ点の間で分極反転を伴うことなく遷移すること
による電荷量の変化分Ｑnswを用いて、通常のキャパシ
タと同様にＤＲＡＭ[DynamicRandom Access Memory]セ
ルとして利用される場合もある。Incidentally, such a ferroelectric capacitor 21
Is a normal capacitor by using the change amount Qnsw of the charge amount due to the polarization state of the ferroelectric substance 21c transiting between points C and B or between points A and D without polarization reversal. Similarly, it may be used as a DRAM [Dynamic Random Access Memory] cell.

【０００８】ＮＤＲＯトランジスタ２２は、図１２に示
すように、ゲート電極２２ａと可変抵抗素子２２ｂとの
間に強誘電体２２ｃを介在させ、可変抵抗素子２２ｂの
両端にソース電極２２ｄとドレイン電極２２ｅを形成し
たものである。また、ＮＤＲＯトランジスタ２２の回路
記号を図１２の右側に示す。As shown in FIG. 12, the NDRO transistor 22 has a ferroelectric body 22c interposed between a gate electrode 22a and a variable resistance element 22b, and a source electrode 22d and a drain electrode 22e at both ends of the variable resistance element 22b. It was formed. The circuit symbol of the NDRO transistor 22 is shown on the right side of FIG.

【０００９】このＮＤＲＯトランジスタ２２のゲート電
極２２ａとソース電極２２ｄ（またはドレイン電極２２
ｅ）との間に正負方向のゲート電圧ＶGを印加すると、
強誘電体２２ｃの分極状態が図１１と同様のヒステリシ
ス特性を示す。そして、可変抵抗素子２２ｂは、印加さ
れる電界に応じて、ソース電極２２ｄとドレイン電極２
２ｅの間の抵抗値が変化する。このため、ＮＤＲＯトラ
ンジスタ２２は、ゲート電極２２ａとソース電極２２ｄ
（又はドレイン電極２２ｅ）との間に印加するゲート電
圧ＶGと、ソース電極２２ｄからドレイン電極２２ｅに
流れるドレイン電流ＩDとが図１３に示すようなヒステ
リシス特性の関係を示す。The gate electrode 22a and the source electrode 22d (or the drain electrode 22) of the NDRO transistor 22.
When a gate voltage VG in the positive and negative directions is applied between e) and
The polarization state of the ferroelectric substance 22c exhibits the same hysteresis characteristic as in FIG. The variable resistance element 22b includes the source electrode 22d and the drain electrode 2 according to the applied electric field.
The resistance value between 2e changes. Therefore, the NDRO transistor 22 has a gate electrode 22a and a source electrode 22d.
The gate voltage VG applied between the drain electrode 22e and (or the drain electrode 22e) and the drain current ID flowing from the source electrode 22d to the drain electrode 22e show a hysteresis characteristic relationship as shown in FIG.

【００１０】また、このＮＤＲＯトランジスタ２２は、
ゲート電極２２ａにゲート電圧ＶGを印加しない場合
（ＶG＝０Ｖ）に、強誘電体２２ｃの分極状態が図１１
に示したＡ点またはＣ点の２状態のいずれかとなるの
で、可変抵抗素子２２ｂも高抵抗と低抵抗の２状態のい
ずれかとなり、これによって２値データを不揮発性記憶
することができる。Further, the NDRO transistor 22 is
When the gate voltage VG is not applied to the gate electrode 22a (VG = 0V), the polarization state of the ferroelectric 22c is as shown in FIG.
Since the variable resistance element 22b is in one of the two states of the point A and the point C, the variable resistance element 22b is also in one of the high resistance state and the low resistance state, whereby the binary data can be stored in a nonvolatile manner.

【００１１】したがって、データの読み出しのために、
ゲート電圧ＶGを０Ｖとして、ソース電極２２ｄとドレ
イン電極２２ｅとの間に電圧を印加すると、可変抵抗素
子２２ｂが高抵抗状態の場合には、ドレイン電流ＩDが
図１３に示すＥ点の状態となり電流がわずかしか流れな
いので、ＮＤＲＯトランジスタ２２に接続されるビット
線の電位もほとんど変化しない。Therefore, in order to read data,
When the gate voltage VG is set to 0V and a voltage is applied between the source electrode 22d and the drain electrode 22e, when the variable resistance element 22b is in the high resistance state, the drain current ID becomes the state at point E shown in FIG. Flow only slightly, the potential of the bit line connected to the NDRO transistor 22 hardly changes.

【００１２】しかし、可変抵抗素子２２ｂが低抵抗状態
の場合には、ドレイン電流ＩDがＧ点の状態となり大き
な電流が流れるので、ビット線の電位も大きく変化す
る。そして、このようなビット線の電位の相違をセンス
アンプでセンスすることにより、ＮＤＲＯトランジスタ
２２に強誘電体２２ｃの分極状態として不揮発性記憶さ
れたデータをメモリセルから読み出すことができる。However, when the variable resistance element 22b is in the low resistance state, the drain current ID becomes the state of the point G and a large current flows, so that the potential of the bit line also largely changes. By sensing such a difference in the potentials of the bit lines with the sense amplifier, the data stored in the NDRO transistor 22 as the polarization state of the ferroelectric 22c in a nonvolatile manner can be read from the memory cell.

【００１３】また、ゲート電極２２ａに一旦正のゲート
電圧ＶGを印加した後にこれを０Ｖに戻す操作を行う
と、ドレイン電流ＩDは、Ｅ点とＧ点のいずれの状態に
ある場合にも、一旦Ｆ点に遷移してからＥ点に戻る。こ
れに対して、ゲート電極２２ａに一旦負のゲート電圧Ｖ
Gを印加した後にこれを０Ｖに戻す操作を行うと、ドレ
イン電流ＩDは、Ｅ点とＧ点のいずれの状態にある場合
にも、一旦Ｈ点に遷移してからＧ点に戻る。そして、こ
れらの操作により、ＮＤＲＯトランジスタ２２に任意の
データの書き込みを行うことができる。If a positive gate voltage VG is once applied to the gate electrode 22a and then the voltage is returned to 0V, the drain current ID is once in either of the points E and G. After transitioning to point F, return to point E. On the other hand, the gate electrode 22a once receives a negative gate voltage V
When an operation of returning this to 0 V is performed after applying G, the drain current ID once transits to the H point and then returns to the G point regardless of the state of the E point or the G point. Then, by these operations, it is possible to write arbitrary data to the NDRO transistor 22.

【００１４】ＭＦＳ−ＦＥＴ２３は、図１４に示すよう
に、ソース領域２３ａとドレイン領域２３ｂを形成した
シリコン基板２３ｃとゲート電極２３ｄとの間に、ＭＯ
Ｓ−ＦＥＴのゲート酸化膜に代えて、強誘電体２３ｅの
薄膜を介在させたＦＥＴである。また、ＭＦＳ−ＦＥＴ
２３の回路記号を図１４の右側に示す。As shown in FIG. 14, the MFS-FET 23 has an MO transistor between a gate electrode 23d and a silicon substrate 23c on which a source region 23a and a drain region 23b are formed.
It is an FET in which a thin film of a ferroelectric 23e is interposed instead of the gate oxide film of the S-FET. In addition, MFS-FET
The circuit symbol of 23 is shown on the right side of FIG.

【００１５】このＭＦＳ−ＦＥＴ２３のゲート電極２３
ｄとソース領域２３ａ（又はドレイン領域２３ｂ）との
間に正負方向のゲート電圧ＶGを印加すると、強誘電体
２３ｅの分極状態が図１１と同様のヒステリシス特性を
示す。そして、シリコン基板２３ｃのチャンネル領域
は、ゲート電極２３ｄとソース領域２３ａとの間に印加
するゲート電圧ＶGに加えて強誘電体２３ｅの分極状態
による電界の影響も受けるので、このゲート電圧ＶGと
ドレイン領域２３ｂに流れるドレイン電流ＩDとが図１
５に示すようなヒステリシス特性の関係を示す。また、
このＭＦＳ−ＦＥＴ２３は、ゲート電極２３ｄにゲート
電圧ＶGを印加しない場合（ＶG＝０Ｖ）に、ドレイン電
流ＩDがＩ点とＫ点の２状態のいずれかとなるので、こ
れによって２値データを不揮発性記憶することができ
る。The gate electrode 23 of this MFS-FET 23
When a gate voltage VG in the positive and negative directions is applied between d and the source region 23a (or the drain region 23b), the polarization state of the ferroelectric 23e exhibits the same hysteresis characteristic as in FIG. In addition to the gate voltage VG applied between the gate electrode 23d and the source region 23a, the channel region of the silicon substrate 23c is affected by the electric field due to the polarization state of the ferroelectric 23e. The drain current ID flowing in the region 23b is shown in FIG.
5 shows the relationship of hysteresis characteristics. Also,
In the MFS-FET 23, when the gate voltage VG is not applied to the gate electrode 23d (VG = 0V), the drain current ID is in one of two states, that is, the point I and the point K. Therefore, the binary data is non-volatile. Can be memorized.

【００１６】したがって、データの読み出しのために、
ゲート電圧ＶGを０Ｖとして、ソース領域２３ａとドレ
イン領域２３ｂとの間に電圧を印加すると、ドレイン電
流ＩDがＩ点とＫ点のいずれかの状態にあるかに応じ
て、ＭＦＳ−ＦＥＴ２３に接続されるビット線に流れる
電流量にも相違が生じる。そして、このような電流量の
相違によるビット線の電位差をセンスアンプでセンスす
ることにより、メモリセルのＭＦＳ−ＦＥＴ２３に強誘
電体２３ｅの分極状態として不揮発性記憶されたデータ
を読み出すことができる。Therefore, in order to read the data,
When the gate voltage VG is set to 0V and a voltage is applied between the source region 23a and the drain region 23b, the drain current ID is connected to the MFS-FET 23 depending on whether the state is the I point or the K point. The amount of current flowing through the corresponding bit line also differs. Then, by sensing the potential difference of the bit line due to the difference in the current amount with the sense amplifier, the data stored in the MFS-FET 23 of the memory cell in the nonvolatile state as the polarization state of the ferroelectric 23e can be read.

【００１７】また、ゲート電極２３ｄに一旦正のゲート
電圧ＶGを印加した後にこれを０Ｖに戻す操作を行う
と、ドレイン電流ＩDは、Ｉ点とＫ点のいずれの状態に
ある場合にも、一旦Ｊ点に遷移してからＩ点に戻る。こ
れに対して、ゲート電極２３ｄに一旦負のゲート電圧Ｖ
Gを印加した後にこれを０Ｖに戻す操作を行うと、ドレ
イン電流ＩDは、Ｉ点とＫ点のいずれの状態にある場合
にも、一旦Ｌ点に遷移してからＫ点に戻る。そして、こ
れらの操作により、ＭＦＳ−ＦＥＴ２３に任意のデータ
の書き込みを行うことができる。If a positive gate voltage VG is once applied to the gate electrode 23d and then the voltage is returned to 0V, the drain current ID will be once at any of the points I and K. After transiting to point J, return to point I. On the other hand, the gate electrode 23d once receives a negative gate voltage V
When the operation of returning the voltage to 0V is performed after G is applied, the drain current ID once transits to the L point and then returns to the K point in any state of the I point and the K point. Then, by these operations, arbitrary data can be written in the MFS-FET 23.

【００１８】上記強誘電体素子を用いたメモリセルから
データを読み出すための回路を図１６に示す。多数のメ
モリセルは、メモリセルアレイ１にマトリクス状に配置
される。このメモリセルアレイ１中の各メモリセルから
読み出されたデータは、ビット線ＢＬの電位の変化とし
てセンスアンプ２に送られる。また、このセンスアンプ
２には、相補ビット線ＢＬバーを介して参照電位も送ら
れる。センスアンプ２は、これらビット線ＢＬ，ＢＬバ
ーの電位差をセンスしてデータ出力回路３を介し外部に
読み出しデータを出力する。FIG. 16 shows a circuit for reading data from a memory cell using the above ferroelectric element. A large number of memory cells are arranged in a matrix in the memory cell array 1. The data read from each memory cell in the memory cell array 1 is sent to the sense amplifier 2 as a change in the potential of the bit line BL. The reference potential is also sent to the sense amplifier 2 through the complementary bit line BL bar. The sense amplifier 2 senses the potential difference between these bit lines BL and BL bar and outputs the read data to the outside via the data output circuit 3.

【００１９】ところで、上記強誘電体キャパシタ２１の
場合には、電荷量Ｑの変化量に応じてビット線ＢＬの電
位が変化し、ＮＤＲＯトランジスタ２２とＭＦＳ−ＦＥ
Ｔ２３の場合には、ドレイン電流ＩDの電流量に応じて
ビット線ＢＬの電位が変化する。By the way, in the case of the ferroelectric capacitor 21, the potential of the bit line BL changes in accordance with the change amount of the charge amount Q, and the NDRO transistor 22 and the MFS-FE are changed.
In the case of T23, the potential of the bit line BL changes according to the amount of drain current ID.

【００２０】したがって、ビット線ＢＬがメモリセルに
接続されてから電位が十分に変化するまでには、このビ
ット線ＢＬの寄生容量を充放電するためにある程度の時
間を要する。そして、センスアンプ２は、この時間が経
過する前にセンス動作を開始すると、十分な電位差が生
じないために誤ったデータを読み出すおそれがある。Therefore, it takes some time to charge and discharge the parasitic capacitance of the bit line BL from the time when the bit line BL is connected to the memory cell until the potential changes sufficiently. Then, if the sense amplifier 2 starts the sensing operation before this time elapses, a sufficient potential difference does not occur, and therefore there is a risk of reading erroneous data.

【００２１】そこで、上記読み出し回路では、一般の半
導体記憶装置と同様に、メモリセルへのアクセスが開始
されてからビット線ＢＬの電位が十分に変化するまでの
時間をセンスタイミング制御回路４で計時し、この計時
が終了してからセンスイネーブル信号ＳＥをアクティブ
にすることにより、センスアンプ２のセンス動作を開始
させるようにしている。Therefore, in the read circuit, the sense timing control circuit 4 measures the time from the start of access to the memory cell to the sufficient change in the potential of the bit line BL, as in a general semiconductor memory device. However, the sense operation of the sense amplifier 2 is started by activating the sense enable signal SE after the end of this timing.

【００２２】センスタイミング制御回路４は、メモリセ
ルへのアクセスが開始されたタイミングを知るために、
例えばビット線ＢＬのプリチャージを完了した場合にの
みＨレベルとなる内部アクセス信号を入力する。この内
部アクセス信号は、ＡＮＤ回路５の一方の入力と遅延回
路７に送られる。遅延回路７は、多数個のＣＭＯＳ[Com
plementary MOS]インバータをシリーズに接続した回路
であり、各ＣＭＯＳインバータの信号伝搬時間が順次累
積することによって、入力信号が所定の遅延時間だけ遅
延して出力される。The sense timing control circuit 4 knows the timing when the access to the memory cell is started,
For example, the internal access signal which becomes H level only when the precharge of the bit line BL is completed is input. This internal access signal is sent to one input of the AND circuit 5 and the delay circuit 7. The delay circuit 7 includes a large number of CMOS [Com
[Plementary MOS] is a circuit in which inverters are connected in series, and the signal propagation time of each CMOS inverter is sequentially accumulated, so that the input signal is output after being delayed by a predetermined delay time.

【００２３】そして、この遅延回路７の出力がＡＮＤ回
路５の他方の入力に接続され、このＡＮＤ回路５からセ
ンスイネーブル信号ＳＥが出力される。したがって、内
部アクセス信号がＨレベルに立ち上がると、遅延回路７
の遅延時間の経過後にセンスイネーブル信号ＳＥがアク
ティブ（Ｈレベル）となり、内部アクセス信号がＬレベ
ルに戻ると、直ちにセンスイネーブル信号ＳＥが非アク
ティブ（Ｌレベル）となる。センスアンプ２は、このセ
ンスイネーブル信号ＳＥがアクティブな場合にのみセン
ス動作を行うようになっている。The output of the delay circuit 7 is connected to the other input of the AND circuit 5, and the AND circuit 5 outputs the sense enable signal SE. Therefore, when the internal access signal rises to the H level, the delay circuit 7
The sense enable signal SE becomes active (H level) after the elapse of the delay time, and immediately after the internal access signal returns to L level, the sense enable signal SE becomes inactive (L level). The sense amplifier 2 is adapted to perform the sensing operation only when the sense enable signal SE is active.

【００２４】[0024]

【発明が解決しようとする課題】ところが、強誘電体素
子は、強誘電体の膜厚制御や成膜の均質性などの制御が
困難であり、特性のばらつきが大きくなり易い。例えば
図１０に示した強誘電体キャパシタ２１では、強誘電体
２１ｃの成膜工程における膜厚や膜の面積，膜の均一性
にばらつきが大きくなり、図１１に示したヒステリシス
特性が変化して、分極反転に伴う電荷量の変化分Ｑswや
非反転時の電荷量の変化分Ｑnswに基づく電荷量ＱPが変
わるために、ビット線ＢＬの電位変化量も相違するよう
になる。However, in the ferroelectric element, it is difficult to control the film thickness of the ferroelectric and the homogeneity of the film formation, and the variation in the characteristics tends to increase. For example, in the ferroelectric capacitor 21 shown in FIG. 10, there are large variations in the film thickness, film area, and film uniformity in the film forming process of the ferroelectric 21c, and the hysteresis characteristics shown in FIG. 11 change. Since the charge amount QP based on the change amount Qsw of the charge amount due to the polarization reversal and the change amount Qnsw of the charge amount at the time of non-inversion changes, the change amount of the potential of the bit line BL also becomes different.

【００２５】また、図１２に示したＮＤＲＯトランジス
タ２２では、強誘電体２２ｃの膜厚などだけでなく可変
抵抗素子２２ｂの膜厚や膜の面積にばらつきが大きくな
り、図１３に示したヒステリシス特性が変化して分極状
態に応じたドレイン電流ＩDが変わるために、ビット線
ＢＬの電位変化に要する時間が相違するようになる。Further, in the NDRO transistor 22 shown in FIG. 12, not only the film thickness of the ferroelectric 22c but also the film thickness and the film area of the variable resistance element 22b vary greatly, and the hysteresis characteristic shown in FIG. Changes and the drain current ID changes according to the polarization state, so that the time required to change the potential of the bit line BL becomes different.

【００２６】さらに、図１４に示したＭＦＳ−ＦＥＴ２
３でも、強誘電体２３ｅの膜厚や膜の面積，膜の均一性
にばらつきが大きくなり、図１５に示したヒステリシス
特性が変化して分極状態に応じたドレイン電流ＩDが変
わるために、ビット線ＢＬの電位変化に要する時間が相
違するようになる。Furthermore, the MFS-FET 2 shown in FIG.
3, the thickness of the ferroelectric 23e, the area of the film, and the uniformity of the film become large, and the hysteresis characteristic shown in FIG. 15 changes to change the drain current ID according to the polarization state. The time required to change the potential of the line BL becomes different.

【００２７】したがって、センスタイミング制御回路４
では、これら強誘電体素子の特性のばらつきによりビッ
ト線ＢＬの電位変化に要する時間が最長となった場合に
もセンスアンプ２が確実なセンス動作を行えるように、
遅延回路７の遅延時間の設計を十分に長い時間とする必
要があった。Therefore, the sense timing control circuit 4
Then, even if the time required to change the potential of the bit line BL becomes the longest due to variations in the characteristics of these ferroelectric elements, the sense amplifier 2 can perform a reliable sensing operation.
It was necessary to design the delay time of the delay circuit 7 to be a sufficiently long time.

【００２８】しかも、従来のセンスタイミング制御回路
４は、遅延回路７などを通常のＭＯＳデバイスの製造工
程で形成するが、強誘電体素子の形成工程は、このよう
なＭＯＳデバイスとは素材が全く異なり加工技術も相違
することが多いために、特性のばらつきが全く独立に発
生する。したがって、強誘電体素子の特性のばらつきを
遅延回路７の特性のばらつきによって補償することが期
待できないばかりでなく、例えば強誘電体素子はビット
線ＢＬの電位変化に要する時間が最長となる方向にばら
ついたにもかかわらず、遅延回路７は遅延時間が最短と
なる方向にばらつくというような場合も生じるので、セ
ンスアンプ２で確実なセンス動作を行うためには、この
遅延回路７の遅延時間の設計を極めて長時間としなけれ
ばならない。Moreover, in the conventional sense timing control circuit 4, the delay circuit 7 and the like are formed in the usual MOS device manufacturing process. However, in the process of forming the ferroelectric element, the material is completely different from that of the MOS device. Since the processing techniques are often different, the characteristic variations are completely independent. Therefore, it is not possible to expect that the variation in the characteristics of the ferroelectric element is compensated by the variation in the characteristics of the delay circuit 7, and for example, the ferroelectric element tends to take the longest time to change the potential of the bit line BL. In spite of the variation, the delay circuit 7 may vary in the direction in which the delay time becomes the shortest. Therefore, in order to perform a reliable sense operation in the sense amplifier 2, the delay time of the delay circuit 7 is reduced. The design must be extremely long.

【００２９】このため、メモリセルに強誘電体素子を用
いる従来の不揮発性半導体記憶装置では、センスタイミ
ング制御回路４の遅延回路７の遅延時間に十分なマージ
ンを設定する必要があるために、データの読み出し時に
ビット線ＢＬの電位変化が短時間で完了する場合にもセ
ンスアンプ２がセンス動作を開始するタイミングが遅く
なり、アクセス速度が必要以上に低下するという問題が
あった。Therefore, in the conventional non-volatile semiconductor memory device using the ferroelectric element for the memory cell, it is necessary to set a sufficient margin for the delay time of the delay circuit 7 of the sense timing control circuit 4, so that Even when the potential change of the bit line BL is completed in a short time at the time of reading, there is a problem that the timing at which the sense amplifier 2 starts the sensing operation is delayed and the access speed is reduced more than necessary.

【００３０】また、メモリセルに通常のキャパシタを用
いる従来のＤＲＡＭの場合にも、このキャパシタの製造
工程でのばらつきを、センスタイミング制御回路４にお
ける遅延回路７の遅延時間で積極的に補償することはな
いので、この遅延時間にマージンが必要となり、アクセ
ス速度が遅くなるという問題があった。Also in the case of a conventional DRAM using a normal capacitor for a memory cell, the variation in the manufacturing process of this capacitor is positively compensated by the delay time of the delay circuit 7 in the sense timing control circuit 4. Therefore, there is a problem that a margin is required for this delay time and the access speed becomes slow.

【００３１】本発明は、上記事情に鑑みなされたもので
あり、メモリセルと同様の素子の特性に応じてセンスア
ンプの動作開始タイミングを遅らせることにより、セン
スタイミングの最適化を図ることができる半導体記憶装
置を提供することを目的としている。The present invention has been made in view of the above circumstances, and the semiconductor device can optimize the sense timing by delaying the operation start timing of the sense amplifier according to the characteristics of the same element as the memory cell. It is intended to provide a memory device.

【００３２】[0032]

【課題を解決するための手段】本発明の半導体記憶装置
は、強誘電体素子を用いたメモリセルから該強誘電体素
子の分極状態に応じて読み出したデータをセンスアンプ
でセンスする半導体記憶装置において、該データの読み
出し開始時の所定のタイミングからの経過時間を強誘電
体素子の特性に応じて計時し、この計時が終了すると、
該センスアンプのセンス動作を開始させ又はこの計時に
よりセンス時間を制御するセンスタイミング制御回路を
備えており、そのことにより上記目的が達成される。SUMMARY OF THE INVENTION A semiconductor memory device of the present invention is a semiconductor memory device in which a sense amplifier senses data read from a memory cell using a ferroelectric element according to the polarization state of the ferroelectric element. In, the time elapsed from a predetermined timing at the start of reading the data is measured according to the characteristics of the ferroelectric element, and when this time measurement ends,
A sense timing control circuit for starting the sense operation of the sense amplifier or controlling the sense time by this timing is provided, thereby achieving the above object.

【００３３】好ましくは、前記センスタイミング制御回
路が、前記強誘電体素子の特性に応じた遅延時間を有す
る遅延回路を備え、前記所定のタイミングで該遅延回路
にパルスを入力することにより計時を開始し、該遅延回
路から該パルスが出力されることにより計時を終了する
ものである。Preferably, the sense timing control circuit includes a delay circuit having a delay time according to the characteristics of the ferroelectric element, and starts timing by inputting a pulse to the delay circuit at the predetermined timing. However, the timing is ended by outputting the pulse from the delay circuit.

【００３４】また、好ましくは、前記センスタイミング
制御回路が、前記強誘電体素子の容量値に応じて計時を
行うものである。Further, it is preferable that the sense timing control circuit clocks in accordance with the capacitance value of the ferroelectric element.

【００３５】また、好ましくは、前記センスタイミング
制御回路が、前記強誘電体素子の抵抗値に応じて計時を
行うものである。Further, preferably, the sense timing control circuit measures time according to a resistance value of the ferroelectric element.

【００３６】また、好ましくは、前記センスタイミング
制御回路が、前記強誘電体素子の容量値と抵抗値に応じ
て計時を行うものである。Further, preferably, the sense timing control circuit counts time according to a capacitance value and a resistance value of the ferroelectric element.

【００３７】また、好ましくは、前記メモリセルとセン
スタイミング制御回路の強誘電体素子が共に強誘電体キ
ャパシタである。Further, preferably, both the memory cell and the ferroelectric element of the sense timing control circuit are ferroelectric capacitors.

【００３８】また、好ましくは、前記メモリセルとセン
スタイミング制御回路の強誘電体素子が共にＮＤＲＯト
ランジスタである。Preferably, both the memory cell and the ferroelectric element of the sense timing control circuit are NDRO transistors.

【００３９】また、好ましくは、前記メモリセルとセン
スタイミング制御回路の強誘電体素子が共にＭＦＳ−Ｆ
ＥＴである。Preferably, the memory cell and the ferroelectric element of the sense timing control circuit are both MFS-F.
ET.

【００４０】また、本発明の半導体記憶装置は、キャパ
シタを用いたメモリセルから該キャパシタに蓄積された
電荷量に応じて読み出したデータをセンスアンプでセン
スする半導体記憶装置において、該データの読み出し開
始時の所定のタイミングからの経過時間を、該メモリセ
ルの該キャパシタと同じ構成のキャパシタの容量値に応
じて計時し、この計時が終了すると、該センスアンプの
センス動作を開始させ又はこの計時によりセンス時間を
制御するセンスタイミング制御回路を備えており、その
ことにより上記目的が達成される。Further, the semiconductor memory device of the present invention is a semiconductor memory device in which a sense amplifier senses data read from a memory cell using a capacitor according to an amount of charge accumulated in the capacitor, and starts reading the data. The elapsed time from the predetermined timing of time is measured according to the capacitance value of the capacitor having the same configuration as the capacitor of the memory cell, and when this time measurement ends, the sense operation of the sense amplifier is started or A sense timing control circuit for controlling the sense time is provided to achieve the above object.

【００４１】以下、作用について説明する。The operation will be described below.

【００４２】上記構成により、製造時の種々の要因によ
りメモリセルの強誘電体素子の特性にばらつきが生じた
場合には、センスタイミング制御回路の強誘電体素子に
も同じ傾向のばらつきが生じるので、このばらつきに応
じてセンスアンプのセンス動作を開始させるタイミング
を調整することができる。したがって、強誘電体素子の
特性が良好な場合には、センスアンプのセンス動作を早
く開始させることにより読み出し速度を高速にし、強誘
電体素子の特性が良好でない場合には、センスアンプの
センス動作の開始を遅らせて確実なセンスを行わせるの
で、センス動作の開始タイミングの最適化を図ることが
できる。With the above structure, when the characteristics of the ferroelectric element of the memory cell vary due to various factors during manufacturing, the ferroelectric element of the sense timing control circuit also varies in the same tendency. The timing for starting the sense operation of the sense amplifier can be adjusted according to this variation. Therefore, when the characteristics of the ferroelectric element are good, the read operation is speeded up by starting the sense operation of the sense amplifier earlier, and when the characteristics of the ferroelectric element are not good, the sense operation of the sense amplifier is increased. Since the start of is delayed for reliable sensing, the start timing of the sensing operation can be optimized.

【００４３】また、上記構成により、センスタイミング
制御回路が強誘電体素子の特性に応じた遅延時間を有す
る遅延回路によって計時を行うので、この強誘電体素子
の特性に応じてセンス動作の開始タイミングを簡単な回
路で容易に調整できるようになる。Further, according to the above configuration, the sense timing control circuit measures the time by the delay circuit having the delay time according to the characteristic of the ferroelectric element, so the start timing of the sensing operation according to the characteristic of the ferroelectric element. Can be easily adjusted with a simple circuit.

【００４４】さらに、上記構成により、メモリセルの強
誘電体素子の容量値のばらつきに応じてビット線などの
電位差が変化する場合に、センスタイミング制御回路が
強誘電体素子の同じ容量値に応じて計時を行うので、セ
ンス時間を最適に調整できる。Further, according to the above configuration, when the potential difference of the bit line or the like changes according to the variation of the capacitance value of the ferroelectric element of the memory cell, the sense timing control circuit responds to the same capacitance value of the ferroelectric element. The sense time can be adjusted optimally because the time is measured by using the clock.

【００４５】さらに、上記構成により、メモリセルの強
誘電体素子の抵抗値のばらつきに応じてビット線などの
電位が急峻に変化したり緩慢に変化する場合に、センス
タイミング制御回路が強誘電体素子の同じ抵抗値に応じ
て計時を行うので、センス動作の開始タイミングを最適
に調整することができる。Further, according to the above configuration, when the potential of the bit line or the like changes abruptly or slowly in accordance with the variation in the resistance value of the ferroelectric element of the memory cell, the sense timing control circuit causes the ferroelectric substance to change. Since the timing is performed according to the same resistance value of the element, the start timing of the sensing operation can be adjusted optimally.

【００４６】さらに、上記構成により、メモリセルの強
誘電体素子の容量値と抵抗値のばらつきに応じてビット
線などの電位が急峻に変化したり緩慢に変化する場合
に、センスタイミング制御回路が強誘電体素子の同じ容
量値と抵抗値に応じて計時を行うので、センス動作の開
始タイミングを最適に調整することができる。Further, according to the above configuration, the sense timing control circuit is provided when the potential of the bit line or the like changes abruptly or slowly according to the variation in the capacitance value and the resistance value of the ferroelectric element of the memory cell. Since the timing is performed according to the same capacitance value and resistance value of the ferroelectric element, the start timing of the sensing operation can be adjusted optimally.

【００４７】さらに、上記構成により、メモリセルが強
誘電体キャパシタを有し、この強誘電体キャパシタの容
量値に応じてビット線などの電位が急峻に変化したり緩
慢に変化する場合に、センスタイミング制御回路が同じ
強誘電体キャパシタの容量値に応じてセンス動作の開始
タイミングを最適に調整することができる。Further, according to the above configuration, when the memory cell has the ferroelectric capacitor and the potential of the bit line or the like changes abruptly or slowly according to the capacitance value of the ferroelectric capacitor, the sensing is performed. The timing control circuit can optimally adjust the start timing of the sensing operation according to the capacitance value of the same ferroelectric capacitor.

【００４８】さらに、上記構成により、メモリセルがＮ
ＤＲＯトランジスタを有し、このＮＤＲＯトランジスタ
の容量値や抵抗値に応じてビット線などの電位が急峻に
変化したり緩慢に変化する場合に、センスタイミング制
御回路が同じＮＤＲＯトランジスタの容量値や抵抗値に
応じてセンス動作の開始タイミングを最適に調整するこ
とができる。Further, with the above configuration, the memory cell has N
The sense timing control circuit has a DRO transistor, and when the potential of the bit line or the like changes abruptly or slowly according to the capacitance or resistance of the NDRO transistor, the sense timing control circuit has the same capacitance or resistance of the NDRO transistor. It is possible to optimally adjust the start timing of the sensing operation according to the above.

【００４９】さらに、上記構成により、メモリセルがＭ
ＦＳ−ＦＥＴを有し、このＭＦＳ−ＦＥＴの容量値や抵
抗値に応じてビット線などの電位が急峻に変化したり緩
慢に変化する場合に、センスタイミング制御回路が同じ
ＭＦＳ−ＦＥＴの容量値や抵抗値に応じてセンス動作の
開始タイミングを最適に調整することができる。Further, with the above configuration, the memory cell is M
When the potential of the bit line or the like has an FS-FET and the potential of the bit line or the like changes abruptly or slowly according to the capacitance value or resistance value of the MFS-FET, the sense timing control circuit has the same capacitance value of the MFS-FET. The start timing of the sensing operation can be optimally adjusted according to the resistance value and the resistance value.

【００５０】さらに、上記構成により、製造時の種々の
要因によりＤＲＡＭのメモリセルのキャパシタの容量値
にばらつきが生じ、蓄積される電荷量に相違が生じる場
合であっても、センスタイミング制御回路のキャパシタ
にも同じ傾向のばらつきが生じるので、このばらつきに
応じてセンスアンプのセンス動作を開始させるタイミン
グを調整することができる。したがって、メモリセルの
キャパシタの容量が大きいために大量に蓄積した電荷に
よってビット線などの電位が急峻に変化する場合には、
センスアンプのセンス動作を早く開始させることにより
読み出し速度を高速にし、このキャパシタの容量が小さ
く電荷量の蓄積も少ないためにビット線などの電位が緩
慢に変化する場合には、センスアンプのセンス動作の開
始を遅らせて確実なセンスを行わせるので、センス動作
の開始タイミングの最適化を図ることができる。Further, according to the above configuration, even when the capacitance value of the capacitor of the memory cell of the DRAM varies due to various factors during manufacturing, and the amount of accumulated charge also varies, the sense timing control circuit is Since variations of the same tendency occur in the capacitors, the timing of starting the sense operation of the sense amplifier can be adjusted according to the variations. Therefore, when the potential of the bit line or the like sharply changes due to a large amount of accumulated charge due to the large capacity of the memory cell capacitor,
The read operation is speeded up by starting the sense operation of the sense amplifier faster, and if the potential of the bit line changes slowly due to the small capacitance of this capacitor and the small accumulation of charge, the sense operation of the sense amplifier is performed. Since the start of is delayed for reliable sensing, the start timing of the sensing operation can be optimized.

【００５１】[0051]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づき具体的に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be specifically described below with reference to the drawings.

【００５２】（実施形態１）図１〜図３は本発明半導体
記憶装置の実施形態１を示すものであって、図１は強誘
電体素子を用いた不揮発性半導体記憶装置のデータ読み
出し回路の構成を示すブロック図、図２は強誘電体キャ
パシタを用いた不揮発性半導体記憶装置のデータ読み出
し回路の具体的構成を示すブロック図、図３は強誘電体
特性遅延回路の動作を示すタイムチャートである。な
お、図１６に示した従来例と同様の機能を有する構成部
材には同じ符号を付記する。(Embodiment 1) FIGS. 1 to 3 show Embodiment 1 of a semiconductor memory device of the present invention. FIG. 1 shows a data read circuit of a nonvolatile semiconductor memory device using a ferroelectric element. 2 is a block diagram showing a configuration, FIG. 2 is a block diagram showing a specific configuration of a data read circuit of a nonvolatile semiconductor memory device using a ferroelectric capacitor, and FIG. 3 is a time chart showing an operation of a ferroelectric characteristic delay circuit. is there. Note that constituent members having the same functions as those of the conventional example shown in FIG.

【００５３】本実施形態１では、図１に示すメモリセル
アレイ１の各メモリセルに強誘電体キャパシタを用いた
不揮発性半導体記憶装置について説明する。このメモリ
セルアレイ１には、多数のメモリセルがマトリクス状に
配置されている。そして、メモリセルの強誘電体キャパ
シタは、上述のようにデータの読み出し時における分極
反転の有無に応じて電荷量が変化するので、このメモリ
セルに接続されるビット線ＢＬに強誘電体キャパシタか
らの充放電電流が流れると、ビット線ＢＬのプリチャー
ジによる電位が読み出しデータに応じて変化する。セン
スアンプ２は、このビット線ＢＬの電位と相補ビット線
ＢＬバーの参照電位とを入力し、これらの電位差をセン
スして、データ出力回路３を介し読み出しデータを外部
に出力するようになっている。In the first embodiment, a nonvolatile semiconductor memory device using a ferroelectric capacitor for each memory cell of the memory cell array 1 shown in FIG. 1 will be described. In this memory cell array 1, a large number of memory cells are arranged in a matrix. Since the amount of charge in the ferroelectric capacitor of the memory cell changes depending on the presence or absence of polarization inversion at the time of reading data as described above, the bit line BL connected to this memory cell is connected to the ferroelectric capacitor from the ferroelectric capacitor. When the charging / discharging current flows, the potential due to the precharge of the bit line BL changes according to the read data. The sense amplifier 2 inputs the potential of the bit line BL and the reference potential of the complementary bit line BL, senses the potential difference between them, and outputs the read data to the outside via the data output circuit 3. There is.

【００５４】上記センスアンプ２は、センスタイミング
制御回路４から送られて来るセンスイネーブル信号ＳＥ
がアクティブになった場合にのみセンス動作を行う。セ
ンスタイミング制御回路４は、ビット線ＢＬのプリチャ
ージを完了した場合にのみＨレベルとなる内部アクセス
信号を入力し、これをＡＮＤ回路５の一方の入力と強誘
電体特性遅延回路６に送るようになっている。強誘電体
特性遅延回路６は、メモリセルに用いられるものと同様
の特性を有する強誘電体素子を備えた、この強誘電体素
子の特性のばらつきに応じてセンスイネーブル信号ＳＥ
を出力するトランジスタの能力又は遅延時間を変化する
回路であり、内部アクセス信号のパルス遷移時間を変化
させ又は遅延させて出力する。The sense amplifier 2 has a sense enable signal SE sent from the sense timing control circuit 4.
Sense operation only when is activated. The sense timing control circuit 4 inputs an internal access signal which becomes H level only when the precharge of the bit line BL is completed, and sends it to one input of the AND circuit 5 and the ferroelectric characteristic delay circuit 6. It has become. The ferroelectric characteristic delay circuit 6 is provided with a ferroelectric element having characteristics similar to those used in a memory cell, and the sense enable signal SE is provided according to variations in the characteristics of the ferroelectric element.
Is a circuit that changes the ability or delay time of a transistor for outputting the signal, and changes or delays the pulse transition time of the internal access signal and outputs it.

【００５５】そして、この強誘電体特性遅延回路６の出
力がＡＮＤ回路５の他方の入力に送られ、このＡＮＤ回
路５からセンスイネーブル信号ＳＥが出力される。した
がって、プリチャージが完了して内部アクセス信号がＨ
レベルに立ち上がると、強誘電体特性遅延回路６の遅延
時間の経過後にセンスイネーブル信号ＳＥがアクティブ
（Ｈレベル）となる。また、次のプリチャージを開始す
るために内部アクセス信号がＬレベルに戻ると、直ちに
センスイネーブル信号ＳＥが非アクティブ（Ｌレベル）
となる。The output of the ferroelectric characteristic delay circuit 6 is sent to the other input of the AND circuit 5, and the AND circuit 5 outputs the sense enable signal SE. Therefore, the precharge is completed and the internal access signal goes high.
When rising to the level, the sense enable signal SE becomes active (H level) after the delay time of the ferroelectric characteristic delay circuit 6 has elapsed. When the internal access signal returns to L level to start the next precharge, the sense enable signal SE becomes inactive (L level) immediately.
Becomes

【００５６】上記センスアンプ２とセンスタイミング制
御回路４における強誘電体特性遅延回路６の具体的構成
例を図２に示す。センスアンプ２は、４個のＮチャンネ
ルのＭＯＳ−ＦＥＴ２ａ〜２ｄによって構成される。ビ
ット線ＢＬ，ＢＬバーは、それぞれＭＯＳ−ＦＥＴ２
ａ，２ｂのドレインに接続され、これらのＭＯＳ−ＦＥ
Ｔ２ａ，２ｂのソースは、共通にセンスタイミング制御
回路４の出力に接続される。また、これらのＭＯＳ−Ｆ
ＥＴ２ａ，２ｂのゲートは、互いに他方のＭＯＳ−ＦＥ
Ｔ２ｂ，２ａのドレインに接続されている。FIG. 2 shows a concrete configuration example of the ferroelectric characteristic delay circuit 6 in the sense amplifier 2 and the sense timing control circuit 4. The sense amplifier 2 is composed of four N-channel MOS-FETs 2a to 2d. The bit lines BL and BL bar are MOS-FET2, respectively.
connected to the drains of a and 2b, and these MOS-FE
The sources of T2a and 2b are commonly connected to the output of the sense timing control circuit 4. In addition, these MOS-F
The gates of ET2a and 2b are the other MOS-FE.
It is connected to the drains of T2b and 2a.

【００５７】そして、これらのＭＯＳ−ＦＥＴ２ａ，２
ｂのドレインは、それぞれＭＯＳ−ＦＥＴ２ｃ，２ｄを
介してデータ出力回路３の入力に接続される。また、こ
れらのＭＯＳ−ＦＥＴ２ｃ，２ｄのゲートは、共通に行
アドレスをデコードしたいずれかのデコード出力が入力
されるようになっている。したがって、センスタイミン
グ制御回路４から出力されるセンスイネーブル信号ＳＥ
がＬレベルになると、ＭＯＳ−ＦＥＴ２ａ，２ｂが相補
的にビット線ＢＬ，ＢＬバー間の電位差を増幅し読み出
しデータの論理レベルを確定する。そして、行アドレス
のデコード出力がＨレベルになった場合に、この読み出
しデータがＭＯＳ−ＦＥＴ２ｃ，２ｄを介してデータ出
力回路３に送られ外部に出力される。Then, these MOS-FETs 2a, 2
The drain of b is connected to the input of the data output circuit 3 via the MOS-FETs 2c and 2d, respectively. Further, the gates of these MOS-FETs 2c and 2d are adapted to receive any of the decode outputs obtained by decoding the row address in common. Therefore, the sense enable signal SE output from the sense timing control circuit 4
Becomes L level, the MOS-FETs 2a and 2b complementarily amplify the potential difference between the bit lines BL and BL bar to determine the logic level of the read data. Then, when the decoded output of the row address becomes the H level, this read data is sent to the data output circuit 3 via the MOS-FETs 2c and 2d and output to the outside.

【００５８】なお、図２では、上記のようにセンスイネ
ーブル信号ＳＥがＬレベルになった場合にセンスアンプ
２がセンス動作を行うので、図１の場合と異なり、この
センスイネーブル信号ＳＥはＬレベルでアクティブにな
ると共に、センスタイミング制御回路４のＡＮＤ回路５
も実際にはＮＡＮＤ回路で構成されている。ただし、こ
のセンスアンプ２は、上記構成に限らず、他の回路構成
とすることもでき、この場合に図１に示したようにセン
スイネーブル信号ＳＥがＨレベルでアクティブとなるよ
うにすることも可能である。In FIG. 2, since the sense amplifier 2 performs the sensing operation when the sense enable signal SE becomes L level as described above, this sense enable signal SE is L level unlike the case of FIG. AND circuit 5 of the sense timing control circuit 4
Is actually composed of a NAND circuit. However, the sense amplifier 2 is not limited to the above-mentioned configuration and may have another circuit configuration. In this case, the sense enable signal SE may be active at the H level as shown in FIG. It is possible.

【００５９】強誘電体特性遅延回路６は、入力された内
部アクセス信号を、図示例では２個のＣＭＯＳインバー
タをシリーズに接続した遅延回路７と強誘電体キャパシ
タ１１とを介してＡＮＤ回路５に送るようになってい
る。The ferroelectric characteristic delay circuit 6 transfers the input internal access signal to the AND circuit 5 via the delay circuit 7 in which two CMOS inverters are connected in series in the illustrated example and the ferroelectric capacitor 11. I am supposed to send it.

【００６０】ここで、この遅延回路７の出力をノードＮ
1とし、強誘電体キャパシタ１１の出力側をノードＮ2と
する。ノードＮ2は、ＮチャンネルのＭＯＳ−ＦＥＴ８
を介して接地されている。また、このＭＯＳ−ＦＥＴ８
のゲートには、内部アクセス信号がインバータ９を介し
て反転し入力される。Here, the output of the delay circuit 7 is connected to the node N
1 and the output side of the ferroelectric capacitor 11 is a node N2. The node N2 is an N-channel MOS-FET8
Grounded. Also, this MOS-FET8
An internal access signal is inverted and input to the gate of the inverter via the inverter 9.

【００６１】したがって、内部アクセス信号がＬレベル
の間は、ＭＯＳ−ＦＥＴ８がＯＮになりノードＮ2が放
電されてＬレベルとなるので、ＡＮＤ回路５から出力さ
れるセンスイネーブル信号ＳＥはＨレベル（非アクティ
ブ）になる。しかし、内部アクセス信号がＨレベルにな
ると、ＭＯＳ−ＦＥＴ８がＯＦＦになりノードＮ2が開
放される。Therefore, while the internal access signal is at L level, the MOS-FET 8 is turned on and the node N2 is discharged to be at L level, so that the sense enable signal SE output from the AND circuit 5 is at H level (non- Become active). However, when the internal access signal becomes H level, the MOS-FET 8 is turned off and the node N2 is opened.

【００６２】そして、内部アクセス信号が遅延回路７に
入力されることにより、この遅延回路７の遅延時間経過
後にノードＮ1がＨレベルになると、強誘電体キャパシ
タ１１を介したノードＮ2の電圧もカップリングによっ
て突き上げられてＨレベルとなり、ＡＮＤ回路５から出
力されるセンスイネーブル信号ＳＥがＬレベル（アクテ
ィブ）に切り替わる。When the internal access signal is input to the delay circuit 7 and the node N1 becomes H level after the delay time of the delay circuit 7, the voltage of the node N2 via the ferroelectric capacitor 11 is also cupped. It is pushed up by the ring and becomes H level, and the sense enable signal SE output from the AND circuit 5 switches to L level (active).

【００６３】ここで、メモリセルの強誘電体キャパシタ
や強誘電体特性遅延回路６の強誘電体キャパシタ１１
は、製造工程での特性のばらつきによって容量が変化す
る。例えば強誘電体膜の面積や電極膜の面積が大きくな
ると、容量もこれに応じて大きくなる。そして、内部ア
クセス信号がＨレベルになってから遅延回路７の遅延時
間経過後にノードＮ1の電圧が図３に示すように上昇し
Ｈレベルになったものとすると、この強誘電体キャパシ
タ１１の容量が大きい場合には、ノードＮ2の電圧がノ
ードＮ1に少し遅れてある程度急峻に上昇しフルスイン
グのＨレベルよりも少し低い電圧となる。Here, the ferroelectric capacitor of the memory cell or the ferroelectric capacitor 11 of the ferroelectric characteristic delay circuit 6 is used.
Has a capacitance that varies due to variations in characteristics during the manufacturing process. For example, when the area of the ferroelectric film or the area of the electrode film increases, the capacitance also increases accordingly. Then, assuming that the voltage of the node N1 rises to the H level as shown in FIG. 3 after the delay time of the delay circuit 7 elapses after the internal access signal becomes the H level, the capacitance of the ferroelectric capacitor 11 is increased. Is large, the voltage of the node N2 rises steeply to some extent with a slight delay to the node N1 and becomes a voltage slightly lower than the H level of the full swing.

【００６４】しかし、この強誘電体キャパシタ１１の容
量が小さい場合には、ノードＮ2の電圧が緩慢に上昇し
て、ノードＮ1よりも大きく遅れフルスイングのＨレベ
ルよりもある程度低い電圧となる。これは、ＭＯＳ−Ｆ
ＥＴ８のＯＮにより放電されていたノードＮ2の寄生容
量を寄生抵抗を介して充電する必要があるので、強誘電
体キャパシタ１１の容量が大きい場合には、この強誘電
体キャパシタ１１に比べてノードＮ2の寄生容量の分圧
電圧が十分に高くなり充電が迅速に行われるが、容量が
小さい場合には、ノードＮ2の寄生容量の分圧電圧が低
くなるので充電に時間を要するからである。However, when the capacitance of the ferroelectric capacitor 11 is small, the voltage of the node N2 rises slowly, becomes larger than the node N1 and becomes a voltage slightly lower than the H level of the full swing. This is a MOS-F
Since it is necessary to charge the parasitic capacitance of the node N2, which has been discharged by turning on ET8, through the parasitic resistance, when the capacitance of the ferroelectric capacitor 11 is large, the node N2 is larger than that of the ferroelectric capacitor 11. This is because the divided voltage of the parasitic capacitance is sufficiently high and charging is performed quickly. However, when the capacitance is small, the divided voltage of the parasitic capacitance of the node N2 becomes low, and thus it takes time to charge.

【００６５】したがって、強誘電体キャパシタ１１の容
量が大きい場合に、ＮＡＮＤ回路５の入力レベルはほぼ
Ｈレベルに近い電位まで上昇するため、ＮＡＮＤ回路５
のインピーダンスは比較的低く、センスイネーブルＳＥ
（バー）の遷移時間、つまりセンス時間は比較的短い。
強誘電体キャパシタ１１の容量が小さい場合に、センス
イネーブルＳＥ（バー）の遷移時間は比較的長くなる。
そして、これらの時間Ｔ1〜時間Ｔ2が強誘電体特性遅延
回路６で発生されるセンス時間となり、強誘電体キャパ
シタ１１の特性に応じて変化することになる。Therefore, when the capacitance of the ferroelectric capacitor 11 is large, the input level of the NAND circuit 5 rises to a potential close to the H level.
Has a relatively low impedance and sense enable SE
The transition time of (bar), that is, the sense time is relatively short.
When the capacitance of the ferroelectric capacitor 11 is small, the transition time of the sense enable SE (bar) becomes relatively long.
Then, these times T1 to T2 become the sensing time generated in the ferroelectric characteristic delay circuit 6 and change according to the characteristics of the ferroelectric capacitor 11.

【００６６】ただし、遅延回路７も、ＭＯＳデバイスの
製造工程における特性のばらつきにより、強誘電体キャ
パシタ１１とは独立に遅延時間が変化する可能性があ
り、これは以下の実施形態においても同様である。However, the delay circuit 7 may also change the delay time independently of the ferroelectric capacitor 11 due to variations in characteristics in the manufacturing process of the MOS device. This also applies to the following embodiments. is there.

【００６７】なお、上記強誘電体特性遅延回路６は、ノ
ードＮ2の寄生容量を寄生抵抗を介して充電するための
時間を利用してセンス時間を変化させているが、この充
電時間を十分に確保してセンス時間を確実に変化させる
ために、ノードＮ2と接地間に意図的に何らかの容量を
付加したり、このノードＮ2と強誘電体キャパシタ１１
との間に意図的に何らかの抵抗を付加するようにしても
よい。Although the ferroelectric characteristic delay circuit 6 changes the sensing time by utilizing the time for charging the parasitic capacitance of the node N2 through the parasitic resistance, this charging time is sufficient. In order to secure and surely change the sense time, some capacitance is intentionally added between the node N2 and the ground, or this node N2 and the ferroelectric capacitor 11 are connected.
You may make it intentionally add some resistance between and.

【００６８】上記メモリセルの強誘電体キャパシタの容
量が大きい場合には、ビット線ＢＬを充放電する電荷量
も多くなるので、このビット線ＢＬの電位差は大きい。
また、この場合には、強誘電体特性遅延回路６の強誘電
体キャパシタ１１も同じ傾向の特性のばらつきが発生し
て容量が大きくなるので、強誘電体特性遅延回路６のセ
ンス時間が短くなる。When the capacity of the ferroelectric capacitor of the memory cell is large, the charge amount for charging / discharging the bit line BL is also large, so that the potential difference of the bit line BL is large.
Further, in this case, the ferroelectric capacitor 11 of the ferroelectric characteristic delay circuit 6 also has the same tendency of characteristic variation and the capacitance increases, so that the sense time of the ferroelectric characteristic delay circuit 6 becomes short. .

【００６９】したがって、ビット線ＢＬの電位差が大き
い場合には、センスアンプ２が短い時間でセンス動作を
するので、データの読み出しを高速化することができ
る。しかし、メモリセルの強誘電体キャパシタの容量が
小さい場合には、ビット線ＢＬを充放電する電荷量が少
なくなるので、このビット線ＢＬの電位差も小さい。Therefore, when the potential difference between the bit lines BL is large, the sense amplifier 2 performs the sensing operation in a short time, so that the data reading can be speeded up. However, when the capacity of the ferroelectric capacitor of the memory cell is small, the amount of charge that charges and discharges the bit line BL is small, so the potential difference of the bit line BL is also small.

【００７０】また、この場合には、強誘電体特性遅延回
路６の強誘電体キャパシタ１１も同じ傾向の特性のばら
つきが発生して容量が小さくなるので、強誘電体特性遅
延回路６のセンス時間が長くなり、少なくない電位差を
確実にセンスできる。Further, in this case, the ferroelectric capacitor 11 of the ferroelectric characteristic delay circuit 6 also has the same tendency of characteristic variation and the capacitance becomes small, so that the sense time of the ferroelectric characteristic delay circuit 6 is reduced. Is longer, and it is possible to reliably sense a large potential difference.

【００７１】したがって、ビット線ＢＬの電位差が少な
くない場合には、センスアンプ２がセンス動作を長くす
るので、十分に変化していないビット線ＢＬの電位を誤
ってセンスするようなおそれがなくなり、データを確実
に安定して読み出すことができる。Therefore, when the potential difference between the bit lines BL is not small, the sense amplifier 2 prolongs the sensing operation, so that there is no possibility of erroneously sensing the potential of the bit line BL that has not changed sufficiently. Data can be read reliably and stably.

【００７２】以上説明したように、本実施形態１の不揮
発性半導体記憶装置によれば、センスタイミング制御回
路４の強誘電体特性遅延回路６に、メモリセルに用いら
れる強誘電体キャパシタと同じ構成の強誘電体キャパシ
タ１１を設け、この強誘電体キャパシタ１１の容量のば
らつきに応じてセンスイネーブル信号ＳＥの遷移時間を
調整するので、センスアンプ２のセンス動作の最適化を
図ることができる。As described above, according to the nonvolatile semiconductor memory device of Embodiment 1, the ferroelectric characteristic delay circuit 6 of the sense timing control circuit 4 has the same structure as the ferroelectric capacitor used in the memory cell. Since the ferroelectric capacitor 11 is provided and the transition time of the sense enable signal SE is adjusted according to the variation in the capacitance of the ferroelectric capacitor 11, the sense operation of the sense amplifier 2 can be optimized.

【００７３】即ち、強誘電体キャパシタ１１の容量が大
きくなるようにばらついた場合には、センス動作が短く
なるので、アクセス速度が高速の不揮発性半導体記憶装
置を得ることができ、強誘電体キャパシタ１１の容量が
小さくなるようにばらついた場合には、センス動作が誤
動作を生じないようにセンス時間が長くなるので、不揮
発性半導体記憶装置の歩留りを向上させることができ
る。That is, when the capacitance of the ferroelectric capacitor 11 is varied so as to be large, the sensing operation is shortened, so that a nonvolatile semiconductor memory device having a high access speed can be obtained, and the ferroelectric capacitor can be obtained. When the capacitance of 11 varies so as to be small, the sensing time becomes long so that the sensing operation does not malfunction, so that the yield of the nonvolatile semiconductor memory device can be improved.

【００７４】なお、本実施形態１では、メモリセルに強
誘電体キャパシタを用いた不揮発性半導体記憶装置につ
いて説明したが、メモリセルに通常のキャパシタを用い
るＤＲＡＭの場合であっても、強誘電体特性遅延回路６
の強誘電体キャパシタ１１に代えて、メモリセルと同じ
構成の通常のキャパシタを設けることにより、センスア
ンプ２のセンス動作の時間の最適化を図ることができ
る。Although the nonvolatile semiconductor memory device using the ferroelectric capacitor in the memory cell has been described in the first embodiment, even in the case of the DRAM using the normal capacitor in the memory cell, the ferroelectric capacitor is used. Characteristic delay circuit 6
By providing a normal capacitor having the same configuration as the memory cell in place of the ferroelectric capacitor 11 of FIG. 2, the time required for the sense operation of the sense amplifier 2 can be optimized.

【００７５】（実施形態２）図４および図５は本発明半
導体記憶装置の実施形態２を示すものであって、図４は
ＮＤＲＯトランジスタを用いた不揮発性半導体記憶装置
のデータ読み出し回路の構成を示すブロック図、図５は
強誘電体特性遅延回路の動作を示すタイムチャートであ
る。なお、図１〜図３に示した第１実施形態と同様の機
能を有する構成部材には同じ符号を付記して説明を省略
する。(Embodiment 2) FIGS. 4 and 5 show Embodiment 2 of the semiconductor memory device of the present invention. FIG. 4 shows the configuration of a data read circuit of a nonvolatile semiconductor memory device using NDRO transistors. FIG. 5 is a block diagram shown, and FIG. 5 is a time chart showing the operation of the ferroelectric characteristic delay circuit. It should be noted that constituent members having the same functions as those of the first embodiment shown in FIGS. 1 to 3 are denoted by the same reference numerals and the description thereof will be omitted.

【００７６】本実施形態２では、図４に示すメモリセル
アレイ１の各メモリセルにＮＤＲＯトランジスタを用い
た不揮発性半導体記憶装置について説明する。このメモ
リセルのＮＤＲＯトランジスタは、上述のように強誘電
体の分極状態に応じて可変抵抗素子が高抵抗と低抵抗の
いずれかの状態となるので、データの読み出し時にこの
メモリセルに接続されるビット線ＢＬに可変抵抗素子を
介して充放電電流が流れると、ビット線ＢＬのプリチャ
ージによる電位が読み出しデータに応じて変化する。そ
して、センスアンプ２は、このビット線ＢＬと相補ビッ
ト線ＢＬバーの電位差をセンスして、データ出力回路３
を介し読み出しデータを外部に出力する。In the second embodiment, a nonvolatile semiconductor memory device using an NDRO transistor for each memory cell of the memory cell array 1 shown in FIG. 4 will be described. In the NDRO transistor of this memory cell, the variable resistance element is in either a high resistance state or a low resistance state depending on the polarization state of the ferroelectric substance as described above, so that it is connected to this memory cell at the time of reading data. When a charging / discharging current flows through the bit line BL via the variable resistance element, the potential due to the precharge of the bit line BL changes according to the read data. Then, the sense amplifier 2 senses the potential difference between the bit line BL and the complementary bit line BL bar, and the data output circuit 3
The read data is output to the outside via the.

【００７７】上記センスアンプ２は、３個のＮチャンネ
ルのＭＯＳ−ＦＥＴ２ｅ〜２ｇと２個のＰチャンネルの
ＭＯＳ−ＦＥＴ２ｈ，２ｉによって構成される。そし
て、ビット線ＢＬ，ＢＬバーは、それぞれＭＯＳ−ＦＥ
Ｔ２ｅ，２ｆのゲートに接続される。これらのＭＯＳ−
ＦＥＴ２ｅ，２ｆは、ドレインがそれぞれＭＯＳ−ＦＥ
Ｔ２ｈ，２ｉを介して電源に接続され、ソースが共通に
ＭＯＳ−ＦＥＴ２ｇを介して接地される。The sense amplifier 2 is composed of three N-channel MOS-FETs 2e to 2g and two P-channel MOS-FETs 2h and 2i. The bit lines BL and BL bar are respectively MOS-FE.
It is connected to the gates of T2e and 2f. These MOS-
The drains of the FETs 2e and 2f are MOS-FE, respectively.
It is connected to the power supply via T2h and 2i, and the sources are commonly grounded via the MOS-FET 2g.

【００７８】また、ＭＯＳ−ＦＥＴ２ｈ，２ｉのゲート
は、ＭＯＳ−ＦＥＴ２ｅのドレインに共通に接続されて
カレントミラー回路を構成し、ＭＯＳ−ＦＥＴ２ｇのゲ
ートは、センスタイミング制御回路４の出力に接続され
る。さらに、ＭＯＳ−ＦＥＴ２ｆのドレインは、データ
出力回路３の入力に接続される。The gates of the MOS-FETs 2h and 2i are commonly connected to the drain of the MOS-FET 2e to form a current mirror circuit, and the gate of the MOS-FET 2g is connected to the output of the sense timing control circuit 4. . Further, the drain of the MOS-FET 2f is connected to the input of the data output circuit 3.

【００７９】したがって、このセンスアンプ２は、差動
増幅回路を構成し、センスタイミング制御回路４から出
力されるセンスイネーブル信号ＳＥがアクティブ（Ｈレ
ベル）になるとＭＯＳ−ＦＥＴ２ｇがＯＮとなって、ビ
ット線ＢＬ，ＢＬバーの電位差の差動増幅を開始する。Therefore, the sense amplifier 2 constitutes a differential amplifier circuit, and when the sense enable signal SE output from the sense timing control circuit 4 becomes active (H level), the MOS-FET 2g is turned on and the bit is turned on. The differential amplification of the potential difference between the lines BL and BL bar is started.

【００８０】即ち、カレントミラー回路によってＭＯＳ
−ＦＥＴ２ｅ，２ｆに同じ電流が流れるので、このＭＯ
Ｓ−ＦＥＴ２ｆのドレインからビット線ＢＬと相補ビッ
ト線ＢＬバーの電位差を増幅した出力が得られる。そし
て、これによって読み出されたデータがデータ出力回路
３を介して外部に出力される。That is, the current mirror circuit allows
-Because the same current flows through FETs 2e and 2f, this MO
An output obtained by amplifying the potential difference between the bit line BL and the complementary bit line BL bar is obtained from the drain of the S-FET 2f. Then, the data read by this is output to the outside through the data output circuit 3.

【００８１】なお、図４では、上記のようにセンスイネ
ーブル信号ＳＥがＨレベルになった場合にセンスアンプ
２がセンス動作を行うので、図１で示した場合と同様
に、このセンスイネーブル信号ＳＥはＨレベルでアクテ
ィブとなる。また、センスタイミング制御回路４は、図
１で示したものと同様に、ＡＮＤ回路５と強誘電体特性
遅延回路６からなり、このＡＮＤ回路５も本来のＡＮＤ
回路で構成される。ただし、このセンスアンプ２は、上
記構成に限らず、図２に示した第１実施形態と同じ構成
のものを使用することもでき、センスイネーブル信号Ｓ
ＥがＬレベルでアクティブとなるようにすることも可能
である。In FIG. 4, since the sense amplifier 2 performs the sensing operation when the sense enable signal SE becomes H level as described above, as in the case shown in FIG. Becomes active at H level. Further, the sense timing control circuit 4 is composed of an AND circuit 5 and a ferroelectric characteristic delay circuit 6 like the one shown in FIG. 1, and this AND circuit 5 is also an original AND circuit.
It is composed of a circuit. However, the sense amplifier 2 is not limited to the above-mentioned configuration, but may have the same configuration as that of the first embodiment shown in FIG.
It is also possible that E becomes active at the L level.

【００８２】上記強誘電体特性遅延回路６は、入力され
た内部アクセス信号を、図示例では２個のＣＭＯＳイン
バータをシリーズに接続した遅延回路７とＮＤＲＯトラ
ンジスタ１２とを介してＡＮＤ回路５に送るようになっ
ている。また、ＮＤＲＯトランジスタ１２のゲートは接
地されている。ここで、この遅延回路７の出力をノード
Ｎ3とし、ＮＤＲＯトランジスタ１２の出力側をノード
Ｎ4とすると、内部アクセス信号がＬレベルの間は、ノ
ードＮ3がＬレベルとなるので、ＮＤＲＯトランジスタ
１２を介して接続されたノードＮ4もＬレベルとなり、
ＡＮＤ回路５から出力されるセンスイネーブル信号ＳＥ
はＬレベル（非アクティブ）になる。The ferroelectric characteristic delay circuit 6 sends the input internal access signal to the AND circuit 5 via the delay circuit 7 and the NDRO transistor 12 in which two CMOS inverters are connected in series in the illustrated example. It is like this. The gate of the NDRO transistor 12 is grounded. If the output of the delay circuit 7 is the node N3 and the output side of the NDRO transistor 12 is the node N4, the node N3 is at the L level while the internal access signal is at the L level. Connected node N4 also goes to L level,
Sense enable signal SE output from AND circuit 5
Goes to L level (inactive).

【００８３】しかし、内部アクセス信号がＨレベルにな
ると、遅延回路７の遅延時間経過後にノードＮ3がＨレ
ベルになるので、ＮＤＲＯトランジスタ１２の可変抵抗
素子を介して流入する電流によりノードＮ4もＨレベル
となり、ＡＮＤ回路５から出力されるセンスイネーブル
信号ＳＥがＨレベル（アクティブ）に切り替わる。However, when the internal access signal becomes H level, the node N3 becomes H level after the delay time of the delay circuit 7 elapses. Therefore, the node N4 also becomes H level by the current flowing through the variable resistance element of the NDRO transistor 12. Then, the sense enable signal SE output from the AND circuit 5 is switched to the H level (active).

【００８４】ここで、メモリセルのＮＤＲＯトランジス
タや強誘電体特性遅延回路６のＮＤＲＯトランジスタ１
２は、製造工程での特性のばらつきによってソース−ド
レイン間の抵抗が変化する。例えば可変抵抗素子の膜厚
が厚くなると、ソース−ドレイン間の抵抗もこれに応じ
て小さくなる。Here, the NDRO transistor of the memory cell and the NDRO transistor 1 of the ferroelectric characteristic delay circuit 6 are used.
In No. 2, the resistance between the source and the drain changes due to variations in characteristics during the manufacturing process. For example, as the film thickness of the variable resistance element increases, the resistance between the source and the drain also decreases accordingly.

【００８５】そして、内部アクセス信号がＨレベルにな
ってから遅延回路７の遅延時間経過後にノードＮ3の電
圧が図５に示すように上昇しＨレベルになったものとす
ると、ＮＤＲＯトランジスタ１２の抵抗が小さい場合に
は、ノードＮ3からノードＮ４に大きな電流が流れるの
で、このノードＮ４の電圧がノードＮ3に少し遅れてあ
る程度急峻に上昇しＨレベルとなる。しかし、このＮＤ
ＲＯトランジスタ１２の抵抗が大きい場合には、ノード
Ｎ3からノードＮ4に流れる電流が制限されるので、ノー
ドＮ4の電圧が緩慢に上昇しノードＮ3よりも大きく遅れ
てＨレベルとなる。If the voltage of the node N3 rises to the H level as shown in FIG. 5 after the delay time of the delay circuit 7 elapses after the internal access signal becomes the H level, the resistance of the NDRO transistor 12 is reduced. When is small, a large current flows from the node N3 to the node N4, so that the voltage of the node N4 rises a little steeply to the node N3 and rises to a high level to some extent. But this ND
When the resistance of the RO transistor 12 is large, the current flowing from the node N3 to the node N4 is limited. Therefore, the voltage of the node N4 rises slowly and becomes H level with a large delay after the node N3.

【００８６】したがって、ＮＤＲＯトランジスタ１２の
抵抗が小さい場合に、ノードＮ4の電圧がＡＮＤ回路５
の入力のＨレベルの閾値ＶthHを超えるまでの時間Ｔ3
は、ＮＤＲＯトランジスタ１２の抵抗が大きい場合に閾
値ＶthHを超えるまでの時間Ｔ4よりも短時間になる。そ
して、これらの時間Ｔ3〜時間Ｔ4が強誘電体特性遅延回
路６の遅延時間となり、ＮＤＲＯトランジスタ１２の特
性に応じて変化することになる。Therefore, when the resistance of the NDRO transistor 12 is small, the voltage of the node N4 becomes the AND circuit 5.
Time T3 until it exceeds the threshold VthH of the H level of the input of
Is shorter than the time T4 until the threshold VthH is exceeded when the resistance of the NDRO transistor 12 is large. Then, these times T3 to T4 become the delay time of the ferroelectric characteristic delay circuit 6 and change according to the characteristics of the NDRO transistor 12.

【００８７】上記メモリセルのＮＤＲＯトランジスタの
抵抗が小さい場合には、ビット線ＢＬに流れ込む充放電
電流が大きくなるので、このビット線ＢＬの電位が迅速
に変化する。また、この場合には、強誘電体特性遅延回
路６のＮＤＲＯトランジスタ１２も同じ傾向の特性のば
らつきが発生して抵抗が小さくなるので、強誘電体特性
遅延回路６の遅延時間が短くなりセンスイネーブル信号
ＳＥも短時間でアクティブになる。When the resistance of the NDRO transistor of the memory cell is small, the charge / discharge current flowing into the bit line BL becomes large, so that the potential of the bit line BL changes rapidly. Further, in this case, the NDRO transistor 12 of the ferroelectric characteristic delay circuit 6 also has the same tendency of characteristic variation and the resistance becomes small. Therefore, the delay time of the ferroelectric characteristic delay circuit 6 becomes short, and the sense enable is enabled. The signal SE also becomes active in a short time.

【００８８】したがって、ビット線ＢＬの電位が迅速に
変化する場合には、センスアンプ２が早いタイミングで
センス動作を開始するので、データの読み出しを高速化
することができる。しかし、メモリセルのＮＤＲＯトラ
ンジスタの抵抗が大きい場合には、ビット線ＢＬに流れ
込む充放電電流が制限されるので、このビット線ＢＬの
電位はゆっくりと変化する。Therefore, when the potential of the bit line BL changes rapidly, the sense amplifier 2 starts the sensing operation at an early timing, so that the data reading can be speeded up. However, when the resistance of the NDRO transistor of the memory cell is large, the charge / discharge current flowing into the bit line BL is limited, so that the potential of the bit line BL changes slowly.

【００８９】また、この場合には、強誘電体特性遅延回
路６のＮＤＲＯトランジスタ１２も同じ傾向の特性のば
らつきが発生して抵抗が大きくなるので、強誘電体特性
遅延回路６の遅延時間が長くなりセンスイネーブル信号
ＳＥもある程度長い時間の経過後にアクティブになる。
したがって、ビット線ＢＬの電位がゆっくり変化する場
合には、センスアンプ２がセンス動作を開始するタイミ
ングが遅くなるので、十分に変化していないビット線Ｂ
Ｌの電位を誤ってセンスするようなおそれがなくなり、
データを確実に安定して読み出すことができる。Further, in this case, the NDRO transistor 12 of the ferroelectric characteristic delay circuit 6 also has a large resistance due to variations in characteristics having the same tendency, so that the delay time of the ferroelectric characteristic delay circuit 6 is long. The sense enable signal SE also becomes active after a certain length of time.
Therefore, when the potential of the bit line BL changes slowly, the timing at which the sense amplifier 2 starts the sensing operation is delayed, so that the bit line B that has not changed sufficiently is changed.
There is no danger of accidentally sensing the L potential,
Data can be read reliably and stably.

【００９０】以上説明したように、本実施形態２の不揮
発性半導体記憶装置によれば、センスタイミング制御回
路４の強誘電体特性遅延回路６に、メモリセルに用いら
れるＮＤＲＯトランジスタと同じ構成のＮＤＲＯトラン
ジスタ１２を設け、このＮＤＲＯトランジスタ１２の抵
抗のばらつきに応じてセンスイネーブル信号ＳＥがアク
ティブになるタイミングを調整するので、センスアンプ
２のセンス動作の開始タイミングの最適化を図ることが
できる。As described above, according to the nonvolatile semiconductor memory device of the second embodiment, the ferroelectric characteristic delay circuit 6 of the sense timing control circuit 4 has the same configuration as the NDRO transistor used in the memory cell. Since the transistor 12 is provided and the timing at which the sense enable signal SE becomes active is adjusted according to the variation in the resistance of the NDRO transistor 12, the start timing of the sense operation of the sense amplifier 2 can be optimized.

【００９１】即ち、ＮＤＲＯトランジスタ１２の抵抗が
小さくなるようにばらついた場合には、センス動作の開
始タイミングが早くなるので、アクセス速度が高速の不
揮発性半導体記憶装置を得ることができ、ＮＤＲＯトラ
ンジスタ１２の抵抗が大きくなるようにばらついた場合
には、センス動作の開始タイミングが誤動作を生じない
ように遅くなるので、不揮発性半導体記憶装置の歩留り
を向上させることができる。That is, when the resistance of the NDRO transistor 12 varies so as to be small, the start timing of the sensing operation becomes early, so that a nonvolatile semiconductor memory device having a high access speed can be obtained, and the NDRO transistor 12 can be obtained. When the resistance of the non-volatile semiconductor memory device varies so as to increase, the start timing of the sensing operation is delayed so as not to cause a malfunction, so that the yield of the nonvolatile semiconductor memory device can be improved.

【００９２】なお、本実施形態２では、強誘電体特性遅
延回路６のＮＤＲＯトランジスタ１２のゲートを接地し
たが、例えばプリチャージ期間などを利用して、ここに
適宜電圧を印加することにより可変抵抗素子の抵抗状態
を制御すれば、ＮＤＲＯトランジスタ１２の抵抗をより
最適なものとすることができる。Although the gate of the NDRO transistor 12 of the ferroelectric characteristic delay circuit 6 is grounded in the second embodiment, a variable resistance is applied by applying an appropriate voltage to the NDRO transistor 12 using the precharge period or the like. By controlling the resistance state of the element, the resistance of the NDRO transistor 12 can be made more optimal.

【００９３】また、本実施形態２では、メモリセルのＮ
ＤＲＯトランジスタの抵抗が製造時のばらつきにより変
化する場合について説明したが、メモリセルにＭＦＳ−
ＦＥＴを用い、このＭＦＳ−ＦＥＴのドレイン電流が製
造時のばらつきにより変化する場合についても同様に実
施することができる。そして、この場合には、強誘電体
特性遅延回路６にＮＤＲＯトランジスタ１２に代えてメ
モリセルと同じ構成のＭＦＳ−ＦＥＴを用いることが好
ましい。In the second embodiment, the memory cell N
The case where the resistance of the DRO transistor changes due to variations in manufacturing has been described.
The same can be applied to the case where a FET is used and the drain current of this MFS-FET changes due to variations in manufacturing. In this case, it is preferable to use the MFS-FET having the same configuration as the memory cell in the ferroelectric characteristic delay circuit 6 instead of the NDRO transistor 12.

【００９４】（実施形態３）図６および図７は本発明半
導体記憶装置の実施形態３を示すものであって、図６は
ＭＦＳ−ＦＥＴを用いた不揮発性半導体記憶装置のデー
タ読み出し回路の構成を示すブロック図、図７は強誘電
体特性遅延回路の動作を示すタイムチャートである。な
お、図１〜図３に示した第１実施形態と同様の機能を有
する構成部材には同じ番号を付記して説明を省略する。(Third Embodiment) FIGS. 6 and 7 show a third embodiment of the semiconductor memory device of the present invention. FIG. 6 shows the structure of a data read circuit of a nonvolatile semiconductor memory device using an MFS-FET. And FIG. 7 is a time chart showing the operation of the ferroelectric characteristic delay circuit. It should be noted that constituent members having the same functions as those of the first embodiment shown in FIGS. 1 to 3 are denoted by the same reference numerals and the description thereof will be omitted.

【００９５】本実施形態３では、図６に示すメモリセル
アレイ１の各メモリセルにＭＦＳ−ＦＥＴを用いた不揮
発性半導体記憶装置について説明する。このメモリセル
のＭＦＳ−ＦＥＴは、上述のように強誘電体の分極状態
に応じてドレイン電流が大きい状態と小さい状態のいず
れかとなるので、データの読み出し時にこのメモリセル
に接続されるビット線ＢＬにＭＦＳ−ＦＥＴを介して充
放電電流が流れると、ビット線ＢＬのプリチャージによ
る電位が読み出しデータに応じて変化する。In the third embodiment, a non-volatile semiconductor memory device using MFS-FET for each memory cell of the memory cell array 1 shown in FIG. 6 will be described. Since the MFS-FET of this memory cell has either a large drain current or a small drain current depending on the polarization state of the ferroelectric substance as described above, the bit line BL connected to this memory cell at the time of reading data. When a charging / discharging current flows through the MFS-FET, the potential due to the precharge of the bit line BL changes according to the read data.

【００９６】そして、センスアンプ２は、このビット線
ＢＬと相補ビット線ＢＬバーの電位差をセンスして、デ
ータ出力回路３を介し読み出しデータを外部に出力す
る。Then, the sense amplifier 2 senses the potential difference between the bit line BL and the complementary bit line BL bar and outputs the read data to the outside via the data output circuit 3.

【００９７】なお、本実施形態３では、図４に示した第
２実施形態と同じ構成のセンスアンプ２を使用するもの
とし、センスイネーブル信号ＳＥもＨレベルでアクティ
ブとなるようにする。ただし、センスアンプ２は、この
構成に限らず、図２に示した実施形態１と同じ構成のも
のを使用することもでき、センスイネーブル信号ＳＥが
Ｌレベルでアクティブとなるようにすることも可能であ
る。In the third embodiment, the sense amplifier 2 having the same structure as that of the second embodiment shown in FIG. 4 is used, and the sense enable signal SE is also active at H level. However, the sense amplifier 2 is not limited to this configuration, and the same configuration as that of the first embodiment shown in FIG. 2 can be used, and the sense enable signal SE can be activated at the L level. Is.

【００９８】上記センスアンプ２にセンスイネーブル信
号ＳＥを出力するセンスタイミング制御回路４は、図１
で示したものと同様に、ＡＮＤ回路５と強誘電体特性遅
延回路６からなる。ただし、強誘電体特性遅延回路６
は、入力された内部アクセス信号を、図示例では２個の
ＣＭＯＳインバータをシリーズに接続した遅延回路７と
ＭＦＳ−ＦＥＴ１３の容量回路とを介してＡＮＤ回路５
に送るようになっている。The sense timing control circuit 4 for outputting the sense enable signal SE to the sense amplifier 2 is shown in FIG.
Similar to the one shown in (4), it is composed of an AND circuit 5 and a ferroelectric characteristic delay circuit 6. However, the ferroelectric characteristic delay circuit 6
Is an AND circuit 5 for the input internal access signal via the delay circuit 7 in which two CMOS inverters are connected in series in the illustrated example and the capacitance circuit of the MFS-FET 13.
To be sent to

【００９９】ＭＦＳ−ＦＥＴ１３の容量回路は、このＭ
ＦＳ−ＦＥＴ１３のソースとドレインを短絡し、ゲート
とこのソース・ドレインとの間の容量を利用する回路で
ある。ここで、遅延回路７の出力をノードＮ5とし、Ｍ
ＦＳ−ＦＥＴ１３の出力側をノードＮ6とする。ノード
Ｎ6は、ＮチャンネルのＭＯＳ−ＦＥＴ８を介して接地
されている。また、このＭＯＳ−ＦＥＴ８のゲートに
は、内部アクセス信号がインバータ９を介して反転し入
力される。The capacitance circuit of the MFS-FET 13 is
This is a circuit in which the source and drain of the FS-FET 13 are short-circuited and the capacitance between the gate and the source / drain is used. Here, the output of the delay circuit 7 is a node N5, and M
The output side of the FS-FET 13 is a node N6. The node N6 is grounded via an N-channel MOS-FET 8. The internal access signal is inverted and input to the gate of the MOS-FET 8 via the inverter 9.

【０１００】したがって、内部アクセス信号がＬレベル
の間は、ＭＯＳ−ＦＥＴ８がＯＮになりノードＮ6が放
電されてＬレベルとなるので、ＡＮＤ回路５から出力さ
れるセンスイネーブル信号ＳＥもＬレベル（非アクティ
ブ）になる。しかし、内部アクセス信号がＨレベルにな
ると、ＭＯＳ−ＦＥＴ８がＯＦＦになりノードＮ6が開
放される。Therefore, while the internal access signal is at the L level, the MOS-FET 8 is turned on and the node N6 is discharged to the L level, so that the sense enable signal SE output from the AND circuit 5 is also at the L level (non-level). Become active). However, when the internal access signal becomes H level, the MOS-FET 8 is turned off and the node N6 is opened.

【０１０１】そして、内部アクセス信号が遅延回路７に
入力されることにより、この遅延回路７の遅延時間経過
後にノードＮ5がＨレベルになると、ＭＦＳ−ＦＥＴ１
３の容量回路を介したノードＮ6の電圧もカップリング
によって突き上げられてＨレベルとなり、ＡＮＤ回路５
から出力されるセンスイネーブル信号ＳＥがＨレベル
（アクティブ）に切り替わる。When the internal access signal is input to the delay circuit 7 and the node N5 becomes H level after the delay time of the delay circuit 7, the MFS-FET1
The voltage of the node N6 via the capacitance circuit of No. 3 is also pushed up by the coupling to become the H level, and the AND circuit 5
The sense enable signal SE output from the output switches to H level (active).

【０１０２】ここで、メモリセルのＭＦＳ−ＦＥＴは、
製造工程での特性のばらつきによってドレイン電流が変
化する。例えば強誘電体の膜厚が厚くなると書き込み飽
和電圧が高くなるので、規定の正のゲート電圧ＶGを印
加した場合に、図１５に示したヒステリシスカーブのＪ
点にまで達することができず、ゲート電圧ＶGを０Ｖに
戻したときにドレイン電流ＩDがＩ点よりも電流の大き
いｉ点の状態となる。そして、規定の負のゲート電圧Ｖ
Gを印加した場合にもＬ点にまで達することができず、
ゲート電圧ＶGを０Ｖに戻したときにドレイン電流ＩDが
Ｋ点よりも電流の少ないｋ点の状態となる。したがっ
て、メモリセルのＭＦＳ−ＦＥＴは、強誘電体の膜厚が
厚くなると、データに応じたドレイン電流の比が小さく
なる（ＭＦＳ−ＦＥＴの高抵抗状態と低抵抗状態の比が
小さくなる）。Here, the MFS-FET of the memory cell is
The drain current changes due to variations in characteristics during the manufacturing process. For example, since the writing saturation voltage increases as the film thickness of the ferroelectric material increases, when the specified positive gate voltage VG is applied, J of the hysteresis curve shown in FIG.
The point cannot be reached, and when the gate voltage VG is returned to 0 V, the drain current ID is in the state of the point i where the current is larger than the point I. Then, the specified negative gate voltage V
Even when G is applied, it cannot reach the L point,
When the gate voltage VG is returned to 0V, the drain current ID is in the state of the k point where the current is smaller than the K point. Therefore, in the MFS-FET of the memory cell, as the film thickness of the ferroelectric material increases, the ratio of the drain current according to the data decreases (the ratio of the high resistance state and the low resistance state of the MFS-FET decreases).

【０１０３】また、このようにメモリセルのＭＦＳ−Ｆ
ＥＴにおける強誘電体の膜厚が厚くなると、強誘電体特
性遅延回路６のＭＦＳ−ＦＥＴ１３も同様に強誘電体の
膜厚が厚くなり電極間の間隔が広がるので、図６に示し
たＭＦＳ−ＦＥＴ１３の容量回路の容量が小さくなる。
そして、内部アクセス信号がＨレベルになってから遅延
回路７の遅延時間経過後にノードＮ5の電圧が図７に示
すように上昇しＨレベルになったものとすると、ＭＦＳ
−ＦＥＴ１３の容量回路の容量が小さい場合には、ノー
ドＮ6の電圧が緩慢に上昇して、ノードＮ5よりも大きく
遅れフルスイングのＨレベルよりもある程度低い電圧と
なる。Further, in this way, the MFS-F of the memory cell is
When the thickness of the ferroelectric substance in ET becomes thicker, the MFS-FET 13 of the ferroelectric characteristic delay circuit 6 also becomes thicker and the interval between the electrodes widens, so that the MFS- shown in FIG. The capacitance of the capacitance circuit of the FET 13 becomes small.
Then, assuming that the voltage of the node N5 rises to the H level after the delay time of the delay circuit 7 elapses after the internal access signal becomes the H level, as shown in FIG.
When the capacitance of the capacitance circuit of the FET 13 is small, the voltage of the node N6 rises slowly and becomes a voltage that is larger than that of the node N5 and slightly lower than the H level of the full swing.

【０１０４】しかし、強誘電体の膜厚が薄くＭＦＳ−Ｆ
ＥＴ１３の容量回路の容量が大きい場合には、ノードＮ
6の電圧がノードＮ5に少し遅れてある程度急峻に上昇し
フルスイングのＨレベルよりも少し低い電圧となる。こ
れは、第１実施形態の場合と同様に、ＭＦＳ−ＦＥＴ１
３の容量回路の容量に応じてノードＮ6の寄生容量を充
電するための時間に長短が生じるからである。However, the ferroelectric film is thin and the MFS-F is thin.
If the capacitance of the capacitance circuit of ET13 is large, the node N
The voltage of 6 rises steeply to some extent with a slight delay to the node N5 and becomes a voltage slightly lower than the H level of the full swing. This is similar to the case of the first embodiment in MFS-FET1.
This is because the time required to charge the parasitic capacitance of the node N6 varies depending on the capacitance of the capacitance circuit of No. 3.

【０１０５】したがって、ＭＦＳ−ＦＥＴ１３の容量回
路の容量が小さい場合に、このノードＮ6の電圧がＡＮ
Ｄ回路５の入力のＨレベルの閾値ＶthHを超えるまでの
時間Ｔ6は、ＭＦＳ−ＦＥＴ１３の容量回路の容量が大
きい場合に閾値ＶthHを超えるまでの時間Ｔ5よりも長時
間になる。そして、これらの時間Ｔ5〜時間Ｔ6が強誘電
体特性遅延回路６の遅延時間となり、ＭＦＳ−ＦＥＴ１
３の容量に応じて変化することになる。Therefore, when the capacitance of the capacitance circuit of the MFS-FET 13 is small, the voltage of this node N6 becomes AN.
The time T6 until the input H level threshold value VthH of the D circuit 5 exceeds the threshold value Tth5 when the capacitance of the capacitance circuit of the MFS-FET 13 is large becomes longer than the time T5. Then, the time T5 to time T6 becomes the delay time of the ferroelectric characteristic delay circuit 6, and the MFS-FET1
3 will change according to the capacity.

【０１０６】上記メモリセルのＭＦＳ−ＦＥＴにおける
強誘電体の膜厚が厚くなりデータに応じたドレイン電流
の比が小さくなる場合には、ビット線ＢＬに流れ込む充
放電電流の差も小さくなるので、このビット線ＢＬの電
位はゆっくりと変化する。また、この場合には、強誘電
体特性遅延回路６のＭＦＳ−ＦＥＴ１３も同様に強誘電
体の膜厚が厚くなり容量が小さくなるので、強誘電体特
性遅延回路６の遅延時間が長くなりセンスイネーブル信
号ＳＥもある程度長い時間の経過後にアクティブにな
る。When the film thickness of the ferroelectric substance in the MFS-FET of the memory cell becomes thick and the ratio of the drain currents corresponding to the data becomes small, the difference between the charging / discharging currents flowing into the bit lines BL also becomes small. The potential of this bit line BL changes slowly. Further, in this case, since the ferroelectric film thickness of the MFS-FET 13 of the ferroelectric characteristic delay circuit 6 also becomes thicker and the capacitance becomes smaller, the delay time of the ferroelectric characteristic delay circuit 6 becomes longer and the sense operation becomes longer. The enable signal SE also becomes active after a certain length of time.

【０１０７】したがって、ビット線ＢＬの電位がゆっく
り変化する場合には、センスアンプ２がセンス動作を開
始するタイミングが遅くなるので、十分に変化していな
いビット線ＢＬの電位を誤ってセンスするようなおそれ
がなくなり、データを確実に安定して読み出すことがで
きる。しかし、メモリセルのＭＦＳ−ＦＥＴにおける強
誘電体の膜厚が薄くなりドレイン電流の比が大きくなる
場合には、ビット線ＢＬに流れ込む充放電電流の差も大
きくなるので、このビット線ＢＬの電位が迅速に変化す
る。Therefore, when the potential of the bit line BL changes slowly, the timing at which the sense amplifier 2 starts the sensing operation is delayed, so that the potential of the bit line BL that has not changed sufficiently is erroneously sensed. Note that this is eliminated, and data can be read reliably and stably. However, when the film thickness of the ferroelectric substance in the MFS-FET of the memory cell becomes thin and the ratio of the drain currents becomes large, the difference between the charging / discharging currents flowing into the bit line BL also becomes large, so the potential of the bit line BL is Changes quickly.

【０１０８】また、この場合には、強誘電体特性遅延回
路６のＭＦＳ−ＦＥＴ１３も同様に強誘電体の膜厚が薄
くなり容量が大きくなるので、強誘電体特性遅延回路６
の遅延時間が短くなりセンスイネーブル信号ＳＥも短時
間でアクティブになる。したがって、ビット線ＢＬの電
位が迅速に変化する場合には、センスアンプ２が早いタ
イミングでセンス動作を開始するので、データの読み出
しを高速化することができる。Further, in this case, since the ferroelectric film thickness of the MFS-FET 13 of the ferroelectric characteristic delay circuit 6 also becomes thin and the capacitance becomes large, the ferroelectric characteristic delay circuit 6 is also formed.
, The sense enable signal SE becomes active in a short time. Therefore, when the potential of the bit line BL changes rapidly, the sense amplifier 2 starts the sensing operation at an early timing, so that data reading can be speeded up.

【０１０９】以上説明したように、本実施形態３の不揮
発性半導体記憶装置によれば、センスタイミング制御回
路４の強誘電体特性遅延回路６に、メモリセルに用いら
れるＭＦＳ−ＦＥＴと同じ構成のＭＦＳ−ＦＥＴ１３を
設け、このＭＦＳ−ＦＥＴ１３の容量のばらつきに応じ
てセンスイネーブル信号ＳＥがアクティブになるタイミ
ングを調整するので、センスアンプ２のセンス動作の開
始タイミングの最適化を図ることができる。As described above, according to the nonvolatile semiconductor memory device of the third embodiment, the ferroelectric characteristic delay circuit 6 of the sense timing control circuit 4 has the same structure as the MFS-FET used for the memory cell. Since the MFS-FET 13 is provided and the timing at which the sense enable signal SE becomes active is adjusted according to the variation in the capacitance of the MFS-FET 13, the start timing of the sense operation of the sense amplifier 2 can be optimized.

【０１１０】即ち、ＭＦＳ−ＦＥＴ１３のドレイン電流
の比が大きくなるようにばらついた場合には、センス動
作の開始タイミングが早くなるので、アクセス速度が高
速の不揮発性半導体記憶装置を得ることができ、ＭＦＳ
−ＦＥＴ１３のドレイン電流の比が小さくなるようにば
らついた場合には、センス動作の開始タイミングが誤動
作を生じないように遅くなるので、不揮発性半導体記憶
装置の歩留りを向上させることができる。That is, when the ratio of the drain currents of the MFS-FET 13 is varied so as to be large, the start timing of the sensing operation is advanced, so that a nonvolatile semiconductor memory device having a high access speed can be obtained. MFS
When the drain current ratio of the -FET 13 varies so as to be small, the start timing of the sensing operation is delayed so as not to cause a malfunction, so that the yield of the nonvolatile semiconductor memory device can be improved.

【０１１１】なお、本実施形態３では、メモリセルのＭ
ＦＳ−ＦＥＴのドレイン電流の比が製造時のばらつきに
より変化する場合について説明したが、メモリセルにＮ
ＤＲＯトランジスタを用い、このＮＤＲＯトランジスタ
のゲート電極と可変抵抗素子との間の容量が製造時のば
らつきにより変化する場合についても同様に実施するこ
とができる。そして、この場合には、強誘電体特性遅延
回路６にＭＦＳ−ＦＥＴ１３の容量回路に代えて、メモ
リセルと同じ構成のＮＤＲＯトランジスタ１２の容量回
路を用いることが好ましい。In the third embodiment, the memory cell M
The case where the ratio of the drain current of the FS-FET changes due to variations in manufacturing has been described.
The same can be applied to the case where the DRO transistor is used and the capacitance between the gate electrode of the NDRO transistor and the variable resistance element changes due to variations in manufacturing. In this case, it is preferable to use the capacitance circuit of the NDRO transistor 12 having the same configuration as that of the memory cell, instead of the capacitance circuit of the MFS-FET 13 in the ferroelectric characteristic delay circuit 6.

【０１１２】（実施形態４）図８および図９は本発明半
導体記憶装置の実施形態４を示すものであって、図８は
ＮＤＲＯトランジスタを用いた不揮発性半導体記憶装置
のデータ読み出し回路の構成を示すブロック図、図９は
強誘電体特性遅延回路の動作を示すタイムチャートであ
る。なお、図１〜図３に示した第１実施形態と同様の機
能を有する構成部材には同じ符号を付記して説明を省略
する。(Embodiment 4) FIGS. 8 and 9 show Embodiment 4 of the semiconductor memory device of the present invention. FIG. 8 shows the configuration of a data read circuit of a nonvolatile semiconductor memory device using NDRO transistors. The block diagram shown in FIG. 9 and FIG. 9 are time charts showing the operation of the ferroelectric characteristic delay circuit. It should be noted that constituent members having the same functions as those of the first embodiment shown in FIGS. 1 to 3 are denoted by the same reference numerals and the description thereof will be omitted.

【０１１３】本実施形態４では、図８に示すメモリセル
アレイ１の各メモリセルにＮＤＲＯトランジスタを用い
た不揮発性半導体記憶装置について説明する。このメモ
リセルのＮＤＲＯトランジスタは、上述のように強誘電
体の分極状態に応じて可変抵抗素子が高抵抗と低抵抗の
いずれかの状態となるので、データの読み出し時にこの
メモリセルに接続されるビット線ＢＬに可変抵抗素子を
介して充放電電流が流れると、ビット線ＢＬのプリチャ
ージによる電位が読み出しデータに応じて変化する。そ
して、センスアンプ２は、このビット線ＢＬと相補ビッ
ト線ＢＬバーの電位差をセンスして、データ出力回路３
を介し読み出しデータを外部に出力する。In the fourth embodiment, a nonvolatile semiconductor memory device using NDRO transistors in each memory cell of the memory cell array 1 shown in FIG. 8 will be described. In the NDRO transistor of this memory cell, the variable resistance element is in either a high resistance state or a low resistance state depending on the polarization state of the ferroelectric substance as described above, so that it is connected to this memory cell at the time of reading data. When a charging / discharging current flows through the bit line BL via the variable resistance element, the potential due to the precharge of the bit line BL changes according to the read data. Then, the sense amplifier 2 senses the potential difference between the bit line BL and the complementary bit line BL bar, and the data output circuit 3
The read data is output to the outside via the.

【０１１４】なお、このセンスアンプ２は、図４に示し
た第２実施形態と同じ構成のものを使用し、センスイネ
ーブル信号ＳＥもＨレベルでアクティブになるものとす
る。ただし、センスアンプ２は、この構成に限らず、図
２に示した第１実施形態と同じ構成のものを使用するこ
ともでき、センスイネーブル信号ＳＥがＬレベルでアク
ティブとなるようにすることも可能である。It is assumed that the sense amplifier 2 has the same structure as that of the second embodiment shown in FIG. 4 and that the sense enable signal SE becomes active at H level. However, the sense amplifier 2 is not limited to this configuration and may have the same configuration as that of the first embodiment shown in FIG. 2, and the sense enable signal SE may be activated at the L level. It is possible.

【０１１５】センスタイミング制御回路４は、図１で示
したものと同様に、ＡＮＤ回路５と強誘電体特性遅延回
路６からなる。ただし、強誘電体特性遅延回路６は、入
力された内部アクセス信号を、２個（２個に限定する必
要はない）のＣＭＯＳインバータをシリーズに接続した
遅延回路７と、第１ＮＤＲＯトランジスタ１４の容量回
路と、第２ＮＤＲＯトランジスタ１５とを介してＡＮＤ
回路５に送るようになっている。The sense timing control circuit 4 is composed of an AND circuit 5 and a ferroelectric characteristic delay circuit 6 as in the case shown in FIG. However, the ferroelectric characteristic delay circuit 6 includes a delay circuit 7 in which two (not necessarily limited to) two CMOS inverters are connected in series to the input internal access signal, and the capacitance of the first NDRO transistor 14. AND through the circuit and the second NDRO transistor 15
It is designed to be sent to the circuit 5.

【０１１６】第１ＮＤＲＯトランジスタ１４の容量回路
は、この第１ＮＤＲＯトランジスタ１４のソースとドレ
インを短絡し、ゲートとこのソース・ドレインとの間の
容量を利用する回路である。また、第２ＮＤＲＯトラン
ジスタ１５のゲートは接地されている。The capacitance circuit of the first NDRO transistor 14 is a circuit which short-circuits the source and drain of the first NDRO transistor 14 and utilizes the capacitance between the gate and the source / drain. The gate of the second NDRO transistor 15 is grounded.

【０１１７】ここで、この遅延回路７の出力をノードＮ
7とし、第１ＮＤＲＯトランジスタ１４の容量回路の出
力側をノードＮ8とし、第２ＮＤＲＯトランジスタ１５
の出力側をノードＮ9とする。ノードＮ8は、Ｎチャンネ
ルのＭＯＳ−ＦＥＴ８を介して接地されている。また、
このＭＯＳ−ＦＥＴ８のゲートには、内部アクセス信号
がインバータ９を介して反転し入力される。Here, the output of the delay circuit 7 is connected to the node N
7, the output side of the capacitance circuit of the first NDRO transistor 14 is the node N8, and the second NDRO transistor 15
The output side of the node is designated as node N9. The node N8 is grounded via an N-channel MOS-FET 8. Also,
The internal access signal is inverted and input to the gate of the MOS-FET 8 via the inverter 9.

【０１１８】したがって、内部アクセス信号がＬレベル
の間は、ＭＯＳ−ＦＥＴ８がＯＮになりノードＮ8が放
電されてＬレベルとなるので、第２ＮＤＲＯトランジス
タ１５を介したノードＮ9もＬレベルとなり、ＡＮＤ回
路５から出力されるセンスイネーブル信号ＳＥもＬレベ
ル（非アクティブ）になる。しかし、内部アクセス信号
がＨレベルになると、ＭＯＳ−ＦＥＴ８がＯＦＦになり
ノードＮ8が開放される。Therefore, while the internal access signal is at L level, the MOS-FET 8 is turned on and the node N8 is discharged to be at L level, so that the node N9 via the second NDRO transistor 15 is also at L level and the AND circuit. The sense enable signal SE output from 5 also becomes L level (inactive). However, when the internal access signal becomes H level, the MOS-FET 8 is turned off and the node N8 is opened.

【０１１９】そして、内部アクセス信号が遅延回路７に
入力されることにより、この遅延回路７の遅延時間経過
後にノードＮ7がＨレベルになると、第１ＮＤＲＯトラ
ンジスタ１４の容量回路を介したノードＮ8の電圧もカ
ップリングによって突き上げられてＨレベルとなる。When the internal access signal is input to the delay circuit 7 and the node N7 becomes H level after the delay time of the delay circuit 7, the voltage of the node N8 via the capacitance circuit of the first NDRO transistor 14 is applied. Is also pushed up by the coupling and becomes H level.

【０１２０】また、このノードＮ8がＨレベルになる
と、第２ＮＤＲＯトランジスタ１５の可変抵抗素子を介
して流入する電流によりノードＮ9もＨレベルとなり、
ＡＮＤ回路５から出力されるセンスイネーブル信号ＳＥ
がＨレベル（アクティブ）に切り替わる。When the node N8 goes high, the node N9 goes high due to the current flowing through the variable resistance element of the second NDRO transistor 15.
Sense enable signal SE output from AND circuit 5
Switches to H level (active).

【０１２１】ここで、メモリセルのＮＤＲＯトランジス
タや強誘電体特性遅延回路６の第１ＮＤＲＯトランジス
タ１４と第２ＮＤＲＯトランジスタ１５は、製造工程で
の特性のばらつきによってソース−ドレイン間の抵抗や
ゲート−ソース・ドレイン間の容量が変化する。例えば
可変抵抗素子のデポジットやエッチング工程により膜厚
が変わったり、強誘電体の成膜工程で膜厚が変わると、
ソース−ドレイン間の抵抗が変化する。Here, the NDRO transistor of the memory cell and the first NDRO transistor 14 and the second NDRO transistor 15 of the ferroelectric characteristic delay circuit 6 have a resistance between the source and the drain and a gate-source. The capacitance between the drains changes. For example, if the film thickness changes due to the deposit or etching process of the variable resistance element, or the film thickness changes during the ferroelectric film formation process,
The resistance between the source and drain changes.

【０１２２】また、強誘電体の成膜工程で膜厚や膜の大
きさが変わったり、電極形成工程でトランジスタ部の幅
や長さが変わると、ゲート−ソース・ドレイン間の容量
が変化する。そして、これらの抵抗や容量は、別工程に
おいて独立にばらつくおそれがある。If the film thickness or the film size changes in the ferroelectric film forming process or the width or length of the transistor portion changes in the electrode forming process, the capacitance between the gate and the source / drain changes. . Then, these resistances and capacitances may vary independently in different steps.

【０１２３】したがって、内部アクセス信号がＨレベル
になってから遅延回路７の遅延時間経過後にノードＮ7
の電圧が図９に示すように上昇しＨレベルになったもの
とすると、第１ＮＤＲＯトランジスタ１４の容量が大き
く第２ＮＤＲＯトランジスタ１５の抵抗が小さい場合に
は、ノードＮ9の電圧がノードＮ7に少し遅れてある程度
急峻に上昇しフルスイングのＨレベルよりも少し低い電
圧となる。Therefore, after the delay time of delay circuit 7 elapses after the internal access signal becomes H level, node N7
Assuming that the voltage rises to H level as shown in FIG. 9, the voltage of the node N9 is slightly delayed from the node N7 when the capacitance of the first NDRO transistor 14 is large and the resistance of the second NDRO transistor 15 is small. The voltage rises steeply to some extent and becomes a voltage slightly lower than the H level of the full swing.

【０１２４】しかし、第１ＮＤＲＯトランジスタ１４の
容量が小さく第２ＮＤＲＯトランジスタ１５の抵抗が大
きい場合には、ノードＮ8の電圧が緩慢に上昇して、ノ
ードＮ7よりも大幅に遅れフルスイングのＨレベルより
も低い電圧となる。これは、第１実施形態の場合と同様
に、第１ＮＤＲＯトランジスタ１４の容量回路の容量に
応じてノードＮ8の寄生容量を充電するための時間に長
短が生じるからと、実施形態２の場合と同様に、第２Ｎ
ＤＲＯトランジスタ１５の抵抗に応じてノードＮ8から
ノードＮ9に流れる電流の大きさが変わるからである。However, when the capacitance of the first NDRO transistor 14 is small and the resistance of the second NDRO transistor 15 is large, the voltage of the node N8 rises slowly and is significantly delayed from the node N7 and is higher than the H level of the full swing. It becomes a low voltage. This is because the time for charging the parasitic capacitance of the node N8 varies depending on the capacitance of the capacitance circuit of the first NDRO transistor 14 as in the case of the first embodiment. The second N
This is because the magnitude of the current flowing from the node N8 to the node N9 changes depending on the resistance of the DRO transistor 15.

【０１２５】また、第１ＮＤＲＯトランジスタ１４の容
量と第２ＮＤＲＯトランジスタ１５の抵抗が共に小さい
場合や共に大きい場合などには、ノードＮ9の電圧が図
９に示した２本の曲線の間でそれぞれのばらつきの程度
に応じた曲線を描いてＨレベルに近づく。When the capacitance of the first NDRO transistor 14 and the resistance of the second NDRO transistor 15 are both small or large, the voltage at the node N9 varies between the two curves shown in FIG. Draw a curve according to the degree of and approach the H level.

【０１２６】したがって、第１ＮＤＲＯトランジスタ１
４の容量が大きく第２ＮＤＲＯトランジスタ１５の抵抗
が小さい場合に、ノードＮ9の電圧がＡＮＤ回路５の入
力のＨレベルの閾値ＶthHを超えるまでの時間Ｔ7は、第
１ＮＤＲＯトランジスタ１４の容量が小さく第２ＮＤＲ
Ｏトランジスタ１５の抵抗が大きい場合に閾値ＶthHを
超えるまでの時間Ｔ8よりも短時間になる。また、その
他の場合には、それぞれのばらつきに応じてこれら時間
Ｔ7〜時間Ｔ8の間の時間となる。そして、これらの時間
Ｔ7〜時間Ｔ8が強誘電体特性遅延回路６の遅延時間とな
り、第１ＮＤＲＯトランジスタ１４や第２ＮＤＲＯトラ
ンジスタ１５の特性に応じて変化することになる。Therefore, the first NDRO transistor 1
When the capacitance of the second NDRO transistor 15 is large and the resistance of the second NDRO transistor 15 is small, the time T7 until the voltage of the node N9 exceeds the threshold VthH of the H level of the input of the AND circuit 5 is small and the capacitance of the first NDRO transistor 14 is small.
When the resistance of the O-transistor 15 is large, the time is shorter than the time T8 until the threshold VthH is exceeded. In other cases, the time is between the time T7 and the time T8 depending on the variation. Then, the time T7 to time T8 becomes the delay time of the ferroelectric characteristic delay circuit 6 and changes according to the characteristics of the first NDRO transistor 14 and the second NDRO transistor 15.

【０１２７】上記メモリセルのＮＤＲＯトランジスタの
抵抗が小さくなり容量が大きい場合には、ビット線ＢＬ
に流れ込む充放電電流が大きくなるので、このビット線
ＢＬの電位が迅速に変化する。また、この場合には、強
誘電体特性遅延回路６の第１ＮＤＲＯトランジスタ１４
と第２ＮＤＲＯトランジスタ１５も同じ傾向の特性のば
らつきが発生して抵抗が小さく容量が大きくなるので、
強誘電体特性遅延回路６の遅延時間が短くなりセンスイ
ネーブル信号ＳＥも短時間でアクティブになる。When the resistance of the NDRO transistor of the memory cell is small and the capacity is large, the bit line BL
Since the charging / discharging current flowing into the memory cell becomes large, the potential of the bit line BL changes rapidly. In this case, the first NDRO transistor 14 of the ferroelectric characteristic delay circuit 6 is also used.
Since the second NDRO transistor 15 also has the same tendency of variation in characteristics and has a small resistance and a large capacitance,
The delay time of the ferroelectric characteristic delay circuit 6 becomes short and the sense enable signal SE becomes active in a short time.

【０１２８】したがって、ビット線ＢＬの電位が迅速に
変化する場合には、センスアンプ２が早いタイミングで
センス動作を開始するので、データの読み出しを高速化
することができる。しかし、メモリセルのＮＤＲＯトラ
ンジスタの抵抗が大きくなり容量が小さい場合には、ビ
ット線ＢＬに流れ込む充放電電流が少なくなるので、こ
のビット線ＢＬの電位はゆっくりと変化する。Therefore, when the potential of the bit line BL changes rapidly, the sense amplifier 2 starts the sensing operation at an early timing, so that the data reading can be speeded up. However, when the resistance of the NDRO transistor of the memory cell is large and the capacitance is small, the charging / discharging current flowing into the bit line BL is small, so the potential of the bit line BL changes slowly.

【０１２９】また、この場合には、強誘電体特性遅延回
路６の第１ＮＤＲＯトランジスタ１４と第２ＮＤＲＯト
ランジスタ１５も同じ傾向の特性のばらつきが発生して
抵抗が大きく容量が小さくなるので、強誘電体特性遅延
回路６の遅延時間が長くなりセンスイネーブル信号ＳＥ
もある程度長い時間の経過後にアクティブになる。Further, in this case, the first NDRO transistor 14 and the second NDRO transistor 15 of the ferroelectric characteristic delay circuit 6 have the same tendency of the characteristic variation, and the resistance and the capacitance are reduced. The delay time of the characteristic delay circuit 6 becomes longer and the sense enable signal SE
Even become active after some time has passed.

【０１３０】したがって、ビット線ＢＬの電位がゆっく
り変化する場合には、センスアンプ２がセンス動作を開
始するタイミングも遅くなるので、十分に変化していな
いビット線ＢＬの電位を誤ってセンスするようなおそれ
がなくなり、データを確実に安定して読み出すことがで
きる。Therefore, when the potential of the bit line BL slowly changes, the timing at which the sense amplifier 2 starts the sensing operation also becomes late, so that the potential of the bit line BL that has not sufficiently changed is erroneously sensed. Note that this is eliminated, and data can be read reliably and stably.

【０１３１】以上説明したように、本実施形態４の不揮
発性半導体記憶装置によれば、センスタイミング制御回
路４の強誘電体特性遅延回路６に、メモリセルに用いら
れるＮＤＲＯトランジスタと同じ構成の第１ＮＤＲＯト
ランジスタ１４と第２ＮＤＲＯトランジスタ１５を設
け、これらの抵抗と容量のばらつきに応じてセンスイネ
ーブル信号ＳＥがアクティブになるタイミングを調整す
るので、センスアンプ２のセンス動作の開始タイミング
の最適化を図ることができる。As described above, according to the nonvolatile semiconductor memory device of Embodiment 4, the ferroelectric characteristic delay circuit 6 of the sense timing control circuit 4 has the same configuration as the NDRO transistor used for the memory cell. Since the 1NDRO transistor 14 and the second NDRO transistor 15 are provided and the timing at which the sense enable signal SE becomes active is adjusted according to the variations in the resistance and capacitance of the 1NDRO transistor 14 and the second NDRO transistor 15, the start timing of the sense operation of the sense amplifier 2 is optimized. You can

【０１３２】即ち、抵抗が小さく容量が大きくなるよう
にばらついた場合には、センス動作の開始タイミングが
早くなるので、アクセス速度が高速の不揮発性半導体記
憶装置を得ることができ、抵抗が大きく容量が小さくな
るようにばらついた場合には、センス動作の開始タイミ
ングが誤動作を生じないように遅くなるので、不揮発性
半導体記憶装置の歩留りを向上させることができる。し
かも、抵抗と容量のいずれか一方の特性のみに基づいて
タイミングを調整する他の実施形態に比べて、より精度
の高い調整を行うことができる。That is, when the resistance is small and the capacitance is large, the start timing of the sensing operation is early, so that a nonvolatile semiconductor memory device having a high access speed can be obtained, and the resistance is large and the capacitance is large. , The start timing of the sensing operation is delayed so as not to cause a malfunction, so that the yield of the nonvolatile semiconductor memory device can be improved. Moreover, it is possible to perform the adjustment with higher accuracy as compared with other embodiments in which the timing is adjusted based on only one of the characteristics of the resistance and the capacitance.

【０１３３】なお、本実施形態４では、メモリセルのＮ
ＤＲＯトランジスタの抵抗や容量が製造時のばらつきに
より変化する場合について説明したが、メモリセルにＭ
ＦＳ−ＦＥＴを用い、このＭＦＳ−ＦＥＴのドレイン電
流などが製造時のばらつきにより変化する場合について
も同様に実施することができる。そして、この場合に
は、強誘電体特性遅延回路６に第１ＮＤＲＯトランジス
タ１４と第２ＮＤＲＯトランジスタ１５に代えてメモリ
セルと同じ構成のＭＦＳ−ＦＥＴを用いることが好まし
い。In the fourth embodiment, the memory cell N
The case where the resistance and capacitance of the DRO transistor change due to variations in manufacturing has been described.
The same can be applied to the case where the FS-FET is used and the drain current of the MFS-FET changes due to variations in manufacturing. In this case, it is preferable that the ferroelectric characteristic delay circuit 6 is replaced with the first NDRO transistor 14 and the second NDRO transistor 15 and an MFS-FET having the same configuration as the memory cell is used.

【０１３４】なお、上記実施形態１〜４では、ビット線
ＢＬ，ＢＬバーを直接センスアンプ２に接続する場合を
示したが、複数のビット線ＢＬ，ＢＬバーの中からアド
レスによって選択されたものだけをデータ線対を介して
センスアンプ２に接続するように構成することもでき
る。In the above first to fourth embodiments, the case where the bit lines BL and BL bar are directly connected to the sense amplifier 2 has been described, but the one selected from the plurality of bit lines BL and BL bar by the address. It is also possible to configure that only one is connected to the sense amplifier 2 via the data line pair.

【０１３５】また、センスタイミング制御回路４は、上
記内部アクセス信号に代えて、アレイ初期化終了信号や
ワード線選択完了信号などを用いることもでき、外部か
ら入力されるアドレス信号の遷移を検出した信号を用い
ることもできる。Further, the sense timing control circuit 4 can use an array initialization completion signal, a word line selection completion signal or the like in place of the internal access signal, and detects a transition of an address signal input from the outside. Signals can also be used.

【０１３６】[0136]

【発明の効果】以上のように本発明の半導体記憶装置に
よれば、メモリセルの強誘電体素子の特性のばらつきに
応じて、センスアンプのセンス動作の開始タイミングを
最適化又はセンス時間を最適化できるので、強誘電体素
子の特性が良好な場合にはセンス動作を迅速にして読み
出し速度の高速化を図ることができる。また、強誘電体
素子の特性が良好でない場合には、センス動作を遅らせ
て確実で安定なセンスを行うことにより、センスアンプ
の誤動作を防止し半導体記憶装置の歩留りを向上させる
ことができる。As described above, according to the semiconductor memory device of the present invention, the start timing of the sense operation of the sense amplifier is optimized or the sense time is optimized according to the variation in the characteristics of the ferroelectric element of the memory cell. Therefore, when the characteristics of the ferroelectric element are good, the sensing operation can be speeded up and the reading speed can be increased. Further, when the characteristics of the ferroelectric element are not good, the sense operation is delayed to perform reliable and stable sensing, whereby malfunction of the sense amplifier can be prevented and the yield of the semiconductor memory device can be improved.

【０１３７】さらに、メモリセルに強誘電体を用いない
キャパシタを備えたＤＲＡＭの場合にも、このキャパシ
タの容量値のばらつきに応じてセンスアンプのセンス動
作の時間やタイミングの最適化ができる。Further, also in the case of a DRAM having a capacitor that does not use a ferroelectric substance in a memory cell, the time and timing of the sense operation of the sense amplifier can be optimized according to the variation in the capacitance value of this capacitor.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１実施形態を示すものであって、強
誘電体素子を用いた不揮発性半導体記憶装置のデータ読
み出し回路の構成を示すブロック図。FIG. 1 is a block diagram showing a first embodiment of the present invention and showing a configuration of a data read circuit of a nonvolatile semiconductor memory device using a ferroelectric element.

【図２】本発明の第１実施形態を示すものであって、強
誘電体キャパシタを用いた不揮発性半導体記憶装置のデ
ータ読み出し回路の具体的構成を示すブロック図。FIG. 2 is a block diagram showing a first embodiment of the present invention and showing a specific configuration of a data read circuit of a nonvolatile semiconductor memory device using a ferroelectric capacitor.

【図３】本発明の第１実施形態を示すものであって、強
誘電体特性遅延回路の動作を示すタイムチャート。FIG. 3 is a time chart showing the operation of the ferroelectric characteristic delay circuit according to the first embodiment of the present invention.

【図４】本発明の第２実施形態を示すものであって、Ｎ
ＤＲＯトランジスタを用いた不揮発性半導体記憶装置の
データ読み出し回路の構成を示すブロック図。FIG. 4 shows a second embodiment of the present invention, in which N
FIG. 3 is a block diagram showing the configuration of a data read circuit of a nonvolatile semiconductor memory device using a DRO transistor.

【図５】本発明の第２実施形態を示すものであって、強
誘電体特性遅延回路の動作を示すタイムチャート。FIG. 5 is a time chart showing the operation of the ferroelectric characteristic delay circuit according to the second embodiment of the present invention.

【図６】本発明の第３実施形態を示すものであって、Ｍ
ＦＳ−ＦＥＴを用いた不揮発性半導体記憶装置のデータ
読み出し回路の構成を示すブロック図。FIG. 6 shows a third embodiment of the present invention, in which M
FIG. 3 is a block diagram showing a configuration of a data read circuit of a nonvolatile semiconductor memory device using an FS-FET.

【図７】本発明の第３実施形態を示すものであって、強
誘電体特性遅延回路の動作を示すタイムチャート。FIG. 7 is a time chart showing the operation of the ferroelectric characteristic delay circuit according to the third embodiment of the present invention.

【図８】本発明の第４実施形態を示すものであって、Ｎ
ＤＲＯトランジスタを用いた不揮発性半導体記憶装置の
データ読み出し回路の構成を示すブロック図。FIG. 8 shows a fourth embodiment of the present invention, in which N
FIG. 3 is a block diagram showing the configuration of a data read circuit of a nonvolatile semiconductor memory device using a DRO transistor.

【図９】本発明の第４実施形態を示すものであって、強
誘電体特性遅延回路の動作を示すタイムチャート。FIG. 9 is a time chart showing the operation of the ferroelectric characteristic delay circuit according to the fourth embodiment of the present invention.

【図１０】強誘電体キャパシタの構造を示す縦断面図。FIG. 10 is a vertical sectional view showing the structure of a ferroelectric capacitor.

【図１１】強誘電体キャパシタのヒステリシス特性を示
す図。FIG. 11 is a diagram showing a hysteresis characteristic of a ferroelectric capacitor.

【図１２】ＮＤＲＯトランジスタの構造を示す縦断面
図。FIG. 12 is a vertical cross-sectional view showing the structure of an NDRO transistor.

【図１３】ＮＤＲＯトランジスタのヒステリシス特性を
示す図。FIG. 13 is a diagram showing hysteresis characteristics of an NDRO transistor.

【図１４】ＭＦＳ−ＦＥＴの構造を示す縦断面図。FIG. 14 is a vertical sectional view showing the structure of an MFS-FET.

【図１５】ＭＦＳ−ＦＥＴのヒステリシス特性を示す
図。FIG. 15 is a diagram showing a hysteresis characteristic of MFS-FET.

【図１６】従来例を示すものであって、強誘電体素子を
用いた不揮発性半導体記憶装置のデータ読み出し回路の
構成を示すブロック図。FIG. 16 is a block diagram showing a conventional example, showing a configuration of a data read circuit of a nonvolatile semiconductor memory device using a ferroelectric element.

【符号の説明】[Explanation of symbols]

２ センスアンプ ４ センスタイミング制御回路 ６ 強誘電体特性遅延回路 １１ 強誘電体キャパシタ １２ ＮＤＲＯトランジスタ １３ ＭＦＳ−ＦＥＴ １４ 第１ＮＤＲＯトランジスタ １５ 第２ＮＤＲＯトランジスタ 2 Sense Amplifier 4 Sense Timing Control Circuit 6 Ferroelectric Characteristic Delay Circuit 11 Ferroelectric Capacitor 12 NDRO Transistor 13 MFS-FET 14 First NDRO Transistor 15 Second NDRO Transistor

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 強誘電体素子を用いたメモリセルから該
強誘電体素子の分極状態に応じて読み出したデータをセ
ンスアンプでセンスする半導体記憶装置において、 該データの読み出し開始時の所定のタイミングからの経
過時間を強誘電体素子の特性に応じて計時し、この計時
が終了すると、該センスアンプのセンス動作を開始させ
又はこの計時によりセンス時間を制御するセンスタイミ
ング制御回路を備えている半導体記憶装置。1. A semiconductor memory device in which a sense amplifier senses data read from a memory cell using a ferroelectric element according to a polarization state of the ferroelectric element, and a predetermined timing at the start of reading the data. A semiconductor provided with a sense timing control circuit that measures the elapsed time from the time according to the characteristics of the ferroelectric element, and when this time measurement ends, starts the sense operation of the sense amplifier or controls the sense time by this time measurement. Storage device. 【請求項２】 前記センスタイミング制御回路が、前記
強誘電体素子の特性に応じた遅延時間を有する遅延回路
を備え、前記所定のタイミングで該遅延回路にパルスを
入力することにより計時を開始し、該遅延回路から該パ
ルスが出力されることにより計時を終了するものである
請求項１記載の半導体記憶装置。2. The sense timing control circuit includes a delay circuit having a delay time according to the characteristics of the ferroelectric element, and starts timing by inputting a pulse to the delay circuit at the predetermined timing. 2. The semiconductor memory device according to claim 1, wherein the timing is ended by outputting the pulse from the delay circuit. 【請求項３】 前記センスタイミング制御回路が、前記
強誘電体素子の容量値に応じて計時を行うものである請
求項１又は請求項２記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the sense timing control circuit counts time according to a capacitance value of the ferroelectric element. 【請求項４】 前記センスタイミング制御回路が、前記
強誘電体素子の抵抗値に応じて計時を行うものである請
求項１又は請求項２記載の半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein the sense timing control circuit counts time according to a resistance value of the ferroelectric element. 【請求項５】 前記センスタイミング制御回路が、前記
強誘電体素子の容量値と抵抗値に応じて計時を行うもの
である請求項１又は請求項２記載の半導体記憶装置。5. The semiconductor memory device according to claim 1, wherein the sense timing control circuit counts time according to a capacitance value and a resistance value of the ferroelectric element. 【請求項６】 前記メモリセルとセンスタイミング制御
回路の強誘電体素子が共に強誘電体キャパシタである請
求項３記載の半導体記憶装置。6. The semiconductor memory device according to claim 3, wherein both the memory cell and the ferroelectric element of the sense timing control circuit are ferroelectric capacitors. 【請求項７】 前記メモリセルとセンスタイミング制御
回路の強誘電体素子が共にＮＤＲＯトランジスタである
請求項３〜請求項５のいずれかに記載の半導体記憶装
置。7. The semiconductor memory device according to claim 3, wherein both the memory cell and the ferroelectric element of the sense timing control circuit are NDRO transistors. 【請求項８】 前記メモリセルとセンスタイミング制御
回路の強誘電体素子が共にＭＦＳ−ＦＥＴである請求項
３〜請求項５のいずれかに記載の半導体記憶装置。8. The semiconductor memory device according to claim 3, wherein both the memory cell and the ferroelectric element of the sense timing control circuit are MFS-FETs. 【請求項９】 キャパシタを用いたメモリセルから該キ
ャパシタに蓄積された電荷量に応じて読み出したデータ
をセンスアンプでセンスする半導体記憶装置において、 該データの読み出し開始時の所定のタイミングからの経
過時間を、該メモリセルの該キャパシタと同じ構成のキ
ャパシタの容量値に応じて計時し、この計時が終了する
と、該センスアンプのセンス動作を開始させ又はこの計
時によりセンス時間を制御するセンスタイミング制御回
路を備えている半導体記憶装置。9. A semiconductor memory device in which a sense amplifier senses data read from a memory cell using a capacitor according to an amount of charge accumulated in the capacitor, and a lapse of time from a predetermined timing at the start of reading the data. A time is measured according to the capacitance value of a capacitor having the same configuration as the capacitor of the memory cell, and when this time is completed, the sense operation of the sense amplifier is started or the sense time is controlled by this time. A semiconductor memory device having a circuit.