JPH09252097A - Semiconductor memory device and manufacture thereof - Google Patents
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- JPH09252097A JPH09252097A JP8060971A JP6097196A JPH09252097A JP H09252097 A JPH09252097 A JP H09252097A JP 8060971 A JP8060971 A JP 8060971A JP 6097196 A JP6097196 A JP 6097196A JP H09252097 A JPH09252097 A JP H09252097A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にスタック形キャパシタ構造を有するダイナミ
ック・ランダム・アクセス・メモリ（以下ＤＲＡＭと記
す）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a dynamic random access memory (hereinafter referred to as DRAM) having a stack type capacitor structure.
【０００２】[0002]
【従来の技術】近年、半導体製造プロセスにおける微細
化技術の進歩により、ＤＲＡＭも益々高密度化されてい
る。これに伴いＤＲＡＭにおける単位メモリセルの面積
も小さくなっているので、プレーナ形セルでは蓄積容量
を確保することが困難となってきた。そこでＤＲＡＭセ
ルのキャパシタに十分な蓄積容量を確保させるために、
スタック形やトレンチ形の三次元構造をもったキャパシ
タを有するメモリセルが用いられている。2. Description of the Related Art In recent years, due to advances in miniaturization technology in the semiconductor manufacturing process, DRAMs have been increasingly densified. Along with this, the area of the unit memory cell in the DRAM has also been reduced, so that it has become difficult to secure the storage capacity in the planar cell. Therefore, in order to secure a sufficient storage capacity in the capacitor of the DRAM cell,
A memory cell having a capacitor having a stack type or a trench type three-dimensional structure is used.
【０００３】図１４は従来のビット線先作りスタック形
キャパシタ構造を有するＤＲＡＭの断面図である。図１
４の（ａ）はセル部のワード線が存在しない断面図で、
図１４の（ｂ）は周辺回路部の断面図である。１はビッ
ト線、２はゲート電極（ワード線）、５はｐ型シリコン
単結晶基板、６は素子分離絶縁膜、７はｎ型層、８はゲ
ート酸化膜、９，１０はシリコン窒化膜、１１は第１の
層間絶縁膜、１３は第２の層間絶縁膜、１５は蓄積電
極、１６はキャパシタ絶縁膜、１７はプレート電極であ
る。FIG. 14 is a sectional view of a conventional DRAM having a bit line prefabricated stack type capacitor structure. FIG.
4 (a) is a sectional view in which the word line of the cell portion does not exist,
FIG. 14B is a sectional view of the peripheral circuit section. 1 is a bit line, 2 is a gate electrode (word line), 5 is a p-type silicon single crystal substrate, 6 is an element isolation insulating film, 7 is an n-type layer, 8 is a gate oxide film, 9 and 10 are silicon nitride films, Reference numeral 11 is a first interlayer insulating film, 13 is a second interlayer insulating film, 15 is a storage electrode, 16 is a capacitor insulating film, and 17 is a plate electrode.
【０００４】一般に上記の構造の上部に絶縁膜を形成
し、さらに上部にアルミニウム（Ａｌ）等からなる上部
配線が形成されている。スタック形キャパシタを用いた
ＤＲＡＭは、微細化に伴い蓄積電極を高くしたり、表面
に凹凸を持たせることで実効面積を増やして、容量を確
保してきた。また最近は、従来用いられてきたＮＯ膜に
かわり、比誘電率の大きいＴａ2 Ｏ5 や（Ｂａ，Ｓｒ）
ＴｉＯ3 などの高誘電体薄膜がキャパシタ絶縁膜として
用いられている。Generally, an insulating film is formed on the above structure, and an upper wiring made of aluminum (Al) or the like is further formed on the insulating film. With the miniaturization, the DRAM using the stack type capacitor has increased the effective area by increasing the height of the storage electrode or providing the surface with irregularities to secure the capacitance. Further, recently, in place of the conventionally used NO film, Ta 2 O 5 or (Ba, Sr) having a large relative dielectric constant is used.
A high dielectric thin film such as TiO 3 is used as a capacitor insulating film.
【０００５】しかし、キャパシタが形成されることによ
り、ＤＲＡＭのキャパシタ部と周辺回路部とで段差が生
じてしまう。上部配線はキャパシタ部及び周辺回路部上
の絶縁膜を介して形成されるので、上部配線はキャパシ
タによる段差上を通過する。微細化が進むにつれ、段差
上にある上部配線を加工することが困難になってきてい
るので、上部配線を形成する前に絶縁膜の完全な平坦化
を行わなければならないが、キャパシタによる段差が大
きくなると難しい。However, the formation of the capacitor causes a step difference between the capacitor portion of the DRAM and the peripheral circuit portion. Since the upper wiring is formed via the insulating film on the capacitor portion and the peripheral circuit portion, the upper wiring passes over the step due to the capacitor. As miniaturization progresses, it is becoming difficult to process the upper wiring on the step.Therefore, it is necessary to completely flatten the insulating film before forming the upper wiring. It's hard to grow up.
【０００６】[0006]
【発明が解決しようとする課題】この様に従来、スタッ
ク型ＤＲＡＭにおいては、上部配線を形成する前に層間
絶縁膜を平坦化しなければならないが、キャパシタによ
る段差が大きくなると平坦化が難しいという問題があっ
た。本発明の目的は、セル部と周辺回路部との段差を小
さくできるスタック型のキャパシタ構造を有する半導体
記憶装置及びその製造方法を提供することにある。As described above, in the conventional stack type DRAM, the interlayer insulating film must be flattened before the upper wiring is formed, but it is difficult to flatten the flattened layer due to the large difference in level due to the capacitor. was there. An object of the present invention is to provide a semiconductor memory device having a stack type capacitor structure capable of reducing the step between the cell part and the peripheral circuit part and a method for manufacturing the same.
【０００７】[0007]
（構成）本発明の半導体記憶装置及びその製造方法は次
のように構成されている。 （１）半導体基板のメモリセル領域に形成された複数の
ＭＯＳトランジスタと、これらのＭＯＳトランジスタの
ソースあるいはドレインに対して、前記ＭＯＳトランジ
スタ上に設けた層間絶縁膜の接続孔を介してそれぞれ接
続されたキャパシタと、前記キャパシタの接続されてい
ない前記ＭＯＳトランジスタのソースあるいはドレイン
に接続されたビット線とを備えた半導体記憶装置におい
て、前記キャパシタの蓄積電極は前記接続孔内に選択的
に埋め込まれてなる。(Structure) The semiconductor memory device and its manufacturing method of the present invention are structured as follows. (1) A plurality of MOS transistors formed in a memory cell region of a semiconductor substrate and sources or drains of these MOS transistors are respectively connected via connection holes of an interlayer insulating film provided on the MOS transistors. In a semiconductor memory device having a capacitor and a bit line connected to the source or drain of the MOS transistor to which the capacitor is not connected, the storage electrode of the capacitor is selectively embedded in the connection hole. Become.
【０００８】（２）半導体基板のメモリセル領域に形成
された複数のＭＯＳトランジスタと、これらのＭＯＳト
ランジスタのソースあるいはドレインにそれぞれ接続さ
れたキャパシタと、前記キャパシタの接続されていない
前記ＭＯＳトランジスタのソースあるいはドレインに接
続されたビット線とを備えた半導体記憶装置において、
前記キャパシタの蓄積電極は前記ＭＯＳトランジスタ上
に設けた層間絶縁膜の接続孔最上部まで選択的に埋め込
まれ、前記ビット線上に設けた層間絶縁膜と前記プレー
ト電極の表面は平坦化されてなる。(2) A plurality of MOS transistors formed in the memory cell region of the semiconductor substrate, capacitors respectively connected to the sources or drains of these MOS transistors, and sources of the MOS transistors to which the capacitors are not connected. Alternatively, in a semiconductor memory device including a bit line connected to the drain,
The storage electrode of the capacitor is selectively embedded up to the uppermost connection hole of the interlayer insulating film provided on the MOS transistor, and the surfaces of the interlayer insulating film provided on the bit line and the plate electrode are flattened.
【０００９】（３）半導体基板の素子形成領域に複数の
ＭＯＳトランジスタを形成する工程と、前記半導体基板
及び前記ＭＯＳトランジスタ上に層間絶縁膜を形成し、
該絶縁膜に前記ビット線と接続されない前記ＭＯＳトラ
ンジスタのソースあるいはドレインと接続するためのコ
ンタクトホールを形成する工程と、このコンタクトホー
ル内に選択的に蓄積電極を埋め込み形成する工程と、前
記蓄積電極上にキャパシタ絶縁膜を形成する工程と、前
記層間絶縁膜及び前記キャパシタ絶縁膜上にプレート電
極を形成する工程とを含む。(3) a step of forming a plurality of MOS transistors in an element formation region of a semiconductor substrate, and forming an interlayer insulating film on the semiconductor substrate and the MOS transistors,
Forming a contact hole for connecting to the source or drain of the MOS transistor not connected to the bit line in the insulating film; forming a storage electrode selectively in the contact hole; and forming the storage electrode The method includes the steps of forming a capacitor insulating film thereon and forming a plate electrode on the interlayer insulating film and the capacitor insulating film.
【００１０】ここでかかる本発明の方法として、半導体
基板の素子形成領域に複数のＭＯＳトランジスタを形成
する工程と、前記半導体基板及び前記ＭＯＳトランジス
タ上に層間絶縁膜を形成し、該絶縁膜に前記ビット線と
接続されない前記ＭＯＳトランジスタのソースあるいは
ドレインと接続するためのコンタクトホールを形成する
工程と、このコンタクトホール内に選択的に蓄積電極を
埋め込み形成する工程と、前記蓄積電極上にキャパシタ
絶縁膜を形成する工程と、前記層間絶縁膜及び前記キャ
パシタ絶縁膜上にプレート電極を形成する工程とを含む
ことが望ましい。As the method of the present invention, a step of forming a plurality of MOS transistors in an element forming region of a semiconductor substrate, an interlayer insulating film is formed on the semiconductor substrate and the MOS transistor, and the insulating film is formed on the insulating film. Forming a contact hole for connecting to the source or drain of the MOS transistor not connected to a bit line, forming a storage electrode selectively in the contact hole, and forming a capacitor insulating film on the storage electrode. It is preferable to include a step of forming a plate electrode and a step of forming a plate electrode on the interlayer insulating film and the capacitor insulating film.
【００１１】（１）乃至（３）の本発明において、以下
の態様がのぞましい。即ち、 （４）前記キャパシタの蓄積電極は前記ビット線の上面
よりも低い位置に形成されること。In the present invention of (1) to (3), the following modes are preferable. (4) The storage electrode of the capacitor is formed at a position lower than the upper surface of the bit line.
【００１２】（５）前記キャパシタのプレート電極配線
は前記ビット線より上方に形成されてなる。 （６）前記キャパシタの蓄積電極は前記ＭＯＳトランジ
スタ上に設けられた層間絶縁膜のコンタクトホール最上
部まで埋め込まれること。(5) The plate electrode wiring of the capacitor is formed above the bit line. (6) The storage electrode of the capacitor should be filled up to the top of the contact hole of the interlayer insulating film provided on the MOS transistor.
【００１３】（７）前記半導体基板が、半導体単結晶基
板あるいはＳＯＩ基板であること。 （８）前記第２のコンタクトホールの形状に沿って前記
蓄積電極及び前記キャパシタ絶縁膜が形成されているこ
と。(7) The semiconductor substrate is a semiconductor single crystal substrate or an SOI substrate. (8) The storage electrode and the capacitor insulating film are formed along the shape of the second contact hole.
【００１４】（９）第２のコンタクトホールの直径がビ
ット線下面とゲート電極上面との間で広がっており、第
２のコンタクトホールの形状に沿って蓄積電極及びキャ
パシタ絶縁膜が形成されていること。(9) The diameter of the second contact hole is expanded between the lower surface of the bit line and the upper surface of the gate electrode, and the storage electrode and the capacitor insulating film are formed along the shape of the second contact hole. thing.
【００１５】（作用）本発明（請求項１）の半導体記憶
装置は、キャパシタの蓄積電極がソースあるいはドレイ
ンへの接続孔内に選択的に埋め込まれているので、セル
部分と周辺回路部分の段差が主としてプレート電極だけ
になるので、キャパシタ上に形成される層間絶縁膜の平
坦化が簡単になる。(Function) In the semiconductor memory device of the present invention (claim 1), since the storage electrode of the capacitor is selectively embedded in the connection hole to the source or the drain, the step difference between the cell portion and the peripheral circuit portion is formed. Since it is mainly composed of the plate electrode, it becomes easy to flatten the interlayer insulating film formed on the capacitor.
【００１６】本発明（請求項２）の半導体記憶装置は、
キャパシタの蓄積電極がソースあるいはドレインへの接
続孔の最上部まで埋め込まれているので、キャパシタ絶
縁膜及びプレート電極とを平坦化された面上に形成する
ことができるので、キャパシタ絶縁膜及びプレート電極
を容易に形成することが可能である。さらにビット線上
の層間絶縁膜とプレート電極の表面は平坦化されている
ので、セル部分と周辺回路部の段差はなくなる。A semiconductor memory device of the present invention (claim 2) is
Since the storage electrode of the capacitor is embedded up to the uppermost part of the connection hole to the source or drain, the capacitor insulating film and the plate electrode can be formed on the flattened surface, so that the capacitor insulating film and the plate electrode can be formed. Can be easily formed. Furthermore, since the surfaces of the interlayer insulating film on the bit line and the plate electrode are flattened, there is no step between the cell portion and the peripheral circuit portion.
【００１７】[0017]
（第１実施形態）図１は、本発明の第１実施形態に係わ
るビット線先作りスタック形キャパシタ構造を有するＤ
ＲＡＭのメモリセル部の平面図である。ビット線１とゲ
ート電極（ワード線）２が直交して形成されている。ビ
ット線１の下部には、ビット線コンタクトホール３が形
成されている。また、ビット線１とゲート電極２の重な
らない位置にキャパシタコンタクトホール４が形成され
ている。また、図中の点線部内は素子領域である。(First Embodiment) FIG. 1 shows a D having a bit line prefabricated stack type capacitor structure according to a first embodiment of the present invention.
It is a top view of a memory cell part of RAM. The bit line 1 and the gate electrode (word line) 2 are formed orthogonally. Below the bit line 1, a bit line contact hole 3 is formed. Further, a capacitor contact hole 4 is formed at a position where the bit line 1 and the gate electrode 2 do not overlap each other. Further, the inside of the dotted line portion in the drawing is the element region.
【００１８】図２は本実施形態に係わるスタック形キャ
パシタ構造を有するＤＲＡＭのメモリセル部を示すもの
で、図２の（ａ）は図１中のＡ−Ａ’の断面図で、図２
の（ｂ）はＢ−Ｂ’の断面図である。FIG. 2 shows a memory cell portion of a DRAM having a stack type capacitor structure according to this embodiment. FIG. 2A is a sectional view taken along the line AA 'in FIG.
(B) is a sectional view taken along line BB ′.
【００１９】ｐ型シリコン単結晶基板５の一部に素子分
離絶縁膜６が形成されている。ｐ型基板５上には、ゲー
ト絶縁膜８を介してゲート電極２が形成されて、ゲート
電極２の上部及び側部にはシリコン窒化膜９，１０が形
成されている。素子分離絶縁膜６で囲まれた素子形成領
域において、ゲート電極２を挟んで両側にｎ型層７が形
成されている。基板５及びシリコン窒化膜９，１０上に
第１の層間絶縁膜１１が形成されている。第１の層間絶
縁膜１１上にはビット線１が形成されている。ビット線
１の上部にはシリコン窒化膜１２が形成されている。第
１の層間絶縁膜１１及びシリコン窒化膜１２上に第２の
層間絶縁膜１３が形成されている。ｎ型層７上の第１及
び第２の層間絶縁膜１１，１３にキャパシタコンタクト
ホール４が形成され、その側壁はシリコン窒化膜１４で
覆われている。コンタクトホール４中に、ビット線１の
上部より低い高さに蓄積電極１５が埋め込まれている。
蓄積電極１５の上部にはキャパシタ絶縁膜１６が形成さ
れている。層間絶縁膜１３及びキャパシタ絶縁膜１６上
にプレート電極１７が形成されている。そして、プレー
ト電極１７上には第３の層間絶縁膜１８が形成されてい
る。An element isolation insulating film 6 is formed on a part of the p-type silicon single crystal substrate 5. The gate electrode 2 is formed on the p-type substrate 5 via the gate insulating film 8, and the silicon nitride films 9 and 10 are formed on the upper and side portions of the gate electrode 2. In the element formation region surrounded by the element isolation insulating film 6, the n-type layers 7 are formed on both sides with the gate electrode 2 interposed therebetween. A first interlayer insulating film 11 is formed on the substrate 5 and the silicon nitride films 9 and 10. The bit line 1 is formed on the first interlayer insulating film 11. A silicon nitride film 12 is formed on the bit line 1. A second interlayer insulating film 13 is formed on the first interlayer insulating film 11 and the silicon nitride film 12. The capacitor contact hole 4 is formed in the first and second interlayer insulating films 11 and 13 on the n-type layer 7, and the side wall thereof is covered with the silicon nitride film 14. The storage electrode 15 is embedded in the contact hole 4 at a height lower than the upper portion of the bit line 1.
A capacitor insulating film 16 is formed on the storage electrode 15. A plate electrode 17 is formed on the interlayer insulating film 13 and the capacitor insulating film 16. Then, a third interlayer insulating film 18 is formed on the plate electrode 17.
【００２０】本実施形態のスタック形キャパシタ構造を
有するＤＲＡＭの蓄積電極１５の上面は、キャパシタの
蓄積電極１５がソースあるいはドレインへの接続孔内に
選択的に埋め込まれているので、セル領域と周辺回路部
分領域とでは、ビット線１上の段差はプレート電極１７
によるもののみである。なお、ここではキャパシタ絶縁
膜１６の膜厚分も段差に含まれるが、キャパシタ絶縁膜
は容量増加のために一般に非常に薄いのでほとんど無視
することができる。On the upper surface of the storage electrode 15 of the DRAM having the stacked capacitor structure of this embodiment, since the storage electrode 15 of the capacitor is selectively embedded in the connection hole to the source or the drain, the cell region and the periphery thereof are formed. In the circuit partial area, the step on the bit line 1 has a plate electrode 17
It is only due to. Although the film thickness of the capacitor insulating film 16 is included in the step here, it can be almost ignored because the capacitor insulating film is generally very thin due to the increase in capacitance.
【００２１】図３及び図４は本実施形態に係わるスタッ
ク形キャパシタ構造を有するＤＲＡＭの製造工程を示す
工程断面図である。図３の（ａ）〜（ｃ）及び図４の
（ｄ）〜（ｆ）において、左側は図１中のＡ−Ａ’部
（メモリセル部）の断面図にあたり、右側は周辺回路部
の断面図にあたる。3 and 4 are process sectional views showing a process of manufacturing a DRAM having a stack type capacitor structure according to this embodiment. In FIGS. 3A to 3C and FIGS. 4D to 4F, the left side is a cross-sectional view of the AA ′ portion (memory cell portion) in FIG. 1, and the right side is the peripheral circuit portion. It corresponds to a sectional view.
【００２２】図３の（ａ）に示すように、ｐ型シリコン
単結晶基板５上の素子領域となる部分以外の部分に０．
２〜０．４μｍ程度の浅いトレンチを形成し、全面に例
えばシリコン酸化膜をＬＰ−ＣＶＤ法で堆積した後、Ｃ
ＭＰを用いてシリコン酸化膜を素子領域の基板５表面と
同じ高さまで研磨して、素子分離絶縁膜６を形成する。As shown in FIG. 3 (a), 0.
After forming a shallow trench of about 2 to 0.4 μm and depositing a silicon oxide film on the entire surface by LP-CVD, for example, C
The silicon oxide film is polished by MP to the same height as the surface of the substrate 5 in the element region to form the element isolation insulating film 6.
【００２３】続いて図３の（ｂ）に示すように、基板５
表面に５〜６ｎｍ程度の薄いゲート酸化膜８を形成す
る。ゲート酸化膜８上に、ゲート電極２となるリンもし
くはヒ素をドープしたポリシリコン、もしくはタングス
テンポリサイドを堆積し、さらにこの上にシリコン窒化
膜９を形成する。この積層膜にリソグラフィで適切にパ
ターニングを施し、ＲＩＥでエッチングする。そして、
ゲート電極２上のシリコン窒化膜９をマスクにして、イ
オン注入法で、リンもしくはヒ素を基板５に注入し、Ｎ
ＭＯＳトランジスタのソース及びドレインとなるｎ型層
７，１９を形成する。このとき、適切なパターニングを
施すことによって、Ｐｃｈのトランジスタを形成する部
分をマスクしておく。そして、適切なパターニングを施
してＮｃｈのトランジスタをマスクして、Ｐｃｈトラン
ジスタを形成する領域に、ボロンをイオン注入し、ＭＯ
Ｓトランジスタのソース及びドレインを形成する。そし
てさらにシリコン窒化膜１０を堆積し、シリコン窒化膜
１０がゲート電極２の側壁部に残るようにＲＩＥでエッ
チングを行う。Subsequently, as shown in FIG. 3B, the substrate 5
A thin gate oxide film 8 of about 5 to 6 nm is formed on the surface. On the gate oxide film 8, phosphorus or arsenic-doped polysilicon or tungsten polycide to be the gate electrode 2 is deposited, and a silicon nitride film 9 is further formed thereon. This laminated film is appropriately patterned by lithography and etched by RIE. And
By using the silicon nitride film 9 on the gate electrode 2 as a mask, phosphorus or arsenic is implanted into the substrate 5 by an ion implantation method, and N
The n-type layers 7 and 19 serving as the source and drain of the MOS transistor are formed. At this time, the portion for forming the Pch transistor is masked by performing appropriate patterning. Then, appropriate patterning is performed to mask the Nch transistor, and boron is ion-implanted into the region where the Pch transistor is to be formed.
The source and drain of the S transistor are formed. Then, a silicon nitride film 10 is further deposited, and etching is performed by RIE so that the silicon nitride film 10 remains on the side wall of the gate electrode 2.
【００２４】続いて図３の（ｃ）に示すように、ゲート
電極２及び基板５上に絶縁膜、例えばリンガラス膜（Ｂ
ＰＳＧでも良い）を適切な膜厚で堆積し、ＣＭＰを用い
てリンガラス膜の上部を完全に平坦化して第１の層間絶
縁膜１１を形成する。そして、周辺回路部のｎ型層１９
上の第１の層間絶縁膜１１に、コンタクトホール２６を
形成する。そして、コンタクトホール２６中にヒ素もし
くはリンをドープしたポリシリコン２０を堆積し、コン
タクトホール２６中以外のポリシリコン２０をエッチン
グして除去し、コンタクトホール２６中のポリシリコン
２０と第１の層間絶縁膜１１とを同じ高さにする。そし
て、ポリシリコン２０上にビット線１の材料となるタン
グステン（Ｗ）を積層し、その上にシリコン窒化膜１２
を堆積し、適切に加工してビット線１を形成する。ビッ
ト線及び第１の層間絶縁膜１１上に絶縁膜を堆積し、Ｃ
ＭＰで完全に上部を平坦化して第２の層間絶縁膜１３を
形成する。Subsequently, as shown in FIG. 3C, an insulating film such as a phosphorus glass film (B) is formed on the gate electrode 2 and the substrate 5.
PSG may be used) to have an appropriate film thickness, and the upper portion of the phosphor glass film is completely planarized by CMP to form the first interlayer insulating film 11. Then, the n-type layer 19 of the peripheral circuit section
A contact hole 26 is formed in the upper first interlayer insulating film 11. Then, arsenic- or phosphorus-doped polysilicon 20 is deposited in the contact hole 26, the polysilicon 20 other than in the contact hole 26 is etched and removed, and the polysilicon 20 in the contact hole 26 and the first interlayer insulation The height of the membrane 11 is made the same. Then, tungsten (W), which is a material of the bit line 1, is laminated on the polysilicon 20, and the silicon nitride film 12 is formed thereon.
Are deposited and appropriately processed to form the bit line 1. An insulating film is deposited on the bit line and the first interlayer insulating film 11, and C
The second interlayer insulating film 13 is formed by completely planarizing the upper part by MP.
【００２５】続いて図４の（ｄ）に示すように、メモリ
セル部のｎ型層７上の第１及び第２の層間絶縁膜１１，
１３にキャパシタコンタクトホール４を開口する。開口
後、後に形成されるキャパシタ部とビット線１、ゲート
電極２との絶縁をとるため、薄いシリコン窒化膜を堆積
し、ＲＩＥでコンタクトホール４の側壁部分にのみシリ
コン窒化膜１４が残るようエッチングする。Subsequently, as shown in FIG. 4D, the first and second interlayer insulating films 11 on the n-type layer 7 of the memory cell portion,
A capacitor contact hole 4 is opened at 13. After the opening, a thin silicon nitride film is deposited in order to insulate the bit line 1 and the gate electrode 2 from the capacitor portion which will be formed later, and etching is performed by RIE so that the silicon nitride film 14 remains only on the sidewall portion of the contact hole 4. To do.
【００２６】次に図４の（ｅ）に示すように、蓄積電極
１５となるＲｕをこのコンタクトホール４を十分に埋め
るだけ堆積させ、その後エッチングする事によって、蓄
積電極１５がコンタクトホール４内のみに残るように
し、さらに蓄積電極１５の最上面がビット線１の最上面
よりも下側になるようにエッチングする。この後、蓄積
電極１５上に高誘電体薄膜、例えば（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 膜を積層し、キャパシタ絶縁膜１６を形成する。Next, as shown in FIG. 4 (e), Ru to be the storage electrode 15 is deposited so as to fill the contact hole 4 sufficiently, and then the storage electrode 15 is etched only in the contact hole 4 by etching. Etching is performed so that the uppermost surface of the storage electrode 15 is below the uppermost surface of the bit line 1. Then, a high dielectric thin film such as (Ba, Sr) Ti is formed on the storage electrode 15.
The O 3 films are laminated to form the capacitor insulating film 16.
【００２７】次に図４の（ｆ）に示すように、この上に
プレート電極１７となるＲｕもしくはＰｔを堆積し、こ
のプレート電極１７を適切にメモリセル領域の端の部分
で加工する。Next, as shown in FIG. 4F, Ru or Pt to be the plate electrode 17 is deposited thereon, and the plate electrode 17 is appropriately processed at the end portion of the memory cell region.
【００２８】ここまでの時点でセル部分と周辺回路部と
の段差は、主としてプレート電極１７のみによるものの
みである。これによりキャパシタ上の絶縁膜の平坦化が
容易になり、さらに上部の配線の加工も、段差が低減さ
れているので容易になる。Up to this point, the level difference between the cell portion and the peripheral circuit portion is mainly due to only the plate electrode 17. This facilitates the flattening of the insulating film on the capacitor, and also facilitates the processing of the upper wiring because the step is reduced.
【００２９】（第２実施形態）図５は、本発明の第２実
施形態に係わるスタック形キャパシタ構造を有するＤＲ
ＡＭのメモリセル部の断面図である。なお図２と同一な
部分には同一符号を付し、その詳しい説明は省略する。
本実施形態の蓄積電極１５は、キャパシタコンタクトホ
ール４側面及び底面に薄くかつビット線１の上面よりも
低い位置に形成されている。そしてキャパシタ絶縁膜１
６も蓄積電極１５上に薄く形成され、そしてプレート電
極１７がコンタクトホール４に埋め込まれて形成されて
いる。(Second Embodiment) FIG. 5 shows a DR having a stack type capacitor structure according to a second embodiment of the present invention.
It is sectional drawing of the memory cell part of AM. The same parts as those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
The storage electrode 15 of the present embodiment is formed thin on the side surface and bottom surface of the capacitor contact hole 4 and at a position lower than the upper surface of the bit line 1. And capacitor insulating film 1
6 is also thinly formed on the storage electrode 15, and the plate electrode 17 is formed by being embedded in the contact hole 4.
【００３０】本実施形態のスタック形キャパシタ構造を
有するＤＲＡＭの製造方法を図６を用いて説明する。図
６は、図１のＡ−Ａ’部（メモリセル部）の断面図にあ
たり、説明に関係ないところは一部省略している。A method of manufacturing the DRAM having the stacked capacitor structure of this embodiment will be described with reference to FIG. FIG. 6 is a cross-sectional view of the AA ′ portion (memory cell portion) of FIG. 1, and parts not related to the description are omitted.
【００３１】図６の（ａ）に示すように、キャパシタコ
ンタクトホール４開口後、キャパシタコンタクトホール
５側部及び底部に蓄積電極１５の材料を薄く堆積させ
る。次に図６の（ｂ）に示すように、キャパシタコンタ
クトホール５中に、ビット線１の最上部より低い高さに
なるように、レジスト２１を露光及び現像して残す。そ
して、図６の（ｃ）に示すように、レジスト２１をマス
クにして蓄積電極１５をエッチングする。そして、この
後、レジスト２１を除去し、キャパシタ絶縁膜１６、プ
レート電極１７を積層することにより、図５に示したＤ
ＲＡＭが形成される。As shown in FIG. 6A, after the capacitor contact hole 4 is opened, the material of the storage electrode 15 is thinly deposited on the side and bottom of the capacitor contact hole 5. Next, as shown in FIG. 6B, the resist 21 is exposed and developed in the capacitor contact hole 5 so as to have a height lower than the uppermost portion of the bit line 1. Then, as shown in FIG. 6C, the storage electrode 15 is etched using the resist 21 as a mask. Then, after that, the resist 21 is removed, and the capacitor insulating film 16 and the plate electrode 17 are laminated to obtain the D shown in FIG.
RAM is formed.
【００３２】本実施形態のスタック形キャパシタ構造を
有するＤＲＡＭは、セル部と周辺回路部との段差が少な
いという効果に加えて、キャパシタ絶縁膜１６を挟む蓄
積電極１５とプレート電極１７の面積が、第１実施形態
のＤＲＡＭの面積に比べて広くなるため、キャパシタ容
量が増大するという効果を有する。The DRAM having the stack type capacitor structure of the present embodiment has the effect that the step difference between the cell portion and the peripheral circuit portion is small, and the area of the storage electrode 15 and the plate electrode 17 sandwiching the capacitor insulating film 16 is Since the area is larger than that of the DRAM of the first embodiment, there is an effect that the capacitance of the capacitor increases.
【００３３】（第３実施形態）図７は、本発明の第３実
施形態に係わるスタック形キャパシタ構造を有するＤＲ
ＡＭのメモリセル部の断面図である。ある。なお図２と
同一な部分には同一符号を付し、その詳しい説明は省略
する。本実施形態のスタック形キャパシタ構造を有する
ＤＲＡＭは、キャパシタコンタクトホール４の直径が、
ビット線１とゲート電極２との間で、広がっている。シ
リコン窒化膜１４及び蓄積電極１５及びキャパシタ絶縁
膜１６はコンタクトホール４の側面及び底面に薄く形成
されており（シリコン窒化膜１４は底面には形成されな
い）、コンタクトホール４を埋め込むようにプレート電
極１７が形成されている。(Third Embodiment) FIG. 7 shows a DR having a stack type capacitor structure according to a third embodiment of the present invention.
It is sectional drawing of the memory cell part of AM. is there. The same parts as those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted. In the DRAM having the stack type capacitor structure of the present embodiment, the diameter of the capacitor contact hole 4 is
It extends between the bit line 1 and the gate electrode 2. The silicon nitride film 14, the storage electrode 15, and the capacitor insulating film 16 are thinly formed on the side surface and the bottom surface of the contact hole 4 (the silicon nitride film 14 is not formed on the bottom surface), and the plate electrode 17 is buried in the contact hole 4. Are formed.
【００３４】本実施形態の場合、コンタクトホール４開
口後例えばＮＨ4 Ｆ溶液で、ビット線１とゲート電極２
の間の第１の層間絶縁膜１１の一部を剥離し、シリコン
窒化膜１４、蓄積電極１５、キャパシタ絶縁膜１６、プ
レート電極１７を積層し、キャパシタを形成するもので
ある。In the case of the present embodiment, after the contact hole 4 is opened, the bit line 1 and the gate electrode 2 are formed by, for example, NH 4 F solution.
A part of the first interlayer insulating film 11 between the layers is peeled off, and the silicon nitride film 14, the storage electrode 15, the capacitor insulating film 16 and the plate electrode 17 are laminated to form a capacitor.
【００３５】第１の層間絶縁膜１１の一部を剥離する工
程としては、例えば以下の方法がある。即ち、コンタク
トホール４内に耐エッチング性のマスクを選択的に上面
がビット線下面よりも低く残なるように埋め込み、さら
に、側壁残しによりコンタクトホール側壁に耐エッチン
グ側壁膜を形成する。その後、前記耐エッチング性のマ
スクの上面を少なくともゲート電極上面より上に位置す
るように後退させ、この耐エッチング性のマスク及び前
記耐エッチング側壁膜をマスクとして、ウエットエッチ
ングやＣＤＥ（ケミカルドライエッチング）等、等方的
なエッチングにより第１の層間絶縁膜１１をサイドエッ
チングし、さらにマスクを除去する。As a process of peeling off a part of the first interlayer insulating film 11, there are the following methods, for example. That is, an etching resistant mask is selectively embedded in the contact hole 4 so that the upper surface thereof remains lower than the lower surface of the bit line, and an etching resistant side wall film is formed on the side wall of the contact hole by leaving the side wall. Then, the upper surface of the etching resistant mask is set back so as to be located at least above the upper surface of the gate electrode, and wet etching or CDE (chemical dry etching) is performed using the etching resistant mask and the etching resistant side wall film as a mask. The first interlayer insulating film 11 is side-etched by isotropic etching, and the mask is removed.
【００３６】本実施形態のスタック形キャパシタ構造を
有するＤＲＡＭは、セル部と周辺回路部との段差が少な
いという効果に加えて、蓄積電極１５とプレート電極１
７の間のキャパシタ絶縁膜１６の面積が、第２実施形態
のＤＲＡＭに比べ広いので、容量がさらに大きくなると
いう効果を有する。The DRAM having the stack type capacitor structure of the present embodiment has the effect that the step difference between the cell portion and the peripheral circuit portion is small, and in addition, the storage electrode 15 and the plate electrode 1 are provided.
Since the area of the capacitor insulating film 16 between 7 is larger than that of the DRAM of the second embodiment, there is an effect that the capacitance is further increased.
【００３７】（第４実施形態）図８は本発明の第４実施
形態に係わるスタック形キャパシタ構造を有するＤＲＡ
Ｍの断面図で、図８の（ａ）は図１のＡ−Ａ’部（メモ
リセル部）の断面図にあたり、図８の（ｂ）は周辺回路
部の断面図である。なお図２と同一な部分には同一符号
を付し、その詳しい説明は省略する。本実施形態の特徴
は、プレート電極１５上面と周辺回路部の第２の層間絶
縁膜１３上面との高さが同一となっていることである。(Fourth Embodiment) FIG. 8 shows a DRA having a stacked capacitor structure according to a fourth embodiment of the present invention.
8A is a cross-sectional view of the AA ′ portion (memory cell portion) of FIG. 1, and FIG. 8B is a cross-sectional view of the peripheral circuit portion. The same parts as those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted. The feature of this embodiment is that the upper surface of the plate electrode 15 and the upper surface of the second interlayer insulating film 13 of the peripheral circuit portion are at the same height.
【００３８】図９は本実施形態に係わるスタック形キャ
パシタ構造を有するＤＲＡＭの工程断面図である。図９
の（ａ）は図１のＡ−Ａ’部（メモリセル部）の断面図
にあたり、図９の（ｂ）は周辺回路部の断面図である。
図３の（ｃ）の状態にあるもののメモリセル部上の第２
の層間絶縁膜１３を、あらかじめプレート電極１７及び
キャパシタ絶縁膜１６の膜厚分エッチングする。その
後、キャパシタコンタクトホール４を形成し、側壁にシ
リコン窒化膜１４を形成する。そしてコンタクトホール
４に蓄積電極１５を埋め込み、キャパシタ絶縁膜１６を
形成後、プレート電極１７を堆積させ、例えばＣＭＰに
よってプレート電極１７上面と周辺回路部の第２の層間
絶縁膜１３上面との高さを同じにする。9A to 9D are process sectional views of a DRAM having a stack type capacitor structure according to this embodiment. FIG.
9A is a sectional view of the AA ′ portion (memory cell portion) in FIG. 1, and FIG. 9B is a sectional view of the peripheral circuit portion.
The second state on the memory cell portion, which is in the state of FIG. 3C,
The inter-layer insulation film 13 is previously etched by the film thicknesses of the plate electrode 17 and the capacitor insulation film 16. After that, the capacitor contact hole 4 is formed and the silicon nitride film 14 is formed on the side wall. Then, the storage electrode 15 is embedded in the contact hole 4, the capacitor insulating film 16 is formed, and then the plate electrode 17 is deposited. To be the same.
【００３９】本実施形態のＤＲＡＭは、セル部と周辺回
路部との段差がまったく無いという効果を有する。 （第５実施形態）図１０は本発明の第５実施形態に係わ
るスタック形キャパシタ構造を有するＤＲＡＭの断面図
で、図１０の（ａ）は図１のＡ−Ａ’部（メモリセル
部）の断面図で、図１０の（ｂ）は周辺回路部の断面図
である。なお図２と同一な部分には同一符号を付し、そ
の詳しい説明は省略する。The DRAM of this embodiment has an effect that there is no step between the cell portion and the peripheral circuit portion. (Fifth Embodiment) FIG. 10 is a sectional view of a DRAM having a stack type capacitor structure according to a fifth embodiment of the present invention. FIG. 10 (a) is an AA 'part (memory cell part) of FIG. 10B is a cross-sectional view of the peripheral circuit portion. The same parts as those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００４０】本実施形態においては、蓄積電極１５がキ
ャパシタコンタクトホール４最上部まで埋め込んで形成
されている。そして、キャパシタ絶縁膜１６はビット線
１上のシリコン窒化膜１２及び蓄積電極１５上に形成さ
れている（キャパシタ絶縁膜１６とシリコン窒化膜１２
の間に第２の層間絶縁膜１３が挿入されていない）。そ
して、キャパシタ絶縁膜１６上にプレート電極１７が形
成されている。ここでプレート電極１７の上部と周辺回
路部の第２の層間絶縁膜１３上部とは同じ高さである。In this embodiment, the storage electrode 15 is formed so as to fill up to the uppermost part of the capacitor contact hole 4. The capacitor insulating film 16 is formed on the silicon nitride film 12 on the bit line 1 and the storage electrode 15 (the capacitor insulating film 16 and the silicon nitride film 12).
The second interlayer insulating film 13 is not inserted between the two). Then, the plate electrode 17 is formed on the capacitor insulating film 16. Here, the upper portion of the plate electrode 17 and the upper portion of the second interlayer insulating film 13 of the peripheral circuit portion have the same height.
【００４１】図１１は本実施形態に係わるスタック形キ
ャパシタ構造を有するＤＲＡＭの工程断面図である。図
１１の（ａ）〜（ｃ）において、左側は図１のＡ−Ａ’
部（メモリセル部）の断面にあたり、右側は周辺回路部
の断面にあたる。FIG. 11 is a process sectional view of a DRAM having a stack type capacitor structure according to this embodiment. In FIGS. 11A to 11C, the left side is AA ′ in FIG.
The right side corresponds to the cross section of the peripheral circuit section.
【００４２】図１１の（ａ）に示すように、シリコン窒
化膜１２上の第２の層間絶縁膜１３の膜厚が後に形成す
るキャパシタ絶縁膜とプレート電極とを足した膜厚と同
じになるように成膜する。その後、メモリセル部分のシ
リコン窒化膜１２が露出するまで、第２の層間絶縁膜１
３を例えばＮＨ4 Ｆ溶液でエッチングする。As shown in FIG. 11A, the film thickness of the second interlayer insulating film 13 on the silicon nitride film 12 becomes equal to the film thickness of the capacitor insulating film to be formed later and the plate electrode. To form a film. After that, the second interlayer insulating film 1 is formed until the silicon nitride film 12 in the memory cell portion is exposed.
3 is etched with, for example, NH 4 F solution.
【００４３】図１１の（ｂ）に示すように、ｎ型層７上
の層間絶縁膜１１，１３にキャパシタコンタクトホール
４を形成し、側壁にシリコン窒化膜１４を形成する。図
１１の（ｃ）に示すように、蓄積電極１５をコンタクト
ホール４内に埋め込み、シリコン窒化膜１４の上部が露
出するまでエッチングする。As shown in FIG. 11B, the capacitor contact hole 4 is formed in the interlayer insulating films 11 and 13 on the n-type layer 7, and the silicon nitride film 14 is formed on the side wall. As shown in FIG. 11C, the storage electrode 15 is buried in the contact hole 4 and etched until the upper portion of the silicon nitride film 14 is exposed.
【００４４】次にキャパシタ絶縁膜、プレート電極を積
層し、例えばＣＭＰを用いて、プレート電極と周辺回路
部の第２の層間絶縁膜との高さが同じになるように形成
することによって、図１０に示したＤＲＡＭが形成する
ことができる。Next, the capacitor insulating film and the plate electrode are laminated, and the plate electrode and the second interlayer insulating film of the peripheral circuit portion are formed to have the same height by using, for example, CMP. The DRAM shown in 10 can be formed.
【００４５】本実施形態のＤＲＡＭは、キャパシタ部と
周辺回路部との段差がまったく無いという効果を有す
る。 （第６実施形態）図１２は、本実施形態に係わるスタッ
ク形キャパシタ構造を有するＤＲＡＭの断面図である。
２２はＳＯＩ（Ｓｉｌｉｃｏｎ（Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板で、シリコン
等からなる支柱基板上２３に酸化膜２４、ｐ型シリコン
２５が形成されている。なお図２と同一な部分には同一
符号を付し、その詳しい説明は省略する。The DRAM of this embodiment has the effect that there is no step between the capacitor section and the peripheral circuit section. (Sixth Embodiment) FIG. 12 is a sectional view of a DRAM having a stacked capacitor structure according to the present embodiment.
22 is SOI (Silicon (Semiconduc
an oxide film 24 and p-type silicon 25 are formed on a pillar substrate 23 made of silicon or the like. The same parts as those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００４６】本実施形態では、シリコン単結晶基板では
なく、ＳＯＩ基板２２を基板として用いたものである。
ＳＯＩ基板２２を用いている以外は、第１実施形態と同
様である。また第２，第３，第４，第５実施形態に記載
したＤＲＡＭについても同様に、シリコン単結晶基板５
の代わりにＳＯＩ基板２２を用いて形成が可能である。In the present embodiment, the SOI substrate 22 is used as the substrate instead of the silicon single crystal substrate.
The same as the first embodiment except that the SOI substrate 22 is used. The same applies to the DRAMs described in the second, third, fourth, and fifth embodiments.
Instead, the SOI substrate 22 can be used.
【００４７】本実施形態のＤＲＡＭは、キャパシタ部と
周辺回路部との段差が小さいという効果に加えて、完全
に素子部を分離することができる。 （第７実施形態）以上述べた本発明の実施形態の方法
は、ビット線を先に形成した後、キャパシタを形成する
方法であるが、ビット線とキャパシタの作製順を変えて
ビット線後作りタイプのスタック型キャパシタを用いた
ＤＲＡＭを作製する事も可能である。図１３は、このＤ
ＲＡＭセルの断面図である。この場合も他の実施形態と
同様にキャパシタの蓄積電極を形成するためのコンタク
トをＭＯＳトランジスタのソースまたはドレイン領域３
５に形成し、そのコンタクトホールの中に蓄積電極３７
を埋め込み、その上面がセルトランスファゲート電極３
２上の層間絶縁膜３６の上面よりも低い位置となるよう
にする。ここでは、コンタクトホール中を含む全面に導
電膜を形成し、ＣＭＰやエッチバックを用いることによ
って、前記コンタクトホール中に選択的に蓄積電極３７
を埋め込む。蓄積電極３７の上面を層間絶縁膜３６の上
面に一致させるようにしても良く、平坦性を上げること
ができる。続いて、キャパシタ絶縁膜３５となる高誘電
体膜をスパッタ法もしくはＣＶＤ法を用いて形成する。
さらにこの上にプレート電極３９となる導電膜を堆積
し、ビット線コンタクトが形成される領域を開口するよ
うに、前記導電膜及び高誘電体膜をエッチングしてプレ
ート電極３９及びキャパシタ絶縁膜３８を形成する。次
に層間絶縁膜４０を堆積し、プレート電極の開口領域に
ビット線コンタクトをＭＯＳトランジスタのもう片方の
ソース・ドレイン領域３５に形成する。続いてビット線
４１となる導電膜を堆積し、適切にパターニングする。In the DRAM of this embodiment, in addition to the effect that the step between the capacitor section and the peripheral circuit section is small, the element section can be completely separated. (Seventh Embodiment) The method of the embodiment of the present invention described above is a method of forming a capacitor after forming a bit line first. It is also possible to fabricate a DRAM using a stack type capacitor of the type. Figure 13 shows this D
It is sectional drawing of a RAM cell. In this case also, as in the other embodiments, the contact for forming the storage electrode of the capacitor is provided with the source or drain region 3 of the MOS transistor.
5, and the storage electrode 37 is formed in the contact hole.
And the upper surface thereof is the cell transfer gate electrode 3
2 so as to be located at a position lower than the upper surface of the interlayer insulating film 36 above. Here, a conductive film is formed on the entire surface including the inside of the contact hole, and the storage electrode 37 is selectively formed in the contact hole by using CMP or etch back.
Embed The upper surface of the storage electrode 37 may be aligned with the upper surface of the interlayer insulating film 36, and the flatness can be improved. Then, a high-dielectric film that will become the capacitor insulating film 35 is formed by using the sputtering method or the CVD method.
Further, a conductive film to be the plate electrode 39 is deposited thereon, and the conductive film and the high dielectric film are etched so that the region where the bit line contact is formed is opened to form the plate electrode 39 and the capacitor insulating film 38. Form. Next, an interlayer insulating film 40 is deposited, and bit line contacts are formed in the other source / drain region 35 of the MOS transistor in the opening region of the plate electrode. Then, a conductive film to be the bit line 41 is deposited and appropriately patterned.
【００４８】この実施形態の場合、ビット線４１も含め
た全てのメタル配線を形成する場合に、スタックキャパ
シタによる、セル領域と周辺回路部分の段差を最小にで
き、上部の配線の加工を容易にすることができる。In the case of this embodiment, when all the metal wirings including the bit lines 41 are formed, the step difference between the cell region and the peripheral circuit portion due to the stack capacitor can be minimized and the wiring of the upper portion can be easily processed. can do.
【００４９】なお、図１３において、２９はｐ型シリコ
ン単結晶基板、３０は素子分離絶縁膜、３１はゲート絶
縁膜、３３はゲート電極のキャップとなるシリコン窒化
膜などの絶縁膜、３４はシリコン窒化膜等のゲート側壁
絶縁膜である。素子分離絶縁膜３０上には通過ワード線
となるゲート電極３２が形成されている。In FIG. 13, 29 is a p-type silicon single crystal substrate, 30 is an element isolation insulating film, 31 is a gate insulating film, 33 is an insulating film such as a silicon nitride film to be a cap of a gate electrode, and 34 is silicon. It is a gate sidewall insulating film such as a nitride film. A gate electrode 32 serving as a passing word line is formed on the element isolation insulating film 30.
【００５０】本発明は上記実施形態に限定されるもので
はない。例えば、キャパシタ絶縁膜は必ずしも全面に形
成する必要はなく、コンタクトホール内にのみ選択的に
形成しても良い。この場合、第４及び第５実施形態にお
いて、周辺回路部とセル部の間に設ける段差はプレート
電極の膜厚分として、平坦化を図ることができる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することが可能である。The present invention is not limited to the above embodiment. For example, the capacitor insulating film does not necessarily have to be formed on the entire surface, and may be selectively formed only in the contact hole. In this case, in the fourth and fifth embodiments, the step provided between the peripheral circuit section and the cell section can be flattened by setting the film thickness of the plate electrode. In addition, various modifications can be made without departing from the spirit of the present invention.
【００５１】[0051]
【発明の効果】本発明の半導体記憶装置においては、ス
タック形キャパシタ構造を有するＤＲＡＭセルにおい
て、、メモリセル部分と周辺回路部分の段差を軽減する
ことができ、キャパシタ上の層間絶縁膜の平坦化が容易
になり、上部配線の加工が容易な半導体記憶装置を提供
することができる。In the semiconductor memory device of the present invention, in the DRAM cell having the stack type capacitor structure, the step between the memory cell portion and the peripheral circuit portion can be reduced, and the interlayer insulating film on the capacitor can be flattened. Therefore, it is possible to provide a semiconductor memory device in which the upper wiring can be easily processed.
【図１】第１実施形態に係わるスタック形キャパシタ構
造を有するＤＲＡＭの平面図。FIG. 1 is a plan view of a DRAM having a stack type capacitor structure according to a first embodiment.
【図２】図１のＤＲＡＭの矢印Ａ−Ａ’及びＢ−Ｂ’の
断面図。FIG. 2 is a cross-sectional view taken along arrows AA ′ and BB ′ of the DRAM of FIG.
【図３】図１のＤＲＡＭの工程断面の前半を示す図。FIG. 3 is a diagram showing the first half of a process cross section of the DRAM of FIG. 1;
【図４】図１のＤＲＡＭの工程断面の後半を示す図。FIG. 4 is a diagram showing the latter half of a process cross section of the DRAM of FIG. 1;
【図５】第２実施形態に係わるスタック形キャパシタ構
造を有するＤＲＡＭの断面図。FIG. 5 is a sectional view of a DRAM having a stacked capacitor structure according to the second embodiment.
【図６】図５のＤＲＡＭの工程断面図。6A to 6C are process cross-sectional views of the DRAM of FIG.
【図７】第３実施形態に係わるスタック形キャパシタ構
造を有するＤＲＡＭの断面図。FIG. 7 is a sectional view of a DRAM having a stacked capacitor structure according to a third embodiment.
【図８】第４実施形態に係わるスタック形キャパシタ構
造を有するＤＲＡＭの断面図。FIG. 8 is a sectional view of a DRAM having a stacked capacitor structure according to a fourth embodiment.
【図９】図８のＤＲＡＭの工程断面図。9A to 9C are process cross-sectional views of the DRAM of FIG.
【図１０】第５実施形態に係わるスタック形キャパシタ
構造を有するＤＲＡＭの断面図。FIG. 10 is a sectional view of a DRAM having a stacked capacitor structure according to a fifth embodiment.
【図１１】図１０のＤＲＡＭの工程断面図。FIG. 11 is a process cross-sectional view of the DRAM of FIG.
【図１２】第６実施形態に係わるスタック形キャパシタ
構造を有するＤＲＡＭの断面図。FIG. 12 is a sectional view of a DRAM having a stacked capacitor structure according to a sixth embodiment.
【図１３】第７実施形態に係わるスタック形キャパシタ
構造を有するＤＲＡＭの断面図。FIG. 13 is a sectional view of a DRAM having a stacked capacitor structure according to a seventh embodiment.
【図１４】従来のスタック形キャパシタ構造を有するＤ
ＲＡＭの断面図。FIG. 14: D having a conventional stacked capacitor structure
A sectional view of RAM.
１…ビット線 ２…ゲート電極 ３…ビット線コンタクトホール（第１のコンタクトホー
ル） ４…キャパシタコンタクトホール（第２のコンタクトホ
ール） ５…ｐ型シリコン単結晶基板 ６…素子分離絶縁膜 ７…ｎ型層 ８…ゲート酸化膜 ９…シリコン窒化膜 １０…シリコン窒化膜 １１…第１の層間絶縁膜 １２…シリコン窒化膜 １３…第２の層間絶縁膜 １４…シリコン窒化膜 １５…蓄積電極 １６…キャパシタ絶縁膜 １７…プレート電極 １８…第３の層間絶縁膜 １９…ｎ型層 ２０…ポリシリコン ２１…レジスト ２２…ＳＯＩ基板 ２３…支柱基板 ２４…酸化膜 ２５…ｐ型シリコン ２６…コンタクトホール ２９…ｐ型シリコン単結晶基板 ３０…素子分離絶縁膜 ３１…ゲート絶縁膜 ３２…ゲート電極 ３３…絶縁膜 ３４…ゲート側壁絶縁膜 ３５…ソース・ドレイン領域 ３６…層間絶縁膜 ３７…蓄積電極 ３８…キャパシタ絶縁膜 ３９…プレート電極 ４０…層間絶縁膜 ４１…ビット線DESCRIPTION OF SYMBOLS 1 ... Bit line 2 ... Gate electrode 3 ... Bit line contact hole (first contact hole) 4 ... Capacitor contact hole (second contact hole) 5 ... P-type silicon single crystal substrate 6 ... Element isolation insulating film 7 ... n Mold layer 8 ... Gate oxide film 9 ... Silicon nitride film 10 ... Silicon nitride film 11 ... First interlayer insulating film 12 ... Silicon nitride film 13 ... Second interlayer insulating film 14 ... Silicon nitride film 15 ... Storage electrode 16 ... Capacitor Insulating film 17 ... Plate electrode 18 ... Third interlayer insulating film 19 ... N-type layer 20 ... Polysilicon 21 ... Resist 22 ... SOI substrate 23 ... Support substrate 24 ... Oxide film 25 ... P-type silicon 26 ... Contact hole 29 ... P -Type silicon single crystal substrate 30 ... Element isolation insulating film 31 ... Gate insulating film 32 ... Gate electrode 33 ... Insulating film 34 ... Gate sidewall insulating film 35 ... Source / drain regions 36 ... Interlayer insulating film 37 ... Storage electrode 38 ... Capacitor insulating film 39 ... Plate electrode 40 ... Interlayer insulating film 41 ... Bit line
Claims (3)
複数のＭＯＳトランジスタと、これらのＭＯＳトランジ
スタのソースあるいはドレインに対して、前記ＭＯＳト
ランジスタ上に設けた層間絶縁膜の接続孔を介してそれ
ぞれ接続されたキャパシタと、前記キャパシタの接続さ
れていない前記ＭＯＳトランジスタのソースあるいはド
レインに接続されたビット線とを備えた半導体記憶装置
において、 前記キャパシタの蓄積電極は前記接続孔内に選択的に埋
め込まれてなることを特徴とする半導体記憶装置。1. A plurality of MOS transistors formed in a memory cell region of a semiconductor substrate, and sources or drains of these MOS transistors via connection holes of an interlayer insulating film provided on the MOS transistors, respectively. In a semiconductor memory device comprising a connected capacitor and a bit line connected to the source or drain of the MOS transistor not connected to the capacitor, a storage electrode of the capacitor is selectively embedded in the connection hole. A semiconductor memory device characterized by the following.
複数のＭＯＳトランジスタと、これらのＭＯＳトランジ
スタのソースあるいはドレインにそれぞれ接続されたキ
ャパシタと、前記キャパシタの接続されていない前記Ｍ
ＯＳトランジスタのソースあるいはドレインに接続され
たビット線とを備えた半導体記憶装置において、 前記キャパシタの蓄積電極は前記ＭＯＳトランジスタ上
に設けた層間絶縁膜の接続孔最上部まで選択的に埋め込
まれ、前記ビット線上に設けた層間絶縁膜と前記プレー
ト電極の表面は平坦化されてなることを特徴とする半導
体記憶装置。2. A plurality of MOS transistors formed in a memory cell region of a semiconductor substrate, capacitors respectively connected to the sources or drains of these MOS transistors, and the M to which the capacitors are not connected.
In a semiconductor memory device having a bit line connected to a source or a drain of an OS transistor, the storage electrode of the capacitor is selectively embedded up to the uppermost connection hole of an interlayer insulating film provided on the MOS transistor, A semiconductor memory device characterized in that an interlayer insulating film provided on a bit line and a surface of the plate electrode are flattened.
トランジスタを形成する工程と、前記半導体基板及び前
記ＭＯＳトランジスタ上に層間絶縁膜を形成し、該絶縁
膜に前記ビット線と接続されない前記ＭＯＳトランジス
タのソースあるいはドレインと接続するためのコンタク
トホールを形成する工程と、このコンタクトホール内に
選択的に蓄積電極を埋め込み形成する工程と、前記蓄積
電極上にキャパシタ絶縁膜を形成する工程と、前記層間
絶縁膜及び前記キャパシタ絶縁膜上にプレート電極を形
成する工程とを含むことを特徴とする半導体記憶装置の
製造方法。3. A plurality of MOSs in an element formation region of a semiconductor substrate
Forming a transistor, forming an interlayer insulating film on the semiconductor substrate and the MOS transistor, and forming a contact hole in the insulating film for connecting to a source or a drain of the MOS transistor which is not connected to the bit line. A step, a step of selectively burying a storage electrode in the contact hole, a step of forming a capacitor insulating film on the storage electrode, and a plate electrode on the interlayer insulating film and the capacitor insulating film. A method of manufacturing a semiconductor memory device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060971A JPH09252097A (en) | 1996-03-18 | 1996-03-18 | Semiconductor memory device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060971A JPH09252097A (en) | 1996-03-18 | 1996-03-18 | Semiconductor memory device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252097A true JPH09252097A (en) | 1997-09-22 |
Family
ID=13157827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8060971A Withdrawn JPH09252097A (en) | 1996-03-18 | 1996-03-18 | Semiconductor memory device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252097A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445028B1 (en) | 1998-08-27 | 2002-09-03 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100557644B1 (en) * | 1998-12-28 | 2006-05-22 | 주식회사 하이닉스반도체 | Capacitor Manufacturing Method of Semiconductor Device_ |
-
1996
- 1996-03-18 JP JP8060971A patent/JPH09252097A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445028B1 (en) | 1998-08-27 | 2002-09-03 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100557644B1 (en) * | 1998-12-28 | 2006-05-22 | 주식회사 하이닉스반도체 | Capacitor Manufacturing Method of Semiconductor Device_ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040709 |