JPH09246980A - Encoding circuit for digital data - Google Patents

Abstract

PROBLEM TO BE SOLVED: To turn the operation of an output circuit to an optimum state in a short time by limiting the counted value of the up-down counter of the output circuit to an optional range and limiting the contents of adjustment data corresponding to the counted value. SOLUTION: A symbol generation circuit 1 respectively bisects the audio data of 16-bit constitution alternately inputted by left and right channels, generates the symbol data(SD) of 8-bit constitution and outputs them in a prescribed order. A parity data(PD) addition circuit 2 rearranges the SD, adds PD and inputs them to an EFM modulation circuit 3 by one frame unit. In the circuit 3, the SD inputted for each frame from the circuit 2 are respectively converted to the encoding data(ED) of 14 bits and inputted to the output circuit 4. The circuit 4 adds the synchronization data of 24 bits and the sub code data of 14 bits to the ED inputted for each frame from the circuit 3, holds the DSV adjustment data of 3 bits between the respective data and outputs them as EFM data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＭＤ(Mini Disk)やＣ
Ｄ(Compact Disk)等の記録媒体に対してデジタルデータ
を書き込む際、デジタルデータを所定の方式に応じて変
調するエンコード回路に関する。The present invention relates to an MD (Mini Disk) or C
The present invention relates to an encoding circuit that modulates digital data according to a predetermined method when writing the digital data into a recording medium such as a D (Compact Disk).

【０００２】[0002]

【従来の技術】音声情報などのデジタルデータが記録さ
れたディスクを再生するプレーヤでは、ディスクに生じ
る傷や装置の機械的な不具合によって符号誤りが発生す
る場合がある。このため、デジタルデータには、再生時
に符号誤りの訂正を可能にするためのパリティデータが
予め付加される。このパリティデータによる符号誤りの
訂正処理としては、ＭＤプレーヤやＣＤプレーヤの場
合、リードソロモン符号を用いたＣＩＲＣ(Cross-Inter
leave Reed-Solomon Code)方式が用いられる。2. Description of the Related Art In a player for reproducing a disc on which digital data such as audio information is recorded, a code error may occur due to a scratch on the disc or a mechanical defect of the device. For this reason, parity data for enabling correction of code errors during reproduction is added to the digital data in advance. In the case of a MD player or a CD player, a CIRC (Cross-Inter) using a Reed-Solomon code is used as a code error correction process by the parity data.
leave Reed-Solomon Code) method is used.

【０００３】ＣＩＲＣ方式では、ディスクにデータを記
録する際、１６ビットで構成される音声データが２分割
されて８ビットのシンボルデータが生成される。このシ
ンボルデータは、左右の各チャンネルの音声データ各々
６個から生成される合計２４個が１つのデータ群として
取り扱われる。即ち、図４に示すように、１６ビットの
音声データが左（Ｌ）チャンネル及び右（Ｒ）チャンネ
ルともに６個単位で１フレームが構成されており、各音
声データが２分割されて８ビットのシンボルデータが１
フレームで２４個生成される。この１フレームのシンボ
ルデータに対しては、ＣＩＲＣ符号化処理により、リー
ドソロモン符号法に基づくＣ１符号及びＣ２符号からな
る８ビットのパリティデータがそれぞれ４個ずつ付加さ
れる。これにより、シンボルデータは、１フレームで合
計３２個となる。パリティデータが付加されて１フレー
ムが３２個となったシンボルデータは、ＥＦＭ(Eight t
oFourteen Modulation)変調によってそれぞれ８ビット
から１４ビットのエンコードデータに変換される。そし
て、１４ビットのエンコードデータが３ビットのＤＳＶ
(Digial Sum Variation)調整データを挟んでシリアルに
配列される。このとき、１フレームの先頭には、各シン
ボルデータと同様にＥＦＭ変調された１４ビットのサブ
コードデータと、２４ビットの同期データとがそれぞれ
ＤＳＶ調整データを挟んで付加される。これにより、図
４に示すように、３２個のエンコードデータがサブコー
ドデータ及び同期データと共に配列された、１フレーム
が５８８ビットで表されるＥＦＭデータが生成される。In the CIRC system, when data is recorded on a disc, audio data composed of 16 bits is divided into two to generate 8-bit symbol data. A total of 24 pieces of symbol data generated from 6 pieces of audio data of each of the left and right channels are treated as one data group. That is, as shown in FIG. 4, one frame is composed of 6 units of 16-bit audio data for each of the left (L) channel and the right (R) channel, and each audio data is divided into two to form 8-bit audio data. Symbol data is 1
24 frames are generated. Four pieces of 8-bit parity data composed of a C1 code and a C2 code based on the Reed-Solomon coding method are added to each of the 1-frame symbol data by the CIRC encoding process. As a result, the total number of symbol data is 32 in one frame. EFM (Eight t
Each is converted from 8-bit to 14-bit encoded data by oFourteen Modulation). And 14-bit encoded data is 3-bit DSV
(Digial Sum Variation) Arranged serially with the adjustment data in between. At this time, 14-bit sub-code data, which is EFM-modulated similarly to each symbol data, and 24-bit synchronization data are added to the beginning of one frame with DSV adjustment data sandwiched therebetween. As a result, as shown in FIG. 4, EFM data in which 32 pieces of encoded data are arranged together with subcode data and synchronization data and 1 frame is represented by 588 bits is generated.

【０００４】このようなＥＦＭデータは、の内容が
「１」のときに極性を反転し、「０」のときに極性を維
持するＥＦＭ信号として１フレーム毎に連続してディス
クに書き込まれる。即ち、図５に示すように、ＥＦＭデ
ータのデータ配列に応じてハイレベルまたはローレベル
となる２値のＥＦＭ信号が生成され、このＥＦＭ信号の
レベルの変化がディスクの記録トラック上に一定の線速
度で配列されることになる。Such EFM data is continuously written on the disc every frame as an EFM signal which reverses the polarity when the content is "1" and maintains the polarity when the content is "0". That is, as shown in FIG. 5, a binary EFM signal having a high level or a low level is generated according to the data array of the EFM data, and the change in the level of the EFM signal is a constant line on the recording track of the disc. Will be arranged at speed.

【０００５】一方、ＥＦＭ信号が記録されたディスクか
らデータを読み出して音声データを再生する際には、書
き込み時とは逆の処理が施される。即ち、読み出したＥ
ＦＭ信号に対してＥＦＭ復調を施して３２個のシンボル
データを生成し、この３２個のシンボルデータに対して
Ｃ１符号及びＣ２符号に基づくデコード処理を施すこと
により２４個のシンボルデータを生成する。このデコー
ド処理では、ディスクから読み出されるデータに符号誤
りが発生した場合、その符号誤りが訂正される。そし
て、２４個のシンボルデータを２個ずつ組み合わせるこ
とにより、１２個の音声データを生成する。このように
復元された音声データは、左右の各チャンネル毎にＤ／
Ａ変換され、オーディオ信号としてオーディオアンプへ
送られる。On the other hand, when the data is read from the disc on which the EFM signal is recorded and the audio data is reproduced, the processing opposite to that at the time of writing is performed. That is, the read E
EFM demodulation is performed on the FM signal to generate 32 symbol data, and 24 symbol data is generated by performing a decoding process based on the C1 code and the C2 code on the 32 symbol data. In this decoding process, if a code error occurs in the data read from the disc, the code error is corrected. Then, 12 pieces of voice data are generated by combining 2 pieces of 24 pieces of symbol data. The audio data restored in this way is D / R for each of the left and right channels.
It is A-converted and sent to the audio amplifier as an audio signal.

【０００６】[0006]

【発明が解決しようとする課題】ＥＦＭ変調によって生
成されるＥＦＭデータは、シンボルデータ部分で同期デ
ータと類似した配列が発生しないようにすると共に、Ｅ
ＦＭ信号の周期が極端に長くなるのを防止するため、デ
ータの配列を「０」の連続配列数が２〜１０個の範囲と
なるようにしている。即ち、８ビットのシンボルデータ
を１４ビットに変換する際には、「１」が少なくとも２
個の「０」を挟んで隣り合うようにすると共に、「０」
が１１個以上連続しないようにして変換データを設定し
ている。The EFM data generated by the EFM modulation prevents an array similar to the synchronization data from occurring in the symbol data portion, and
In order to prevent the FM signal period from becoming extremely long, the data array is arranged so that the number of consecutive "0" arrays is in the range of 2 to 10. That is, when converting 8-bit symbol data into 14-bit data, "1" is at least 2
"0" s are placed as if they are adjacent to each other with "0" s in between.
The conversion data is set so that 11 or more are not consecutive.

【０００７】また、ＤＳＶ調整データは、ディスクに書
き込まれるＥＦＭ信号のＤＣレベルの平均値を中間値に
近付けるようにするためのものであり、前後のデータの
関係から最もバランスのよい値が選ばれる。但し、この
ＤＳＶ調整データについても、上述のデータ配列の規則
を満たす必要があり、直前または直後のデータの状態に
よって特定される場合もある。例えば、１つ前のデータ
の終わりが「１」であり、次のデータの始まりが「１」
である場合には、ＤＳＶ調整データは「０００」以外に
設定できない。Further, the DSV adjustment data is for making the average value of the DC level of the EFM signal written on the disc close to the intermediate value, and the most balanced value is selected from the relationship of the preceding and following data. . However, this DSV adjustment data also needs to satisfy the above-mentioned data array rule, and may be specified by the state of the data immediately before or immediately after. For example, the end of the previous data is "1" and the start of the next data is "1".
If it is, the DSV adjustment data cannot be set to anything other than “000”.

【０００８】このようなＤＳＶ調整データの設定におい
ては、ＥＦＭ信号によってアップダウンカウンタをカウ
ント動作させ、そのカウント値を所定の基準値に近付け
るようにして値が選択される。しかしながら、音声デー
タが連続して特定の値に偏っている場合、ＥＦＭデータ
にも偏りが生じ、その結果、ＤＳＶ調整データによる調
整を行っているにも拘わらず、ＥＦＭ信号のＤＣレベル
の平均値が中間値から大きくずれることがある。このよ
うな平均値のずれが続くと、ＤＳＶ調整データの内容を
決定するためのアップダウンカウンタのカウント値も基
準値に対して大きくずれることになるため、再び基準値
に近付くまでに長い時間を要する。これにより、ＥＦＭ
信号のＤＣレベルの平均値が不安定となる。In the setting of such DSV adjustment data, the EFM signal causes the up / down counter to perform a counting operation, and the value is selected so that the count value approaches a predetermined reference value. However, when the audio data continuously deviates to a specific value, the EFM data also deviates, and as a result, the average value of the DC level of the EFM signal is adjusted despite the adjustment by the DSV adjustment data. May deviate significantly from the intermediate value. If such a deviation of the average value continues, the count value of the up / down counter for determining the content of the DSV adjustment data also largely deviates from the reference value, so it takes a long time to approach the reference value again. It costs. With this, EFM
The average value of the DC level of the signal becomes unstable.

【０００９】ＥＦＭ信号は、プレーヤ側でディスクから
読み出される際、位相ロックループの基準信号に用いら
れるため、ＤＣレベルの平均値の変動が大きくなると、
位相ロックループのジッタ成分が大きくなり、動作が不
安定になるという問題が生じる。そこで本発明は、ＥＦ
Ｍ信号のＤＣレベルの平均値を一定に保つようにすると
共に、特殊な動作状態が続いた場合には、短時間で正常
な動作状態に回復させるようにすることを目的とする。Since the EFM signal is used as the reference signal of the phase lock loop when it is read from the disc on the player side, when the fluctuation of the average value of the DC level becomes large,
The jitter component of the phase-locked loop becomes large, causing a problem of unstable operation. Therefore, the present invention is
The object is to keep the average value of the DC level of the M signal constant and to restore the normal operating state in a short time when a special operating state continues.

【００１０】[0010]

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、連続して入力される一定のビット長を有する第１の
デジタルデータを変調処理して第２のデジタルデータを
生成し、第２のデジタルデータを連続して出力するエン
コード回路であって、上記第１のデジタルデータを１デ
ータ毎に変調処理して所定のフォーマットに従う第２の
デジタルデータを生成する変調回路と、上記第２のデジ
タルデータを取り込み、一定のビット長を有する調整デ
ータを挟んでシリアルに出力する出力回路と、を備え、
上記出力回路は、出力信号の状態に応じてカウントアッ
プまたはカウントダウンを繰り返すと共にカウント値が
任意の範囲に制限されるアップダウンカウンタを含み、
そのカウント値に応じて上記調整データの内容を決定す
ることにある。The present invention has been made to solve the above problems, and is characterized in that a first digital signal having a constant bit length that is continuously input is provided. An encoding circuit that modulates data to generate second digital data and continuously outputs the second digital data, wherein the first digital data is modulated for each data to a predetermined format. A modulation circuit for generating second digital data according to the above, and an output circuit for taking in the second digital data and serially outputting the adjustment data having a constant bit length between them.
The output circuit includes an up-down counter whose count value is limited to an arbitrary range while repeating count-up or count-down according to the state of the output signal,
The content of the adjustment data is determined according to the count value.

【００１１】以上の構成により、変調回路で特殊な動作
状態が続いて出力回路のアップダウンカウンタのカウン
ト値が制限範囲を越えたときには、アップダウンカウン
タの動作が停止する。従って、出力信号の偏りが継続的
に発生するような場合には、特定の期間の出力信号が無
視されて調整データの内容が決定されるため、出力信号
が偏りの無い状態に戻ったときには、出力回路の動作が
短期間で最適な状態となる。With the above configuration, when the special operating state of the modulation circuit continues and the count value of the up / down counter of the output circuit exceeds the limit range, the operation of the up / down counter is stopped. Therefore, in the case where the output signal is continuously biased, the output signal in a specific period is ignored and the content of the adjustment data is determined, so that when the output signal returns to the unbiased state, The operation of the output circuit becomes optimal in a short period of time.

【００１２】[0012]

【発明の実施の形態】図１は、本発明のデジタルデータ
のエンコード回路の構成を示すブロック図である。エン
コード回路は、シンボル生成回路１、パリティデータ付
加回路２、ＥＦＭ変調回路３及び出力回路４により構成
される。シンボル生成回路１は、左右のチャンネルが交
互に入力される１６ビット構成の音声データをそれぞれ
２分割して８ビット構成のシンボルデータを生成し、こ
のシンボルデータを所定の順序で連続して出力する。こ
のシンボル生成回路１は、シリアルに転送される音声デ
ータを転送クロックに同期して順次取り込み、同一の周
期でシンボルデータをシリアルに出力する。パリティデ
ータ付加回路２は、シンボル生成回路１から連続して入
力されるシンボルデータを所定の規則で並び替え、リー
ドソロモン符号法に基づいて生成されるパリティデータ
を付加して１フレーム単位でＥＦＭ変調回路３へ供給す
る。このパリティデータ付加回路２では、例えば、連続
して入力されるシンボルデータが選択的に遅延されて並
び替えられ、２４個のシンボルデータに対して４つのＣ
２符号からなるパリティデータが付加される。このパリ
ティデータは、シンボルデータと同じ８ビット構成であ
り、シンボルデータと同様に扱われる。さらに、シンボ
ルデータが選択的に遅延されて並び替えられ、４個のパ
リティデータ（Ｃ２符号）を含む２８個のシンボルデー
タに対して４つのＣ１符号からなるパリティデータが付
加される。これにより、８個のパリティデータを含む３
２個のシンボルデータが１つの単位、即ち、１フレーム
としてＥＦＭ変調回路３に供給される。1 is a block diagram showing a configuration of an encoding circuit for digital data according to the present invention. The encoding circuit includes a symbol generation circuit 1, a parity data addition circuit 2, an EFM modulation circuit 3 and an output circuit 4. The symbol generation circuit 1 divides each of the 16-bit audio data into which the left and right channels are alternately input into two to generate 8-bit symbol data, and continuously outputs the symbol data in a predetermined order. . The symbol generation circuit 1 sequentially takes in audio data transferred serially in synchronization with a transfer clock and serially outputs the symbol data at the same cycle. The parity data addition circuit 2 rearranges the symbol data continuously input from the symbol generation circuit 1 according to a predetermined rule, adds the parity data generated based on the Reed-Solomon coding method, and performs EFM modulation on a frame-by-frame basis. Supply to circuit 3. In the parity data adding circuit 2, for example, the symbol data that is continuously input is selectively delayed and rearranged, and four C data are assigned to 24 symbol data.
Parity data consisting of two codes is added. The parity data has the same 8-bit structure as the symbol data and is treated in the same manner as the symbol data. Further, the symbol data is selectively delayed and rearranged, and the parity data composed of four C1 codes is added to the 28 symbol data including four parity data (C2 codes). As a result, 3 including 8 parity data
Two pieces of symbol data are supplied to the EFM modulation circuit 3 as one unit, that is, one frame.

【００１３】ＥＦＭ変調回路３は、パリティデータ付加
回路２から１フレーム毎に入力されるシンボルデータを
それぞれ１４ビットのエンコードデータに変換し、出力
回路４へ供給する。このＥＦＭ変調回路３でのＥＦＭ変
調処理は、出力回路４で付加される同期データに類似し
たパターンが同期データ以外に生じないようにするため
のものであり、ＥＦＭデータの各ビットの配列が所定の
規則を満たすように変換される。即ち、「０」の連続数
を２〜１０個とするデータ配列を有する１４ビットのデ
ータを８ビットのデータに１対１で対応付けるようにし
て変換テーブルを設定し、８ビットで表される２５６種
類のシンボルデータに応答して１４ビットのエンコード
データを得られるように構成される。尚、このＥＦＭ変
調回路３は、後述するサブコードデータに対しても同様
の処理を施して１４ビットに変換する。出力回路４は、
ＥＦＭ変調回路３から１フレーム（３２個）毎に入力さ
れるエンコードデータに２４ビットの同期データ及び１
４ビットのサブコードデータを付加し、各データの間に
３ビットのＤＳＶ調整データを挟んでＥＦＭデータとし
てシリアルに出力する。ここで、同期データは、再生側
でディスクからＥＦＭ信号を読み出すときに１フレーム
の先頭位置を検出するためのものであり、所定のデータ
配列を有する固定パターンとして与えられる。また、サ
ブコードデータは、音声データの時間情報等を表すもの
であり、本来８ビットのデータがシンボルデータと同様
に、ＥＦＭ変調回路３によって１４ビットに変換されて
与えられる。そして、ＤＳＶ調整データは、ＥＦＭ信号
を継続的にモニタし、そのモニタ状態と次のフレームの
ＥＦＭデータの状態とに応じて、ＥＦＭ信号のＤＣレベ
ルの平均値を所定の基準値に近付けるのに最適な値が選
択される。即ち、ＥＦＭ信号がハイレベルのときに１ク
ロックずつカウントアップし、ロウレベルのときに１ク
ロックずつカウントダウンするアップダウンカウンタを
用い、そのアップダウンカウンタのカウント値が所定の
基準値に近付くようにＤＳＶ調整データが選択される。
このとき、アップダウンカウンタについては、カウント
値が基準値から大きくずれることがないように動作範囲
が制限される。この動作範囲は、ＤＳＶ調整の条件設定
によって任意に設定される。尚、実際のＤＳＶ調整デー
タについては、ＤＳＶ調整データを含むＥＦＭデータ
で、各ビットのデータ配列における「０」の連続数を２
〜１０としなければならないため、「０００」、「１０
０」、「０１０」、「００１」の１つが選択されて設定
される。The EFM modulation circuit 3 converts the symbol data input from the parity data addition circuit 2 for each frame into 14-bit encoded data, and supplies it to the output circuit 4. The EFM modulation processing in the EFM modulation circuit 3 is for preventing a pattern similar to the synchronization data added by the output circuit 4 from occurring other than the synchronization data, and the arrangement of each bit of the EFM data is predetermined. Is converted to satisfy the rule. That is, the conversion table is set such that 14-bit data having a data array in which the number of consecutive “0” s is 2 to 10 is associated with 8-bit data in a one-to-one correspondence. It is configured to obtain 14-bit encoded data in response to the type of symbol data. The EFM modulation circuit 3 also applies the same processing to the subcode data, which will be described later, and converts it into 14 bits. The output circuit 4 is
The encoded data input from the EFM modulation circuit 3 for each one frame (32 pieces) includes 24 bits of synchronization data and 1
4-bit subcode data is added, and 3-bit DSV adjustment data is sandwiched between each data and serially output as EFM data. Here, the synchronization data is for detecting the head position of one frame when the EFM signal is read from the disc on the reproducing side, and is given as a fixed pattern having a predetermined data array. Further, the sub-code data represents time information of audio data and the like, and originally 8 bits of data are converted into 14 bits by the EFM modulation circuit 3 and given like the symbol data. Then, the DSV adjustment data is used to continuously monitor the EFM signal and bring the average value of the DC level of the EFM signal close to a predetermined reference value according to the monitor state and the state of the EFM data of the next frame. The optimum value is selected. That is, an up-down counter that counts up by one clock when the EFM signal is high level and counts down by one clock when the EFM signal is low level is used, and DSV adjustment is performed so that the count value of the up-down counter approaches a predetermined reference value. The data is selected.
At this time, the operating range of the up / down counter is limited so that the count value does not deviate significantly from the reference value. This operating range is arbitrarily set by the condition setting of the DSV adjustment. As for the actual DSV adjustment data, the number of consecutive "0" s in the data array of each bit is 2 in EFM data including the DSV adjustment data.
Since it must be set to -10, "000", "10
One of "0", "010", and "001" is selected and set.

【００１４】そして、出力回路４から出力されるＥＦＭ
データは、「１」で極性を反転させ、「０」で極性を維
持するＥＦＭ信号に変換され、そのＥＦＭ信号のレベル
の変化がディスクに記録される。図２は、ＤＳＶ調整デ
ータの生成部の構成の一例を示すブロック図である。
尚、この生成部は、出力回路４に含まれるものである。Then, the EFM output from the output circuit 4
The data is converted into an EFM signal whose polarity is inverted by "1" and whose polarity is maintained by "0", and the change in the level of the EFM signal is recorded on the disc. FIG. 2 is a block diagram showing an example of the configuration of the DSV adjustment data generation unit.
The generator is included in the output circuit 4.

【００１５】ＤＳＶ調整データの生成部は、アップダウ
ンカウンタ１１、ＤＳＶ判定部１２、調整データ生成部
１３及びＮＡＮＤゲート１４ａ、１４ｂより構成され
る。アップダウンカウンタ１１は、一対のＮＡＮＤゲー
ト１４ａ、１４ｂの出力に応答してアップカウントまた
はダウンカウントされ、カウント値をＤＳＶ判定部１２
へ供給する。ＤＳＶ判定部１２は、アップダウンカウン
タ１１のカウント値が基準値より大きいときには、ＥＦ
Ｍ信号のＤＣレベルの平均値を引き下げるように指示す
る信号［Ｓ−］を発生し、逆に、小さいときには、ＥＦ
Ｍ信号の平均値を引き上げるように指示する信号［Ｓ
＋］を発生する。これらの信号［Ｓ−］、［Ｓ＋］は、
調整データ生成部１３に供給される。また、ＤＳＶ判定
部１２は、アップダウンカウンタ１１のカウント値がＤ
ＳＶ調整の条件設定に応じて任意に設定される上限値ま
たは下限値に達すると、アップダウンカウンタのカウン
ト動作を停止させる信号［Ｌ＋］または［Ｌ−］を発生
する。これらの信号［Ｌ＋］、［Ｌ−］は、一対のＮＡ
ＮＤゲート１４ａ、１４ｂの入力に供給される。調整デ
ータ生成部１３は、ＤＳＶ判定部１２からの信号［Ｓ
−］あるいは［Ｓ＋］に応答し、次のＥＦＭデータの内
容に応じたＤＳＶ調整データを生成する。３ビットのＤ
ＳＶ調整データは、上述のデータ配列の規則により、
「０００」、「１００」、「０１０」、「００１」の４
種類であり、この内、前後のＥＦＭデータの内容によっ
て付加できないものが除かれた中から最適なものが選択
される。このＤＳＶ調整データの選択では、信号［Ｓ
−］に対して次のＥＦＭデータがＥＦＭ信号のＤＣレベ
ルの平均値を引き上げるようにするものが選択され、信
号［Ｓ＋］に対して次のＥＦＭデータがＥＦＭ信号のＤ
Ｃレベルの平均値を引き上げるようにするものが選択さ
れる。The DSV adjustment data generation section is composed of an up / down counter 11, a DSV determination section 12, an adjustment data generation section 13 and NAND gates 14a and 14b. The up / down counter 11 is up-counted or down-counted in response to the outputs of the pair of NAND gates 14a and 14b, and the count value is determined by the DSV determination unit 12
Supply to When the count value of the up / down counter 11 is larger than the reference value, the DSV determination unit 12 determines the EF
A signal [S-] for instructing to lower the average value of the DC level of the M signal is generated.
A signal [S to instruct to increase the average value of the M signal [S
+] Is generated. These signals [S-] and [S +] are
It is supplied to the adjustment data generation unit 13. In addition, the DSV determination unit 12 determines that the count value of the up / down counter 11 is D
When the upper limit value or the lower limit value which is arbitrarily set according to the condition setting of the SV adjustment is reached, a signal [L +] or [L-] for stopping the counting operation of the up / down counter is generated. These signals [L +] and [L-] are a pair of NAs.
It is supplied to the inputs of the ND gates 14a and 14b. The adjustment data generation unit 13 outputs the signal [S from the DSV determination unit 12
In response to [-] or [S +], DSV adjustment data corresponding to the content of the next EFM data is generated. 3-bit D
The SV adjustment data is based on the above-mentioned data array rule.
4 of "000", "100", "010", "001"
It is the type, and of these, the most suitable one is selected from those that cannot be added depending on the contents of the preceding and following EFM data. In selecting the DSV adjustment data, the signal [S
-] Is selected so that the next EFM data raises the average value of the DC level of the EFM signal, and the next EFM data is the D of the EFM signal for the signal [S +].
Those are selected so as to raise the average value of the C level.

【００１６】ＮＡＮＤゲート１４ａは、ＥＦＭ信号の反
転信号とメインクロックとを受けてアップ信号［Ｕ］を
発生し、ＮＡＮＤゲート１４ｂは、ＥＦＭ信号とメイン
クロックとを受けてダウン信号［Ｄ］を発生する。この
アップ信号［Ｕ］及びダウン信号［Ｄ］は、それぞれア
ップダウンカウンタ１１に供給され、アップダウンカウ
ンタ１１をアップカウント及びダウンカウントする。ま
た、ＮＡＮＤゲート１４ａ、１４ｂには、ＤＳＶ判定部
１２からの信号［Ｌ＋］、［Ｌ−］がそれぞれ入力さ
れ、アップダウンカウンタ１１の動作範囲を制限するよ
うに構成される。これにより、ＥＦＭ信号がハイレベル
にあるときには、メインクロックに同期したアップ信号
［Ｕ］によってアップダウンカウンタ１１がアップカウ
ントされ、ＥＦＭ信号がロウレベルにあるときには、メ
インクロックに同期したダウン信号［Ｄ］によってアッ
プダウカウンタ１１がダウンカウントされる。そして、
アップダウンカウンタ１１のカウント値が、ＤＳＶ判定
部１２に設定される上限値あるいは下限値に達すると、
制限信号［Ｌ＋］あるいは［Ｌ−］が立ち下がってＮＡ
ＮＤゲート１４ａからのアップ信号［Ｕ］及びＮＡＮＤ
ゲート１４ｂからのダウン信号［Ｄ］の出力が停止され
る。The NAND gate 14a receives the inverted signal of the EFM signal and the main clock to generate the up signal [U], and the NAND gate 14b receives the EFM signal and the main clock to generate the down signal [D]. To do. The up signal [U] and the down signal [D] are respectively supplied to the up / down counter 11 to count up and down the up / down counter 11. Further, the NAND gates 14a and 14b are respectively configured to receive the signals [L +] and [L-] from the DSV determination unit 12 and limit the operation range of the up / down counter 11. As a result, when the EFM signal is at the high level, the up / down counter 11 is up-counted by the up signal [U] synchronized with the main clock, and when the EFM signal is at the low level, the down signal [D] synchronized with the main clock. Thus, the up-dow counter 11 is down-counted. And
When the count value of the up / down counter 11 reaches the upper limit value or the lower limit value set in the DSV determination unit 12,
NA when the limit signal [L +] or [L-] falls
Up signal [U] from ND gate 14a and NAND
The output of the down signal [D] from the gate 14b is stopped.

【００１７】このＤＳＶ調整データの発生部では、ＥＦ
Ｍ信号の過去の累計値がアップダウンカウンタ１１のカ
ウント値として保持され、その累計値に応じて次のＥＦ
Ｍデータに対する最適なＤＳＶ調整データが生成され
る。そして、ＥＦＭデータの偏りによってＥＦＭ信号の
過去の累計値、即ち、アップダウンカウンタ１１のカウ
ント値が基準値から大きくずれたときには、その値を上
限値あるいは下限値で制限することにより、ＥＦＭ信号
の一部が無視されるようになる。例えば、図３に示すよ
うにＥＦＭデータが与えられたとき、カウント動作の制
限値が基準値に対して±４に設定されているとすれば、
カウント値が基準値より４だけ大きくなったところでア
ップダウンカウンタ１１のカウント動作が停止されてカ
ウント値が固定される。このように、アップダウンカウ
ンタ１１のカウント動作が停止されている間は、ＤＳＶ
長データの発生部ではＥＦＭ信号が無視される。そし
て、ＥＦＭ信号が反転すると、すぐにアップダウンカウ
ンタ１１がダウンカウントされはじめ、カウント値が低
下してカウント動作の制限は解除される。従って、アッ
プダウンカウンタ１１のカウント動作を制限しなかった
場合（図３の破線で示すカウント値の場合）よりも、ア
ップダウンカウンタ１１のカウント値が短い時間で基準
値に近付くようになる。In this DSV adjustment data generator, the EF
The past cumulative value of the M signal is held as the count value of the up / down counter 11, and the next EF is calculated according to the cumulative value.
Optimal DSV adjustment data for M data is generated. When the past cumulative value of the EFM signal, that is, the count value of the up / down counter 11 largely deviates from the reference value due to the deviation of the EFM data, the value is limited by the upper limit value or the lower limit value, so that the EFM signal Some will be ignored. For example, when the EFM data is given as shown in FIG. 3, if the limit value of the count operation is set to ± 4 with respect to the reference value,
When the count value becomes larger than the reference value by 4, the counting operation of the up / down counter 11 is stopped and the count value is fixed. Thus, while the counting operation of the up / down counter 11 is stopped, the DSV
The EFM signal is ignored in the long data generator. Then, when the EFM signal is inverted, the up / down counter 11 immediately starts counting down, the count value decreases, and the limitation of the counting operation is released. Therefore, the count value of the up / down counter 11 comes closer to the reference value in a shorter time than in the case where the counting operation of the up / down counter 11 is not limited (the case of the count value shown by the broken line in FIG. 3).

【００１８】ここで、アップダウンカウンタ１１のカウ
ント動作を制限してＥＦＭ信号の特定期間を無視するよ
うにした場合、アップダウンカウンタ１１のカウント値
によって表されるＥＦＭ信号の過去の累計値は、不正確
なものとなる。しかしながら、ＥＦＭデータに偏りがあ
るときには、ＤＳＶ調整データによって正しい調整を行
うことができないため、ＥＦＭ信号の累計値が不正確で
あっても問題はない。この場合、ＥＦＭデータの偏りが
なくなってアップダウンカウンタ１１がカウント動作を
再開したときに、そのカウント値を短い時間で基準値に
戻すように構成した方が都合がよい。Here, when the counting operation of the up / down counter 11 is limited to ignore the specific period of the EFM signal, the past cumulative value of the EFM signal represented by the count value of the up / down counter 11 is Will be inaccurate. However, when the EFM data is biased, correct adjustment cannot be performed using the DSV adjustment data, and therefore there is no problem even if the cumulative value of the EFM signals is incorrect. In this case, it is convenient to configure the count value to return to the reference value in a short time when the up / down counter 11 restarts the counting operation because the deviation of the EFM data is eliminated.

【００１９】[0019]

【発明の効果】本発明によれば、ＥＦＭデータに偏りが
生じた場合でも、ＥＦＭ信号の一部が無視されるように
なるため、ＤＳＶ調整データの判定で判定基準となるＥ
ＦＭ信号の累計値が基準値から大きくずれることがなく
なる。これにより、ＥＦＭデータの偏りがなくなったと
きには、ＤＳＶ調整データの判定基準となるアップダウ
ンカウンタのカウント値が素早く基準値に近付くように
なり、回路の応答性が向上される。According to the present invention, even when the EFM data is biased, a part of the EFM signal is ignored, so that E, which is the criterion for the determination of the DSV adjustment data, becomes E.
The cumulative value of the FM signal does not deviate significantly from the reference value. As a result, when the bias of the EFM data is eliminated, the count value of the up / down counter, which is the determination reference of the DSV adjustment data, quickly approaches the reference value, and the responsiveness of the circuit is improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のエンコード回路の構成を示すブロック
図である。FIG. 1 is a block diagram showing a configuration of an encoding circuit of the present invention.

【図２】ＤＳＶ調整データの発生部の構成を示すブロッ
ク図である。FIG. 2 is a block diagram showing a configuration of a DSV adjustment data generation unit.

【図３】ＥＦＭデータとアップダウンカウンタのカウン
ト値の関係を示す波形図である。FIG. 3 is a waveform diagram showing a relationship between EFM data and a count value of an up / down counter.

【図４】音声データからＥＦＭデータが生成されるエン
コード処理の過程のデータのフォーマット図である。FIG. 4 is a data format diagram of a process of an encoding process in which EFM data is generated from audio data.

【図５】ＥＦＭデータとＥＦＭ信号との関係を示す波形
図である。FIG. 5 is a waveform diagram showing the relationship between EFM data and EFM signals.

【符号の説明】[Explanation of symbols]

１ シンボル生成回路 ２ パリティデータ付加回路 ３ ＥＦＭ変調回路 ４ 出力回路 １１ アップダウンカウンタ １２ ＤＳＶ判定部 １３ 調整データ発生部 １４ａ、１４ｂ ＮＡＮＤゲート 1 Symbol Generation Circuit 2 Parity Data Addition Circuit 3 EFM Modulation Circuit 4 Output Circuit 11 Up / Down Counter 12 DSV Judgment Section 13 Adjustment Data Generation Section 14a, 14b NAND Gate

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 連続して入力される一定のビット長を有
する第１のデジタルデータを変調処理して第２のデジタ
ルデータを生成し、第２のデジタルデータを連続して出
力するエンコード回路であって、上記第１のデジタルデ
ータを１データ毎に変調処理して所定のフォーマットに
従う第２のデジタルデータを生成する変調回路と、上記
第２のデジタルデータを取り込み、一定のビット長を有
する調整データを挟んでシリアルに出力する出力回路
と、を備え、上記出力回路は、出力信号の状態に応じて
カウントアップまたはカウントダウンを繰り返すと共に
カウント値が任意の範囲に制限されるアップダウンカウ
ンタを含み、そのカウント値に応じて上記調整データの
内容を決定することを特徴とするデジタルデータのエン
コード回路。1. An encoding circuit for modulating first digital data having a constant bit length, which is continuously input, to generate second digital data, and for continuously outputting the second digital data. And a modulation circuit that modulates the first digital data for each data to generate second digital data according to a predetermined format, and an adjustment that takes in the second digital data and has a constant bit length An output circuit for serially sandwiching data, and the output circuit includes an up-down counter in which a count value is limited to an arbitrary range while repeating count-up or count-down according to a state of an output signal, An encoding circuit for digital data, characterized in that the content of the adjustment data is determined according to the count value. 【請求項２】 上記デジタルデータが所定の個数単位で
まとめられた１フレーム毎に、上記第１のデジタルデー
タと同一のビット長を有するパリティデータを付加する
パリティ付加回路をさらに備え、上記パリティデータを
含む１フレーム分の上記第１のデジタルデータを上記変
調回路に供給することを特徴とする請求項１に記載のデ
ジタルデータのエンコード回路。2. The parity data is further provided with a parity adding circuit for adding parity data having the same bit length as the first digital data for each frame in which the digital data is collected in a predetermined number unit. The encoding circuit for digital data according to claim 1, wherein the first digital data for one frame including the above is supplied to the modulation circuit.