JPH09246894A - √（ｆ）ＡＧＣ回路 - Google Patents
√（ｆ）ＡＧＣ回路Info
- Publication number
- JPH09246894A JPH09246894A JP8470196A JP8470196A JPH09246894A JP H09246894 A JPH09246894 A JP H09246894A JP 8470196 A JP8470196 A JP 8470196A JP 8470196 A JP8470196 A JP 8470196A JP H09246894 A JPH09246894 A JP H09246894A
- Authority
- JP
- Japan
- Prior art keywords
- output
- fourier
- attenuation amount
- converting
- analog signal
- Prior art date
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- Pending
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- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】伝送路特性の等化を直線的に近似する従来の方
法の欠点を除去し、より精密に伝送路特性を等化出来る
√（ｆ）ＡＧＣ回路を提供する。 【解決手段】入力アナログ信号をデイジタル信号に変換
するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段に接続さ
れ、そのＡ／Ｄ変換手段の出力であるデイジタル信号を
フーリエ変換するフーリエ変換手段と、前記Ａ／Ｄ変換
手段に接続され、このＡ／Ｄ変換手段のデイジタル出力
から前記入力アナログ信号の減衰量を検出する減衰量検
出手段と、この減衰量検出手段に接続され、検出した減
衰量に基づいて前記入力アナログ信号を等化するための
係数値を選択する制御手段と、前記フーリエ変換手段と
前記制御手段とに接続され、前記フーリエ変換手段のフ
ーリエ変換出力と前記制御手段の出力である前記等化の
ための出力との積を演算する√（ｆ）ＡＧＣ処理手段
と、この√（ｆ）ＡＧＣ処理手段に接続され、その演算
結果をフーリエ逆変換するフーリエ逆変換手段とで構成
される。
法の欠点を除去し、より精密に伝送路特性を等化出来る
√（ｆ）ＡＧＣ回路を提供する。 【解決手段】入力アナログ信号をデイジタル信号に変換
するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段に接続さ
れ、そのＡ／Ｄ変換手段の出力であるデイジタル信号を
フーリエ変換するフーリエ変換手段と、前記Ａ／Ｄ変換
手段に接続され、このＡ／Ｄ変換手段のデイジタル出力
から前記入力アナログ信号の減衰量を検出する減衰量検
出手段と、この減衰量検出手段に接続され、検出した減
衰量に基づいて前記入力アナログ信号を等化するための
係数値を選択する制御手段と、前記フーリエ変換手段と
前記制御手段とに接続され、前記フーリエ変換手段のフ
ーリエ変換出力と前記制御手段の出力である前記等化の
ための出力との積を演算する√（ｆ）ＡＧＣ処理手段
と、この√（ｆ）ＡＧＣ処理手段に接続され、その演算
結果をフーリエ逆変換するフーリエ逆変換手段とで構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数特性の有る
減衰特性を等化し、また自動利得制御をする回路、特に
√（ｆ）ＡＧＣ回路に関する。
減衰特性を等化し、また自動利得制御をする回路、特に
√（ｆ）ＡＧＣ回路に関する。
【０００２】
【従来の技術】デジタル加入者伝送装置では、使用する
線路条件により線路損失が変わり、受信信号レベルが変
わるため、自動利得制御（ＡＧＣ）機能を持つ線路等化
器（√（ｆ）ＡＧＣ等化器）を使用している。
線路条件により線路損失が変わり、受信信号レベルが変
わるため、自動利得制御（ＡＧＣ）機能を持つ線路等化
器（√（ｆ）ＡＧＣ等化器）を使用している。
【０００３】このようなデジタル加入者伝送装置として
は、従来、図３および図４に示したものが知られてい
る。
は、従来、図３および図４に示したものが知られてい
る。
【０００４】図３の構成の装置は、受信信号をＡ／Ｄ変
換し、デジタル処理により√（ｆ）等化などの線路等化
処理を施し、タイミング再生などを行うように構成され
ている。
換し、デジタル処理により√（ｆ）等化などの線路等化
処理を施し、タイミング再生などを行うように構成され
ている。
【０００５】すなわち、図３において、入力アナログ信
号はＡ／Ｄ変換器３１でデジタル信号に変換され、デジ
タルフィルタであるイコライザ増幅器（√（ｆ）ＥＱ
Ｌ）３２に印加され、そのデジタル出力が、目標値にな
るように利得設定部（ＡＧＣ）３３がイコライザ増幅器
３２の利得を調整する。このようにして、√（ｆ）等化
が行われる。
号はＡ／Ｄ変換器３１でデジタル信号に変換され、デジ
タルフィルタであるイコライザ増幅器（√（ｆ）ＥＱ
Ｌ）３２に印加され、そのデジタル出力が、目標値にな
るように利得設定部（ＡＧＣ）３３がイコライザ増幅器
３２の利得を調整する。このようにして、√（ｆ）等化
が行われる。
【０００６】図４の構成の装置は、受信信号を√（ｆ）
等化した後Ａ／Ｄ変換し、デジタル信号処理により線路
等化、タイミング再生を行うように構成されている。
等化した後Ａ／Ｄ変換し、デジタル信号処理により線路
等化、タイミング再生を行うように構成されている。
【０００７】すなわち、図４において、入力アナログ信
号は、アナログ処理式の増幅器（√（ｆ）ＥＱＬ）４１
で増幅され、その後Ａ／Ｄ変換器４２でＡ／Ｄ変換さ
れ、そのデジタル出力が目標値になるように利得設定部
（ＡＧＣ）４３が増幅器４１の利得を調整するように構
成されている。上記の従来例のイコライザ増幅器３２お
よびアナログ処理形の増幅器３１はいずれも線路の損失
−周波数特性を相殺出来る利得−周波数特性を有してお
り、√（ｆ）イコライザ（ＥＱＬ）と呼ばれる。
号は、アナログ処理式の増幅器（√（ｆ）ＥＱＬ）４１
で増幅され、その後Ａ／Ｄ変換器４２でＡ／Ｄ変換さ
れ、そのデジタル出力が目標値になるように利得設定部
（ＡＧＣ）４３が増幅器４１の利得を調整するように構
成されている。上記の従来例のイコライザ増幅器３２お
よびアナログ処理形の増幅器３１はいずれも線路の損失
−周波数特性を相殺出来る利得−周波数特性を有してお
り、√（ｆ）イコライザ（ＥＱＬ）と呼ばれる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような従来例においては、例えば、図３のイコライザ増
幅器３２では複数個の可変デイジタルフィルタを有して
おり、伝送路特性の等化を直線的に近似しているに過ぎ
ず、等化の精度に問題点がある。
ような従来例においては、例えば、図３のイコライザ増
幅器３２では複数個の可変デイジタルフィルタを有して
おり、伝送路特性の等化を直線的に近似しているに過ぎ
ず、等化の精度に問題点がある。
【０００９】
【課題を解決するための手段】本発明による√（ｆ）Ａ
ＧＣ回路は、入力アナログ信号をデイジタル信号に変換
するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段に接続さ
れ、そのＡ／Ｄ変換手段の出力であるデイジタル信号を
フーリエ変換フーリエ変換手段と、前記Ａ／Ｄ変換手段
に接続され、このＡ／Ｄ変換手段のデイジタル出力から
前記入力アナログ信号の減衰量を検出する減衰量検出手
段と、この減衰量検出手段に接続され、検出した減衰量
に基づいて前記入力アナログ信号を等化するための係数
値を選択する制御手段と、前記フーリエ変換手段と前記
制御手段とに接続され、前記フーリエ変換手段のフーリ
エ変換出力と前記制御手段の出力である前記等化のため
の出力との積を演算する√（ｆ）ＡＧＣ処理手段と、こ
の√（ｆ）ＡＧＣ処理手段に接続され、その演算結果を
フーリエ逆変換するフーリエ逆変換手段とで構成され
る。
ＧＣ回路は、入力アナログ信号をデイジタル信号に変換
するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段に接続さ
れ、そのＡ／Ｄ変換手段の出力であるデイジタル信号を
フーリエ変換フーリエ変換手段と、前記Ａ／Ｄ変換手段
に接続され、このＡ／Ｄ変換手段のデイジタル出力から
前記入力アナログ信号の減衰量を検出する減衰量検出手
段と、この減衰量検出手段に接続され、検出した減衰量
に基づいて前記入力アナログ信号を等化するための係数
値を選択する制御手段と、前記フーリエ変換手段と前記
制御手段とに接続され、前記フーリエ変換手段のフーリ
エ変換出力と前記制御手段の出力である前記等化のため
の出力との積を演算する√（ｆ）ＡＧＣ処理手段と、こ
の√（ｆ）ＡＧＣ処理手段に接続され、その演算結果を
フーリエ逆変換するフーリエ逆変換手段とで構成され
る。
【００１０】さらに、本発明による√（ｆ）ＡＧＣ回路
は、入力アナログ信号をデイジタル信号に変換するＡ／
Ｄ変換手段と、このＡ／Ｄ変換手段に接続され、そのＡ
／Ｄ変換手段の出力であるデイジタル信号をフーリエ変
換するフーリエ変換手段と、前記Ａ／Ｄ変換手段に接続
され、このＡ／Ｄ変換手段のデイジタル出力から前記入
力アナログ信号の減衰量を検出する減衰量検出手段と、
この減衰量検出手段に接続され、検出した減衰量に基づ
いて前記入力アナログ信号の所望の濾波出力を得るため
のインパルス応答データを予め記憶する制御手段と、前
記フーリエ変換手段と前記制御手段とに接続され、前記
フーリエ変換手段のフーリエ変換出力と前記制御手段の
出力であるインパルス応答データとの積を演算する√
（ｆ）ＡＧＣ処理手段と、この√（ｆ）ＡＧＣ処理手段
に接続され、その演算結果をフーリエ逆変換するフーリ
エ逆変換手段とで構成される。
は、入力アナログ信号をデイジタル信号に変換するＡ／
Ｄ変換手段と、このＡ／Ｄ変換手段に接続され、そのＡ
／Ｄ変換手段の出力であるデイジタル信号をフーリエ変
換するフーリエ変換手段と、前記Ａ／Ｄ変換手段に接続
され、このＡ／Ｄ変換手段のデイジタル出力から前記入
力アナログ信号の減衰量を検出する減衰量検出手段と、
この減衰量検出手段に接続され、検出した減衰量に基づ
いて前記入力アナログ信号の所望の濾波出力を得るため
のインパルス応答データを予め記憶する制御手段と、前
記フーリエ変換手段と前記制御手段とに接続され、前記
フーリエ変換手段のフーリエ変換出力と前記制御手段の
出力であるインパルス応答データとの積を演算する√
（ｆ）ＡＧＣ処理手段と、この√（ｆ）ＡＧＣ処理手段
に接続され、その演算結果をフーリエ逆変換するフーリ
エ逆変換手段とで構成される。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて詳細に説明する。
づいて詳細に説明する。
【００１２】図１は、本発明による√（ｆ）ＡＧＣ回路
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【００１３】図１において、１０１は入力アナログ信号
をデジタル信号に変換するＡ／Ｄ変換部、１０２は、こ
のＡ／Ｄ変換器１０１に接続され、Ａ／Ｄ変換器１０１
の出力であるデジタル信号をフーリエ変換するフーリエ
変換部である。
をデジタル信号に変換するＡ／Ｄ変換部、１０２は、こ
のＡ／Ｄ変換器１０１に接続され、Ａ／Ｄ変換器１０１
の出力であるデジタル信号をフーリエ変換するフーリエ
変換部である。
【００１４】１０３は、Ａ／Ｄ変換器１０１に接続さ
れ、入力アナログ信号の減衰量を検出する減衰量検出
部、１０４は、この減衰量検出部１０３に接続され、そ
の検出した入力アナログ信号の減衰量に基づいて後述す
る等化のための係数値を選択する制御部である。
れ、入力アナログ信号の減衰量を検出する減衰量検出
部、１０４は、この減衰量検出部１０３に接続され、そ
の検出した入力アナログ信号の減衰量に基づいて後述す
る等化のための係数値を選択する制御部である。
【００１５】１０５は、前記フーリエ変換部１０２と制
御部１０４に接続され、フーリエ変換部１０２からのフ
ーリエ変換出力と制御部１０４からの等化のための係数
値との積を演算する√（ｆ）ＡＧＣ処理部、１０６は、
√（ｆ）ＡＧＣ処理部１０５に接続され、その演算結果
をフーリエ逆変換し、等化したデイジタル受信データを
出力するフーリエ逆変換部である。
御部１０４に接続され、フーリエ変換部１０２からのフ
ーリエ変換出力と制御部１０４からの等化のための係数
値との積を演算する√（ｆ）ＡＧＣ処理部、１０６は、
√（ｆ）ＡＧＣ処理部１０５に接続され、その演算結果
をフーリエ逆変換し、等化したデイジタル受信データを
出力するフーリエ逆変換部である。
【００１６】この実施例の動作は次のようになる。
【００１７】先ず、入力アナログ信号をＡ／Ｄ変換部１
０１でデイジタル信号に変換し、このデイジタル信号を
フーリエ変換部１０２および減衰量検出部１０３に入力
する。
０１でデイジタル信号に変換し、このデイジタル信号を
フーリエ変換部１０２および減衰量検出部１０３に入力
する。
【００１８】減衰量検出部１０３では、入力したデイジ
タル信号から入力アナログ信号の減衰量を検出する。具
体的には、入力アナログ信号の振幅の最大値を検出して
減衰量を求める方法と、入力アナログ信号のパワー計算
を行って減衰量を検出する方法などがある。
タル信号から入力アナログ信号の減衰量を検出する。具
体的には、入力アナログ信号の振幅の最大値を検出して
減衰量を求める方法と、入力アナログ信号のパワー計算
を行って減衰量を検出する方法などがある。
【００１９】この減衰量は制御部１０４に入力される。
制御部１０４は、この減衰量に基づいて等化のための所
望の係数値を選択する。具体的には、制御部１０４は、
減衰量に対して、これを等化するための既知のデータを
入力しておく。
制御部１０４は、この減衰量に基づいて等化のための所
望の係数値を選択する。具体的には、制御部１０４は、
減衰量に対して、これを等化するための既知のデータを
入力しておく。
【００２０】例えば、図２は、あるケーブルにおける動
作減衰量の周波数特性を示す特性図であるが、このよう
なケーブルの特性を等化するには、ｆ0 Ｈｚでは１０ｄ
Ｂ，f3Ｈｚでは２０ｄＢ，f4Ｈｚでは３０ｄＢだけ利得
を上げれば等化出来ることがわかる。つまり、f0Ｈｚに
現れる線スペクトルには１０ｄＢ，f3Ｈｚに現れる線ス
ペクトルには２０ｄＢ，f4Ｈｚでは３０ｄＢだけ利得が
上がるように、所望の係数値として積の係数値を予め入
力しておけばよいことになる。
作減衰量の周波数特性を示す特性図であるが、このよう
なケーブルの特性を等化するには、ｆ0 Ｈｚでは１０ｄ
Ｂ，f3Ｈｚでは２０ｄＢ，f4Ｈｚでは３０ｄＢだけ利得
を上げれば等化出来ることがわかる。つまり、f0Ｈｚに
現れる線スペクトルには１０ｄＢ，f3Ｈｚに現れる線ス
ペクトルには２０ｄＢ，f4Ｈｚでは３０ｄＢだけ利得が
上がるように、所望の係数値として積の係数値を予め入
力しておけばよいことになる。
【００２１】一方、フーリエ変換部１０２に入力された
Ａ／Ｄ変換部１０１からのデイジタル信号はそのサンプ
リング周期をＴとすると、そのＴに相当する基本周波
数、例えば図２の例では、f0とその整数倍の周波数に対
するスペクトルを求め、このスペクトルを√（ｆ）ＡＧ
Ｃ処理部１０５に入力する。
Ａ／Ｄ変換部１０１からのデイジタル信号はそのサンプ
リング周期をＴとすると、そのＴに相当する基本周波
数、例えば図２の例では、f0とその整数倍の周波数に対
するスペクトルを求め、このスペクトルを√（ｆ）ＡＧ
Ｃ処理部１０５に入力する。
【００２２】√（ｆ）ＡＧＣ処理部１０５では、この線
スペクトルと、この線スペクトルのそれぞれの周波数に
対応する、制御部１０４からの所望の係数値との積を演
算する。これにより、フーリエ空間で等化された等化線
スペクトルが得られたことになる。
スペクトルと、この線スペクトルのそれぞれの周波数に
対応する、制御部１０４からの所望の係数値との積を演
算する。これにより、フーリエ空間で等化された等化線
スペクトルが得られたことになる。
【００２３】この等化線スペクトルはフーリエ逆変換部
１０６に入力され、ここで線スペクトルはフーリエ逆変
換され、等化したデイジタル受信データが得られる。
１０６に入力され、ここで線スペクトルはフーリエ逆変
換され、等化したデイジタル受信データが得られる。
【００２４】なお、上記では本発明を入力信号の等化を
目的として例示したが、本発明はこれに限定されるもの
ではなく、図１の制御部１０４の予め入力しておくデー
タとして、フィルタの機能を持つように設定しておくこ
とにより、フィルタリング機能を果たすものであっても
よい。
目的として例示したが、本発明はこれに限定されるもの
ではなく、図１の制御部１０４の予め入力しておくデー
タとして、フィルタの機能を持つように設定しておくこ
とにより、フィルタリング機能を果たすものであっても
よい。
【００２５】その場合は、制御部１０４にフィルタのイ
ンパルス応答データを予め入力しておけばよい。
ンパルス応答データを予め入力しておけばよい。
【００２６】
【発明の効果】以上示したように、本発明によれば、入
力信号をフーリエ変換する手段を設けることにより、信
号の減衰量を線スペクトルで検出して等化するように構
成することにより、簡単な構成でより精密な等化を実現
出来る効果がある。
力信号をフーリエ変換する手段を設けることにより、信
号の減衰量を線スペクトルで検出して等化するように構
成することにより、簡単な構成でより精密な等化を実現
出来る効果がある。
【００２７】また、インパルス応答データを予め記憶
し、この応答データと前記フーリエ変換手段からの線ス
ペクトルとの積の演算に供する制御手段を設けることに
より、簡単な構成でフィルタリング操作が実現出来る効
果がある。
し、この応答データと前記フーリエ変換手段からの線ス
ペクトルとの積の演算に供する制御手段を設けることに
より、簡単な構成でフィルタリング操作が実現出来る効
果がある。
【図１】本発明による√（ｆ）ＡＧＣ回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】あるケーブルにおける動作減衰量の周波数特性
を示す特性図である。
を示す特性図である。
【図３】従来の線路等化器を示す構成図である。
【図４】従来の線路等化器を示す構成図である。
３１ Ａ／Ｄ変換器 ３２ √（ｆ）ＥＱＬ（イコライザ増幅器） ３３ ＡＧＣ ４１ √（ｆ）ＥＱＬ ４２ Ａ／Ｄ ４３ ＡＧＣ １０１ Ａ／Ｄ変換部 １０２ フーリエ変換部 １０３ 減衰量検出部 １０４ 制御部 １０５ √（ｆ）ＡＧＣ処理部 １０６ フーリエ逆変換部
Claims (2)
- 【請求項１】入力アナログ信号をデイジタル信号に変換
するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段に接続さ
れ、そのＡ／Ｄ変換手段の出力であるデイジタル信号を
フーリエ変換するフーリエ変換手段と、前記Ａ／Ｄ変換
手段に接続され、このＡ／Ｄ変換手段のデイジタル出力
から前記入力アナログ信号の減衰量を検出する減衰量検
出手段と、この減衰量検出手段に接続され、検出した減
衰量に基づいて前記入力アナログ信号を等化するための
係数値を選択する制御手段と、前記フーリエ変換手段と
前記制御手段とに接続され、前記フーリエ変換手段のフ
ーリエ変換出力と前記制御手段の出力である前記等化の
ための出力との積を演算する√（ｆ）ＡＧＣ処理手段
と、この√（ｆ）ＡＧＣ処理手段に接続され、その演算
結果をフーリエ逆変換するフーリエ逆変換手段とで構成
されることを特徴とする√（ｆ）ＡＧＣ回路。 - 【請求項２】入力アナログ信号をデイジタル信号に変換
するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段に接続さ
れ、そのＡ／Ｄ変換手段の出力であるデイジタル信号を
フーリエ変換するフーリエ変換手段と、前記Ａ／Ｄ変換
手段に接続され、このＡ／Ｄ変換手段のデイジタル出力
から前記入力アナログ信号の減衰量を検出する減衰量検
出手段と、この減衰量検出手段に接続され、検出した減
衰量に基づいて前記入力アナログ信号の所望の濾波出力
を得るためのインパルス応答データを予め記憶する記憶
手段と、前記フーリエ変換手段と前記制御手段とに接続
され、前記フーリエ変換手段のフーリエ変換出力と前記
制御手段の出力であるインパルス応答データとの積を演
算する√（ｆ）ＡＧＣ処理手段と、この√（ｆ）ＡＧＣ
処理手段に接続され、その演算結果をフーリエ逆変換す
るフーリエ逆変換手段とで構成されることを特徴とする
√（ｆ）ＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8470196A JPH09246894A (ja) | 1996-03-13 | 1996-03-13 | √（ｆ）ＡＧＣ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8470196A JPH09246894A (ja) | 1996-03-13 | 1996-03-13 | √（ｆ）ＡＧＣ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246894A true JPH09246894A (ja) | 1997-09-19 |
Family
ID=13837979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8470196A Pending JPH09246894A (ja) | 1996-03-13 | 1996-03-13 | √（ｆ）ＡＧＣ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246894A (ja) |
-
1996
- 1996-03-13 JP JP8470196A patent/JPH09246894A/ja active Pending
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