JPH09246567A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a thin film transistor large in ON/OFF ratio. SOLUTION: In an n-channel type thin film transistor, n-type regions 104, 106, and 107 are arranged within a region 10 for formation of a channel. By doing it this way, at the time of off operation when negative voltage is applied to a gate electrode 108, an OFF current flows to a path 109. On the other hand, at the time of ON operation when positive voltage is applied to the gate electrode 108, an ON current flows through the path 11. That is, this can make the off current hard to flow, and high ON/OFF ratio can be gotten.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本明細書に開示する発明は、薄膜
トランジスタの構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The invention disclosed in this specification relates to a structure of a thin film transistor.

【０００２】[0002]

【従来の技術】近年ガラス基板や石英基板上に形成され
た薄膜半導体を利用した薄膜トランジスタ（ＴＦＴと称
される）が盛んに研究されている。ガラス基板上に形成
されるＴＦＴは、アクティブマトリクス型の液晶表示装
置に利用するために主に研究されている。また、ＴＦＴ
は多層構造を有する各種集積回路に利用することも考え
られている。2. Description of the Related Art In recent years, thin film transistors (referred to as TFTs) using thin film semiconductors formed on glass substrates or quartz substrates have been actively researched. TFTs formed on a glass substrate are mainly studied for use in active matrix liquid crystal display devices. Also, TFT
Is also considered to be used in various integrated circuits having a multilayer structure.

【０００３】ＴＦＴを構成する薄膜半導体としては、プ
ラズマＣＶＤ法等の気相法で形成された非晶質珪素薄膜
が利用されている。また特に高い特性を得るために気相
法で形成された非晶質珪素膜を結晶化させた結晶性珪素
膜を利用する構成も知られている。As a thin film semiconductor forming a TFT, an amorphous silicon thin film formed by a vapor phase method such as a plasma CVD method is used. Also known is a structure in which a crystalline silicon film obtained by crystallizing an amorphous silicon film formed by a vapor phase method is used to obtain particularly high characteristics.

【０００４】ＴＦＴのごとき薄膜半導体装置は、絶縁表
面上に実質的に真性な薄膜半導体領域（活性層）を島状
に形成した後、ゲイト絶縁膜として、ＣＶＤ法やスパッ
タ法によって絶縁被膜を形成し、その上にゲイト電極を
形成して得られる。逆に、ゲイト電極を先に形成し、そ
の上にゲイト絶縁膜と活性層を形成する場合もある。前
者の場合においては、ソース領域／ドレイン領域は、真
性な薄膜半導体においてＮ型もしくはＰ型の不純物を拡
散（ドープ）せしめて形成される。後者の方法において
も不純物拡散の方法が用いられることもあるが、別にＮ
型もしくはＰ型の半導体被膜を形成する方法が一般的で
ある。In a thin film semiconductor device such as a TFT, a substantially intrinsic thin film semiconductor region (active layer) is formed like an island on an insulating surface, and then an insulating film is formed as a gate insulating film by a CVD method or a sputtering method. Then, it is obtained by forming a gate electrode on it. On the contrary, the gate electrode may be formed first, and the gate insulating film and the active layer may be formed thereon. In the former case, the source / drain regions are formed by diffusing (doping) N-type or P-type impurities in an intrinsic thin film semiconductor. In the latter method, the impurity diffusion method may be used, but N
A method of forming a type or P type semiconductor film is common.

【０００５】従来のＴＦＴは、Ｎ型もしくはＰ型のソー
ス領域／ドレイン領域と、実質的に真性導電型のチャネ
ル領域と、チャネル領域の上のゲイト絶縁膜とゲイト電
極とを有し、ソース領域とドレイン領域には、外部との
電気的な接続を取るために、配線・電極（それぞれ、ソ
ース電極・配線、ドレイン電極・配線と称する）が接続
されている。ＴＦＴは、これらの電極とゲイト電極の３
端子によって制御される。A conventional TFT has an N type or P type source / drain region, a channel region of substantially intrinsic conductivity type, a gate insulating film and a gate electrode on the channel region, and has a source region. Wiring / electrodes (referred to as source electrode / wiring and drain electrode / wiring, respectively) are connected to the drain region and the drain region in order to establish electrical connection with the outside. The TFT is composed of these electrodes and the gate electrode.
Controlled by terminals.

【０００６】[0006]

【発明が解決しようする課題】このような非単結晶の半
導体、中でも結晶性の非単結晶半導体（例えば、多結晶
珪素薄膜）を用いたＴＦＴにおける最大の問題点はリー
ク電流（ＯＦＦ電流）が大きいことである。The biggest problem in a TFT using such a non-single-crystal semiconductor, especially a crystalline non-single-crystal semiconductor (for example, a polycrystalline silicon thin film) is that the leak current (OFF current) is That's a big thing.

【０００７】理想的な状態では、ゲイト電極に電圧が印
加されていない、もしくは逆の電圧が印加されている際
（非選択状態、ＯＦＦ状態）においては、活性層中にチ
ャネル（電流通路）は形成されない。従って、ソース／
ドレイン間には電流は流れない。しかしながら、実際に
は、単結晶半導体において通常、観察されるリーク電流
以上の大きなリーク電流が観察される。In an ideal state, when no voltage is applied to the gate electrode or when a reverse voltage is applied (non-selected state, OFF state), a channel (current passage) is formed in the active layer. Not formed. Therefore, the source /
No current flows between the drains. However, in reality, a large leakage current larger than the leakage current normally observed in a single crystal semiconductor is observed.

【０００８】この現象は非単結晶半導体の物性に起因す
るものと考えられる。ガラス等の絶縁基板上に単結晶珪
素薄膜を形成することが困難である現状においては、こ
のリーク電流の問題を解決することが望まれている。This phenomenon is considered to be due to the physical properties of the non-single crystal semiconductor. Under the present circumstances where it is difficult to form a single crystal silicon thin film on an insulating substrate such as glass, it is desired to solve the problem of leak current.

【０００９】このような大きなリーク電流は、特にダイ
ナミックな動作（電荷保持等）の要求される用途におい
て問題となる。また、スタティックな動作の要求される
用途においても、消費電力を増加させるという問題を引
き起こす。Such a large leak current poses a problem especially in applications requiring dynamic operation (charge retention, etc.). In addition, it causes a problem of increasing power consumption even in applications requiring static operation.

【００１０】ＴＦＴの大きな用途として期待されている
液晶ディスプレー等のアクティブマトリクス回路におい
ては、ＴＦＴはマトリクスに設けられた画素のスイッチ
ングトランジスタとして動作する。In an active matrix circuit such as a liquid crystal display, which is expected to have a large use as a TFT, the TFT operates as a switching transistor of a pixel provided in the matrix.

【００１１】この際、画素電極やその補助のコンデンサ
ー（保持容量）に蓄積された電荷がリークしないことが
必要とされる。リーク電流が大きいと電荷を必要とする
時間において保持することがでず、表示される画質の低
下を招く。具体的には、表示がちらついたり、不鮮明に
なってしまうという問題を招く。At this time, it is necessary that the charges accumulated in the pixel electrode and its auxiliary capacitor (holding capacity) do not leak. If the leak current is large, the electric charge cannot be held for the required time, and the displayed image quality is degraded. Specifically, it causes a problem that the display flickers or becomes unclear.

【００１２】従来において、リーク電流が低減する方法
として、チャネル長を長くする方法がある。また、チャ
ネル幅を狭くする方法もある。Conventionally, as a method of reducing the leak current, there is a method of increasing the channel length. There is also a method of narrowing the channel width.

【００１３】しかし、このような構成は、リーク電流の
絶対値は小さくなるものの、ゲイト電極に電圧が印加さ
れている際（選択状態、ＯＮ状態）のドレイン電流（Ｏ
Ｎ電流）も同様に小さくなる。従って、ＯＮ／ＯＦＦ比
はそれ程改善されない。However, in such a configuration, although the absolute value of the leak current becomes small, the drain current (O) when the voltage is applied to the gate electrode (selected state, ON state).
Similarly, the N current) becomes smaller. Therefore, the ON / OFF ratio is not so improved.

【００１４】本明細書で開示する発明は、この点を改善
し、低ＯＦＦ電流値（低リーク電流値）であり、かつ大
きなＯＮ電流を流せる薄膜トランジスタを提供すること
を課題とする。即ち、高いＯＮ／ＯＦＦ比を有する薄膜
トランジスタを提供することを課題とする。An object of the invention disclosed in the present specification is to provide a thin film transistor which improves this point and has a low OFF current value (low leak current value) and a large ON current. That is, it is an object to provide a thin film transistor having a high ON / OFF ratio.

【００１５】[0015]

【課題を解決するための手段】本明細書で開示する発明
は、ＯＮ動作時の電流経路とＯＦＦ動作時のリーク電流
の基となるキャリアの移動経路とを異ならせることを特
徴とする。即ち、ＯＮ動作時におけるキャリア（Ｎチャ
ネル型であれば電子）の移動経路とＯＦＦ動作時のキャ
リア（Ｎチャネル型であればホール）の移動経路とを異
ならせることを特徴とする。The invention disclosed in this specification is characterized in that the current path during ON operation is different from the carrier movement path that is the basis of the leak current during OFF operation. That is, the moving path of carriers (electrons in the N-channel type) during the ON operation is different from the moving path of carriers (holes in the N-channel type) during the OFF operation.

【００１６】このような構成とすることにより、大きな
ＯＮ電流値を流すことができ、同時にＯＦＦ電流の値を
小さくすることができる。With such a structure, a large ON current value can be passed, and at the same time, the OFF current value can be reduced.

【００１７】上記のような構成を実現するために、Ｎチ
ャネル型の薄膜トランジスタであれば、実質的に真性ま
たは真性に近い導電型を有するチャネル形成領域内にＮ
型の領域を配置する。（以下Ｎチャネル型を例として説
明を加える）In order to realize the above-mentioned structure, in the case of an N-channel type thin film transistor, N is formed in a channel forming region having a conductivity type which is substantially or substantially intrinsic.
Place the mold area. (N-channel type will be added as an example below)

【００１８】一般にチャネル形成領域には、ＯＮ動作時
においてＮ型層が形成される。従って、ＯＮ動作時にお
いては、上記のＮ型の領域はチャネル形成領域を移動す
るキャリアの大きな障害とはならない。Generally, an N-type layer is formed in the channel formation region during the ON operation. Therefore, during the ON operation, the N-type region does not become a major obstacle for carriers moving in the channel formation region.

【００１９】一方、ゲイト電極に負の電圧が印加さえる
ＯＦＦ動作時においては、上記チャネル形成領域の真性
領域にはＰ型反転層が形成される。しかし、前述のＮ型
領域が存在する関係でこのＰ型半導体層はその通路幅が
狭められたり、またその経路が曲がりくねった長いもの
となる。換言すれば、前述のＮ型領域をこのＯＦＦ動作
時のＰ型反転層でなる経路（ソースとドレインを結ぶ経
路）の幅が狭くなるように、また長くなるように配置す
るのである。On the other hand, during the OFF operation in which a negative voltage is applied to the gate electrode, the P-type inversion layer is formed in the intrinsic region of the channel forming region. However, due to the existence of the N-type region, the P-type semiconductor layer has a narrow passage width or a long winding path. In other words, the N-type region is arranged such that the width of the path (path connecting the source and the drain) formed by the P-type inversion layer at the time of the OFF operation is narrow and long.

【００２０】このようにすることで、ＯＦＦ動作時にソ
ース／ドレイン間を移動するキャリアの経路をＯＮ動作
時のキャリアの移動経路（ソース／ドレイン間をつなぐ
最短距離）に比較して長くすることができる。By doing so, the carrier path that moves between the source / drain during the OFF operation can be made longer than the carrier travel path (the shortest distance connecting the source / drain) during the ON operation. it can.

【００２１】そして、ＯＦＦ動作時におけるキャリアの
移動を抑制し、ＯＦＦ電流値を下げることができる。The movement of carriers during the OFF operation can be suppressed and the OFF current value can be reduced.

【００２２】本明細書で開示する発明の一つは、図１に
その具体的な構成の一つを示すように、ドレイン領域１
０３に隣接して前記ドレイン領域よりも低濃度に不純物
を含んだ低濃度不純物領域１１０が配置されており、ソ
ース領域１０１およびドレイン領域１０３の間におい
て、ＯＮ電流の経路１１１とＯＦＦ電流の経路１０９と
が異なっていることを特徴とする。One of the inventions disclosed in this specification is, as shown in FIG.
03, a low-concentration impurity region 110 containing impurities at a concentration lower than that of the drain region is arranged, and an ON-current path 111 and an OFF-current path 109 are provided between the source region 101 and the drain region 103. And are different.

【００２３】単結晶の発明の構成は、図１にその具体的
な構成を挙げるように、ソース領域１０１と、ドレイン
領域１０３と、前記ソース領域１０１とドレイン領域１
０３との間に配置されたチャネル形成領域１０２と、前
記ドレイン領域とチャネル形成領域との間に配置された
低濃度不純物領域１１０と、を有し、前記チャネル領域
内にはソース領域及びドレイン領域と同一導電型を有す
る領域１０４、１０６、１０７が配置されており、ＯＦ
Ｆ動作時において、前記チャネル形成領域内に形成され
る反転導電型層を経由してソース領域とドレイン領域と
をつなぐ経路１０９は、チャネル形成領域を介してソー
ス領域とドレイン領域とを結ぶ距離よりも長く、前記低
濃度不純物領域１１０はドレイン領域１０３よりも低い
濃度で不純物を含んでいることを特徴とする。The constitution of the invention of the single crystal is as shown in FIG. 1 for the concrete constitution. The source region 101, the drain region 103, the source region 101 and the drain region 1
03, and a low-concentration impurity region 110 arranged between the drain region and the channel formation region, and a source region and a drain region in the channel region. Regions 104, 106 and 107 having the same conductivity type as that of
In the F operation, the path 109 connecting the source region and the drain region via the inversion conductivity type layer formed in the channel forming region is more than the distance connecting the source region and the drain region via the channel forming region. And the low concentration impurity region 110 contains impurities at a lower concentration than the drain region 103.

【００２４】他の発明の構成は、ソース領域１０１と、
ドレイン領域１０３と、前記ソース領域１０１とドレイ
ン領域１０３との間に配置されたチャネル形成領域１０
２と、前記ドレイン領域とチャネル形成領域との間に配
置された低濃度不純物領域１１０と、を有し、前記チャ
ネル領域内にはソース領域及びドレイン領域と同一導電
型を有する領域１０４、１０６、１０７が配置されてお
り、前記ソース領域及びドレイン領域と同一導電型を有
する領域によってソース領域とドレイン領域とを結ぶ距
離よりもチャネルとして機能する領域１０５の長さが長
くなっていることを特徴とする。Another aspect of the invention is that a source region 101 and
A drain region 103 and a channel forming region 10 disposed between the source region 101 and the drain region 103.
2 and a low-concentration impurity region 110 arranged between the drain region and the channel forming region, and regions 104 and 106 having the same conductivity type as the source region and the drain region in the channel region. 107 is arranged, and the region 105 functioning as a channel is longer than the distance connecting the source region and the drain region by the region having the same conductivity type as the source region and the drain region. To do.

【００２５】[0025]

【実施例】【Example】

〔実施例１〕本実施例は、本明細書に開示する発明を利
用したＮチャネル型の薄膜トランジスタの構成に関す
る。[Embodiment 1] This embodiment relates to the configuration of an N-channel thin film transistor utilizing the invention disclosed in this specification.

【００２６】図１（Ａ）に本実施例で示す薄膜トランジ
スタを上面から見た概略を示す。図１（Ａ）に示す構成
において、１０１がソース領域、１０２がチャネル形成
領域、１０３がドレイン領域である。そして、この３つ
の領域を主要な構成要素として薄膜トランジスタの活性
層１００が構成されている。FIG. 1A shows a schematic top view of the thin film transistor shown in this embodiment. In the structure shown in FIG. 1A, 101 is a source region, 102 is a channel formation region, and 103 is a drain region. Then, the active layer 100 of the thin film transistor is configured by using these three regions as main constituent elements.

【００２７】なお、チャネル形成領域１０２は、その内
部の少なくとも一部にチャネルとなる通路（ソース領域
とドレイン領域とを結ぶ通路）が形成される領域として
定義される。The channel formation region 102 is defined as a region in which a channel passage (a passage connecting a source region and a drain region) is formed in at least a part of the inside thereof.

【００２８】ソース領域１０１とドレイン領域１０３と
はＮ型を有している。また、チャネル形成領域１０２に
は実質的に真性な導電型（Ｉ型）を有している領域１０
５が形成されている。この１０５で示される領域がチャ
ネルとして機能する。なお、ＴＦＴのしきい値特性を制
御するために１０５で示される領域を弱いＰ型（一般に
Ｐ^- 型とかＰ^--型とか表記される）とすることも有効で
ある。The source region 101 and the drain region 103 have N type. Further, the channel formation region 102 has a region 10 having a substantially intrinsic conductivity type (I type).
5 are formed. The area indicated by 105 functions as a channel. In order to control the threshold value characteristic of the TFT, it is also effective to make the region indicated by 105 a weak P type (generally described as P ⁻ type or P ⁻ type).

【００２９】また１１０で示されるのはソース／ドレイ
ン領域に比較してより低濃度にＮ型不純物が添加された
低濃度不純物領域である。この領域は、ドレイン領域と
チャネル形成領域との間で強電界が形成されてしまうこ
とを抑制するためのものである。Reference numeral 110 denotes a low-concentration impurity region in which N-type impurities are added at a lower concentration than the source / drain regions. This region is for suppressing the formation of a strong electric field between the drain region and the channel formation region.

【００３０】１０４、１０６、１０７で示されるのがチ
ャネル形成領域１０２内に形成されたＮ型の領域であ
る。１０８で示されるのがゲイト電極である。Reference numerals 104, 106 and 107 denote N-type regions formed in the channel formation region 102. Denoted at 108 is a gate electrode.

【００３１】ＯＮ動作時においては、ゲイト電極１０８
に加えられる正の電圧により、静電誘導効果に従ってチ
ャネルとなる１０５の領域はＮ型化する。この状態にお
いては、１０４、１０６、１０７で示されるＮ型領域は
チャネル形成領域内においてチャネルと一体となる。従
って、ＯＮ電流の担体である電子は、チャネル形成領域
１０２の全体を１１１で示される経路で流れることにな
る。即ち、ＯＮ電流の担体である電子は、ソース領域１
０１からドレイン領域１０３へとチャネル形成領域１０
２を最短距離で横切って移動する。During the ON operation, the gate electrode 108
The positive voltage applied to the channel causes the region of the channel 105 to become N-type according to the electrostatic induction effect. In this state, the N-type regions 104, 106 and 107 are integrated with the channel in the channel forming region. Therefore, the electrons, which are carriers of the ON current, flow through the channel formation region 102 through the path indicated by 111. That is, the electrons that are carriers of the ON current are the source region 1
01 to the drain region 103 from the channel forming region 10
Move across 2 at the shortest distance.

【００３２】このＯＮ動作時における等価的な構成を図
１（Ｂ）に示す。ＯＮ状態においては、図１（Ｂ）に示
すように等価的に複数の薄膜トランジスタが直列に接続
された状態となる。FIG. 1B shows an equivalent structure at the time of this ON operation. In the ON state, a plurality of thin film transistors are equivalently connected in series as shown in FIG.

【００３３】ゲイト電極１０８に負の電圧が印加される
ＯＦＦ動作時においては、１０５で示される真性な領域
の導電型がＰ型に反転する。しかし、Ｎ型領域１０４、
１０６、１０７の領域の導電型は反転せずＮ型のままで
ある。During the OFF operation in which a negative voltage is applied to the gate electrode 108, the conductivity type of the intrinsic region 105 is inverted to P type. However, the N-type region 104,
The conductivity types of the regions 106 and 107 do not invert and remain N type.

【００３４】ＯＦＦ電流（リーク電流）は、ドレイン領
域１０３からソース領域１０１へとキャリア（この場合
はホール）がトラップ準位や不純物準位を経由して移動
することによって生じる。ここで、キャリアがドレイン
とソースを最短で結ぶ線上を移動するとした場合、ＰＮ
接合を複数回横切る必要が生じる。The OFF current (leakage current) is generated when carriers (holes in this case) move from the drain region 103 to the source region 101 via the trap level and the impurity level. Here, if carriers move on the line connecting the drain and the source at the shortest, PN
It will be necessary to traverse the bond multiple times.

【００３５】この場合、移動するキャリアは複数の障壁
を乗り越える必要がある。従って、ドレインとソースを
最短で結ぶ線上を移動するキャリアは大きな抵抗を受け
ることになる。In this case, the moving carrier needs to overcome a plurality of barriers. Therefore, the carriers moving on the line connecting the drain and the source at the shortest receive a large resistance.

【００３６】よって一般的には、ドレインからソースへ
と移動するキャリア（ホール）の移動経路として１０９
で示す経路が主になる。この経路においては、ＰＮ接合
のような障壁は存在しない。しかし、１０９で示される
経路は、ＯＮ動作時におけるチャネル長よりもはるかに
長いものなる。またその経路の幅も狭いものとなる。Therefore, in general, 109 is used as a moving path of carriers (holes) moving from the drain to the source.
The route shown by is mainly. In this path, there is no barrier like the PN junction. However, the path indicated by 109 is much longer than the channel length during ON operation. Moreover, the width of the route is also narrow.

【００３７】図１（Ｃ）に示すのは、ＯＦＦ動作時にお
ける薄膜トランジスタの状態を等価的に示したものであ
る。この場合、（Ｂ）に比較する状態に比較して（Ｃ）
に示すようにソース／ドレイン間の距離が長くなった状
態となる。FIG. 1C is an equivalent view showing the state of the thin film transistor during the OFF operation. In this case, compared to the state of comparing with (B), (C)
As shown in, the source / drain distance becomes longer.

【００３８】結果的にＯＦＦ動作時において、ドレイン
領域１０３からソース領域１０１へのキャリアの移動は
大きく抑制されることになる。そして、その結果として
ＯＦＦ電流値は大きく抑制される。As a result, the movement of carriers from the drain region 103 to the source region 101 is greatly suppressed during the OFF operation. As a result, the OFF current value is greatly suppressed.

【００３９】以上説明したように図１（Ａ）に示す構成
においては、ＯＦＦ動作時においてチャネル形成領域１
０２内に障壁となるＮ型領域１０４、１０６、１０７が
配置され、そのことによりＯＦＦ動作時のキャリアの移
動経路が制限され、ＯＦＦ電流を低減させることができ
る。As described above, in the structure shown in FIG. 1A, the channel forming region 1 is formed during the OFF operation.
The N-type regions 104, 106, and 107 that serve as barriers are arranged in the cell 02, whereby the carrier movement path during the OFF operation is limited, and the OFF current can be reduced.

【００４０】また、ＯＮ動作時はＮ型となるチャネル形
成領域１０５内において、Ｎ型の領域１０４、１０６、
１０７は大きな障壁とならない。従って、ＯＮ動作時の
キャリアの移動が阻害されず、大電流を流すことができ
る。In addition, in the channel formation region 105 which becomes N type at the time of ON operation, the N type regions 104, 106,
107 is not a big barrier. Therefore, the movement of carriers during the ON operation is not hindered, and a large current can flow.

【００４１】即ち、図１（Ｂ）と図１（Ｃ）とで対比さ
れるようにキャリアの移動に際するソース／ドレイン間
の実質的な距離をＯＮ動作時とＯＦＦ動作時とで異なら
せることができる。そしてこのことにより、ＯＮ動作時
にはより多くの電流を流すことができ、ＯＦＦ動作時に
は極力電流を流さない構成とすることができる。That is, as compared with FIG. 1 (B) and FIG. 1 (C), the substantial distance between the source / drain when the carrier moves is different between the ON operation and the OFF operation. be able to. As a result, a larger amount of current can be passed during the ON operation, and a current can be prevented from flowing during the OFF operation.

【００４２】また、このような動作を行わすことができ
る要因として、ＯＮ動作時にはチャネルの幅を広くし、
ＯＦＦ動作時にはチャネルの幅を狭くすることができる
構成としたことを挙げることができる。Further, as a factor capable of performing such an operation, the width of the channel is widened during the ON operation,
It can be mentioned that the channel width can be narrowed during the OFF operation.

【００４３】このようなＴＦＴの動作の状態を図４を用
いて説明する。図４においてＶｇはゲイト電圧（Ｖｇ＞
０）、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ
レベルを表している。The operating state of such a TFT will be described with reference to FIG. In FIG. 4, Vg is the gate voltage (Vg>
0) and Ec are conduction bands, Ev is a valence band, and Ef is a Fermi level.

【００４４】まず、Ｎチャネル型ＴＦＴがオン状態（ゲ
イトに正電圧が印加された状態）の時を考える。First, consider the case where the N-channel TFT is in the ON state (a state in which a positive voltage is applied to the gate).

【００４５】この場合、１０５で示される領域は図４
（Ｃ）のようなバンド状態となっている。即ち、電子が
半導体表面に蓄積され電子が移動し易い状態となってい
る。In this case, the area designated by 105 is shown in FIG.
The band state is as shown in (C). That is, the electrons are accumulated on the surface of the semiconductor and the electrons are easily moved.

【００４６】この時、１０４、１０６、１０７の領域に
おいては図４（Ｄ）のようなバンド状態となっている。
図４（Ｄ）の状態においては、元々フェルミレベルＥｆ
は伝導帯Ｅｃの近くに押し上げられているため、伝導体
には多数の電子が常に存在している。At this time, the bands 104, 106 and 107 are in the band state as shown in FIG.
In the state of FIG. 4D, originally the Fermi level Ef
Is pushed up near the conduction band Ec, so that many electrons are always present in the conductor.

【００４７】従って、ゲイトに正電圧を印加した場合、
１０５の領域と同様、１０４、１０６、１０７の領域も
電子が移動し易いバンド状態となっている。そして、そ
れらの領域間におけるポテンシャルバリアも大きなもの
とはならない。従って、多数キャリアである電子がソー
ス領域１０１からドレイン領域１０３へと移動する。即
ち、１１１で示される経路を電子が移動する。Therefore, when a positive voltage is applied to the gate,
Like the region 105, the regions 104, 106, and 107 are in a band state in which electrons easily move. Also, the potential barrier between those regions does not become large. Therefore, electrons, which are majority carriers, move from the source region 101 to the drain region 103. That is, the electrons move along the path indicated by 111.

【００４８】次にＮチャネル型ＴＦＴがＯＦＦ状態（ゲ
イトに負電圧が印加された状態）の場合を考える。この
時、ＯＮ動作時にチャネルとなる領域１０５においては
図４（Ａ）のようなバンド状態となっている。即ち、ホ
ールが半導体表面（ゲイト絶縁膜との界面）に集まり、
電子が払われた状態にある。このため、ソース／ドレイ
ン間の電子の移動は極めて少ないものとなる。Next, consider the case where the N-channel TFT is in the OFF state (a state in which a negative voltage is applied to the gate). At this time, the band 105 as shown in FIG. 4A is in the region 105 which becomes the channel during the ON operation. That is, holes gather on the semiconductor surface (interface with the gate insulating film),
The electron is in a paid state. Therefore, the movement of electrons between the source / drain is extremely small.

【００４９】一方、１０４、１０６、１０７で示される
Ｎ型領域は、フェルミレベルＥｆが伝導帯Ｅｃの近くへ
と押し上げられている。この状態では、ホールは少数キ
ャリアであり、半導体表面の表面に集まらない。よって
上記のＯＦＦ動作時において、上記Ｎ型領域は図４
（Ｂ）に示すように、エネルギーバンドが僅かにしか曲
がらない状態となる。即ち、ＯＦＦ動作時において１０
４、１０６、１０７で示されるＮ型領域は、そのままＮ
型を維持する。On the other hand, in the N-type regions 104, 106 and 107, the Fermi level Ef is pushed up near the conduction band Ec. In this state, the holes are minority carriers and do not collect on the surface of the semiconductor surface. Therefore, at the time of the OFF operation, the N-type region is not shown in FIG.
As shown in (B), the energy band is bent only slightly. That is, at the time of OFF operation, 10
The N-type regions denoted by 4, 106 and 107 are N-type as they are.
Maintain type.

【００５０】ＯＦＦ動作時においては、図４（Ａ）と図
４（Ｂ）を比較すれば判るようにＥｖ及びＥｃの値が異
なる。この差がポテンシャルバリアとなる。このポテン
シャルバリアが存在するためにホールにしろ電子にしろ
ソース／ドレイン間を最短距離で移動することは阻害さ
れる。During the OFF operation, the values of Ev and Ec are different, as can be seen by comparing FIG. 4 (A) and FIG. 4 (B). This difference becomes the potential barrier. Due to the existence of this potential barrier, movement of the holes or electrons at the shortest distance between the source / drain is hindered.

【００５１】図４（Ａ）に示されるようにＯＦＦ動作時
にＰ型反転層が形成される１０５の領域においては、多
数キャリアはホールとなる。しかし、上述のポテンシャ
ルバリアが存在するので、この多数キャリアが移動する
のは、１０９で示される曲がりくねった経路となる。As shown in FIG. 4A, in the region 105 where the P-type inversion layer is formed during the OFF operation, the majority carriers become holes. However, since the above-mentioned potential barrier exists, the majority carriers move along the winding path indicated by 109.

【００５２】以上の様に、ＯＮ状態では１１１で示され
る経路がキャリアの移動経路となり、ＯＦＦ状態では１
０９で示される経路がキャリアの移動経路となる。As described above, the route indicated by 111 in the ON state is the carrier movement route, and 1 in the OFF state.
The route indicated by 09 is the carrier movement route.

【００５３】また図１に示す構成においては、１１０で
示される低濃度不純物領域が配置されている。この低濃
度不純物領域１１０は、ＯＦＦ動作時において、チャネ
ル形成領域中のＮ型領域とＰ型反転層との間に形成され
る強電界を緩和するために機能する。In the structure shown in FIG. 1, a low concentration impurity region designated by 110 is arranged. The low-concentration impurity region 110 functions to relieve a strong electric field formed between the N-type region and the P-type inversion layer in the channel formation region during the OFF operation.

【００５４】この強電界を緩和させる機能は、ＯＦＦ動
作時にソース領域１０３からチャネル形成領域１０２へ
とポテンシャルバリアを乗り越えて移動するキュリア
（ホール）の移動を抑制する機能を有する。即ち、ドレ
イン領域１０３から１０９で示される経路を経由して移
動するキャリアの数をそもそも少なくするように機能す
る。The function of alleviating the strong electric field has a function of suppressing the movement of the curia (holes) moving over the potential barrier from the source region 103 to the channel forming region 102 during the OFF operation. That is, it functions to reduce the number of carriers moving via the paths shown by the drain regions 103 to 109 in the first place.

【００５５】また、低濃度不純物領域１１０は、チャネ
ル形成領域１０２とドレイン領域１０３との接合付近で
起こる劣化や接合状態の変質を抑制する効果も有してい
る。Further, the low-concentration impurity region 110 also has an effect of suppressing deterioration or deterioration of the junction state which occurs near the junction between the channel formation region 102 and the drain region 103.

【００５６】本実施例では、Ｎチャネル型の薄膜トラン
ジスタの場合の例を示した。Ｐチャネル型の薄膜トラン
ジスタの場合は、基本的にＮ型であった領域をＰ型に変
更すればよい。In this embodiment, an example of an N-channel type thin film transistor is shown. In the case of a P-channel type thin film transistor, the region that was basically N type may be changed to P type.

【００５７】〔実施例２〕本実施例は、本明細書に開示
する発明を利用した構成であって、図１に示すものとは
異なる構成に関する。図２（Ａ）に示すのが上面から見
た本実施例の薄膜トランジスタの概略である。本実施例
では、Ｎチャネル型の薄膜トランジスタの例を示す。[Embodiment 2] This embodiment relates to a configuration utilizing the invention disclosed in this specification and is different from that shown in FIG. FIG. 2A is a schematic view of the thin film transistor of this embodiment as viewed from above. In this embodiment, an example of an N-channel thin film transistor will be described.

【００５８】なお図２（Ｂ）に示すのは、図２（Ａ）に
その上面概略図を示す薄膜トランジスタの動作状態を示
す模式図である。Note that FIG. 2B is a schematic diagram showing an operating state of the thin film transistor whose schematic top view is shown in FIG.

【００５９】図２（Ａ）において、２０１が薄膜トラン
ジスタの活性層を構成する島状の珪素薄膜でなる半導体
層である。２０２はＮ型を有する領域であり、ソース領
域として機能する領域である。In FIG. 2A, 201 is a semiconductor layer formed of an island-shaped silicon thin film which constitutes an active layer of a thin film transistor. Reference numeral 202 denotes an N-type region that functions as a source region.

【００６０】２０３はゲイト電極２０６の下部に存在す
る活性層の領域でチャネル形成領域となる領域である。
チャネル形成領域２０３内にはＮ型を有する領域２０５
が形成されている。チャネル形成領域の２０５で示され
る領域以外に領域は、真性または実質的に真性な導電型
を有している。Reference numeral 203 denotes a region of the active layer existing below the gate electrode 206, which is a region for forming a channel.
A region 205 having N-type in the channel formation region 203
Are formed. Regions other than the region indicated by 205 of the channel formation region have an intrinsic or substantially intrinsic conductivity type.

【００６１】２０５で示される領域は、ＯＮ動作時には
Ｎ型となるチャネルと一体化する。また、ＯＦＦ動作時
には、反転Ｐ型層となるチャネル形成領域２０３中にお
いてＯＦＦ電流の原因となるキャリアの移動を阻害する
障壁となる。The region designated by 205 is integrated with the channel which becomes N type during the ON operation. Further, during the OFF operation, it becomes a barrier that inhibits the movement of carriers that cause the OFF current in the channel formation region 203 that becomes the inverted P-type layer.

【００６２】２０４で示されるのがＮ型を有するドレイ
ン領域である。また２０７で示されるのが、チャネル形
成領域２０３とドレイン領域２０４との間に配置された
ＬＤＤ（ライトドープドレイン）領域である。このＬＤ
Ｄ領域２０７は、ドレイン領域２０４よりも低濃度にＮ
型を付与する不純物を含んでいる。Reference numeral 204 is a drain region having an N type. Reference numeral 207 denotes an LDD (lightly doped drain) region arranged between the channel forming region 203 and the drain region 204. This LD
The D region 207 has an N concentration lower than that of the drain region 204.
Contains impurities that impart mold.

【００６３】このＬＤＤ領域２０７は、ＯＦＦ動作時に
おいて、チャネル形成領域２０３とドレイン領域２０４
との間に形成される強電界を緩和し、ＯＦＦ電流値の低
減、特性の劣化の低減といった効果を発揮する。This LDD region 207 has a channel forming region 203 and a drain region 204 when it is turned off.
The effect of alleviating the strong electric field formed between and, reducing the OFF current value and reducing the deterioration of the characteristics.

【００６４】図２（Ａ）に示す構成の動作状態を以下に
示す。図２（Ｂ）に示すのは、本実施例で示す薄膜トラ
ンジスタのＯＮ動作時とＯＦＦ動作時とにおけるドレイ
ン領域２０４からソース領域２０２へのキャリアの移動
の状態を示す模式図である。The operating state of the configuration shown in FIG. 2A is shown below. FIG. 2B is a schematic diagram showing a state of carrier movement from the drain region 204 to the source region 202 during ON operation and OFF operation of the thin film transistor described in this embodiment.

【００６５】図２の２０８で示すのは、薄膜トランジス
タのＯＮ動作時におおいてキャリアが移動する経路であ
る。ＯＮ動作時においては、ゲイト電極２０６に正の電
圧が加わり、チャネル形成領域２０３はＮ型となる。こ
の時、Ｎ型領域２０５はチャネル形成領域２０３と実質
的に一体化してしまうので、ソース領域２０２からドレ
イン領域２０４へと２０８で示す経路を通ってキャリア
（電子）は移動する。即ち、ＯＮ動作時においては、キ
ャリアの移動はソース／ドレイン間を最短距離で移動す
る。Reference numeral 208 in FIG. 2 denotes a path along which carriers move when the thin film transistor is turned on. During the ON operation, a positive voltage is applied to the gate electrode 206, and the channel forming region 203 becomes N type. At this time, since the N-type region 205 is substantially integrated with the channel forming region 203, carriers (electrons) move from the source region 202 to the drain region 204 through the route indicated by 208. That is, during ON operation, carriers move between the source / drain with the shortest distance.

【００６６】一方、ＯＦＦ動作時においてはゲイト電極
２０６には負の電圧が印加される。そして、チャネル形
成領域２０３の２０５で示される領域以外に領域の表面
はＰ型に反転する。この時、２０５で示す領域はＮ型の
まま残存する。On the other hand, during the OFF operation, a negative voltage is applied to the gate electrode 206. Then, the surface of the region other than the region 205 of the channel forming region 203 is inverted to P type. At this time, the region indicated by 205 remains N-type.

【００６７】このＯＦＦ動作時においては、Ｎ型の領域
２０５が障壁となるので、ドレイン領域２０４からソー
ス領域２０２へと移動するキャリア（ホール）の移動は
２０９や２１０で示される経路が大部分となる。During this OFF operation, since the N-type region 205 serves as a barrier, the movement of the carriers (holes) moving from the drain region 204 to the source region 202 is mostly via the paths indicated by 209 and 210. Become.

【００６８】しかし、２０９や２１０で示される経路は
ＯＮ動作時におけるキャリアの移動経路２０８に比較し
て長く、またその幅が狭い。However, the paths 209 and 210 are longer and narrower than the carrier moving path 208 during the ON operation.

【００６９】即ち、ＯＮ電流の経路は短くかつその幅が
広く、ＯＦＦ電流の経路は長くかつその幅が狭い状態と
なる。That is, the ON current path is short and wide, and the OFF current path is long and narrow.

【００７０】このようにすることにより、相対的に大き
なＯＮ電流値と小さなＯＦＦ電流値とを有する構成を実
現することができる。By doing so, a structure having a relatively large ON current value and a relatively small OFF current value can be realized.

【００７１】〔実施例３〕本実施例では、図１の薄膜ト
ランジスタの作製工程を示す。ここで説明するのは、基
本的にコプレナー型を有する薄膜トランジスタの作製工
程である。[Embodiment 3] This embodiment shows a manufacturing process of the thin film transistor of FIG. What is described here is a manufacturing process of a thin film transistor having a coplanar type basically.

【００７２】図３（Ａ）〜（Ｃ）を用いて薄膜トランジ
スタの作製工程を説明する。まず、ガラス基板や石英基
板上に図示しない下地膜を成膜する。下地膜としては、
スパッタ法により成膜された酸化珪素膜を利用する。A process for manufacturing a thin film transistor will be described with reference to FIGS. First, a base film (not shown) is formed on a glass substrate or a quartz substrate. As the base film,
A silicon oxide film formed by sputtering is used.

【００７３】次に図示しない非晶質珪素膜を減圧熱ＣＶ
Ｄ法で成膜する。次に加熱処理とレーザー光の照射を行
い、先の非晶質珪素膜を結晶化させる。こうして図示し
ない結晶性珪素膜を得る。Next, the amorphous silicon film (not shown) is subjected to decompression heat CV.
The film is formed by the D method. Next, heat treatment and laser light irradiation are performed to crystallize the above amorphous silicon film. Thus, a crystalline silicon film (not shown) is obtained.

【００７４】図示しない結晶性珪素膜を得たら、パター
ニングを行い薄膜トランジスタの活性層１００となる島
状の領域を形成する。（図３（Ａ））After obtaining a crystalline silicon film (not shown), patterning is performed to form an island-shaped region which becomes the active layer 100 of the thin film transistor. (Fig. 3 (A))

【００７５】活性層１００を形成したら、レジストマス
クやその他適当なマスクを用いて１１０で示される領域
のみに低濃度にリンをプラズマドーピング法で注入す
る。After the active layer 100 is formed, phosphorus is injected at a low concentration into the region designated by 110 by plasma doping using a resist mask or another suitable mask.

【００７６】ここでいう低濃度というのは、後にチャネ
ル形成領域中に形成されるＮ型領域やソース／ドレイン
領域よりもリン濃度が低濃度であるということである。The low concentration here means that the phosphorus concentration is lower than that of the N-type region and the source / drain regions formed later in the channel formation region.

【００７７】こうして図３（Ｂ）に示す状態を得る。次
に再度マスクを配置して、１０１、１０４、１０６、１
０７、１０３で示される領域にリンイオンをプラズマド
ーピング法でもって注入する。Thus, the state shown in FIG. 3B is obtained. Next, the mask is arranged again, and 101, 104, 106, 1
Phosphorus ions are implanted into the regions indicated by 07 and 103 by the plasma doping method.

【００７８】不純物イオンの注入が終了したら、熱処理
またはレーザー光の照射を行い、注入された不純物イオ
ンの活性化と不純物イオンの注入による損傷のアニール
とを行う。After the implantation of the impurity ions is completed, heat treatment or laser light irradiation is performed to activate the implanted impurity ions and anneal damage caused by the implantation of the impurity ions.

【００７９】こうして、ソース領域１０１、チャネル形
成領域１０２、ドレイン領域１０３、低濃度不純物領域
（ＬＤＤ領域）１１０が形成される。Thus, the source region 101, the channel formation region 102, the drain region 103, and the low concentration impurity region (LDD region) 110 are formed.

【００８０】チャネル形成領域１０２には、１０４、１
０６、１０７で示されるＮ型領域が形成される。このＮ
型領域がＯＦＦ動作時のキャリアの移動経路を長くする
ために機能する。In the channel formation region 102, 104, 1
N-type regions indicated by 06 and 107 are formed. This N
The mold region functions to lengthen the carrier movement path during the OFF operation.

【００８１】〔実施例４〕本実施例を図５を用いて説明
する。なお、図６に上面概略図を示す。本実施例のトラ
ンジスタは、ゲイト電極の位置が基板側にあるボトムゲ
イト型のものである。本実施例の半導体装置の主要な作
製工程は下記の通りである。[Embodiment 4] This embodiment will be described with reference to FIG. Note that FIG. 6 shows a schematic top view. The transistor of this embodiment is a bottom gate type in which the position of the gate electrode is on the substrate side. The main manufacturing steps of the semiconductor device of this embodiment are as follows.

【００８２】ゲイト電極・配線、ゲイト絶縁膜、半導
体活性層（薄膜半導体）の形成 ドーピングマスクの形成 ドーピングおよびドーピングされた不純物の活性化 層間絶縁物の成膜 ソース、ドレイン領域へのコンタクトホールの形成 上層の導電性材料（金属等）を用いた配線の形成Formation of Gate Electrode / Wiring, Gate Insulating Film, Semiconductor Active Layer (Thin Film Semiconductor) Doping Mask Formation Doping and Activation of Doped Impurities Deposition of Interlayer Insulator Formation of Contact Holes in Source and Drain Regions Formation of wiring using upper layer conductive material (metal etc.)

【００８３】本実施例では、特開平５−２７５４５２、
もしくは、同７−９９３１７公報に記載されるように、
ボトムゲイト型の薄膜トランジスタを得るために、自己
整合的なドーピングマスクの形成、薄膜半導体へのイオ
ンドーピングと活性化を実施する。本実施例の詳細な条
件、被膜の厚さ等は上記公報を参考にするとよい。In the present embodiment, Japanese Unexamined Patent Publication No. 5-275452,
Alternatively, as described in JP-A 7-99317,
In order to obtain a bottom-gate type thin film transistor, a self-aligned doping mask is formed, and a thin film semiconductor is ion-doped and activated. The detailed conditions of this example, the thickness of the coating, etc. may be referred to the above publication.

【００８４】まず工程を図５（Ａ）を用いて説明す
る。まず、ガラス基板５００上にゲイト電極５０９を形
成する。ガラス基板は裏面露光技術を使用するため、露
光に用いる光を透過することが要求される。First, the steps will be described with reference to FIG. First, the gate electrode 509 is formed on the glass substrate 500. Since the glass substrate uses the backside exposure technique, it is required to transmit the light used for exposure.

【００８５】ゲイト電極５０９を上面から見た状態を図
６に示す。図６において５０８が活性層を構成するシリ
コン膜である。なお、図６のＡ−Ａ’で切った断面が図
５に示す作製工程図に対応する。FIG. 6 shows a state in which the gate electrode 509 is viewed from above. In FIG. 6, reference numeral 508 is a silicon film forming an active layer. The cross section taken along the line AA 'in FIG. 6 corresponds to the manufacturing process diagram shown in FIG.

【００８６】ゲイト電極は各種金属材料やシリサイド材
料を用いて形成する。ゲイト電極５０９上にはゲイト絶
縁膜５１９として機能する酸化珪素膜をプラズマＣＶＤ
法でもって成膜する。The gate electrode is formed by using various metal materials or silicide materials. A silicon oxide film functioning as a gate insulating film 519 is formed on the gate electrode 509 by plasma CVD.
Film is formed by the method.

【００８７】さらにゲイト絶縁膜５１９上には、非晶質
のシリコン膜５０８を減圧熱ＣＶＤ法でもって成膜す
る。この非晶質珪素膜は、レーザーアニール法によって
結晶化させ結晶性珪素膜とする。さらにこれをパターニ
ングすることにより、結晶性珪素膜でなる活性層を形成
する。この活性層は図６の５０８で示すような形状を有
している。Further, an amorphous silicon film 508 is formed on the gate insulating film 519 by the low pressure thermal CVD method. This amorphous silicon film is crystallized by a laser annealing method to form a crystalline silicon film. Further, by patterning this, an active layer made of a crystalline silicon film is formed. This active layer has a shape as shown by 508 in FIG.

【００８８】次に工程を説明する。この工程は裏面露
光技術を用いる。すなわち、窒化珪素の被膜を堆積し、
その上にフォトレジストを塗布した後、裏面より光を照
射して、フォトレジストの露光をおこなう。そして、こ
れによって窒化珪素膜のエッチングをおこない、ドーピ
ングマスク５６５を得る。ドーピングマスク５６５は図
では別々になっているように見えるが、裏面露光技術を
採用したためゲイト電極５０９と同様、全て、つながっ
ている。（図５（Ｂ））Next, the steps will be described. This step uses a backside exposure technique. That is, depositing a film of silicon nitride,
After applying a photoresist thereon, the back surface is irradiated with light to expose the photoresist. Then, the silicon nitride film is etched thereby, and the doping mask 565 is obtained. Although the doping masks 565 seem to be separate in the figure, they are all connected like the gate electrode 509 because the back surface exposure technique is adopted. (FIG. 5 (B))

【００８９】次に普通のフォトリソグラフィー工程を利
用して、５００で示される部分にレジストマスクを形成
する。この５００で示されるマスクは、後にＬＤＤ領域
を形成する際に利用される。Next, a resist mask is formed at the portion indicated by 500 by using a normal photolithography process. The mask denoted by 500 is used later when forming an LDD region.

【００９０】次に工程を説明する。この工程は、公知
の不純物ドーピング法を用いておこなう。ここではＰ
（リン）イオンの注入を行う。Next, the steps will be described. This step is performed using a known impurity doping method. Where P
(Phosphorus) ion is implanted.

【００９１】この結果、ソース領域５０１、ドレイン領
域５０２、Ｎ型領域５０３〜５０５が自己整合的に形成
される。また５１で示される低濃度不純物領域（ＬＤＤ
領域）が形成される。As a result, the source region 501, the drain region 502, and the N-type regions 503 to 505 are formed in a self-aligned manner. Further, a low concentration impurity region (LDD 51)
Area) is formed.

【００９２】さらに、ドーピングによって薄膜半導体中
に導入された不純物は、ランプアニールによって活性化
される。Further, the impurities introduced into the thin film semiconductor by doping are activated by lamp annealing.

【００９３】次に工程を図５（Ｃ）を用いて説明す
る。この工程では、公知の絶縁被膜成膜技術によって、
薄膜半導体５０８、ドーピングマスク５６５を覆って、
層間絶縁物としての酸化珪素被膜５５６が形成される。
（図５（Ｃ））Next, the process will be described with reference to FIG. In this step, the well-known insulating film forming technique
Covering the thin film semiconductor 508 and the doping mask 565,
A silicon oxide film 556 is formed as an interlayer insulator.
(FIG. 5 (C))

【００９４】次に工程を図５（Ｄ）を用いて説明す
る。この工程は公知のコンタクトホール形成技術を用い
ておこなう。層間絶縁物５５６をエッチングして、ソー
ス領域５０１およびドレイン領域５０２へのコンタクト
ホール５５７、５５８を形成する。（図５（Ｄ））Next, the steps will be described with reference to FIG. This step is performed using a known contact hole forming technique. The interlayer insulator 556 is etched to form contact holes 557 and 558 to the source region 501 and the drain region 502. (FIG. 5 (D))

【００９５】次に工程を図５（Ｅ）を用いて説明す
る。この工程は公知の金属被膜成膜技術およびエッチン
グ技術を用いて行う。この工程の結果、ソース電極・配
線５１０、ドレイン電極・配線５１２が形成される。
（図５（Ｅ））Next, the steps will be described with reference to FIG. This step is performed by using a known metal film forming technique and etching technique. As a result of this step, the source electrode / wiring 510 and the drain electrode / wiring 512 are formed.
(FIG. 5E)

【００９６】〔実施例６〕本実施例を図７を用いて説明
する。本実施例のトランジスタは、ゲイト電極が薄膜半
導体の上にある、いわゆるトップゲイト型であるが、ソ
ース電極・配線、ドレイン電極・配線が活性層（薄膜半
導体）の下にある構成を有している。この構成は、正ス
タガー型と称される。本実施例の半導体装置の主要な作
製工程は下記の通りである。[Sixth Embodiment] A sixth embodiment will be described with reference to FIG. The transistor of this embodiment is a so-called top gate type in which the gate electrode is on the thin film semiconductor, but has a structure in which the source electrode / wiring and the drain electrode / wiring are under the active layer (thin film semiconductor). There is. This configuration is called a positive stagger type. The main manufacturing steps of the semiconductor device of this embodiment are as follows.

【００９７】ソース電極・配線およびドレイン電極・
配線、半導体活性層（薄膜半導体）の形成 ゲイト絶縁膜、ゲイト電極の形成 ドーピングおよびドーピングされた不純物の活性化 層間絶縁物の成膜Source electrode / wiring and drain electrode /
Formation of wiring and semiconductor active layer (thin film semiconductor) Formation of gate insulating film and gate electrode Doping and activation of doped impurities Interlayer insulation film formation

【００９８】工程を図７（Ａ）を用いて説明する。ま
ず、ガラス基板７００上にソース電極・配線７０１およ
びドレイン電極・配線７０２を形成する。ソース電極・
配線７０１およびドレイン電極・配線７０２としては、
モリブテンを用いる。その他の比較的、耐熱性の高い金
属（タングステン、クロム、タンタル、ニッケル等）を
用いてもよい。The process will be described with reference to FIG. First, the source electrode / wiring 701 and the drain electrode / wiring 702 are formed over the glass substrate 700. Source electrode
As the wiring 701 and the drain electrode / wiring 702,
Use molybdenum. Other metals having relatively high heat resistance (tungsten, chromium, tantalum, nickel, etc.) may be used.

【００９９】さらに、非晶質のシリコン膜７０３を、そ
の上に形成し、レーザーアニール法によって結晶化させ
る。（図７（Ａ））Further, an amorphous silicon film 703 is formed thereon and crystallized by a laser annealing method. (FIG. 7 (A))

【０１００】次に工程に移る。この工程においては、
公知の成膜技術によって酸化珪素膜でなるゲイト絶縁膜
７０４、アルミニウムのゲイト電極７０５〜７０７を形
成する。（図７（Ｂ））Then, the process proceeds. In this step,
A gate insulating film 704 made of a silicon oxide film and aluminum gate electrodes 705 to 707 are formed by a known film forming technique. (Fig. 7 (B))

【０１０１】次に工程に移る。この工程は、ＬＤＤ領
域を形成するためのレジストマスク７０８を配置した状
態でＰ（リン）のドーピングを行う。この結果、ソース
領域７０９、ドレイン領域７１３、Ｎ型領域７１０、７
１１が自己整合的に形成される。また、７１２で示され
る領域には不純物イオンは注入されない。Next, the process proceeds. In this step, P (phosphorus) doping is performed with a resist mask 708 for forming an LDD region being arranged. As a result, the source region 709, the drain region 713, the N-type regions 710, 7
11 is formed in a self-aligned manner. Further, impurity ions are not implanted in the region indicated by 712.

【０１０２】この後、レジストマスク７０８を取り除
き、再度のＰイオンの注入を行う。ここでは、先の工程
よりも低ドーズ量でもってＰイオンの注入を行う。After that, the resist mask 708 is removed, and P ions are implanted again. Here, P ions are implanted with a dose amount lower than that in the previous step.

【０１０３】こうして７１２で示される領域を低濃度不
純物領域とする。この領域はＬＤＤ（ライトドープドレ
イン）領域として機能する。Thus, the region indicated by 712 is set as a low concentration impurity region. This region functions as an LDD (lightly doped drain) region.

【０１０４】さらに、ドーピングによって薄膜半導体中
に導入された不純物は、レーザーアニールによって活性
化する。Further, the impurities introduced into the thin film semiconductor by doping are activated by laser annealing.

【０１０５】次に工程に移る。ここでは、公知の絶縁
被膜成膜技術によって、ゲイト電極７０５〜７０７を覆
って、層間絶縁物としての酸化珪素被膜７１４を形成す
る。こうして図７（Ｄ）に示す薄膜トランジスタを完成
させる。Then, the process proceeds. Here, a known insulating film forming technique is used to cover the gate electrodes 705 to 707 and form a silicon oxide film 714 as an interlayer insulator. Thus, the thin film transistor shown in FIG. 7D is completed.

【０１０６】〔実施例７〕本実施例は、図１（Ａ）に示
す構成において、チャネル形成領域１０２中に配置され
るＮ型領域１０４、１０５、１０７に低濃度不純物領域
８０１、８０２、８０３を設けたものである。[Embodiment 7] In this embodiment, in the structure shown in FIG. 1A, low concentration impurity regions 801, 802 and 803 are formed in N type regions 104, 105 and 107 arranged in a channel formation region 102. Is provided.

【０１０７】ここで、低濃度不純物領域８０１、８０
２、８０３は、１０４、１０５、１０７で示されるＮ型
領域よりも低濃度にＮ型を付与する不純物が添加された
領域として形成される。Here, the low concentration impurity regions 801, 80
Reference numerals 2, 803 are formed as regions to which an impurity imparting N-type is added at a lower concentration than the N-type regions 104, 105, 107.

【０１０８】ＯＦＦ動作時において、Ｎ型領域１０４、
１０５、１０７と、１０５で示されるＰ型反転層との間
には、ＰＮ接合が形成される。薄膜半導体を構成する多
結晶状態や微結晶状態においては、この接合部分で強電
界による劣化や接合状態の変化が生じやすい。During the OFF operation, the N-type region 104,
A PN junction is formed between 105 and 107 and the P-type inversion layer 105. In the polycrystalline state or the microcrystalline state that constitutes the thin film semiconductor, deterioration due to a strong electric field or change in the junction state is likely to occur at this junction.

【０１０９】図８に示す構成は、上記ＰＮ接合部分に形
成される強電界を緩和させるために８０１、８０２、８
０３で示される低濃度不純物を配置することを特徴とす
る。The structure shown in FIG. 8 has the structures 801, 802, 8 in order to relax the strong electric field formed at the PN junction.
It is characterized by arranging a low concentration impurity indicated by 03.

【０１１０】このような構成とすることによって、動作
に従う薄膜トランジスタの特性の変化や劣化を抑制する
ことができる。With such a structure, it is possible to suppress the change and deterioration of the characteristics of the thin film transistor according to the operation.

【０１１１】[0111]

【発明の効果】チャネル形成領域中にソース／ドレイン
領域と同じ導電型を有する領域を配置し、ＯＦＦ動作時
におけるＰ型反転層の経路を曲がりくねったものとする
ことにより、ＯＮ動作時とＯＦＦ動作時とのキャリアの
移動経路を異ならせることができ、大きなＯＮ／ＯＦＦ
比を得ることができる。By arranging a region having the same conductivity type as the source / drain region in the channel forming region and winding the path of the P-type inversion layer during the OFF operation, the ON operation and the OFF operation are performed. Large ON / OFF by changing the carrier movement path with time
Ratio can be obtained.

【０１１２】また、ソース／ドレイン間の耐圧を高くす
ることができ、装置の信頼性を高くすることができる。Further, the breakdown voltage between the source / drain can be increased, and the reliability of the device can be increased.

【図面の簡単な説明】[Brief description of drawings]

【図１】 薄膜トランジスタの構成と動作の状態を示す
図。FIG. 1 is a diagram showing a structure and a state of operation of a thin film transistor.

【図２】 薄膜トランジスタの構成と動作の状態を示す
図。2A and 2B are diagrams illustrating a structure and a state of operation of a thin film transistor.

【図３】 薄膜トランジスタの作製工程を示す図。FIG. 3 illustrates a manufacturing process of a thin film transistor.

【図４】 薄膜トランジスタの動作状態を示すエネルギ
ーバンド図。FIG. 4 is an energy band diagram showing an operating state of a thin film transistor.

【図５】 薄膜トランジスタの作製工程を示す図。5A to 5C are diagrams illustrating a manufacturing process of a thin film transistor.

【図６】 薄膜トランジスタの上面図。FIG. 6 is a top view of a thin film transistor.

【図７】 薄膜トランジスタの作製工程を示す図。FIG. 7 illustrates a manufacturing process of a thin film transistor.

【図８】 薄膜トランジスタの上面図。FIG. 8 is a top view of a thin film transistor.

【符号の説明】 １００ 活性層 １０１ ソース領域 １０２ チャネル形成領域 １０３ ドレイン領域 １０４ Ｎ型領域 １０５ チャネル １０６ Ｎ型領域 １０７ Ｎ型領域 １０８ ゲイト電極 １０９ ＯＦＦ動作時のキャリアの移動経路 １１０ ＬＤＤ（ライトドープドレイン）領域 １１１ ＯＮ動作時のキャリアの移動経路 ２０１ 活性層 ２０２ ソース領域 ２０３ チャネル形成領域 ２０４ ドレイン領域 ２０５ Ｎ型領域 ２０６ ゲイト電極 ２０７ ＬＤＤ領域 ２０８ ＯＮ動作時のキャリアの移動経路 ２０９、２１０ ＯＦＦ動作時のキャリアの移動経路[Description of Reference Signs] 100 active layer 101 source region 102 channel formation region 103 drain region 104 N-type region 105 channel 106 N-type region 107 N-type region 108 gate electrode 109 carrier migration path during OFF operation 110 LDD (lightly doped drain) ) Region 111 Carrier movement path during ON operation 201 Active layer 202 Source region 203 Channel formation region 204 Drain region 205 N-type region 206 Gate electrode 207 LDD region 208 Carrier movement path during ON operation 209, 210 OFF operation Carrier travel route

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】ドレイン領域に隣接して前記ドレイン領域
よりも低濃度に不純物を含んだ低濃度不純物領域が配置
されており、 ソース領域およびドレイン領域の間において、ＯＮ電流
の経路とＯＦＦ電流の経路とが異なっていることを特徴
とする半導体装置。1. A low-concentration impurity region containing an impurity at a concentration lower than that of the drain region is disposed adjacent to the drain region, and an ON-current path and an OFF-current difference are provided between the source region and the drain region. A semiconductor device having a different path. 【請求項２】請求項１において、ＯＮ電流の経路はＯＦ
Ｆ電流の経路よりも短いことを特徴とする半導体装置。2. The ON current path according to claim 1, wherein the ON current path is OF.
A semiconductor device characterized by being shorter than an F current path. 【請求項３】ソース領域と、 ドレイン領域と、 前記ソース領域とドレイン領域との間に配置されたチャ
ネル形成領域と、 前記ドレイン領域とチャネル形成領域との間に配置され
た低濃度不純物領域と、 を有し、 前記チャネル領域内にはソース領域及びドレイン領域と
同一導電型を有する領域が複数配置されており、 ＯＦＦ動作時において、前記チャネル形成領域内に形成
される反転導電型層を経由してソース領域とドレイン領
域とをつなぐ経路は、チャネル形成領域を介してソース
領域とドレイン領域とを結ぶ距離よりも長く、 前記低濃度不純物領域はドレイン領域よりも低い濃度で
不純物を含んでいることを特徴とする半導体装置。3. A source region, a drain region, a channel forming region arranged between the source region and the drain region, and a low concentration impurity region arranged between the drain region and the channel forming region. , And a plurality of regions having the same conductivity type as the source region and the drain region are arranged in the channel region, and through an inversion conductivity type layer formed in the channel formation region during an OFF operation. The path connecting the source region and the drain region is longer than the distance connecting the source region and the drain region via the channel forming region, and the low concentration impurity region contains impurities at a concentration lower than that of the drain region. A semiconductor device characterized by the above. 【請求項４】ソース領域と、 ドレイン領域と、 前記ソース領域とドレイン領域との間に配置されたチャ
ネル形成領域と、 前記ドレイン領域とチャネル形成領域との間に配置され
た低濃度不純物領域と、 を有し、 前記低濃度不純物領域はドレイン領域よりも低い濃度で
不純物を含んでおり、前記チャネル領域内にはソース領
域及びドレイン領域と同一導電型を有する領域が複数配
置されており、 前記ソース領域及びドレイン領域と同一導電型を有する
領域によってソース領域とドレイン領域とを結ぶ距離よ
りもチャネルとして機能する領域の長さが長くなってい
ることを特徴とする半導体装置。4. A source region, a drain region, a channel formation region arranged between the source region and the drain region, and a low concentration impurity region arranged between the drain region and the channel formation region. The low-concentration impurity region contains impurities at a lower concentration than the drain region, and a plurality of regions having the same conductivity type as the source region and the drain region are arranged in the channel region, A semiconductor device in which a region functioning as a channel is longer than a distance connecting a source region and a drain region by a region having the same conductivity type as the source region and the drain region.