JPH09246403A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09246403A JPH09246403A JP8055915A JP5591596A JPH09246403A JP H09246403 A JPH09246403 A JP H09246403A JP 8055915 A JP8055915 A JP 8055915A JP 5591596 A JP5591596 A JP 5591596A JP H09246403 A JPH09246403 A JP H09246403A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題解決手段】 (i-a) 半導体基板に、少なくとも1
つの第1導電型不純物領域を形成し、(ii-a)該第1導電
型不純物領域上にゲート絶縁膜及びゲート電極を形成
し、該ゲート電極に対して自己整合的に第2導電型不純
物拡散層を形成することにより複数のトランジスタを構
成させ、(iii-a) 前記第2導電型不純物拡散層の外周部
に第2導電型低濃度不純物層を形成し、(iv-a)前記複数
のトランジスタ間の所望の領域に、第1導電型不純物イ
オンを注入して素子分離領域を形成する半導体装置の製
造方法。 【効果】 ロコス膜を形成することなく素子分離を実現
できる。
つの第1導電型不純物領域を形成し、(ii-a)該第1導電
型不純物領域上にゲート絶縁膜及びゲート電極を形成
し、該ゲート電極に対して自己整合的に第2導電型不純
物拡散層を形成することにより複数のトランジスタを構
成させ、(iii-a) 前記第2導電型不純物拡散層の外周部
に第2導電型低濃度不純物層を形成し、(iv-a)前記複数
のトランジスタ間の所望の領域に、第1導電型不純物イ
オンを注入して素子分離領域を形成する半導体装置の製
造方法。 【効果】 ロコス膜を形成することなく素子分離を実現
できる。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には、LOCOS膜を用いることな
く素子分離されている半導体装置の製造方法に関する。
法に関し、より詳細には、LOCOS膜を用いることな
く素子分離されている半導体装置の製造方法に関する。
【0002】
【従来の技術】MOSデバイスにおいては、PN接合、
低誘電体膜又はそれらの両方を利用することにより素子
分離がなされており、これら素子分離技術は、パンチス
ルーによる素子耐圧の低下、ゲート配線やメタル配線に
よる寄生トランジスタのチャネルの形成を防止するため
に行われている。
低誘電体膜又はそれらの両方を利用することにより素子
分離がなされており、これら素子分離技術は、パンチス
ルーによる素子耐圧の低下、ゲート配線やメタル配線に
よる寄生トランジスタのチャネルの形成を防止するため
に行われている。
【0003】従来のマスクROMは、図15に示したよ
うに、PN接合分離を用いたメモリセルアレイ部(以後
フラットセルと称する)Mとロコス分離47を用いた周
辺回路部Cで構成されていた。その製造方法を図面に基
づいて説明する。シリコン基板40に、表面濃度が1×
1017/cm3 程度のPウェル42を形成する。次い
で、シリコン基板40上全面に酸化膜及びシリコン窒化
膜を形成し、通常のフォトリソグラフィとエッチング技
術により、ロコス膜を形成する領域に窓を有するレジス
トパターンを形成する。このレジストパターンをマスク
としてシリコン窒化膜をパターニングする。
うに、PN接合分離を用いたメモリセルアレイ部(以後
フラットセルと称する)Mとロコス分離47を用いた周
辺回路部Cで構成されていた。その製造方法を図面に基
づいて説明する。シリコン基板40に、表面濃度が1×
1017/cm3 程度のPウェル42を形成する。次い
で、シリコン基板40上全面に酸化膜及びシリコン窒化
膜を形成し、通常のフォトリソグラフィとエッチング技
術により、ロコス膜を形成する領域に窓を有するレジス
トパターンを形成する。このレジストパターンをマスク
としてシリコン窒化膜をパターニングする。
【0004】その後、レジストパターンを除去し、シリ
コン窒化膜をマスクとして、ロコス膜が形成される領域
の直下にチャネルストップを形成するため、全面にボロ
ンを、15keV、7×1013/cm2 のドーズで注入
する。続いて、シリコン窒化膜をマスクとして950℃
でパイロ酸化を行い、ロコス膜47を600nmの膜厚
で形成する。この際、ロコス膜47直下にはチャネルス
トッパー48が形成される。
コン窒化膜をマスクとして、ロコス膜が形成される領域
の直下にチャネルストップを形成するため、全面にボロ
ンを、15keV、7×1013/cm2 のドーズで注入
する。続いて、シリコン窒化膜をマスクとして950℃
でパイロ酸化を行い、ロコス膜47を600nmの膜厚
で形成する。この際、ロコス膜47直下にはチャネルス
トッパー48が形成される。
【0005】その後、熱リン酸を用いてシリコン窒化膜
を除去する。次に、Pウェル42に形成するNチャネル
トランジスタのしきい値を調整するためにボロンを20
keV、2.5×1012/cm2 のドーズで注入する。
次いで、レジストパターンをマスクとして用いて、砒素
を40keV、2×1015/cm2 のドーズで注入す
る。このレジストパターンを除去し、次いで900℃で
30分間アニールし、メモリセルアレイ部にビットライ
ン拡散配線51を形成する。
を除去する。次に、Pウェル42に形成するNチャネル
トランジスタのしきい値を調整するためにボロンを20
keV、2.5×1012/cm2 のドーズで注入する。
次いで、レジストパターンをマスクとして用いて、砒素
を40keV、2×1015/cm2 のドーズで注入す
る。このレジストパターンを除去し、次いで900℃で
30分間アニールし、メモリセルアレイ部にビットライ
ン拡散配線51を形成する。
【0006】次に、通常の方法によりゲート電極52を
形成する。周辺回路部Cにおいてはフォトレジスト、メ
モリセルアレイ部Mにおいてはゲート電極52をマスク
として、ボロンを20keV、3×1013/cm2 のド
ーズで注入し、ビットライン拡散配線51間を分離する
接合分離(図示せず)を形成する。フォトレジストを除
去し、その後、酸化膜を250nm堆積し、エッチバッ
クしてゲート電極52側壁にスペーサ55を形成する。
メモリセルアレイ部Mをマスクするためのフォトレジス
トを用いて周辺回路部CにN+ 拡散層57を形成する。
形成する。周辺回路部Cにおいてはフォトレジスト、メ
モリセルアレイ部Mにおいてはゲート電極52をマスク
として、ボロンを20keV、3×1013/cm2 のド
ーズで注入し、ビットライン拡散配線51間を分離する
接合分離(図示せず)を形成する。フォトレジストを除
去し、その後、酸化膜を250nm堆積し、エッチバッ
クしてゲート電極52側壁にスペーサ55を形成する。
メモリセルアレイ部Mをマスクするためのフォトレジス
トを用いて周辺回路部CにN+ 拡散層57を形成する。
【0007】次に、フォトレジストを用いて、メモリセ
ルアレイ部Mに、ROMのプログラミングのために所望
のチャネル領域59にボロンを180keV、2×10
14/cm2 のドーズで注入し、しきい値電圧の高いトラ
ンジスタを形成する。フォトレジストを除去し、通常の
方法を用いて層間絶縁膜60、61、コンタクトホー
ル、メタル配線62を形成し、マスクROMを完成す
る。
ルアレイ部Mに、ROMのプログラミングのために所望
のチャネル領域59にボロンを180keV、2×10
14/cm2 のドーズで注入し、しきい値電圧の高いトラ
ンジスタを形成する。フォトレジストを除去し、通常の
方法を用いて層間絶縁膜60、61、コンタクトホー
ル、メタル配線62を形成し、マスクROMを完成す
る。
【0008】次に、特開昭57−56963号公報に示
されているような従来の接合分離方法を説明する。ま
ず、図16に示したように、P型シリコン基板70にN
+ 拡散層71を形成する。次いで、図17に示したよう
に、フォトレジスト72を形成し、このフォトレジスト
72をマスクとしてボロンを2×1014/cm2 で注入
し、P+ 拡散層73を形成する。
されているような従来の接合分離方法を説明する。ま
ず、図16に示したように、P型シリコン基板70にN
+ 拡散層71を形成する。次いで、図17に示したよう
に、フォトレジスト72を形成し、このフォトレジスト
72をマスクとしてボロンを2×1014/cm2 で注入
し、P+ 拡散層73を形成する。
【0009】続いて、フォトレジスト72を除去し、図
18に示したように、不純物の活性化と結晶の回復のた
めの熱処理を行って接合分離を完成する。
18に示したように、不純物の活性化と結晶の回復のた
めの熱処理を行って接合分離を完成する。
【0010】
【発明が解決しようとする課題】上記のようなマスクR
OMの周辺回路部でのロコス分離工程は、マスクROM
製造工程の10〜15%を占め、3〜4日を必要とする
ため、製造日数及び製造コストの増加を招く。また、ロ
コス分離は、基板表面の凹凸を大きくするため、微細加
工の妨げとなり、歩留りの低下を招く等の問題があっ
た。
OMの周辺回路部でのロコス分離工程は、マスクROM
製造工程の10〜15%を占め、3〜4日を必要とする
ため、製造日数及び製造コストの増加を招く。また、ロ
コス分離は、基板表面の凹凸を大きくするため、微細加
工の妨げとなり、歩留りの低下を招く等の問題があっ
た。
【0011】一方、メモリセルアレイ部でのPN接合分
離は、拡散ビットライン間のパンチスルーによる耐圧の
低下及びメタル配線によって発生する寄生トランジスタ
のチャネル反転を抑制するためになされるものである
が、寄生トランジスタのチャネル反転を抑制したいゲー
ト電極下は、薄いゲート絶縁膜しか形成されていないた
め、現在用いられているウェル濃度あるいはPN接合分
離濃度ではゲート電極による寄生トランジスタのチャネ
ル反転を抑制することができない。よって、周辺回路の
素子分離に使用することができなかった。
離は、拡散ビットライン間のパンチスルーによる耐圧の
低下及びメタル配線によって発生する寄生トランジスタ
のチャネル反転を抑制するためになされるものである
が、寄生トランジスタのチャネル反転を抑制したいゲー
ト電極下は、薄いゲート絶縁膜しか形成されていないた
め、現在用いられているウェル濃度あるいはPN接合分
離濃度ではゲート電極による寄生トランジスタのチャネ
ル反転を抑制することができない。よって、周辺回路の
素子分離に使用することができなかった。
【0012】また、PN接合分離は、ゲート電極による
寄生トランジスタのチャネル反転を抑制することを目的
とするため高濃度に形成することが必要であるが、拡散
層に接して配置させる場合には接合容量の増大及び接合
耐圧の低下を招く。例えば、図4に示したように、PN
接合分離表面の不純物濃度の増加に対応して接合耐圧が
低下する。よって、5V動作のデバイスで、PN接合分
離表面の不純物濃度が3×1017/cm3 程度以上の場
合には、接合耐圧6V以上を得るのは不可能であった。
PN接合分離表面の不純物濃度を1×1018/cm3 程
度以上とある程度高濃度に維持したまま、必要最小限の
接合耐圧6Vを得るためには、図19に示したように、
PN接合分離−拡散層間距離を0.4μm以上確保する
必要がある。また、さらに重ね合わせマージンと接合分
離からの横方向の不純物の拡散を考慮すると、図20に
示すように、0.6μm以上のスペースが必要となり、
素子を微細化できないという問題があった。
寄生トランジスタのチャネル反転を抑制することを目的
とするため高濃度に形成することが必要であるが、拡散
層に接して配置させる場合には接合容量の増大及び接合
耐圧の低下を招く。例えば、図4に示したように、PN
接合分離表面の不純物濃度の増加に対応して接合耐圧が
低下する。よって、5V動作のデバイスで、PN接合分
離表面の不純物濃度が3×1017/cm3 程度以上の場
合には、接合耐圧6V以上を得るのは不可能であった。
PN接合分離表面の不純物濃度を1×1018/cm3 程
度以上とある程度高濃度に維持したまま、必要最小限の
接合耐圧6Vを得るためには、図19に示したように、
PN接合分離−拡散層間距離を0.4μm以上確保する
必要がある。また、さらに重ね合わせマージンと接合分
離からの横方向の不純物の拡散を考慮すると、図20に
示すように、0.6μm以上のスペースが必要となり、
素子を微細化できないという問題があった。
【0013】本発明は、上記問題に鑑みなされたもので
あり、隣接するトランジスタ間の分離としてロコス分離
を用いることなく、接合耐圧と接合容量とをデバイス動
作上問題のない程度に制御した接合分離を用いることに
より、製造コスト、製造日数、製造歩留り、微細加工性
を向上させ、信頼性の高い半導体装置の製造方法を提供
することを目的としている。
あり、隣接するトランジスタ間の分離としてロコス分離
を用いることなく、接合耐圧と接合容量とをデバイス動
作上問題のない程度に制御した接合分離を用いることに
より、製造コスト、製造日数、製造歩留り、微細加工性
を向上させ、信頼性の高い半導体装置の製造方法を提供
することを目的としている。
【0014】
【課題を解決するための手段】本発明によれば、(i-a)
半導体基板に、少なくとも1つの第1導電型不純物領域
を形成し、(ii-a)該第1導電型不純物領域上にゲート絶
縁膜及びゲート電極を形成し、該ゲート電極に対して自
己整合的に第2導電型不純物拡散層を形成することによ
り複数のトランジスタを構成させ、(iii-a) 前記第2導
電型不純物拡散層の外周部に第2導電型低濃度不純物層
を形成し、(iv-a)前記複数のトランジスタ間の所望の領
域に、第1導電型不純物イオンを注入して素子分離領域
を形成する半導体装置の製造方法が提供される。
半導体基板に、少なくとも1つの第1導電型不純物領域
を形成し、(ii-a)該第1導電型不純物領域上にゲート絶
縁膜及びゲート電極を形成し、該ゲート電極に対して自
己整合的に第2導電型不純物拡散層を形成することによ
り複数のトランジスタを構成させ、(iii-a) 前記第2導
電型不純物拡散層の外周部に第2導電型低濃度不純物層
を形成し、(iv-a)前記複数のトランジスタ間の所望の領
域に、第1導電型不純物イオンを注入して素子分離領域
を形成する半導体装置の製造方法が提供される。
【0015】また、本発明によれば、メモリセルアレイ
部と周辺回路部とからなる半導体装置を製造するに際し
て、(i-b) 半導体基板におけるメモリセルアレイ部と周
辺回路部とにそれぞれ少なくとも1つの第1導電型不純
物領域を形成し、(ii-b)前記メモリセルアレイ部に、複
数の互いに平行する不純物拡散層を形成し、(iii-b)
(a)前記周辺回路部の第1導電型不純物領域内に、第
2導電型不純物拡散層とその外周に位置する第2導電型
低濃度不純物層とを形成し、(a)の前又は後に、
(b)前記メモリセルアレイ部及び周辺回路部の半導体
基板上にゲート絶縁膜とゲート電極とを形成し、(iv-b)
全面に第1導電型不純物を注入し、(v-b) 第1導電型不
純物イオンを、前記メモリセルアレイ部における所望の
ゲート電極下に注入してメモリセルへの書き込みを行う
と同時に、前記周辺回路部における所望の領域に注入し
て素子分離領域を形成するマスクROMの製造方法が提
供される。
部と周辺回路部とからなる半導体装置を製造するに際し
て、(i-b) 半導体基板におけるメモリセルアレイ部と周
辺回路部とにそれぞれ少なくとも1つの第1導電型不純
物領域を形成し、(ii-b)前記メモリセルアレイ部に、複
数の互いに平行する不純物拡散層を形成し、(iii-b)
(a)前記周辺回路部の第1導電型不純物領域内に、第
2導電型不純物拡散層とその外周に位置する第2導電型
低濃度不純物層とを形成し、(a)の前又は後に、
(b)前記メモリセルアレイ部及び周辺回路部の半導体
基板上にゲート絶縁膜とゲート電極とを形成し、(iv-b)
全面に第1導電型不純物を注入し、(v-b) 第1導電型不
純物イオンを、前記メモリセルアレイ部における所望の
ゲート電極下に注入してメモリセルへの書き込みを行う
と同時に、前記周辺回路部における所望の領域に注入し
て素子分離領域を形成するマスクROMの製造方法が提
供される。
【0016】
【発明の実施の形態】本発明の半導体装置の製造方法に
おいて利用される半導体基板としては、通常半導体装置
及びマクスROM等を形成することができる基板であれ
ば特に限定されるものではないが、シリコン基板が好ま
しい。工程(i-a) において、半導体基板に少なくとも1
つのP型又はN型の不純物領域を形成する。この不純物
領域の大きさ及び数等は、その上に形成する回路等によ
り適宜選択することができるが、半導体基板の略全面を
P型又はN型の1つの不純物領域としてもよいし、半導
体基板に相補型回路等を形成するために、一対のP型及
びN型の不純物領域、または2以上のP型及びN型の不
純物領域を形成してもよい。
おいて利用される半導体基板としては、通常半導体装置
及びマクスROM等を形成することができる基板であれ
ば特に限定されるものではないが、シリコン基板が好ま
しい。工程(i-a) において、半導体基板に少なくとも1
つのP型又はN型の不純物領域を形成する。この不純物
領域の大きさ及び数等は、その上に形成する回路等によ
り適宜選択することができるが、半導体基板の略全面を
P型又はN型の1つの不純物領域としてもよいし、半導
体基板に相補型回路等を形成するために、一対のP型及
びN型の不純物領域、または2以上のP型及びN型の不
純物領域を形成してもよい。
【0017】不純物領域は、P型又はN型の不純物とし
て、ボロンや、As又はP等を、公知の方法により半導
体基板にイオン注入することにより形成することができ
る。この際の不純物イオンは、得られる不純物領域の不
純物濃度に応じて適宜調整することができ、例えば、5
×1012〜1×1014/cm2 程度のドーズで、不純物
領域が所望の動作をすることができる深さになるような
注入エネルギー、例えば20〜180keV程度で注入
することが好ましい。なお、不純物領域の不純物濃度、
表面濃度が5×1016〜2×1017/cm3 程度が好ま
しい。
て、ボロンや、As又はP等を、公知の方法により半導
体基板にイオン注入することにより形成することができ
る。この際の不純物イオンは、得られる不純物領域の不
純物濃度に応じて適宜調整することができ、例えば、5
×1012〜1×1014/cm2 程度のドーズで、不純物
領域が所望の動作をすることができる深さになるような
注入エネルギー、例えば20〜180keV程度で注入
することが好ましい。なお、不純物領域の不純物濃度、
表面濃度が5×1016〜2×1017/cm3 程度が好ま
しい。
【0018】工程(ii-a)において、上述の不純物領域上
にゲート絶縁膜及びゲート電極を形成し、ゲート電極に
対して自己整合的に、不純物領域と異なる導電型の不純
物拡散層を形成することにより複数のトランジスタを構
成させる。これらのトランジスタを構成するゲート絶縁
膜としては、SiO2 が好ましく、ゲート電極として
は、通常配線層として用いることができる材料であれば
特に限定されるものではなく、ポリシリコン、シリサイ
ド、ポリサイド等を用いることができる。これらSiO
2 、ポリシリコン、シリサイド、ポリサイド等はCVD
法又はスパッタリング法等の公知の方法で形成すること
ができる。それらの膜厚は、特に限定されるものではな
く、形成するトランジスタ等の大きさに応じて適宜調整
することができる。ゲート電極にはサイドウォールスペ
ーサを有していてもよく、拡散層としてはLDD構造等
を有していてもよい。また、拡散層を形成する場合、ゲ
ート電極の他に、所望の形状を有するマスクパターンを
形成し、このマスクパターンをマスクとして用いてもよ
い。
にゲート絶縁膜及びゲート電極を形成し、ゲート電極に
対して自己整合的に、不純物領域と異なる導電型の不純
物拡散層を形成することにより複数のトランジスタを構
成させる。これらのトランジスタを構成するゲート絶縁
膜としては、SiO2 が好ましく、ゲート電極として
は、通常配線層として用いることができる材料であれば
特に限定されるものではなく、ポリシリコン、シリサイ
ド、ポリサイド等を用いることができる。これらSiO
2 、ポリシリコン、シリサイド、ポリサイド等はCVD
法又はスパッタリング法等の公知の方法で形成すること
ができる。それらの膜厚は、特に限定されるものではな
く、形成するトランジスタ等の大きさに応じて適宜調整
することができる。ゲート電極にはサイドウォールスペ
ーサを有していてもよく、拡散層としてはLDD構造等
を有していてもよい。また、拡散層を形成する場合、ゲ
ート電極の他に、所望の形状を有するマスクパターンを
形成し、このマスクパターンをマスクとして用いてもよ
い。
【0019】また、この場合の拡散層の不純物濃度は1
×1020〜1×1021/cm3 程度が好ましく、イオン
注入量は、1×1015〜3×1015/cm2 程度が好ま
しい。この際の注入エネルギーは、形成するトランジス
タの大きさ及び拡散層の深さ等により適宜調整すること
ができるが、20〜50keV程度が好ましい。また、
この際のイオン注入は、半導体基板に対して略90°の
角度をなす方向から行うことが好ましい。なお、この
際、ゲート電極にサイドウォールスペーサを形成するな
どして、LDD構造を有する拡散層としてもよい。ま
た、本発明の製造方法においては、ゲート電極をマスク
として拡散層を形成する場合について述べているが、上
記の構成を有する半導体装置を形成する場合には、ま
ず、レジストパターンを用いて拡散層を複数個形成した
のち、ゲート電極をこの拡散層に直行するように形成す
ることもできる。
×1020〜1×1021/cm3 程度が好ましく、イオン
注入量は、1×1015〜3×1015/cm2 程度が好ま
しい。この際の注入エネルギーは、形成するトランジス
タの大きさ及び拡散層の深さ等により適宜調整すること
ができるが、20〜50keV程度が好ましい。また、
この際のイオン注入は、半導体基板に対して略90°の
角度をなす方向から行うことが好ましい。なお、この
際、ゲート電極にサイドウォールスペーサを形成するな
どして、LDD構造を有する拡散層としてもよい。ま
た、本発明の製造方法においては、ゲート電極をマスク
として拡散層を形成する場合について述べているが、上
記の構成を有する半導体装置を形成する場合には、ま
ず、レジストパターンを用いて拡散層を複数個形成した
のち、ゲート電極をこの拡散層に直行するように形成す
ることもできる。
【0020】工程(iii-a) において、不純物拡散層の外
周部にこれと同じ導電型で低濃度不純物層を形成する。
この低濃度不純物層は、後に、この不純物層に接して素
子分離のための異なる導電型の不純物が注入された場
合、逆導電型の低濃度不純物層に変換する。この際の低
濃度拡散層は、最終的に得られる半導体装置が所望の接
合耐圧を得るに足りる不純物濃度を有し、かつ動作電圧
で形成される空乏層の幅と実質的に同程度の幅を有する
ものである。いいかえれば、トランジスタの拡散層の外
周部における低濃度不純物層は、図5の太線に示すよう
に、所望の濃度及び幅を有することにより、所望の接合
耐圧を得ることができる。例えば、図6に示したよう
に、低濃度不純物層の濃度を1×1017/cm3 とした
場合、低濃度層の幅を最低約0.3μmとなるように配
置すれば、接合耐圧10Vを得ることができ、トランジ
スタを5Vで動作させることにより、空乏層の幅Yが低
濃度層の幅と同程度まで広がる。このように、トランジ
スタの動作電圧に応じて適当な接合耐圧が得られるよう
に低濃度不純物層の濃度と幅とを決定することが必要で
ある。また、電源電圧として5V程度を使用する場合に
は、低濃度不純物層の濃度は3×1017/cm3 、低濃
度不純物層の幅は0.1μm程度が好ましい。このとき
接合耐圧は6Vとなり、動作には十分である。また、5
V動作中における空乏層の幅Yは実質的に低濃度層の幅
と同程度となる。具体的には、先の工程で形成したレジ
ストパターンを用い、半導体基板の表面に対して90°
の角度をなす軸を中心に回転させながら、基板表面の法
線方向に対して略45〜60°の角度をなす方向からイ
オン注入を行うことがこのましい。イオンの注入エネル
ギーは、用いるイオン種、不純物領域の不純物濃度、拡
散層の深さ、注入角度等により適宜調整することができ
るが、例えば、リンの場合には150〜200keV程
度が好ましい。この際のイオン注入は、7×1017〜2
×1018/cm3 の濃度の低濃度層が得られるように、
5×1013〜1×1014/cm2 程度のドーズで行うこ
とが好ましい。
周部にこれと同じ導電型で低濃度不純物層を形成する。
この低濃度不純物層は、後に、この不純物層に接して素
子分離のための異なる導電型の不純物が注入された場
合、逆導電型の低濃度不純物層に変換する。この際の低
濃度拡散層は、最終的に得られる半導体装置が所望の接
合耐圧を得るに足りる不純物濃度を有し、かつ動作電圧
で形成される空乏層の幅と実質的に同程度の幅を有する
ものである。いいかえれば、トランジスタの拡散層の外
周部における低濃度不純物層は、図5の太線に示すよう
に、所望の濃度及び幅を有することにより、所望の接合
耐圧を得ることができる。例えば、図6に示したよう
に、低濃度不純物層の濃度を1×1017/cm3 とした
場合、低濃度層の幅を最低約0.3μmとなるように配
置すれば、接合耐圧10Vを得ることができ、トランジ
スタを5Vで動作させることにより、空乏層の幅Yが低
濃度層の幅と同程度まで広がる。このように、トランジ
スタの動作電圧に応じて適当な接合耐圧が得られるよう
に低濃度不純物層の濃度と幅とを決定することが必要で
ある。また、電源電圧として5V程度を使用する場合に
は、低濃度不純物層の濃度は3×1017/cm3 、低濃
度不純物層の幅は0.1μm程度が好ましい。このとき
接合耐圧は6Vとなり、動作には十分である。また、5
V動作中における空乏層の幅Yは実質的に低濃度層の幅
と同程度となる。具体的には、先の工程で形成したレジ
ストパターンを用い、半導体基板の表面に対して90°
の角度をなす軸を中心に回転させながら、基板表面の法
線方向に対して略45〜60°の角度をなす方向からイ
オン注入を行うことがこのましい。イオンの注入エネル
ギーは、用いるイオン種、不純物領域の不純物濃度、拡
散層の深さ、注入角度等により適宜調整することができ
るが、例えば、リンの場合には150〜200keV程
度が好ましい。この際のイオン注入は、7×1017〜2
×1018/cm3 の濃度の低濃度層が得られるように、
5×1013〜1×1014/cm2 程度のドーズで行うこ
とが好ましい。
【0021】なお、上記工程の後、工程(iv-a)の前に、
不純物領域と同じ導電型の不純物イオンを基板上全面に
イオン注入してもよい。この際の全面イオン注入は、例
えば不純物領域の表面濃度が3×1017〜1×1018/
cm3 程度の場合には、1×1013〜3×1013/cm
2 のドーズ、20〜70keVの注入エネルギーで行う
ことが好ましい。
不純物領域と同じ導電型の不純物イオンを基板上全面に
イオン注入してもよい。この際の全面イオン注入は、例
えば不純物領域の表面濃度が3×1017〜1×1018/
cm3 程度の場合には、1×1013〜3×1013/cm
2 のドーズ、20〜70keVの注入エネルギーで行う
ことが好ましい。
【0022】さらに、工程(iv-a)において、上述の複数
のトランジスタ間の所望の領域に素子分離領域を形成す
る。この素子分離領域は、トランジスタが形成されてい
る不純物領域と同じ導電型のイオンを注入することによ
り形成される。つまり、図3に示したように、P型不純
物領域の場合に、ゲート電極下の寄生トランジスタのチ
ャネル反転電圧(しきい電圧)を電源電圧、例えば3.
3V以上になるように設定しようとすれば、その不純物
濃度は2×1018/cm3 以上であり、6V以上になる
ように設定しようとすれば3×1018/cm3 以上であ
る。従って、用いる電源電圧の大きさ等により、素子分
離領域の不純物濃度は適宜調整することができるが、例
えば、1.5×1018〜3×1018/cm3 程度の濃度
となるように、1×1014〜3×1014/cm2 程度の
ドーズ、110〜200keVの注入エネルギーでイオ
ン注入することが好ましい。
のトランジスタ間の所望の領域に素子分離領域を形成す
る。この素子分離領域は、トランジスタが形成されてい
る不純物領域と同じ導電型のイオンを注入することによ
り形成される。つまり、図3に示したように、P型不純
物領域の場合に、ゲート電極下の寄生トランジスタのチ
ャネル反転電圧(しきい電圧)を電源電圧、例えば3.
3V以上になるように設定しようとすれば、その不純物
濃度は2×1018/cm3 以上であり、6V以上になる
ように設定しようとすれば3×1018/cm3 以上であ
る。従って、用いる電源電圧の大きさ等により、素子分
離領域の不純物濃度は適宜調整することができるが、例
えば、1.5×1018〜3×1018/cm3 程度の濃度
となるように、1×1014〜3×1014/cm2 程度の
ドーズ、110〜200keVの注入エネルギーでイオ
ン注入することが好ましい。
【0023】このような構成を有する半導体装置は、マ
スクROMの周辺回路に用いることが好ましく、その
他、DRAM又はSRAM等の周辺回路に用いることが
でき、例えば、抵抗又はキャパシタ等の別の種類の素子
と組み合わせて用いることもできる。また、上記半導体
装置を周辺回路に用いる場合には、メモリセルアレイ部
と同一基板上に形成してもよく、異なる基板上に形成し
てもよい。
スクROMの周辺回路に用いることが好ましく、その
他、DRAM又はSRAM等の周辺回路に用いることが
でき、例えば、抵抗又はキャパシタ等の別の種類の素子
と組み合わせて用いることもできる。また、上記半導体
装置を周辺回路に用いる場合には、メモリセルアレイ部
と同一基板上に形成してもよく、異なる基板上に形成し
てもよい。
【0024】また、本発明のマスクROMの製造方法に
おいて、まず工程(i-b) において、上述と同様に不純物
領域を形成する。工程(ii-b)において、メモリセルアレ
イ部に複数の互いに平行する不純物拡散層を形成する。
この際の不純物拡散層は、不純物領域と異なる導電型の
不純物イオンを1×1015〜3×1015/cm2 程度の
注入量、20〜50keV程度の注入エネルギーで注入
することにより、1×1020〜1×1021/cm3程度
の不純物濃度で形成することができる。
おいて、まず工程(i-b) において、上述と同様に不純物
領域を形成する。工程(ii-b)において、メモリセルアレ
イ部に複数の互いに平行する不純物拡散層を形成する。
この際の不純物拡散層は、不純物領域と異なる導電型の
不純物イオンを1×1015〜3×1015/cm2 程度の
注入量、20〜50keV程度の注入エネルギーで注入
することにより、1×1020〜1×1021/cm3程度
の不純物濃度で形成することができる。
【0025】工程(iii-b) において、まず、(a)周辺
回路部の不純物領域内に、トランジスタの拡散層となる
不純物拡散層を形成し、その外周に不純物拡散層と同じ
導電型不純物を有する低濃度不純物層とを形成する。こ
れら不純物拡散層、低濃度不純物層は上述と同様に形成
することができる。次いで、(b)メモリセルアレイ部
及び周辺回路部の半導体基板上にゲート絶縁膜とゲート
電極とを形成し、メモリセルアレイ部及び周辺回路部の
それぞれに、複数のトランジスタを形成する。
回路部の不純物領域内に、トランジスタの拡散層となる
不純物拡散層を形成し、その外周に不純物拡散層と同じ
導電型不純物を有する低濃度不純物層とを形成する。こ
れら不純物拡散層、低濃度不純物層は上述と同様に形成
することができる。次いで、(b)メモリセルアレイ部
及び周辺回路部の半導体基板上にゲート絶縁膜とゲート
電極とを形成し、メモリセルアレイ部及び周辺回路部の
それぞれに、複数のトランジスタを形成する。
【0026】なお、工程(iii-b) (a)及び(b)はい
ずれを先に形成してもよいが、集積化の観点からゲート
電極に対して自己整合的に不純物拡散層とその外周に位
置する低濃度不純物層を形成することが好ましいので、
工程(b)の後に工程(a)を行うことが好ましい。ま
た、工程の簡略化のため、メモリセルアレイ部及び周辺
回路部のゲート絶縁膜及びゲート電極を同時に形成する
ことが好ましいが、メモリセルアレイ部及び周辺回路部
で別々に、いずれかを先に形成してもよい。
ずれを先に形成してもよいが、集積化の観点からゲート
電極に対して自己整合的に不純物拡散層とその外周に位
置する低濃度不純物層を形成することが好ましいので、
工程(b)の後に工程(a)を行うことが好ましい。ま
た、工程の簡略化のため、メモリセルアレイ部及び周辺
回路部のゲート絶縁膜及びゲート電極を同時に形成する
ことが好ましいが、メモリセルアレイ部及び周辺回路部
で別々に、いずれかを先に形成してもよい。
【0027】さらに、工程(iv-b)において、得られた半
導体基板全面に第1導電型不純物を注入する。工程(v-
b) において、メモリセルへの書き込み及び周辺回路部
における素子分離を行う。具体的には、メモリセルへの
書き込みのために、メモリセルアレイを構成する所望の
トランジスタのチャネル領域となる部分のみ開口したレ
ジトパターンをマスクとして、また、周辺回路部におい
ては所望の領域のみ開口したレジストパターンをマスク
として、不純物領域と同一の導電型を有する不純物イオ
ンをゲート電極を通して注入することにより行う。この
際の注入エネルギー、不純物濃度等は、メモリセルアレ
イを構成するトランジスタが所望のしきい値を有するよ
うに適宜調整することができる。例えば、不純物領域の
不純物濃度が1.5×1018〜3×1018/cm3 程度
の場合、1×1014〜3×1014/cm2 程度の注入
量、110〜200keV程度の注入エネルギーでイオ
ン注入することができる。
導体基板全面に第1導電型不純物を注入する。工程(v-
b) において、メモリセルへの書き込み及び周辺回路部
における素子分離を行う。具体的には、メモリセルへの
書き込みのために、メモリセルアレイを構成する所望の
トランジスタのチャネル領域となる部分のみ開口したレ
ジトパターンをマスクとして、また、周辺回路部におい
ては所望の領域のみ開口したレジストパターンをマスク
として、不純物領域と同一の導電型を有する不純物イオ
ンをゲート電極を通して注入することにより行う。この
際の注入エネルギー、不純物濃度等は、メモリセルアレ
イを構成するトランジスタが所望のしきい値を有するよ
うに適宜調整することができる。例えば、不純物領域の
不純物濃度が1.5×1018〜3×1018/cm3 程度
の場合、1×1014〜3×1014/cm2 程度の注入
量、110〜200keV程度の注入エネルギーでイオ
ン注入することができる。
【0028】以下に、本発明に係る半導体装置の一例で
あるマスクROMの製造方法を図面に基づいて詳述す
る。本発明のマスクROMの断面図及び平面図を図1及
び2に示す。図1及び2において、マスクROMは、メ
モリセルアレイ部Mと周辺回路部Cとから構成されてい
る。周辺回路部Cには、P型不純物領域としてPウェル
7が形成され、複数のトランジスタを備えている。この
トランジスタは、半導体基板1上に形成されるゲート絶
縁膜11、側壁にスペーサ13を有するゲート電極12
及びゲート電極12に対して自己整合的に形成されたN
型不純物拡散層である拡散層15から構成されている。
また、拡散層15の外周部には、自己整合的に形成され
ているP型低濃度不純物層である低濃度層16が配置し
ている。各トランジタは層間絶縁膜24、25を介して
所望の配線層26により接続されている一方、隣接する
トランジスタ間は、従来のようなロコス膜を有しておら
ず、PN接合分離(素子分離領域23a)により素子分
離が行われている。接合分離により素子分離を行うた
め、ゲート電極12直下のPウェル7表面の不純物濃度
は、2.5×1018/cm3 程度と従来よりも高く設定
されている。この不純物濃度は、各トランジスタ間を接
続するゲート電極、配線層等の直下に発生する寄生トラ
ンジスタのしきい値電圧が電源電圧以上となる濃度であ
る。
あるマスクROMの製造方法を図面に基づいて詳述す
る。本発明のマスクROMの断面図及び平面図を図1及
び2に示す。図1及び2において、マスクROMは、メ
モリセルアレイ部Mと周辺回路部Cとから構成されてい
る。周辺回路部Cには、P型不純物領域としてPウェル
7が形成され、複数のトランジスタを備えている。この
トランジスタは、半導体基板1上に形成されるゲート絶
縁膜11、側壁にスペーサ13を有するゲート電極12
及びゲート電極12に対して自己整合的に形成されたN
型不純物拡散層である拡散層15から構成されている。
また、拡散層15の外周部には、自己整合的に形成され
ているP型低濃度不純物層である低濃度層16が配置し
ている。各トランジタは層間絶縁膜24、25を介して
所望の配線層26により接続されている一方、隣接する
トランジスタ間は、従来のようなロコス膜を有しておら
ず、PN接合分離(素子分離領域23a)により素子分
離が行われている。接合分離により素子分離を行うた
め、ゲート電極12直下のPウェル7表面の不純物濃度
は、2.5×1018/cm3 程度と従来よりも高く設定
されている。この不純物濃度は、各トランジスタ間を接
続するゲート電極、配線層等の直下に発生する寄生トラ
ンジスタのしきい値電圧が電源電圧以上となる濃度であ
る。
【0029】図3に、Pウェルにおいて、ゲート絶縁膜
が200Å、周囲温度が25℃、ソース−基板間電圧V
BS=0の時のROMのプログラミングのための注入がな
され、高しきい値電圧となっているトランジスタのチャ
ネル表面の不純物濃度とチャネル反転電圧(しきい電
圧)との関係を示す。本発明では、ROMのプログラミ
ングのための注入が同時に、周辺回路部Cにおける接合
分離の注入となる。図3によれば、配線下の寄生トラン
ジスタの動作を阻止するために、電源電圧が3.3Vの
場合には、チャネル表面の不純物濃度は1.0×1018
/cm3 以上、電源電圧が5Vの場合には、2×1018
/cm3 以上が必要であることがわかる。
が200Å、周囲温度が25℃、ソース−基板間電圧V
BS=0の時のROMのプログラミングのための注入がな
され、高しきい値電圧となっているトランジスタのチャ
ネル表面の不純物濃度とチャネル反転電圧(しきい電
圧)との関係を示す。本発明では、ROMのプログラミ
ングのための注入が同時に、周辺回路部Cにおける接合
分離の注入となる。図3によれば、配線下の寄生トラン
ジスタの動作を阻止するために、電源電圧が3.3Vの
場合には、チャネル表面の不純物濃度は1.0×1018
/cm3 以上、電源電圧が5Vの場合には、2×1018
/cm3 以上が必要であることがわかる。
【0030】しかし、図4に示された接合分離表面の不
純物濃度と接合耐圧との関係によれば、従来の半導体装
置では接合分離表面の不純物濃度の増加とともに接合耐
圧は減少する。一方、本実施例においては、N型不純物
拡散層である拡散層15の外周部に、拡散層15に対し
て自己整合的に形成されているP型低濃度不純物層であ
る低濃度層16が配置しているために、接合分離のため
の不純物が隣接する領域に注入されても一定の接合耐圧
を確保することができる。図5に、例えば拡散層15−
低濃度層16−Pウェル7における不純物濃度のプロフ
ァイルを示す。これによれば、従来のようにトランジス
タに隣接して不純物濃度が高いPウェル7を配置した場
合(細線)には、トランジスタの動作電圧で形成される
空乏層の幅Xが非常に小さく、接合耐圧が小さい。一
方、本発明のように、不純物濃度の高いPウェル7と拡
散層15との間に低濃度層16を形成した場合(太線)
には、動作電圧で形成される空乏層の幅Yが広がり、所
望の接合耐圧を得ることができる。なお、図6からも明
らかなように、低濃度層16の濃度が低くなればなるほ
ど空乏層の幅Yは大きくなり、接合耐圧を確保すること
ができる。
純物濃度と接合耐圧との関係によれば、従来の半導体装
置では接合分離表面の不純物濃度の増加とともに接合耐
圧は減少する。一方、本実施例においては、N型不純物
拡散層である拡散層15の外周部に、拡散層15に対し
て自己整合的に形成されているP型低濃度不純物層であ
る低濃度層16が配置しているために、接合分離のため
の不純物が隣接する領域に注入されても一定の接合耐圧
を確保することができる。図5に、例えば拡散層15−
低濃度層16−Pウェル7における不純物濃度のプロフ
ァイルを示す。これによれば、従来のようにトランジス
タに隣接して不純物濃度が高いPウェル7を配置した場
合(細線)には、トランジスタの動作電圧で形成される
空乏層の幅Xが非常に小さく、接合耐圧が小さい。一
方、本発明のように、不純物濃度の高いPウェル7と拡
散層15との間に低濃度層16を形成した場合(太線)
には、動作電圧で形成される空乏層の幅Yが広がり、所
望の接合耐圧を得ることができる。なお、図6からも明
らかなように、低濃度層16の濃度が低くなればなるほ
ど空乏層の幅Yは大きくなり、接合耐圧を確保すること
ができる。
【0031】また、低濃度層16は、拡散層15に対し
て自己整合的に形成されているため、拡散層15とPN
接合分離とのレイアウトマージンを0μmまで微細化す
ることができる。すなわち実質的に拡散層15とPN接
合分離とを低濃度層16を介して接触させることがで
き、図7に示すように、素子分離用幅と実効素子間距離
とをほぼ同じにすることができる。なお、図8からも明
らかなように、実効素子分離間距離が0.3μm程度で
も、必要な接合耐圧を確保することができる。
て自己整合的に形成されているため、拡散層15とPN
接合分離とのレイアウトマージンを0μmまで微細化す
ることができる。すなわち実質的に拡散層15とPN接
合分離とを低濃度層16を介して接触させることがで
き、図7に示すように、素子分離用幅と実効素子間距離
とをほぼ同じにすることができる。なお、図8からも明
らかなように、実効素子分離間距離が0.3μm程度で
も、必要な接合耐圧を確保することができる。
【0032】上記実施例のマスクROMによれば、接合
分離の表面濃度を高く保つことでパンチスルーによる耐
圧の劣化が防止できるとともに、配線下に発生する寄生
トランジスタの動作を阻止することができる。また、拡
散層15の外周部に自己整合的に低濃度層16が形成さ
れているため、PN接合分離による接合容量を低減させ
ることができるとともに、PN接合分離の表面濃度を高
くすることができ、よって、PN接合分離の幅を減少さ
せても接合耐圧を確保することができる。従って、ロコ
ス分離をPN接合分離に置き換えることが可能となり、
マスクROMの製造工程を削減することができる。
分離の表面濃度を高く保つことでパンチスルーによる耐
圧の劣化が防止できるとともに、配線下に発生する寄生
トランジスタの動作を阻止することができる。また、拡
散層15の外周部に自己整合的に低濃度層16が形成さ
れているため、PN接合分離による接合容量を低減させ
ることができるとともに、PN接合分離の表面濃度を高
くすることができ、よって、PN接合分離の幅を減少さ
せても接合耐圧を確保することができる。従って、ロコ
ス分離をPN接合分離に置き換えることが可能となり、
マスクROMの製造工程を削減することができる。
【0033】以下に、図1及び2に示したマスクROM
の製造方法について説明する。図9に示したように、シ
リコン基板1表面に膜厚20nmの熱酸化膜2を形成
し、Pウェル形成領域7aにボロンを20keV、1×
1012/cm2 のドーズでイオン注入した。その後、図
10に示したように、1100℃で2時間、ウェルドラ
イブのためにアニールすることにより、Pウェル7を形
成した。次いで、フッ酸により熱酸化膜2を除去した。
の製造方法について説明する。図9に示したように、シ
リコン基板1表面に膜厚20nmの熱酸化膜2を形成
し、Pウェル形成領域7aにボロンを20keV、1×
1012/cm2 のドーズでイオン注入した。その後、図
10に示したように、1100℃で2時間、ウェルドラ
イブのためにアニールすることにより、Pウェル7を形
成した。次いで、フッ酸により熱酸化膜2を除去した。
【0034】続いて、図11に示したように、シリコン
基板1全面に20nmの酸化膜8を形成した。この酸化
膜8上にレジストを塗布し、フォトリソグラフィ及びR
IE法により所望の形状を有するレジストパターン9を
形成し、このレジストパターン9をマスクとしてメモリ
セルアレイ部Mに砒素を40keV、3×1015/cm
2 のドーズでイオン注入し、ビットライン拡散配線10
を形成した。
基板1全面に20nmの酸化膜8を形成した。この酸化
膜8上にレジストを塗布し、フォトリソグラフィ及びR
IE法により所望の形状を有するレジストパターン9を
形成し、このレジストパターン9をマスクとしてメモリ
セルアレイ部Mに砒素を40keV、3×1015/cm
2 のドーズでイオン注入し、ビットライン拡散配線10
を形成した。
【0035】次いで、レジストパターン9を除去し、酸
化膜8を除去した後、図12に示したように、通常の方
法で膜厚20nmのゲート酸化膜11、膜厚350nm
のポリシリコン膜を順次形成し、このポリシリコン膜に
リン拡散を行った。続いてポリシリコン膜を所望の形状
にパターニングしてゲート電極12を形成した。さら
に、メタル配線による寄生トランジスタの動作を抑える
ために、ゲート電極をマスクとしてボロンを20ke
V、3×1013/cm2 のドーズで全面にイオン注入し
た(図1中、23bで示す)。その後、酸化膜を形成
し、RIEによるエッチングによりスペーサ13を形成
した。
化膜8を除去した後、図12に示したように、通常の方
法で膜厚20nmのゲート酸化膜11、膜厚350nm
のポリシリコン膜を順次形成し、このポリシリコン膜に
リン拡散を行った。続いてポリシリコン膜を所望の形状
にパターニングしてゲート電極12を形成した。さら
に、メタル配線による寄生トランジスタの動作を抑える
ために、ゲート電極をマスクとしてボロンを20ke
V、3×1013/cm2 のドーズで全面にイオン注入し
た(図1中、23bで示す)。その後、酸化膜を形成
し、RIEによるエッチングによりスペーサ13を形成
した。
【0036】さらに、図13に示したように、フォトレ
ジストを用いてN+ 拡散層を形成するためのマスクパタ
ーン14を形成した。このマスクパターン14は、従来
ではメモリセル部Mのみを覆い、周辺回路部Cに大きな
窓が形成されていたが、本実施例では、周辺回路部Cの
各トランジスタが形成される領域のみに開口されたマス
クパターン14を形成した。このマスクパターン14を
用いて砒素を40keV、3×1015/cm2 のドーズ
で注入し、N+ 拡散層15を形成した。さらに、同じマ
スクパターン14を用い、ウェハ中心を軸として回転さ
せながら、注入アングルが基板1表面と60°をなす角
度でリンを200keV、7.5×10 13/cm2 のド
ーズで注入し、Pウェル7内に低濃度層16を形成し
た。これにより、周辺回路部Cに、N+ 拡散層15形成
のためのマスクと同一マスクを用いて、自己整合的にN
+ 拡散層15の外周部のみに低濃度層16を形成するこ
とができる。
ジストを用いてN+ 拡散層を形成するためのマスクパタ
ーン14を形成した。このマスクパターン14は、従来
ではメモリセル部Mのみを覆い、周辺回路部Cに大きな
窓が形成されていたが、本実施例では、周辺回路部Cの
各トランジスタが形成される領域のみに開口されたマス
クパターン14を形成した。このマスクパターン14を
用いて砒素を40keV、3×1015/cm2 のドーズ
で注入し、N+ 拡散層15を形成した。さらに、同じマ
スクパターン14を用い、ウェハ中心を軸として回転さ
せながら、注入アングルが基板1表面と60°をなす角
度でリンを200keV、7.5×10 13/cm2 のド
ーズで注入し、Pウェル7内に低濃度層16を形成し
た。これにより、周辺回路部Cに、N+ 拡散層15形成
のためのマスクと同一マスクを用いて、自己整合的にN
+ 拡散層15の外周部のみに低濃度層16を形成するこ
とができる。
【0037】次に、図14に示したように、フォトレジ
スト22をマスクとしてメモリセルアレイ部Mの書き込
み23を行うためのイオン注入をボロン130keV、
8×1013/cm2 にて行う。この際、周辺回路部C上
に存在するフォトレジスト22は、接合分離が必要な位
置に窓が形成されており、メモリセルアレイ部Mの書き
込みと同時に周辺回路の接合分離(図1中、23aで示
す)が形成される。
スト22をマスクとしてメモリセルアレイ部Mの書き込
み23を行うためのイオン注入をボロン130keV、
8×1013/cm2 にて行う。この際、周辺回路部C上
に存在するフォトレジスト22は、接合分離が必要な位
置に窓が形成されており、メモリセルアレイ部Mの書き
込みと同時に周辺回路の接合分離(図1中、23aで示
す)が形成される。
【0038】この後、従来と同一の技術によりイオン注
入層の活性化と結晶の回復のための熱処理を行い、層間
絶縁膜としてNSG膜24、BPSG膜25を堆積し、
コンタクト窓を開口し、メタル配線26を形成して、図
1及び2に示すマスクROMを完成する。
入層の活性化と結晶の回復のための熱処理を行い、層間
絶縁膜としてNSG膜24、BPSG膜25を堆積し、
コンタクト窓を開口し、メタル配線26を形成して、図
1及び2に示すマスクROMを完成する。
【0039】
【発明の効果】本発明によれば、トランジスタ間を接続
するゲート電極下に発生する寄生トランジスタのしきい
値電圧が電源電圧以上になるように比較的高い不純物濃
度で、素子分離が形成されるため、パンチスルーによる
耐圧の劣化を防止することができるとともに、ゲート電
極下に発生する寄生トランジスタの動作を阻止すること
ができる。しかも、拡散層の外周部に自己整合的に不純
物領域と同じ導電型の低濃度層が形成されているので、
接合分離の濃度が高く設定されていても、PN接合分離
による接合容量を低減させることができ、PN接合分離
の幅、接合との距離を減少させても接合耐圧を確保する
ことができる。従って、LOCOS分離を用いることな
く、隣接するトランジスタ間の分離をPN接合に置き換
えることができ、表面が平坦で微細加工性に優れた信頼
性の高い半導体装置を製造することができる。
するゲート電極下に発生する寄生トランジスタのしきい
値電圧が電源電圧以上になるように比較的高い不純物濃
度で、素子分離が形成されるため、パンチスルーによる
耐圧の劣化を防止することができるとともに、ゲート電
極下に発生する寄生トランジスタの動作を阻止すること
ができる。しかも、拡散層の外周部に自己整合的に不純
物領域と同じ導電型の低濃度層が形成されているので、
接合分離の濃度が高く設定されていても、PN接合分離
による接合容量を低減させることができ、PN接合分離
の幅、接合との距離を減少させても接合耐圧を確保する
ことができる。従って、LOCOS分離を用いることな
く、隣接するトランジスタ間の分離をPN接合に置き換
えることができ、表面が平坦で微細加工性に優れた信頼
性の高い半導体装置を製造することができる。
【0040】また、本発明のマスクROMの製造方法に
よれば、上記効果の他、ROMのプログラミング時にお
けるイオン注入と同時に素子分離を行うことができるの
で、製造工程を簡略化することができる。さらに、本発
明によれば、ロコス分離を形成しないため、製造工程の
簡素化を図ることができるとともに、製造コストの削減
を図ることができる。
よれば、上記効果の他、ROMのプログラミング時にお
けるイオン注入と同時に素子分離を行うことができるの
で、製造工程を簡略化することができる。さらに、本発
明によれば、ロコス分離を形成しないため、製造工程の
簡素化を図ることができるとともに、製造コストの削減
を図ることができる。
【図1】本発明のマスクROMの実施例を示す要部の概
略断面図である。
略断面図である。
【図2】図1のマスクROMを示す要部の概略平面図で
ある、
ある、
【図3】チャネル表面の不純物濃度とチャネル反転電圧
との関係を示すグラフである。
との関係を示すグラフである。
【図4】接合分離表面の不純物濃度と接合耐圧との関係
を示すグラフである。
を示すグラフである。
【図5】拡散層付近の基板表面での横方向及び深さ方向
の不純物濃度のプロファイルを示す図である。
の不純物濃度のプロファイルを示す図である。
【図6】低濃度層の濃度と低濃度層の幅及び接合耐圧と
の関係を示す図である。
の関係を示す図である。
【図7】素子分離用のマスク幅と実効素子間距離との関
係を示すグラフである。
係を示すグラフである。
【図8】実効素子間距離と接合耐圧との関係を示すグラ
フである。
フである。
【図9】本発明のマスクROMの製造工程を示す要部の
概略断面図である。
概略断面図である。
【図10】本発明のマスクROMの製造工程を示す要部
の概略断面図である。
の概略断面図である。
【図11】本発明のマスクROMの製造工程を示す要部
の概略断面図である。
の概略断面図である。
【図12】本発明のマスクROMの製造工程を示す要部
の概略断面図である。
の概略断面図である。
【図13】本発明のマスクROMの製造工程を示す要部
の概略断面図である。
の概略断面図である。
【図14】本発明のマスクROMの製造工程を示す要部
の概略断面図である。
の概略断面図である。
【図15】本発明のマスクROMの製造工程を示す要部
の概略断面図である。
の概略断面図である。
【図16】従来の半導体装置の接合分離の形成工程を示
す要部の略断面図である。
す要部の略断面図である。
【図17】従来の半導体装置の接合分離の形成工程を示
す要部の略断面図である。
す要部の略断面図である。
【図18】従来の半導体装置の接合分離の形成工程を示
す要部の略断面図である。
す要部の略断面図である。
【図19】従来のPN接合分離−拡散層間距離と接合耐
圧との関係を示すグラフである。
圧との関係を示すグラフである。
【図20】従来の重ね合わせマージン及び分離拡散層か
らの横方向拡散を考慮した場合のPN接合分離−拡散層
間距離と接合耐圧との関係を示すグラフである。
らの横方向拡散を考慮した場合のPN接合分離−拡散層
間距離と接合耐圧との関係を示すグラフである。
1 シリコン基板 2 熱酸化膜 3 シリコン窒化膜 9 レジストパターン 7 Pウェル 7a Pウェル形成領域7a 8 酸化膜 10 ビットライン拡散配線 11 ゲート酸化膜 12 ゲート電極 13 スペーサ 14 マスクパターン 15 N+ 拡散層 16 低濃度層 17 チャネル領域 22 フォトレジスト 23 書き込み 23a、23b 素子分離領域 24 NSG膜 25 BPSG膜 26 メタル配線 M メモリセルアレイ部 C 周辺回路部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 21/336
Claims (3)
- 【請求項1】 (i-a) 半導体基板に、少なくとも1つの
第1導電型不純物領域を形成し、 (ii-a)該第1導電型不純物領域上にゲート絶縁膜及びゲ
ート電極を形成し、該ゲート電極に対して自己整合的に
第2導電型不純物拡散層を形成することにより複数のト
ランジスタを構成させ、 (iii-a) 前記第2導電型不純物拡散層の外周部に第2導
電型低濃度不純物層を形成し、 (iv-a)前記複数のトランジスタ間の所望の領域に、第1
導電型不純物イオンを注入して素子分離領域を形成する
半導体装置の製造方法。 - 【請求項2】 メモリセルアレイ部と周辺回路部とから
なる半導体装置を製造するに際して、 (i-b) 半導体基板におけるメモリセルアレイ部と周辺回
路部とにそれぞれ少なくとも1つの第1導電型不純物領
域を形成し、 (ii-b)前記メモリセルアレイ部に、複数の互いに平行す
る不純物拡散層を形成し、 (iii-b) (a)前記周辺回路部の第1導電型不純物領域
内に、第2導電型不純物拡散層とその外周に位置する第
2導電型低濃度不純物層とを形成し、 (a)の前又は後に、(b)前記メモリセルアレイ部及
び周辺回路部の半導体基板上にゲート絶縁膜とゲート電
極とを形成し、 (iv-b)全面に第1導電型不純物を注入し、 (v-b) 第1導電型不純物イオンを、前記メモリセルアレ
イ部における所望のゲート電極下に注入してメモリセル
への書き込みを行うと同時に、前記周辺回路部における
所望の領域に注入して素子分離領域を形成するマスクR
OMの製造方法。 - 【請求項3】 工程(iii-b) において、まず周辺回路部
の半導体基板上にゲート絶縁膜とゲート電極とを形成
し、さらに、これらの上に所望の形状を有するマスクパ
ターンを形成し、該マスクパターンとゲート電極とをマ
スクとして用いて、イオン注入することにより第2導電
型不純物拡散層とその外周に位置する第2導電型低濃度
不純物層とを形成する請求項2記載のマスクROMの製
造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05591596A JP3355083B2 (ja) | 1996-03-13 | 1996-03-13 | 半導体装置の製造方法 |
US08/707,252 US5780344A (en) | 1996-03-13 | 1996-09-03 | Method for fabricating mask ROM semiconductor device with junction isolation |
TW085110740A TW325594B (en) | 1996-03-13 | 1996-09-03 | Method for fabricating semiconductor device |
KR1019960047625A KR100221064B1 (ko) | 1996-03-13 | 1996-10-19 | 반도체장치의 제조방법 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05591596A JP3355083B2 (ja) | 1996-03-13 | 1996-03-13 | 半導体装置の製造方法 |
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JP2000349173A (ja) * | 1999-06-04 | 2000-12-15 | Nec Corp | フラットセル型半導体メモリ装置の製造方法 |
KR100401005B1 (ko) * | 2001-08-27 | 2003-10-10 | 동부전자 주식회사 | 마스크롬 제조방법 |
KR100401004B1 (ko) * | 2001-08-27 | 2003-10-10 | 동부전자 주식회사 | 마스크롬 구조 및 그의 제조방법 |
CN1225782C (zh) * | 2002-12-27 | 2005-11-02 | 中芯国际集成电路制造(上海)有限公司 | 一种掩膜式只读存储器工艺与元件 |
CN102315170B (zh) * | 2011-05-26 | 2013-07-31 | 北京大学 | 一种基于湿法腐蚀制备硅纳米线场效应晶体管的方法 |
KR20190111389A (ko) | 2018-03-22 | 2019-10-02 | 주식회사 다온 인터내셔널 | 김서림 방지용 마스크 |
KR20200114043A (ko) | 2019-03-27 | 2020-10-07 | 주식회사 화림에프포 | 김서림 방지패드가 부착된 마스크 |
KR20210065539A (ko) | 2019-11-27 | 2021-06-04 | 주식회사 다온 인터내셔널 | 김서림 방지용 팬 유닛 및 마스크 |
KR102640783B1 (ko) | 2022-03-16 | 2024-02-23 | 강태구 | 안경김서림방지패드를 갖는 마스크 |
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---|---|---|---|---|
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US5330924A (en) * | 1993-11-19 | 1994-07-19 | United Microelectronics Corporation | Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology |
US5597753A (en) * | 1994-12-27 | 1997-01-28 | United Microelectronics Corporation | CVD oxide coding method for ultra-high density mask read-only-memory (ROM) |
US5576573A (en) * | 1995-05-31 | 1996-11-19 | United Microelectronics Corporation | Stacked CVD oxide architecture multi-state memory cell for mask read-only memories |
-
1996
- 1996-03-13 JP JP05591596A patent/JP3355083B2/ja not_active Expired - Fee Related
- 1996-09-03 TW TW085110740A patent/TW325594B/zh not_active IP Right Cessation
- 1996-09-03 US US08/707,252 patent/US5780344A/en not_active Expired - Lifetime
- 1996-10-19 KR KR1019960047625A patent/KR100221064B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
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KR970067907A (ko) | 1997-10-13 |
KR100221064B1 (ko) | 1999-09-15 |
TW325594B (en) | 1998-01-21 |
US5780344A (en) | 1998-07-14 |
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