JPH09245432A - Information reproducing apparatus - Google Patents
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- JPH09245432A JPH09245432A JP8051492A JP5149296A JPH09245432A JP H09245432 A JPH09245432 A JP H09245432A JP 8051492 A JP8051492 A JP 8051492A JP 5149296 A JP5149296 A JP 5149296A JP H09245432 A JPH09245432 A JP H09245432A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は，光磁気ディスク等
のディスク型記録媒体を用い、ユーザデータの再生を行
う情報再生装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information reproducing apparatus for reproducing user data by using a disk type recording medium such as a magneto-optical disk.
【０００２】[0002]
【従来の技術】一般に、光磁気ディスク装置等の情報再
生装置ではデジタルデータの再生を行う場合、パーシャ
ルレスポンス方式（ＰＲ方式）と呼ばれる再生方式が用
いられる。 ＰＲ方式には、いろいろな種類があるが、
光磁気ディスク装置によく用いられるＰＲ（１，１）方
式を例に取って、その原理を説明する。図６はＰＲ方式
による記録及び再生を行うシステム（以下、ＰＲシステ
ム）のブロック図、図７はシステム各部の動作波形図で
ある。ここで図６のプリコーダ２１は、図示しない回路
から入力される図７（ａ）に示すデジタルデータを、図
７（ｂ）のパターンに変換する。この変換はＮＲＺＩ変
換と呼ばれ図８に示す回路で実現できる。2. Description of the Related Art Generally, when reproducing digital data in an information reproducing apparatus such as a magneto-optical disk apparatus, a reproducing method called a partial response method (PR method) is used. There are various types of PR methods,
The principle of the PR (1,1) method, which is often used in a magneto-optical disk device, will be described as an example. FIG. 6 is a block diagram of a system (hereinafter, PR system) for recording and reproducing by the PR system, and FIG. 7 is an operation waveform diagram of each part of the system. Here, the precoder 21 of FIG. 6 converts the digital data shown in FIG. 7A input from a circuit (not shown) into the pattern of FIG. 7B. This conversion is called NRZI conversion and can be realized by the circuit shown in FIG.
【０００３】即ち、図８において、プリコーダ２１はモ
ジュロ２加算を行う加算器４１及び入力されたデジタル
データを１ビット遅延して出力する遅延回路４２からな
る。加算器４１は、入力されたデータと遅延回路４２よ
り供給されたデータとをモジュロ２加算し出力する。遅
延回路４２は加算器４１の出力を遅延して、再び加算器
４１に出力する。なお、プリコーダ２１によるＮＲＺＩ
変換は、再生時に実施する後述のビットバイビットデコ
ード処理においてエラーが伝搬しないようにするためで
ある。That is, in FIG. 8, the precoder 21 comprises an adder 41 for performing modulo 2 addition and a delay circuit 42 for delaying the input digital data by 1 bit and outputting the delayed digital data. The adder 41 modulo-2 adds the input data and the data supplied from the delay circuit 42 and outputs the result. The delay circuit 42 delays the output of the adder 41 and outputs it to the adder 41 again. NRZI by the precoder 21
The conversion is to prevent an error from propagating in a bit-by-bit decoding process, which will be described later, performed during reproduction.
【０００４】プリコーダ２１によりＮＲＺＩ変換された
データは、光磁気ディスク２２に記録される。そして、
この光磁気ディスク２２からの図７（ｃ）に示す再生信
号は、ＰＲ等化回路２３に供給され、図７（ｅ）に示す
ＰＲ信号に変換される。この変換（以下、ＰＲ等化）
は、図９に示す回路で実現できる。即ちＰＲ等化回路２
３は、図９に示すように、加算器５１と、遅延回路５２
とからなる。ここで、光磁気ディスク２２からの再生信
号は加算器５１に供給されるとともに、遅延回路５２に
より１Ｔ（Ｔは１ビット分の時間）だけ遅延された後、
加算器５１に供給される。遅延回路５２からの出力は図
７（ｄ）に示すような信号となる。また、加算器５１か
らの出力は図７（ｅ）に示すＰＲ信号となり、外部に出
力される。The data NRZI converted by the precoder 21 is recorded on the magneto-optical disk 22. And
The reproduction signal shown in FIG. 7C from the magneto-optical disk 22 is supplied to the PR equalization circuit 23 and converted into the PR signal shown in FIG. 7E. This conversion (hereinafter referred to as PR equalization)
Can be realized by the circuit shown in FIG. That is, the PR equalization circuit 2
3 is an adder 51 and a delay circuit 52 as shown in FIG.
Consists of Here, the reproduction signal from the magneto-optical disk 22 is supplied to the adder 51, and after being delayed by 1T (T is a time for 1 bit) by the delay circuit 52,
It is supplied to the adder 51. The output from the delay circuit 52 becomes a signal as shown in FIG. The output from the adder 51 becomes the PR signal shown in FIG. 7E, which is output to the outside.
【０００５】ＰＲ等化回路２３からの出力信号は、図６
のＡ／Ｄ変換器２４とＰＬＬ回路２５に供給される。Ｐ
ＬＬ回路２５は、入力された信号に同期した図７（ｆ）
に示すクロックをＡ／Ｄ変換器２４に供給する。Ａ／Ｄ
変換器２４は入力したクロックによりＰＲ信号をサンプ
リングする。ここで、サンプルデータ（サンプリングデ
ータ）は理想的には３値データとなり、例えば図７
（ｇ）に示すｉ２，ｉ１，ｉ０の３値パターンとなる。The output signal from the PR equalization circuit 23 is shown in FIG.
Is supplied to the A / D converter 24 and the PLL circuit 25. P
The LL circuit 25 is synchronized with the input signal as shown in FIG.
The clock shown in is supplied to the A / D converter 24. A / D
The converter 24 samples the PR signal according to the input clock. Here, the sample data (sampling data) is ideally ternary data, for example, as shown in FIG.
It becomes a three-valued pattern of i2, i1, i0 shown in (g).
【０００６】しかし、媒体，記録状態，及び再生回路等
に起因するノイズのため、図７（ｅ）のＰＲ信号には信
号ジッタが生じているため、実際のサンプルデータの振
幅分布は、ｉ２，ｉ１，ｉ０を３値を中心にした３つ山
状の分布となる。ビットバイビットデコーダ２６は入力
されたサンプルデータを図７（ｈ）に示す再生データに
変換し出力する。図１０はビットバイビットデコーダ２
６のブロック図であり、このデコーダ２６は、３値化回
路６１、２値化回路６２からなる。３値化回路６１は、
図示しない外部より入力されるサンプルデータの理想値
がｉ２，ｉ１，ｉ０の場合、ｉ２とｉ１、ｉ１とｉ０の
間にそれぞれ閾値レベルを設定し、その閾値レベルを基
準として、いずれの論理であるか判定する。However, since the signal jitter is generated in the PR signal of FIG. 7E due to the noise caused by the medium, the recording state, the reproducing circuit, etc., the amplitude distribution of the actual sample data is i2. It has a three-peaked distribution centered on three values of i1 and i0. The bit-by-bit decoder 26 converts the input sample data into reproduction data shown in FIG. 7 (h) and outputs it. FIG. 10 shows a bit-by-bit decoder 2
6 is a block diagram of FIG. 6, and this decoder 26 includes a ternarization circuit 61 and a binarization circuit 62. The ternarization circuit 61 is
When the ideal values of sample data input from the outside (not shown) are i2, i1, and i0, threshold levels are set between i2 and i1, and i1 and i0, respectively, and any logic is used with the threshold level as a reference. Determine whether.
【０００７】サンプルデータの理想値から閾値レベルを
設定する方法としてはｉ２とｉ１、ｉ１とｉ０の中間値
を閾値レベルとすることが考えられる。２値化回路６２
は、３値化回路６１が最大値または最小値と論理判定し
た場合「０」を、中間値と論理判定した場合「１」を再
生データとして出力する。信号ジッタによってあるサン
プルポイントのサンプルデータが閾値レベルを越えるほ
どの変動を受けない限り、図６のＰＲシステムにおいて
記録した図７（ａ）に示すデジタルデータと同一のデー
タが再生データとして出力される。As a method of setting the threshold level from the ideal value of the sample data, it is conceivable to set an intermediate value between i2 and i1 and i1 and i0 as the threshold level. Binarization circuit 62
Outputs as reproduction data "0" when the ternarization circuit 61 logically determines the maximum value or the minimum value and "1" when logically determines the intermediate value. As long as the sample data at a certain sample point does not fluctuate to exceed the threshold level due to signal jitter, the same data as the digital data shown in FIG. 7A recorded in the PR system of FIG. 6 is output as reproduction data. .
【０００８】さて、信号のジッタによって任意のサンプ
ルポイントのデータが閾値レベルを越えるほどの変動を
受けた場合、図６のＰＲシステムでは、再生データのビ
ットエラーに直結する。このようなビットエラーの発生
を少なくするため、ビットバイビットデコードの代わり
にビタビデコードを用いるＰＲＭＬシステムも光磁気デ
ィスク装置等の情報再生装置でよく用いられる。図６の
ＰＲシステムと同様、ＰＲ（１，１）方式を例にとり、
ＰＲＭＬシステムの原理について説明する。When the data at an arbitrary sample point is subject to fluctuations exceeding the threshold level due to signal jitter, the PR system of FIG. 6 is directly connected to a bit error of reproduced data. In order to reduce the occurrence of such bit errors, a PRML system using Viterbi decoding instead of bit-by-bit decoding is often used in information reproducing devices such as magneto-optical disk devices. Similar to the PR system in FIG. 6, taking the PR (1,1) method as an example,
The principle of the PRML system will be described.
【０００９】図１１はＰＲＭＬシステムの構成を示すブ
ロック図、図１２はこのシステムの各部の動作を示す波
形図である。図１１において、光磁気ディスク２２，Ｐ
Ｒ等化回路２３，Ａ／Ｄ変換器２４，ＰＬＬ回路２５
は、図６のＰＲシステムと構成及び動作が同じであるた
め、説明を省略する。また図６で必要であったプリコー
ダ２１は、ビタビデコードを用いるとエラーが伝搬しな
くなるため図１１のＰＲＭＬシステムでは不要となる。
なお、図１２において、（ａ）は光磁気ディスク２２に
記録されるデジタルデータ，（ｂ）は光磁気ディスクか
らの再生信号，（ｃ）はＰＲ等化回路２３より出力され
るＰＲ信号，（ｄ）はＰＬＬ回路２５より出力されるＰ
Ｒ信号に同期したクロック，（ｅ）はＡ／Ｄ変換器２４
によりＰＲ信号をサンプリングしたサンプルデータをそ
れぞれ示している。FIG. 11 is a block diagram showing the configuration of the PRML system, and FIG. 12 is a waveform diagram showing the operation of each part of this system. In FIG. 11, the magneto-optical disk 22, P
R equalization circuit 23, A / D converter 24, PLL circuit 25
6 has the same configuration and operation as the PR system of FIG. Further, the precoder 21 required in FIG. 6 becomes unnecessary in the PRML system of FIG. 11 because the error does not propagate when Viterbi decoding is used.
In FIG. 12, (a) is digital data recorded on the magneto-optical disk 22, (b) is a reproduction signal from the magneto-optical disk, (c) is a PR signal output from the PR equalizing circuit 23, ( d) P output from the PLL circuit 25
Clock synchronized with R signal, (e) is A / D converter 24
Shows sample data obtained by sampling the PR signal.
【００１０】ここで、媒体，記録状態，再生回路等に起
因するノイズのため、ＰＲ信号には上述したように信号
ジッタが生じている。このため、図１２（ｅ）のサンプ
ルデータの実際の振幅分布は、ＰＲシステムと同様にｉ
２，ｉ１，ｉ０を３値を中心にした３つ山状の分布とな
る。図１１に示すビタビデコーダ７６は、このサンプル
データから再生データを生成する。Here, due to noise caused by the medium, the recording state, the reproducing circuit, etc., the signal jitter occurs in the PR signal as described above. Therefore, the actual amplitude distribution of the sample data of FIG.
The distribution is in the form of three peaks centered on ternary values of 2, i1 and i0. The Viterbi decoder 76 shown in FIG. 11 generates reproduction data from this sample data.
【００１１】図１３はビタビデコーダ７６のブロック図
であり、２つの状態レジスタ９１，９２、２つのＮビッ
ト（Ｎは任意の自然数である）のデータ系列レジスタ９
３，９４、状態演算回路９５、及び判定回路９６からな
る。データ系列レジスタ９３の再下位ビットには、
「０」が、データ系列レジスタ９４の再下位ビットに
は、「１」が格納されている。そして外部からサンプル
データｙが入力される毎に、ビタビデコーダは以下の処
理を行う。FIG. 13 is a block diagram of the Viterbi decoder 76. Two status registers 91 and 92 and two N-bit (N is an arbitrary natural number) data series register 9 are shown.
3, 94, a state calculation circuit 95, and a determination circuit 96. In the lower bit of the data series register 93,
“0” is stored, and “1” is stored in the lower bit of the data series register 94. Then, each time the sample data y is input from the outside, the Viterbi decoder performs the following processing.
【００１２】即ち、状態演算回路９５は２つの状態レジ
スタ９１，９２の値Ｍ０，Ｍ１、Ａ／Ｄ変換器からのサ
ンプルデータｙ、図示しない外部からのサンプルデータ
の期待値ｄ０，ｄ１，ｄ２（ｄ２が最大，ｄ１が中間，
ｄ０が最小値に各々対応）を入力する。ここで、サンプ
ルデータの理想値がｉ２，ｉ１，ｉ０の場合、ｄ０＝ｉ
０，ｄ１＝ｉ１，ｄ２＝ｉ２となる。そして、以下の式
に従い、Ｍ００，Ｍ０１，Ｍ１０，Ｍ１１の４つの値を
計算する。即ち、 Ｍ００＝Ｍ０−２×ｙ×ｄ０＋ｄ０2 Ｍ０１＝Ｍ１−２×ｙ×ｄ１＋ｄ１2 Ｍ１０＝Ｍ０−２×ｙ×ｄ１＋ｄ１2 Ｍ１１＝Ｍ１−２×ｙ×ｄ２＋ｄ２2 That is, the state calculation circuit 95 includes the values M0 and M1 of the two state registers 91 and 92, the sample data y from the A / D converter, and the expected values d0, d1 and d2 (of the sample data from the outside not shown). d2 is the maximum, d1 is the middle,
d0 corresponds to the minimum value). Here, when the ideal value of the sample data is i2, i1, i0, d0 = i
0, d1 = i1, d2 = i2. Then, four values of M00, M01, M10, M11 are calculated according to the following formulas. That is, M00 = M0-2 × y × d0 + d0 2 M01 = M1-2 × y × d1 + d1 2 M10 = M0-2 × y × d1 + d1 2 M11 = M1-2 × y × d2 + d2 2
【００１３】次に判定回路９６では、値Ｍ００とＭ０１
を比較する。ここで、Ｍ００＜Ｍ０１なら、値Ｍ００を
状態レジスタ９１に格納する。そしてデータ系列レジス
タ９３の（Ｎ−１）〜０ビットの値を、上位に１ビット
シフトする。また、Ｍ００≧Ｍ０１なら、値Ｍ０１を状
態レジスタ９１に格納する。そしてデータ系列レジスタ
９４の（Ｎ−１）〜０ビットの値を、データ系列レジス
タ９３のＮ〜１ビットにそれぞれコピーする。Next, in the decision circuit 96, the values M00 and M01
Compare. If M00 <M01, the value M00 is stored in the status register 91. Then, the value of (N-1) to 0 bits of the data series register 93 is shifted to the upper bit by 1 bit. If M00 ≧ M01, the value M01 is stored in the status register 91. Then, the values of (N-1) to 0 bits of the data series register 94 are copied to N to 1 bits of the data series register 93, respectively.
【００１４】続いて判定回路９６は、値Ｍ１０とＭ１１
を比較する。ここで、Ｍ１０＞Ｍ１１なら、値Ｍ１１を
状態レジスタ９２に格納する。そしてデータ系列レジス
タ９４の（Ｎ−１）〜０ビットの値を、上位に１ビット
シフトする。また、Ｍ１０≦Ｍ１１なら、値Ｍ１０を状
態レジスタ９２に格納する。そしてデータ系列レジスタ
９３の（Ｎ−１）〜０ビットの値を、データ系列レジス
タ９４のＮ〜１ビットにそれぞれコピーする。その後、
データ系列レジスタ９３の最上位ビットを再生データと
して、外部に出力させる。Subsequently, the decision circuit 96 determines the values M10 and M11.
Compare. If M10> M11, the value M11 is stored in the status register 92. Then, the value of (N-1) to 0 bits of the data series register 94 is shifted by 1 bit to the higher order. If M10 ≦ M11, the value M10 is stored in the status register 92. Then, the values of (N-1) to 0 bits of the data series register 93 are copied to N to 1 bits of the data series register 94, respectively. afterwards,
The most significant bit of the data series register 93 is output to the outside as reproduction data.
【００１５】このように、ビタビデコードは、上記処理
を各サンプルデータに対し実行していくことにより、あ
る閾値レベルによって「０」か「１」かを判定する（硬
判定）のではなく、前後の状態を見ながらより確からし
いデータ系列を決定することで、各サンプルデータに対
する再生データの値を決定している（軟判定）。従っ
て、２つのデータ系列レジスタはシフトを経る毎に
「０」または「１」のいずれかの値に収束していき、最
上位ビットの位置に達して再生データとして出力される
時点では、「０」または「１」のいずれかに確定してい
る（データ系列レジスタのビット数Ｎが小さいと確定し
ていない場合がある。Ｎを大きくすればするほど、未確
定の確率は少なくなり再生データのビットエラーを少な
くすることができる）。よって、再生データとして出力
するのは、データ系列レジスタ９３，９４のどちらの最
上位ビットでも良いが、上記処理においてはデータ系列
レジスタ９３の最上位ビットを出力することにしてい
る。As described above, in the Viterbi decoding, the above-mentioned processing is executed for each sample data, so that it is not judged whether it is "0" or "1" (hard judgment) according to a certain threshold level. The value of the reproduced data for each sample data is determined by deciding the more probable data series while observing the state (soft decision). Therefore, the two data series registers converge to a value of "0" or "1" at each shift, and at the time when the position of the most significant bit is reached and the reproduced data is output, "0" or "1" is output. , Or "1" (may not be determined if the number of bits N of the data series register is small. The larger N is, the less undetermined probability is. Bit errors can be reduced). Therefore, although the most significant bit of the data series registers 93 and 94 may be output as the reproduction data, the most significant bit of the data series register 93 is output in the above processing.
【００１６】なお、ビタビデコーダ７６において、状態
演算回路９５は各データ系列の生起確率の計算、判定回
路９６は生き残りデータ系列の判定（上記処理により、
２つのデータ系列の各々で、生起確率が高い方を生き残
りデータ系列とする）、データ系列レジスタ９３，９４
は生き残りの２つのデータ系列の保存、状態レジスタ９
１，９２は生き残りデータ系列の生起確率の保存の役割
を担っている。In the Viterbi decoder 76, the state calculation circuit 95 calculates the occurrence probability of each data series, and the judgment circuit 96 judges the survival data series (by the above processing,
In each of the two data series, the surviving data series has the higher occurrence probability), and the data series registers 93 and 94
Saves the two remaining data series, status register 9
1, 92 have a role of storing the occurrence probability of the survival data series.
【００１７】以上、ＰＲシステムとＰＲＭＬシステムに
ついてその動作を説明してきたが、いずれのシステムで
も、ＰＲ信号のサンプルデータより再生データを生成す
るため、サンプルデータの３値の理想値が必要になって
くる。ＰＲシステムのビットバイビットデコーダは、こ
れらの理想値より、閾値レベルを設定し、サンプルデー
タを２値化する。またＰＲＭＬシステムのビタビデコー
ダは、これらの理想値より、サンプルデータのビタビデ
コードを行う。The operation of the PR system and the PRML system has been described above. However, in any system, since the reproduction data is generated from the sample data of the PR signal, the three ideal values of the sample data are required. come. The bit-by-bit decoder of the PR system sets the threshold level from these ideal values and binarizes the sample data. Further, the Viterbi decoder of the PRML system performs Viterbi decoding of the sample data from these ideal values.
【００１８】[0018]
【発明が解決しようとする課題】一般に、光磁気ディス
クへの情報の記録においては、記録条件が常に一定であ
るわけではない。所定の長さのマークを記録しようとし
ても記録時の記録条件（周囲温度、レーザパワー等）に
よって、実際に記録されたマークの長さは変化する。ま
た、記録された光磁気ディスクは、常に同一装置で再生
するとは限らないので、その再生条件も再生時において
ばらつく。このような記録及び再生条件のばらつきは、
光磁気ディスクからの再生信号の波形にずれを生じさせ
る。この結果、再生信号をＰＲ等化して作られたサンプ
ルデータの理想値も、記録及び再生条件で異なってく
る。Generally, in recording information on a magneto-optical disk, the recording conditions are not always constant. Even if an attempt is made to record a mark having a predetermined length, the length of the actually recorded mark changes depending on the recording conditions (ambient temperature, laser power, etc.) at the time of recording. Further, since the recorded magneto-optical disk is not always reproduced by the same device, the reproduction condition also varies during reproduction. Such variations in recording and reproducing conditions are
The waveform of the reproduction signal from the magneto-optical disk is deviated. As a result, the ideal value of the sample data created by PR equalizing the reproduction signal also differs depending on the recording and reproduction conditions.
【００１９】従って従来例のように、ＰＲシステムのビ
ットバイビットデコーダ、及びＰＲＭＬシステムのビタ
ビデコーダの各処理に必要なサンプルデータの理想値
を、記録，再生条件の如何にかかわらず固定化してしま
うと、この固定値と処理対象のサンプルデータの実際の
理想値の間にずれが生じ、この結果ビットバイビットデ
コーダ及びビタビデコーダにおいて正しいデコードが行
われなくなり、再生データのビットエラーが増加してし
まうという問題があった。従って本発明は、ＰＲシステ
ムのビットバイビットデコーダ及びＰＲＭＬシステムの
ビタビデコーダの各処理に必要なサンプルデータの理想
値と、処理対象のサンプルデータの実際の理想値との間
のずれを抑止し、データ再生時のビットエラーを抑える
ことを目的とする。Therefore, as in the conventional example, the ideal value of the sample data required for each processing of the bit-by-bit decoder of the PR system and the Viterbi decoder of the PRML system is fixed regardless of the recording and reproducing conditions. Then, a deviation occurs between this fixed value and the actual ideal value of the sample data to be processed. As a result, correct decoding cannot be performed in the bit-by-bit decoder and the Viterbi decoder, and the bit error of the reproduction data increases. There was a problem. Therefore, the present invention suppresses the deviation between the ideal value of the sample data required for each processing of the bit-by-bit decoder of the PR system and the Viterbi decoder of the PRML system and the actual ideal value of the sample data to be processed, The purpose is to suppress bit errors during data reproduction.
【００２０】[0020]
【課題を解決するための手段】このような課題を解決す
るために本発明は、ディスク型記録媒体から再生された
再生信号のゲインを制御してこの再生信号の最大値と最
小値とを予め指定された値に一致させるＡＧＣ回路と、
サンプリングデータのＮ個の理想値を算出してビットバ
イビット複号回路に閾値レベルとして与える理想値演算
回路とを設けたものである。従って、ＡＧＣ回路により
再生信号のゲインを調整して再生信号の最大値と最小値
を指定された値に一致させるため、記録媒体からの再生
信号の振幅のばらつきは抑止され、この再生信号をＰＲ
等化して作られたサンプリングデータの振幅分布を記
録，再生条件によらずほぼ一定にすることができる。In order to solve such a problem, the present invention controls the gain of a reproduction signal reproduced from a disk type recording medium to previously determine the maximum value and the minimum value of the reproduction signal. An AGC circuit that matches the specified value,
An ideal value calculation circuit for calculating N ideal values of the sampling data and giving them to the bit-by-bit decoding circuit as a threshold level is provided. Therefore, since the gain of the reproduction signal is adjusted by the AGC circuit so that the maximum value and the minimum value of the reproduction signal match the specified value, the variation in the amplitude of the reproduction signal from the recording medium is suppressed, and the reproduction signal is PR
The amplitude distribution of the equalized sampling data can be made almost constant regardless of the recording and reproducing conditions.
【００２１】また、理想値演算回路はディスク型記録媒
体上にユーザデータとともに記録されたトレーニングパ
ターンのサンプリングデータを取り込み、このサンプリ
ングデータに対し個々のサンプリングデータの論理がＮ
値のレベルのうちのいずれに対応するかを判定してＮ値
の論理レベル毎にグループ化し、各グループに含まれる
サンプリングデータの値からその論理レベルに対応する
サンプリングデータの理想値を算出する。従って、再生
するユーザデータと一緒に記録されたトレーニングパタ
ーンが読み取られてこれよりサンプリングデータの理想
値が算出され、この算出値に基づきＰＲシステムのビッ
トバイビットデコードやＰＲＭＬシステムのビタビデコ
ードが実施される。この場合、トレーニングパターンの
サンプリングデータの振幅分布が常に一定であれば、個
々のサンプリングデータをＮ値の論理レベル毎にグルー
プ化する作業を誤りなく実現できる。よって、各グルー
プに含まれるサンプリングデータの値より、その論理レ
ベルに対応するサンプリングデータの理想値の算出を精
度よく実現でき、実データと理想値のずれはなくなる。
従って、ビットバイビットデコード及びビタビデコード
において理想値と実データのずれにより正しいデコード
が行われず、再生データのビットエラーが増加してしま
うという問題を回避できる。また、理想値演算回路は各
グループに含まれるサンプリングデータの平均値より、
その論理レベルに対応するサンプリングデータの理想値
を算出する。この結果、トレーニングパターンの再生信
号の一部がノイズ等の影響により理想値からずれている
場合でも、これを平均化することで、そのずれを吸収あ
るいは少なく抑えることができる。Further, the ideal value calculation circuit takes in the sampling data of the training pattern recorded together with the user data on the disk type recording medium, and the logic of each sampling data is N for this sampling data.
It is determined which one of the value levels corresponds to, the N level logical levels are grouped, and the ideal value of the sampling data corresponding to the logical level is calculated from the values of the sampling data included in each group. Therefore, the training pattern recorded together with the user data to be reproduced is read, the ideal value of the sampling data is calculated from this, and bit-by-bit decoding of the PR system and Viterbi decoding of the PRML system are performed based on this calculated value. It In this case, if the amplitude distribution of the sampling data of the training pattern is always constant, the work of grouping individual sampling data for each N-value logical level can be realized without error. Therefore, it is possible to accurately calculate the ideal value of the sampling data corresponding to the logical level from the value of the sampling data included in each group, and there is no deviation between the actual data and the ideal value.
Therefore, in bit-by-bit decoding and Viterbi decoding, it is possible to avoid the problem that correct decoding is not performed due to the deviation between the ideal value and the actual data, and the bit error of the reproduced data increases. In addition, the ideal value calculation circuit uses the average value of the sampling data included in each group,
The ideal value of the sampling data corresponding to the logic level is calculated. As a result, even if a part of the reproduced signal of the training pattern deviates from the ideal value due to the influence of noise or the like, the deviation can be absorbed or suppressed by averaging the deviation.
【００２２】[0022]
【発明の実施の形態】以下、本発明ついて図面を参照し
て説明する。図１は本発明の情報再生装置の第１の構成
を示すブロック図である。この情報再生装置は、ＰＲ
（１，１）方式を適用した再生システムである。図１に
おいて、７はＡＧＣ回路、８は理想値演算回路、２２は
光磁気ディスク、２３はＰＲ等化回路、２４はＡ／Ｄ変
換器、２５はＰＬＬ回路、２６はビットバイビットデコ
ーダである。ここで、光磁気ディスク２２、ＰＲ等化回
路２３、Ａ／Ｄ変換器２４、ＰＬＬ回路２５、及びビッ
トバイビットデコーダ２６については、既に説明した図
６のＰＲシステムと構成及び動作が同一であるため、そ
の説明を省略する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the first configuration of the information reproducing apparatus of the present invention. This information reproducing device is a PR
This is a reproduction system to which the (1,1) method is applied. In FIG. 1, 7 is an AGC circuit, 8 is an ideal value calculation circuit, 22 is a magneto-optical disk, 23 is a PR equalization circuit, 24 is an A / D converter, 25 is a PLL circuit, and 26 is a bit-by-bit decoder. . Here, the magneto-optical disk 22, the PR equalization circuit 23, the A / D converter 24, the PLL circuit 25, and the bit-by-bit decoder 26 have the same configuration and operation as the PR system of FIG. 6 already described. Therefore, the description thereof is omitted.
【００２３】図１において、ＡＧＣ回路７は、光磁気デ
ィスク面上にユーザデータと一緒に書き込まれたＡＧＣ
引き込み領域から再生信号をモニタしながら、内部にあ
る再生信号の増幅アンプのゲインを調整することで、上
記再生信号の最大値と最小値を図示しない外部から設定
された値に一致させるものである。即ち、図２の光磁気
ディスクの記録フォーマットに示すように、ＡＧＣ引き
込み領域１００をユーザデータ領域１０２より前に配置
し、まずＡＧＣ回路７はＡＧＣ引き込み領域１００のデ
ータ再生を上述したように行う。そして、これの終了後
ユーザデータ領域１００のデータが再生される。In FIG. 1, an AGC circuit 7 is an AGC circuit written with user data on the surface of the magneto-optical disk.
While monitoring the reproduction signal from the pull-in area, by adjusting the gain of the amplification amplifier of the reproduction signal inside, the maximum value and the minimum value of the reproduction signal are made to match the values set from the outside not shown. . That is, as shown in the recording format of the magneto-optical disc of FIG. 2, the AGC pull-in area 100 is arranged before the user data area 102, and the AGC circuit 7 first performs the data reproduction of the AGC pull-in area 100 as described above. Then, after this is finished, the data in the user data area 100 is reproduced.
【００２４】また、理想値演算回路８は光磁気ディスク
面上にユーザデータと一緒に書き込まれたトレーニング
パターンのサンプリングデータをユーザデータの再生に
先立って読み出すものである。即ち、理想値演算回路８
はユーザデータ領域１０２の先頭部分に書き込まれてい
る図２に示すトレーニングパターン領域１０１のパター
ンを読み出すもので、読み出されたトレーニングパター
ンは図３（ａ）に示すようなデジタルデータとなり、Ｐ
Ｒ等化後には図３（ｂ）に示すように３値のレベルすべ
てが含まれるパターンが選ばれる。Further, the ideal value calculation circuit 8 reads the sampling data of the training pattern written together with the user data on the magneto-optical disk surface prior to the reproduction of the user data. That is, the ideal value calculation circuit 8
2 reads out the pattern of the training pattern area 101 shown in FIG. 2 written in the head portion of the user data area 102, and the read training pattern becomes digital data as shown in FIG.
After R equalization, a pattern including all ternary levels is selected as shown in FIG.
【００２５】理想値演算回路８は、光磁気ディスク２２
によりトレーニングパターン領域１０１のパターンが再
生される間、図示しない外部制御系がゲート信号を出力
することで、そのゲート信号がイネーブルの間サンプル
データを取り込む。そして、得られたトレーニングパタ
ーンのサンプルデータから最大，最小，中間の３値のレ
ベルに対応する理想値ｉ２，ｉ１，ｉ０を抽出する。The ideal value calculation circuit 8 is composed of a magneto-optical disk 22.
While the pattern of the training pattern area 101 is reproduced by, an external control system (not shown) outputs a gate signal, and sample data is taken in while the gate signal is enabled. Then, ideal values i2, i1, i0 corresponding to the three levels of maximum, minimum, and intermediate are extracted from the obtained training pattern sample data.
【００２６】この理想値演算回路８における理想値の抽
出方法としては、取り込まれたサンプルデータを先頭か
ら順に２つの閾値レベルで３つの論理レベルにふるい分
け、それぞれのグループに属する最初のサンプルデータ
を、それぞれの論理レベルの理想値することが考えられ
る。このような抽出方法を用いれば、図３（ｂ）に示す
データ中のｉ２0 ，ｉ１0，ｉ０0 がｉ２，ｉ１，ｉ０
の値として選択される。As a method of extracting an ideal value in the ideal value calculating circuit 8, the sample data taken in is sequentially sorted from the beginning into three logical levels with two threshold levels, and the first sample data belonging to each group is It is considered that each logic level has an ideal value. If such an extraction method is used, i2 0, i10, i0 0 in the data shown in FIG.
Is selected as the value of
【００２７】上記抽出方法では、取り込まれたサンプル
データを一定の閾値レベルで３つにふるい分けているた
め、サンプルデータの振幅分布がリードする度に変化す
る場合には、ふるい分けが正しくできないことが有り得
る。しかし、ＡＧＣ回路７によりサンプルデータの振幅
分布が一定の形に合わせ込まれているため、十分に信頼
性高く、サンプルデータのグループ分けが可能となる。In the above extraction method, since the sample data taken in is screened into three at a constant threshold level, if the amplitude distribution of the sample data changes each time it is read, the screen may not be screened correctly. . However, since the amplitude distribution of the sample data is adjusted to a fixed shape by the AGC circuit 7, the sample data can be grouped with sufficiently high reliability.
【００２８】こうして理想値演算回路８で得られた理想
値ｉ２，ｉ１，ｉ０は、ビットバイビットデコーダ２６
に送出され、ビットバイビットデコーダ２６の閾値レベ
ルの設定に使用される。ビットバイビットデコーダ２６
ではこの閾値レベルに基づき直後のユーザデータ領域１
０２から再生されるデータのビットバイビットデコード
を行う。The ideal values i2, i1, i0 thus obtained by the ideal value calculation circuit 8 are converted into the bit-by-bit decoder 26.
And used for setting the threshold level of the bit-by-bit decoder 26. Bit-by-bit decoder 26
Then, based on this threshold level, immediately after the user data area 1
Bit-by-bit decoding of data reproduced from No. 02 is performed.
【００２９】次に、図４は本発明の情報再生装置の第２
の構成を示すブロック図である。この情報再生装置は、
ＰＲ（１，１）方式＋ビタビデコードによる再生システ
ムである。ここで、図４に示す光磁気ディスク２２、Ｐ
Ｒ等化回路２３、Ａ／Ｄ変換器２４、ＰＬＬ回路２５、
及びビタビデコーダ７６については、図１１のＰＲＭＬ
システムと同様な構成でありかつその動作も同一である
ため説明を省略する。また、図４に示すＡＧＣ回路７及
び理想値演算回路８も図１に示す第１の構成例と同様で
あるため、その説明を省略する。Next, FIG. 4 shows a second embodiment of the information reproducing apparatus of the present invention.
FIG. 3 is a block diagram showing the configuration of FIG. This information reproducing device
It is a reproduction system based on the PR (1,1) system + Viterbi decoding. Here, the magneto-optical disks 22 and P shown in FIG.
R equalization circuit 23, A / D converter 24, PLL circuit 25,
For the Viterbi decoder 76, the PRML of FIG.
Since the configuration is the same as the system and the operation is also the same, the description is omitted. Further, since the AGC circuit 7 and the ideal value calculation circuit 8 shown in FIG. 4 are also the same as those in the first configuration example shown in FIG. 1, description thereof will be omitted.
【００３０】また、本装置を用い、ユーザデータの再生
に先立って図２のＡＧＣ引き込み領域１００およびトレ
ーニングパターン１０１の各データを再生する点も図１
の第１の構成と同様である。即ち、図４に示す第２の構
成例は、第１の構成例で説明したＡＧＣ回路７，理想値
演算回路８を図１１のＰＲＭＬシステムに適用させたも
のであり、理想値演算回路８で得られた理想値ｉ２，ｉ
１，ｉ０を、期待値ｄ２，ｄ１，ｄ０としてビタビデコ
ーダ７６に送出し、ビタビデコーダ７６により直後のユ
ーザデータのビタビデコードに使用させるようにしたも
のである。このように本発明は、ＰＲＭＬシステムに対
しても適用することができる。Also, using this apparatus, each data of the AGC pull-in area 100 and the training pattern 101 of FIG. 2 is reproduced before the reproduction of the user data.
Is the same as that of the first configuration. That is, in the second configuration example shown in FIG. 4, the AGC circuit 7 and the ideal value calculation circuit 8 described in the first configuration example are applied to the PRML system of FIG. The obtained ideal values i2, i
1, i0 are sent to the Viterbi decoder 76 as expected values d2, d1, and d0, and are used by the Viterbi decoder 76 for Viterbi decoding of the user data immediately after. As described above, the present invention can be applied to the PRML system.
【００３１】次に、図５は理想値演算回路８の構成を示
すブロック図である。この理想値演算回路８では、以下
の手順で理想値ｉ２，ｉ１，ｉ０を求めてビットバイビ
ットデコーダ２６に送出する。即ち、まず取り込まれた
サンプルデータを３値判定回路１３０で、先頭から順に
２つの閾値レベルで３つの論理レベルにふるい分ける。
次にふるい分けられたデータの一部または全部を対応の
各一時格納バッファ１３１，１３２，１３３に格納す
る。Next, FIG. 5 is a block diagram showing the configuration of the ideal value calculation circuit 8. The ideal value calculation circuit 8 obtains the ideal values i2, i1, i0 by the following procedure and sends them to the bit-by-bit decoder 26. That is, first, the sampled data taken in is screened by the ternary judgment circuit 130 into three logical levels with two threshold levels in order from the beginning.
Next, a part or all of the screened data is stored in the corresponding temporary storage buffers 131, 132, 133.
【００３２】次いで、平均回路１３４，１３５，１３６
は、それぞれ一時格納バッファ１３１，１３２，１３３
に格納されたデータを平均して、理想値ｉ２，ｉ１，ｉ
０として出力する。なお、３値判定回路１３０で、取り
込まれたサンプルデータを３つの論理レベルにふるい分
けるときにも一定の閾値レベルでふるい分けられる。こ
の場合も、ＡＧＣ回路７によってサンプルデータの振幅
分布が一定の形に合わせ込まれているため、十分に信頼
性が高く、サンプルデータのグループ分けが可能とな
る。Then, averaging circuits 134, 135, 136.
Are temporary storage buffers 131, 132, 133, respectively.
Ideal values i2, i1, i by averaging the data stored in
Output as 0. It should be noted that the ternary determination circuit 130 also sifts the sampled data into three logical levels at a fixed threshold level. Also in this case, since the amplitude distribution of the sample data is adjusted to a constant shape by the AGC circuit 7, the reliability is sufficiently high and the sample data can be grouped.
【００３３】また、図５の理想値演算回路８の出力を、
図４のＰＲＭＬシステムのビタビデコーダ７６に送出し
ても同様の効果を奏する。このように、理想値演算回路
８は各論理レベルに対応するトレーニングパターンのサ
ンプルデータをそれぞれ平均することにより、理想値ｉ
２，ｉ１，ｉ０を求めるようにしたので、トレーニング
パターンの再生信号の一部がノイズ等の影響により理想
値からずれている場合でも、これを平均化することで、
そのずれを吸収あるいは少なく抑えることができる。Further, the output of the ideal value calculation circuit 8 in FIG.
Even if it is sent to the Viterbi decoder 76 of the PRML system of FIG. 4, the same effect is obtained. In this way, the ideal value calculation circuit 8 averages the sample data of the training patterns corresponding to the respective logic levels to obtain the ideal value i
Since 2, i1 and i0 are obtained, even if a part of the reproduction signal of the training pattern deviates from the ideal value due to the influence of noise or the like, by averaging the two,
The shift can be absorbed or suppressed to a small level.
【００３４】なお、以上の例では、いずれもＰＲ（１，
１）方式を用いた情報再生装置について説明をしたが、
本発明は、他のＰＲ方式にも適用可能である。また、第
１，第２の構成例における理想値の算出、及び理想値演
算回路８の平均化手段を用いた理想値の算出は、その１
つの手段を示しただけであり、他の手段を用いても実現
可能である。In the above examples, PR (1,
1) I explained the information reproducing device using the method,
The present invention can be applied to other PR systems. In addition, the calculation of the ideal value in the first and second configuration examples and the calculation of the ideal value using the averaging means of the ideal value calculation circuit 8 are
Only one means is shown and it can be realized by using other means.
【００３５】[0035]
【発明の効果】以上説明したように本発明によれば、Ａ
ＧＣ回路はディスク型記録媒体から再生された再生信号
のゲインを制御してこの再生信号の最大値と最小値とを
予め指定された値に一致させるようにしたので、記録媒
体からの再生信号の振幅のばらつきは抑止され、この再
生信号をＰＲ等化して作られたサンプリングデータの振
幅分布を記録，再生条件によらずほぼ一定にすることが
できる。As described above, according to the present invention, A
The GC circuit controls the gain of the reproduction signal reproduced from the disc type recording medium so that the maximum value and the minimum value of the reproduction signal match the pre-designated values. Variations in amplitude are suppressed, and the amplitude distribution of sampling data created by PR equalization of this reproduction signal can be made almost constant regardless of recording and reproduction conditions.
【００３６】また、理想値演算回路は記録媒体上にユー
ザデータとともに記録されたトレーニングパターンのサ
ンプリングデータを取り込み、このサンプリングデータ
に対し個々のサンプリングデータの論理がＮ値のレベル
のうちのいずれに対応するかを判定してＮ値の論理レベ
ル毎にグループ化し、各グループに含まれるサンプリン
グデータの値からその論理レベルに対応するサンプリン
グデータの理想値を算出する。上記２回路の相乗効果に
より、ＰＲシステムのビットバイビットデコードやＰＲ
ＭＬシステムのビタビデコードを正確に行うことができ
る。即ちこの場合、ＡＧＣ回路によりトレーニングパタ
ーンのサンプリングデータの振幅分布が常に一定となる
ため、理想値演算回路では個々のサンプリングデータを
Ｎ値の論理レベル毎にグループ化する作業を誤りなく実
現できる。よって、各グループに含まれるサンプリング
データの値より、その論理レベルに対応するサンプリン
グデータの理想値算出が精度よく実現でき、実データと
理想値のずれはなくなる。この結果、ビットバイビット
デコード及びビタビデコードにおいて、理想値と実デー
タのずれにより正しいデコードが行われず、再生データ
のビットエラーが増加してしまうという問題を回避でき
る。また、理想値演算回路は各グループに含まれるサン
プリングデータの平均値より、その論理レベルに対応す
るサンプリングデータの理想値を算出するようにしたの
で、トレーニングパターンの再生信号の一部がノイズ等
の影響により理想値からずれている場合でも、これを平
均化することで、そのずれを吸収あるいは少なく抑える
ことができる。Further, the ideal value calculation circuit fetches the sampling data of the training pattern recorded on the recording medium together with the user data, and the logic of each sampling data corresponds to any of the N value levels for this sampling data. It is determined whether or not to perform the grouping for each N-valued logical level, and the ideal value of the sampling data corresponding to the logical level is calculated from the values of the sampling data included in each group. Due to the synergistic effect of the above two circuits, PR system bit-by-bit decoding and PR
Viterbi decoding of the ML system can be performed accurately. That is, in this case, since the amplitude distribution of the sampling data of the training pattern is always constant by the AGC circuit, the ideal value arithmetic circuit can implement the work of grouping the individual sampling data for each N value logical level without error. Therefore, it is possible to accurately calculate the ideal value of the sampling data corresponding to the logical level from the value of the sampling data included in each group, and there is no deviation between the actual data and the ideal value. As a result, in bit-by-bit decoding and Viterbi decoding, it is possible to avoid the problem that correct decoding is not performed due to the deviation between the ideal value and the actual data, and the bit error of the reproduced data increases. Further, since the ideal value calculation circuit is configured to calculate the ideal value of the sampling data corresponding to the logical level from the average value of the sampling data included in each group, a part of the reproduction signal of the training pattern may have noise or the like. Even if it deviates from the ideal value due to the influence, the deviation can be absorbed or suppressed by averaging it.
【図１】 本発明の情報再生装置の第１の構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a first configuration of an information reproducing apparatus of the present invention.
【図２】 光磁気ディスクの記録フォーマットを示す図
である。FIG. 2 is a diagram showing a recording format of a magneto-optical disk.
【図３】 光磁気ディスクのトレーニングパターン領域
のパターンを示す図である。FIG. 3 is a diagram showing a pattern of a training pattern area of a magneto-optical disk.
【図４】 上記情報再生装置の第２の構成を示す図であ
る。FIG. 4 is a diagram showing a second configuration of the information reproducing apparatus.
【図５】 理想値演算回路のブロック図である。FIG. 5 is a block diagram of an ideal value calculation circuit.
【図６】 従来のＰＲシステムのブロック図である。FIG. 6 is a block diagram of a conventional PR system.
【図７】 ＰＲシステムの各部の信号波形図である。FIG. 7 is a signal waveform diagram of each part of the PR system.
【図８】 プリコーダのブロック図である。FIG. 8 is a block diagram of a precoder.
【図９】 ＰＲ等化回路のブロック図である。FIG. 9 is a block diagram of a PR equalization circuit.
【図１０】 ビットバイビットデコーダのブロック図で
ある。FIG. 10 is a block diagram of a bit-by-bit decoder.
【図１１】 ＰＲＭＬシステムのブロック図である。FIG. 11 is a block diagram of a PRML system.
【図１２】 ＰＲＭＬシステムの各部の信号波形図であ
る。FIG. 12 is a signal waveform diagram of each part of the PRML system.
【図１３】 ビタビデコーダのブロック図である。FIG. 13 is a block diagram of a Viterbi decoder.
７…ＡＧＣ回路、８…理想値演算回路、２２…光磁気デ
ィスク、２３…ＰＲ等化回路、２４…Ａ／Ｄ変換器、２
５…ＰＬＬ回路、２６…ビットバイビットデコーダ、７
６…ビタビデコーダ、１００…ＡＧＣ引き込み領域、１
０１…トレーニングパターン領域、１０２…ユーザデー
タ領域、１３０…３値判定回路、１３４〜１３６…平均
回路。7 ... AGC circuit, 8 ... Ideal value calculation circuit, 22 ... Magneto-optical disk, 23 ... PR equalization circuit, 24 ... A / D converter, 2
5 ... PLL circuit, 26 ... bit by bit decoder, 7
6 ... Viterbi decoder, 100 ... AGC pull-in area, 1
01 ... Training pattern area, 102 ... User data area, 130 ... Three-value determination circuit, 134-136 ... Averaging circuit.
Claims (4)
信号をパーシャルレスポンス方式で等化するＰＲ等化回
路と、前記ＰＲ等化回路により等化された再生信号に同
期したクロック信号を生成するクロック生成回路と、前
記ＰＲ等化回路により等化され波形整形された再生信号
を前記クロック生成回路からのクロック信号のタイミン
グでデジタルデータに変換するＡ／Ｄ変換回路と、Ａ／
Ｄ変換回路からのサンプリングデータの論理を予め設定
された閾値レベルにより、Ｎ値のレベルのうちのいずれ
であるか判定した後、このＮ値データを２値データに変
換するビットバイビット複号回路とを有し、ディスク型
記録媒体より再生された前記再生信号からユーザデータ
の再生を行う情報再生装置において、 ディスク型記録媒体から再生された前記再生信号のゲイ
ンを制御してこの再生信号の最大値と最小値とを予め指
定された値に一致させるＡＧＣ回路と、サンプリングデ
ータのＮ個の理想値を算出してビットバイビット複号回
路に前記閾値レベルとして与える理想値演算回路とを有
することを特徴とする情報再生装置。1. A PR equalization circuit for equalizing a reproduction signal reproduced from a disk type recording medium by a partial response method, and a clock for generating a clock signal synchronized with the reproduction signal equalized by the PR equalization circuit. A generation circuit, an A / D conversion circuit that converts the reproduction signal equalized and waveform-shaped by the PR equalization circuit into digital data at the timing of the clock signal from the clock generation circuit, and A / D conversion circuit.
A bit-by-bit decoding circuit for converting the N-value data into binary data after determining which of the N-value levels the logic of the sampling data from the D conversion circuit is based on a preset threshold level. In the information reproducing apparatus for reproducing user data from the reproduction signal reproduced from the disc type recording medium, the gain of the reproduction signal reproduced from the disc type recording medium is controlled to maximize the maximum value of the reproduction signal. An AGC circuit for matching a value and a minimum value with a predesignated value, and an ideal value calculation circuit for calculating N ideal values of sampling data and giving them to the bit-by-bit decoding circuit as the threshold level. An information reproducing device characterized by.
信号をパーシャルレスポンス方式で等化するＰＲ等化回
路と、前記ＰＲ等化回路により等化された再生信号に同
期したクロック信号を生成するクロック生成回路と、前
記ＰＲ等化回路により等化され波形整形された再生信号
を前記クロック生成回路からのクロック信号のタイミン
グでデジタル信号に変換するＡ／Ｄ変換回路と、Ａ／Ｄ
変換回路のサンプリングデータを予め設定されたＮ値の
論理レベルの理想値に基づきビタビデコードし２値デー
タに変換するビタビ複号回路とを有し、ディスク型記録
媒体より再生された前記再生信号からユーザデータの再
生を行う情報再生装置において、 ディスク型記録媒体から再生された前記再生信号のゲイ
ンを制御してこの再生信号の最大値と最小値とを予め指
定された値に一致させるＡＧＣ回路と、サンプリングデ
ータのＮ個の理想値を算出してビタビ複号回路に前記閾
値レベルとして与える理想値演算回路とを有することを
特徴とする情報再生装置。2. A PR equalization circuit for equalizing a reproduction signal reproduced from a disk type recording medium by a partial response method, and a clock for generating a clock signal synchronized with the reproduction signal equalized by the PR equalization circuit. A generation circuit, an A / D conversion circuit for converting the reproduction signal equalized and waveform-shaped by the PR equalization circuit into a digital signal at the timing of the clock signal from the clock generation circuit, and an A / D converter.
And a Viterbi decoding circuit for converting the sampling data of the conversion circuit into binary data by Viterbi decoding based on an ideal value of a preset logical value of N values, and from the reproduction signal reproduced from the disc type recording medium. In an information reproducing apparatus for reproducing user data, an AGC circuit for controlling the gain of the reproduced signal reproduced from the disc type recording medium to match the maximum value and the minimum value of the reproduced signal with a pre-designated value. An information reproducing apparatus comprising: an ideal value calculation circuit for calculating N ideal values of sampling data and giving the Viterbi decoding circuit as the threshold level.
とともに記録されたトレーニングパターンのサンプリン
グデータを取り込み、このサンプリングデータに対し個
々のサンプリングデータの論理が前記Ｎ値のレベルのう
ちのいずれに対応するかを判定してＮ値の論理レベル毎
にグループ化し、各グループに含まれるサンプリングデ
ータの値からその論理レベルに対応するサンプリングデ
ータの理想値を算出することを特徴とする情報再生装
置。3. The ideal value arithmetic circuit according to claim 1 or 2, wherein sampling data of a training pattern recorded together with user data on a disk-type recording medium is taken in, and the sampling data has a logic of individual sampling data. Which of the N-value levels corresponds to each of the N-valued levels is grouped into N-valued logical levels, and the ideal value of the sampling data corresponding to the logical level is calculated from the values of the sampling data included in each group. An information reproducing apparatus characterized by calculating.
ータの平均値より、その論理レベルに対応するサンプリ
ングデータの理想値を算出することを特徴とする情報再
生装置。4. The information reproducing apparatus according to claim 3, wherein the ideal value calculation circuit calculates the ideal value of the sampling data corresponding to the logical level from the average value of the sampling data included in each group.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051492A JPH09245432A (en) | 1996-03-08 | 1996-03-08 | Information reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051492A JPH09245432A (en) | 1996-03-08 | 1996-03-08 | Information reproducing apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09245432A true JPH09245432A (en) | 1997-09-19 |
Family
ID=12888475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8051492A Pending JPH09245432A (en) | 1996-03-08 | 1996-03-08 | Information reproducing apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09245432A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008513927A (en) * | 2004-09-20 | 2008-05-01 | ガジック・テクニカル・エンタープライゼス | Self-adjusting PRML receiver |
-
1996
- 1996-03-08 JP JP8051492A patent/JPH09245432A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008513927A (en) * | 2004-09-20 | 2008-05-01 | ガジック・テクニカル・エンタープライゼス | Self-adjusting PRML receiver |
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