JPH09244919A - Debugger for test program in multi-cpu - Google Patents
Debugger for test program in multi-cpuInfo
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- JPH09244919A JPH09244919A JP8057117A JP5711796A JPH09244919A JP H09244919 A JPH09244919 A JP H09244919A JP 8057117 A JP8057117 A JP 8057117A JP 5711796 A JP5711796 A JP 5711796A JP H09244919 A JPH09244919 A JP H09244919A
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マルチＣＰＵを搭
載した装置におけるテストプログラムをデバッグするた
めのデバッガに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a debugger for debugging a test program in a device equipped with multiple CPUs.
【０００２】[0002]
【従来の技術】従来、テストプログラム（以下、単にＴ
Ｐと言う。）専用モニタ組み込み型デバッガは、ＴＰデ
バッグ時と不具合解析時の２通りで適用されている。図
１１は従来のデバッガを説明する構成図である。マルチ
ＣＰＵ搭載装置でデバッガを使用する場合には、図１１
に示すように、マスタＣＰＵ側デバッガＤ１’とスレー
ブＣＰＵ側デバッガＤ２’とが設けられており、ＴＰ設
計時のデバッグにおいては、マスタＣＰＵ側デバッガＤ
１’とスレーブＣＰＵ側デバッガＤ２’とを各々用いて
いる。2. Description of the Related Art Conventionally, test programs (hereinafter simply referred to as T
Say P. ) The dedicated monitor-embedded debugger is applied in two ways: during TP debugging and during failure analysis. FIG. 11 is a configuration diagram illustrating a conventional debugger. When the debugger is used on a device equipped with multiple CPUs, FIG.
As shown in FIG. 3, a master CPU side debugger D1 'and a slave CPU side debugger D2' are provided.
1'and a slave CPU side debugger D2 'are used respectively.
【０００３】このマスタＣＰＵ側デバッガＤ１’は、Ｔ
Ｐから成る被デバッグプログラム１１、コマンド処理ル
ーチン１２、外部コンソールアテンション割込ハンドラ
１３、プログラム割込ハンドラ１４、デバッグ例外割込
ハンドラ１５、ＳＩＣドライバ１６から構成されてい
る。This master CPU side debugger D1 'is
It is composed of a debugged program 11 composed of P, a command processing routine 12, an external console attention interrupt handler 13, a program interrupt handler 14, a debug exception interrupt handler 15, and a SIC driver 16.
【０００４】また、スレーブＣＰＵ側デバッガＤ２’も
同様に、ＴＰから成る被デバッグプログラム２１、コマ
ンド処理ルーチン２２、外部コンソールアテンション割
込ハンドラ２３、プログラム割込ハンドラ２４、デバッ
グ例外割込ハンドラ２５、ＳＩＣドライバ２６から構成
されている。Similarly, the slave CPU-side debugger D2 'similarly has a program to be debugged TP 21, a command processing routine 22, an external console attention interrupt handler 23, a program interrupt handler 24, a debug exception interrupt handler 25, and an SIC. It is composed of a driver 26.
【０００５】各デバッガの構成は同様であるため、以下
ではマスタＣＰＵ側デバッガＤ１’のみの説明を行う。
すなわち、マスタＣＰＵ側デバッガＤ１’のコマンド処
理ルーチン１２は、本デバッガの本体である。また外部
コンソールアテンション割込ハンドラ１３は、予め外部
コンソールのキーに割当てられているデバッガ起動のキ
ーが押下された時、その時点のＣＰＵ情報をスタックに
保存するルーチンである。Since the configurations of the respective debuggers are the same, only the master CPU side debugger D1 'will be described below.
That is, the command processing routine 12 of the master CPU side debugger D1 'is the main body of this debugger. The external console attention interrupt handler 13 is a routine for saving the CPU information at that time in the stack when a debugger activation key previously assigned to the external console key is pressed.
【０００６】プログラム割込ハンドラ１４は、予め被デ
バッグプログラム１１に組み込まれているデバッガ起動
の関数が呼び出された時、その時点のＣＰＵ情報をスタ
ックに保存するルーチンである。また、デバッグ例外割
込ハンドラ１５は、デバッガを使用して設定したブレー
クポイントにアクセスした時、その時点のＣＰＵ情報を
スタックに保存するルーチンである。さらに、ＳＩＣド
ライバ１６は、デバッガが起動した時の外部コンソール
の入出力処理を行うものである。The program interrupt handler 14 is a routine for saving the CPU information at that time in a stack when a debugger activation function which is built in the program to be debugged 11 in advance is called. Further, the debug exception interrupt handler 15 is a routine for saving the CPU information at that time in the stack when the breakpoint set by using the debugger is accessed. Further, the SIC driver 16 performs input / output processing of the external console when the debugger is activated.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、このよ
うなデバッガにおいて、マルチＣＰＵ搭載装置の個々の
ＣＰＵ上でＴＰを動作させた時に発生する不具合によっ
ては、デバッガでの不具合解析に多大な時間を要するこ
とになる。However, in such a debugger, depending on the trouble that occurs when the TP is operated on each CPU of the multi-CPU mounted device, it takes a lot of time to analyze the trouble in the debugger. It will be.
【０００８】例えば、エラーを起こしたＴＰ以外のＣＰ
Ｕで何のＴＰがどの様な動作をしているかを調べる場
合、エラーを起こした時点で、エラーを起こしていない
ＴＰが起動しているＣＰＵの情報がないため、原因調査
に多くの時間を必要とする。For example, a CP other than the TP that caused the error
When investigating what TP is doing in U and how it works, there is no information on the CPU running the TP that does not generate an error when the error occurs, so much time is spent investigating the cause. I need.
【０００９】このようなことから、一つのＣＰＵで動作
中のＴＰが、あるハードウェア（ＬＳＩ）にアクセスし
たことによる影響で、他のＣＰＵで動作中のＴＰがエラ
ーを起こした場合の原因調査は非常に時間がかかるとい
う問題が生じる。From the above, the investigation of the cause when the TP operating in one CPU causes an error in the TP operating in another CPU due to the influence of accessing a certain hardware (LSI) Is a very time consuming problem.
【００１０】さらに、ＴＰ専用モニタはマルチタスクＯ
Ｓ（オペレーティングシステム）であるため、一つのＣ
ＰＵで複数のＴＰを同時に動作させる競合動作が可能で
あり、この競合動作時における上記不具合の原因調査は
非常に困難である。Further, the TP monitor is a multitasking O
Since it is S (operating system), one C
It is possible to perform a competing operation in which a plurality of TPs are simultaneously operated by the PU, and it is very difficult to investigate the cause of the above-mentioned problem during the competing operation.
【００１１】[0011]
【課題を解決するための手段】本発明はこのような課題
を解決するために成されたマルチＣＰＵにおけるテスト
プログラムのデバッガである。すなわち、本発明は、バ
スを介して接続された複数のＣＰＵの各々に対応して設
けられているテストプログラムのデバッガであり、各Ｃ
ＰＵ側に設けられ、一方のＣＰＵ側から他方のＣＰＵ側
のデバッガの起動や終了を指示したり、他方のＣＰＵ側
から送られる一方のＣＰＵ側のデバッガの起動や終了の
指示を受ける通信手段を備えているものである。The present invention is a debugger of a test program in a multi-CPU, which is made to solve such a problem. That is, the present invention is a test program debugger provided corresponding to each of a plurality of CPUs connected via a bus.
Communication means is provided on the PU side, and receives a command from one CPU side to start or end a debugger on the other CPU side, or receives a command to start or end a debugger on one CPU side sent from the other CPU side. It is equipped.
【００１２】本発明では、一方のＣＰＵ側のテストプロ
グラムを起動している間にデバッガの起動が指示された
場合に、通信手段によって他方のＣＰＵ側のデバッガの
起動や終了を指示するため、各ＣＰＵ側のデバッガが連
係をとって動作する状態となり、いずれか一方のテスト
プログラムでエラーが発生した場合にもその時点で他方
のＣＰＵ情報も得ることができるようになる。According to the present invention, when the activation of the debugger is instructed while the test program on the one CPU side is activated, the communication means instructs the activation or termination of the debugger on the other CPU side. The CPU-side debugger operates in a coordinated manner, and if an error occurs in one of the test programs, the CPU information of the other CPU can be obtained at that time.
【００１３】[0013]
【発明の実施の形態】以下に、本発明のマルチＣＰＵに
おけるテストプログラムのデバッガの実施の形態を図に
基づいて説明する。図１は本発明の第１実施形態を説明
する構成図、図２はハードウェア構成図である。すなわ
ち、図２に示すハードウェア構成としては、システムの
中心となるメインのバスＢを介して２つのＣＰＵ基板Ｓ
１、Ｓ２が接続され、さらに共通のメモリを備えたＣＭ
（Ｃｏｍｍｏｎ Ｍｅｍｏｒｙ）基板Ｍが接続された構
成となっている。また、バスＢにはＲＳ２３２Ｃ等のイ
ンタフェースを介してキーボードやディスプレイを備え
た外部コンソールＧが接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a test program debugger in a multi-CPU according to the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram illustrating a first embodiment of the present invention, and FIG. 2 is a hardware configuration diagram. That is, in the hardware configuration shown in FIG. 2, the two CPU boards S are connected via the main bus B which is the center of the system.
CM with 1 and S2 connected and a common memory
(Common Memory) Substrate M is connected. An external console G having a keyboard and a display is connected to the bus B via an interface such as RS232C.
【００１４】各ＣＰＵ基板Ｓ１、Ｓ２には各々ＣＰＵと
ＬＭ（Ｌｏｃａｌ Ｍｅｍｏｒｙ）が搭載されている。
なお、本実施形態では、ＣＰＵ基板Ｓ１側のＣＰＵをマ
スタＣＰＵ、ＣＰＵ基板Ｓ２側のＣＰＵをスレーブＣＰ
Ｕとして説明を行う。A CPU and an LM (Local Memory) are mounted on each of the CPU boards S1 and S2.
In the present embodiment, the CPU on the CPU board S1 side is the master CPU, and the CPU on the CPU board S2 side is the slave CP.
The description will be given as U.
【００１５】図１に示すように、本実施形態におけるマ
スタＣＰＵ側デバッガＤ１は、ＴＰから成る被デバッグ
プログラム１１、コマンド処理ルーチン１２、外部コン
ソールアテンション割込ハンドラ１３、プログラム割込
ハンドラ１４、デバッグ例外割込ハンドラ１５、ＳＩＣ
ドライバ１６に加え、ＣＰＵ間通信処理ルーチン１７を
備えている。As shown in FIG. 1, the master CPU-side debugger D1 according to the present embodiment includes a program to be debugged 11 including a TP, a command processing routine 12, an external console attention interrupt handler 13, a program interrupt handler 14, and a debug exception. Interrupt handler 15, SIC
In addition to the driver 16, an inter-CPU communication processing routine 17 is provided.
【００１６】また、スレーブＣＰＵ側デバッガＤ２は、
ＴＰから成る被デバッグプログラム２１、コマンド処理
ルーチン２２、プログラム割込ハンドラ２４、デバッグ
例外割込ハンドラ２５に加え、仮想外部コンソールアテ
ンション割込ハンドラ２３’、仮想ＳＩＣドライバ２
６’およびＣＰＵ間通信処理ルーチン２７を備えてい
る。Further, the slave CPU side debugger D2 is
A virtual external console attention interrupt handler 23 ′, a virtual SIC driver 2 in addition to a debugged program 21 including a TP, a command processing routine 22, a program interrupt handler 24, and a debug exception interrupt handler 25.
6'and an inter-CPU communication processing routine 27.
【００１７】マスタＣＰＵ側デバッガＤ１のＣＰＵ間通
信処理ルーチン１７は、スレーブＣＰＵ側基板から入出
力処理の依頼を受信したり、スレーブＣＰＵ側へデバッ
ガの同時起動、終了通知を行うために設けられている。The inter-CPU communication processing routine 17 of the master CPU-side debugger D1 is provided to receive a request for input / output processing from the slave CPU-side board and to notify the slave CPU side of simultaneous start-up and termination of the debugger. There is.
【００１８】また、スレーブＣＰＵ側デバッガＤ２のＣ
ＰＵ間通信処理ルーチン２７は、マスタＣＰＵ側基板へ
の入出力処理の依頼の送信、デバッガの同時起動、終了
通知を行うために設けられている。さらに、仮想外部コ
ンソールアテンション割込ハンドラ２３’および仮想Ｓ
ＩＣドライバ２６’は、図２に示す外部コンソールＧが
一つであることに対応するため、実際にはマスタＣＰＵ
側デバッガＤ１の外部コンソールアテンション割込ハン
ドラ１３およびＳＩＣドライバ１６を利用して仮想的に
スレーブＣＰＵ側デバッガＤ２で使用できるようにした
ものである。Further, C of the slave CPU side debugger D2
The inter-PU communication processing routine 27 is provided for transmitting a request for input / output processing to the master CPU side board, simultaneously starting the debugger, and notifying the end. Furthermore, the virtual external console attention interrupt handler 23 'and the virtual S
Since the IC driver 26 'corresponds to the single external console G shown in FIG.
The external console attention interrupt handler 13 and the SIC driver 16 of the side debugger D1 can be virtually used by the slave CPU side debugger D2.
【００１９】次に、マスタＣＰＵ側デバッガＤ１の動作
を、図１、図３、図５、図６、図７および図８に基づい
て説明する。図３はマスタＣＰＵ側デバッガの構成図、
図５はデバッガの全体的なフローチャート、図６は送信
処理を説明するフローチャート、図７は受信処理を説明
するフローチャート、図８はＣＰＵ間通信を説明する関
連図である。Next, the operation of the master CPU side debugger D1 will be described with reference to FIGS. 1, 3, 5, 6, 7 and 8. 3 is a block diagram of the master CPU side debugger,
5 is an overall flowchart of the debugger, FIG. 6 is a flowchart illustrating transmission processing, FIG. 7 is a flowchart illustrating reception processing, and FIG. 8 is a related diagram illustrating inter-CPU communication.
【００２０】先ず、各種ハンドラからの指示により、デ
バッガが起動した場合には、図５に示すステップＳ１０
１において、デバッガが起動した時点でのマスタＣＰＵ
のレジスタ情報をスタックに保存する処理を行う。すな
わち、デバッガキーが押下された場合や、被デバッグプ
ログラム１１内に組み込まれているデバッガ起動関数が
呼び出された場合、またブレークポイントに達した場
合、さらには他のデバッガからのＮＭＩ（Ｎｏｎ Ｍａ
ｒｋａｂｌｅ Ｉｎｔｅｒａｐｔの略でマスク不可能な
割込のこと）が送られてきた場合に、マスタＣＰＵのレ
ジスタ情報をスタックに保存する。First, when the debugger is activated by an instruction from various handlers, step S10 shown in FIG.
1, the master CPU when the debugger started
The register information of is saved in the stack. That is, when the debugger key is pressed, the debugger start-up function incorporated in the program to be debugged 11 is called, or a breakpoint is reached, the NMI (Non Ma) from another debugger is also reached.
When a non-maskable interrupt (abbreviation of rkable Interrupt) is sent, the register information of the master CPU is saved in the stack.
【００２１】次いで、外部コンソールＧの使用権が有る
場合にはステップＳ１０２でＹｅｓとなり、ＣＰＵ間通
信ルーチン１７の送信部１７ａからスレーブＣＰＵ側デ
バッガＤ２を起動する旨の指示を送信する（ステップＳ
１０３）。一方、外部コンソールＧの使用権が無い場合
にはステップＳ１０２の判断でＮｏとなり、ＮＭＩ発生
受信待ちとなる（ステップＳ１０５）。Next, if the user has the right to use the external console G, the answer is Yes in step S102, and an instruction to activate the slave CPU side debugger D2 is transmitted from the transmitter 17a of the inter-CPU communication routine 17 (step S).
103). On the other hand, if the user does not have the right to use the external console G, the determination in step S102 is No, and the NMI occurrence reception waits (step S105).
【００２２】ここで、デバッガ本体であるコマンド処理
ルーチン１２の説明を行う。コマンド処理ルーチン１２
は、コマンド解析１２ａと、ＣＰＵ制御１２ｂ、入出力
制御１２ｃ、操作支援１２ｄから成る各種デバッグ処理
とから構成されている。The command processing routine 12, which is the main body of the debugger, will be described. Command processing routine 12
Is composed of a command analysis 12a and various debug processes including a CPU control 12b, an input / output control 12c, and an operation support 12d.
【００２３】コマンド解析１２ａは、図５に示すステッ
プＳ１０４でコマンド入力待ちをしており、コマンドが
入力された場合にコマンドの解析を行う（ステップＳ１
０６）。その後、各種デバッグ処理で解析したコマンド
に対応した処理を行う（Ｓ１０８）。The command analysis unit 12a waits for a command input in step S104 shown in FIG. 5, and analyzes the command when the command is input (step S1).
06). After that, processing corresponding to the command analyzed in various debug processing is performed (S108).
【００２４】各種デバッグ処理におけるＣＰＵ制御１２
ｂは、プログラムの制御、レジスタ／メモリのリード／
ライト、ブレークポイントの設定、データのトリガ／ト
レース情報の取得を制御する。また、入出力制御１２ｃ
は、Ｉ／Ｏポートに対するデータの入出力操作である。
さらに、操作支援１２ｄは、簡易計算、逆アセンブル機
能、コンソールアクセス権制御を含んでいる。CPU control 12 in various debug processes
b is program control, register / memory read /
Controls writing, setting breakpoints, and getting data trigger / trace information. Also, the input / output control 12c
Is an input / output operation of data with respect to the I / O port.
Further, the operation support 12d includes simple calculation, disassembly function, and console access right control.
【００２５】各種デバッガ処理は終了コマンドが入力さ
れるまで行われる（ステップＳ１０７〜Ｓ１０８）。終
了コマンドが入力された後は、ステップＳ１０９へ進
み、外部コンソールＧの使用権の有無を判断する。使用
権が無い場合にはステップＳ１１１へ進み、スタック情
報をレジスタへ戻す処理を行う。一方、使用権が有る場
合にはステップＳ１１０へ進み、ＣＰＵ間通信ルーチン
１７の送信部１７ａからスレーブＣＰＵ側デバッガＤ２
を終了する旨の指示を送信する。Various debugger processes are performed until the end command is input (steps S107 to S108). After the end command is input, the process proceeds to step S109, and it is determined whether the external console G has the right to use. If the user does not have the usage right, the process proceeds to step S111 and the stack information is returned to the register. On the other hand, if the user has the usage right, the process proceeds to step S110, where the slave CPU-side debugger D2 is sent from the transmitter 17a of the inter-CPU communication routine 17 to the slave CPU side debugger D2.
Send an instruction to end.
【００２６】このような一連の処理によって、マスタＣ
ＰＵ側デバッガＤ１とスレーブＣＰＵ側デバッガＤ２と
の間で処理の連係をとることが可能となる。Through the series of processes described above, the master C
It becomes possible to coordinate processing between the PU side debugger D1 and the slave CPU side debugger D2.
【００２７】ここで、ＣＰＵ間通信処理ルーチン１７の
説明を行う。図３に示すように、ＣＰＵ間通信処理ルー
チン１７の送信部１７ａは、送信処理ドライバを備えた
送信部１７ａと、ＣＰＵ間通信割込ハンドラを備えた受
信部１７ｂとから構成されている。Here, the inter-CPU communication processing routine 17 will be described. As shown in FIG. 3, the transmission unit 17a of the inter-CPU communication processing routine 17 includes a transmission unit 17a including a transmission processing driver and a reception unit 17b including an inter-CPU communication interrupt handler.
【００２８】図５に示すステップＳ１０３、Ｓ１１０の
ＣＰＵ間通信送信処理では、送信部１７ａからスレーブ
ＣＰＵ側へ処理依頼を行う。また、スレーブＣＰＵ側デ
バッガＤ２から送られるＮＭＩは受信部１７ｂに受け取
る。In the inter-CPU communication transmission processing of steps S103 and S110 shown in FIG. 5, the transmission unit 17a makes a processing request to the slave CPU side. Further, the NMI sent from the slave CPU side debugger D2 is received by the receiving unit 17b.
【００２９】送信部１７ａは、各種デバッガが送信要求
を出した場合に、図８に示すＣＭ基板ＭのＣＭ領域情報
格納枠におけるメッセージ枠Ｍ１〜Ｍ３に必要な情報を
書き込み（図６に示すステップＳ２０１）、スレーブＣ
ＰＵ側デバッガに対し、セレクティブＮＭＩを発行する
（ステップＳ２０２）。また、文字の入力処理があった
場合にはＣＭ領域情報格納枠の取得文字枠を読み取る処
理を行う（ステップＳ２０３〜Ｓ２０５）。When various debuggers issue transmission requests, the transmission unit 17a writes necessary information in the message frames M1 to M3 in the CM area information storage frame of the CM board M shown in FIG. 8 (steps shown in FIG. 6). S201), slave C
A selective NMI is issued to the PU side debugger (step S202). If the character input process is performed, the process of reading the acquired character frame of the CM area information storage frame is performed (steps S203 to S205).
【００３０】ここで、各種デバッガが出す送信要求と
は、スレーブＣＰＵ側デバッガの起動と終了、およびス
レーブＣＰＵ側デバッガへの外部コンソールアクセス権
の解放指示のことである。この送信処理は、上記ＮＭＩ
を発行した後、送信先のＣＰＵ側から依頼処理終了の通
知を受けると終了となる（ステップＳ２０６）。Here, the transmission requests issued by the various debuggers are activation and termination of the slave CPU side debugger, and an instruction to release the external console access right to the slave CPU side debugger. This transmission process is the same as the above NMI.
When the notification of the end of the request process is received from the CPU side of the transmission destination after the is issued, the process ends (step S206).
【００３１】また、受信部１７ｂは、図７に示すように
他のＣＰＵであるスレーブＣＰＵ側デバッガＤ２からＮ
ＭＩを受け取ると、その時のマスタＣＰＵのレジスタ情
報をスタックに保存し（ステップＳ３０１）、図８に示
すＣＭ領域情報格納枠のメッセージ枠Ｍ１〜Ｍ３を読み
出し（ステップＳ３０２）、依頼された処理を判別して
実行する。Further, as shown in FIG. 7, the receiving unit 17b has the slave CPU side debuggers D2 to N which are other CPUs.
When MI is received, the register information of the master CPU at that time is saved in the stack (step S301), the message frames M1 to M3 of the CM area information storage frame shown in FIG. 8 are read (step S302), and the requested processing is determined. Then run.
【００３２】処理の内容としては、マスタＣＰＵ側デバ
ッガの起動処理（ステップＳ３０３〜Ｓ３０５）、文字
の出力処理（ステップＳ３０６〜Ｓ３０７）、文字の入
力処理（ステップＳ３０８〜Ｓ３０９）、外部コンソー
ルの使用権取得処理（ステップＳ３１０〜Ｓ３１１）、
マスタＣＰＵ側デバッガの終了処理（ステップＳ３１
２）がある。The contents of the processing are as follows: start-up processing of the master CPU side debugger (steps S303 to S305), character output processing (steps S306 to S307), character input processing (steps S308 to S309), usage rights of the external console. Acquisition processing (steps S310 to S311),
End processing of the master CPU side debugger (step S31
There is 2).
【００３３】なお、マスタＣＰＵ側デバッガの起動処理
を除く他の処理の場合には、最後に依頼元であるスレー
ブＣＰＵ側デバッガに処理完了通知をして受信処理を終
了する（ステップＳ３１３）。In the case of processes other than the starting process of the master CPU-side debugger, the completion of the process is notified to the slave CPU-side debugger, which is the request source, and the receiving process is terminated (step S313).
【００３４】以下、順に各処理の説明を行う。先ず、マ
スタＣＰＵ側デバッガの起動処理（ステップＳ３０３〜
Ｓ３０５）では、初めに図８に示す依頼処理完了バッフ
ァＭ１を設定し、スレーブＣＰＵ側デバッガＤ２へ処理
の起動を通知する（ステップＳ３０３）。次いで、外部
コンソールのアクセス権を解放した後（ステップＳ３０
４）、デバッガ本体の呼び出しを行う（ステップＳ３０
５）。この時、デバッガ本体では外部コンソールのアク
セス権が無いため、スレーブＣＰＵ側からセレクティブ
ＮＭＩ９の発生待ちとなる（図５のステップＳ１０５参
照）。Hereinafter, each process will be described in order. First, the process of starting the master CPU side debugger (step S303-
In S305), first, the request processing completion buffer M1 shown in FIG. 8 is set, and the slave CPU side debugger D2 is notified of the start of processing (step S303). Then, after releasing the access right of the external console (step S30
4) Call the debugger body (step S30)
5). At this time, since the main body of the debugger does not have the right to access the external console, the slave CPU waits for the selective NMI 9 to occur (see step S105 in FIG. 5).
【００３５】また、外部コンソールの使用権取得処理
（ステップＳ３１０〜Ｓ３１１）およびマスタＣＰＵ側
デバッガの終了処理（ステップＳ３１２）は、スレーブ
ＣＰＵ側からのセレクティブＮＭＩの発生待ちの状態か
らとなる。The external console usage right acquisition processing (steps S310 to S311) and the master CPU side debugger termination processing (step S312) are in a state of waiting for the generation of a selective NMI from the slave CPU side.
【００３６】外部コンソールの使用権取得処理ではコマ
ンドバッファにコンソールコマンドを設定する処理を行
い（ステップＳ３１０）、外部コンソールの使用権の取
得として図８に示すコンソールアクセス権フラグの設定
を行う（ステップＳ３１１）。また、マスタＣＰＵ側デ
バッガの終了処理ではコマンドバッファに終了コマンド
を設定する処理を行う（ステップＳ３１２）。In the external console usage right acquisition processing, processing for setting console commands in the command buffer is performed (step S310), and the console access right flag shown in FIG. 8 is set as acquisition of the external console usage right (step S311). ). Further, in the termination processing of the master CPU side debugger, processing of setting the termination command in the command buffer is performed (step S312).
【００３７】文字の出力処理（ステップＳ３０６〜Ｓ３
０７）、入力処理（ステップＳ３０８〜Ｓ３０９）は、
スレーブＣＰＵ側デバッガの外部コンソール出力および
外部コンソール入力である。すなわち、出力処理では、
図８に示すＣＭ領域情報格納枠の入出力文字格納バッフ
ァＭ３に、指定された文字をマスタＣＰＵ側デバッガＤ
１のＳＩＣドライバ１６の文字出力処理に渡し（ステッ
プＳ３０６）、このＳＩＣドライバ１６を使って文字を
表示する（ステップＳ３０７）。Character output processing (steps S306 to S3)
07) and the input process (steps S308 to S309)
External console output and external console input of the slave CPU side debugger. That is, in the output process,
In the input / output character storage buffer M3 of the CM area information storage frame shown in FIG.
It is passed to the character output process of the first SIC driver 16 (step S306), and the characters are displayed using this SIC driver 16 (step S307).
【００３８】また、入力処理では、ＳＩＣドライバ１６
の文字入力処理を呼び出し（ステップＳ３０８）、これ
により取得した文字を図８に示すＣＭ領域情報格納枠の
入出力文字格納バッファＭ３に設定して、スレーブＣＰ
Ｕ側デバッガＤ２へ渡す処理を行う（ステップＳ３０
９）。In the input processing, the SIC driver 16
The character input process of step S308 is called (step S308), and the character thus acquired is set in the input / output character storage buffer M3 of the CM area information storage frame shown in FIG.
Processing for passing to the U-side debugger D2 is performed (step S30
9).
【００３９】次に、スレーブＣＰＵ側デバッガＤ２の動
作を、図１、図４、図５、図６、図７および図８に基づ
いて説明する。図４はスレーブＣＰＵ側デバッガの構成
図である。なお、図５〜図７のフローチャートおよび図
８の関連図は先に説明したマスタＣＰＵ側デバッガＤ１
の場合と共通である。Next, the operation of the slave CPU side debugger D2 will be described with reference to FIGS. 1, 4, 5, 6, 7, and 8. FIG. 4 is a block diagram of the slave CPU side debugger. The flowcharts of FIGS. 5 to 7 and the related diagram of FIG. 8 are the master CPU side debugger D1 described above.
It is common with the case of.
【００４０】スレーブＣＰＵ側デバッガＤ２のマスタＣ
ＰＵ側デバッガＤ１との相違は、外部コンソールアテン
ション割込ハンドラ１３（図３参照）が仮想外部コンソ
ールアテンション割込ハンドラ２３’となり、ＳＩＣド
ライバ１６（図３参照）が仮想ＳＩＣドライバ２６’と
なっている点である。Master C of the slave CPU side debugger D2
The difference from the PU side debugger D1 is that the external console attention interrupt handler 13 (see FIG. 3) becomes a virtual external console attention interrupt handler 23 'and the SIC driver 16 (see FIG. 3) becomes a virtual SIC driver 26'. That is the point.
【００４１】先ず、各種ハンドラからの指示によりデバ
ッガが起動した場合には、図５に示すステップＳ１０１
において、デバッガが起動した時点でのスレーブＣＰＵ
のレジスタ情報をスタックに保存する処理を行う。すな
わち、デバッガキーが押下された場合や、被デバッグプ
ログラム２１内に組み込まれているデバッガ起動関数が
呼び出された場合、またブレークポイントに達した場
合、さらには他のデバッガからのＮＭＩ（Ｎｏｎ Ｍａ
ｒｋａｂｌｅ Ｉｎｔｅｒａｐｔの略でマスク不可能な
割込のこと）が送られてきた場合に、スレーブＣＰＵの
レジスタ情報をスタックに保存する。First, when the debugger is activated by an instruction from various handlers, step S101 shown in FIG.
The slave CPU at the time the debugger started
The register information of is saved in the stack. That is, when the debugger key is pressed, when the debugger start function incorporated in the program to be debugged 21 is called, or when a breakpoint is reached, the NMI (Non Ma) from another debugger is also reached.
When a non-maskable interrupt (abbreviation of rkable Interrupt) is sent, the register information of the slave CPU is saved in the stack.
【００４２】次いで、外部コンソールＧの使用権が有る
場合にはステップＳ１０２でＹｅｓとなり、ＣＰＵ間通
信ルーチン２７の送信部２７ａからマスタＣＰＵ側デバ
ッガＤ１を起動する旨の指示を送信する（ステップＳ１
０３）。一方、外部コンソールＧの使用権が無い場合に
はステップＳ１０２の判断でＮｏとなり、ＮＭＩ発生受
信待ちとなる（ステップＳ１０５）。Next, if the user has the right to use the external console G, the result of step S102 becomes Yes, and an instruction to activate the master CPU side debugger D1 is transmitted from the transmission section 27a of the inter-CPU communication routine 27 (step S1).
03). On the other hand, if the user does not have the right to use the external console G, the determination in step S102 is No, and the NMI occurrence reception waits (step S105).
【００４３】ここで、デバッガ本体であるコマンド処理
ルーチン２２の説明を行う。コマンド処理ルーチン２２
は、コマンド解析２２ａと、ＣＰＵ制御２２ｂ、入出力
制御２２ｃ、操作支援２２ｄから成る各種デバッグ処理
とから構成されている。Here, the command processing routine 22 which is the main body of the debugger will be described. Command processing routine 22
Is composed of a command analysis 22a and various debug processes including a CPU control 22b, an input / output control 22c, and an operation support 22d.
【００４４】コマンド解析２２ａは、図５に示すステッ
プＳ１０４でコマンド入力待ちをしており、コマンドが
入力された場合にコマンドの解析を行う（ステップＳ１
０６）。その後、各種デバッグ処理で解析したコマンド
に対応した処理を行う（Ｓ１０８）。The command analysis 22a waits for a command input in step S104 shown in FIG. 5, and analyzes the command when the command is input (step S1).
06). After that, processing corresponding to the command analyzed in various debug processing is performed (S108).
【００４５】各種デバッグ処理におけるＣＰＵ制御２２
ｂは、プログラムの制御、レジスタ／メモリのリード／
ライト、ブレークポイントの設定、データのトリガ／ト
レース情報の取得を制御する。また、入出力制御２２ｃ
は、Ｉ／Ｏポートに対するデータの入出力操作である。
さらに、操作支援２２ｄは、簡易計算、逆アセンブル機
能、コンソールアクセス権制御を含んでいる。CPU control 22 in various debug processes
b is program control, register / memory read /
Controls writing, setting breakpoints, and getting data trigger / trace information. Also, the input / output control 22c
Is an input / output operation of data with respect to the I / O port.
Further, the operation support 22d includes simple calculation, disassembly function, and console access right control.
【００４６】各種デバッガ処理は終了コマンドが入力さ
れるまで行われる（ステップＳ１０７〜Ｓ１０８）。終
了コマンドが入力された後は、ステップＳ１０９へ進
み、外部コンソールＧの使用権の有無を判断する。使用
権が無い場合にはステップＳ１１１へ進み、スタック情
報をレジスタへ戻す処理を行う。一方、使用権が有る場
合にはステップＳ１１０へ進み、ＣＰＵ間通信ルーチン
２７の送信部２７ａからマスタＣＰＵ側デバッガＤ１を
終了する旨の指示を送信する。Various debugger processes are performed until an end command is input (steps S107 to S108). After the end command is input, the process proceeds to step S109, and it is determined whether the external console G has the right to use. If the user does not have the usage right, the process proceeds to step S111 and the stack information is returned to the register. On the other hand, if the user has the right to use, the process proceeds to step S110, and an instruction to terminate the master CPU-side debugger D1 is transmitted from the transmission unit 27a of the inter-CPU communication routine 27.
【００４７】このような一連の処理によって、スレーブ
ＣＰＵ側デバッガＤ２とマスタＣＰＵ側デバッガＤ１と
の間で処理の連係をとることが可能となる。By such a series of processing, it becomes possible to coordinate the processing between the slave CPU side debugger D2 and the master CPU side debugger D1.
【００４８】ここで、ＣＰＵ間通信処理ルーチン２７の
説明を行う。図４に示すように、ＣＰＵ間通信処理ルー
チン２７の送信部２７ａは、送信処理ドライバを備えた
送信部２７ａと、ＣＰＵ間通信割込ハンドラを備えた受
信部２７ｂとから構成されている。Here, the inter-CPU communication processing routine 27 will be described. As shown in FIG. 4, the transmission unit 27a of the inter-CPU communication processing routine 27 includes a transmission unit 27a including a transmission processing driver and a reception unit 27b including an inter-CPU communication interrupt handler.
【００４９】図５に示すステップＳ１０３、Ｓ１１０の
ＣＰＵ間通信送信処理では、送信部２７ａからマスタＣ
ＰＵ側へ処理依頼を行う。また、マスタＣＰＵ側デバッ
ガＤ１から送られるＮＭＩは受信部２７ｂに受け取る。In the inter-CPU communication transmission processing of steps S103 and S110 shown in FIG. 5, the master C is transmitted from the transmission unit 27a.
Request processing to the PU side. The NMI sent from the master CPU side debugger D1 is received by the receiving unit 27b.
【００５０】送信部２７ａは、各種デバッガが送信要求
を出した場合に、図８に示すＣＭ基板ＭのＣＭ領域情報
格納枠におけるメッセージ枠Ｍ１〜Ｍ３に必要な情報を
書き込み（図６に示すステップＳ２０１）、マスタＣＰ
Ｕ側デバッガに対し、セレクティブＮＭＩを発行する
（ステップＳ２０２）。また、文字の入力処理があった
場合にはＣＭ領域の取得文字枠を読み取る処理を行う
（ステップＳ２０３〜Ｓ２０５）。When various debuggers issue a transmission request, the transmission section 27a writes necessary information in the message frames M1 to M3 in the CM area information storage frame of the CM board M shown in FIG. 8 (step shown in FIG. 6). S201), master CP
A selective NMI is issued to the U-side debugger (step S202). If the character input process is performed, the process of reading the acquired character frame of the CM area is performed (steps S203 to S205).
【００５１】また、受信部２７ｂは、図７に示すように
他のＣＰＵであるマスタＣＰＵ側デバッガＤ１からＮＭ
Ｉを受け取ると、その時のスレーブＣＰＵのレジスタ情
報をスタックに保存し（ステップＳ３０１）、図８に示
すＣＭ領域情報格納枠のメッセージ枠Ｍ１〜Ｍ３を読み
出し（ステップＳ３０２）、依頼された処理を判別して
実行する。Further, as shown in FIG. 7, the receiving section 27b includes the master CPU side debuggers D1 to NM which are other CPUs.
When I is received, the register information of the slave CPU at that time is stored in the stack (step S301), the message frames M1 to M3 of the CM area information storage frame shown in FIG. 8 are read (step S302), and the requested processing is determined. Then run.
【００５２】処理の内容としては、スレーブＣＰＵ側デ
バッガの起動処理（ステップＳ３０３〜Ｓ３０５）、文
字の出力処理（ステップＳ３０６〜Ｓ３０７）、文字の
入力処理（ステップＳ３０８〜Ｓ３０９）、外部コンソ
ールの使用権取得処理（ステップＳ３１０〜Ｓ３１
１）、スレーブＣＰＵ側デバッガの終了処理（ステップ
Ｓ３１２）がある。なお、各処理は先に説明したマスタ
ＣＰＵ側デバッガＤ１での処理と同様である。The contents of the processing are as follows: start-up processing of the slave CPU side debugger (steps S303 to S305), character output processing (steps S306 to S307), character input processing (steps S308 to S309), usage right of the external console. Acquisition process (steps S310 to S31)
1) and the slave CPU side debugger end processing (step S312). Each process is the same as the process in the master CPU side debugger D1 described above.
【００５３】このようなマスタＣＰＵ側デバッガＤ１と
スレーブＣＰＵ側デバッガＤ２との関連により、マルチ
ＣＰＵ搭載装置において、一方のＣＰＵで動作中のＴＰ
が、あるハード（ＬＳＩ）にアクセスしたことによる影
響で、他のＣＰＵで動作中のＴＰがエラーを起こした場
合であっても、そのエラーを起こした時点で、他のＣＰ
Ｕで動作しているＴＰのデバッガが入り、停止すること
になる。Due to the relation between the master CPU side debugger D1 and the slave CPU side debugger D2, the TP operating in one CPU in the multi-CPU mounted device
However, even if a TP running on another CPU causes an error due to the effect of accessing a certain hardware (LSI), another CP is activated when the error occurs.
The TP debugger running in U enters and stops.
【００５４】これにより、起動したデバッガを使用し
て、他のＣＰＵで動作しているＴＰの情報がタイムリー
に取り出せるようになる。更に、競合動作中であって
も、デバッガが自動的に他のＣＰＵで動作しているＴＰ
にブレークをかけるので、その時点での原因調査が可能
となる。As a result, the information of the TP operating in another CPU can be retrieved in a timely manner by using the activated debugger. In addition, the TP that the debugger is automatically operating on another CPU even during competitive operation
Since it breaks, it is possible to investigate the cause at that point.
【００５５】次に、本発明の第２実施形態の説明を行
う。第２実施形態では、第１実施実施形態で説明した構
成に加え、図６に示すようにＣＭ基板ＭのＣＭ領域情報
格納枠にコマンドログ格納バッファＢ１を加えた構成と
なっている。Next, a second embodiment of the present invention will be described. In the second embodiment, in addition to the configuration described in the first embodiment, a command log storage buffer B1 is added to the CM area information storage frame of the CM substrate M as shown in FIG.
【００５６】マスタＣＰＵ側デバッガＤ１およびスレー
ブＣＰＵ側デバッガＤ２の動作へ上記説明した第１実施
形態の場合と同様であるが、このようにコマンドログ格
納バッファＢ１をＣＭ基板Ｍに設けることで、コマンド
のログを各ＣＰＵ基板Ｓ１、Ｓ２で共用できるようにな
る。すなわち、コマンドのログの共用により、マスタＣ
ＰＵ側デバッガＤ１とスレーブＣＰＵ側デバッガＤ２と
で外部コンソールＧ（図２参照）の切替えを行っても、
デバッグ処理の操作支援であるＨＩＳコマンド（コマン
ドの実行履歴をとるコマンド）で同じコマンドをアクセ
スできるようになる。The operation of the master CPU side debugger D1 and the slave CPU side debugger D2 is the same as in the case of the first embodiment described above, but by providing the command log storage buffer B1 on the CM board M in this way, The log can be shared by the CPU boards S1 and S2. That is, by sharing the command log, the master C
Even if the external console G (see FIG. 2) is switched between the PU side debugger D1 and the slave CPU side debugger D2,
The same command can be accessed by a HIS command (a command that takes a command execution history) that is an operation support for the debug processing.
【００５７】つまり、デバッグ時に、マスタＣＰＵ側デ
バッガＤ１とスレーブＣＰＵ側デバッガＤ２とで外部コ
ンソールＧ（図２参照）の切替えを行う場合、切替え前
と後とで同じコマンドを使用する場合が多いため、第２
実施形態のようにコマンドログ格納バッファＢ１がＣＭ
基板Ｍに設けられていることで、いずれのデバッガと外
部コンソールＧが接続されている場合であっても、切替
え前と後とで同じコマンドを即座に使用できるようにな
る。That is, when switching the external console G (see FIG. 2) between the master CPU side debugger D1 and the slave CPU side debugger D2 during debugging, the same command is often used before and after switching. , Second
As in the embodiment, the command log storage buffer B1 is CM
Since the board M is provided, the same command can be immediately used before and after switching regardless of which debugger is connected to the external console G.
【００５８】次に、本発明の第３実施形態の説明を行
う。図９は第３実施形態を説明するハードウェア構成
図、図１０は送信用マネジャ処理を説明するフローチャ
ートである。第１実施形態および第２実施形態では、い
ずれもマスタＣＰＵが搭載される基板とスレーブＣＰＵ
が搭載される基板とが各々１枚である場合を例としてい
るが、第３実施形態ではスレーブＣＰＵが搭載されてい
る基板を増設した構成となっている。Next, a third embodiment of the present invention will be described. FIG. 9 is a hardware configuration diagram illustrating the third embodiment, and FIG. 10 is a flowchart illustrating a transmission manager process. In both the first and second embodiments, the board on which the master CPU is mounted and the slave CPU are both
Although the example in which each board is mounted is one, the third embodiment has a configuration in which a board on which a slave CPU is mounted is added.
【００５９】すなわち、図９に示すように第３実施形態
では、バスＢを介してマスタＣＰＵが搭載されるＣＰＵ
基板Ｓ１と、スレーブＣＰＵが搭載される複数のＣＰＵ
基板Ｓ２〜Ｓｎ、Ｓｎ＋１と、ＣＭ基板Ｍとが接続され
たハードウェア構成となっている。That is, as shown in FIG. 9, in the third embodiment, the CPU in which the master CPU is mounted via the bus B
Substrate S1 and a plurality of CPUs equipped with slave CPUs
It has a hardware configuration in which the boards S2 to Sn and Sn + 1 and the CM board M are connected.
【００６０】ＣＰＵ基板Ｓ１には図３と同じ構成から成
るマスタＣＰＵ側デバッガＤ１が設けられ、ＣＰＵ基板
Ｓ２〜Ｓｎ、Ｓｎ＋１には図４と同じ構成から成るスレ
ーブＣＰＵ側デバッガＤ２〜Ｄｎ、Ｄｎ＋１が設けられ
ている。A master CPU side debugger D1 having the same configuration as that of FIG. 3 is provided on the CPU substrate S1, and slave CPU side debuggers D2 to Dn and Dn + 1 having the same configuration as FIG. 4 are provided on the CPU substrates S2 to Sn and Sn + 1. It is provided.
【００６１】ただし、デバッガの変更点としては、図１
に示すＣＰＵ間通信処理ルーチン１７、２７をＣＰＵ間
通信処理マネジャとして図１０に示すフローチャートに
沿った送信処理を行う点である。また、ＣＭ基板Ｍには
送信ＣＰＵ許可バッファＢ２を設け、このバッファの各
ビットに対して各ＣＰＵのナンバーを対応させておく。However, the change of the debugger is as shown in FIG.
The inter-CPU communication processing routines 17 and 27 shown in FIG. 10 are used as inter-CPU communication processing managers to perform transmission processing according to the flowchart shown in FIG. Further, the CM board M is provided with a transmission CPU permission buffer B2, and each CPU number is made to correspond to each bit of this buffer.
【００６２】この送信ＣＰＵ許可バッファＢ２を設ける
ことで、任意のＣＰＵ側デバッガが、他のＣＰＵ側に起
動と終了の要求を行っている時に、別のＣＰＵ側デバッ
ガがＮＭＩを発行してしまうことを防止できる。By providing this transmission CPU permission buffer B2, another CPU-side debugger will issue an NMI when an arbitrary CPU-side debugger issues a start and end request to another CPU-side. Can be prevented.
【００６３】動作としては、先ず一のＣＰＵ側デバッガ
が他のＣＰＵ側デバッガに処理の依頼を要求する。これ
により、送信ＣＰＵ許可バッファＢ２の一のＣＰＵナン
バーに対応したビットをチェックし、送信許可になって
いるか否かを確認する（ステップＳ４０１）。In operation, one CPU side debugger first requests another CPU side debugger for processing. As a result, the bit corresponding to one CPU number in the transmission CPU permission buffer B2 is checked to see if the transmission is permitted (step S401).
【００６４】送信許可となっている場合にはステップＳ
４０１の判断でＹｅｓとなり、ステップＳ４０２へ進ん
で他のＣＰＵ側デバッガの起動／終了要求か否かの判断
を行う。この処理要求の種類に応じてステップＳ４０３
またはＳ４０４へ進み、ＣＰＵ間通信送信ドライバによ
る送信処理を行う。If the transmission is permitted, step S
If the result of the determination in step 401 is Yes, the process proceeds to step S402 to determine whether or not there is a request to start / end another CPU-side debugger. Step S403 according to the type of this processing request
Alternatively, the process proceeds to S404, and transmission processing by the inter-CPU communication transmission driver is performed.
【００６５】処理要求が他のＣＰＵ側デバッガの起動／
終了要求である場合にはステップＳ４０３へ進み、ＣＰ
Ｕ間通信送信用ドライバによる要求先のＣＰＵへ処理依
頼を送信を行う（図６に示すステップＳ２０１〜Ｓ２０
６参照）。この時、ＣＭ領域情報格納枠へのデバッガ依
頼条件の設定時（ステップＳ２０１）に、送信ＣＰＵ許
可バッファＢ２の他のＣＰＵデバッガに対応するビット
をマスクし、この間、他のＣＰＵ側デバッガからのＮＭ
Ｉ発行を不可能とする。When a processing request is to start another CPU side debugger /
If the request is an end request, the process advances to step S403, and the CP
A processing request is transmitted to the requesting CPU by the U-U communication transmission driver (steps S201 to S20 shown in FIG. 6).
6). At this time, when the debugger request condition is set in the CM area information storage frame (step S201), the bits corresponding to other CPU debuggers in the transmission CPU permission buffer B2 are masked, and during this period, NMs from other CPU side debuggers are masked.
I cannot be issued.
【００６６】その後、ＮＭＩの送信先を変更し（ステッ
プＳ４０５）、全てのＣＰＵに対して送信が終わるまで
ステップＳ４０３〜Ｓ４０５の処理を繰り返す。After that, the transmission destination of the NMI is changed (step S405), and the processes of steps S403 to S405 are repeated until the transmission to all CPUs is completed.
【００６７】また、処理要求が他のＣＰＵ側デバッガの
起動／終了要求以外の場合には、ＣＰＵ間通信送信用ド
ライバによる処理要求のみを行う。When the processing request is other than the activation / termination request of another CPU side debugger, only the processing request by the inter-CPU communication transmission driver is issued.
【００６８】なお、各ＣＰＵ側デバッガでの受信処理
は、第１実施形態と同様に図７に示すフローチャートに
沿って行われる。これにより、複数のスレーブＣＰＵ側
デバッガＤ２〜Ｄｎ、Ｄｎ＋１がバスＢに接続されてい
る場合であっても、マスタＣＰＵ側デバッガＤ１との連
係をとることが可能となる。The receiving process in each CPU-side debugger is performed according to the flowchart shown in FIG. 7 as in the first embodiment. As a result, even when a plurality of slave CPU-side debuggers D2 to Dn and Dn + 1 are connected to the bus B, it is possible to establish coordination with the master CPU-side debugger D1.
【００６９】[0069]
【発明の効果】以上説明したように、本発明のマルチＣ
ＰＵにおけるテストプログラムのデバッガによれば、一
方のＣＰＵ側デバッガと他方のＣＰＵ側デバッガとの動
作を連係させることができ、一方のＣＰＵで動作中のＴ
Ｐによる影響で、他のＣＰＵで動作中のＴＰがエラーを
起こした場合であっても、他のＣＰＵで動作しているＴ
Ｐの情報をタイムリーに取り出せるようになる。As described above, the multi-C of the present invention is used.
According to the debugger of the test program in the PU, the operation of one CPU-side debugger and the operation of the other CPU-side debugger can be coordinated, and the T-running in one CPU can be performed.
Even if a TP operating on another CPU causes an error due to the influence of P, T operating on another CPU
It becomes possible to retrieve P information in a timely manner.
【００７０】これにより、ＴＰがエラーを起こした場合
の原因調査にかかる時間を短縮することが可能となる。
更に、競合動作中であっても、デバッガが自動的に他の
ＣＰＵで動作しているＴＰにブレークをかけるので、そ
の時点での原因調査を行うことが可能となる。This makes it possible to shorten the time taken to investigate the cause when the TP causes an error.
Further, even during the conflicting operation, the debugger automatically breaks the TP operating in another CPU, so that the cause can be investigated at that time.
【図１】第１実施形態を説明する構成図である。FIG. 1 is a configuration diagram illustrating a first embodiment.
【図２】ハードウェア構成図である。FIG. 2 is a hardware configuration diagram.
【図３】マスタＣＰＵ側デバッガの構成図である。FIG. 3 is a block diagram of a master CPU side debugger.
【図４】スレーブＣＰＵ側デバッガの構成図である。FIG. 4 is a block diagram of a slave CPU side debugger.
【図５】デバッガの全体的なフローチャートである。FIG. 5 is an overall flowchart of a debugger.
【図６】送信処理を説明するフローチャートである。FIG. 6 is a flowchart illustrating a transmission process.
【図７】受信処理を説明するフローチャートである。FIG. 7 is a flowchart illustrating a reception process.
【図８】ＣＰＵ間通信を説明する関連図である。FIG. 8 is a related diagram illustrating communication between CPUs.
【図９】第３実施形態を説明するハードウェア構成図で
ある。FIG. 9 is a hardware configuration diagram illustrating a third embodiment.
【図１０】送信用マネジャ処理を説明するフローチャー
トである。FIG. 10 is a flowchart illustrating a transmission manager process.
【図１１】従来例を説明する構成図である。FIG. 11 is a configuration diagram illustrating a conventional example.
１１、２１ 被デバッグプログラム １２、２２ コマンド処理ルーチン １３ 外部コンソールアテンション割込ハンドラ １４、２４ プログラム割込ハンドラ １５、２５ デバッグ例外割込ハンドラ １６ ＳＩＣドライバ １７、２７ ＣＰＵ間通信処理ルーチン ２３’ 仮想外部コンソールアテンション割込ハンドラ ２６’ 仮想ＳＩＣドライバ Ｄ１ マスタＣＰＵ側デバッガ Ｄ２ スレーブＣＰＵ側デバッガ Ｇ 外部コンソール Ｓ１、Ｓ２ ＣＰＵ基板 11, 21 Program to be debugged 12, 22 Command processing routine 13 External console attention interrupt handler 14, 24 Program interrupt handler 15, 25 Debug exception interrupt handler 16 SIC driver 17, 27 CPU communication processing routine 23 'Virtual external console Attention interrupt handler 26 'Virtual SIC driver D1 Master CPU side debugger D2 Slave CPU side debugger G External console S1, S2 CPU board
Claims (2)
各々に対応して設けられているテストプログラムのデバ
ッガにおいて、 各ＣＰＵ側に設けられ、一方のＣＰＵ側から他方のＣＰ
Ｕ側のデバッガの起動や終了を指示したり、該他方のＣ
ＰＵ側から送られる該一方のＣＰＵ側のデバッガの起動
や終了の指示を受ける通信手段を備えていることを特徴
とするマルチＣＰＵにおけるテストプログラムのデバッ
ガ。1. A debugger of a test program provided corresponding to each of a plurality of CPUs connected via a bus, the debugger being provided on each CPU side, and from one CPU side to the other CP.
Instruct to start or end the debugger on the U side,
A debugger for a test program in a multi-CPU, comprising communication means for receiving instructions for starting and ending a debugger on the one CPU side sent from the PU side.
信手段は、前記バスに接続された外部コンソールの使用
許可指示を該一方のＣＰＵ側から他方のＣＰＵ側のデバ
ッガへ通知したり、該他方のＣＰＵ側のデバッガから出
される該外部コンソールの使用許可指示を受けることを
特徴とする請求項１記載のマルチＣＰＵにおけるテスト
プログラムのデバッガ。2. The communication means provided on the one CPU side notifies the use permission instruction of the external console connected to the bus from the one CPU side to the debugger on the other CPU side, and The debugger for a test program in a multi-CPU according to claim 1, wherein an instruction for permitting use of the external console is issued from a debugger on the other CPU side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057117A JPH09244919A (en) | 1996-03-14 | 1996-03-14 | Debugger for test program in multi-cpu |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057117A JPH09244919A (en) | 1996-03-14 | 1996-03-14 | Debugger for test program in multi-cpu |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09244919A true JPH09244919A (en) | 1997-09-19 |
Family
ID=13046610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8057117A Withdrawn JPH09244919A (en) | 1996-03-14 | 1996-03-14 | Debugger for test program in multi-cpu |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09244919A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8589879B2 (en) | 2005-06-22 | 2013-11-19 | Nec Corporation | Debugging system, debugging method, and program |
-
1996
- 1996-03-14 JP JP8057117A patent/JPH09244919A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8589879B2 (en) | 2005-06-22 | 2013-11-19 | Nec Corporation | Debugging system, debugging method, and program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |