JPH09238144A - Atm switching system - Google Patents
Atm switching systemInfo
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- JPH09238144A JPH09238144A JP4452796A JP4452796A JPH09238144A JP H09238144 A JPH09238144 A JP H09238144A JP 4452796 A JP4452796 A JP 4452796A JP 4452796 A JP4452796 A JP 4452796A JP H09238144 A JPH09238144 A JP H09238144A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＡＴＭ（Asynchro
nous Transfer Mode）交換網におけるスイッチの構成方
法に関し、特に高速，大容量のＡＴＭスイッチの構成方
式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ATM (Asynchro
Nous Transfer Mode) The present invention relates to a method of configuring a switch in a switching network, and particularly to a method of configuring a high speed and large capacity ATM switch.
【０００２】ＡＴＭ通信方式は、音声，データ，画像等
のさまざまなメディアを、固定長のパケット（セル）を
用いて、統一的に転送する通信モードであって、現在、
各地において、トライヤルシステムや、データ等の狭帯
域のサービスにターゲットを絞った小規模の商用サービ
スが開始された段階にあるが、今後は、画像通信等の広
帯域の情報を含む、大規模なサービスが望まれており、
そのためにも、大容量な高速のＡＴＭスイッチの開発が
要求されている。The ATM communication system is a communication mode in which various media such as voice, data, and images are transferred in a unified manner using fixed-length packets (cells).
At various stages, small-scale commercial services targeting narrow-band services such as trial systems and data have been launched, but in the future, large-scale services including broadband information such as image communication will be available. Is desired,
Therefore, development of a large capacity and high speed ATM switch is required.
【０００３】ＡＴＭスイッチは、低速のデバイス（特に
メモリ）を用いて、バッファ量を増大させることなく、
高速，大容量のスイッチを構成できるようにすることが
必要である。The ATM switch uses a low-speed device (especially memory) without increasing the buffer capacity.
It is necessary to be able to configure a high-speed, large-capacity switch.
【０００４】[0004]
【従来の技術】ＡＴＭスイッチにおいては、セルが非同
期に到着するため、待ち合わせのためのバッファメモリ
が必要になる。この場合のバッファメモリの配備位置に
関して、代表的な構成として、以下の４種類が一般的で
ある。 (1) 共通バッファ型スイッチ (2) 入力バッファ型スイッチ (3) 出力バッファ型スイッチ (4) クロスポイント型スイッチ2. Description of the Related Art In an ATM switch, cells arrive asynchronously, so a buffer memory for waiting is required. Regarding the location of the buffer memory in this case, the following four types are typical as typical configurations. (1) Common buffer type switch (2) Input buffer type switch (3) Output buffer type switch (4) Crosspoint type switch
【０００５】図８は、ＡＴＭスイッチにおけるバッファ
メモリの配置方式を示したものであって、(a) は共通バ
ッファ型スイッチ、(b) は入力バッファ型スイッチ、
(c) は出力バッファ型スイッチ、(d) はクロスポイント
型スイッチをそれぞれ示している。FIG. 8 shows an arrangement method of buffer memories in an ATM switch. (A) is a common buffer type switch, (b) is an input buffer type switch,
(c) shows an output buffer type switch, and (d) shows a crosspoint type switch.
【０００６】クロスポイント型スイッチは、入出力ハイ
ウェイ（ＨＷ）の各クロスポイントの位置に、待ち合わ
せ用のセルバッファを配備する構成である。ＡＴＭスイ
ッチでは、セルが非同期に到着するため、ある入力ハイ
ウェイから、ある出力ハイウェイへのトラヒックが、一
時的に増大することがある。そのため、クロスポイント
型スイッチでは、すべてのセルバッファに、一時的なト
ラヒックの増大に耐え得るだけの容量を持たせなければ
ならない。The crosspoint type switch has a structure in which a cell buffer for waiting is arranged at each crosspoint position of the input / output highway (HW). At an ATM switch, traffic from one input highway to one output highway may temporarily increase because cells arrive asynchronously. Therefore, in the crosspoint type switch, all cell buffers must have a capacity that can withstand a temporary increase in traffic.
【０００７】入力バッファ型スイッチは、すべての出力
ハイウェイに共通なセルバッファを、各入力ハイウェイ
ごとに設置するものである。すなわち、クロスポイント
型バッファにおいて、個別に設置されたバッファのう
ち、横並びのバッファ（例えば＃１−１〜１−ｎ）を、
共通の一つのメモリとした構成を有している。The input buffer type switch installs a cell buffer common to all output highways for each input highway. That is, in the crosspoint type buffer, among the buffers that are individually installed, the horizontally arranged buffers (for example, # 1-1 to 1-n) are
It has a configuration of one common memory.
【０００８】ＡＴＭスイッチでは、ある入力ハイウェイ
から、ある出力ハイウェイへのトラヒックが、一時的に
増大することはあるが、ある入力ハイウェイから、すべ
ての出力ハイウェイへのトラヒックが増大することはな
い。入力バッファ型スイッチでは、入力ハイウェイごと
に、全出力ハイウェイへの待ち合わせ用バッファを共用
しているので、クロスポイント型バッファと比較して、
全体としてバッファ量の削減が可能となる。In an ATM switch, the traffic from one input highway to some output highways may increase temporarily, but the traffic from one input highway to all output highways does not increase. In the input buffer type switch, since the buffer for waiting for all output highways is shared for each input highway, compared with the crosspoint type buffer,
The buffer amount can be reduced as a whole.
【０００９】出力バッファ型スイッチは、すべての入力
ハイウェイに共通なバッファを、各出力ハイウェイ毎に
設置する構成を有している。すなわち、クロスポイント
型バッファにおいて、個別に設置されたバッファのう
ち、縦並びのバッファ（例えば＃１−１〜＃ｎ−1 ）
を、共通の一つのメモリとした構成を有している。従っ
て、入力バッファ型スイッチの場合と同様の理由によっ
て、クロスポイント型と比較して、全体としてバッファ
量の削減が可能となる。The output buffer type switch has a structure in which a buffer common to all input highways is installed for each output highway. That is, in the cross-point type buffer, among the buffers that are individually installed, vertically arranged buffers (for example, # 1-1 to # n-1)
Is a common memory. Therefore, for the same reason as in the case of the input buffer type switch, it is possible to reduce the buffer amount as a whole as compared with the cross point type.
【００１０】共通バッファ型スイッチは、全入出力ハイ
ウェイに対して共通なバッファを設置する構成である。
従って、全入出力のトラヒックの一時的な増大に対し
て、バッファを共有できるので、全体としてみた場合、
バッファ量の削減効果は最も大きい。The common buffer type switch has a structure in which a common buffer is installed for all input / output highways.
Therefore, the buffer can be shared for a temporary increase in the traffic of all I / O.
The effect of reducing the buffer amount is the largest.
【００１１】[0011]
【発明が解決しようとする課題】クロスポイント型スイ
ッチでは、すべてのセルバッファに、一時的なトラヒッ
クの増大に耐え得るだけの容量を持たせなければなら
ず、全体の容量が増大するという問題がある。共通バッ
ファ型スイッチや、出力バッファ型スイッチは、バッフ
ァの前または前後でハイウェイを多重化して、高速にす
る必要があるので、大容量で高速なスイッチには不向き
である。In the crosspoint type switch, all cell buffers must have a capacity that can withstand a temporary increase in traffic, and the problem that the overall capacity increases increases. is there. The common buffer type switch and the output buffer type switch are not suitable for a large-capacity and high-speed switch because it is necessary to multiplex the highways in front of or in front of the buffer to increase the speed.
【００１２】また入力バッファ型スイッチでは、バッフ
ァから読み出したＡＴＭセルの衝突が発生しないよう
に、バッファの読み出しをスケジューリングする必要が
あり、処理が複雑になるうえ、現状では効率的なスケジ
ューリング方法がないので、一般的には、スイッチのス
ループットが落ちるという問題がある。Further, in the input buffer type switch, it is necessary to schedule the reading of the buffer so that the collision of the ATM cells read from the buffer does not occur, which complicates the processing and at present there is no efficient scheduling method. Therefore, there is generally a problem that the throughput of the switch decreases.
【００１３】本発明は、このような従来技術の課題を解
決しようとするものであって、ＡＴＭスイッチにおい
て、バッファ量の増大を極力抑えながら、高速処理を行
うことが可能なスイッチを実現するための、ＡＴＭスイ
ッチ方式を提供することを目的としている。The present invention is intended to solve such a problem of the prior art, and to realize a switch capable of performing high speed processing in an ATM switch while suppressing an increase in a buffer amount as much as possible. The purpose of the present invention is to provide an ATM switch system.
【００１４】[0014]
【課題を解決するための手段】本発明のＡＴＭスイッチ
方式においては、出力ハイウェイごとにバッファメモリ
（１〜ｍ）を並列に設置し、Ｎ本の各入力ハイウェイ
と、並列に置かれたバッファメモリとの間に、セルのソ
ーティングスイッチを設置する。この場合、一般的にロ
ジックの動作速度よりもメモリの動作速度の方が遅いの
で、Ｎ≦ｍとする。In the ATM switch system of the present invention, a buffer memory (1 to m) is installed in parallel for each output highway, and each of the N input highways is placed in parallel with the buffer memory. A cell sorting switch is installed between and. In this case, the operating speed of the memory is generally slower than the operating speed of the logic, so N ≦ m.
【００１５】本発明のＡＴＭスイッチは、もしもｍ＝Ｎ
であり、かつソーティングスイッチがない場合には、ク
ロスポイント型バッファに相当する。このように、クロ
スポイント型バッファにおける縦並びのバッファを、あ
たかも出力型バッファのように動作させることによっ
て、バッファ量の削減と、高速性とを両立させることが
できる。If the ATM switch of the present invention is m = N
And there is no sorting switch, it corresponds to a crosspoint type buffer. As described above, by operating the vertically arranged buffers in the crosspoint type buffer as if they were the output type buffers, it is possible to achieve both reduction of the buffer amount and high speed.
【００１６】以下、本発明の課題を解決するための具体
的手段を掲げる。Specific means for solving the problems of the present invention will be given below.
【００１７】(1) 複数の入力ハイウェイに対応する入出
力ポートを備え、複数の入力ハイウェイからの入力セル
のうち、該当する出力ハイウェイあての有効セルのみを
通過させるフィルタ２と、フィルタ２の各出力ポートに
対応する入力ポートと、複数の出力ポートとの間を選択
的に接続してセルを転送するソーティングスイッチ３
と、１セル分の情報を格納する複数個の素子列からなる
メモリを、ソーティングスイッチ３の各出力ポートに対
応して複数並列に配列してなり、各メモリ素子は列方向
に順次増加するとともに、行方向に順次繰り返して増加
するように０から昇順にアドレスを与えられたバッファ
部４と、バッファ部４から読み出されたセルを多重して
出力する多重部５とからなる出力共通型クロスポイント
バッファ部を、複数の出力ハイウェイに対応して備え、
各出力共通型クロスポイントバッファ部において、ソー
ティングスイッチ３が、フィルタ２から入力される有効
セルをバッファ部４の空きアドレスの先頭に相当するメ
モリに接続されている出力ポートから出力ポートごとに
順次アドレスの昇順に並べ替えて並列にバッファ部４の
複数のメモリに書き込み、多重部５が、複数のメモリか
らアドレス順に読み出されたセルを所定の形式に多重し
て該当する出力ハイウェイに出力する。(1) Each of the filter 2 and the filter 2 which has an input / output port corresponding to a plurality of input highways and passes only valid cells to the corresponding output highway among the input cells from the plurality of input highways. A sorting switch 3 for selectively connecting an input port corresponding to an output port and a plurality of output ports to transfer cells
A plurality of memory cells each of which stores information for one cell are arranged in parallel corresponding to each output port of the sorting switch 3, and each memory element sequentially increases in the column direction. , An output common type cross composed of a buffer unit 4 which is given addresses in ascending order from 0 so as to be sequentially and repeatedly increased in the row direction, and a multiplexing unit 5 which multiplexes and outputs the cells read from the buffer unit 4. A point buffer unit is provided for multiple output highways,
In each output common type cross point buffer unit, the sorting switch 3 sequentially addresses the valid cells input from the filter 2 from the output port connected to the memory corresponding to the beginning of the empty address of the buffer unit 4 for each output port. The cells are rearranged in ascending order and are written in parallel in a plurality of memories of the buffer unit 4, and the multiplexing unit 5 multiplexes cells read out in an address order from the plurality of memories in a predetermined format and outputs the cells to a corresponding output highway.
【００１８】(2) (1) の場合に、入力ハイウェイと出力
ハイウェイの数がそれぞれ２のとき、ソーティングスイ
ッチ３が、入出力ポート間をクロスまたはストレートの
状態に切り替え可能なマトリクススイッチ３1 と、２つ
の入力ポートのそれぞれにおいて有効セルの判定を行う
有効セル検出・制御部３2 と、バッファ部４の空きアド
レスの先頭が偶数か奇数かの情報を保持する保持レジス
タ３3 とを有し、空きアドレスの先頭が奇数の状態で、
マトリスクスイッチ３1 の偶数アドレスに対応する入力
ポートに有効セルが到着した場合、もしくはマトリクス
スイッチ３1 の両入力ポートに有効セルが到着した場
合、または空きアドレスの先頭が偶数の状態で、マトリ
クススイッチ３1 の奇数アドレスに対応する入力ポート
に有効セルが到着した場合にマトリクススイッチ３1 を
クロスの状態に設定し、それ以外の場合に、マトリクス
スイッチ３1 をストレートの状態に設定する。(2) In the case of (1), when the number of input highways and the number of output highways are two, the sorting switch 3 and the matrix switch 3 1 which can switch between the input and output ports to the cross or straight state. It has a valid cell detection / control unit 3 2 that determines valid cells in each of the two input ports, and a holding register 3 3 that holds information on whether the beginning of an empty address of the buffer unit 4 is an even number or an odd number. , With the beginning of the empty address odd,
If a valid cell to the input port corresponding to the matrix-switch 3 1 of the even address arrives, or if a valid cell to both input ports of the matrix switch 3 1 arrives, or in the state top even the vacant address, the matrix set the matrix switch 3 1 to the state of the cross if a valid cell to the input port corresponding to the odd-numbered address of the switch 3 1 arrives, otherwise, to set the matrix switch 3 1 to the state of the straight.
【００１９】(3) (1) の場合に、入力ハイウェイと出力
ハイウェイの数がそれぞれ任意のＮからなるとき、ソー
ティングスイッチ３が、空きアドレスの先頭からメモリ
までのアドレスオフセット値Ｌ（ｋ）を算出するアドレ
スオフセット値算出部１１と、複数の入力ポートから同
時に到着する有効セル数ｘを算出する有効セル数算出部
１２と、有効セルが到着する入力ポート番号ｙを算出す
るセル入力ポート番号算出部１４と、オフセット値Ｌ
（ｋ）と有効セル数ｘとの一致を検出する一致検出部１
５と、一致検出時の入力ポート番号ｙをラッチして選択
ポート番号ＳＥＬ（ｋ）を出力する選択ポート番号算出
部１６とを備えた制御部３5 と、各入力ポートを収容
し、入力ポート選択番号ＳＥＬ（ｋ）に従って入力ポー
トを選択するセレクタ３4 とを設けて構成される。(3) In the case of (1), when the number of input highways and the number of output highways each consist of arbitrary N, the sorting switch 3 sets the address offset value L (k) from the beginning of the empty address to the memory. An address offset value calculation unit 11 for calculating, a valid cell number calculation unit 12 for calculating the number x of valid cells arriving simultaneously from a plurality of input ports, and a cell input port number calculation for calculating an input port number y at which valid cells arrive Part 14 and offset value L
Match detection unit 1 that detects a match between (k) and the number x of valid cells
5, accommodates a control unit 35 that includes a selected port number calculation unit 16 for outputting a selection port SEL (k) latches the input port number y of time coincidence detection, each input port, the input port A selector 3 4 for selecting an input port according to the selection number SEL (k) is provided.
【００２０】[0020]
【発明の実施の形態】図１は、本発明のＡＴＭスイッチ
の基本的な構成を示したものである。図中、１0 〜１
N-1 は出力共通型クロスポイントバッファ部であって、
それぞれ出力ハイウェイ＃０〜＃（Ｎ−１）に対応して
設置されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows the basic structure of an ATM switch of the present invention. In the figure, 1 0-1
N-1 is an output common type crosspoint buffer unit,
The output highways # 0 to # (N-1) are installed respectively.
【００２１】各出力共通型クロスポイントバッファ部１
0 〜１N-1 は、それぞれフィルタ２と、ソーティングス
イッチ３と、並列に設置されたメモリ（＃０）４0 〜
（＃（ｍ−１））４m-1 からなるバッファ部４と、多重
部５とから構成されている。Crosspoint buffer unit 1 for each output common type
0 to 1 N-1 includes a filter 2, respectively, and the sorting switch 3, the memory (# 0) that is installed in parallel 4 0 -
The buffer unit 4 is composed of (# (m-1)) 4 m-1 and the multiplexing unit 5.
【００２２】フィルタ２は、各入力ハイウェイからの入
力セルのうち、該当する出線あての有効セル情報のみ通
過させる機能を持つ。ｍ個のメモリから構成されるバッ
ファ部４は、＃０メモリのアドレス０が全体のアドレス
０，＃１メモリのアドレス０が全体のアドレス１，…，
＃（ｍ−１）メモリのアドレス０が全体のアドレス（ｍ
−１），＃１メモリのアドレス０が全体のアドレスｍ，
…という規則によって、アドレスを割り付けられてい
る。ただし、これらの１つのアドレスで、１セル分の情
報を格納できるものとする。The filter 2 has a function of passing only valid cell information to the corresponding outgoing line among the input cells from each input highway. In the buffer unit 4 composed of m memories, the address 0 of the # 0 memory is the whole address 0, the address 0 of the # 1 memory is the whole address 1, ...,
# (M-1) Address 0 of the memory is the entire address (m
-1), the address 0 of the # 1 memory is the entire address m,
Addresses are assigned according to the rule "...". However, it is assumed that one address can store information for one cell.
【００２３】バッファ部４では、ソーティングスイッチ
３から入力される、最大ｍ個の有効セルデータを、並列
に同時に書き込む。また読み出しは、＃０メモリからア
ドレスの順に１セルずつ読み出す。In the buffer section 4, a maximum of m valid cell data input from the sorting switch 3 are simultaneously written in parallel. In addition, for reading, one cell is read from the # 0 memory in the order of addresses.
【００２４】ソーティングスイッチ３は、各入力ハイウ
ェイ＃０〜＃（Ｎ−１）から入力されるセルのうち、有
効セルデータを、バッファ部４における空きアドレスの
先頭に相当するメモリに接続されている、ソーティング
スイッチの出力ポートから、各出力ポートにわたって、
アドレスの昇順に並べ替えて出力する機能を有してい
る。The sorting switch 3 connects valid cell data of cells input from the input highways # 0 to # (N-1) to a memory corresponding to the beginning of an empty address in the buffer unit 4. , From the output port of the sorting switch to each output port,
It has a function of sorting and outputting in ascending order of addresses.
【００２５】図２は、本発明のＡＴＭスイッチと論理的
に等価な出力バッファ型スイッチの構成を示したもので
ある。図中、１0 ' 〜１N-1 ' は出力共通型クロスポイ
ントバッファ部であって、それぞれ多重部６と、メモリ
７とからなっている。FIG. 2 shows the structure of an output buffer type switch which is logically equivalent to the ATM switch of the present invention. In the figure, 1 0 '~1 N-1 ' is an output common cross-point buffer, respectively multiplexing unit 6 consists of a memory 7.
【００２６】図３は、本発明の実施形態(1) を示したも
のであって、Ｎ＝ｍ＝２の場合のソーティングスイッチ
部を示し、(a) は構成例、(b) は動作例である。ソーテ
ィングスイッチ部３は、図示のように、２×２のマトリ
クススイッチ３1 と、有効セル検出・制御部３2 と、バ
ッファメモリの空き先頭アドレスを保持する保持レジス
タ３3 とから構成されている。保持レジスタ３3 は、偶
数か奇数かを示す１ビットの情報を保持する。FIG. 3 shows an embodiment (1) of the present invention, showing a sorting switch section when N = m = 2, where (a) is a configuration example and (b) is an operation example. Is. As shown in the figure, the sorting switch unit 3 is composed of a 2 × 2 matrix switch 3 1 , a valid cell detection / control unit 3 2 and a holding register 3 3 which holds an empty start address of the buffer memory. . The holding register 3 3 holds 1-bit information indicating whether it is an even number or an odd number.
【００２７】初期状態では、空き先頭アドレスは０なの
で、保持レジスタも０（偶数）を保持している。最初の
周期で、入力ハイウェイ＃１にのみ、当該出力ハイウェ
イの宛て先を持つ有効セルが到着した場合には、図３
(b) に示すように、スイッチがクロス状態になって、到
着セルは、＃０メモリのアドレス０（従って全体のアド
レス０）に書き込まれる。さらに次の先頭アドレスが、
反転（すなわち、空き先頭アドレスの保持レジスタが１
（奇数））に設定される。In the initial state, since the empty top address is 0, the holding register also holds 0 (even number). When a valid cell having the destination of the output highway arrives only in the input highway # 1 in the first cycle, as shown in FIG.
As shown in (b), the switch is in the cross state and the arriving cell is written to the address 0 of the # 0 memory (and hence the address 0 of the whole memory). The next start address is
Inversion (that is, the holding register of the free top address is 1
(Odd)).
【００２８】次の周期で、入力ハイウェイの＃０にの
み、当該出力の宛て先を持つ有効セルが到着した場合に
は、図３(b) に示すようにスイッチはクロス状態のまま
で、到着セルは、＃１メモリのアドレス０（従って全体
のアドレス１）に書き込まれる。さらに次の先頭アドレ
スが反転（すなわち、空き先頭アドレスの保持レジスタ
が０（偶数））に設定される。In the next cycle, when a valid cell having the destination of the output arrives only at the input highway # 0, the switch remains in the cross state as shown in FIG. 3 (b) and arrives. The cell is written to address 0 of the # 1 memory (and thus the overall address 1). Further, the next start address is inverted (that is, the holding register of the empty start address is set to 0 (even number)).
【００２９】次の周期で、入力ハイウェイの＃０と＃１
に、当該出力の宛て先を持つ有効セルが同時に到着した
場合は、図３(b) に示すように、スイッチがストレート
状態に変化して、入力ハイウェイ＃０からのセルは、＃
０メモリのアドレス１（従って全体のアドレス２）に書
き込まれ、また入力ハイウェイ＃１からのセルは、＃１
メモリのアドレス１（従って全体のアドレス３）に書き
込まれる。In the next cycle, # 0 and # 1 of the input highway
If the valid cells with the destination of the output arrive at the same time, the switch changes to the straight state and the cells from the input highway # 0 are
0 memory is written to address 1 (and therefore overall address 2), and cells from input highway # 1 are
It is written to memory at address 1 (and therefore at address 3).
【００３０】以下、同様の動作を行うことによって、２
個並列に設置されたメモリが、論理的には、１つのバッ
ファメモリとして動作する。Thereafter, by performing the same operation, 2
The memories installed in parallel operate logically as one buffer memory.
【００３１】図４は、本発明の他の原理的構成を示した
ものであって、入力ハイウェイ数および並列に設置され
るメモリ数をより一般的にＮとした場合の、ソーティン
グスイッチの別の構成例をを示している。FIG. 4 shows another principle structure of the present invention, which is another sort of sorting switch when the number of input highways and the number of memories installed in parallel are more generally N. The structural example is shown.
【００３２】いま、入力ハイウェイ数＝並列メモリ数＝
Ｎ 入／出力ポート番号＝ｉ（ｋ）／ｏ（ｋ） ただし０≦ｋ≦（Ｎ−１） バッファの空きの先頭アドレス＝ｊ ただし０≦ｊ≦（Ｎ−１） としたとき、各出力ポート〔ｏ（ｋ）〕の空き先頭アド
レスからの距離（各出力ポートに接続されているメモリ
の、空き先頭アドレスからのオフセットに相当する）を
Ｌ（ｋ）とすると、Ｌ（ｋ）は、以下の式によって表さ
れる。 ｋ＜ｊのとき ｌ（ｋ）＝（ｋ＋Ｎ）−ｊ … ｋ≧ｊのとき ｌ（ｋ）＝ｋ−ｊ …Now, the number of input highways = the number of parallel memories =
N input / output port number = i (k) / o (k) where 0 ≦ k ≦ (N−1) buffer free start address = j where 0 ≦ j ≦ (N−1), each output Letting L (k) be the distance from the empty start address of port [o (k)] (corresponding to the offset from the empty start address of the memory connected to each output port), L (k) is It is expressed by the following formula. When k <j l (k) = (k + N) -j ... When k ≧ j l (k) = k-j.
【００３３】このとき、ある周期にｘ個の有効セルが到
着した場合、各出力ポートが選択する入力ポート番号
〔ＳＥＬ（ｋ）〕は、以下の式のようになる。 Ｌ（ｋ）≦ｘのとき ＳＥＬ（ｋ）＝ｆ（Ｌ（ｋ）） … Ｌ（ｋ）＞ｘのとき ＳＥＬ（ｋ）なし（どの入力ポートも選択しない）… ただし、ｆ（ｙ）は、入力ポートの若番から数えて、ｙ
番目の有効セルを有する入力ポート番号を示す。At this time, when x valid cells arrive in a certain period, the input port number [SEL (k)] selected by each output port is expressed by the following equation. When L (k) ≦ x SEL (k) = f (L (k)) ... When L (k)> x SEL (k) None (No input port is selected) ... However, f (y) is , Counting from the lowest number of input ports, y
The input port number having the th valid cell is shown.
【００３４】図５は、図４に示す構成のソーティングス
イッチにおける各出力ポートの選択例を示したものであ
って、Ｎ＝ｍ＝４，ｊ＝２で、入力ポートｉ（０），ｉ
（１），ｉ（３）に、同時にセルが到着した場合（従っ
てｘ＝３，ｆ（０）＝０，ｆ（１）＝１，ｆ（２）＝
３，ｆ（４）なし）を例示している。この場合、〜
式から、図５中の表で示すように、各出力ポートにおい
て該当の入力ポートが選択される。FIG. 5 shows an example of selecting each output port in the sorting switch having the configuration shown in FIG. 4, where N = m = 4 and j = 2, and input ports i (0), i.
When cells arrive at (1) and i (3) at the same time (thus, x = 3, f (0) = 0, f (1) = 1, f (2) =
3 (without f (4)). in this case,~
From the formula, as shown in the table in FIG. 5, the corresponding input port is selected in each output port.
【００３５】図６は、本発明の実施形態(2) を示したも
のであって、図４に示す動作原理の場合の、ソーティン
グスイッチ部の全体の回路構成例を示し、３4 は入力ポ
ート選択用のセレクタ、３5 はセレクタ３4 に対する制
御部である。[0035] Figure 6, there is shown an embodiment of the present invention (2), when the operation principle shown in Fig. 4, shows a circuit configuration example of the entire sorting switch unit, 3 4 input ports selector for selecting, 35 is a control unit for the selector 3 4.
【００３６】図６において、セレクタ３4 は、制御部３
5 からの指示によって入力ポートを選択する。制御部３
5 は、式〜に基づいて、選択する入力ポート番号
〔ＳＥＬ（ｋ）〕を決定する。有効／無効フラグ（Ｃ
Ｎ）は、入力セルの有効または無効を示すフラグであ
る。In FIG. 6, the selector 3 4, the controller 3
Select the input port according to the instructions from 5 . Control unit 3
5 determines the input port number [SEL (k)] to be selected based on the expressions (1) to (5). Valid / invalid flag (C
N) is a flag indicating whether the input cell is valid or invalid.
【００３７】図７は、制御部の回路構成例を示したもの
である。図中、Ｌ（ｋ）算出部（アドレスオフセット値
算出部）１１は、空き先頭アドレスレジスタ（ＡＤＲ）
に保持された空き先頭アドレスと、自出力ハイウェイポ
ート番号〔ｏ（ｋ）〕から、，式に基づいて、アド
レスオフセット値Ｌ（ｋ）を算出する。FIG. 7 shows an example of the circuit configuration of the control section. In the figure, an L (k) calculation unit (address offset value calculation unit) 11 is a free top address register (ADR).
The address offset value L (k) is calculated from the empty top address held in the above and the self output highway port number [o (k)] based on the equation.
【００３８】ｘ算出部（有効セル数算出部）１２では、
シフトレジスタ（ＳＦＲ）と、カウンタ（ＣＮＴ１）に
より、各入力ハイウェイに到着したセルの有効／無効情
報（ＣＮ＃０〜ＣＮ＃（Ｎ−１）を用いて、有効セル数
ｘを算出する。次空き先頭アドレス算出部１３では、こ
のｘ値と空き先頭ＡＤＲのアドレス値とを加算し、これ
によって空き先頭ＡＤＲに、次の空き先頭アドレスが保
持される。In the x calculator (effective cell number calculator) 12,
The number of valid cells x is calculated by the shift register (SFR) and the counter (CNT1) using the valid / invalid information (CN # 0 to CN # (N-1) of the cells arriving at each input highway. The free top address calculation unit 13 adds this x value and the address value of the free top ADR, and thereby holds the next free top address in the free top ADR.
【００３９】またｙ算出部（セル入力ポート番号算出
部）１４は、カウンタ（ＣＮＴ２）によって、ｘ個目の
有効セルが入力される入力ポート番号ｙを算出する。こ
こでＣＴはセルの先頭を示す。一致検出部１５では、ア
ドレスオフセット値Ｌ（ｋ）と有効セル数ｘとを比較し
て、Ｌ（ｋ）＝ｘを判定したとき出力を発生し、ＳＥＬ
（ｋ）算出部（選択ポート番号算出部）１６では、一致
検出部１５の出力に基づいて、そのときの入力ポート番
号ｙの値をラッチして、選択ポート番号ＳＥＬ（ｋ）を
求めて、セレクタ３4 に通知する。The y calculator (cell input port number calculator) 14 calculates the input port number y to which the x-th valid cell is input by the counter (CNT2). Here, CT indicates the beginning of the cell. The match detection unit 15 compares the address offset value L (k) with the number x of valid cells, and when L (k) = x is determined, an output is generated, and SEL is generated.
(K) The calculation unit (selected port number calculation unit) 16 latches the value of the input port number y at that time based on the output of the match detection unit 15 to obtain the selected port number SEL (k), Notify the selector 3 4 .
【００４０】[0040]
【発明の効果】以上説明したように本発明によれば、低
速のデバイス（特にメモリ）を用いて、バッファ量を増
大させることなく、高速，大容量のＡＴＭスイッチを構
成することが可能となる。As described above, according to the present invention, it is possible to construct a high-speed and large-capacity ATM switch using a low-speed device (especially memory) without increasing the buffer amount. .
【図１】本発明のＡＴＭスイッチの基本的な構成を示す
図である。FIG. 1 is a diagram showing a basic configuration of an ATM switch of the present invention.
【図２】本発明のＡＴＭスイッチと論理的に等価な出力
バッファ型スイッチの構成を示す図である。FIG. 2 is a diagram showing a configuration of an output buffer type switch which is logically equivalent to the ATM switch of the present invention.
【図３】本発明の実施形態(1) を示す図であって、(a)
は構成例、(b) は動作例である。FIG. 3 is a diagram showing an embodiment (1) of the present invention, in which (a)
Is a configuration example, and (b) is an operation example.
【図４】本発明の他の原理的構成を示す図である。FIG. 4 is a diagram showing another principle configuration of the present invention.
【図５】図４に示す構成のソーティングスイッチにおけ
る各出力ポートの選択例を示す図である。5 is a diagram showing an example of selecting each output port in the sorting switch having the configuration shown in FIG.
【図６】本発明の実施形態(2) を示す図である。FIG. 6 is a diagram showing an embodiment (2) of the present invention.
【図７】制御部の回路構成例を示す図である。FIG. 7 is a diagram illustrating a circuit configuration example of a control unit.
【図８】ＡＴＭスイッチにおけるバッファメモリの配置
方式を示す図であって、(a) は共通バッファ型スイッ
チ、(b) は入力バッファ型スイッチ、(c) は出力バッフ
ァ型スイッチ、(d) はクロスポイント型スイッチをそれ
ぞれ示す。FIG. 8 is a diagram showing a layout method of buffer memories in an ATM switch, where (a) is a common buffer type switch, (b) is an input buffer type switch, (c) is an output buffer type switch, and (d) is Cross-point switches are shown respectively.
２ フィルタ ３ ソーティングスイッチ ３1 マトリクススイッチ ３2 有効セル検出・制御部 ３3 保持レジスタ ３4 セレクタ ３5 制御部 ４ バッファ部 ５ 多重部2 Filter 3 Sorting switch 3 1 Matrix switch 3 2 Effective cell detection / control unit 3 3 Holding register 3 4 Selector 3 5 Control unit 4 Buffer unit 5 Multiplexing unit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松岡 直樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 天野 光治 福岡県福岡市博多区博多駅前一丁目４番４ 号 富士通九州通信システム株式会社内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Naoki Matsuoka 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Within Fujitsu Limited (72) Inventor, Koji Amano 1-4-4 Hakata-ekimae, Hakata-ku, Fukuoka, Fukuoka FUJITSU Kyushu Communication System Co., Ltd.
Claims (3)
ポートを備え、複数の入力ハイウェイからの入力セルの
うち、該当する出力ハイウェイあての有効セルのみを通
過させるフィルタと、該フィルタの各出力ポートに対応
する入力ポートと、複数の出力ポートとの間を選択的に
接続してセルを転送するソーティングスイッチと、１セ
ル分の情報を格納する複数個の素子列からなるメモリ
を、該ソーティングスイッチの各出力ポートに対応して
複数並列に配列してなり、該各メモリ素子は列方向に順
次増加するとともに、行方向に順次繰り返して増加する
ように０から昇順にアドレスを与えられたバッファ部
と、該バッファ部から読み出されたセルを多重して出力
する多重部とからなる出力共通型クロスポイントバッフ
ァ部を、複数の出力ハイウェイに対応して備え、 各出力共通型クロスポイントバッファ部において、前記
ソーティングスイッチが、前記フィルタから入力される
有効セルをバッファ部の空きアドレスの先頭に相当する
メモリに接続されている出力ポートから出力ポートごと
に順次アドレスの昇順に並べ替えて並列にバッファ部の
複数のメモリに書き込み、前記多重部が、該複数のメモ
リからアドレス順に読み出されたセルを所定の形式に多
重して該当する出力ハイウェイに出力することを特徴と
するＡＴＭスイッチ方式。1. A filter comprising an input / output port corresponding to a plurality of input highways, wherein only a valid cell to the corresponding output highway among the input cells from the plurality of input highways is passed, and each output port of the filter. A switching switch that selectively connects between an input port corresponding to the above and a plurality of output ports to transfer cells, and a memory including a plurality of element rows that stores information for one cell. A plurality of memory cells are arranged in parallel corresponding to each output port of the buffer unit, and the memory units sequentially increase in the column direction and are sequentially and repeatedly increased in the row direction. And an output common type cross point buffer unit, which is composed of a multiplexing unit that multiplexes the cells read from the buffer unit and outputs the multiplexed cells. In each output common type crosspoint buffer section, corresponding to the way, the sorting switch outputs valid cells input from the filter from an output port connected to a memory corresponding to the beginning of an empty address of the buffer section. The output ports are sequentially sorted in ascending order of addresses and written in parallel to a plurality of memories of the buffer unit, and the multiplexing unit multiplexes the cells read out in the address order from the plurality of memories into a predetermined format and applies. An ATM switch system characterized by outputting to an output highway.
おいて、前記入力ハイウェイと出力ハイウェイの数がそ
れぞれ２の場合に、前記ソーティングスイッチ３が、 入出力ポート間をクロスまたはストレートの状態に切り
替え可能なマトリクススイッチと、２つの入力ポートの
それぞれにおいて有効セルの判定を行う有効セル検出・
制御部と、前記バッファ部の空きアドレスの先頭が偶数
か奇数かの情報を保持する保持レジスタとを有し、 空きアドレスの先頭が奇数の状態で、前記マトリスクス
イッチの偶数アドレスに対応する入力ポートに有効セル
が到着した場合、もしくは前記マトリクススイッチの両
入力ポートに有効セルが到着した場合、または空きアド
レスの先頭が偶数の状態で、前記マトリクススイッチの
奇数アドレスに対応する入力ポートに有効セルが到着し
た場合に前記マトリクススイッチをクロスの状態に設定
し、それ以外の場合に、前記マトリクススイッチをスト
レートの状態に設定することを特徴とするＡＴＭスイッ
チ方式。2. The ATM switch system according to claim 1, wherein when the number of the input highways and the number of the output highways are two, the sorting switch 3 can switch the input / output ports to a cross or straight state. Matrix switch and effective cell detection that determines the effective cells at each of the two input ports
A control unit and a holding register for holding information on whether the head of the empty address of the buffer unit is even or odd, and an input corresponding to the even address of the matrisk switch when the head of the empty address is odd When valid cells arrive at a port, or when valid cells arrive at both input ports of the matrix switch, or when the start of an empty address is an even number, valid cells arrive at an input port corresponding to an odd address of the matrix switch. Is set, the matrix switch is set to a cross state, and in other cases, the matrix switch is set to a straight state.
おいて、前記入力ハイウェイと出力ハイウェイの数がそ
れぞれ任意のＮからなる場合に、前記ソーティングスイ
ッチが、 空きアドレスの先頭からメモリまでのアドレスオフセッ
ト値を算出するアドレスオフセット値算出部と、複数の
入力ポートから同時に到着する有効セル数を算出する有
効セル数算出部と、該有効セルが到着する入力ポート番
号を算出するセル入力ポート番号算出部と、前記アドレ
スオフセット値と前記有効セル数との一致を検出する一
致検出部と、該一致検出時の前記入力ポート番号をラッ
チして選択ポート番号を出力する選択ポート番号算出部
とを備えた制御部と、 各入力ポートを収容し、前記入力ポート選択番号に従っ
て入力ポートを選択するセレクタとを設けてなることを
特徴とするＡＴＭスイッチ方式。3. The ATM switch system according to claim 1, wherein when the number of the input highways and the number of output highways are each N, the sorting switch sets an address offset value from the beginning of a vacant address to a memory. An address offset value calculation unit, a valid cell number calculation unit that calculates the number of valid cells that simultaneously arrive from a plurality of input ports, and a cell input port number calculation unit that calculates the input port number at which the valid cells arrive. A control including a coincidence detection unit that detects a coincidence between the address offset value and the valid cell number, and a selection port number calculation unit that latches the input port number at the time of the coincidence detection and outputs a selection port number And a selector that accommodates each input port and selects an input port according to the input port selection number. ATM switch system, characterized in that it consists.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4452796A JPH09238144A (en) | 1996-03-01 | 1996-03-01 | Atm switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4452796A JPH09238144A (en) | 1996-03-01 | 1996-03-01 | Atm switching system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09238144A true JPH09238144A (en) | 1997-09-09 |
Family
ID=12693996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4452796A Withdrawn JPH09238144A (en) | 1996-03-01 | 1996-03-01 | Atm switching system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09238144A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311228B1 (en) * | 1999-12-24 | 2001-10-12 | 오길록 | Cell/Packet Switching System With Multiple Plane Operation |
-
1996
- 1996-03-01 JP JP4452796A patent/JPH09238144A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311228B1 (en) * | 1999-12-24 | 2001-10-12 | 오길록 | Cell/Packet Switching System With Multiple Plane Operation |
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