JPH09238065A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH09238065A JPH09238065A JP8044630A JP4463096A JPH09238065A JP H09238065 A JPH09238065 A JP H09238065A JP 8044630 A JP8044630 A JP 8044630A JP 4463096 A JP4463096 A JP 4463096A JP H09238065 A JPH09238065 A JP H09238065A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置、さらにはトライステート出力バッファが組み込まれ
た半導体集積回路装置に適用して有効な技術に関するも
のであって、たとえば３Ｖ系の低電圧電源で動作させら
れるＣＭＯＳあるいはＢｉ−ＣＭＯＳプロセスの半導体
集積回路装置に利用して有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a semiconductor integrated circuit device incorporating a tri-state output buffer, for example, a low voltage power supply of 3V system. The present invention relates to a technique effectively applied to a semiconductor integrated circuit device of a CMOS or Bi-CMOS process which is operated in accordance with.
【０００２】[0002]
【従来の技術】論理用の半導体集積回路装置の分野で
は、高集積密度化、高速化、低消費電力化のために、標
準の＋５Ｖ電源電圧よりも低い＋３．３Ｖ電源電圧で動
作する３Ｖ系半導体集積回路装置が提供されている。2. Description of the Related Art In the field of logic semiconductor integrated circuit devices, a 3V system which operates at a + 3.3V power supply voltage lower than the standard + 5V power supply voltage is used for higher integration density, higher speed, and lower power consumption. A semiconductor integrated circuit device is provided.
【０００３】この３Ｖ系半導体集積回路装置を標準の５
Ｖ系システムのバスラインに接続して使用するために
は、５Ｖ振幅のシステム信号が出力に逆印加されても正
常に動作することができるトライステート出力バッファ
を組み込む必要がある（たとえば、日経ＢＰ社刊行「日
経マイクロデバイセス」８３〜８８ページ参照）。This 3V semiconductor integrated circuit device has a standard 5
In order to use it by connecting it to the bus line of the V system, it is necessary to incorporate a tri-state output buffer that can operate normally even when a system signal of 5V amplitude is reversely applied to the output (for example, Nikkei BP). See pages 83-88 of Nikkei Micro Devices published by the company).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。However, it has been clarified by the present inventors that the above-described technology has the following problems.
【０００５】すなわち、３Ｖ系半導体集積回路装置のト
ライステート出力バッファの出力を５Ｖ系システムのバ
スラインに接続した場合、ＣＭＯＳ出力段をなすｐチャ
ンネルＭＯＳトランジスタとｎチャンネルＭＯＳトラン
ジスタを共にオフ状態にすることで出力を高インピーダ
ンス状態にしても、出力段のプルアップ駆動側をなすｐ
チャンネルＭＯＳトランジスタのドレイン領域からウェ
ル領域に向けて順方向にｐｎ接合の寄生ダイオードが形
成されることにより、出力から内部の３Ｖ系電源電位に
向けて電流が逆流してしまうようになる。That is, when the output of the tri-state output buffer of the 3V semiconductor integrated circuit device is connected to the bus line of the 5V system, both the p-channel MOS transistor and the n-channel MOS transistor forming the CMOS output stage are turned off. Therefore, even if the output is in the high impedance state, p that is the pull-up drive side of the output stage
Since a pn junction parasitic diode is formed in the forward direction from the drain region of the channel MOS transistor toward the well region, current flows backward from the output toward the internal 3V power supply potential.
【０００６】この寄生ダイオードによる電流の逆流を阻
止するために、本発明者等は、出力段のプルアップ駆動
側をなすｐチャンネルＭＯＳトランジスタのウェル領域
を電源電位から分離させることを検討した。つまり、ｐ
チャンネルＭＯＳトランジスタのウェル領域（いわゆる
バックゲート）は通常、電源電位（ソース側）に接続さ
れているが、これを電源電位から分離させることで、上
記寄生ダイオードによる電流の逆流を阻止することを検
討した。In order to prevent the reverse flow of current due to the parasitic diode, the present inventors have examined separating the well region of the p-channel MOS transistor on the pull-up drive side of the output stage from the power supply potential. That is, p
The well region (so-called back gate) of the channel MOS transistor is normally connected to the power supply potential (source side), but by separating this from the power supply potential, it is considered to prevent the reverse current of the current due to the parasitic diode. did.
【０００７】ところが、ウェル領域を電源電位から分離
させても、ｐチャンネルＭＯＳトランジスタのドレイン
電圧がそのドレインとゲート間の逆しきい値を越えてし
まうと、ｐチャンネルＭＯＳトランジスタそのものがオ
ン動作せられ、このオン動作せられたｐチャンネルＭＯ
Ｓトランジスタを通して出力から内部の３Ｖ系電源電位
に電流が流れ込んでしまう。However, even if the well region is separated from the power supply potential, if the drain voltage of the p-channel MOS transistor exceeds the reverse threshold value between its drain and gate, the p-channel MOS transistor itself is turned on. , This p-channel MO operated on
A current flows from the output to the internal 3V power supply potential through the S transistor.
【０００８】このように、従来の半導体集積回路装置で
は、出力を相対的に高電圧の電源系システムに接続して
使用する場合、具体的には、３Ｖ系半導体集積回路装置
の出力を標準の５Ｖ系システムのバスラインに接続して
使用するような場合、その出力を高インピーダンス状態
とするディスイネブール時において、その出力から電源
電位に電流が逆流することを確実に阻止することができ
ないという問題があった。As described above, in the conventional semiconductor integrated circuit device, when the output is connected to the power supply system system of a relatively high voltage to be used, specifically, the output of the 3V semiconductor integrated circuit device is standard. When used by connecting to the bus line of a 5V system, it is impossible to reliably prevent current from flowing backward from the output to the power supply potential at the time of the disine boule where the output is in a high impedance state. There was a problem.
【０００９】本発明の目的は、たとえば３Ｖ系半導体集
積回路装置の出力を標準の５Ｖ系システムのバスライン
に接続して使用するような場合であっても、その出力を
高インピーダンスのディスイネブール状態にしたとき
に、その出力から電源電位に電流が逆流するのを確実に
阻止させる、という技術を提供することにある。The object of the present invention is, for example, even when the output of a 3V type semiconductor integrated circuit device is used by connecting it to the bus line of a standard 5V type system, the output of the high impedance impedance circuit is used. It is an object of the present invention to provide a technique for surely preventing current from flowing backward from the output to the power supply potential when the state is set.
【００１０】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。The above and other objects and characteristics of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１１】[0011]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１２】すなわち、電源電位と出力の間に介在して
出力段のプルアップ駆動側をなすｐチャンネルＭＯＳト
ランジスタのウェル領域をディスイネーブル時に電源電
位から切り離すウェル制御回路と、電源電位を越える電
圧が出力に逆印加されたときに上記ｐチャンネルＭＯＳ
トランジスタのドレイン・ゲート間の電圧がしきい値を
越えないようにそのドレイン・ゲート間をバイパスする
電圧バイパス回路と、ディスイネーブル時に上記ｐチャ
ンネルＭＯＳトランジスタのゲートを前段回路から切り
離す入力分離回路を設ける、というものである。That is, there is a well control circuit that separates the well region of the p-channel MOS transistor on the pull-up drive side of the output stage between the power supply potential and the output from the power supply potential when disabling, and the voltage exceeding the power supply potential. The above p-channel MOS when reversely applied to the output
A voltage bypass circuit for bypassing the drain-gate voltage of the transistor so as not to exceed the threshold voltage is provided, and an input isolation circuit for disconnecting the gate of the p-channel MOS transistor from the preceding stage circuit when disabling is provided. , Is.
【００１３】上述した手段によれば、ドレインとウェル
間の寄生ダイオードによる電流の逆流を阻止することが
できるとともに、ｐチャンネルＭＯＳトランジスタのド
レイン電圧がそのドレインとゲート間の逆しきい値を越
えてしまうことによる電流の逆流も阻止することができ
る。According to the above-mentioned means, it is possible to prevent the reverse flow of the current due to the parasitic diode between the drain and the well, and the drain voltage of the p-channel MOS transistor exceeds the reverse threshold value between the drain and the gate. It is also possible to prevent the backflow of current due to storage.
【００１４】これにより、たとえば３Ｖ系半導体集積回
路装置の出力を標準の５Ｖ系システムのバスラインに接
続して使用するような場合であっても、その出力を高イ
ンピーダンスのディスイネブール状態にしたときに、そ
の出力から電源電位に電流が逆流するのを確実に阻止さ
せる、という目的が達成される。As a result, even when the output of the 3V semiconductor integrated circuit device is used by connecting it to the bus line of the standard 5V system, the output is brought into a high impedance disinebourg state. At times, the purpose of reliably blocking the reverse flow of current from its output to the power supply potential is achieved.
【００１５】[0015]
【発明の実施の形態】以下、本発明の好適な実施態様を
図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.
【００１６】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。In the drawings, the same reference numerals indicate the same or corresponding parts.
【００１７】図１は本発明の技術が適用された半導体集
積回路装置の一実施態様を示したものであって、１は出
力段、２は前段回路、３はトライステート制御回路であ
る。FIG. 1 shows an embodiment of a semiconductor integrated circuit device to which the technique of the present invention is applied, in which 1 is an output stage, 2 is a pre-stage circuit, and 3 is a tri-state control circuit.
【００１８】出力段１は、ｐチャンネルＭＯＳトランジ
スタＰ１とｎチャンネルＭＯＳトランジスタＮ１による
ＣＭＯＳ回路で構成されている。ｐチャンネルＭＯＳト
ランジスタＰ１は電源電位Ｖｃｃ（＋３Ｖ）と出力端子
１１の間に介在して出力のプルアップ駆動側をなす。ｎ
チャンネルＭＯＳトランジスタＮ１は出力端子１１と接
地基準電位ＧＮＤ（０Ｖ）の間に介在して出力のプルダ
ウン駆動側をなす。プルアップ駆動側のｐチャンネルＭ
ＯＳトランジスタＰ１は、図２に示すように、ウェル領
域ｎ１がＶｃｃ（ソース側）から分離されている。The output stage 1 is composed of a CMOS circuit including a p-channel MOS transistor P1 and an n-channel MOS transistor N1. The p-channel MOS transistor P1 is interposed between the power supply potential Vcc (+ 3V) and the output terminal 11 to form the pull-up drive side of the output. n
The channel MOS transistor N1 is interposed between the output terminal 11 and the ground reference potential GND (0V) to form a pull-down driving side of the output. P channel M on pull-up drive side
In the OS transistor P1, as shown in FIG. 2, the well region n1 is separated from Vcc (source side).
【００１９】前段回路２は、ＣＭＯＳ論理ゲートＧ１，
Ｇ２およびＣＭＯＳインバータＩｖ２により構成され、
イネーブル信号ＥがＨ（高レベル）のときに、出力段１
のｐチャンネルＭＯＳトランジスタＰ１とｎチャンネル
ＭＯＳトランジスタＮ１を入力信号Ａに応じて相補的に
オン／オフ制御するための信号を出力する。The pre-stage circuit 2 includes CMOS logic gates G1 and G1.
G2 and CMOS inverter Iv2,
When the enable signal E is H (high level), the output stage 1
A signal for complementary ON / OFF control of the p-channel MOS transistor P1 and the n-channel MOS transistor N1 according to the input signal A is output.
【００２０】トライステート制御回路３は、ＣＭＯＳイ
ンバータＩｖ３１，Ｉｖ３２、ｐチャンネルＭＯＳトラ
ンジスタＰ２，Ｐ３，Ｐ４，Ｐ５、ｎチャンネルＭＯＳ
トランジスタＮ２，Ｎ３，Ｎ４により構成され、イネー
ブル信号ＥがＬ（低レベル）のときに、出力段１のｐチ
ャンネルＭＯＳトランジスタＰ１とｎチャンネルＭＯＳ
トランジスタＮ１を、入力信号Ａの状態に関係なく、共
にオフ状態にする。The tri-state control circuit 3 includes CMOS inverters Iv31, Iv32, p-channel MOS transistors P2, P3, P4, P5 and n-channel MOS.
When the enable signal E is L (low level), the p-channel MOS transistor P1 and the n-channel MOS transistor P1 of the output stage 1 are formed by the transistors N2, N3 and N4.
The transistors N1 are both turned off regardless of the state of the input signal A.
【００２１】ここで、ｐチャンネルＭＯＳトランジスタ
Ｐ１〜Ｐ５は共通のウェル領域ｎ１に形成されている。Here, the p-channel MOS transistors P1 to P5 are formed in a common well region n1.
【００２２】ｐチャンネルＭＯＳトランジスタＰ２は、
Ｐ１のウェル領域ｎ１とＶｃｃの間に介在し、イネーブ
ル（Ｅ＝Ｈ）時にＰ１のウェル領域ｎ１をＶｃｃに接続
させる一方、ディスイネーブル（Ｅ＝Ｌ）時にそのウェ
ル領域ｎ１をＶｃｃ（Ｐ１のソース）から切り離すウェ
ル制御回路を形成する。The p-channel MOS transistor P2 is
It is interposed between the well region n1 of P1 and Vcc and connects the well region n1 of P1 to Vcc when enabled (E = H), while the well region n1 is connected to Vcc (source of P1 when disabled (E = L). ) Separates the well control circuit.
【００２３】ｐチャンネルＭＯＳトランジスタＰ３は、
そのゲートがＶｃｃに接続されるとともに、そのドレイ
ンとソースがＰ１のドレインとゲートの間に接続されて
いて、出力端子１１に高電圧（＋５Ｖ）が印加されたと
きに、Ｐ１のドレイン・ゲート間の電圧がしきい値を越
えないように、そのＰ１のドレイン・ゲート間をバイパ
スする電圧バイパス回路を形成する。The p-channel MOS transistor P3 is
When its gate is connected to Vcc, its drain and source are connected between the drain and gate of P1, and when a high voltage (+ 5V) is applied to the output terminal 11, it is between the drain and gate of P1. A voltage bypass circuit that bypasses the drain and gate of P1 is formed so that the voltage of 2 does not exceed the threshold value.
【００２４】ｐチャンネルＭＯＳトランジスタＰ４とｎ
チャンネルＭＯＳトランジスタＮ２は、イネーブル時に
上記Ｐ１のゲートを前段回路２（ＣＭＯＳ論理ゲートＧ
１の出力）に接続する一方、ディスイネーブル時に上記
Ｐ１のゲートを前段回路２から切り離す入力分離回路を
形成する。P-channel MOS transistors P4 and n
When the channel MOS transistor N2 is enabled, the gate of the P1 is connected to the pre-stage circuit 2 (CMOS logic gate G
1 output), while forming an input separation circuit that disconnects the gate of P1 from the preceding circuit 2 when it is disabled.
【００２５】ｐチャンネルＭＯＳトランジスタＰ５とｎ
チャンネルＭＯＳトランジスタＮ３は、ディスイネーブ
ル時に、上記ウェル制御回路と入力分離回路を形成する
ｐチャンネルＭＯＳトランジスタＰ２，Ｐ４の各ゲート
を出力端子１１に接続するＭＯＳスイッチ回路を形成す
る。P-channel MOS transistors P5 and n
The channel MOS transistor N3 forms a MOS switch circuit which connects the gates of the p-channel MOS transistors P2 and P4 forming the well control circuit and the input separation circuit to the output terminal 11 when disabled.
【００２６】図２は、出力段１のプルアップ駆動側をな
すｐチャンネルＭＯＳトランジスタＰ１の素子構造の概
略を示したものであって、１０１はｐ型半導体基板、１
０２はｎ型ウェル拡散層（ウェル領域ｎ１）、１０３は
ｐ型ソース・ドレイン拡散層、１０４はゲート酸化膜、
１０５は表面酸化膜、１０６はゲート電極、１０７は電
極取り出し配線をそれぞれ示す。FIG. 2 shows an outline of the element structure of a p-channel MOS transistor P1 which constitutes the pull-up driving side of the output stage 1, 101 is a p-type semiconductor substrate, and 1 is a p-type semiconductor substrate.
02 is an n-type well diffusion layer (well region n1), 103 is a p-type source / drain diffusion layer, 104 is a gate oxide film,
Reference numeral 105 is a surface oxide film, 106 is a gate electrode, and 107 is an electrode lead-out wiring.
【００２７】同図において、ｐ型ソース・ドレイン拡散
層１０３とｎ型ウェル拡散層１０２との間には、ｐｎ接
合による寄生ダイオードＤｓが形成される。従来の場合
は、その寄生ダイオードＤｓを通して出力端子１１から
電源電位Ｖｃｃ（＋３Ｖ）に電流が逆流する恐れがあっ
たが、本発明では、上述したように、そのｎ型ウェル拡
散層１０２をディスイネーブル時にＶｃｃから切り離す
ことで寄生ダイオードＤｓによる電流の逆流を阻止する
ようにしてある。In the figure, a parasitic diode Ds formed by a pn junction is formed between the p-type source / drain diffusion layer 103 and the n-type well diffusion layer 102. In the conventional case, a current may flow backward from the output terminal 11 to the power supply potential Vcc (+ 3V) through the parasitic diode Ds, but in the present invention, as described above, the n-type well diffusion layer 102 is disabled. Sometimes it is cut off from Vcc to prevent the reverse current of the current due to the parasitic diode Ds.
【００２８】さらに、図１に示すように、出力端子１１
に高電圧（＋５Ｖ）が逆印加されたときに、ゲートがＶ
ｃｃ（＋３Ｖ）に接続されているｐチャンネルＭＯＳト
ランジスタＰ３がオン動作することにより、Ｐ１のドレ
イン・ゲート間電圧がバイパスされる。これにより、Ｐ
１のドレイン電圧がそのドレインとゲート間の逆しきい
値を越えてしまうことによる電流の逆流も阻止するよう
にしてある。Further, as shown in FIG. 1, the output terminal 11
When a high voltage (+ 5V) is reversely applied to the
When the p-channel MOS transistor P3 connected to cc (+ 3V) is turned on, the drain-gate voltage of P1 is bypassed. This gives P
The reverse current flow due to the drain voltage of 1 exceeding the reverse threshold value between the drain and the gate is also prevented.
【００２９】次に、主要部分の動作について説明する。Next, the operation of the main part will be described.
【００３０】図１において、まず、イネーブル信号Ｅを
Ｈにしてイネーブル状態を設定した場合、出力段１のプ
ルアップ駆動側をなすｐチャンネルＭＯＳトランジスタ
Ｐ１は、論理ゲートＧ１およびＭＯＳトランジスタＮ
２，Ｐ４を介して与えられる入力信号Ａによりオン／オ
フ制御される。また、出力段１のプルアップ駆動側をな
すｎチャンネルＭＯＳトランジスタＮ１は、論理ゲート
Ｇ２およびインバータＩｖ２を介して与えられる入力信
号Ａにより、上記ｐチャンネルＭＯＳトランジスタＰ１
に対して相補的にオン／オフ制御される。これにより、
出力段１は入力信号Ａに応じて出力端子１１をＨまたは
Ｌに論理駆動する。In FIG. 1, first, when the enable signal E is set to H to set the enable state, the p-channel MOS transistor P1 on the pull-up drive side of the output stage 1 includes the logic gate G1 and the MOS transistor N.
On / off control is performed by an input signal A provided via 2, P4. Further, the n-channel MOS transistor N1 forming the pull-up drive side of the output stage 1 receives the input signal A given through the logic gate G2 and the inverter Iv2, and thereby the p-channel MOS transistor P1.
ON / OFF control is performed in a complementary manner. This allows
The output stage 1 logically drives the output terminal 11 to H or L according to the input signal A.
【００３１】この場合、出力段１のｐチャンネルＭＯＳ
トランジスタＰ１は、そのウェル領域ｎ１がｐチャンネ
ルＭＯＳトランジスタＰ２を介してＶｃｃ（＋３Ｖ）に
接続された状態でオン／オフ動作する。In this case, the p-channel MOS of the output stage 1
Transistor P1 performs on / off operation with its well region n1 connected to Vcc (+ 3V) via p-channel MOS transistor P2.
【００３２】次に、イネーブル信号ＥをＬにしてディス
イネーブル状態を設定した場合、論理ゲートＧ１，Ｇ２
の出力はそれぞれ、入力信号Ａの状態にかかわりなく、
Ｈに固定される。これにより、出力段１のｐチャンネル
ＭＯＳトランジスタＰ１とｎチャンネルＭＯＳトランジ
スタＮ１が共にオフ状態に設定されて、出力が高インピ
ーダンスの開放状態となる。Next, when the enable signal E is set to L to set the disenable state, the logic gates G1 and G2 are
Output of each, regardless of the state of the input signal A,
It is fixed at H. As a result, both the p-channel MOS transistor P1 and the n-channel MOS transistor N1 of the output stage 1 are set to the off state, and the output is in the open state with high impedance.
【００３３】これとともに、ｐチャンネルＭＯＳトラン
ジスタＰ２がオフ設定されて、ｐチャンネルＭＯＳトラ
ンジスタＰ１のウェル領域ｎ１がＶｃｃから切り離され
る。これにより、出力端子１１から寄生ダイオードＤｓ
を経由する電流の逆流経路が遮断される。At the same time, the p-channel MOS transistor P2 is turned off, and the well region n1 of the p-channel MOS transistor P1 is cut off from Vcc. As a result, the parasitic diode Ds from the output terminal 11
The reverse flow path of the current passing through is cut off.
【００３４】ここで、出力端子１１に電源電位Ｖｃｃ
（＋３Ｖ）よりも高い電圧（＋５Ｖ）が逆印加される
と、その逆印加電圧（＋５Ｖ）により、ｐチャンネルＭ
ＯＳトランジスタＰ３のゲートにドレインを基準とする
逆しきい値電圧（５Ｖ−３Ｖ）が立ち上がろうとする
が、その前にＰ３のゲートに逆しきい値が立ち上がって
Ｐ３がオン動作し、このＰ３のオン動作により、ｐチャ
ンネルＭＯＳトランジスタＰ１のゲート側（ｎ２）にド
レイン側（出力端子１１側）とほぼ同じ電圧（＋５Ｖ）
が印加されるようになる。これにより、Ｐ１は、ゲート
に逆しきい値電圧が立ち上がるのが防止されて、オフ状
態を保つことができる。Here, the power supply potential Vcc is applied to the output terminal 11.
When a voltage (+ 5V) higher than (+ 3V) is reversely applied, the reverse application voltage (+ 5V) causes the p-channel M
The reverse threshold voltage (5V-3V) based on the drain is about to rise to the gate of the OS transistor P3, but before that, the reverse threshold rises to the gate of P3 and P3 is turned on, and this P3 By the ON operation, a voltage (+ 5V) which is almost the same as the drain side (the output terminal 11 side) is applied to the gate side (n2) of the p-channel MOS transistor P1.
Will be applied. As a result, P1 is prevented from rising the reverse threshold voltage at the gate and can be kept in the off state.
【００３５】このとき、ｐチャンネルＭＯＳトランジス
タＰ１のゲートと論理ゲートＧ１の間に介在しているｎ
チャンネルＭＯＳトランジスタＮ２とｐチャンネルＭＯ
ＳトランジスタＰ４の各ドレイン側（ｎ２）にもそれぞ
れ、ｐチャンネルＭＯＳトランジスタＰ３を介して出力
端子１１の高電圧（＋５Ｖ）が印加される。At this time, n is interposed between the gate of the p-channel MOS transistor P1 and the logic gate G1.
Channel MOS transistor N2 and p channel MO
The high voltage (+ 5V) of the output terminal 11 is also applied to each drain side (n2) of the S transistor P4 via the p-channel MOS transistor P3.
【００３６】しかし、ｎチャンネルＭＯＳトランジスタ
Ｎ２は、ソース側（ｎ３）が論理ゲートＧ１の出力に接
続されてＨに固定されているとともに、ゲート側（ｎ
３）に電源電位Ｖｃｃ（＋３Ｖ）が印加されていること
により、ゲートにしきい値電圧が立たず、したがってオ
フ状態を保つ。また、ｐチャンネルＭＯＳトランジスタ
Ｐ４は、ｎチャンネルＭＯＳトランジスタＮ３とｐチャ
ンネルＭＯＳトランジスタＰ５によるスイッチ回路を介
して出力端子１１の高電圧（＋５Ｖ）がゲート側（ｎ
４）に印加されることにより、やはりゲートにしきい値
電圧が立たず、したがってこれもオフ状態を保つ。Ｎ３
とＰ５はスイッチ回路として動作し、ディスイネーブル
状態のときにオン動作させられる。However, in the n-channel MOS transistor N2, the source side (n3) is connected to the output of the logic gate G1 and fixed at H, and the gate side (n3) is
Since the power supply potential Vcc (+ 3V) is applied to 3), the threshold voltage does not rise in the gate, and therefore the off state is maintained. Further, the p-channel MOS transistor P4 receives the high voltage (+ 5V) of the output terminal 11 on the gate side (n-n) through the switch circuit formed by the n-channel MOS transistor N3 and the p-channel MOS transistor P5.
By being applied to 4) again, the threshold voltage does not rise in the gate, and therefore this also maintains the OFF state. N3
And P5 operate as a switch circuit and are turned on in the disable state.
【００３７】上述したように、本発明では、ディスイネ
ーブル状態のときに、出力端子１１に電源電位Ｖｃｃよ
りも高い電圧が逆印加されても、出力段１のプルアップ
駆動側をなすｐチャンネルＭＯＳトランジスタＰ１の寄
生ダイオードＤｓによる電流の逆流を阻止することがで
きる。これとともに、そのｐチャンネルＭＯＳトランジ
スタＰ１のドレイン電圧がそのドレインとゲート間の逆
しきい値を越えてしまうことによる電流の逆流も阻止す
ることができる。As described above, according to the present invention, in the disenable state, even if a voltage higher than the power supply potential Vcc is reversely applied to the output terminal 11, the p-channel MOS transistor forming the pull-up drive side of the output stage 1 will be described. It is possible to prevent reverse current flow due to the parasitic diode Ds of the transistor P1. At the same time, it is possible to prevent the reverse flow of current due to the drain voltage of the p-channel MOS transistor P1 exceeding the reverse threshold value between the drain and the gate.
【００３８】これにより、たとえば３Ｖ系半導体集積回
路装置の出力を標準の５Ｖ系システムのバスラインに接
続して使用するような場合であっても、その出力を高イ
ンピーダンスのディスイネブール状態にしたときに、そ
の出力から電源電位に電流が逆流するのを確実に阻止さ
せることができるようになる。As a result, even when the output of the 3V semiconductor integrated circuit device is used by connecting it to the bus line of the standard 5V system, the output is set to a high impedance disinebourg state. At this time, it becomes possible to reliably prevent the current from flowing back from the output to the power supply potential.
【００３９】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえば、出力段１のブルダウン駆動側をなすｎチャンネ
ルＭＯＳトランジスタＮ１はバイポーラ・トランジスタ
であってもよい。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the n-channel MOS transistor N1 forming the pull-down drive side of the output stage 1 may be a bipolar transistor.
【００４０】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である論理
用の半導体集積回路装置に適用した場合について説明し
たが、それに限定されるものではなく、たとえばアナロ
グ・デジタル混在型の半導体集積回路装置にも適用でき
る。In the above description, the case where the invention made by the present inventor is mainly applied to the semiconductor integrated circuit device for logic which is the background field of application has been described, but the invention is not limited thereto. For example, it can be applied to a semiconductor integrated circuit device of mixed analog / digital type.
【００４１】[0041]
【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。The following is a brief description of an outline of typical inventions among the inventions disclosed in the present application.
【００４２】すなわち、たとえば３Ｖ系半導体集積回路
装置の出力を標準の５Ｖ系システムのバスラインに接続
して使用するような場合であっても、その出力を高イン
ピーダンスのディスイネブール状態にしたときに、その
出力から電源電位に電流が逆流するのを確実に阻止させ
ることができる、という効果が得られる。That is, for example, even when the output of a 3V semiconductor integrated circuit device is used by connecting to the bus line of a standard 5V system, when the output is brought to a high impedance disineboule state. In addition, it is possible to reliably prevent the current from flowing backward from the output to the power supply potential.
【図１】本発明の技術が適用された半導体集積回路装置
の要部における一実施態様を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a main part of a semiconductor integrated circuit device to which the technique of the present invention is applied.
【図２】出力段のプルアップ駆動側をなすｐチャンネル
ＭＯＳトランジスタの素子構造を示す概略図である。FIG. 2 is a schematic diagram showing a device structure of a p-channel MOS transistor which forms a pull-up drive side of an output stage.
１ 出力段 １１ 出力端子 ２ 前段回路 ３ トライステート制御回路 Ｇ１，Ｇ２ 論理ゲート Ｉｖ２，Ｉｖ３１，Ｉｖ３２ インバータ Ｐ１〜Ｐ５ ｐチャンネルＭＯＳトランジスタ Ｎ１〜Ｎ４ ｎチャンネルＭＯＳトランジスタ Ｖｃｃ 内部電源電位（＋３Ｖ） ＧＮＤ 接地基準電位 １０１ ｐ型半導体基板 １０２ ｎ型ウェル拡散層（ウェル領域ｎ１） １０３ ｐ型ソース・ドレイン拡散層 １０４ ゲート酸化膜 １０５ 表面酸化膜 １０６ ゲート電極 １０７ 電極取り出し配線 Ｄｓ 寄生ダイオード 1 Output stage 11 Output terminal 2 Pre-stage circuit 3 Tri-state control circuit G1, G2 Logic gate Iv2, Iv31, Iv32 Inverter P1 to P5 p-channel MOS transistor N1 to N4 n-channel MOS transistor Vcc Internal power supply potential (+ 3V) GND Ground reference potential 101 p-type semiconductor substrate 102 n-type well diffusion layer (well region n1) 103 p-type source / drain diffusion layer 104 gate oxide film 105 surface oxide film 106 gate electrode 107 electrode extraction wiring Ds parasitic diode
Claims (6)
ル）に駆動するイネーブル状態と出力を高インピーダン
スにするディスイネーブル状態をとるトライステート出
力バッファが組み込まれた半導体集積回路装置であっ
て、上記トライステート出力バッファは、電源電位と出
力の間に介在して出力段のプルアップ駆動側をなすｐチ
ャンネルＭＯＳトランジスタと、イネーブル時に上記ウ
ェル領域を電源電位に接続する一方、ディスイネーブル
時に上記ウェル領域を電源電位から切り離すウェル制御
回路と、電源電位を越える電圧が出力に逆印加されたと
きに上記ｐチャンネルＭＯＳトランジスタのドレイン・
ゲート間の電圧がしきい値を越えないようにそのドレイ
ン・ゲート間をバイパスする電圧バイパス回路と、イネ
ーブル時に上記ｐチャンネルＭＯＳトランジスタのゲー
トを前段回路に接続する一方、ディスイネーブル時に上
記ｐチャンネルＭＯＳトランジスタのゲートを前段回路
から切り離す入力分離回路とを有することを特徴とする
半導体集積回路装置。1. A semiconductor integrated circuit device incorporating a tri-state output buffer, which has an enable state for driving an output to H (high level) or L (low level) and a disenable state for making an output high impedance. The tri-state output buffer connects the well region to the power supply potential when enabled and the p-channel MOS transistor that is located between the power supply potential and the output and forms the pull-up drive side of the output stage. A well control circuit that separates the well region from the power supply potential, and a drain and drain of the p-channel MOS transistor when a voltage exceeding the power supply potential is reversely applied to the output.
A voltage bypass circuit that bypasses between the drain and gate of the p-channel MOS transistor so that the voltage between the gates does not exceed the threshold value, and the gate of the p-channel MOS transistor is connected to the preceding stage circuit when enabled, while the p-channel MOS transistor is disabled when disabled. A semiconductor integrated circuit device comprising: an input separation circuit that separates a gate of a transistor from a preceding circuit.
ンネルＭＯＳトランジスタのウェル領域と共通のウェル
領域に第２のｐチャンネルＭＯＳトランジスタを形成
し、この第２のｐチャンネルＭＯＳトランジスタによっ
て、上記ウェル領域と電源電位間の接続をオン／オフさ
せるウェル制御回路を形成したことを特徴とする請求項
１に記載の半導体集積回路装置。2. A second p-channel MOS transistor is formed in a well region common to the well region of the p-channel MOS transistor forming the pull-up drive side of the output stage, and the well is formed by the second p-channel MOS transistor. 2. The semiconductor integrated circuit device according to claim 1, wherein a well control circuit for turning on / off the connection between the region and the power supply potential is formed.
ンネルＭＯＳトランジスタのウェル領域と共通のウェル
領域に第３のｐチャンネルＭＯＳトランジスタを形成
し、この第３のｐチャンネルＭＯＳトランジスタによっ
て、上記ｐチャンネルＭＯＳトランジスタのドレイン・
ゲート間の電圧がしきい値を越えないようにそのドレイ
ン・ゲート間をバイパスする電圧バイパス回路を形成し
たことを特徴とする請求項１または２に記載の半導体集
積回路装置。3. A third p-channel MOS transistor is formed in a well region common to the well region of the p-channel MOS transistor on the pull-up drive side of the output stage, and the p-channel MOS transistor is formed by the third p-channel MOS transistor. Drain of channel MOS transistor
3. The semiconductor integrated circuit device according to claim 1, wherein a voltage bypass circuit is formed so as to bypass between the drain and the gate so that the voltage between the gates does not exceed the threshold value.
ンネルＭＯＳトランジスタのウェル領域と共通のウェル
領域に第４のｐチャンネルＭＯＳトランジスタを形成
し、この第４のｐチャンネルＭＯＳトランジスタによっ
て、イネーブル時に上記ｐチャンネルＭＯＳトランジス
タのゲートを前段回路に接続させる一方、ディスイネー
ブル時に上記ｐチャンネルＭＯＳトランジスタのゲート
を前段回路から切り離す入力分離回路を形成したことを
特徴とする請求項１から３のいずれかに記載の半導体集
積回路装置。4. A fourth p-channel MOS transistor is formed in a well region common to the well region of the p-channel MOS transistor forming the pull-up driving side of the output stage, and the fourth p-channel MOS transistor is used when enabled. 4. The input isolation circuit according to claim 1, wherein the gate of the p-channel MOS transistor is connected to the pre-stage circuit while the gate of the p-channel MOS transistor is disconnected from the pre-stage circuit when disabled. The semiconductor integrated circuit device described.
ンネルＭＯＳトランジスタのウェル領域と共通のウェル
領域に形成されるｐチャンネルＭＯＳトランジスタによ
ってウェル制御回路と入力分離回路を形成するととも
に、ディスイネーブル時に、上記ウェル制御回路と入力
分離回路を形成するｐチャンネルＭＯＳトランジスタの
各ゲートを出力端子側に接続するスイッチ回路を設けた
ことを特徴とする請求項１から４のいずれかに記載の半
導体集積回路装置。5. A well control circuit and an input isolation circuit are formed by a p-channel MOS transistor formed in a common well region with a well region of a p-channel MOS transistor forming a pull-up drive side of an output stage, and at the time of disabling. 5. The semiconductor integrated circuit according to claim 1, further comprising a switch circuit for connecting each gate of a p-channel MOS transistor forming the well control circuit and the input separation circuit to an output terminal side. apparatus.
ャンネルＭＯＳトランジスタとプルダウン駆動側をなす
ｎチャンネルＭＯＳトランジスタとによるＣＭＯＳ出力
段であることを特徴とする請求項１から５のいずれかに
記載の半導体集積回路装置。6. The CMOS output stage according to claim 1, wherein the output stage is a CMOS output stage including a p-channel MOS transistor on the pull-up driving side and an n-channel MOS transistor on the pull-down driving side. The semiconductor integrated circuit device described.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001189654A (en) * | 1999-11-19 | 2001-07-10 | Intersil Corp | Backward drivable mos output driver |
| JP2001257574A (en) * | 2000-02-10 | 2001-09-21 | Fairchild Semiconductor Corp | Excess voltage protection circuit provided with excess voltage removing and detecting function |
| US7049847B2 (en) | 2003-04-25 | 2006-05-23 | Nec Electronics Corporation | Semiconductor device |
| JP2008109667A (en) * | 2006-10-26 | 2008-05-08 | Dongbu Hitek Co Ltd | Level shifter having single voltage source |
-
1996
- 1996-03-01 JP JP04463096A patent/JP3567317B2/en not_active Expired - Fee Related
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| CN1305218C (en) * | 2003-04-25 | 2007-03-14 | 恩益禧电子股份有限公司 | Semiconductor device4 |
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