JPH09232456A - Semiconductor device, and manufacture of semiconductor device - Google Patents
Semiconductor device, and manufacture of semiconductor deviceInfo
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- JPH09232456A JPH09232456A JP4002096A JP4002096A JPH09232456A JP H09232456 A JPH09232456 A JP H09232456A JP 4002096 A JP4002096 A JP 4002096A JP 4002096 A JP4002096 A JP 4002096A JP H09232456 A JPH09232456 A JP H09232456A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置、及び
半導体装置の製造方法に関する。本発明は、特に、少な
くともバイポーラトランジスタを有する半導体装置及び
その製造方法に関するものである。本発明は、特に、特
にＢｉＣＭＯＳトランジスタについて、さらにはＢｉＣ
ＭＯＳ−ＳＲＡＭ構造の半導体装置について、好適に適
用することができる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. The present invention particularly relates to a semiconductor device having at least a bipolar transistor and a manufacturing method thereof. The invention applies in particular to BiCMOS transistors, in particular to BiC transistors.
It can be suitably applied to a semiconductor device having a MOS-SRAM structure.
【０００２】[0002]
【従来の技術】従来の半導体装置特にバイポーラトラン
ジスタは、半導体基板上にベース電極、ベースオフセッ
ト絶縁膜、エミッタ電極等の様々の構造が形成されてい
るため、局所的に段差が生じ（かかる局所的に生じる段
差を、本明細書中、ローカル段差と称することもあ
る。）、この段差によって、プロセス中のたとえばフォ
トリソグラフィー工程における露光やフォーカスの余裕
が取れなくなったり、エッチングにおける余裕度が狭め
られてしまうことがあった。2. Description of the Related Art A conventional semiconductor device, particularly a bipolar transistor, has various structures such as a base electrode, a base offset insulating film, and an emitter electrode formed on a semiconductor substrate. In the present specification, a step that occurs in the process may be referred to as a local step.) This step may not allow a margin for exposure or focus in a process such as a photolithography process or may reduce a margin for etching. There was something that happened.
【０００３】また従来より、バイポーラトランジスタと
相補型ＭＯＳトランジスタをともに有する半導体装置
（以下このようなトランジスタを適宜「ＢｉＣＭＯＳト
ランジスタ」と称することもある。）が知られており、
これはバイポーラトランジスタの高速性と、ＣＭＯＳの
高集積性、低電力消費性とを兼ね備えると言う長所を有
する。上記したローカル段差の問題は、ＢｉＣＭＯＳト
ランジスタについては、これが同一半導体基板にバイポ
ーラトランジスタとＭＯＳトランジスタとがともに形成
されるものであるため、バイポーラトランジスタ部の形
成にのみ着目するわけには行かないので、その段差解消
は、さらに困難な課題となる。Conventionally, a semiconductor device having both a bipolar transistor and a complementary MOS transistor (hereinafter, such a transistor may be referred to as "BiCMOS transistor") is known.
This has the advantage that it combines the high speed of a bipolar transistor with the high integration of CMOS and low power consumption. With respect to the problem of the local step difference described above, for the BiCMOS transistor, since both the bipolar transistor and the MOS transistor are formed on the same semiconductor substrate, it is not possible to focus only on the formation of the bipolar transistor portion. The elimination of the step becomes an even more difficult task.
【０００４】図１２に、従来のＢｉＣＭＯＳトランジス
タ、特にそのバイポーラトランジスタ部Ｔ（特にＮＰＮ
トランジスタ部）がダブルポリシリコン構造つまりエミ
ッタ電極層を形成する半導体層（特にポリシリコン）と
ベース電極を形成する半導体層（特にポリシリコン）と
が各々別層で形成されているタイプの従来のＢｉＣＭＯ
Ｓトランジスタの断面構造を示し、上記の問題点につい
て述べる。FIG. 12 shows a conventional BiCMOS transistor, especially its bipolar transistor portion T (particularly NPN).
A conventional BiCMO of a type in which a transistor portion) has a double polysilicon structure, that is, a semiconductor layer (especially polysilicon) forming an emitter electrode layer and a semiconductor layer (especially polysilicon) forming a base electrode are formed as separate layers.
The cross-sectional structure of the S-transistor will be shown and the above problems will be described.
【０００５】図１２から理解されるように、従来技術で
は、たとえばＢＰＳＧ（ボロン−リン含有ガラス）等の
不純物含有ガラスをリフロー膜２４′として用いた平坦
化プロセスを用いているが、このような平坦化技術を採
用しても、図１２から明らかに、バイポーラトランジス
タ部（特にＮＰＮトランジスタ部）Ｔにおいて、ベース
電極１８、ベースオフセット絶縁膜１３′及びエミッタ
電極２０の膜厚分によって、ほとんど不可避的に、ベー
ス、エミッタ電極の部分と、コレクタ電極の部分との間
で、ローカル段差（局所的に生ずる段差）が発生してし
まう。図１２中、符号Ｄ′で、問題となる段差を示す。
従来の技術にあっては、かかる段差を緩和することは、
難しいことであった。特に、図１２に示す構造のＢｉＣ
ＭＯＳトランジスタＳＲＡＭ構造では、そのＴＦＴ型Ｓ
ＲＡＭメモリセル部Ｍについて、ＣＭＯＳ−ＳＲＡＭを
形成した場合に対してメモリセルの層間膜厚増加を避け
るために、エミッタコンタクト形成後にベース電極を形
成するプロセスをとるので、上記の段差解消は容易では
ない。なお図１２中、後に説明する実施の形態例を示す
図１ないし図１１と同一の符号を付した部分は、実施の
形態例で説明する同符合の部分と同様の構成部分であ
る。As can be seen from FIG. 12, in the prior art, a flattening process using an impurity-containing glass such as BPSG (boron-phosphorus-containing glass) as the reflow film 24 'is used. Even if the flattening technique is adopted, it is apparent from FIG. 12 that in the bipolar transistor portion (particularly the NPN transistor portion) T, it is almost inevitable due to the film thicknesses of the base electrode 18, the base offset insulating film 13 ′ and the emitter electrode 20. In addition, a local step (a locally generated step) is generated between the base / emitter electrode portion and the collector electrode portion. In FIG. 12, reference numeral D'indicates a problematic step.
In the conventional technology, mitigating such a step is
It was difficult. In particular, BiC having the structure shown in FIG.
In the MOS transistor SRAM structure, its TFT type S
In the RAM memory cell portion M, the base electrode is formed after the emitter contact is formed in order to avoid an increase in the interlayer film thickness of the memory cell as compared with the case where the CMOS-SRAM is formed. Absent. Note that, in FIG. 12, portions denoted by the same reference numerals as those in FIGS. 1 to 11 showing an embodiment to be described later are the same components as the portions having the same reference numerals to be described in the embodiment.
【０００６】上記のような段差を生じさせないことは、
構造的に望ましく、プロセス上においても望まれる。す
なわちこのようなローカル段差が生じると、バイポーラ
トランジスタの各電極コンタクト及び各電極配線の露
光、フォーカスマージンと、各電極層のエッチングマー
ジンが狭くなるという問題点があり、これは結果的に、
生産マージンの低下をもたらし、生産性が低くなるとい
う問題を生じさせる。To prevent the above-mentioned step difference from occurring,
It is structurally desirable and also desirable in the process. That is, when such a local step is generated, there is a problem that the exposure and focus margins of each electrode contact and each electrode wiring of the bipolar transistor and the etching margin of each electrode layer are narrowed.
This causes a decrease in production margin and causes a problem of low productivity.
【０００７】[0007]
【発明が解決しようとする課題】上述したように、従来
の半導体装置特にバイポーラトランジスタ、その内でも
とりわけＢｉＣＭＯＳトランジスタにあっては、段差を
解消して、段差に伴う問題を解決することが、構造上で
も、プロセス上でも、望まれているのである。As described above, in the conventional semiconductor device, particularly the bipolar transistor, and among them, the BiCMOS transistor in particular, it is possible to eliminate the step and solve the problem associated with the step. It is desired both on the process and on the process.
【０００８】本発明は、上記従来技術の問題点を解決
し、バイポーラトランジスタを備える半導体装置につい
て、特にＢｉＣＭＯＳトランジスタについて、さらには
ＢｉＣＭＯＳ−ＳＲＡＭ構造の半導体装置について、そ
の局所的な段差を解消し、段差に伴う問題を解決した半
導体装置及び半導体装置の製造方法を提供することを目
的とする。The present invention solves the above-mentioned problems of the prior art and eliminates a local step difference in a semiconductor device including a bipolar transistor, particularly in a BiCMOS transistor, and further in a semiconductor device having a BiCMOS-SRAM structure. An object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device, which solve the problem associated with the step.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にベース電極とこのベース電極上に形成さ
れたベースオフセット絶縁膜を有するベース部と、エミ
ッタ電極を有するエミッタ部と、コレクタ部とを備えた
バイポーラトランジスタを少なくとも有する半導体装置
において、コレクタ部またはその近傍に、ベース電極と
ベースオフセット絶縁膜とエミッタ電極の各膜の膜厚の
総和の膜厚にほぼ等しい膜厚のパターンを形成したこと
を特徴とするものである。According to the present invention, there is provided a semiconductor device comprising:
In a semiconductor device having at least a bipolar transistor having a base electrode on a semiconductor substrate, a base portion having a base offset insulating film formed on the base electrode, an emitter portion having an emitter electrode, and a collector portion. Alternatively, a pattern having a film thickness substantially equal to the total film thickness of each film of the base electrode, the base offset insulating film, and the emitter electrode is formed in the vicinity thereof.
【００１０】この場合に、前記パターンは、ベース電極
を形成する材料と同材料から成る層と、ベースオフセッ
ト絶縁膜を形成する材料と同材料から成る層と、エミッ
タ電極を形成する材料と同材料から成る層との積層構造
により構成することができる。In this case, the pattern has a layer made of the same material as the base electrode, a layer made of the same material as the base offset insulating film, and the same material as the emitter electrode. It can be constituted by a laminated structure with a layer consisting of.
【００１１】この半導体装置の構造は、バイポーラトラ
ンジスタが形成された半導体基板と同一の半導体基板上
にさらにＭＯＳトランジスタが形成されている半導体装
置に好適に適用することができ、さらに、このＭＯＳト
ランジスタが形成されている部分に、メモリを構成する
薄膜トランジスタが形成されているデバイス構造につい
て、好適に適用することができる。The structure of this semiconductor device can be preferably applied to a semiconductor device in which a MOS transistor is further formed on the same semiconductor substrate as the semiconductor substrate on which the bipolar transistor is formed. It can be suitably applied to a device structure in which a thin film transistor forming a memory is formed in the formed portion.
【００１２】また本発明の半導体装置の製造方法は、半
導体基板上にベース電極とこのベース電極上に形成され
たベースオフセット絶縁膜を有するベース部と、エミッ
タ電極を有するエミッタ部と、コレクタ部とを備えたバ
イポーラトランジスタを少なくとも有する半導体装置の
製造方法において、ベース電極形成用層をパターニング
してベース電極を形成するとき同時にコレクタ部または
その近傍にベース電極形成用層を残し、ベースオフセッ
ト絶縁膜形成用層をパターニングしてベースオフセット
絶縁膜を形成するとき同時にコレクタ部またはその近傍
にベースオフセット絶縁膜形成用層を残し、エミッタ電
極形成用層をパターニングしてエミッタ電極を形成する
とき同時にコレクタ部またはその近傍にエミッタ電極形
成用層を残すことによって、ベース部またはその近傍
に、ベース電極とベースオフセット絶縁膜とエミッタ電
極な各膜厚の総和の膜厚にほぼ等しい膜厚のパターンを
形成することを特徴とするものである。The semiconductor device manufacturing method of the present invention further includes a base portion having a base electrode and a base offset insulating film formed on the base electrode, an emitter portion having an emitter electrode, and a collector portion on the semiconductor substrate. In a method of manufacturing a semiconductor device having at least a bipolar transistor having a base electrode forming layer, a base electrode forming layer is left at the collector portion or its vicinity at the same time when a base electrode forming layer is patterned to form a base electrode. When the base offset insulating film is formed by patterning the working layer and the base offset insulating film forming layer is left at or near the collector section, and the emitter electrode forming layer is patterned to form the emitter electrode, the collector section or Leave an emitter electrode formation layer in the vicinity Therefore, the base portion or in the vicinity thereof, is characterized in forming a substantially equal film thickness of the pattern in the thickness of the base electrode and the base offset insulating film and the sum of the thicknesses of the emitter electrode.
【００１３】本発明によれば、コレクタ部またはその近
傍に、ベース電極とベースオフセット絶縁膜とエミッタ
電極の各膜厚の総和の膜厚にほぼ等しい膜厚のパターン
を形成するので、ベース電極とベースオフセット絶縁膜
とエミッタ電極の分がコレクタ部よりも高くなって段差
となることが防止される。よって、構造として段差が解
消され、また、段差解消に伴いその後の加工における加
工マージンをとることができるようになって、プロセス
上の利点がもたらされる。According to the present invention, since a pattern having a film thickness approximately equal to the total film thickness of the base electrode, the base offset insulating film, and the emitter electrode is formed in or near the collector portion, the pattern of the base electrode and the base electrode is formed. It is prevented that the base offset insulating film and the emitter electrode are higher than the collector portion to form a step. Therefore, the step is eliminated as a structure, and a processing margin in the subsequent processing can be taken with the elimination of the step, which brings an advantage in the process.
【００１４】これは、たとえばＢｉＣＭＯＳトランジス
タＳＲＡＭの場合などに、ＣＭＯＳＳＲＡＭを形成した
場合に対してメモリセルの層間膜厚増加を避けるために
エミッタコンタクト形成後にベース電極を形成するプロ
セスをとる場合についても、上記段差を、工程数の増加
なく、かつ、バイポーラトランジスタサイズの拡大なく
解消することが可能となる。これにより、プロセス上の
余裕度が高まり、たとえばバイポーラトランジスタの各
電極コンタクト及び各電極配線についての、露光、フォ
ーカスマージンの拡大、及び、エッチングマージンの拡
大を達成できる。This is also true in the case of forming a base electrode after forming an emitter contact in order to avoid an increase in the interlayer film thickness of a memory cell in the case of forming a CMOS SRAM in the case of a BiCMOS transistor SRAM, for example. It is possible to eliminate the step difference without increasing the number of steps and without increasing the size of the bipolar transistor. As a result, the margin in the process is increased, and it is possible to increase the exposure, the focus margin, and the etching margin of each electrode contact and each electrode wiring of the bipolar transistor, for example.
【００１５】[0015]
【発明の実施の形態】以下本発明の好ましい実施の形態
について、図面を参照して説明する。但し当然のことで
はあるが、本発明は図示実施の形態例に限定されるもの
ではない。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings. However, needless to say, the present invention is not limited to the illustrated embodiment.
【００１６】実施の形態例１ 本例は、ＣＭＯＳの高集積性、低電力消費性と、バイポ
ーラトランジスタの高速性とを兼ね備えたＢｉＣＭＯＳ
トランジスタに、本発明を具体化したものである。図１
に、本例に係る半導体装置であるＢｉＣＭＯＳトランジ
スタの構造を示す。特に本例は、本発明を、ＢｉＣＭＯ
Ｓ−ＳＲＡＭに適用したもので、メモリセル部がＴＦＴ
（薄膜トランジスタ）２５からなるものである。図１
は、そのバイポーラトランジスタ部Ｔと、ＴＦＴ型メモ
リセル部Ｍの断面を示す。この構造は、従来は、メモリ
セルの層間膜厚増加を避けるためにエミッタコンタクト
形成後にベース電極を形成するプロセスをとって、前記
した段差発生は、工程増、もしくはサイズ拡大なくして
は困難だったものである。Embodiment 1 This example is a BiCMOS having both high integration of CMOS, low power consumption, and high speed of a bipolar transistor.
The present invention is embodied in a transistor. FIG.
The structure of a BiCMOS transistor which is a semiconductor device according to this example is shown in FIG. In particular, this example describes the present invention as BiCMO.
It is applied to S-SRAM and the memory cell part is TFT.
(Thin film transistor) 25. FIG.
Shows a cross section of the bipolar transistor portion T and the TFT type memory cell portion M. In this structure, conventionally, in order to avoid an increase in the interlayer film thickness of the memory cell, the base electrode is formed after the emitter contact is formed, and it is difficult to generate the above step without increasing the number of steps or increasing the size. It is a thing.
【００１７】これに対し本例の半導体装置は、図１に示
すとおり、半導体基板１上にベース電極１８とこのベー
ス電極１８上に形成されたベースオフセット絶縁膜１
３′を有するベース部と、エミッタ電極２０を有するエ
ミッタ部と、コレクタ部とを備えたバイポーラトランジ
スタ（図示のバイポーラトランジスタ部Ｔ）を有すると
ともに、コレクタ部またはその近傍に、ベース電極とベ
ースオフセット絶縁膜とエミッタ電極の各膜の膜厚の総
和にほぼ等しい膜厚のパターン１９ａ，１９ｂ，２１を
形成したものである。このようなパターン１９ａ，１９
ｂ，２１の存在により、これが段差緩和用のパターンＰ
となり、図に符号Ｄで示す部分において、従来問題であ
ったローカル段差が解消された。本例にあっては、パタ
ーン１９ａ，１９ｂ，２１は、ベース電極１８を形成す
る材料と同材料から成る層（パターン１９ａ）と、ベー
スオフセット絶縁膜１３′を形成する材料と同材料から
成る層（パターン１９ｂ）と、エミッタ電極２０を形成
する材料と同材料から成る層（パターン２１）との積層
構造により構成し、よってプロセス的には、次に図２な
いし図１１を参照して詳しく説明するように、ベース電
極形成用層１２をパターニングしてベース電極１８を形
成するとき同時にコレクタ部またはその近傍にベース電
極形成用層を残してパターン１９ａを形成し、ベースオ
フセット絶縁膜形成用層１３をパターニングしてベース
オフセット絶縁膜１３′を形成するとき同時にコレクタ
部またはその近傍にベースオフセット絶縁膜形成用層を
残してパターン１９ｂを形成し（本例ではこのパターン
１９ａとパターン１９ｂとは同時パターニングして形成
する。図５ないし図８参照）、エミッタ電極形成用層を
パターニングしてエミッタ電極２０を形成するとき同時
にコレクタ部またはその近傍にエミッタ電極形成用層を
残すことによってパターン２１を形成することによっ
て、工程数の増加なく、このようなコレクタ部またはそ
の近傍にベース電極１８とベースオフセット絶縁膜１
３′とエミッタ電極２０の各膜厚の総和の膜厚にほぼ等
しい膜厚のパターンを形成することを可能とした。On the other hand, in the semiconductor device of this example, as shown in FIG. 1, the base electrode 18 on the semiconductor substrate 1 and the base offset insulating film 1 formed on the base electrode 18 are provided.
A bipolar transistor (a bipolar transistor portion T shown in the figure) having a base portion having 3 ', an emitter portion having an emitter electrode 20, and a collector portion is provided, and the base electrode and the base offset insulation are provided at or near the collector portion. Patterns 19a, 19b, and 21 having a film thickness approximately equal to the total film thickness of the film and each film of the emitter electrode are formed. Such patterns 19a, 19
Due to the existence of b and 21, this is the pattern P for reducing the step.
Thus, in the portion indicated by reference numeral D in the figure, the local step difference which has been a problem in the past is eliminated. In this example, the patterns 19a, 19b and 21 are composed of a layer made of the same material as the base electrode 18 (pattern 19a) and a layer made of the same material as the base offset insulating film 13 '. (Pattern 19b) and a layer (pattern 21) made of the same material as the material for forming the emitter electrode 20 are stacked, so that the process will be described in detail with reference to FIGS. 2 to 11. As described above, when the base electrode forming layer 12 is patterned to form the base electrode 18, at the same time, the pattern 19a is formed while leaving the base electrode forming layer in or near the collector portion, and the base offset insulating film forming layer 13 is formed. For forming a base offset insulating film 13 'at the same time as forming the base offset insulating film 13' by patterning To form a pattern 19b (in this example, the pattern 19a and the pattern 19b are formed by simultaneous patterning. See FIGS. 5 to 8), and the emitter electrode forming layer is patterned to form the emitter electrode 20. At the same time, the pattern 21 is formed by leaving the emitter electrode forming layer in the collector portion or in the vicinity thereof, so that the base electrode 18 and the base offset insulating film 1 are formed in the collector portion or in the vicinity thereof without increasing the number of steps.
It is possible to form a pattern having a film thickness substantially equal to the total film thickness of 3'and the emitter electrode 20.
【００１８】すなわち本例の構造においては、図１に示
すように、バイポーラトランジスタ部Ｔのコレクタ電極
と、Ｐ型アイソレーション６ａ，６ｂとの間の素子分離
層の上部にベース電極、ベースオフセット絶縁膜及びエ
ミッタ電極と同一レイヤを用いて、工程数の増加なく、
かつ、バイポーラトランジスタサイズを拡大することな
く、図１のようにダミーのパターン１９ａ，１９ｂ，２
１を形成し、ベース、エミッタ電極とコレクタ電極のロ
ーカル段差を緩和する。これにより、バイポーラトラン
ジスタの各電極コンタクト及び各電極配線の露光、フォ
ーカスマージン、及びエッチングマージンを拡大する。
次に本発明の製造工程を、図２ないし図１１を参照して
詳しく説明する。各図は、バイポーラトランジスタ部Ｔ
（ここではＮＰＮトランジスタ部）と、ＴＦＴ型メモリ
セル部Ｍの断面を示すものである。That is, in the structure of this example, as shown in FIG. 1, a base electrode and a base offset insulation are provided on the element isolation layer between the collector electrode of the bipolar transistor section T and the P-type isolations 6a and 6b. Using the same layer as the film and emitter electrode, without increasing the number of steps
Moreover, as shown in FIG. 1, the dummy patterns 19a, 19b, 2 are formed without enlarging the bipolar transistor size.
1 is formed to alleviate the local step difference between the base electrode, the emitter electrode and the collector electrode. As a result, the exposure, focus margin, and etching margin of each electrode contact and each electrode wiring of the bipolar transistor are expanded.
Next, the manufacturing process of the present invention will be described in detail with reference to FIGS. Each figure shows bipolar transistor section T
(Here, an NPN transistor section) and a cross section of the TFT type memory cell section M are shown.
【００１９】本例では、まず、従来技術と同様に、半導
体基板１としてここではＰ型シリコン基板を用意して、
バイポーラトランジスタ形成部にたとえばＳｂ拡散によ
り、Ｎ+ 埋め込み層２を形成し、Ｎエピタキシャル層３
をたとえば１μｍ成長させる（図２）。In this example, first of all, a P-type silicon substrate is prepared as the semiconductor substrate 1 as in the prior art,
The N + buried layer 2 is formed in the bipolar transistor formation portion by, for example, Sb diffusion, and the N epitaxial layer 3 is formed.
Are grown, for example, by 1 μm (FIG. 2).
【００２０】次いで、素子分離領域４をたとえばＬＯＣ
ＯＳ（４００ｎｍ酸化）により形成し、ＮＰＮバイポー
ラトランジスタ形成部に、Ｎ+ プラグ領域５ａ，５ｂを
たとえばＰ+ のイオン注入により形成し、Ｐ型アイソレ
ーション領域６ａ，６ｂを形成し、ＴＦＴ型メモリセル
部Ｍに、Ｐ−ウェル領域７、及びソース・ドレイン領域
８ａ，８ｂを、たとえばＢ+ イオン注入により形成し、
ゲート電極９をたとえばシリサイド／ポリシリコン構造
（いわゆるポリサイド構造）特にＷＳｉ／ポリＳｉ構造
により形成する。これにより、図３の構造とする。Next, the element isolation region 4 is formed, for example, in LOC.
The TFT memory cell is formed by OS (400 nm oxidation), N + plug regions 5a and 5b are formed in the NPN bipolar transistor formation portion by, for example, P + ion implantation, and P type isolation regions 6a and 6b are formed. In the portion M, the P-well region 7 and the source / drain regions 8a and 8b are formed by, for example, B + ion implantation,
The gate electrode 9 is formed of, for example, a silicide / polysilicon structure (so-called polycide structure), particularly a WSi / polySi structure. Thus, the structure shown in FIG. 3 is obtained.
【００２１】次に、層間絶縁膜１０を、たとえば二酸化
シリコンを１５０ｎｍ堆積することによって形成し、フ
ォトリソグラフィー工程によるレジストパターンの形成
及びエッチングによりこの層間絶縁膜１０をパターニン
グして、図４に示すように、ベースコンタクト１１を開
口する。Next, the interlayer insulating film 10 is formed by depositing, for example, silicon dioxide to a thickness of 150 nm, and the interlayer insulating film 10 is patterned by forming and etching a resist pattern by a photolithography process, as shown in FIG. Then, the base contact 11 is opened.
【００２２】次に、図５のように、ベース電極形成用半
導体層１２を、たとえばポリシリコン（１５０ｎｍ）を
堆積し、たとえば高濃度のＢ+ 全面イオン注入（３０ｋ
ｅＶ、５Ｅ１５）を行ってこれをＰ型にドーピングする
ことにより形成する。さらに、ベースオフセット絶縁膜
形成用層１３を、たとえば二酸化シリコン（３００ｎ
ｍ）を堆積することによって形成する。以上で、図５の
構造を得る。Next, as shown in FIG. 5, for example, polysilicon (150 nm) is deposited on the base electrode forming semiconductor layer 12 and, for example, high concentration B + whole surface ion implantation (30 k) is performed.
eV, 5E15) and doping this to P-type. Further, the base offset insulating film forming layer 13 is formed of, for example, silicon dioxide (300 n
m) is deposited. With the above, the structure of FIG. 5 is obtained.
【００２３】次に図６に示すように、ＮＰＮバイポーラ
トランジスタ形成部Ｔに、エミッタコンタクト１４を、
たとえばコンタクト幅０．８μｍとなるようにフォトリ
ソグラフィー工程によるレジストパターンの形成及びエ
ッチングにより上記ベースオフセット絶縁膜形成用層１
３をパターニングすることにより開口して形成し、この
開口（エミッタコンタクト１４）を通してイオン注入に
より、高濃度コレクタ領域１５と、リンクベース及び真
性ベース領域１６を形成する。高濃度コレクタ領域１５
は、たとえばＰ+ のイオン注入（５００ｋｅＶ、１Ｅ１
２）を行うことにより形成し、リンクベース及び真性ベ
ース領域１６は、たとえばＢＦ2 + のイオン注入（５０
ｋｅＶ、３Ｅ１３）を行うことにより形成する。Next, as shown in FIG. 6, the emitter contact 14 is formed in the NPN bipolar transistor forming portion T.
For example, the base offset insulating film forming layer 1 is formed by forming and etching a resist pattern by a photolithography process so that the contact width becomes 0.8 μm.
3 is patterned to form an opening, and a high concentration collector region 15 and a link base and an intrinsic base region 16 are formed by ion implantation through the opening (emitter contact 14). High concentration collector region 15
Is, for example, P + ion implantation (500 keV, 1E1
2), the link base and the intrinsic base region 16 are formed by, for example, BF 2 + ion implantation (50).
keV, 3E13).
【００２４】次に図７に示すように、ＮＰＮバイポーラ
トランジスタ形成部Ｔにおいて、エミッタ電極／ベース
電極分離絶縁用サイドウォール１７を形成する。このサ
イドウォールは、たとえば、二酸化シリコン５００ｎｍ
の堆積及び全面エッチングバックにより形成する。Next, as shown in FIG. 7, in the NPN bipolar transistor forming portion T, the emitter electrode / base electrode separation insulating side wall 17 is formed. This side wall is, for example, 500 nm of silicon dioxide.
Is formed and the entire surface is etched back.
【００２５】次に、図８に示すように、ＮＰＮバイポー
ラトランジスタ形成部Ｔにおいて、上記ベース電極形成
用半導体層１２とベースオフセット絶縁膜形成用層１３
を、同時にパターニングして、ベース電極１８とベース
オフセット絶縁膜１３′を形成すると同時に、コレクタ
の形成部の近傍にもベース電極形成用半導体層１２とベ
ースオフセット絶縁膜形成用層１３を残して、段差解消
用のパターン１９ａ，１９ｂ（平坦化用ダミーパター
ン）を形成する。パターニングは、通常のフォトリソグ
ラフィー工程によるレジストパターンの形成及びエッチ
ングによって実施した。Next, as shown in FIG. 8, in the NPN bipolar transistor forming portion T, the base electrode forming semiconductor layer 12 and the base offset insulating film forming layer 13 are formed.
Are simultaneously patterned to form the base electrode 18 and the base offset insulating film 13 ', and at the same time, the base electrode forming semiconductor layer 12 and the base offset insulating film forming layer 13 are left in the vicinity of the collector formation portion. Patterns 19a and 19b (flattening dummy patterns) for eliminating steps are formed. The patterning was performed by forming a resist pattern by a normal photolithography process and etching.
【００２６】次に全面に配線形成材料を成膜し、これを
同時パターニングして、ＮＰＮバイポーラトランジスタ
形成部Ｔにおいて、エミッタ電極２０、平坦化用ダミー
パターン２１を形成し、ＴＦＴ型メモリセル部Ｍにおい
て、メモリセルの電源供給配線２２、及びビットコンタ
クトの引出し電極２３を形成する。配線形成材料として
は、たとえば、ポリサイド構造特にＷＳｉ／ｎ型ポリＳ
ｉ構造を形成する材料を用いて、これを同時にパターニ
ングするようにする。パターニングは、通常のフォトリ
ソグラフィー工程によるレジストパターンの形成及びエ
ッチングによって実施した。以上で、図９の構造を得
る。この図９の構造では、エミッタ電極形成用層をパタ
ーニングしてエミッタ電極２０を形成するとき同時にコ
レクタ部近傍にエミッタ電極形成用層を残すことによっ
て、平坦化用パターン２１が形成されて、ここでコレク
タ部近傍に、ベース電極１８とベースオフセット絶縁膜
１３′とエミッタ電極２０の各膜厚の総和の膜厚にほぼ
等しい膜厚のパターン（パターン１９ａ，１９ｂ、パタ
ーン２１からなる）が形成されたことになる。Next, a wiring forming material is formed on the entire surface and is simultaneously patterned to form the emitter electrode 20 and the planarizing dummy pattern 21 in the NPN bipolar transistor forming portion T, and the TFT type memory cell portion M. In, the power supply wiring 22 of the memory cell and the extraction electrode 23 of the bit contact are formed. As the wiring forming material, for example, a polycide structure, particularly WSi / n type poly S is used.
The material forming the i-structure is used so that it is patterned at the same time. The patterning was performed by forming a resist pattern by a normal photolithography process and etching. As described above, the structure of FIG. 9 is obtained. In the structure of FIG. 9, when the emitter electrode forming layer is patterned to form the emitter electrode 20, at the same time, the emitter electrode forming layer is left in the vicinity of the collector portion to form the flattening pattern 21. A pattern (consisting of patterns 19a, 19b, and 21) having a film thickness substantially equal to the total film thickness of the base electrode 18, the base offset insulating film 13 ', and the emitter electrode 20 was formed near the collector portion. It will be.
【００２７】次に全面に層間絶縁膜２４を形成して、平
坦化を行う。たとえばＢＰＳＧ（３００ｎｍ）堆積後、
フロー（９００°Ｃ、数十分）することにより平坦化を
行う。次いでＴＦＴ型メモリセル部ＭにＴＦＴ２５を形
成し、全面について、層間絶縁膜２６を、たとえばＢＰ
ＳＧ（３００ｎｍ）堆積後、フロー（９００°Ｃ、数十
分）することにより平坦化を行い、ここでグラフトベー
ス領域２７及びエミッタ領域２８を、ポリシリコンから
の拡散により形成する。以上で、図１０の構造を得る。
図中、符号１６′で、真性ベースを示す。Next, an interlayer insulating film 24 is formed on the entire surface and flattened. For example, after depositing BPSG (300 nm),
Flattening is performed by flow (900 ° C., several tens of minutes). Next, the TFT 25 is formed in the TFT type memory cell portion M, and the interlayer insulating film 26 is formed on the entire surface, for example, BP
After SG (300 nm) deposition, flow (900 ° C., several tens of minutes) is performed for planarization, where the graft base region 27 and the emitter region 28 are formed by diffusion from polysilicon. With the above, the structure of FIG. 10 is obtained.
In the figure, reference numeral 16 'indicates an intrinsic base.
【００２８】次に、電極配線用コンタクト２９，３０
を、フォトリソグラフィー工程によるレジストパターン
の形成及びエッチングによって開口して形成し、たとえ
ばブランケットタングステンプラグを形成することによ
り、ベースコンタクト、エミッタコンタクト、コレクタ
コンタクト２９、及びビットコンタクト３０を形成す
る。さらにベース電極配線３１、エミッタ電極配線３
２、コレクタ電極配線３３、メモリビット線３４を、た
とえばアルミニウムのパターニングにより形成する。こ
こで、コンタクト形成、配線の形成は、パターン１９
ａ，１９ｂ、パターン２１によって段差が緩和された構
造においてなされ、これらの加工における露光、フォー
カスマージンが拡大され、またエッチングマージンが拡
大された状況で、その加工形成ができる。以上で、図１
１の構造とした。Next, the electrode wiring contacts 29, 30
Are opened by forming a resist pattern by a photolithography process and etching, and a blanket tungsten plug, for example, is formed to form a base contact, an emitter contact, a collector contact 29, and a bit contact 30. Further, the base electrode wiring 31 and the emitter electrode wiring 3
2. The collector electrode wiring 33 and the memory bit line 34 are formed by patterning aluminum, for example. Here, contact formation and wiring formation are performed using the pattern 19
The structure can be formed in a structure in which the steps are relaxed by a, 19b and the pattern 21 and the exposure and focus margins in these processes are expanded and the etching margin is expanded. With the above, FIG.
The structure is 1.
【００２９】本例により、ＢｉＣＭＯＳデバイスの形成
において、ベース、エミッタ電極とコレクタ電極のロー
カル段差を緩和するためのダミーパターンを形成するこ
とにより、図１に示したような、段差のない構造が得ら
れた。これによってプロセス上も、バイポーラトランジ
スタの各電極コンタクト及び各電極配線の露光、フォー
カスマージンの拡大、及びエッチングマージンを拡大す
ることができた。According to this example, in the formation of the BiCMOS device, a dummy pattern for relaxing the local step difference between the base electrode, the emitter electrode and the collector electrode is formed to obtain the stepless structure as shown in FIG. Was given. As a result, also in the process, the exposure of each electrode contact and each electrode wiring of the bipolar transistor, the expansion of the focus margin, and the expansion of the etching margin were able to be expanded.
【００３０】上記の段差緩和用のパターン（パターン１
９ａ，１９ｂ，２１）の形成には、工程数の増加はな
く、かつ、バイポーラトランジスタのサイズの拡大を必
要としない。The pattern for reducing the above step (Pattern 1
9a, 19b, 21) does not increase the number of steps and does not require an increase in the size of the bipolar transistor.
【００３１】上述したとおり、本例では、ＢｉＣＭＯＳ
トランジスタＳＲＡＭの場合についても、ＣＭＯＳ−Ｓ
ＲＡＭの形成の場合に比してメモリセルの層間膜厚増加
を避けるためにエミッタコンタクト形成後にベース電極
を形成するプロセスにおいて、ベース電極、ベースオフ
セット絶縁膜及びエミッタ電極膜厚分によって生じるベ
ース、エミッタ電極とコレクタ電極のローカル段差を緩
和するためのダミーパターンを、工程数の増加なく、か
つ、バイポーラトランジスタサイズの拡大なく形成する
ことができた。これによりバイポーラトランジスタの各
電極コンタクト及び各電極配線の露光、フォーカスマー
ジンの拡大、及びエッチングマージンを拡大することが
できた。As described above, in this example, BiCMOS is used.
Also in the case of transistor SRAM, CMOS-S
In the process of forming the base electrode after forming the emitter contact in order to avoid an increase in the interlayer film thickness of the memory cell as compared with the case of forming the RAM, the base and the emitter caused by the base electrode, the base offset insulating film, and the emitter electrode film thickness A dummy pattern for alleviating the local step difference between the electrode and the collector electrode could be formed without increasing the number of steps and without increasing the size of the bipolar transistor. As a result, the exposure of each electrode contact and each electrode wiring of the bipolar transistor, the expansion of the focus margin, and the etching margin could be expanded.
【００３２】[0032]
【発明の効果】上述のとおり、本発明によれば、バイポ
ーラトランジスタを備える半導体装置について、特にＢ
ｉＣＭＯＳトランジスタについて、さらにはＢｉＣＭＯ
Ｓ−ＳＲＡＭ構造の半導体装置について、従来技術の問
題点を解決して、半導体装置の局所的な段差を解消し
て、段差に伴う問題を解決することができた。As described above, according to the present invention, a semiconductor device including a bipolar transistor, particularly B
About iCMOS transistors, and BiCMO
With respect to the semiconductor device having the S-SRAM structure, it was possible to solve the problems of the conventional technique, eliminate the local step difference of the semiconductor device, and solve the problem associated with the step difference.
【図１】 本発明の実施の形態例１に係る半導体装置
を、断面図で示すものである。FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の実施の形態例１の工程を、断面図で
順に示すものである（１）。FIG. 2 is a sectional view showing the steps of the first embodiment of the present invention in order (1).
【図３】 本発明の実施の形態例１の工程を、断面図で
順に示すものである（２）。FIG. 3 is a sectional view sequentially showing the steps of the first embodiment of the present invention (2).
【図４】 本発明の実施の形態例１の工程を、断面図で
順に示すものである（３）。FIG. 4 is a sectional view sequentially showing steps of the first embodiment of the present invention (3).
【図５】 本発明の実施の形態例１の工程を、断面図で
順に示すものである（４）。FIG. 5 is a sectional view sequentially showing steps of the first embodiment of the present invention (4).
【図６】 本発明の実施の形態例１の工程を、断面図で
順に示すものである（５）。FIG. 6 is a sectional view showing the steps of the first embodiment of the present invention in order (5).
【図７】 本発明の実施の形態例１の工程を、断面図で
順に示すものである（６）。FIG. 7 is a sectional view sequentially showing steps of the first embodiment of the present invention (6).
【図８】 本発明の実施の形態例１の工程を、断面図で
順に示すものである（７）。FIG. 8 is a sectional view sequentially showing steps of the first embodiment of the present invention (7).
【図９】 本発明の実施の形態例１の工程を、断面図で
順に示すものである（８）。FIG. 9 is a sectional view sequentially showing the step of the first embodiment of the present invention (8).
【図１０】 本発明の実施の形態例１の工程を、断面図
で順に示すものである（９）。FIG. 10 is a sectional view sequentially showing the step of the first embodiment of the present invention (9).
【図１１】 本発明の実施の形態例１の工程を、断面図
で順に示すものである（１０）。FIG. 11 is a sectional view sequentially showing steps of the first embodiment of the present invention (10).
【図１２】 従来技術の問題点を示す図であり、従来の
ＢｉＣＭＯＳトランジスタ構造を断面図で示すものであ
る。FIG. 12 is a diagram showing a problem of the conventional technique, and is a sectional view showing a conventional BiCMOS transistor structure.
１・・・半導体基板、２・・・埋め込み層、３・・・エ
ピタキシャル層、４・・・素子分離領域、５ａ，５ｂ・
・・Ｎ+ プラグ領域、６・・・Ｐ型アイソレーション領
域、７・・・Ｐ−ウェル領域、８・・・ソース・ドレイ
ン領域、９・・・ゲート電極、１０・・・層間絶縁膜、
１１・・・ベースコンタクト、１２・・・ベース電極形
成用半導体層、１３・・・ベースオフセット絶縁膜形成
用層、１３′・・・ベースオフセット絶縁膜、１４・・
・エミッタコンタクト、１５・・・高濃度コレクタ領
域、１６・・・真性ベース形成領域、１６′・・・真性
ベース、１７・・・エミッタ電極／ベース電極分離絶縁
用サイドウォール、１８・・・ベース電極、１９ａ・・
・パターン（ベースオフセット絶縁膜形成用層で形成さ
れた平坦化用パターン）、１９ｂ・・・パターン（ベー
ス電極形成用半導体層で形成された平坦化用パター
ン）、２０・・・エミッタ電極、２１・・・エミッタ電
極形成用層から形成された平坦化用パターン、２２・・
・メモリセルの電源供給配線、２３・・・ビットコンタ
クトの引出し電極、２４・・・層間絶縁膜、２５・・・
ＴＦＴ（薄膜トランジスタ）、２６・・・層間絶縁膜、
２７・・・グラフトベース領域、２８・・・エミッタ領
域、２９・・・電極配線用コンタクト（ビットコンタク
ト）、３０・・・電極配線用コンタクト（ベース、エミ
ッタ、コレクタ用コンタクト）、３１・・・ベース電極
配線、３２・・・エミッタ電極配線、３３・・・コレク
タ電極配線、３４・・・メモリビット線。1 ... Semiconductor substrate, 2 ... Buried layer, 3 ... Epitaxial layer, 4 ... Element isolation region, 5a, 5b.
..N.sup. + Plug region, 6 ... P type isolation region, 7 ... P-well region, 8 ... source / drain region, 9 ... gate electrode, 10 ... interlayer insulating film,
11 ... Base contact, 12 ... Base electrode forming semiconductor layer, 13 ... Base offset insulating film forming layer, 13 '... Base offset insulating film, 14 ...
-Emitter contact, 15 ... High-concentration collector region, 16 ... Intrinsic base forming region, 16 '... Intrinsic base, 17 ... Emitter electrode / base electrode separation insulating side wall, 18 ... Base Electrode, 19a ...
Pattern (planarization pattern formed by base offset insulating film forming layer), 19b ... pattern (planarization pattern formed by base electrode forming semiconductor layer), 20 ... emitter electrode, 21 ... A planarization pattern formed from the emitter electrode forming layer, 22 ...
・ Power supply wiring of memory cell, 23 ... Extraction electrode of bit contact, 24 ... Interlayer insulating film, 25 ...
TFT (thin film transistor), 26 ... Interlayer insulating film,
27 ... Graft base region, 28 ... Emitter region, 29 ... Electrode wiring contact (bit contact), 30 ... Electrode wiring contact (base, emitter, collector contact), 31 ... Base electrode wiring, 32 ... Emitter electrode wiring, 33 ... Collector electrode wiring, 34 ... Memory bit line.
Claims (5)
極上に形成されたベースオフセット絶縁膜を有するベー
ス部と、エミッタ電極を有するエミッタ部と、コレクタ
部とを備えたバイポーラトランジスタを少なくとも有す
る半導体装置において、 コレクタ部またはその近傍に、ベース電極とベースオフ
セット絶縁膜とエミッタ電極の各膜の膜厚の総和にほぼ
等しい膜厚のパターンを形成したことを特徴とする半導
体装置。1. A semiconductor having at least a bipolar transistor having a base electrode, a base portion having a base offset insulating film formed on the base electrode, an emitter portion having an emitter electrode, and a collector portion on a semiconductor substrate. The semiconductor device is characterized in that a pattern having a film thickness approximately equal to the total film thickness of the base electrode, the base offset insulating film, and the emitter electrode is formed at or near the collector portion.
料と同材料から成る層と、ベースオフセット絶縁膜を形
成する材料と同材料から成る層と、エミッタ電極を形成
する材料と同材料から成る層との積層構造により構成さ
れていることを特徴とする請求項１に記載の半導体装
置。2. The pattern comprises a layer made of the same material as a base electrode, a layer made of the same material as a base offset insulating film, and a material made of an emitter electrode. The semiconductor device according to claim 1, wherein the semiconductor device has a layered structure including layers.
半導体基板と同一の半導体基板上にさらにＭＯＳトラン
ジスタが形成されていることを特徴とする請求項１に記
載の半導体装置。3. The semiconductor device according to claim 1, wherein a MOS transistor is further formed on the same semiconductor substrate on which the bipolar transistor is formed.
部分には、メモリを構成する薄膜トランジスタが形成さ
れていることを特徴とする請求項１に記載の半導体装
置。4. The semiconductor device according to claim 1, wherein a thin film transistor forming a memory is formed in a portion where the MOS transistor is formed.
極上に形成されたベースオフセット絶縁膜を有するベー
ス部と、エミッタ電極を有するエミッタ部と、コレクタ
部とを備えたバイポーラトランジスタを少なくとも有す
る半導体装置の製造方法において、 ベース電極形成用層をパターニングしてベース電極を形
成するとき同時にコレクタ部またはその近傍にベース電
極形成用層を残し、 ベースオフセット絶縁膜形成用層をパターニングしてベ
ースオフセット絶縁膜を形成するとき同時にコレクタ部
またはその近傍にベースオフセット絶縁膜形成用層を残
し、 エミッタ電極形成用層をパターニングしてエミッタ電極
を形成するとき同時にコレクタ部またはその近傍にエミ
ッタ電極形成用層を残すことによって、 コレクタ部またはその近傍に、ベース電極とベースオフ
セット絶縁膜とエミッタ電極な各膜厚の総和の膜厚にほ
ぼ等しい膜厚のパターンを形成することを特徴とする半
導体装置の製造方法。5. A semiconductor including at least a bipolar transistor having a base electrode on a semiconductor substrate, a base portion having a base offset insulating film formed on the base electrode, an emitter portion having an emitter electrode, and a collector portion. In the device manufacturing method, when the base electrode forming layer is patterned to form the base electrode, at the same time, the base electrode forming layer is left in or near the collector portion, and the base offset insulating film forming layer is patterned to form the base offset insulating film. When the film is formed, at the same time, the base offset insulating film forming layer is left in the collector part or its vicinity, and when the emitter electrode forming layer is patterned to form the emitter electrode, the emitter electrode forming layer is formed in the collector part or its vicinity at the same time. By leaving, the collector part or its vicinity In the method of manufacturing a semiconductor device, a pattern having a film thickness substantially equal to a total film thickness of the base electrode, the base offset insulating film, and the emitter electrode is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002096A JPH09232456A (en) | 1996-02-27 | 1996-02-27 | Semiconductor device, and manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002096A JPH09232456A (en) | 1996-02-27 | 1996-02-27 | Semiconductor device, and manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232456A true JPH09232456A (en) | 1997-09-05 |
Family
ID=12569231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4002096A Pending JPH09232456A (en) | 1996-02-27 | 1996-02-27 | Semiconductor device, and manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232456A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225179B1 (en) | 1998-03-02 | 2001-05-01 | Nec Corporation | Semiconductor integrated bi-MOS circuit having isolating regions different in thickness between bipolar area and MOS area and process of fabrication thereof |
-
1996
- 1996-02-27 JP JP4002096A patent/JPH09232456A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225179B1 (en) | 1998-03-02 | 2001-05-01 | Nec Corporation | Semiconductor integrated bi-MOS circuit having isolating regions different in thickness between bipolar area and MOS area and process of fabrication thereof |
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