JPH09232417A - 厚さが均一な再充填層を有する半導体デバイス - Google Patents
厚さが均一な再充填層を有する半導体デバイスInfo
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【課題】 半導体デバイスにおける再充填層の厚さの不
均一が小さなデバイスとその作成法を提供する。 【解決手段】 半導体デバイスにおいて、化学的機械的
研磨（ＣＭＰ）のような研磨の後、さらに均一な厚さを
有する平坦化された再充填層が得られる。フィールド酸
化物により通常は占められる基板部分の活性領域の間
に、見かけの活性領域が挿入される。それは、これらの
領域のＣＭＰの期間中に起こる「皿型凹部」を小さくす
るためである。これらの見かけの活性領域は大きなブロ
ックの形状であることができる、または部分的にまたは
完全にリング状の構造体であることができる、または複
数個の柱状体の形状であることができる。
均一が小さなデバイスとその作成法を提供する。 【解決手段】 半導体デバイスにおいて、化学的機械的
研磨（ＣＭＰ）のような研磨の後、さらに均一な厚さを
有する平坦化された再充填層が得られる。フィールド酸
化物により通常は占められる基板部分の活性領域の間
に、見かけの活性領域が挿入される。それは、これらの
領域のＣＭＰの期間中に起こる「皿型凹部」を小さくす
るためである。これらの見かけの活性領域は大きなブロ
ックの形状であることができる、または部分的にまたは
完全にリング状の構造体であることができる、または複
数個の柱状体の形状であることができる。
Description
【０００１】
【発明の属する技術分野】化学的機械的研磨（Ｃｈｅｍ
ｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎ
ｇ、ＣＭＰ）は、半導体基板の活性領域の間に成長され
たまたは沈着された、分離用部材層を平坦化する近代的
な１つの技術である。「活性領域」という用語は、通
常、トランジスタ、コンデンサおよび抵抗器のような部
品が作成される半導体基板部分を指すものとして用いら
れる。当業者にはよく知られているように、基板の上の
活性領域の間で起こる導電または漏話を防止するため
に、活性領域の間に、電気的に絶縁体である部材が配置
される。この絶縁体部材は、下記においては再充填部材
と呼ばれる。再充填部材のためのスペースを作成するた
めの１つの通常の方法は、当業者には周知の方法に従っ
て、シリコン基板の中にエッチングでトレンチを作成す
る方法である。トレンチが作成された後、このスペース
が分離用部材で充填される（再充填される）。通常用い
られる再充填部材は二酸化シリコンである。
ｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎ
ｇ、ＣＭＰ）は、半導体基板の活性領域の間に成長され
たまたは沈着された、分離用部材層を平坦化する近代的
な１つの技術である。「活性領域」という用語は、通
常、トランジスタ、コンデンサおよび抵抗器のような部
品が作成される半導体基板部分を指すものとして用いら
れる。当業者にはよく知られているように、基板の上の
活性領域の間で起こる導電または漏話を防止するため
に、活性領域の間に、電気的に絶縁体である部材が配置
される。この絶縁体部材は、下記においては再充填部材
と呼ばれる。再充填部材のためのスペースを作成するた
めの１つの通常の方法は、当業者には周知の方法に従っ
て、シリコン基板の中にエッチングでトレンチを作成す
る方法である。トレンチが作成された後、このスペース
が分離用部材で充填される（再充填される）。通常用い
られる再充填部材は二酸化シリコンである。
【０００２】
【発明が解決しようとする課題】再充填層の頂部表面は
平坦ではない。それは、活性領域および基板の一定部分
が存在することと基板の他の部分にはこのようなものが
存在しないことのために、基板の表面の形状が異なって
しまうためである。このことは、図１（Ａ）に明確に示
されている。図１（Ａ）は製造途中の半導体デバイス１
００の図である。図示された半導体デバイス１００は、
再充填層が沈着された製造工程に到達した段階の図であ
る。図１（Ａ）に示されているように、基板１０２はシ
リコンの活性領域１０４を有し、そしてこれらの活性領
域１０４は基板１０２の上のトレンチ１１２により分離
されている。活性領域Ａ、活性領域Ｂ、活性領域Ｃの間
に存在するトレンチは、活性領域Ｃと活性領域Ｄの間に
存在するトレンチよりも非常に狭い。それぞれの活性領
域の上には分離層１０６が存在する。これらの分離層１
０６は、典型的には、二酸化シリコンのパッド酸化物で
ある。ここで「分離層」という用語は、電気的分離およ
び／または物理的分離を行う層を指すものとして用いら
れる。パッド酸化物１０６の上に分離層１０８が配置さ
れる。分離層１０８は、典型的には、窒化シリコンであ
る。トレンチがいったん作成されると、トレンチの間の
領域が二酸化シリコンのような再充填層１１０で満たさ
れる。図１（Ａ）に明確に示されているように、この再
充填層は平坦な形状を有していなく、活性領域Ａ、Ｂ、
ＣおよびＤの上では大きく盛り上がっている。活性領域
Ｃと活性領域Ｄとの間のように活性領域が存在していな
い領域では、沈着層は比較的平坦である。
平坦ではない。それは、活性領域および基板の一定部分
が存在することと基板の他の部分にはこのようなものが
存在しないことのために、基板の表面の形状が異なって
しまうためである。このことは、図１（Ａ）に明確に示
されている。図１（Ａ）は製造途中の半導体デバイス１
００の図である。図示された半導体デバイス１００は、
再充填層が沈着された製造工程に到達した段階の図であ
る。図１（Ａ）に示されているように、基板１０２はシ
リコンの活性領域１０４を有し、そしてこれらの活性領
域１０４は基板１０２の上のトレンチ１１２により分離
されている。活性領域Ａ、活性領域Ｂ、活性領域Ｃの間
に存在するトレンチは、活性領域Ｃと活性領域Ｄの間に
存在するトレンチよりも非常に狭い。それぞれの活性領
域の上には分離層１０６が存在する。これらの分離層１
０６は、典型的には、二酸化シリコンのパッド酸化物で
ある。ここで「分離層」という用語は、電気的分離およ
び／または物理的分離を行う層を指すものとして用いら
れる。パッド酸化物１０６の上に分離層１０８が配置さ
れる。分離層１０８は、典型的には、窒化シリコンであ
る。トレンチがいったん作成されると、トレンチの間の
領域が二酸化シリコンのような再充填層１１０で満たさ
れる。図１（Ａ）に明確に示されているように、この再
充填層は平坦な形状を有していなく、活性領域Ａ、Ｂ、
ＣおよびＤの上では大きく盛り上がっている。活性領域
Ｃと活性領域Ｄとの間のように活性領域が存在していな
い領域では、沈着層は比較的平坦である。
【０００３】当業者にはよく知られているように、半導
体デバイスにおいて後の工程で作成される層を平坦な表
面の上で作成を行うように、再充填層１１０の表面を平
坦化すなわち平面化することが好ましい。この平坦化を
実施するために、通常行われる１つの技術はＣＭＰであ
る。図１（Ｂ）は、ＣＭＰが行われた後のデバイス１０
０の様子を示した図である。層１１４は、ＣＭＰ工程に
より層１１０に平坦化が行われた後の層である。ＣＭＰ
工程は、研磨が窒化シリコン層１０８に到達した時に停
止される。したがってその場合には、再充填層１１４は
窒化シリコン層１０８の頂部の少し下にある。このこと
は、活性領域Ａと活性領域Ｂの間、および活性領域Ｂと
活性領域Ｃの間において、明らかに見ることができる。
けれども、活性領域Ｃと活性領域Ｄの間のように活性領
域の間の距離が大きい部分では、再充填層１１４は過剰
に研磨されて、大幅に凹んだ「皿型凹部」１１６ができ
る。この部分は平坦化されていない表面部分となる。さ
らに重大なことは、活性領域Ｄが過剰に研磨される、す
なわち、窒化シリコン層１０８および二酸化シリコン層
１０６が研磨により完全に除去され、そして活性領域シ
リコン１０４の一部分が研磨により除去されることであ
る。この過剰研磨は、デバイスの特性、信頼性および歩
留りを悪化させるであろう。活性領域Ｄに対するこの過
剰研磨は、活性領域Ａ、ＢおよびＣが占める範囲の領域
と活性領域Ｄだけが存在する範囲の領域との間で活性領
域が存在する面積密度が異なるために、加えられる圧力
が不均一になるために起こる。ここで「面積密度」とい
う用語は、再充填部材またはトレンチの占める領域以外
で、活性領域が占める基板上の面積の割合を示すのに用
いられる。
体デバイスにおいて後の工程で作成される層を平坦な表
面の上で作成を行うように、再充填層１１０の表面を平
坦化すなわち平面化することが好ましい。この平坦化を
実施するために、通常行われる１つの技術はＣＭＰであ
る。図１（Ｂ）は、ＣＭＰが行われた後のデバイス１０
０の様子を示した図である。層１１４は、ＣＭＰ工程に
より層１１０に平坦化が行われた後の層である。ＣＭＰ
工程は、研磨が窒化シリコン層１０８に到達した時に停
止される。したがってその場合には、再充填層１１４は
窒化シリコン層１０８の頂部の少し下にある。このこと
は、活性領域Ａと活性領域Ｂの間、および活性領域Ｂと
活性領域Ｃの間において、明らかに見ることができる。
けれども、活性領域Ｃと活性領域Ｄの間のように活性領
域の間の距離が大きい部分では、再充填層１１４は過剰
に研磨されて、大幅に凹んだ「皿型凹部」１１６ができ
る。この部分は平坦化されていない表面部分となる。さ
らに重大なことは、活性領域Ｄが過剰に研磨される、す
なわち、窒化シリコン層１０８および二酸化シリコン層
１０６が研磨により完全に除去され、そして活性領域シ
リコン１０４の一部分が研磨により除去されることであ
る。この過剰研磨は、デバイスの特性、信頼性および歩
留りを悪化させるであろう。活性領域Ｄに対するこの過
剰研磨は、活性領域Ａ、ＢおよびＣが占める範囲の領域
と活性領域Ｄだけが存在する範囲の領域との間で活性領
域が存在する面積密度が異なるために、加えられる圧力
が不均一になるために起こる。ここで「面積密度」とい
う用語は、再充填部材またはトレンチの占める領域以外
で、活性領域が占める基板上の面積の割合を示すのに用
いられる。
【０００４】図２は、窒化物が除去された後の活性領域
のＴＥＭ横断面図である。活性シリコン領域は、輪郭が
示された多結晶シリコン層により被覆される。この多結
晶シリコン層は、表面の上に沈着された層である。多結
晶シリコン層はさらに、窒化シリコン領域により被覆さ
れる。この窒化シリコン領域は、暗黒のラインとして示
されている。この図で明らかに分かることは、損傷が存
在することと、活性シリコン領域の中にまで溝が掘られ
ていることである。これとは異なって、図３の写真は同
様な領域に損傷が生じていないことを示している。活性
シリコンと輪郭が示された多結晶シリコン層との間の細
い白線として見えている、パッド酸化物の存在に注目さ
れたい。このことは、ＣＭＰの期間中、シリコンの露出
がないことを示している。
のＴＥＭ横断面図である。活性シリコン領域は、輪郭が
示された多結晶シリコン層により被覆される。この多結
晶シリコン層は、表面の上に沈着された層である。多結
晶シリコン層はさらに、窒化シリコン領域により被覆さ
れる。この窒化シリコン領域は、暗黒のラインとして示
されている。この図で明らかに分かることは、損傷が存
在することと、活性シリコン領域の中にまで溝が掘られ
ていることである。これとは異なって、図３の写真は同
様な領域に損傷が生じていないことを示している。活性
シリコンと輪郭が示された多結晶シリコン層との間の細
い白線として見えている、パッド酸化物の存在に注目さ
れたい。このことは、ＣＭＰの期間中、シリコンの露出
がないことを示している。
【０００５】したがって、このような過剰研磨が起こる
ことが少ないことに効果的でかつ低コストの方法を得る
ことが要請されている。
ことが少ないことに効果的でかつ低コストの方法を得る
ことが要請されている。
【０００６】
【課題を解決するための手段】本発明の目的を全体的に
いえば、平坦化の後の再充填層の厚さの非均一度を減少
させることである。
いえば、平坦化の後の再充填層の厚さの非均一度を減少
させることである。
【０００７】本発明のさらに別の目的は、ＣＭＰを行っ
た後の再充填層の厚さに関して、小さな非均一度を得る
ことである。
た後の再充填層の厚さに関して、小さな非均一度を得る
ことである。
【０００８】本発明のなおさらに別の目的は、ＣＭＰの
期間中、半導体デバイスの再充填層の過剰研磨を防止す
ることである。
期間中、半導体デバイスの再充填層の過剰研磨を防止す
ることである。
【０００９】本発明のさらに別の目的は、平坦化の後の
半導体デバイスの再充填領域の過剰研磨を防止すること
である。
半導体デバイスの再充填領域の過剰研磨を防止すること
である。
【００１０】これらおよびその他の目的、利点および特
徴は、本発明の１つの特徴に従い、第１分離層が基板の
上に作成されているＭＯＳ半導体デバイスの活性領域を
分離する方法により得られる。デバイスの活性領域にな
る基板の第１領域と、活性領域に隣接しかつ活性領域か
ら間隔距離を有して配置されたデバイスの見かけの活性
領域になる基板の第２領域と、が定められる。第１分離
層の上に、再充填層が沈着される。化学的機械的研磨
（ＣＭＰ）を用いて、第１分離層が露出するまで、この
再充填層が研磨される。
徴は、本発明の１つの特徴に従い、第１分離層が基板の
上に作成されているＭＯＳ半導体デバイスの活性領域を
分離する方法により得られる。デバイスの活性領域にな
る基板の第１領域と、活性領域に隣接しかつ活性領域か
ら間隔距離を有して配置されたデバイスの見かけの活性
領域になる基板の第２領域と、が定められる。第１分離
層の上に、再充填層が沈着される。化学的機械的研磨
（ＣＭＰ）を用いて、第１分離層が露出するまで、この
再充填層が研磨される。
【００１１】本発明のまた別の特徴は、第１分離層が基
板の上に作成されるＭＯＳ半導体デバイスの活性領域を
分離する方法が得られることである。デバイスの活性領
域になる基板の第１領域と、活性領域に隣接しかつ活性
領域から間隔距離を有して配置されたデバイスの見かけ
の活性領域になる基板の複数個の第２領域とが定められ
る。第１分離層の上に、再充填層が作成される。この再
充填層が研磨されて、第１分離層が露出した事実上平坦
な上側表面が得られる。
板の上に作成されるＭＯＳ半導体デバイスの活性領域を
分離する方法が得られることである。デバイスの活性領
域になる基板の第１領域と、活性領域に隣接しかつ活性
領域から間隔距離を有して配置されたデバイスの見かけ
の活性領域になる基板の複数個の第２領域とが定められ
る。第１分離層の上に、再充填層が作成される。この再
充填層が研磨されて、第１分離層が露出した事実上平坦
な上側表面が得られる。
【００１２】本発明のさらに別の特徴は、ＭＯＳデバイ
スの再充填層を平坦化する工程において、過剰研磨がほ
とんど起こらない方法が得られることである。この方法
では、基板の活性領域が作成されるのと同時に、少なく
とも１個の活性領域に隣接しかつこの活性領域から間隔
距離を有して配置された基板上に、少なくとも１個の見
かけの活性領域が作成される。再充填層は化学的機械的
研磨（ＣＭＰ）により平坦化される。
スの再充填層を平坦化する工程において、過剰研磨がほ
とんど起こらない方法が得られることである。この方法
では、基板の活性領域が作成されるのと同時に、少なく
とも１個の活性領域に隣接しかつこの活性領域から間隔
距離を有して配置された基板上に、少なくとも１個の見
かけの活性領域が作成される。再充填層は化学的機械的
研磨（ＣＭＰ）により平坦化される。
【００１３】本発明のさらに別の特徴は、基板を有し、
かつこの基板の上に少なくとも１個の活性領域を有す
る、ＭＯＳ半導体デバイスである。少なくとも１個の見
かけの活性領域が、活性領域に隣接しかつ活性領域から
間隔距離を有して、基板の上に配置される。平坦化され
た絶縁体層が、この活性領域と見かけの活性領域との間
に作成される。
かつこの基板の上に少なくとも１個の活性領域を有す
る、ＭＯＳ半導体デバイスである。少なくとも１個の見
かけの活性領域が、活性領域に隣接しかつ活性領域から
間隔距離を有して、基板の上に配置される。平坦化され
た絶縁体層が、この活性領域と見かけの活性領域との間
に作成される。
【００１４】本発明のなおさらに別の特徴は、基板を有
し、かつこの基板の上に少なくとも１個の活性領域を有
する、ＭＯＳ半導体デバイスである。少なくとも１個の
見かけの活性領域が、活性領域に隣接しかつ活性領域か
ら間隔距離を有して、基板の上に配置される。見かけの
活性領域は、フィールド誘電体により被覆された基板領
域の中に配置される。
し、かつこの基板の上に少なくとも１個の活性領域を有
する、ＭＯＳ半導体デバイスである。少なくとも１個の
見かけの活性領域が、活性領域に隣接しかつ活性領域か
ら間隔距離を有して、基板の上に配置される。見かけの
活性領域は、フィールド誘電体により被覆された基板領
域の中に配置される。
【００１５】
【発明の実施の形態】図４（Ａ）〜図４（Ｄ）は、本発
明を実施するのに必要な処理工程段階を示した図であ
る。この工程は図４（Ａ）の工程段階で開始する。製造
されるデバイス２００は、シリコン基板２０２を有す
る。シリコン基板２０２は、分離層２０４で被覆され
る。分離層２０４は、厚さが例えば１００〜３００オン
グストロームの熱的パッド酸化物またはバッファ酸化物
である。パッド酸化物の上に、厚さが例えば１，０００
〜２，０００オングストロームの窒化シリコン層２０６
が、化学蒸気沈着（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法または他の適切な方法
により作成される。このパッド酸化物は、シリコン基板
と窒化シリコンとの間のバッファとしての役割を果た
す。それは、当業者には周知のように、シリコン基板と
窒化シリコンとの間には強い応力が働き、そのためにシ
リコンの中に転位が発生することがあるからである。も
し窒化シリコン以外の部材が分離層２０６として用いら
れるならば、パッド酸化物２０４は必要ないであろう。
明を実施するのに必要な処理工程段階を示した図であ
る。この工程は図４（Ａ）の工程段階で開始する。製造
されるデバイス２００は、シリコン基板２０２を有す
る。シリコン基板２０２は、分離層２０４で被覆され
る。分離層２０４は、厚さが例えば１００〜３００オン
グストロームの熱的パッド酸化物またはバッファ酸化物
である。パッド酸化物の上に、厚さが例えば１，０００
〜２，０００オングストロームの窒化シリコン層２０６
が、化学蒸気沈着（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法または他の適切な方法
により作成される。このパッド酸化物は、シリコン基板
と窒化シリコンとの間のバッファとしての役割を果た
す。それは、当業者には周知のように、シリコン基板と
窒化シリコンとの間には強い応力が働き、そのためにシ
リコンの中に転位が発生することがあるからである。も
し窒化シリコン以外の部材が分離層２０６として用いら
れるならば、パッド酸化物２０４は必要ないであろう。
【００１６】図４（Ｂ）は、図４（Ａ）に示された構造
体がパターンに作成されて、３個の領域２０８、２１
０、２１２を有するように作成された段階の図である。
これらの領域の間に存在する窒化シリコン層２０６と二
酸化シリコン層２０４がエッチングにより除去され、そ
してそれにより下にある基板２０２が露出される。その
後、領域２０８と図の左側にある回路（図示されていな
い）との間の基板および領域２１２と図の右側にある回
路（図示されていない）との間の基板に対して、および
領域２０８と領域２１０との間の基板および領域２１０
と領域２１２との間の基板に対して、周知の処理工程を
用いてエッチングが行われ、それにより基板の中にまで
達するトレンチが作成される。
体がパターンに作成されて、３個の領域２０８、２１
０、２１２を有するように作成された段階の図である。
これらの領域の間に存在する窒化シリコン層２０６と二
酸化シリコン層２０４がエッチングにより除去され、そ
してそれにより下にある基板２０２が露出される。その
後、領域２０８と図の左側にある回路（図示されていな
い）との間の基板および領域２１２と図の右側にある回
路（図示されていない）との間の基板に対して、および
領域２０８と領域２１０との間の基板および領域２１０
と領域２１２との間の基板に対して、周知の処理工程を
用いてエッチングが行われ、それにより基板の中にまで
達するトレンチが作成される。
【００１７】図４（Ｂ）において、領域２１０は活性領
域になり、一方領域２０８、２１２は「見かけの」活性
領域になるであろう。ここで用いられた「見かけの活性
領域」という用語は、活性領域と同じように作成される
が、しかし後で能動デバイスまたは受動デバイスには発
展しない基板内の領域である。すぐに分かるように、見
かけの活性領域２０８および２１２は、ＣＭＰを用いて
さらに後で行われる処理工程の期間中、活性領域２１０
を保護する役割を果たすであろう。
域になり、一方領域２０８、２１２は「見かけの」活性
領域になるであろう。ここで用いられた「見かけの活性
領域」という用語は、活性領域と同じように作成される
が、しかし後で能動デバイスまたは受動デバイスには発
展しない基板内の領域である。すぐに分かるように、見
かけの活性領域２０８および２１２は、ＣＭＰを用いて
さらに後で行われる処理工程の期間中、活性領域２１０
を保護する役割を果たすであろう。
【００１８】図４Ｃに示されているように、トレンチ２
１４を充填するために、基板の上に対し再充填層２１６
の沈着が行われる。当業者にはよく知られているよう
に、活性領域の上および見かけの活性領域の上にも沈着
が行われるであろう。当業者にはよく知られているよう
に、再充填層２１６は二酸化シリコンであることができ
る。けれども、ＨＤＰ膜、稠密化されたＳＡＣＶＤ膜、
ＴＥＯＳ膜およびＨＳＱ膜をもまた用いることができ
る。ＨＤＰ膜および稠密化されたＴＥＯＳ膜は、基板の
上での均一性は良好であった。１マイクロメータ以下の
寸法では、隙間を充填するＴＥＯＳ膜が不完全であると
いうよく知られた問題点を有するので、ＨＤＰ膜が好ま
しい膜である。
１４を充填するために、基板の上に対し再充填層２１６
の沈着が行われる。当業者にはよく知られているよう
に、活性領域の上および見かけの活性領域の上にも沈着
が行われるであろう。当業者にはよく知られているよう
に、再充填層２１６は二酸化シリコンであることができ
る。けれども、ＨＤＰ膜、稠密化されたＳＡＣＶＤ膜、
ＴＥＯＳ膜およびＨＳＱ膜をもまた用いることができ
る。ＨＤＰ膜および稠密化されたＴＥＯＳ膜は、基板の
上での均一性は良好であった。１マイクロメータ以下の
寸法では、隙間を充填するＴＥＯＳ膜が不完全であると
いうよく知られた問題点を有するので、ＨＤＰ膜が好ま
しい膜である。
【００１９】次に、活性領域２１０および見かけの活性
領域２０８、２１２の上の再充填層を除去するために、
再充填層２１６の表面がＣＭＰを用いて平坦化される。
ＣＭＰ処理工程は窒化物層２０６が検出されるまで行わ
れ、窒化物層２０６が検出された時にこの工程が中止さ
れる。ＣＭＰ処理工程を行った結果が図４（Ｄ）に示さ
れている。図４（Ｄ）には、平坦化された再充填層２１
６が２１８として示されている。図４（Ｄ）に示されて
いるように、再充填層が窒化物層２０６よりわずかに下
になるまで、ＣＭＰ処理工程が継続して行われる。ＣＭ
Ｐ処理工程に用いられるパッドにより、見かけの活性領
域２０８と活性領域２１０との間のトレンチの中に、お
よび活性領域２１０と見かけの活性領域２１２との間の
トレンチの中に、皿型の小さな凹部ができる。けれど
も、この皿型凹部は非常に小さく、トレンチは再充填部
材で実質的に充填される。図４（Ｄ）に示された重要な
特徴は、窒化物層２０６が事実上損なわれていないこと
であり、そしてパッド層２０４または活性層２１０のい
ずれも除去されていないことである。したがって、この
デバイスは十分に機能するであろう。図の左側部分およ
び右側部分にいくらかの皿型凹部が存在する。それは、
基板のこれらの部分の上には回路がなにも示されていな
いからである。もしすぐ近くに回路が存在するならば、
この皿型凹部を受容することができる。もし必要なら
ば、この皿型凹部の問題点を解消するためにも、見かけ
の活性領域の原理を用いることができる。
領域２０８、２１２の上の再充填層を除去するために、
再充填層２１６の表面がＣＭＰを用いて平坦化される。
ＣＭＰ処理工程は窒化物層２０６が検出されるまで行わ
れ、窒化物層２０６が検出された時にこの工程が中止さ
れる。ＣＭＰ処理工程を行った結果が図４（Ｄ）に示さ
れている。図４（Ｄ）には、平坦化された再充填層２１
６が２１８として示されている。図４（Ｄ）に示されて
いるように、再充填層が窒化物層２０６よりわずかに下
になるまで、ＣＭＰ処理工程が継続して行われる。ＣＭ
Ｐ処理工程に用いられるパッドにより、見かけの活性領
域２０８と活性領域２１０との間のトレンチの中に、お
よび活性領域２１０と見かけの活性領域２１２との間の
トレンチの中に、皿型の小さな凹部ができる。けれど
も、この皿型凹部は非常に小さく、トレンチは再充填部
材で実質的に充填される。図４（Ｄ）に示された重要な
特徴は、窒化物層２０６が事実上損なわれていないこと
であり、そしてパッド層２０４または活性層２１０のい
ずれも除去されていないことである。したがって、この
デバイスは十分に機能するであろう。図の左側部分およ
び右側部分にいくらかの皿型凹部が存在する。それは、
基板のこれらの部分の上には回路がなにも示されていな
いからである。もしすぐ近くに回路が存在するならば、
この皿型凹部を受容することができる。もし必要なら
ば、この皿型凹部の問題点を解消するためにも、見かけ
の活性領域の原理を用いることができる。
【００２０】図５と図６は、本発明と先行技術とを比較
した図である。図５と図６の両方には同じ回路が用いら
れている。図５と図６とで異なっている点は、再充填層
の厚さの変化を小さくするために、図６ではフィールド
領域の中には見かけの活性領域が挿入されていることで
ある。図に示されているように、図５の設計には活性領
域およびフィールド領域に大きな変化を有しているが、
一方図６では見かけの活性領域が挿入されている。これ
らの図は、窒化物除去後の回路のＴＥＭ顕微鏡写真であ
る。両方の場合に対し、大きな活性領域の中でＣＭＰの
後に残る窒化物が４００オングストロームの沈着された
厚さの範囲内にあることを確かめることにより、窒化物
を露出するのに必要な最小の研磨時間を用いるように注
意が払われた。図６の見かけの活性領域は、図５には示
されていない活性領域である。図５を見ると分かるよう
に、写真の左側の回路は強く損傷を受けている。図５の
右側には、３個の活性領域の群が２個存在する。これら
の３個の活性領域を詳細に調べてみると、損傷の量が異
なっていることが分かる。３個の活性領域の中の最も左
側のものは強く損傷を受けている。詳細に調べてみる
と、活性領域の中央部に不規則な楕円形状の領域が存在
していることが分かる。これらの領域は損傷を受けてい
ない部分である。活性領域の中の残りの部分は損傷を受
けている。この領域に隣接する右側の中央領域に移れ
ば、この不規則な楕円形状の領域が拡大し、そして活性
領域の大部分を覆っていることが分かる。これら３個の
活性領域の最も右側の領域は、活性領域のほぼ全体がこ
のリングの中に覆われていることが分かり、このことは
実質的に損傷を受けないことを示している。したがっ
て、最も左側の２個の構造体は、最も右側の構造体をあ
る程度保護する役割を果たしていることが分かる。
した図である。図５と図６の両方には同じ回路が用いら
れている。図５と図６とで異なっている点は、再充填層
の厚さの変化を小さくするために、図６ではフィールド
領域の中には見かけの活性領域が挿入されていることで
ある。図に示されているように、図５の設計には活性領
域およびフィールド領域に大きな変化を有しているが、
一方図６では見かけの活性領域が挿入されている。これ
らの図は、窒化物除去後の回路のＴＥＭ顕微鏡写真であ
る。両方の場合に対し、大きな活性領域の中でＣＭＰの
後に残る窒化物が４００オングストロームの沈着された
厚さの範囲内にあることを確かめることにより、窒化物
を露出するのに必要な最小の研磨時間を用いるように注
意が払われた。図６の見かけの活性領域は、図５には示
されていない活性領域である。図５を見ると分かるよう
に、写真の左側の回路は強く損傷を受けている。図５の
右側には、３個の活性領域の群が２個存在する。これら
の３個の活性領域を詳細に調べてみると、損傷の量が異
なっていることが分かる。３個の活性領域の中の最も左
側のものは強く損傷を受けている。詳細に調べてみる
と、活性領域の中央部に不規則な楕円形状の領域が存在
していることが分かる。これらの領域は損傷を受けてい
ない部分である。活性領域の中の残りの部分は損傷を受
けている。この領域に隣接する右側の中央領域に移れ
ば、この不規則な楕円形状の領域が拡大し、そして活性
領域の大部分を覆っていることが分かる。これら３個の
活性領域の最も右側の領域は、活性領域のほぼ全体がこ
のリングの中に覆われていることが分かり、このことは
実質的に損傷を受けないことを示している。したがっ
て、最も左側の２個の構造体は、最も右側の構造体をあ
る程度保護する役割を果たしていることが分かる。
【００２１】図６に示されている回路は、第３活性領域
すなわち最も右側の活性領域がこの写真に示されていな
い以外は同じ回路である。けれども、図６の上右側の２
個の長方形の活性領域と図６の下右側の２個の長方形の
活性領域とに損傷がないことが明らかに分かる。さら
に、図６の左側の黒い点は見かけの活性領域により保護
されたテスト・トランジスタである。これらのテスト・
トランジスタは、図６ではほぼ完全に隠されている。活
性領域と見かけの活性領域との間に、分離の目的のため
に必要であるスペースが存在することに注目されたい。
また、基板の表面の上に、多結晶シリコンと第１金属層
とが作成される開放領域が存在することに注目された
い。このことの理由は下記で説明される。
すなわち最も右側の活性領域がこの写真に示されていな
い以外は同じ回路である。けれども、図６の上右側の２
個の長方形の活性領域と図６の下右側の２個の長方形の
活性領域とに損傷がないことが明らかに分かる。さら
に、図６の左側の黒い点は見かけの活性領域により保護
されたテスト・トランジスタである。これらのテスト・
トランジスタは、図６ではほぼ完全に隠されている。活
性領域と見かけの活性領域との間に、分離の目的のため
に必要であるスペースが存在することに注目されたい。
また、基板の表面の上に、多結晶シリコンと第１金属層
とが作成される開放領域が存在することに注目された
い。このことの理由は下記で説明される。
【００２２】図７（Ａ）および図７（Ｂ）は、本発明を
実施するための設計規則を示した図である。図７（Ａ）
は、見かけの活性デバイスにより取り囲まれた活性デバ
イス４００を示す。図７（Ａ）では、活性領域４０２
は、見かけの活性領域４０６からトレンチ４０４により
分離される。見かけの活性領域は活性領域から分離され
ることは必要であるが、見かけの活性領域と活性領域と
の間のスペースは、図７（Ａ）に示されているように均
一である必要はない。図７（Ｂ）では、デバイス４５０
が見かけの活性領域４５８により取り囲まれているのが
示されている。デバイス４５０では、活性領域４５２は
多結晶シリコン・ゲート・ライン４５４を有する。多結
晶シリコン・ゲート・ライン４５４は、活性領域と交差
する２個のゲート・パッドを有する。活性領域４５２と
多結晶シリコン領域４５４は、トレンチ４５６により見
かけの活性領域４５８から分離される。図７（Ｂ）に示
されているトレンチは一様である。けれども、このこと
は要求されない。見かけの活性領域は、寄生静電容量を
避けるために、多結晶シリコンが存在する領域を除外す
るべきであり、そしてゲート酸化物の堅牢性を弱めるこ
とがある不必要な薄い酸化物端部を除外するべきであ
る。また、寄生静電容量を避けるために、第１レベルの
メタライゼーションにより被覆される領域を除外するべ
きである。
実施するための設計規則を示した図である。図７（Ａ）
は、見かけの活性デバイスにより取り囲まれた活性デバ
イス４００を示す。図７（Ａ）では、活性領域４０２
は、見かけの活性領域４０６からトレンチ４０４により
分離される。見かけの活性領域は活性領域から分離され
ることは必要であるが、見かけの活性領域と活性領域と
の間のスペースは、図７（Ａ）に示されているように均
一である必要はない。図７（Ｂ）では、デバイス４５０
が見かけの活性領域４５８により取り囲まれているのが
示されている。デバイス４５０では、活性領域４５２は
多結晶シリコン・ゲート・ライン４５４を有する。多結
晶シリコン・ゲート・ライン４５４は、活性領域と交差
する２個のゲート・パッドを有する。活性領域４５２と
多結晶シリコン領域４５４は、トレンチ４５６により見
かけの活性領域４５８から分離される。図７（Ｂ）に示
されているトレンチは一様である。けれども、このこと
は要求されない。見かけの活性領域は、寄生静電容量を
避けるために、多結晶シリコンが存在する領域を除外す
るべきであり、そしてゲート酸化物の堅牢性を弱めるこ
とがある不必要な薄い酸化物端部を除外するべきであ
る。また、寄生静電容量を避けるために、第１レベルの
メタライゼーションにより被覆される領域を除外するべ
きである。
【００２３】この目標を達成し、そして金属と基板との
間の寄生静電容量の不必要な増大を避けるための１つの
方法は、１個の大きなブロックの代わりに、「柱状体」
の形状の見かけの活性領域を用いることである。図８
は、活性領域５０２と多結晶シリコン領域５０４とのま
わりに、見かけの活性領域５０６が柱状体の形状に配置
されている１つの実施例の図である。それぞれの柱状体
は、幅が様々であるトレンチ５０８により、多結晶シリ
コン領域の活性領域から分離されていることに注目され
たい。第１レベルのメタライゼーションによる寄生静電
容量をなくするために、この技術をまた応用することが
できる。多結晶シリコン（または他のゲート部材）また
は第１レベルのメタライゼーション（または他のレベル
の相互接続体）が現れる領域の中の柱状体を単になくす
るという設計規則が得られることが可能であるかも知れ
ない。図８では、柱状体の面積密度が一様であるように
示されている。けれども、基板の上のデバイスの面積密
度は基板の領域ごとに異なることがある。そのため、柱
状体の面積密度は、基板の上のデバイスの面積密度に整
合するように調整することができる。柱状体の面積密度
は近傍の活性領域の面積密度に近くなるようにすること
ができる、または全体として要請された面積密度が得ら
れるように、高い面積密度の活性領域と低い面積密度の
活性領域とを補償して埋め合わせるように調整すること
ができる。図８に示されている柱状体の寸法と形状は一
様である。けれどもまた、種々の寸法および種々の形状
の柱状体を用いることができる。これらの柱状体は一列
に配置することが可能である、またはフィールド領域の
中に分散して配置することも可能である。このことによ
り、デバイス全体に対し均一な研磨速度が得られるであ
ろう。柱状体を用いることによりまた、見かけの活性領
域を通して結合することがある種々のデバイスの間の漏
話を防止することができる。
間の寄生静電容量の不必要な増大を避けるための１つの
方法は、１個の大きなブロックの代わりに、「柱状体」
の形状の見かけの活性領域を用いることである。図８
は、活性領域５０２と多結晶シリコン領域５０４とのま
わりに、見かけの活性領域５０６が柱状体の形状に配置
されている１つの実施例の図である。それぞれの柱状体
は、幅が様々であるトレンチ５０８により、多結晶シリ
コン領域の活性領域から分離されていることに注目され
たい。第１レベルのメタライゼーションによる寄生静電
容量をなくするために、この技術をまた応用することが
できる。多結晶シリコン（または他のゲート部材）また
は第１レベルのメタライゼーション（または他のレベル
の相互接続体）が現れる領域の中の柱状体を単になくす
るという設計規則が得られることが可能であるかも知れ
ない。図８では、柱状体の面積密度が一様であるように
示されている。けれども、基板の上のデバイスの面積密
度は基板の領域ごとに異なることがある。そのため、柱
状体の面積密度は、基板の上のデバイスの面積密度に整
合するように調整することができる。柱状体の面積密度
は近傍の活性領域の面積密度に近くなるようにすること
ができる、または全体として要請された面積密度が得ら
れるように、高い面積密度の活性領域と低い面積密度の
活性領域とを補償して埋め合わせるように調整すること
ができる。図８に示されている柱状体の寸法と形状は一
様である。けれどもまた、種々の寸法および種々の形状
の柱状体を用いることができる。これらの柱状体は一列
に配置することが可能である、またはフィールド領域の
中に分散して配置することも可能である。このことによ
り、デバイス全体に対し均一な研磨速度が得られるであ
ろう。柱状体を用いることによりまた、見かけの活性領
域を通して結合することがある種々のデバイスの間の漏
話を防止することができる。
【００２４】図９は、保護されるべき領域が図９の６０
０で示されたリングにより取り囲まれた、また別の実施
例の図である。図９において、活性領域６０２は多結晶
シリコン・ゲート・パッド６０４を有する。多結晶シリ
コン・ゲート・パッド６０４は、多くの設計において共
通に見られるように、他のデバイス（図示されていな
い）に接続される。リングを構成する部分６０８、６１
０、６１２、６１４、および６１６は、ＣＭＰ処理工程
の期間中、この領域が過剰研磨されないように保護を行
うために、多結晶シリコン・ゲート・ラインおよびパッ
ドの中の活性領域をほぼ完全に取り囲む。図９に示され
ているように、部分６０８、６１０、６１２、６１４、
および６１６は、点線で示されているように相互に連結
はされていない。このことは、活性領域６０２および再
充填層６０６を過剰研磨から保護する性能に影響を与え
ないし、またブロック６１４とブロック６１６との間の
隙間により多結晶シリコン・ゲート・ライン６０４がこ
の領域の外に出ることが可能である。部分６０８、６１
０、６１２、６１４、および６１６は、もし必要なら
ば、連結されてリングを形成することができ、そしても
し多結晶シリコン線路が回路の他の部分に接続される必
要がないならば、このリングは完全であることができ
る。また、図には長方形のリングが示されているが、円
形、楕円形、または不規則な形状といった他の適切な形
状のリングを用いることも可能であることを断ってお
く。また、活性領域およびオプションの多結晶シリコン
領域は、再充填層６０６により得られる間隔距離によっ
て、見かけの活性領域から分離されることに注目された
い。ここで、再充填層６０６の幅は一定である必要はな
い。
０で示されたリングにより取り囲まれた、また別の実施
例の図である。図９において、活性領域６０２は多結晶
シリコン・ゲート・パッド６０４を有する。多結晶シリ
コン・ゲート・パッド６０４は、多くの設計において共
通に見られるように、他のデバイス（図示されていな
い）に接続される。リングを構成する部分６０８、６１
０、６１２、６１４、および６１６は、ＣＭＰ処理工程
の期間中、この領域が過剰研磨されないように保護を行
うために、多結晶シリコン・ゲート・ラインおよびパッ
ドの中の活性領域をほぼ完全に取り囲む。図９に示され
ているように、部分６０８、６１０、６１２、６１４、
および６１６は、点線で示されているように相互に連結
はされていない。このことは、活性領域６０２および再
充填層６０６を過剰研磨から保護する性能に影響を与え
ないし、またブロック６１４とブロック６１６との間の
隙間により多結晶シリコン・ゲート・ライン６０４がこ
の領域の外に出ることが可能である。部分６０８、６１
０、６１２、６１４、および６１６は、もし必要なら
ば、連結されてリングを形成することができ、そしても
し多結晶シリコン線路が回路の他の部分に接続される必
要がないならば、このリングは完全であることができ
る。また、図には長方形のリングが示されているが、円
形、楕円形、または不規則な形状といった他の適切な形
状のリングを用いることも可能であることを断ってお
く。また、活性領域およびオプションの多結晶シリコン
領域は、再充填層６０６により得られる間隔距離によっ
て、見かけの活性領域から分離されることに注目された
い。ここで、再充填層６０６の幅は一定である必要はな
い。
【００２５】当業者には周知であるように、ＣＭＰ処理
工程が完了した後、窒化シリコン分離層が例えば高温リ
ン酸エッチングで除去され、そして二酸化シリコン・パ
ッド層が例えばＨＦエッチングにより除去される。その
後、活性領域が露出され、そしてその中に作成される部
品に対する処理工程が行われる。見かけの活性領域は、
その中に作成される部品を有しない。けれども、種々の
パターンを用いることにより、ウエル注入剤、チャンネ
ル注入剤などを含有させるまたは排除するような、見か
けの活性領域の中への注入を行うことができる。見かけ
の活性領域の中のパターンは、見かけの活性領域をウエ
ル電位に接続するためにあることができる、または見か
けの活性領域をウエルから分離するためにあることがで
きる、または見かけの活性領域を通しての交差結合を小
さくするためのパターンを作成するためにあることがで
きる。もし必要ならば、見かけの活性領域を接続されて
いない活性領域の中に創出することができる。多結晶シ
リコン層に対する静電容量をできるだけ小さくするため
に、これらのデバイスにバイアスを加えることができ
る。
工程が完了した後、窒化シリコン分離層が例えば高温リ
ン酸エッチングで除去され、そして二酸化シリコン・パ
ッド層が例えばＨＦエッチングにより除去される。その
後、活性領域が露出され、そしてその中に作成される部
品に対する処理工程が行われる。見かけの活性領域は、
その中に作成される部品を有しない。けれども、種々の
パターンを用いることにより、ウエル注入剤、チャンネ
ル注入剤などを含有させるまたは排除するような、見か
けの活性領域の中への注入を行うことができる。見かけ
の活性領域の中のパターンは、見かけの活性領域をウエ
ル電位に接続するためにあることができる、または見か
けの活性領域をウエルから分離するためにあることがで
きる、または見かけの活性領域を通しての交差結合を小
さくするためのパターンを作成するためにあることがで
きる。もし必要ならば、見かけの活性領域を接続されて
いない活性領域の中に創出することができる。多結晶シ
リコン層に対する静電容量をできるだけ小さくするため
に、これらのデバイスにバイアスを加えることができ
る。
【００２６】本発明の特定の実施例が前記において開示
されたが、当業者には、これらの実施例に対し種々の変
更および修正を行うことが容易にできるであろう。例え
ば、前記で説明された再充填層が沈着された後、二酸化
シリコンのような成長された再充填領域でもって本発明
を実施することができる。このような変更実施例および
修正実施例はすべて、本発明の範囲内に包含されるもの
と理解しなければならない。
されたが、当業者には、これらの実施例に対し種々の変
更および修正を行うことが容易にできるであろう。例え
ば、前記で説明された再充填層が沈着された後、二酸化
シリコンのような成長された再充填領域でもって本発明
を実施することができる。このような変更実施例および
修正実施例はすべて、本発明の範囲内に包含されるもの
と理解しなければならない。
【００２７】以上の説明に関してさらに以下の項を開示
する。 （１） 基板の上に第１分離層を作成する段階と、デバ
イスの活性領域になる前記基板の第１領域と、前記活性
領域に隣接しかつ前記活性領域から間隔距離を有して配
置されかつ前記デバイスに対して見かけの活性領域にな
る前記基板の複数個の第２領域と、を定める段階と、前
記第１分離層の上に再充填層を作成する段階と、前記第
１分離層が露出された事実上平坦な上側表面を得るため
に、前記再充填層を平坦化する段階と、を有する、ＭＯ
Ｓ半導体デバイスの活性領域を分離するための方法。 （２） 第１項記載の方法において、前記平坦化段階が
前記第１分離層が露出されるまで化学的機械的研磨（Ｃ
ＭＰ）を用いて前記再充填領域を研磨する段階を有す
る、前記方法。 （３） 第１項または第２項記載の方法において、前記
第１分離層を作成する前に、前記第１分離層とは異なる
部材で第２分離層を作成する段階、をさらに有する前記
方法。 （４） 第１項、第２項または第３項記載の方法におい
て、前記活性領域と前記見かけの活性領域との間にトレ
ンチを作成する段階をさらに有する、前記方法。 （５） 第１項、第２項または第３項記載の方法におい
て、前記再充填層が前記活性領域の１つと前記見かけの
活性領域との間の前記基板の上のスペースを充填する、
前記方法。 （６） 第１項、第２項または第３項記載の方法におい
て、前記見かけの活性領域が複数個の柱状体の見かけの
活性領域で構成され、かつ前記柱状体の少なくとも１個
が前記活性領域に隣接して配置される、前記方法。 （７） 第６項記載の方法において、前記柱状体の面積
密度が前記活性領域の面積密度に整合している、前記方
法。 （８） 第１項、第２項または第３項記載の方法におい
て、前記基板の異なる部分の上に複数個の活性領域が存
在し、かつそれぞれの領域に対する前記柱状体の面積密
度が前記基板のそれぞれの部分の前記活性領域の面積密
度を補償する、前記方法。 （９） 前記基板の前記活性領域が作成されるのと同時
に、前記基板の上に、少なくとも１個の前記活性領域に
隣接しかつそれらからは間隔距離を有して配置された少
なくとも１個の見かけの活性領域を前記基板の上に作成
する段階と、化学的機械的研磨（ＣＭＰ）により前記再
充填層を平坦化する段階と、を有する、ＭＯＳデバイス
の再充填層を平坦化する工程において過剰研磨を小さく
するための方法。 （１０） 基板と、前記基板の上の少なくとも１個の活
性領域と、前記活性領域に隣接しかつ前記活性領域から
間隔距離を有して配置された前記基板の上の少なくとも
１個の見かけの活性領域と、前記活性領域と前記見かけ
の活性領域との間に作成されかつ平坦化された絶縁体層
と、を有するＭＯＳ半導体デバイス。 （１１） 第１０項記載のＭＯＳデバイスにおいて、前
記見かけの活性領域が前記活性領域のまわりに少なくと
も１個の部分的にリング状である構造体を有する、前記
ＭＯＳデバイス。 （１２） 第１０項または第１１項記載のＭＯＳデバイ
スにおいて、前記見かけの活性領域が複数個の柱状体の
見かけの活性領域を有し、かつ少なくとも１個の前記柱
状体が前記活性領域に隣接して配置される、前記ＭＯＳ
デバイス。 （１３） 第１０項、第１１項または第１２項記載のＭ
ＯＳデバイスにおいて、前記柱状体の面積密度が前記活
性領域の面積密度を補償する、前記ＭＯＳデバイス。 （１４） 第１０項、第１１項または第１２項記載のＭ
ＯＳデバイスにおいて、前記基板の異なる部分の上に複
数個の活性領域が存在し、かつそれぞれの活性領域に対
する前記柱状体の面積密度が前記基板のそれぞれの部分
の前記活性領域の面積密度を補償する、前記ＭＯＳデバ
イス。 （１５） 第１０項〜第１４項のいずれかの項に記載の
ＭＯＳデバイスにおいて、前記少なくとも１個の見かけ
の活性領域がフィールド誘電体により被覆された前記基
板領域の中にある、前記ＭＯＳデバイス。 （１６） 半導体デバイスまたは集積回路を作成する１
つの技術により、化学的機械的研磨（ＣＭＰ）のような
研磨の後、さらに均一な厚さを有する平坦化された再充
填層が得られる。フィールド酸化物により通常は占めら
れる基板部分の活性領域の間に、見かけの活性領域が挿
入される。それは、これらの領域のＣＭＰの期間中に起
こる「皿型凹部」を小さくするためである。これらの見
かけの活性領域は大きなブロックの形状であることがで
きる、または部分的にまたは完全にリング状の構造体で
あることができる、または複数個の柱状体の形状である
ことができる。前記柱状体の面積密度は、基板のその領
域の活性領域の面積密度に整合するように調整すること
ができる。寄生静電容量を避けるために、多結晶シリコ
ン・ラインまたは第１レベルのメタライゼーション・ラ
インが配置されるべき位置には柱状体が配置されないよ
うに、柱状体の設計規則を定めることができる。
する。 （１） 基板の上に第１分離層を作成する段階と、デバ
イスの活性領域になる前記基板の第１領域と、前記活性
領域に隣接しかつ前記活性領域から間隔距離を有して配
置されかつ前記デバイスに対して見かけの活性領域にな
る前記基板の複数個の第２領域と、を定める段階と、前
記第１分離層の上に再充填層を作成する段階と、前記第
１分離層が露出された事実上平坦な上側表面を得るため
に、前記再充填層を平坦化する段階と、を有する、ＭＯ
Ｓ半導体デバイスの活性領域を分離するための方法。 （２） 第１項記載の方法において、前記平坦化段階が
前記第１分離層が露出されるまで化学的機械的研磨（Ｃ
ＭＰ）を用いて前記再充填領域を研磨する段階を有す
る、前記方法。 （３） 第１項または第２項記載の方法において、前記
第１分離層を作成する前に、前記第１分離層とは異なる
部材で第２分離層を作成する段階、をさらに有する前記
方法。 （４） 第１項、第２項または第３項記載の方法におい
て、前記活性領域と前記見かけの活性領域との間にトレ
ンチを作成する段階をさらに有する、前記方法。 （５） 第１項、第２項または第３項記載の方法におい
て、前記再充填層が前記活性領域の１つと前記見かけの
活性領域との間の前記基板の上のスペースを充填する、
前記方法。 （６） 第１項、第２項または第３項記載の方法におい
て、前記見かけの活性領域が複数個の柱状体の見かけの
活性領域で構成され、かつ前記柱状体の少なくとも１個
が前記活性領域に隣接して配置される、前記方法。 （７） 第６項記載の方法において、前記柱状体の面積
密度が前記活性領域の面積密度に整合している、前記方
法。 （８） 第１項、第２項または第３項記載の方法におい
て、前記基板の異なる部分の上に複数個の活性領域が存
在し、かつそれぞれの領域に対する前記柱状体の面積密
度が前記基板のそれぞれの部分の前記活性領域の面積密
度を補償する、前記方法。 （９） 前記基板の前記活性領域が作成されるのと同時
に、前記基板の上に、少なくとも１個の前記活性領域に
隣接しかつそれらからは間隔距離を有して配置された少
なくとも１個の見かけの活性領域を前記基板の上に作成
する段階と、化学的機械的研磨（ＣＭＰ）により前記再
充填層を平坦化する段階と、を有する、ＭＯＳデバイス
の再充填層を平坦化する工程において過剰研磨を小さく
するための方法。 （１０） 基板と、前記基板の上の少なくとも１個の活
性領域と、前記活性領域に隣接しかつ前記活性領域から
間隔距離を有して配置された前記基板の上の少なくとも
１個の見かけの活性領域と、前記活性領域と前記見かけ
の活性領域との間に作成されかつ平坦化された絶縁体層
と、を有するＭＯＳ半導体デバイス。 （１１） 第１０項記載のＭＯＳデバイスにおいて、前
記見かけの活性領域が前記活性領域のまわりに少なくと
も１個の部分的にリング状である構造体を有する、前記
ＭＯＳデバイス。 （１２） 第１０項または第１１項記載のＭＯＳデバイ
スにおいて、前記見かけの活性領域が複数個の柱状体の
見かけの活性領域を有し、かつ少なくとも１個の前記柱
状体が前記活性領域に隣接して配置される、前記ＭＯＳ
デバイス。 （１３） 第１０項、第１１項または第１２項記載のＭ
ＯＳデバイスにおいて、前記柱状体の面積密度が前記活
性領域の面積密度を補償する、前記ＭＯＳデバイス。 （１４） 第１０項、第１１項または第１２項記載のＭ
ＯＳデバイスにおいて、前記基板の異なる部分の上に複
数個の活性領域が存在し、かつそれぞれの活性領域に対
する前記柱状体の面積密度が前記基板のそれぞれの部分
の前記活性領域の面積密度を補償する、前記ＭＯＳデバ
イス。 （１５） 第１０項〜第１４項のいずれかの項に記載の
ＭＯＳデバイスにおいて、前記少なくとも１個の見かけ
の活性領域がフィールド誘電体により被覆された前記基
板領域の中にある、前記ＭＯＳデバイス。 （１６） 半導体デバイスまたは集積回路を作成する１
つの技術により、化学的機械的研磨（ＣＭＰ）のような
研磨の後、さらに均一な厚さを有する平坦化された再充
填層が得られる。フィールド酸化物により通常は占めら
れる基板部分の活性領域の間に、見かけの活性領域が挿
入される。それは、これらの領域のＣＭＰの期間中に起
こる「皿型凹部」を小さくするためである。これらの見
かけの活性領域は大きなブロックの形状であることがで
きる、または部分的にまたは完全にリング状の構造体で
あることができる、または複数個の柱状体の形状である
ことができる。前記柱状体の面積密度は、基板のその領
域の活性領域の面積密度に整合するように調整すること
ができる。寄生静電容量を避けるために、多結晶シリコ
ン・ラインまたは第１レベルのメタライゼーション・ラ
インが配置されるべき位置には柱状体が配置されないよ
うに、柱状体の設計規則を定めることができる。
【図１】（Ａ）は再充填層が作成された後であるがしか
しＣＭＰの前における、先行技術による半導体デバイス
の横断面図。（Ｂ）はＣＭＰの後の同じデバイスの横断
面図。
しＣＭＰの前における、先行技術による半導体デバイス
の横断面図。（Ｂ）はＣＭＰの後の同じデバイスの横断
面図。
【図２】窒化物が除去された後損傷を受けたシリコン領
域を示す活性領域のＴＥＭ横断面の断面図。
域を示す活性領域のＴＥＭ横断面の断面図。
【図３】損傷が起こっていない活性領域のＴＥＭ横断面
の断面図。
の断面図。
【図４】本発明に従ってデバイスを作成するのに必要な
段階を示した横断面図であって、（Ａ）は最初の段階の
図、（Ｂ）は次の段階の図、（Ｃ）はさらに次の段階の
図、（Ｄ）はさらに次の段階の図。
段階を示した横断面図であって、（Ａ）は最初の段階の
図、（Ｂ）は次の段階の図、（Ｃ）はさらに次の段階の
図、（Ｄ）はさらに次の段階の図。
【図５】窒化物が除去された後、先行技術に従って作成
されたデバイスのＴＥＭ写真。
されたデバイスのＴＥＭ写真。
【図６】図５と同じデバイスに対し本発明が用いられた
場合のデバイスのＴＥＭ写真。
場合のデバイスのＴＥＭ写真。
【図７】本発明を実施するための設計規則の平面図であ
って、（Ａ）は１つの形状に対する設計規則を示した平
面図、（Ｂ）はまた別の形状に対する設計規則を示した
平面図。
って、（Ａ）は１つの形状に対する設計規則を示した平
面図、（Ｂ）はまた別の形状に対する設計規則を示した
平面図。
【図８】柱状体が用いられている本発明のまた別の実施
例の平面図。
例の平面図。
【図９】リング構造体が用いられている本発明のまた別
の実施例の平面図。
の実施例の平面図。
２０２ 基板 ２１０ 活性領域 ２０８、２１２ 見かけの活性領域 ２１８ 平坦化された絶縁体層 ２１６ 再充填層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イ − チン チェン アメリカ合衆国テキサス州リチャードソ ン，フォックスボロ ドライブ 3100 (72)発明者 アジェリコ エル．エスクイレル アメリカ合衆国テキサス州ダラス，ウォー ターフォール ウエイ 13912 (72)発明者 ソムナス ナグ アメリカ合衆国テキサス州プラノ，アップ ランズ ドライブ 1909 (72)発明者 イクバル アリ アメリカ合衆国テキサス州プラノ，バレー ベンド ウエイ 7208 (72)発明者 ケイス エイ．ジョイナー アメリカ合衆国テキサス州リチャードソ ン，ユニバーシティ ドライブ 1631 (72)発明者 イン フー アメリカ合衆国テキサス州プラノ，ジャヌ アリー ドライブ 725 (72)発明者 ジェフリー エイ．マッキー アメリカ合衆国テキサス州グレープバイ ン，ザグン ビスタ ウエイ 1517 (72)発明者 ピーター エス．マッキャナリー アメリカ合衆国テキサス州マッキニー，ス トーンポイント 2723
Claims (2)
- 【請求項１】 基板の上に第１分離層を作成する段階
と、 デバイスの活性領域になる前記基板の第１領域と、前記
活性領域に隣接しかつ前記活性領域から間隔距離を有し
て配置されかつ前記デバイスに対して見かけの活性領域
になる前記基板の複数個の第２領域と、を定める段階
と、 前記第１分離層の上に再充填層を作成する段階と、 前記第１分離層が露出された事実上平坦な上側表面を得
るために、前記再充填層を平坦化する段階と、を有す
る、ＭＯＳ半導体デバイスの活性領域を分離するための
方法。 - 【請求項２】 基板と、 前記基板の上の少なくとも１個の活性領域と、 前記活性領域に隣接しかつ前記活性領域から間隔距離を
有して配置された前記基板の上の少なくとも１個の見か
けの活性領域と、 前記活性領域と前記見かけの活性領域との間に作成され
かつ平坦化された絶縁体層と、を有するＭＯＳ半導体デ
バイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1198896P | 1996-02-21 | 1996-02-21 | |
| US011988 | 1996-02-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232417A true JPH09232417A (ja) | 1997-09-05 |
Family
ID=21752842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9038071A Pending JPH09232417A (ja) | 1996-02-21 | 1997-02-21 | 厚さが均一な再充填層を有する半導体デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5909628A (ja) |
| EP (1) | EP0813239A1 (ja) |
| JP (1) | JPH09232417A (ja) |
| KR (1) | KR100510232B1 (ja) |
| TW (1) | TW328618B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289094A (ja) * | 1998-04-04 | 1999-10-19 | Toshiba Corp | 半導体装置及びその製造方法 |
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| US6008109A (en) * | 1997-12-19 | 1999-12-28 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric encapsulated by oxide |
| US6140691A (en) * | 1997-12-19 | 2000-10-31 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate |
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- 1997-02-20 EP EP97102734A patent/EP0813239A1/en not_active Withdrawn
- 1997-02-20 KR KR1019970005157A patent/KR100510232B1/ko not_active IP Right Cessation
- 1997-02-21 US US08/804,484 patent/US5909628A/en not_active Expired - Lifetime
- 1997-02-21 JP JP9038071A patent/JPH09232417A/ja active Pending
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