JPH09231760A - Semiconductor memory - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a memory which suppresses increase in the number of circuits, the number of wirings and the load capacity and ensures a high speed operation. SOLUTION: A common data line DQY is connected via switch gates SW0, SW1 which are alternately conducted to each data line DQ0, /DQ0, DQ1, /DQ1 of the first and second banks BK0, BK1 and this common data line DQY is connected to a read amplifier DQRA and a write drive circuit DQWD. Thereby, the read amplifier DQRA and write drive circuit DQWD are used in common for the first and second banks BK0, BK1. Since the I/O line RWDn is enough to be only a short distance between the DQRA, DQWD and data input circuit DIB, data output circuit DOB, a driving load of DQRA can be eased to ensure a high speed operation.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、例えば半導体記
憶装置に係わり、特に、複数のバンクを有するシンクロ
ナスＤＲＡＭ（以下、ＳＤＲＡＭと称す）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, for example, and more particularly to a synchronous DRAM (hereinafter referred to as SDRAM) having a plurality of banks.

【０００２】[0002]

【従来の技術】近年、マイクロプロセッサの動作速度
は、メインメモリとしてのＤＲＡＭの動作速度に比べて
急激に進んでいる。このマイクロプロセッサとＤＲＡＭ
とのスピードの差は「メモリ・ボトルネック」と言われ
るほど深刻化している。このため、ＤＲＡＭは、従来の
ように単に大容量を求めるだけでなく、高速化がますま
す要求されている。2. Description of the Related Art In recent years, the operating speed of microprocessors has rapidly increased compared to the operating speed of DRAMs as main memories. This microprocessor and DRAM
The speed difference between the two is becoming so serious that it is called a "memory bottleneck." For this reason, the DRAM is required not only to have a large capacity as in the past but also to have an increased speed.

【０００３】ＳＤＲＡＭはＤＲＡＭを高速化するための
１つの方策である。このＳＤＲＡＭは、基本クロックに
同期して全ての回路が動作し、高速なバーストリード／
ライトを可能とする。ＳＤＲＡＭのもう１つの特長は１
チップ内に複数の独立したメモリバンクを有することで
ある。複数のメモリバンクを有することにより、ＣＰＵ
が要求するアドレス、データがメモリ内に無いという、
所謂キャッシュ・ミスを回避できる。１バンクＤＲＡＭ
をキャッシュとする従来のシステムにおいて、キャッシ
ュ・ミスが発生した場合、メモリセルアレイに主記憶か
らデータを書込む必要が有る。このため、メモリセルア
レイをプリチャージするための時間が必要となる。しか
し、複数のメモリバンクを設けることにより、これを回
避できる。さらに、複数のメモリバンクを設けた場合、
バーストアクセス時に異なるバンクから交互にデータの
読出し／書込みを行う、所謂バンクインターリーブ動作
が可能となる。したがって、異なるロウ及びカラムアド
レスのメモリセルに間断なくアクセスできる。SDRAM is one measure for speeding up DRAM. In this SDRAM, all circuits operate in synchronization with the basic clock, and high-speed burst read / read
Enables writing. Another feature of SDRAM is 1
Having multiple independent memory banks in a chip. CPU having multiple memory banks
The address and data requested by the device are not in memory,
So-called cache miss can be avoided. 1 bank DRAM
In a conventional system using a cache, when a cache miss occurs, it is necessary to write data from the main memory to the memory cell array. Therefore, it takes time to precharge the memory cell array. However, this can be avoided by providing a plurality of memory banks. Furthermore, when multiple memory banks are provided,
A so-called bank interleave operation is possible in which data is alternately read / written from different banks during burst access. Therefore, memory cells with different row and column addresses can be accessed without interruption.

【０００４】図８、図９は、従来の半導体記憶装置を示
すものであり、図９は図８の１つのサブアレイを具体的
に示す回路である。この半導体記憶装置は複数のメモリ
バンク（以下、マルチバンクと称する）で構成され、バ
ンクインターリーブ動作を行うことが可能とされてい
る。この例では説明を簡略化するため、メモリバンク数
＝２とし、メモリチップ１０の左側に第１のバンクＢＫ
０、右側に第２のバンクＢＫ１を配置している。各メモ
リセルアレイにおいて、ワード線ＷＬは縦方向、ビット
線ＢＬは横方向に配置されている。ワード線ＷＬはロウ
デコーダ１３によって選択され、ビット線ＢＬはカラム
デコーダ１４によって選択される。ビット線の容量を抑
えるため、メモリセルアレイ１１は複数のサブアレイ１
２に分割されている。各サブアレイ１２内のビット線Ｂ
Ｌ、／ＢＬ（／は反転信号を示す）は前記カラムデコー
ダ１４から出力されるカラム選択信号ＣＳＬ（Ａ）〜Ｃ
ＳＬ（Ａ＋１）により選択される。この選択されたビッ
ト線ＢＬ、／ＢＬは、各サブアレイ毎に配置されたデー
タ線ＤＱ、／ＤＱに接続される。データの読出し時、各
バンクのデータ線ＤＱ、／ＤＱの信号はＤＱ読出し増幅
器（以下、ＤＱＲＡと称す）によって増幅され、メモリ
セルアレイの周辺に配置された入出力線（以下、Ｉ／Ｏ
線と称す）ＲＷＤｎ（ｎ＝０〜３）へ転送される。デー
タの書込み時、各バンクのＤＱ書込み駆動回路（以下、
ＤＱＷＤと称す）によりＩ／Ｏ線ＲＷＤｎのデータがデ
ータ線ＤＱ、／ＤＱへ転送される。これらデータ線Ｄ
Ｑ、／ＤＱから選択されたビット線を介して選択された
メモリセルにデータが転送される。8 and 9 show a conventional semiconductor memory device, and FIG. 9 is a circuit specifically showing one sub-array of FIG. This semiconductor memory device is composed of a plurality of memory banks (hereinafter referred to as multi-banks) and is capable of performing a bank interleave operation. In this example, in order to simplify the description, the number of memory banks = 2, and the first bank BK is provided on the left side of the memory chip 10.
0, the second bank BK1 is arranged on the right side. In each memory cell array, the word lines WL are arranged vertically and the bit lines BL are arranged horizontally. The word line WL is selected by the row decoder 13, and the bit line BL is selected by the column decoder 14. In order to suppress the capacity of the bit line, the memory cell array 11 has a plurality of sub arrays 1
It is divided into two. Bit line B in each sub-array 12
L and / BL (/ indicates an inverted signal) are column selection signals CSL (A) to CSL output from the column decoder 14.
Selected by SL (A + 1). The selected bit lines BL, / BL are connected to the data lines DQ, / DQ arranged for each sub-array. During data reading, the signals on the data lines DQ and / DQ of each bank are amplified by a DQ read amplifier (hereinafter referred to as DQRA), and input / output lines (hereinafter referred to as I / O) arranged around the memory cell array.
(Referred to as a line) RWDn (n = 0 to 3). When writing data, the DQ write drive circuit of each bank (hereinafter,
The data of the I / O line RWDn is transferred to the data lines DQ and / DQ by (hereinafter referred to as DQWD). These data lines D
Data is transferred from Q, / DQ to the selected memory cell via the selected bit line.

【０００５】第１のバンクＢＫ０を構成するメモリセル
へのアクセスと、第２のバンクＢＫ１を構成するメモリ
セルへのアクセスは同時に行われることはないため、各
バンクのＤＱＲＡ、ＤＱＷＤは同時に動作することはな
い。よってＩ／Ｏ線ＲＷＤｎは第１、第２のバンクで共
有できる。Since access to the memory cells forming the first bank BK0 and access to the memory cells forming the second bank BK1 are not performed at the same time, DQRA and DQWD of each bank operate simultaneously. There is no such thing. Therefore, the I / O line RWDn can be shared by the first and second banks.

【０００６】Ｉ／Ｏ線ＲＷＤｎはデータ入力回路ＤＩＢ
０〜ＤＩＢ３、及びデータ出力回路ＤＯＢ０〜ＤＯＢ３
に接続され、外部からピンＤＱ０〜ＤＱ３を介して、入
力データを取り込むか、メモリセルのデータを出力す
る。図８はこれらの回路をチップ中央に集中して配置し
た例を示し、図１０はこれらの回路をチップの長辺方向
に分散して配置した例を示している。The I / O line RWDn is a data input circuit DIB
0-DIB3 and data output circuits DOB0-DOB3
And inputs input data or outputs data of a memory cell from the outside via pins DQ0 to DQ3. FIG. 8 shows an example in which these circuits are centrally arranged in the center of the chip, and FIG. 10 shows an example in which these circuits are distributed and arranged in the long side direction of the chip.

【０００７】図８、図９に示す回路において、バンクイ
ンターリーブによる読出し動作について、図１１、図１
２を参照して説明する。図１１は図８、図９の要部のみ
を示している。A read operation by bank interleaving in the circuits shown in FIGS. 8 and 9 is shown in FIGS.
2 will be described. FIG. 11 shows only the main parts of FIGS. 8 and 9.

【０００８】例えば、今、第１のバンクＢＫ０側のロウ
アドレスＲＡ０を選択し、カラムアドレスＣＡ０を先頭
にバーストリード動作を行っているとする。この時、ロ
ウアドレスＲＡ０で選択されたワード線に接続された全
てのメモリセルのデータが増幅されてビット線に保持さ
れている。バーストアクセスコマンドによってカラムア
ドレスが基本クロックに同期してインクリメントされる
と、各カラム選択信号ＣＳＬが（Ａ）、（Ａ＋１）…と
変化し、前記ビット線に保持されたデータがデータ線Ｄ
Ｑ、／ＤＱに読出される。ＤＱＲＡは、図示せぬＤＱセ
ンスイネーブル信号ＱＳＥにより、前記データ線ＤＱ、
／ＤＱに読出されたデータを増幅してＩ／Ｏ線ＲＷＤｎ
に出力する。この時、第１のバンクＢＫ０を選択するバ
ンクセレクト信号ＢＳ（図示せず）はイネーブル（＝
１）になっており、第２のバンクＢＫ１はメモリセルア
レイが完全にプリチャージ状態（アイドル）になってい
るか、既に第２のバンクのロウアドレスＲＢ１（図示せ
ず）によりワード線を選択し、ビット線に増幅したデー
タを保持して待機しているかのいずれかの状態である。
この発明に関連するのは後者の場合であるので、前者の
説明は省略する。For example, assume that the row address RA0 on the first bank BK0 side is selected and the burst read operation is performed with the column address CA0 at the head. At this time, the data of all the memory cells connected to the word line selected by the row address RA0 is amplified and held on the bit line. When the column address is incremented in synchronization with the basic clock by the burst access command, each column selection signal CSL changes to (A), (A + 1) ... And the data held in the bit line is changed to the data line D.
Read to Q and / DQ. DQRA is driven by the DQ sense enable signal QSE (not shown) to cause the data lines DQ,
I / O line RWDn by amplifying the data read to / DQ
Output to At this time, the bank select signal BS (not shown) for selecting the first bank BK0 is enabled (=
1), the memory cell array of the second bank BK1 is completely in the precharge state (idle), or the word line is already selected by the row address RB1 (not shown) of the second bank, It is either in a state of holding the amplified data on the bit line and waiting.
Since the latter case is relevant to the present invention, the description of the former case is omitted.

【０００９】上記状態でバンクインターリーブ動作が始
まり、例えばクロック３で第２のバンクＢＫ１側の先頭
アドレスＣＢ１をアクセスする場合、第１のバンクＢＫ
０を選択するバンクセレクト信号ＢＳがディスエーブル
（＝０）となり、第１のバンクＢＫ０のＤＱＲＡ、ＤＱ
ＷＤは全て動作を停止する。これに代わり、基本クロッ
クに同期して第２のバンクＢＫ１を選択するバンクセレ
クト信号ＢＳがイネーブルになり、第２のバンクＢＫ１
のＤＱＲＡ、ＤＱＷＤが動作を開始する。これにより、
外部からは間断なく第１、第２のバンクＢＫ０、ＢＫ１
をインターリーブしてデータの読出しが可能となる。In the above state, the bank interleave operation starts, and when the leading address CB1 on the second bank BK1 side is accessed at clock 3, for example, the first bank BK
The bank select signal BS for selecting 0 is disabled (= 0), and DQRA and DQ of the first bank BK0 are
The WDs all stop operating. Instead, the bank select signal BS for selecting the second bank BK1 is enabled in synchronization with the basic clock, and the second bank BK1 is enabled.
DQRA and DQWD start operating. This allows
Externally without interruption, the first and second banks BK0, BK1
Can be interleaved to read data.

【００１０】[0010]

【発明が解決しようとする課題】上記従来技術によるバ
ンクインターリーブ動作の実現には以下のような問題が
ある。 （１）Ｉ／Ｏ線ＲＷＤｎは、第１、第２のバンクＢＫ
０、ＢＫ１で共有できる。しかし、Ｉ／Ｏ線ＲＷＤｎ
は、第１、第２のバンクＢＫ０、ＢＫ１に沿って配線さ
れるため配線が長くなる。このＩ／Ｏ線ＲＷＤｎには、
ＤＱＲＡで増幅された、例えば０Ｖ〜５Ｖのフルスイン
グする信号が伝送されるため、配線が長い場合、ＤＱＲ
Ａの駆動負荷が非常に大きくなる。このため、データア
クセスの高速化が困難である。Ｉ／Ｏ線ＲＷＤｎを読出
し専用線ＲＤと書込み専用線ＷＤに分離することによ
り、配線以外の負荷を減らすことは可能である。しか
し、配線の数が１つのＩ／Ｏ当たり２倍に増えるため、
配線の占有面積が増大する。There are the following problems in realizing the bank interleave operation according to the above conventional technique. (1) The I / O line RWDn is connected to the first and second banks BK
0, can be shared with BK1. However, I / O line RWDn
Is wired along the first and second banks BK0 and BK1, the wiring becomes long. In this I / O line RWDn,
When the wiring is long, a DQRA-amplified signal of full swing of 0V to 5V is transmitted.
The driving load of A becomes very large. Therefore, it is difficult to speed up data access. By separating the I / O line RWDn into the read-only line RD and the write-only line WD, it is possible to reduce the load other than wiring. However, since the number of wires doubles per I / O,
The area occupied by the wiring increases.

【００１１】また、図１３は、第１、第２のバンクＢＫ
０、ＢＫ１に対応して分割されたＩ／Ｏ線ＲＷＤ０、Ｒ
ＷＤ１を示している。Ｉ／Ｏ線ＲＷＤｎを分割すること
により、各Ｉ／Ｏ線ＲＷＤ０、ＲＷＤ１の負荷をＩ／Ｏ
線ＲＷＤｎのそれのほぼ半分に減少できる。しかし、デ
ータ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎはどち
らのバンクのＩ／Ｏ線にアクセスするかを制御しなけれ
ばならない。このため、データ入力回路ＤＩＢｎ、デー
タ出力回路ＤＯＢｎに、Ｉ／Ｏ線を切換えるためのマル
チプレクサ回路ＭＵＸを設けなくてはならない。したが
って、回路構成が複雑となり、データアクセスが遅くな
る可能性がある。Further, FIG. 13 shows the first and second banks BK.
0, BK1 divided I / O lines RWD0, R
WD1 is shown. By dividing the I / O line RWDn, the load on each I / O line RWD0, RWD1
It can be reduced to almost half that of the line RWDn. However, the data input circuit DIBn and the data output circuit DOBn must control which bank's I / O line is accessed. Therefore, the data input circuit DIBn and the data output circuit DOBn must be provided with a multiplexer circuit MUX for switching the I / O lines. Therefore, the circuit configuration becomes complicated and data access may be delayed.

【００１２】さらに、データ入力回路ＤＩＢｎ、データ
出力回路ＤＯＢｎを、図１０に示すように、チップの中
央部に配置しない場合、第１、第２のバンクに接続され
る各Ｉ／Ｏ線ＲＷＤの負荷のバランスが崩れる。このた
め、レイアウト上の自由度も少なくなる。Further, when the data input circuit DIBn and the data output circuit DOBn are not arranged in the central portion of the chip as shown in FIG. 10, the I / O lines RWD connected to the first and second banks are connected. The load is out of balance. Therefore, the degree of freedom in layout is reduced.

【００１３】（２）ＤＱＲＡ、ＤＱＷＤは各バンクにそ
れぞれ必要であり、バンクの数が増えるほど、またメモ
リセルアレイを分割するほどこれら回路セットの数も増
える。図８、図９は、２つのバンクを示し、各バンクの
メモリセルアレイは４つのサブアレイに分割されてい
る。各サブアレイは４ビットのデータを入出力可能とし
た例を示している。この場合、各サブアレイ毎にＤＱＲ
ＡとＤＱＷＤが必要である。各サブアレイから２対のデ
ータ線が取り出され、１サイクルで１バンク当たり２／
４個のサブアレイが活性化されると仮定した場合、必要
なＤＱＲＡ、ＤＱＷＤの回路数は、最低でも次式で示さ
れるようになり、膨大な数となる。(2) DQRA and DQWD are necessary for each bank, and the number of these circuit sets increases as the number of banks increases or the memory cell array is divided. 8 and 9 show two banks, and the memory cell array in each bank is divided into four sub-arrays. Each sub-array shows an example in which 4-bit data can be input / output. In this case, DQR for each sub-array
A and DQWD are required. Two pairs of data lines are taken out from each sub-array and 2 /
Assuming that four sub-arrays are activated, the required number of DQRA and DQWD circuits is at least as shown by the following equation, which is an enormous number.

【００１４】２（ＤＱＲＡ及びＤＱＷＤ）×２（ＤＱ
対）×４（サブアレイ）×２（バンク）＝３２ さらに、単一バンク構成の従来のＤＲＡＭと比べて、Ｄ
ＱＲＡ、ＤＱＷＤの制御信号も当然バンク毎に必要とな
り、回路、配線ともに倍増する。2 (DQRA and DQWD) × 2 (DQ
Pair) × 4 (sub-array) × 2 (bank) = 32 Furthermore, compared to the conventional DRAM having a single bank configuration, D
Control signals for QRA and DQWD are naturally required for each bank, and the circuits and wirings are doubled.

【００１５】このように、ＳＤＲＡＭに代表されるマル
チバンク構成の従来のＤＲＡＭは、ＤＱＲＡ、ＤＱＷＤ
を始めとする回路数、配線数の増加、及びＩ／Ｏ線ＲＷ
Ｄの大きな負荷容量がボトルネックになる。このため、
従来のＤＲＡＭに比べて一層の高速性や、占有面積のさ
らなる縮小が極めて困難であった。As described above, the conventional DRAM having the multi-bank structure represented by the SDRAM has DQRA and DQWD.
And the number of circuits and wiring, and I / O line RW
The large load capacity of D becomes a bottleneck. For this reason,
It is extremely difficult to achieve higher speed and further reduce the occupied area as compared with the conventional DRAM.

【００１６】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、回路数、
配線数の増加及び負荷容量の増大を抑えることが可能で
あり、占有面積が少なく、一層の高速化を図ることが可
能な半導体記憶装置を提供しようとするものである。The present invention has been made to solve the above-mentioned problems, and its purpose is to provide the number of circuits,
An object of the present invention is to provide a semiconductor memory device capable of suppressing an increase in the number of wirings and an increase in load capacitance, occupying a small area, and further increasing the speed.

【００１７】[0017]

【課題を解決するための手段】この発明は、上記課題を
解決するため、複数のメモリセルが配列され、選択信号
により１つが選択される複数のバンクと、前記各バンク
に設けられ、選択された前記メモリセルに接続されるデ
ータ線と、前記各バンクに共有され、データを伝送する
共有データ線と、前記各バンクのデータ線と前記共有デ
ータ線の間にそれぞれ設けられ、選択信号に応じて前記
バンクのデータ線を前記共有データ線に接続する複数の
スイッチと、前記共有データ線に接続され、前記メモリ
セルから読出されたデータを増幅する増幅器と、前記増
幅器に接続され、前記増幅器によって増幅されたデータ
を外部に伝送する配線とを有している。In order to solve the above problems, the present invention provides a plurality of banks in which a plurality of memory cells are arranged, one of which is selected by a selection signal, and a bank which is provided and selected in each bank. A data line connected to the memory cell; a shared data line shared by the banks for transmitting data; and a shared data line provided between the data lines of the banks and the shared data line, respectively, depending on a selection signal. A plurality of switches for connecting a data line of the bank to the shared data line, an amplifier connected to the shared data line for amplifying data read from the memory cell, and an amplifier connected to the amplifier, And wiring for transmitting the amplified data to the outside.

【００１８】前記各バンクは複数のサブアレイを含み、
前記データ線は各サブアレイに設けられている。前記共
有データ線及び前記配線に接続され、外部から配線に入
力されたデータを前記共有データ線に転送する書込み回
路をさらに有している。Each bank includes a plurality of sub-arrays,
The data line is provided in each sub-array. The write circuit further includes a write circuit that is connected to the shared data line and the wiring and that transfers data input to the wiring from the outside to the shared data line.

【００１９】前記各バンクのデータ線及び前記配線に接
続され、外部から前記配線に入力されたデータを前記各
バンクのデータ線に転送する複数の書込み回路をさらに
有している。It further comprises a plurality of write circuits which are connected to the data lines of the respective banks and the wirings and transfer the data inputted from the outside to the wirings to the data lines of the respective banks.

【００２０】前記各バンクは前記メモリセルが接続され
るビット線方向に並べて配置され、前記共有データ線は
前記各バンクに沿って配置されている。前記各バンクは
前記メモリセルが接続されるビット線と直交方向に並べ
て配置され、前記共有データ線は前記各バンクの相互間
に配置されている。The banks are arranged side by side in the bit line direction to which the memory cells are connected, and the shared data lines are arranged along the banks. The banks are arranged side by side in a direction orthogonal to the bit lines to which the memory cells are connected, and the shared data line is arranged between the banks.

【００２１】前記配線に接続されたデータの入力回路及
び出力回路をさらに有している。また、この発明は、複
数のメモリセルが配列され、選択信号により１つが選択
される第１、第２のバンクと、前記第１、第２のバンク
にそれぞれ設けられ、選択された前記メモリセルに接続
される少なくとも１つの第１のデータ線と、前記第１、
第２のバンクにそれぞれ設けられ、前記第１のデータ線
に直交して配置された少なくとも１つの第２のデータ線
と、前記第１、第２のバンクにそれぞれ設けられ、前記
第１のデータ線と第２のデータ線とを接続する少なくと
も１つの第１のスイッチと、前記第１、第２のバンクの
相互間に配置され、前記各バンクに共有される少なくと
も１つの共有データ線と、前記第１のバンクの第２のデ
ータ線と前記共有データ線の一端間に設けられ、前記選
択信号に応じて第１のバンクの第２のデータ線を前記共
有データ線に接続する第２のスイッチと、前記第２のバ
ンクの第２のデータ線と前記共有データ線の他端間に設
けられ、前記選択信号に応じて第２のバンクの第２のデ
ータ線を前記共有データ線に接続する第３のスイッチ
と、前記第１、第２のバンクの相互間に配置されるとと
もに、前記共有データ線に接続され、前記メモリセルか
ら読出されたデータを増幅する増幅器と、前記第１、第
２のバンクの相互間に配置され、前記増幅器によって増
幅されたデータを外部に伝送する配線とを有している。It further has an input circuit and an output circuit for data connected to the wiring. Further, according to the present invention, a plurality of memory cells are arranged, first and second banks, one of which is selected by a selection signal, and the selected memory cells, which are respectively provided in the first and second banks. At least one first data line connected to the first data line;
At least one second data line provided in each of the second banks and arranged orthogonally to the first data lines; and each of the first data provided in each of the first and second banks. At least one first switch that connects a line to a second data line, and at least one shared data line that is arranged between the first and second banks and is shared by each bank; A second data line which is provided between the second data line of the first bank and one end of the shared data line and which connects the second data line of the first bank to the shared data line in response to the selection signal. A switch and a second data line of the second bank and another end of the shared data line, the second data line of the second bank being connected to the shared data line in response to the selection signal. And a third switch, and the first and second switches An amplifier arranged between the banks and connected to the shared data line for amplifying data read from the memory cell, and arranged between the first and second banks, the amplifier And wiring for transmitting the amplified data to the outside.

【００２２】前記第１、第２のバンクは複数のサブアレ
イを含み、前記データ線は各サブアレイに設けられてい
る。前記共有データ線及び前記配線に接続され、外部か
ら入力されたデータを前記メモリセルに書込む前記各バ
ンクで共有の書込み回路をさらに有している。The first and second banks include a plurality of sub-arrays, and the data line is provided in each sub-array. A write circuit, which is connected to the shared data line and the wiring, is shared by the banks for writing data input from the outside into the memory cell.

【００２３】前記第１、第２のバンクの前記第２のデー
タ線及び前記配線に接続され、外部入力データを前記メ
モリセルに書込む複数の書込み回路をさらに有してい
る。前記配線に接続されたデータの入力回路及び出力回
路をさらに有している。It further has a plurality of write circuits connected to the second data lines and the wirings of the first and second banks and writing external input data into the memory cells. It further has a data input circuit and a data output circuit connected to the wiring.

【００２４】前記増幅器は出力配線に接続され、前記書
込み回路は入力配線に接続されている。また、この発明
は、複数のメモリセル、これらメモリセルに接続された
ビット線を有し、ビット線の方向と直交方向に離れて配
置され、選択信号により１つが選択される第１、第２の
バンクと、前記各バンクに設けられ、前記ビット線と直
交して配置された少なくとも１つのデータ線と、前記第
１、第２のバンクの相互間に配置され、前記第１、第２
のバンクで共有される共有データ線と、前記第１のバン
クのデータ線と前記共有データ線の一端との間に設けら
れ、前記選択信号に応じて前記第１のバンクのデータ線
を前記共有データ線に接続する第１のスイッチと、前記
第２のバンクのデータ線と前記共有データ線の他端との
間に設けられ、前記選択信号に応じて前記バンクのデー
タ線を前記共有データ線に接続する第２のスイッチと、
前記第１、第２のバンクの相互間に配置されるととも
に、前記共有データ線に接続され、前記メモリセルから
読出されたデータを増幅する前記第１、第２のバンクで
共有される増幅器と、前記第１、第２のバンクの相互間
に配置されるとともに、前記増幅器に接続され、増幅器
によって増幅されたデータを外部に伝送する配線とを有
している。The amplifier is connected to the output wiring and the write circuit is connected to the input wiring. Further, the present invention has a plurality of memory cells, bit lines connected to these memory cells, which are arranged apart from each other in a direction orthogonal to the direction of the bit lines, and one of which is selected by a selection signal. Bank, at least one data line provided in each of the banks and arranged orthogonal to the bit line, and the first and second banks, and the first and second banks.
A shared data line shared by the first bank and the data line of the first bank and one end of the shared data line, and the shared data line of the first bank is shared according to the selection signal. A first switch connected to a data line and a data line of the second bank and the other end of the shared data line are provided, and the data line of the bank is connected to the shared data line in response to the selection signal. A second switch connected to
An amplifier which is disposed between the first and second banks and which is connected to the shared data line and which amplifies the data read from the memory cell and which is shared by the first and second banks; , A wiring that is arranged between the first and second banks and that is connected to the amplifier and that transmits the data amplified by the amplifier to the outside.

【００２５】前記第１、第２のバンクは複数のサブアレ
イを含み、前記データ線は各サブアレイに設けられてい
る。前記共有データ線及び前記配線に接続され、外部か
ら配線に入力されたデータを前記共有データ線に転送す
る前記第１、第２のバンクに共有の書込み回路をさらに
有している。The first and second banks include a plurality of sub-arrays, and the data line is provided in each sub-array. A write circuit shared by the first and second banks, which is connected to the shared data line and the wiring and transfers data input to the wiring from the outside to the shared data line, is further provided.

【００２６】前記第１のバンクのデータ線と前記配線に
接続され、外部から配線に入力されたデータを前記第１
のバンクのデータ線に転送する第１の書込み回路と、前
記第２のバンクのデータ線と前記配線に接続され、外部
から配線に入力されたデータを前記第２のバンクのデー
タ線に転送する第２の書込み回路とをさらに有してい
る。The data connected to the data line of the first bank and the wiring and externally input to the wiring is transferred to the first line.
Connected to the data lines of the second bank and the data lines of the second bank, and the data input from the outside to the data lines of the second bank are transferred to the data lines of the second bank. And a second writing circuit.

【００２７】前記第１のスイッチに接続され、前記選択
信号とデータの読み出し信号とに応じて前記第１のスイ
ッチを制御する第１の論理回路と、前記第２のスイッチ
に接続され、前記選択信号の反転信号と前記データの読
み出し信号とに応じて前記第２のスイッチを制御する第
２の論理回路とをさらに有している。A first logic circuit connected to the first switch and controlling the first switch in response to the selection signal and a data read signal, and a second logic circuit connected to the second switch to select the selection signal. It further has a 2nd logic circuit which controls the 2nd switch according to an inversion signal of a signal, and a read-out signal of the above-mentioned data.

【００２８】前記配線にはデータの入力回路及び出力回
路が接続されている。また、この発明は、複数のメモリ
セルが配列され、選択信号により１つが選択される第
１、第２のバンクと、前記第１のバンクに設けられ、選
択されたメモリセルに接続される少なくとも１つの第１
のデータ線と、前記第１のバンクに設けられ、前記第１
のデータ線に直交して配置された少なくとも１つの第２
のデータ線と、前記第１のバンクに設けられ、前記第１
のデータ線と第２のデータ線とを接続する少なくとも１
つの第１のスイッチと、前記第２のバンクに設けられ、
選択されたメモリセルに接続される少なくとも１つの第
３のデータ線と、前記第２のバンクに設けられ、前記第
３のデータ線に直交して配置された少なくとも１つの第
４のデータ線と、前記第２のバンクに設けられ、前記第
３のデータ線と第４のデータ線とを接続する少なくとも
１つの第２のスイッチと、前記第１、第２のバンクの相
互間に配置され、前記第１、第２のバンクで共有される
少なくとも１つの共有データ線と、前記第１のバンクの
第２のデータ線と前記共有データ線の一端との間に設け
られ、前記選択信号に応じて前記第１のバンクの第２の
データ線を前記共有データ線に接続する第３のスイッチ
と、前記第２のバンクの第４のデータ線と前記共有デー
タ線の他端との間に設けられ、前記選択信号に応じて前
記第２のバンクの第４のデータ線を前記共有データ線に
接続する第４のスイッチと、前記第１、第２のバンクの
相互間に配置されるとともに、前記共有データ線に接続
され、前記メモリセルから読出されたデータを増幅する
前記第１、第２のバンクで共有される増幅器と、前記第
１、第２のバンクの相互間に配置され、前記増幅器によ
って増幅されたデータを外部に伝送する配線とを有して
いる。A data input circuit and a data output circuit are connected to the wiring. Further, according to the present invention, a plurality of memory cells are arranged, one of which is selected by a selection signal, and a second bank, and at least one memory cell which is provided in the first bank and is connected to the selected memory cell. One first
Data line and the first bank,
At least one second arranged orthogonal to the data lines of
Data line and the first bank,
At least one for connecting the second data line to the second data line
Two first switches and the second bank,
At least one third data line connected to the selected memory cell, and at least one fourth data line provided in the second bank and arranged orthogonal to the third data line; At least one second switch provided in the second bank and connecting the third data line and the fourth data line, and arranged between the first and second banks, It is provided between at least one shared data line shared by the first and second banks and one end of the second data line of the first bank and the shared data line, and is provided in response to the selection signal. And a third switch for connecting the second data line of the first bank to the shared data line, and a fourth switch of the second bank and the other end of the shared data line. Of the second bank in response to the selection signal. A fourth switch for connecting four data lines to the shared data line and the first and second banks are arranged between each other and connected to the shared data line and read from the memory cell. An amplifier shared by the first and second banks for amplifying data and a wiring arranged between the first and second banks for transmitting the data amplified by the amplifier to the outside are provided. doing.

【００２９】前記第１、第２のバンクは複数のサブアレ
イを含み、前記データ線は各サブアレイに設けられてい
る。前記共有データ線及び前記配線に接続され、外部か
ら配線に入力されたデータを前記共有データ線に転送す
る前記第１、第２のバンクに共有の書込み回路をさらに
有している。The first and second banks include a plurality of sub-arrays, and the data line is provided in each sub-array. A write circuit shared by the first and second banks, which is connected to the shared data line and the wiring and transfers data input to the wiring from the outside to the shared data line, is further provided.

【００３０】前記第１のバンクの第２のデータ線と前記
配線に接続され、外部から配線に入力されたデータを前
記第１のバンクの第２のデータ線に転送する第１の書込
み回路と、前記第２のバンクの第４のデータ線と前記配
線に接続され、外部から配線に入力されたデータを前記
第２のバンクの第４のデータ線に転送する第２の書込み
回路とをさらに有している。A first write circuit connected to the second data line of the first bank and the wiring, for transferring data inputted from the outside to the wiring to the second data line of the first bank; A second write circuit connected to the fourth data line of the second bank and the wiring, for transferring data input to the wiring from the outside to the fourth data line of the second bank. Have

【００３１】前記第３のスイッチに接続され、前記選択
信号とデータの読み出し信号とに応じて前記第３のスイ
ッチを制御する第１の論理回路と、前記第４のスイッチ
に接続され、前記選択信号の反転信号と前記データの読
み出し信号とに応じて前記第４のスイッチを制御する第
２の論理回路とをさらに有している。前記配線にはデー
タの入力回路及び出力回路が接続されている。A first logic circuit connected to the third switch and controlling the third switch according to the selection signal and a data read signal, and a fourth logic switch connected to the fourth switch are provided. It further has a 2nd logic circuit which controls the 4th switch according to an inversion signal of a signal, and a read-out signal of the above-mentioned data. A data input circuit and a data output circuit are connected to the wiring.

【００３２】[0032]

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。図１、図２は、この発
明の第１の実施例を示すものであり、図８、図９と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。図１は回路構成を示し、図２は半導体装置の概略
的なレイアウトを示している。Embodiments of the present invention will be described below with reference to the drawings. 1 and 2 show a first embodiment of the present invention. The same parts as those in FIGS. 8 and 9 are designated by the same reference numerals, and only different parts will be described. FIG. 1 shows a circuit configuration, and FIG. 2 shows a schematic layout of a semiconductor device.

【００３３】第１、第２のバンクＢＫ０、ＢＫ１はメモ
リチップ１０のビット線方向に並べて配置されている。
各バンクＢＫ０、ＢＫ１のメモリセルアレイは４つのサ
ブアレイ１２によって構成されている。各サブアレイに
はデータ線が配置されている。図１には、第１のバンク
ＢＫ０のデータ線ＤＱ０、／ＤＱ０、第２のバンクＢＫ
１のデータ線ＤＱ１、／ＤＱ１のみを示している。前記
第１のバンクＢＫ０の各データ線ＤＱ０、／ＤＱ０は、
それぞれ第１のスイッチゲートＳＷ０を介して共有デー
タ線ＤＱＹに接続される。これら第１のスイッチゲート
ＳＷ０はバンクセレクト信号ＢＳ（０／１）に応じて選
択される。第２のバンクＢＫ１の各データ線ＤＱ１、／
ＤＱ１は、それぞれ第２のスイッチゲートＳＷ１を介し
て前記共有データ線ＤＱＹに接続される。これら第２の
スイッチゲートＳＷ１はバンクセレクト信号ＢＳ（１／
０）に応じて選択される。各スイッチゲートＳＷ０、Ｓ
Ｗ１は、それぞれ例えば１つのデータ線について１又は
２個のトランジスタによって構成される。図１にはスイ
ッチＳＷ１を２個のトランスファゲートにより構成した
例を示している。第１、第２のスイッチゲートＳＷ０、
ＳＷ１はバンクセレクト信号ＢＳに応じて相補的に動作
される。このため、第１、第２のバンクＢＫ０、ＢＫ１
のデータ線ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１が同時
に共有データ線ＤＱＹに接続されることはない。また、
ＳＤＲＡＭに代表されるマルチバンク構成の高速メモリ
は、全ての動作が基本クロックに同期したコマンド入力
方式により制御される。したがって、データの書き込み
と読出しは、同時に、あるいは同一サイクルで実行され
ることはない。The first and second banks BK0 and BK1 are arranged side by side in the bit line direction of the memory chip 10.
The memory cell array of each bank BK0, BK1 is composed of four sub-arrays 12. Data lines are arranged in each sub-array. In FIG. 1, the data lines DQ0 and / DQ0 of the first bank BK0 and the second bank BK are shown.
Only one data line DQ1, / DQ1 is shown. The data lines DQ0 and / DQ0 of the first bank BK0 are
Each is connected to the shared data line DQY via the first switch gate SW0. These first switch gates SW0 are selected according to the bank select signal BS (0/1). Each data line DQ1, / of the second bank BK1
DQ1 is connected to the shared data line DQY via the second switch gate SW1. The second switch gate SW1 is connected to the bank select signal BS (1 /
0). Each switch gate SW0, S
Each W1 is composed of, for example, one or two transistors for one data line. FIG. 1 shows an example in which the switch SW1 is composed of two transfer gates. The first and second switch gates SW0,
SW1 is complementarily operated according to the bank select signal BS. Therefore, the first and second banks BK0, BK1
The data lines DQ0, / DQ0, DQ1, and / DQ1 are never simultaneously connected to the shared data line DQY. Also,
In a high-speed memory having a multi-bank structure represented by SDRAM, all operations are controlled by a command input method in synchronization with a basic clock. Therefore, writing and reading of data are not executed simultaneously or in the same cycle.

【００３４】前記共有データ線ＤＱＹには、ＤＱＲＡ、
ＤＱＷＤが接続され、これらＤＱＲＡ、ＤＱＷＤは、Ｉ
／Ｏ線ＲＷＤｎを介してデータ入力回路ＤＩＢｎ、デー
タ出力回路ＤＯＢｎに接続されている。これらデータ入
力回路ＤＩＢｎ、データ出力回路ＤＯＢｎはピンＤｎに
接続されている。ＤＱＲＡ、ＤＱＷＤ、Ｉ／Ｏ線ＲＷＤ
ｎ、データ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎ
は、図２に示すように、第１、第２のバンクＢＫ０、Ｂ
Ｋ１の相互間に配置されている。但し、図１では、説明
の便宜上、ＤＱＲＡ、ＤＱＷＤ、Ｉ／Ｏ線ＲＷＤｎ、デ
ータ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎを別の
位置に記載している。The shared data line DQY has DQRA,
DQWD is connected, and these DQRA and DQWD are I
It is connected to the data input circuit DIBn and the data output circuit DOBn via the / O line RWDn. The data input circuit DIBn and the data output circuit DOBn are connected to the pin Dn. DQRA, DQWD, I / O line RWD
n, data input circuit DIBn, data output circuit DOBn
As shown in FIG. 2, the first and second banks BK0, B
It is arranged between K1s. However, in FIG. 1, for convenience of description, DQRA, DQWD, I / O line RWDn, data input circuit DIBn, and data output circuit DOBn are shown at different positions.

【００３５】前記ＤＱＲＡは共有データ線ＤＱＹから供
給されるメモリセルの読出しデータを増幅し、Ｉ／Ｏ線
ＲＷＤｎに出力する。このＩ／Ｏ線ＲＷＤｎに転送され
たデータは、データ出力回路ＤＯＢｎに転送され、ピン
Ｄｎに出力される。また、前記データ入力回路ＤＩＢは
ピンＤｎから供給されたデータをＩ／Ｏ線ＲＷＤｎに転
送し、第１、第２のバンクで共有した１個のＤＱＷＤを
介して共有データ線ＤＱＹに出力する。この共有データ
線ＤＱＹに供給されたデータは、例えば第１のスイッチ
ゲートＳＷ０がオン状態である場合、データ線ＤＱ０、
／ＤＱ０に供給される。この後、データ線ＤＱ０、／Ｄ
Ｑ０に接続されたビット線を介してメモリセルへデータ
が書込まれる。The DQRA amplifies read data of the memory cell supplied from the shared data line DQY and outputs it to the I / O line RWDn. The data transferred to the I / O line RWDn is transferred to the data output circuit DOBn and output to the pin Dn. Further, the data input circuit DIB transfers the data supplied from the pin Dn to the I / O line RWDn and outputs the data to the shared data line DQY via one DQWD shared by the first and second banks. The data supplied to the shared data line DQY is the data line DQ0, when the first switch gate SW0 is in the ON state, for example.
/ DQ0. After this, the data lines DQ0, / D
Data is written to the memory cell via the bit line connected to Q0.

【００３６】図３（ａ）はＤＱＲＡの具体的な回路を示
し、図３（ｂ）はＤＱＷＤの具体的な回路を示してい
る。図３（ａ）において、Ｎチャネルトランジスタ３
１、３２は信号φＳＷに応じて、センスアンプＳＡを共
有データ線ＤＱＹ、／ＤＱＹに接続する。センスアンプ
ＳＡはＰチャネルトランジスタ３３、３４、Ｎチャネル
トランジスタ３５、３６、及びＤＱセンスイネーブル信
号ＱＳＥによりセンスアンプＳＡを駆動するＮチャネル
トランジスタ３７によって構成されている。前記センス
アンプＳＡの出力信号はＤＱセンスイネーブル信号ＱＳ
Ｅとともにナンド回路３８、３９に供給される。ナンド
回路３８の出力信号はＰチャネルトランジスタ４０のゲ
ートに供給され、ナンド回路３９の出力信号はインバー
タ回路４１を介してＮチャネルトランジスタ４２のゲー
トに供給される。前記Ｐチャネルトランジスタ４０及び
Ｎチャネルトランジスタ４２はインバータ回路を構成
し、これらトランジスタのドレインにＩ／Ｏ線ＲＷＤが
接続されている。FIG. 3A shows a specific circuit of DQRA, and FIG. 3B shows a specific circuit of DQWD. In FIG. 3A, the N-channel transistor 3
Reference numerals 1 and 32 connect the sense amplifier SA to the shared data lines DQY and / DQY according to the signal φSW. The sense amplifier SA includes P-channel transistors 33 and 34, N-channel transistors 35 and 36, and an N-channel transistor 37 that drives the sense amplifier SA by the DQ sense enable signal QSE. The output signal of the sense amplifier SA is a DQ sense enable signal QS.
It is supplied to the NAND circuits 38 and 39 together with E. The output signal of the NAND circuit 38 is supplied to the gate of the P-channel transistor 40, and the output signal of the NAND circuit 39 is supplied to the gate of the N-channel transistor 42 via the inverter circuit 41. The P-channel transistor 40 and the N-channel transistor 42 form an inverter circuit, and the drains of these transistors are connected to the I / O line RWD.

【００３７】一方、図３（ｂ）において、Ｉ／Ｏ線ＲＷ
ＤはＮチャネルトランジスタ４３のゲート、及びインバ
ータ回路４５、４９の入力端に接続されている。前記イ
ンバータ回路４９の出力端はＮチャネルトランジスタ４
４のゲート、及びインバータ回路４６の入力端に接続さ
れている。インバータ回路４５、４６の出力端はＰチャ
ネルトランジスタ４７、４８のゲートに接続されてい
る。Ｐチャネルトランジスタ４７、４８の電流通路は前
記Ｎチャネルトランジスタ４３、４４の電流通路に接続
され、これらの接続点は共有データ線／ＤＱＹ、ＤＱＹ
にそれぞれ接続される。On the other hand, in FIG. 3B, the I / O line RW
D is connected to the gate of the N-channel transistor 43 and the input ends of the inverter circuits 45 and 49. The output terminal of the inverter circuit 49 is an N-channel transistor 4
4 and the input terminal of the inverter circuit 46. The output terminals of the inverter circuits 45 and 46 are connected to the gates of the P-channel transistors 47 and 48. The current paths of the P-channel transistors 47 and 48 are connected to the current paths of the N-channel transistors 43 and 44, and their connection points are shared data lines / DQY and DQY.
Connected to each other.

【００３８】尚、図１において、破線で示す読出し専用
線ＲＤｎと書込み専用線ＷＤｎは、Ｉ／Ｏ線ＲＷＤｎを
読出しと書込みとに分離した場合を示している。この場
合、メモリセルから読出されたデータはＤＱＲＡからデ
ータ出力回路ＤＯＢへ読出し専用線ＲＤｎを介して供給
され、書込みデータはデータ入力回路ＤＩＢからＤＱＷ
Ｄへ書込み専用線ＷＤｎを介して供給される。この構成
のように、読出し専用線ＲＤｎと書込み専用線ＷＤｎを
別々に配線した場合、配線の本数は増えるが、１本あた
りの負荷が減少するため高速化が可能である。Incidentally, in FIG. 1, the read-only line RDn and the write-only line WDn shown by broken lines show the case where the I / O line RWDn is separated into read and write. In this case, the data read from the memory cell is supplied from DQRA to the data output circuit DOB through the read-only line RDn, and the write data is written from the data input circuit DIB to DQW.
It is supplied to D through a write-only line WDn. When the read-only line RDn and the write-only line WDn are separately wired as in this configuration, the number of wires increases, but the load per wire decreases, so that the speed can be increased.

【００３９】上記第１の実施例によれば、基本クロック
に基づき交互に導通される第１、第２のスイッチゲート
ＳＷ０、ＳＷ１、及びこれら第１、第２のスイッチゲー
トＳＷ０、ＳＷ１に接続された共有データ線ＤＱＹを用
いることにより、ＤＱＲＡ、ＤＱＷＤを第１、第２のバ
ンクＢＫ０、ＢＫ１で共有している。したがって、バン
クインターリーブを容易に実行できる。According to the first embodiment, the first and second switch gates SW0 and SW1 which are alternately conducted based on the basic clock, and the first and second switch gates SW0 and SW1 are connected. By using the shared data line DQY, the DQRA and DQWD are shared by the first and second banks BK0 and BK1. Therefore, bank interleaving can be easily performed.

【００４０】また、ＤＱＲＡ、ＤＱＷＤの数は１つのサ
ブアレイに設けられたＤＱ線対の数と同数でよい。この
ため、従来に比べて多くのトランジスタによって構成さ
れたＤＱＲＡ、ＤＱＷＤの数を削減でき、ＤＱＲＡ、Ｄ
ＱＷＤの占有面積を大幅に削減できる。しかも、各スイ
ッチゲートＳＷ０、ＳＷ１は１つのデータ線について１
又は２個のトランジスタによって構成されているため、
占有面積の増大を抑えることができる。The number of DQRA and DQWD may be the same as the number of DQ line pairs provided in one sub array. Therefore, it is possible to reduce the number of DQRA and DQWD configured by a larger number of transistors as compared with the related art, and to reduce DQRA and DQRA.
The area occupied by the QWD can be significantly reduced. Moreover, each switch gate SW0, SW1 is set to 1 for one data line.
Or because it is composed of two transistors,
It is possible to suppress an increase in occupied area.

【００４１】さらに、Ｉ／Ｏ線ＲＷＤｎはＤＱＲＡ、Ｄ
ＱＷＤとデータ入力回路ＤＩＢ、データ出力回路ＤＯＢ
の間の極僅かな長さでよい。このため、ＤＱＲＡの駆動
負荷を軽減でき、ＤＱＲＡから出力されるフルスイング
する信号を高速に伝送できる。尚、メモリセルから読み
出された微小な電位は図示せぬセンスアンプにより増幅
され、データ線ＤＱ、／ＤＱを介して共通データ線ＤＱ
Ｙに供給される。共通データ線ＤＱＹは第１、第２のバ
ンクＢＫ０、ＢＫ１に沿って配置されているため、大き
な負荷を有している。このため、共通データ線ＤＱＹの
電位が確定するまでには時間がかかる。しかし、ＤＱＲ
Ａは読み出し動作が開始されると直ぐに動作し、共通デ
ータ線ＤＱＹがフルスイングするまで待たないため、Ｄ
ＱＲＡの動作速度に影響はない。Further, the I / O lines RWDn are DQRA, D
QWD, data input circuit DIB, data output circuit DOB
A very small length in between is sufficient. Therefore, the driving load of the DQRA can be reduced, and the full-swing signal output from the DQRA can be transmitted at high speed. The minute potential read from the memory cell is amplified by a sense amplifier (not shown), and the common data line DQ is passed through the data lines DQ and / DQ.
Supplied to Y. Since the common data line DQY is arranged along the first and second banks BK0 and BK1, it has a large load. Therefore, it takes time to determine the potential of the common data line DQY. However, DQR
Since A operates immediately after the read operation is started and does not wait until the common data line DQY swings fully, D
It does not affect the operating speed of QRA.

【００４２】また、Ｉ／Ｏ線ＲＷＤｎを読出し専用線Ｒ
Ｄｎと書込み専用線ＷＤｎに分離した場合であっても、
従来に比べて占有面積を減少できる。しかも、この場
合、負荷を分離できるため、高速性に優れたＳＤＲＡＭ
を実現できる。Further, the I / O line RWDn is connected to the read-only line R
Even if it is separated into Dn and write-only line WDn,
The occupied area can be reduced as compared with the conventional one. Moreover, in this case, since the load can be separated, the SDRAM is excellent in high speed.
Can be realized.

【００４３】図４は、この発明の第２の実施例を示すも
のであり、図１、図２と同一部分には同一符号を付し、
異なる部分についてのみ説明する。第１の実施例では、
第１、第２のバンクＢＫ０、ＢＫ１をメモリチップ１０
のビット線方向に配置した。これに対して、第２の実施
例では、第１、第２のバンクＢＫ０、ＢＫ１をビット線
と直交方向に配置し、前記第１、第２のスイッチゲート
ＳＷ０、ＳＷ１、共有データ線ＤＱＹ、ＤＱＲＡ、ＤＱ
ＷＤ、Ｉ／Ｏ線ＲＷＤｎ、データ入力回路ＤＩＢｎ、デ
ータ出力回路ＤＯＢｎを第１、第２のバンクＢＫ０、Ｂ
Ｋ１の相互間に配置している。FIG. 4 shows a second embodiment of the present invention. The same parts as those in FIGS. 1 and 2 are designated by the same reference numerals,
Only different parts will be described. In the first embodiment,
The first and second banks BK0 and BK1 are connected to the memory chip 10
Are arranged in the bit line direction. On the other hand, in the second embodiment, the first and second banks BK0 and BK1 are arranged in the direction orthogonal to the bit lines, and the first and second switch gates SW0 and SW1 and the shared data line DQY, DQRA, DQ
WD, I / O line RWDn, data input circuit DIBn, and data output circuit DOBn are connected to the first and second banks BK0, B.
It is arranged between K1s.

【００４４】上記構成の第２の実施例によっても第１の
実施例と同様の効果を得ることができる。しかも、第２
の実施例の場合、第１の実施例に比べて共有データ線Ｄ
ＱＹ、Ｉ／Ｏ線ＲＷＤｎを短縮できるため、一層の高速
化及びスペースの有効利用を一層図ることができる。The same effect as that of the first embodiment can be obtained by the second embodiment having the above structure. And the second
In the case of this embodiment, compared with the first embodiment, the shared data line D
Since the QY and I / O lines RWDn can be shortened, the speed can be further increased and the space can be effectively used.

【００４５】図５は、この発明の第３の実施例を示すも
のであり、図４と同一部分には同一符号を付す。第３の
実施例は第１、第２のバンクＢＫ０、ＢＫ１でＤＱＲＡ
を共有し、ＤＱＷＤは第１、第２のバンクＢＫ０、ＢＫ
１に独立して設けた例を示している。すなわち、共有デ
ータ線ＤＱＹにはＤＱＲＡのみが接続されている。第１
のバンクＢＫ０のデータ線ＤＱ０、／ＤＱ０とＩ／Ｏ線
ＲＷＤｎの間、及び第２のバンクＢＫ１のデータ線ＤＱ
１、／ＤＱ１とＩ／Ｏ線ＲＷＤｎの間にはそれぞれＤＱ
ＷＤが接続されている。この構成の場合、ＤＱＷＤの回
路数は従来例と同数となるが、データの書き込み時は第
１、第２のスイッチゲートＳＷ０、ＳＷ１を使用しない
ため、データパスにスイッチゲートの抵抗成分が介在せ
ず、高速なデータ書き込みが可能となる。FIG. 5 shows a third embodiment of the present invention, and the same parts as those in FIG. 4 are designated by the same reference numerals. The third embodiment uses DQRA for the first and second banks BK0 and BK1.
Are shared by the DQWD and the first and second banks BK0 and BK.
1 shows an example provided independently. That is, only DQRA is connected to the shared data line DQY. First
Between the data lines DQ0, / DQ0 and the I / O line RWDn of the second bank BK0, and the data line DQ of the second bank BK1.
1, / DQ1 and I / O line RWDn between DQ
WD is connected. In this configuration, the number of DQWD circuits is the same as in the conventional example, but since the first and second switch gates SW0 and SW1 are not used when writing data, the resistance component of the switch gate is interposed in the data path. Instead, high-speed data writing is possible.

【００４６】また、第１のスイッチゲートＳＷ０には、
例えばアンド回路Ａ０が接続され、第２のスイッチゲー
トＳＷ１には、例えばアンド回路Ａ１が接続される。こ
れらアンド回路Ａ０、Ａ１にはバンクセレクト信号ＢＳ
とデータの読出し時に発生されるリードコマンドＲＣが
それぞれ供給されている。第１、第２のスイッチゲート
ＳＷ０、ＳＷ１は、バンクセレクト信号ＢＳとリードコ
マンドＲＣがともに“１”レベルの場合、導通される。
したがって、データの読出し時のみ共有データ線ＤＱＹ
が使用され、データの書込み時には共有データ線ＤＱＹ
がデータ線ＤＱ、／ＤＱに接続されないため、負荷が軽
減される。Further, the first switch gate SW0 has
For example, the AND circuit A0 is connected, and, for example, the AND circuit A1 is connected to the second switch gate SW1. A bank select signal BS is supplied to the AND circuits A0 and A1.
And a read command RC generated at the time of reading data. The first and second switch gates SW0 and SW1 are rendered conductive when the bank select signal BS and the read command RC are both at "1" level.
Therefore, only when the data is read, the shared data line DQY
Is used, and the shared data line DQY is used when writing data.
Is not connected to the data lines DQ and / DQ, the load is reduced.

【００４７】図６は、この発明の第４の実施例を示すも
のであり、第１乃至第３の実施例と同一部分には同一符
号を付す。第４の実施例は、メモリセルアレイ中のデー
タ線ＤＱ、／ＤＱのレイアウトを改善した例である。上
記第１乃至第３の実施例はメモリセルアレイのサブアレ
イ毎に配置されたデータ線ＤＱ、／ＤＱにスイッチゲー
トを介して共有データ線を接続した。これに対して、第
４の実施例は、各バンク毎に複数の共通データ線（以
下、グローバルデータ線と称す）を配置し、これらグロ
ーバルデータ線とデータ線とをスイッチゲートにより接
続する。さらに、各バンクのグローバルデータ線にスイ
ッチゲートを介して共有データ線ＤＱＹを接続する。FIG. 6 shows a fourth embodiment of the present invention, in which the same parts as those in the first to third embodiments are designated by the same reference numerals. The fourth embodiment is an example in which the layout of the data lines DQ and / DQ in the memory cell array is improved. In the first to third embodiments, the shared data line is connected via the switch gate to the data lines DQ and / DQ arranged for each sub-array of the memory cell array. On the other hand, in the fourth embodiment, a plurality of common data lines (hereinafter referred to as global data lines) are arranged for each bank, and these global data lines and data lines are connected by switch gates. Further, the shared data line DQY is connected to the global data line of each bank via the switch gate.

【００４８】すなわち、第１、第２のバンクＢＫ０、Ｂ
Ｋ１はメモリチップ１０の横方向すなわち、ビット線方
向に配置されている。第１のバンクＢＫ０にはデータ線
ＤＱ、／ＤＱに直交してグローバルデータ線ＧＤＱｍ
０、ＧＤＱｎ０が配置されている。データ線ＤＱ、／Ｄ
Ｑは複数のスイッチゲートＧＬＳＷ０を介して、グロー
バルデータ線ＧＤＱｍ０、ＧＤＱｎ０に接続される。第
２のバンクＢＫ１にはデータ線ＤＱ、／ＤＱに直交して
グローバルデータ線ＧＤＱｍ１、ＧＤＱｎ１が配置され
ている。データ線ＤＱ、／ＤＱはスイッチゲートＧＬＳ
Ｗ１を介して、グローバルデータ線ＧＤＱｍ１、ＧＤＱ
ｎ１に接続される。さらに、前記グローバルデータ線Ｇ
ＤＱｍ０、ＧＤＱｎ０はスイッチゲートＳＷｍ０、ＳＷ
ｎ０にそれぞれ接続され、グローバルデータ線ＧＤＱｍ
１、ＧＤＱｎ１はスイッチゲートＳＷｍ１、ＳＷｎ１に
それぞれ接続されている。スイッチゲートＳＷｍ０、Ｓ
Ｗｎ０とスイッチゲートＳＷｍ１、ＳＷｎ１はバンクセ
レクト信号ＢＳによって相補的に動作される。That is, the first and second banks BK0, B
K1 is arranged in the lateral direction of the memory chip 10, that is, in the bit line direction. In the first bank BK0, the global data line GDQm is orthogonal to the data lines DQ and / DQ.
0 and GDQn0 are arranged. Data line DQ, / D
Q is connected to global data lines GDQm0 and GDQn0 via a plurality of switch gates GLSW0. In the second bank BK1, global data lines GDQm1 and GDQn1 are arranged orthogonal to the data lines DQ and / DQ. Data lines DQ and / DQ are switch gates GLS
Global data lines GDQm1 and GDQ via W1
connected to n1. Further, the global data line G
DQm0 and GDQn0 are switch gates SWm0 and SW
n0 and the global data line GDQm.
1 and GDQn1 are connected to switch gates SWm1 and SWn1, respectively. Switch gate SWm0, S
Wn0 and the switch gates SWm1 and SWn1 are complementarily operated by the bank select signal BS.

【００４９】前記スイッチゲートＳＷｍ０とＳＷｍ１と
の間には共有データ線ＤＱＹｍが接続され、スイッチゲ
ートＳＷｎ０とＳＷｎ１との間には共有データ線ＤＱＹ
ｎが接続されている。前記共有データ線ＤＱＹｍにはＤ
ＱＲＡｍ、ＤＱＷＤｍが接続され、これらＤＱＲＡｍ、
ＤＱＷＤｍは、Ｉ／Ｏ線ＲＷＤｍを介してデータ入力回
路ＤＩＢｍ、データ出力回路ＤＯＢｍに接続されてい
る。これらデータ入力回路ＤＩＢｍ、データ出力回路Ｄ
ＯＢｍはピンＤｍに接続されている。前記共有データ線
ＤＱＹｎにはＤＱＲＡｎ、ＤＱＷＤｎが接続され、これ
らＤＱＲＡｎ、ＤＱＷＤｎは、Ｉ／Ｏ線ＲＷＤｎを介し
てデータ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎに
接続されている。これらデータ入力回路ＤＩＢｎ、デー
タ出力回路ＤＯＢｎはピンＤｎに接続されている。The shared data line DQYm is connected between the switch gates SWm0 and SWm1, and the shared data line DQY is connected between the switch gates SWn0 and SWn1.
n are connected. The shared data line DQYm has a D
QRAm and DQWDm are connected, and these DQRAm,
The DQWDm is connected to the data input circuit DIBm and the data output circuit DOBm via the I / O line RWDm. These data input circuit DIBm and data output circuit D
OBm is connected to pin Dm. DQRAn and DQWDn are connected to the shared data line DQYn, and these DQRAn and DQWDn are connected to a data input circuit DIBn and a data output circuit DOBn via an I / O line RWDn. The data input circuit DIBn and the data output circuit DOBn are connected to the pin Dn.

【００５０】上記構成によれば、第１、第２のバンクＢ
Ｋ０、ＢＫ１をメモリチップ１０のビット線方向に配置
し、各バンクのデータ線をスイッチゲートを介してグロ
ーバルデータ線に接続し、これらグローバルデータ線に
スイッチゲートを介して共有データ線ＤＱＹを接続して
いる。したがって、ＤＱＷＤ、ＤＱＲＡ、データ入力回
路ＤＩＢ、データ入力回路ＤＯＢを全て第１、第２のメ
モリバンクＢＫ０、ＢＫ１の間の領域に配置することが
できる。したがって、Ｉ／Ｏ線ＲＷＤを短縮でき、負荷
を極めて小さく抑えることができる。According to the above configuration, the first and second banks B
K0 and BK1 are arranged in the bit line direction of the memory chip 10, the data line of each bank is connected to the global data line via the switch gate, and the shared data line DQY is connected to these global data lines via the switch gate. ing. Therefore, DQWD, DQRA, the data input circuit DIB, and the data input circuit DOB can all be arranged in the region between the first and second memory banks BK0 and BK1. Therefore, the I / O line RWD can be shortened and the load can be suppressed to be extremely small.

【００５１】さらに、データ線ＤＱ、／ＤＱはメモリセ
ルアレイの内部のみに配置でき、メモリセルアレイの外
部に延出されないため、データ線ＤＱ、／ＤＱを短縮で
きる。したがって、データ線ＤＱ、／ＤＱの負荷容量を
減少でき、信号の伝送速度を一層高速化できる。Furthermore, since the data lines DQ and / DQ can be arranged only inside the memory cell array and do not extend outside the memory cell array, the data lines DQ and / DQ can be shortened. Therefore, the load capacitance of the data lines DQ and / DQ can be reduced, and the signal transmission speed can be further increased.

【００５２】なお、図６において、破線は、Ｉ／Ｏ線Ｒ
ＷＤｍ、ＲＷＤｎを読出し専用線ＲＤｍ、ＤＲｎと書込
み専用線ＷＤｍ、ＷＤｎに分離した場合を示している。
この場合、さらに負荷を削減でき、高速化動作が可能と
なる。In FIG. 6, the broken line is the I / O line R.
It shows a case where WDm and RWDn are separated into read-only lines RDm and DRn and write-only lines WDm and WDn.
In this case, the load can be further reduced and the high speed operation can be performed.

【００５３】図７は、図５を変形したこの発明の第５の
実施例を示すものであり、図５と同一部分には同一符号
を付す。この実施例は、ＤＱＲＡのみを第１、第２のバ
ンクＢＫ０、ＢＫ１で共有し、ＤＱＷＤを各バンクごと
に配置した例を示している。この構成の利点は図５と同
様である。FIG. 7 shows a fifth embodiment of the present invention which is a modification of FIG. 5, and the same parts as those in FIG. 5 are designated by the same reference numerals. In this embodiment, only DQRA is shared by the first and second banks BK0 and BK1, and DQWD is arranged in each bank. The advantage of this configuration is similar to that of FIG.

【００５４】上記第１乃至第５の実施例によれば、ＤＱ
ＲＡ及びＩ／Ｏ線ＲＷＤは、第１、第２のバンクＢＫ
０、ＢＫ１にそれぞれ必要ではなく、バンクセレクト信
号か、バンクセレクト信号とコマンド信号とによって導
通される複数のスイッチゲート、及びこれらスイッチゲ
ートの相互間に設けられた共有データ線を設けることに
より共有できる。According to the first to fifth embodiments, the DQ
RA and I / O line RWD are connected to the first and second banks BK.
0 and BK1 are not necessary, but can be shared by providing a plurality of switch gates that are conducted by a bank select signal or a bank select signal and a command signal, and a shared data line provided between these switch gates. .

【００５５】図６、図７に示すレイアウトの最大の利点
は、ＤＱＲＡ、ＤＱＷＤの総数を大幅に減らせることで
ある。したがって、チップサイズを縮小することが可能
である。The greatest advantage of the layouts shown in FIGS. 6 and 7 is that the total number of DQRA and DQWD can be greatly reduced. Therefore, the chip size can be reduced.

【００５６】上記各実施例において、必要とするＤＱＲ
Ａ、ＤＱＷＤの回路数は次のようになる。ここで、デー
タ線ＤＱの数、メモリ装置内のサブアレイは、図８、図
９と同一と仮定する。In each of the above embodiments, the required DQR
The number of circuits of A and DQWD is as follows. Here, it is assumed that the number of data lines DQ and the sub-array in the memory device are the same as those in FIGS.

【００５７】第１の実施例において、必要とするＤＱＲ
Ａ、ＤＱＷＤの回路数は次式で示すように、４個に削減
できる。 ２（ＤＱＲＡ及びＤＱＷＤ）×２（データ線対）×１
（サブアレイ）×１（バンク共有）＝４ 図４に示す第２の実施例の場合、必要とするＤＱＲＡ、
ＤＱＷＤの回路数は次式で示すように、従来の半分とす
ることができる。In the first embodiment, the required DQR
The number of A and DQWD circuits can be reduced to four as shown in the following equation. 2 (DQRA and DQWD) x 2 (data line pair) x 1
(Sub array) × 1 (shared bank) = 4 In the case of the second embodiment shown in FIG. 4, required DQRA,
The number of DQWD circuits can be halved as compared with the conventional one, as shown in the following equation.

【００５８】２（ＤＱＲＡ及びＤＱＷＤ）×２（データ
線対）×４（サブアレイ）×１（バンク共有）＝１６ 図５に示す第３の実施例では、ＤＱＷＤを共有しないた
め、必要とするＤＱＲＡ、ＤＱＷＤの回路数は次式で示
すように、２４個となる。2 (DQRA and DQWD) × 2 (data line pair) × 4 (sub-array) × 1 (bank sharing) = 16 In the third embodiment shown in FIG. 5, since DQWD is not shared, necessary DQRA is required. , DQWD is 24, as shown in the following equation.

【００５９】［１（ＤＱＲＡ）×２（データ線対）×４
（サブアレイ）×１（バンク共有）］＋［１（ＤＱＷ
Ｄ）×２（ＤＱ対）×４（サブアレイ）×２（バンクご
と）＝２４ 一方、図６に示す第４の実施例では、グローバルデータ
線を設けているため、必要とするＤＱＲＡ、ＤＱＷＤの
回路数は次式で示すように、４個となる。[1 (DQRA) × 2 (data line pair) × 4
(Sub array) x 1 (shared bank)] + [1 (DQW
D) × 2 (DQ pair) × 4 (sub array) × 2 (for each bank) = 24 On the other hand, in the fourth embodiment shown in FIG. 6, since the global data line is provided, the required DQRA and DQWD The number of circuits is four, as shown in the following equation.

【００６０】２（ＤＱＲＡ／ＤＱＷＤ）×２（グローバ
ルデータ線当り）×１（サブアレイ共有）×１（バンク
共有）＝４ また、図７に示す第５の実施例では、グローバルデータ
線を設けているが、ＤＱＷＤは、両バンクで共有しな
い。このため、必要とするＤＱＲＡ、ＤＱＷＤの回路数
は次式で示すように、６個となる。2 (DQRA / DQWD) × 2 (per global data line) × 1 (shared sub-array) × 1 (shared bank) = 4 In the fifth embodiment shown in FIG. 7, a global data line is provided. However, DQWD is not shared by both banks. Therefore, the required number of DQRA and DQWD circuits is six, as shown in the following equation.

【００６１】［１（ＤＱＲＡ）×２（グローバルデータ
線対）×１（サブアレイ）×１（バンク共有）］＋［１
（ＤＱＷＤ）＋２（グローバルデータ線対）×１（サブ
アレイ）×２（バンクごと）＝６ 上記のように、各実施例において、ＤＱＲＡ、ＤＱＷＤ
の回路数を従来例よりはるかに少なくできる。特に、グ
ローバルデータ線を用いることにより、回路数を大幅に
削減できる。なお、この発明は、上記各実施例に限定さ
れるものではなく、種々変形実施可能なことは勿論であ
る。[1 (DQRA) × 2 (global data line pair) × 1 (sub array) × 1 (bank shared)] + [1
(DQWD) +2 (global data line pair) × 1 (sub-array) × 2 (for each bank) = 6 As described above, in each embodiment, DQRA, DQWD
The number of circuits of can be much smaller than the conventional example. In particular, the number of circuits can be significantly reduced by using the global data line. It should be noted that the present invention is not limited to the above-mentioned embodiments, and can be variously modified.

【００６２】[0062]

【発明の効果】以上、詳述したようにこの発明によれ
ば、回路数、配線数の増加及び負荷容量の増大を抑える
ことが可能であり、占有面積が少なく、一層の高速化を
図ることが可能な半導体記憶装置を提供できる。As described above in detail, according to the present invention, it is possible to suppress the increase in the number of circuits, the number of wirings, and the load capacitance, occupy a small area, and further increase the speed. It is possible to provide a semiconductor memory device capable of achieving the above.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の第１の実施例を示すものであり、要
部を示す回路図。FIG. 1 is a circuit diagram showing a main part of the first embodiment of the present invention.

【図２】図１の具体的なレイアウトを示す構成図。FIG. 2 is a configuration diagram showing a specific layout of FIG.

【図３】図３（ａ）は、図１、図２に示すＤＱＲＡを具
体的に示す回路図、図３（ｂ）は、図１、図２に示すＤ
ＱＷＤを具体的に示す回路図。3 (a) is a circuit diagram specifically showing the DQRA shown in FIGS. 1 and 2, and FIG. 3 (b) is a D shown in FIGS.
The circuit diagram which shows QWD concretely.

【図４】この発明の第２の実施例を示すものであり、要
部を示す回路図。FIG. 4 is a circuit diagram showing a main part of the second embodiment of the present invention.

【図５】この発明の第３の実施例を示すものであり、要
部を示す回路図。FIG. 5 is a circuit diagram showing an essential part of the third embodiment of the present invention.

【図６】この発明の第４の実施例を示すものであり、要
部を示す回路図。FIG. 6 is a circuit diagram showing an essential part of a fourth embodiment of the present invention.

【図７】この発明の第５の実施例を示すものであり、要
部を示す回路図。FIG. 7 is a circuit diagram showing an essential part of a fifth embodiment of the present invention.

【図８】従来の半導体記憶装置のレイアウトの一例を示
す構成図。FIG. 8 is a configuration diagram showing an example of a layout of a conventional semiconductor memory device.

【図９】図８の構成を具体的に示す回路図。9 is a circuit diagram specifically showing the configuration of FIG.

【図１０】従来の半導体記憶装置の他の例を示すもので
あり、要部を示す回路図。FIG. 10 is a circuit diagram showing another example of a conventional semiconductor memory device and showing a main part.

【図１１】図８、図９の動作を説明するものであり、要
部を示す回路図。FIG. 11 is a circuit diagram illustrating an essential part for explaining the operation of FIGS. 8 and 9;

【図１２】図８、図９の動作を説明するために示すタイ
ミングチャート。FIG. 12 is a timing chart shown for explaining the operation of FIGS. 8 and 9.

【図１３】従来の半導体記憶装置の他の例を示すもので
あり、要部を示す回路図。FIG. 13 is a circuit diagram showing another example of a conventional semiconductor memory device and showing a main part.

【符号の説明】[Explanation of symbols]

１…チップ、 ＢＫ０、ＢＫ１…第１、第２のバンク、 ＤＱ０、／ＤＱ０…データ線、 ＳＷ０、ＳＷ１、ＧＬＳＷ０、ＧＬＳＷ１、ＳＷｍ０、
ＳＷｎ０、ＳＷｍ１、ＳＷｎ１…スイッチゲート、 ＤＱＹ…共有データ線、 ＲＷＤｎ…Ｉ／Ｏ線、 ＤＱＲＡ、ＤＱＲＡｎ…読出し増幅器、 ＤＱＷＤ、ＤＱＷＤｎ…書込み駆動回路、 ＧＤＱｍ０、ＧＤＱｎ０、ＧＤＱｍ１、ＧＤＱｎ１…グ
ローバルデータ線。1 ... Chip, BK0, BK1 ... First and second banks, DQ0, / DQ0 ... Data line, SW0, SW1, GLSW0, GLSW1, SWm0,
SWn0, SWm1, SWn1 ... Switch gate, DQY ... Shared data line, RWDn ... I / O line, DQRA, DQRAn ... Read amplifier, DQWD, DQWDn ... Write drive circuit, GDQm0, GDQn0, GDQm1, GDQn1 ... Global data line.

Claims (25)

【特許請求の範囲】[Claims] 【請求項１】 複数のメモリセルがそれぞれ配列され、
選択信号により１つが選択される複数のバンクと、 前記各バンクに設けられ、選択された前記メモリセルに
接続されるデータ線と、 前記各バンクに共有され、データを伝送する共有データ
線と、 前記各バンクのデータ線と前記共有データ線の間にそれ
ぞれ設けられ、選択信号に応じて前記バンクのデータ線
を前記共有データ線に接続する複数のスイッチと、 前記共有データ線に接続され、前記メモリセルから読出
されたデータを増幅する増幅器と、 前記増幅器に接続され、前記増幅器によって増幅された
データを外部に伝送する配線とを具備することを特徴と
する半導体記憶装置。1. A plurality of memory cells are respectively arranged,
A plurality of banks, one of which is selected by a selection signal; a data line provided in each of the banks and connected to the selected memory cell; a shared data line shared by the banks and transmitting data; A plurality of switches that are respectively provided between the data line of each bank and the shared data line and that connect the data line of the bank to the shared data line in response to a selection signal; and are connected to the shared data line, A semiconductor memory device comprising: an amplifier that amplifies data read from a memory cell; and a wiring that is connected to the amplifier and that transmits the data amplified by the amplifier to the outside. 【請求項２】 前記各バンクは複数のサブアレイを含
み、前記データ線は各サブアレイに設けられることを特
徴とする請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein each bank includes a plurality of sub-arrays, and the data line is provided in each sub-array. 【請求項３】 前記共有データ線及び前記配線に接続さ
れ、外部から配線に入力されたデータを前記共有データ
線に転送する書込み回路をさらに具備することを特徴と
する請求項１記載の半導体記憶装置。3. The semiconductor memory according to claim 1, further comprising a write circuit that is connected to the shared data line and the wiring and transfers data input to the wiring from the outside to the shared data line. apparatus. 【請求項４】 前記各バンクのデータ線及び前記配線に
接続され、外部から前記配線に入力されたデータを前記
各バンクのデータ線に転送する複数の書込み回路をさら
に具備することを特徴とする請求項１記載の半導体記憶
装置。4. The memory device further comprises a plurality of write circuits connected to the data lines of the respective banks and the wirings and transferring data inputted from the outside to the wirings to the data lines of the respective banks. The semiconductor memory device according to claim 1. 【請求項５】 前記各バンクは前記メモリセルが接続さ
れるビット線方向に並べて配置され、前記共有データ線
は前記各バンクに沿って配置されることを特徴とする請
求項１記載の半導体記憶装置。5. The semiconductor memory according to claim 1, wherein the banks are arranged side by side in a bit line direction to which the memory cells are connected, and the shared data lines are arranged along the banks. apparatus. 【請求項６】 前記各バンクは前記メモリセルが接続さ
れるビット線と直交方向に並べて配置され、前記共有デ
ータ線は前記各バンクの相互間に配置されることを特徴
とする請求項１記載の半導体記憶装置。6. The bank according to claim 1, wherein the banks are arranged in a direction orthogonal to a bit line to which the memory cell is connected, and the shared data line is arranged between the banks. Semiconductor memory device. 【請求項７】 前記配線に接続されたデータの入力回路
及び出力回路をさらに具備することを特徴とする請求項
６記載の半導体記憶装置。7. The semiconductor memory device according to claim 6, further comprising a data input circuit and a data output circuit connected to the wiring. 【請求項８】 複数のメモリセルが配列され、選択信号
により１つが選択される第１、第２のバンクと、 前記第１、第２のバンクにそれぞれ設けられ、選択され
た前記メモリセルに接続される少なくとも１つの第１の
データ線と、 前記第１、第２のバンクにそれぞれ設けられ、前記第１
のデータ線に直交して配置された少なくとも１つの第２
のデータ線と、 前記第１、第２のバンクにそれぞれ設けられ、前記第１
のデータ線と第２のデータ線とを接続する少なくとも１
つの第１のスイッチと、 前記第１、第２のバンクの相互間に配置され、前記各バ
ンクに共有される少なくとも１つの共有データ線と、 前記第１のバンクの第２のデータ線と前記共有データ線
の一端間に設けられ、前記選択信号に応じて第１のバン
クの第２のデータ線を前記共有データ線に接続する第２
のスイッチと、 前記第２のバンクの第２のデータ線と前記共有データ線
の他端間に設けられ、前記選択信号に応じて第２のバン
クの第２のデータ線を前記共有データ線に接続する第３
のスイッチと、 前記第１、第２のバンクの相互間に配置されるととも
に、前記共有データ線に接続され、前記メモリセルから
読出されたデータを増幅する増幅器と、 前記第１、第２のバンクの相互間に配置され、前記増幅
器によって増幅されたデータを外部に伝送する配線とを
具備することを特徴とする半導体記憶装置。8. A plurality of memory cells are arranged, and first and second banks, one of which is selected by a selection signal, and memory cells which are respectively provided in the first and second banks and are selected. At least one first data line connected to each of the first and second banks;
At least one second arranged orthogonal to the data lines of
Of data lines and the first and second banks, respectively.
At least one for connecting the second data line to the second data line
One first switch, at least one shared data line disposed between the first and second banks and shared by each bank, a second data line of the first bank, and A second data line which is provided between one ends of the shared data line and which connects the second data line of the first bank to the shared data line in response to the selection signal;
Switch and the second data line of the second bank and the other end of the shared data line, the second data line of the second bank is set to the shared data line in response to the selection signal. Third to connect
Switch and an amplifier that is arranged between the first and second banks and that is connected to the shared data line and amplifies data read from the memory cell; A semiconductor memory device, comprising: a wiring arranged between the banks, for transmitting data amplified by the amplifier to the outside. 【請求項９】 前記第１、第２のバンクは複数のサブア
レイを含み、前記データ線は各サブアレイに設けられる
ことを特徴とする請求項８記載の半導体記憶装置。9. The semiconductor memory device according to claim 8, wherein the first and second banks include a plurality of sub-arrays, and the data line is provided in each sub-array. 【請求項１０】 前記共有データ線及び前記配線に接続
され、外部から入力されたデータを前記メモリセルに書
込む前記各バンクで共有の書込み回路をさらに具備する
ことを特徴とする請求項８記載の半導体記憶装置。10. The shared write circuit connected to the shared data line and the line, the write circuit being shared by each bank for writing data input from the outside to the memory cell. Semiconductor memory device. 【請求項１１】 前記第１、第２のバンクの前記第２の
データ線及び前記配線に接続され、外部入力データを前
記メモリセルに書込む複数の書込み回路をさらに具備す
ることを特徴とする請求項８記載の半導体記憶装置。11. The memory device further comprises a plurality of write circuits connected to the second data lines and the wirings of the first and second banks and writing external input data to the memory cells. The semiconductor memory device according to claim 8. 【請求項１２】 前記配線に接続されたデータの入力回
路及び出力回路をさらに具備することを特徴とする請求
項１１記載の半導体記憶装置。12. The semiconductor memory device according to claim 11, further comprising a data input circuit and a data output circuit connected to the wiring. 【請求項１３】 前記増幅器は出力配線に接続され、前
記書込み回路は入力配線に接続されることを特徴とする
請求項８記載の半導体記憶装置。13. The semiconductor memory device according to claim 8, wherein the amplifier is connected to an output wiring and the write circuit is connected to an input wiring. 【請求項１４】 複数のメモリセル、これらメモリセル
に接続されたビット線を有し、ビット線の方向と直交方
向に離れて配置され、選択信号により１つが選択される
第１、第２のバンクと、 前記各バンクに設けられ、前記ビット線と直交して配置
された少なくとも１つのデータ線と、 前記第１、第２のバンクの相互間に配置され、前記第
１、第２のバンクで共有される共有データ線と、 前記第１のバンクのデータ線と前記共有データ線の一端
との間に設けられ、前記選択信号に応じて前記第１のバ
ンクのデータ線を前記共有データ線に接続する第１のス
イッチと、 前記第２のバンクのデータ線と前記共有データ線の他端
との間に設けられ、前記選択信号に応じて前記バンクの
データ線を前記共有データ線に接続する第２のスイッチ
と、 前記第１、第２のバンクの相互間に配置されるととも
に、前記共有データ線に接続され、前記メモリセルから
読出されたデータを増幅する前記第１、第２のバンクで
共有される増幅器と、 前記第１、第２のバンクの相互間に配置されるととも
に、前記増幅器に接続され、増幅器によって増幅された
データを外部に伝送する配線とを具備することを特徴と
する半導体記憶装置。14. A first and second memory cell having a plurality of memory cells and bit lines connected to these memory cells, which are arranged apart from each other in a direction orthogonal to the direction of the bit lines and one of which is selected by a selection signal. A bank, at least one data line provided in each of the banks and arranged orthogonal to the bit lines, and arranged between the first and second banks, and the first and second banks Shared data line and a data line of the first bank and one end of the shared data line, the data line of the first bank is connected to the shared data line according to the selection signal. A first switch connected to the shared data line and a data line of the second bank and the other end of the shared data line, the data line of the bank being connected to the shared data line in response to the selection signal. The second switch to An amplifier which is arranged between the first and second banks and which is connected to the shared data line and which amplifies the data read from the memory cell and which is shared by the first and second banks; A semiconductor memory device comprising: a wiring arranged between the first and second banks, connected to the amplifier, and transmitting data amplified by the amplifier to the outside. 【請求項１５】 前記第１、第２のバンクは複数のサブ
アレイを含み、前記データ線は各サブアレイに設けられ
ることを特徴とする請求項１４記載の半導体記憶装置。15. The semiconductor memory device according to claim 14, wherein the first and second banks include a plurality of sub-arrays, and the data line is provided in each sub-array. 【請求項１６】 前記共有データ線及び前記配線に接続
され、外部から配線に入力されたデータを前記共有デー
タ線に転送する前記第１、第２のバンクに共有の書込み
回路をさらに具備することを特徴とする請求項１４記載
の半導体記憶装置。16. The shared write circuit is further provided in the first and second banks, which is connected to the shared data line and the wiring and transfers data input to the wiring from the outside to the shared data line. 15. The semiconductor memory device according to claim 14, wherein: 【請求項１７】 前記第１のバンクのデータ線と前記配
線に接続され、外部から配線に入力されたデータを前記
第１のバンクのデータ線に転送する第１の書込み回路
と、 前記第２のバンクのデータ線と前記配線に接続され、外
部から配線に入力されたデータを前記第２のバンクのデ
ータ線に転送する第２の書込み回路とをさらに具備する
ことを特徴とする請求項１４記載の半導体記憶装置。17. A first write circuit, which is connected to the data line of the first bank and the wiring, and which transfers data inputted to the wiring from the outside to the data line of the first bank, the second writing circuit. 15. A second write circuit connected to the data line of the bank and the wiring, which transfers data input from the outside to the wiring to the data line of the second bank. The semiconductor memory device described. 【請求項１８】 前記第１のスイッチに接続され、前記
選択信号とデータの読み出し信号とに応じて前記第１の
スイッチを制御する第１の論理回路と、 前記第２のスイッチに接続され、前記選択信号の反転信
号と前記データの読み出し信号とに応じて前記第２のス
イッチを制御する第２の論理回路とをさらに具備するこ
とを特徴とする請求項１４記載の半導体記憶装置。18. A first logic circuit that is connected to the first switch and controls the first switch according to the selection signal and a data read signal, and is connected to the second switch. 15. The semiconductor memory device according to claim 14, further comprising a second logic circuit that controls the second switch according to an inverted signal of the selection signal and a read signal of the data. 【請求項１９】 前記配線にはデータの入力回路及び出
力回路が接続されることを特徴とする請求項１７記載の
半導体記憶装置。19. The semiconductor memory device according to claim 17, wherein a data input circuit and a data output circuit are connected to the wiring. 【請求項２０】 複数のメモリセルが配列され、選択信
号により１つが選択される第１、第２のバンクと、 前記第１のバンクに設けられ、選択されたメモリセルに
接続される少なくとも１つの第１のデータ線と、 前記第１のバンクに設けられ、前記第１のデータ線に直
交して配置された少なくとも１つの第２のデータ線と、 前記第１のバンクに設けられ、前記第１のデータ線と第
２のデータ線とを接続する少なくとも１つの第１のスイ
ッチと、 前記第２のバンクに設けられ、選択されたメモリセルに
接続される少なくとも１つの第３のデータ線と、 前記第２のバンクに設けられ、前記第３のデータ線に直
交して配置された少なくとも１つの第４のデータ線と、 前記第２のバンクに設けられ、前記第３のデータ線と第
４のデータ線とを接続する少なくとも１つの第２のスイ
ッチと、 前記第１、第２のバンクの相互間に配置され、前記第
１、第２のバンクで共有される少なくとも１つの共有デ
ータ線と、 前記第１のバンクの第２のデータ線と前記共有データ線
の一端との間に設けられ、前記選択信号に応じて前記第
１のバンクの第２のデータ線を前記共有データ線に接続
する第３のスイッチと、 前記第２のバンクの第４のデータ線と前記共有データ線
の他端との間に設けられ、前記選択信号に応じて前記第
２のバンクの第４のデータ線を前記共有データ線に接続
する第４のスイッチと、 前記第１、第２のバンクの相互間に配置されるととも
に、前記共有データ線に接続され、前記メモリセルから
読出されたデータを増幅する前記第１、第２のバンクで
共有される増幅器と、 前記第１、第２のバンクの相互間に配置され、前記増幅
器によって増幅されたデータを外部に伝送する配線とを
具備することを特徴とする半導体記憶装置。20. First and second banks in which a plurality of memory cells are arranged and one of which is selected by a selection signal, and at least one which is provided in the first bank and is connected to the selected memory cell One first data line, at least one second data line provided in the first bank and arranged orthogonal to the first data line, and provided in the first bank, At least one first switch connecting the first data line and the second data line, and at least one third data line provided in the second bank and connected to the selected memory cell And at least one fourth data line provided in the second bank and arranged orthogonal to the third data line, and provided in the second bank and the third data line. Connect to the 4th data line At least one second switch, at least one shared data line disposed between the first and second banks and shared by the first and second banks, and the first bank A third switch that is provided between the second data line of the first bank and one end of the shared data line, and that connects the second data line of the first bank to the shared data line in response to the selection signal. , A fourth data line of the second bank is provided between the fourth data line of the second bank and the other end of the shared data line, and the fourth data line of the second bank is changed to the shared data line according to the selection signal. A fourth switch to be connected and the first and second banks are arranged between the first and second banks and are connected to the shared data line to amplify the data read from the memory cell. An amplifier shared by a bank of Disposed therebetween of the second bank, the semiconductor memory device characterized by comprising a wiring for transmitting the amplified data to the outside by the amplifier. 【請求項２１】 前記第１、第２のバンクは複数のサブ
アレイを含み、前記データ線は各サブアレイに設けられ
ることを特徴とする請求項２０記載の半導体記憶装置。21. The semiconductor memory device according to claim 20, wherein the first and second banks include a plurality of sub-arrays, and the data line is provided in each sub-array. 【請求項２２】 前記共有データ線及び前記配線に接続
され、外部から配線に入力されたデータを前記共有デー
タ線に転送する前記第１、第２のバンクに共有の書込み
回路をさらに具備することを特徴とする請求項２０記載
の半導体記憶装置。22. A write circuit shared by the first and second banks, which is connected to the shared data line and the wiring and transfers data input to the wiring from the outside to the shared data line. 21. The semiconductor memory device according to claim 20. 【請求項２３】 前記第１のバンクの第２のデータ線と
前記配線に接続され、外部から配線に入力されたデータ
を前記第１のバンクの第２のデータ線に転送する第１の
書込み回路と、 前記第２のバンクの第４のデータ線と前記配線に接続さ
れ、外部から配線に入力されたデータを前記第２のバン
クの第４のデータ線に転送する第２の書込み回路とをさ
らに具備することを特徴とする請求項２０記載の半導体
記憶装置。23. A first write which is connected to the second data line of the first bank and the wiring, and which transfers data inputted to the wiring from the outside to the second data line of the first bank. A second write circuit connected to the fourth data line of the second bank and the wiring, for transferring data input to the wiring from the outside to the fourth data line of the second bank; 21. The semiconductor memory device according to claim 20, further comprising: 【請求項２４】 前記第３のスイッチに接続され、前記
選択信号とデータの読み出し信号とに応じて前記第３の
スイッチを制御する第１の論理回路と、 前記第４のスイッチに接続され、前記選択信号の反転信
号と前記データの読み出し信号とに応じて前記第４のス
イッチを制御する第２の論理回路とをさらに具備するこ
とを特徴とする請求項２０記載の半導体記憶装置。24. A first logic circuit connected to the third switch, the first logic circuit controlling the third switch according to the selection signal and a data read signal, and the fourth switch, 21. The semiconductor memory device according to claim 20, further comprising a second logic circuit that controls the fourth switch according to an inversion signal of the selection signal and a read signal of the data. 【請求項２５】 前記配線にはデータの入力回路及び出
力回路が接続されることを特徴とする請求項２０記載の
半導体記憶装置。25. The semiconductor memory device according to claim 20, wherein a data input circuit and a data output circuit are connected to the wiring.