JPH09220202A - 生体信号処理装置 - Google Patents
生体信号処理装置Info
- Publication number
- JPH09220202A JPH09220202A JP8029731A JP2973196A JPH09220202A JP H09220202 A JPH09220202 A JP H09220202A JP 8029731 A JP8029731 A JP 8029731A JP 2973196 A JP2973196 A JP 2973196A JP H09220202 A JPH09220202 A JP H09220202A
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- Japan
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- data
- packet
- signal processing
- cpu
- sampling
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- Measuring And Recording Apparatus For Diagnosis (AREA)
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
- Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
Abstract
(57)【要約】
【課題】 信号処理CPUのオーバーヘッドを低減する
ことができる生体信号処理装置を提供することである。 【解決手段】 異なるサンプリング周期でA/D変換さ
れたデータを所定のフォーマットでパケット多重化する
入力CPU4と、前記パケット多重データを記憶する入
力データ転送用メモリ7と、入力データ転送用メモリ7
から前記パケット多重データを読み出して最も遅いサン
プリング周期単位でそのデータの信号処理を行う信号処
理CPU5と、信号処理されたパケット多重データを記
憶する出力データ転送用メモリ8と、出力データ転送用
メモリ8から読み出した前記パケット多重データの各パ
ケットデータを前記異なるサンプリング周期で転送する
出力CPU6を含んで構成される。
ことができる生体信号処理装置を提供することである。 【解決手段】 異なるサンプリング周期でA/D変換さ
れたデータを所定のフォーマットでパケット多重化する
入力CPU4と、前記パケット多重データを記憶する入
力データ転送用メモリ7と、入力データ転送用メモリ7
から前記パケット多重データを読み出して最も遅いサン
プリング周期単位でそのデータの信号処理を行う信号処
理CPU5と、信号処理されたパケット多重データを記
憶する出力データ転送用メモリ8と、出力データ転送用
メモリ8から読み出した前記パケット多重データの各パ
ケットデータを前記異なるサンプリング周期で転送する
出力CPU6を含んで構成される。
Description
【0001】
【発明の属する技術分野】本発明は、体温、血圧、心電
図等の信号を異なったサンプリング周期でA/D変換
し、処理を行う場合の生体信号処理装置に関するもので
ある。
図等の信号を異なったサンプリング周期でA/D変換
し、処理を行う場合の生体信号処理装置に関するもので
ある。
【0002】
【従来の技術】従来、この種の生体信号処理装置は、サ
ンプリング周期毎に、A/D変換を行ない、A/D変換
されたデータは信号処理CPUに転送され、信号処理さ
れる。信号処理されたデータは、波形を記録するための
レコーダや波形を表示するための表示部に転送される。
ンプリング周期毎に、A/D変換を行ない、A/D変換
されたデータは信号処理CPUに転送され、信号処理さ
れる。信号処理されたデータは、波形を記録するための
レコーダや波形を表示するための表示部に転送される。
【0003】
【発明が解決しようとする課題】この従来の生体信号処
理装置では、遅いサンプリング周期で良い信号に対して
も、最も早いサンプリング周期でA/D変換を行ない、
又、データの転送や信号処理CPUへの割り込みも最も
早いサンプリング周期で動作している。そのため無駄な
処理を行なう必要があり、又、割り込みによる信号処理
CPUのオーバーヘッドも多く、信号処理の効率を下げ
ていた。
理装置では、遅いサンプリング周期で良い信号に対して
も、最も早いサンプリング周期でA/D変換を行ない、
又、データの転送や信号処理CPUへの割り込みも最も
早いサンプリング周期で動作している。そのため無駄な
処理を行なう必要があり、又、割り込みによる信号処理
CPUのオーバーヘッドも多く、信号処理の効率を下げ
ていた。
【0004】本発明の課題は、異なったサンプリング周
期の各A/D変換データを、パケット化して最低サンプ
リング周期で同時転送することにより、信号処理CPU
のオーバーヘッドを低減することができる生体信号処理
装置を提供することである。
期の各A/D変換データを、パケット化して最低サンプ
リング周期で同時転送することにより、信号処理CPU
のオーバーヘッドを低減することができる生体信号処理
装置を提供することである。
【0005】
【課題を解決するための手段】本発明によれば、それぞ
れ第1乃至第N(Nは2以上の整数)のアナログ入力信
号を各アナログ入力信号に対応した異なるサンプリング
周期で第1乃至第Nのディジタル入力信号に変換する第
1乃至第NのA/D変換器と、前記各ディジタル入力信
号を第1乃至第Nのパケットデータとして所定のフォー
マットでパケット多重化すると共に前記パケット多重化
されたパケット多重データを記憶する入力手段と、前記
入力手段から前記パケット多重データを読み出して前記
各サンプリング周期の内、最も遅いサンプリング周期単
位で前記パケット多重データの信号処理を行うと共に該
信号処理されたパケット多重データを記憶する信号処理
手段と、前記信号処理手段から前記信号処理されたパケ
ット多重データを読み出して、該パケット多重データを
前記第1乃至第Nのパケットデータにしてそれぞれ対応
する前記サンプリング周期で転送する出力CPUと、そ
れぞれ該出力CPUから転送された第1乃至第Nのパケ
ットデータを前記サンプリング周期でアナログ出力信号
に変換する第1乃至第NのD/A変換器を具備して構成
されることを特徴とする生体信号処理装置が得られる。
れ第1乃至第N(Nは2以上の整数)のアナログ入力信
号を各アナログ入力信号に対応した異なるサンプリング
周期で第1乃至第Nのディジタル入力信号に変換する第
1乃至第NのA/D変換器と、前記各ディジタル入力信
号を第1乃至第Nのパケットデータとして所定のフォー
マットでパケット多重化すると共に前記パケット多重化
されたパケット多重データを記憶する入力手段と、前記
入力手段から前記パケット多重データを読み出して前記
各サンプリング周期の内、最も遅いサンプリング周期単
位で前記パケット多重データの信号処理を行うと共に該
信号処理されたパケット多重データを記憶する信号処理
手段と、前記信号処理手段から前記信号処理されたパケ
ット多重データを読み出して、該パケット多重データを
前記第1乃至第Nのパケットデータにしてそれぞれ対応
する前記サンプリング周期で転送する出力CPUと、そ
れぞれ該出力CPUから転送された第1乃至第Nのパケ
ットデータを前記サンプリング周期でアナログ出力信号
に変換する第1乃至第NのD/A変換器を具備して構成
されることを特徴とする生体信号処理装置が得られる。
【0006】さらに、本発明によれば、前記入力手段
が、前記各ディジタル入力信号を第1乃至第Nのパケッ
トデータとして所定のフォーマットでパケット多重化す
る入力CPUと、前記パケット多重化されたパケット多
重データを記憶する入力データ転送用メモリを具備して
構成されていることを特徴とする生体信号処理装置が得
られる。
が、前記各ディジタル入力信号を第1乃至第Nのパケッ
トデータとして所定のフォーマットでパケット多重化す
る入力CPUと、前記パケット多重化されたパケット多
重データを記憶する入力データ転送用メモリを具備して
構成されていることを特徴とする生体信号処理装置が得
られる。
【0007】さらに、本発明によれば、前記信号処理手
段が、前記入力データ転送用メモリから前記パケット多
重データを読み出して前記各サンプリング周期の内、最
も遅いサンプリング周期単位で前記パケット多重データ
の信号処理を行う信号処理CPUと、前記信号処理され
たパケット多重データを記憶する出力データ転送用メモ
リを具備して構成されていることを特徴とする生体信号
処理装置が得られる。
段が、前記入力データ転送用メモリから前記パケット多
重データを読み出して前記各サンプリング周期の内、最
も遅いサンプリング周期単位で前記パケット多重データ
の信号処理を行う信号処理CPUと、前記信号処理され
たパケット多重データを記憶する出力データ転送用メモ
リを具備して構成されていることを特徴とする生体信号
処理装置が得られる。
【0008】
【発明の実施の形態】次に、本発明の一実施の形態につ
いて図面を参照して説明する。図1は、本発明の一実施
の形態を示したブロック図である。図1において、A/
D変換器1、A/D変換器2、A/D変換器3はそれぞ
れ異なったサンプリング周期で入力信号をA/D変換す
る。入力CPU4は、A/D変換されたデータをパケッ
ト多重化し、入力データ転送用メモリ7に書き込む。信
号処理CPU5は入力データ転送用メモリ7に転送され
たデータを読み取り、信号処理を行ない、結果を出力デ
ータ転送用メモリ8に書き込む。出力CPU6は、信号
処理されたデータを出力するためのCPUである。D/
A変換器10、D/A変換器11、D/A変換器12
は、信号処理されたデータをアナログ出力するためのも
ので、主にレコーダ出力する場合に使う。リアルタイム
クロック9は、異なった周期のサンプリングクロックを
発生させている。
いて図面を参照して説明する。図1は、本発明の一実施
の形態を示したブロック図である。図1において、A/
D変換器1、A/D変換器2、A/D変換器3はそれぞ
れ異なったサンプリング周期で入力信号をA/D変換す
る。入力CPU4は、A/D変換されたデータをパケッ
ト多重化し、入力データ転送用メモリ7に書き込む。信
号処理CPU5は入力データ転送用メモリ7に転送され
たデータを読み取り、信号処理を行ない、結果を出力デ
ータ転送用メモリ8に書き込む。出力CPU6は、信号
処理されたデータを出力するためのCPUである。D/
A変換器10、D/A変換器11、D/A変換器12
は、信号処理されたデータをアナログ出力するためのも
ので、主にレコーダ出力する場合に使う。リアルタイム
クロック9は、異なった周期のサンプリングクロックを
発生させている。
【0009】次に、図1の動作について説明する。入力
信号はA/D変換器1、A/D変換器2、A/D変換器
3に入力されている。リアルタイムクロック9では、異
なった周期のサンプリングクロック13,14,15を
発生させている。図1の例としてサンプリングクロック
13は1kHz、サンプリングクロック14は500H
z、サンプリングクロック15は100Hzとし、図2
にそのタイミングを示す。入力CPUは、図2のタイミ
ングのとおり、サンプリングクロック13に同期してA
/D変換器1で変換されたデータを取り込む。同様にサ
ンプリングクロック14に同期してA/D変換器2で変
換されたデータを取り込む。サンプリングクロック15
に同期してA/D変換器3で変換されたデータを取り込
む。図2のA1〜A10、B1〜B5、C1がそれぞれ
のサンプリングクロックに同期してA/D変換されたデ
ータで、入力CPUではこれらの取り込んだデータを図
3に示すフォーマットで1つのパケットを作る。パケッ
ト多重化されたデータは入力データ転送用メモリ7に書
き込まれる。
信号はA/D変換器1、A/D変換器2、A/D変換器
3に入力されている。リアルタイムクロック9では、異
なった周期のサンプリングクロック13,14,15を
発生させている。図1の例としてサンプリングクロック
13は1kHz、サンプリングクロック14は500H
z、サンプリングクロック15は100Hzとし、図2
にそのタイミングを示す。入力CPUは、図2のタイミ
ングのとおり、サンプリングクロック13に同期してA
/D変換器1で変換されたデータを取り込む。同様にサ
ンプリングクロック14に同期してA/D変換器2で変
換されたデータを取り込む。サンプリングクロック15
に同期してA/D変換器3で変換されたデータを取り込
む。図2のA1〜A10、B1〜B5、C1がそれぞれ
のサンプリングクロックに同期してA/D変換されたデ
ータで、入力CPUではこれらの取り込んだデータを図
3に示すフォーマットで1つのパケットを作る。パケッ
ト多重化されたデータは入力データ転送用メモリ7に書
き込まれる。
【0010】信号処理CPU5ではパケット化されたデ
ータを読み込み、サンプリングクロック13で取り込ん
だデータA1〜A10は10個まとめて処理する。同様
にサンプリングクロック14で取り込んだデータB1〜
B5は5個まとめて処理し、サンプリングクロック15
で取り込んだデータC1は1個で処理する。ここで、上
記各処理は最も遅いサンプリングクロック15(100
Hz)に同期して行われる。処理されたデータは入力デ
ータと同様にパケット化され、出力データ転送用メモリ
8に書き込まれる。その時のフォーマットが図4であ
り、図2におけるA1〜A10を処理した結果がa1〜
a10、B1〜B5を処理した結果がb1〜b5で、C
1を処理した結果がc1である。
ータを読み込み、サンプリングクロック13で取り込ん
だデータA1〜A10は10個まとめて処理する。同様
にサンプリングクロック14で取り込んだデータB1〜
B5は5個まとめて処理し、サンプリングクロック15
で取り込んだデータC1は1個で処理する。ここで、上
記各処理は最も遅いサンプリングクロック15(100
Hz)に同期して行われる。処理されたデータは入力デ
ータと同様にパケット化され、出力データ転送用メモリ
8に書き込まれる。その時のフォーマットが図4であ
り、図2におけるA1〜A10を処理した結果がa1〜
a10、B1〜B5を処理した結果がb1〜b5で、C
1を処理した結果がc1である。
【0011】出力CPU6では、出力データ転送用メモ
リ8に書き込まれたデータを読み出し、レコーダ出力の
ためのD/A変換器にデータを転送する。この時、サン
プリングクロック13でA/D変換され信号処理された
データa1〜a10は同じタイミングで、D/A変化器
10にデータを転送する。同様にb1〜b5はサンプリ
ングクロック14と同じタイミングで、c1はサンプリ
ングクロック15と同じタイミングでそれぞれD/A変
換器11、D/A変換器12にデータを転送する。図5
がその出力のタイミングである。
リ8に書き込まれたデータを読み出し、レコーダ出力の
ためのD/A変換器にデータを転送する。この時、サン
プリングクロック13でA/D変換され信号処理された
データa1〜a10は同じタイミングで、D/A変化器
10にデータを転送する。同様にb1〜b5はサンプリ
ングクロック14と同じタイミングで、c1はサンプリ
ングクロック15と同じタイミングでそれぞれD/A変
換器11、D/A変換器12にデータを転送する。図5
がその出力のタイミングである。
【0012】
【発明の効果】以上説明したように本発明によれば、異
なったサンプリング周期のA/D変換データをパケット
化することにより、異なったサンプリング周期のA/D
変換データを最低サンプリング周期で同時に送ることが
可能となった。
なったサンプリング周期のA/D変換データをパケット
化することにより、異なったサンプリング周期のA/D
変換データを最低サンプリング周期で同時に送ることが
可能となった。
【0013】さらに最低サンプリング周期でパケット転
送することで、CPUのオーバーヘッドを低減すること
ができる。
送することで、CPUのオーバーヘッドを低減すること
ができる。
【図1】本発明の一実施の形態を示したブロック図であ
る。
る。
【図2】図1に示したA/D変換用のサンプリングクロ
ックのタイミングを示した図である。
ックのタイミングを示した図である。
【図3】図1に示したA/D変換データのパケットのフ
ォーマット図である。
ォーマット図である。
【図4】図1の信号処理CPUで処理したデータのパケ
ットのフォーマット図である。
ットのフォーマット図である。
【図5】図1に示したD/A変換用のサンプリングクロ
ックのタイミングを示した図である。
ックのタイミングを示した図である。
1,2,3 A/D変換器 4 入力CPU 5 信号処理CPU 6 出力CPU 7 入力データ転送用メモリ 8 出力データ転送用メモリ 10,11,12 D/A変換器
Claims (3)
- 【請求項1】 それぞれ第1乃至第N(Nは2以上の整
数)のアナログ入力信号を各アナログ入力信号に対応し
た異なるサンプリング周期で第1乃至第Nのディジタル
入力信号に変換する第1乃至第NのA/D変換器と、前
記各ディジタル入力信号を第1乃至第Nのパケットデー
タとして所定のフォーマットでパケット多重化すると共
に前記パケット多重化されたパケット多重データを記憶
する入力手段と、前記入力手段から前記パケット多重デ
ータを読み出して前記各サンプリング周期の内、最も遅
いサンプリング周期単位で前記パケット多重データの信
号処理を行うと共に該信号処理されたパケット多重デー
タを記憶する信号処理手段と、前記信号処理手段から前
記信号処理されたパケット多重データを読み出して、該
パケット多重データを前記第1乃至第Nのパケットデー
タにしてそれぞれ対応する前記サンプリング周期で転送
する出力CPUと、それぞれ該出力CPUから転送され
た第1乃至第Nのパケットデータを前記サンプリング周
期でアナログ出力信号に変換する第1乃至第NのD/A
変換器を具備して構成されることを特徴とする生体信号
処理装置。 - 【請求項2】 前記入力手段が、前記各ディジタル入力
信号を第1乃至第Nのパケットデータとして所定のフォ
ーマットでパケット多重化する入力CPUと、前記パケ
ット多重化されたパケット多重データを記憶する入力デ
ータ転送用メモリを具備して構成されていることを特徴
とする請求項1記載の生体信号処理装置。 - 【請求項3】 前記信号処理手段が、前記入力データ転
送用メモリから前記パケット多重データを読み出して前
記各サンプリング周期の内、最も遅いサンプリング周期
単位で前記パケット多重データの信号処理を行う信号処
理CPUと、前記信号処理されたパケット多重データを
記憶する出力データ転送用メモリを具備して構成されて
いることを特徴とする請求項2記載の生体信号処理装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8029731A JP2755290B2 (ja) | 1996-02-16 | 1996-02-16 | 生体信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8029731A JP2755290B2 (ja) | 1996-02-16 | 1996-02-16 | 生体信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09220202A true JPH09220202A (ja) | 1997-08-26 |
JP2755290B2 JP2755290B2 (ja) | 1998-05-20 |
Family
ID=12284259
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8029731A Expired - Lifetime JP2755290B2 (ja) | 1996-02-16 | 1996-02-16 | 生体信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2755290B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009180644A (ja) * | 2008-01-31 | 2009-08-13 | Yamatake Corp | 計測機器 |
-
1996
- 1996-02-16 JP JP8029731A patent/JP2755290B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009180644A (ja) * | 2008-01-31 | 2009-08-13 | Yamatake Corp | 計測機器 |
Also Published As
Publication number | Publication date |
---|---|
JP2755290B2 (ja) | 1998-05-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980204 |