JPH09220202A - 生体信号処理装置 - Google Patents
生体信号処理装置Info
- Publication number
- JPH09220202A JPH09220202A JP8029731A JP2973196A JPH09220202A JP H09220202 A JPH09220202 A JP H09220202A JP 8029731 A JP8029731 A JP 8029731A JP 2973196 A JP2973196 A JP 2973196A JP H09220202 A JPH09220202 A JP H09220202A
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- JP
- Japan
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- data
- packet
- signal processing
- cpu
- sampling
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- Measuring And Recording Apparatus For Diagnosis (AREA)
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
- Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
Abstract
(57)【要約】
【課題】 信号処理ＣＰＵのオーバーヘッドを低減する
ことができる生体信号処理装置を提供することである。 【解決手段】 異なるサンプリング周期でＡ／Ｄ変換さ
れたデータを所定のフォーマットでパケット多重化する
入力ＣＰＵ４と、前記パケット多重データを記憶する入
力データ転送用メモリ７と、入力データ転送用メモリ７
から前記パケット多重データを読み出して最も遅いサン
プリング周期単位でそのデータの信号処理を行う信号処
理ＣＰＵ５と、信号処理されたパケット多重データを記
憶する出力データ転送用メモリ８と、出力データ転送用
メモリ８から読み出した前記パケット多重データの各パ
ケットデータを前記異なるサンプリング周期で転送する
出力ＣＰＵ６を含んで構成される。
ことができる生体信号処理装置を提供することである。 【解決手段】 異なるサンプリング周期でＡ／Ｄ変換さ
れたデータを所定のフォーマットでパケット多重化する
入力ＣＰＵ４と、前記パケット多重データを記憶する入
力データ転送用メモリ７と、入力データ転送用メモリ７
から前記パケット多重データを読み出して最も遅いサン
プリング周期単位でそのデータの信号処理を行う信号処
理ＣＰＵ５と、信号処理されたパケット多重データを記
憶する出力データ転送用メモリ８と、出力データ転送用
メモリ８から読み出した前記パケット多重データの各パ
ケットデータを前記異なるサンプリング周期で転送する
出力ＣＰＵ６を含んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、体温、血圧、心電
図等の信号を異なったサンプリング周期でＡ／Ｄ変換
し、処理を行う場合の生体信号処理装置に関するもので
ある。
図等の信号を異なったサンプリング周期でＡ／Ｄ変換
し、処理を行う場合の生体信号処理装置に関するもので
ある。
【０００２】
【従来の技術】従来、この種の生体信号処理装置は、サ
ンプリング周期毎に、Ａ／Ｄ変換を行ない、Ａ／Ｄ変換
されたデータは信号処理ＣＰＵに転送され、信号処理さ
れる。信号処理されたデータは、波形を記録するための
レコーダや波形を表示するための表示部に転送される。
ンプリング周期毎に、Ａ／Ｄ変換を行ない、Ａ／Ｄ変換
されたデータは信号処理ＣＰＵに転送され、信号処理さ
れる。信号処理されたデータは、波形を記録するための
レコーダや波形を表示するための表示部に転送される。
【０００３】
【発明が解決しようとする課題】この従来の生体信号処
理装置では、遅いサンプリング周期で良い信号に対して
も、最も早いサンプリング周期でＡ／Ｄ変換を行ない、
又、データの転送や信号処理ＣＰＵへの割り込みも最も
早いサンプリング周期で動作している。そのため無駄な
処理を行なう必要があり、又、割り込みによる信号処理
ＣＰＵのオーバーヘッドも多く、信号処理の効率を下げ
ていた。
理装置では、遅いサンプリング周期で良い信号に対して
も、最も早いサンプリング周期でＡ／Ｄ変換を行ない、
又、データの転送や信号処理ＣＰＵへの割り込みも最も
早いサンプリング周期で動作している。そのため無駄な
処理を行なう必要があり、又、割り込みによる信号処理
ＣＰＵのオーバーヘッドも多く、信号処理の効率を下げ
ていた。
【０００４】本発明の課題は、異なったサンプリング周
期の各Ａ／Ｄ変換データを、パケット化して最低サンプ
リング周期で同時転送することにより、信号処理ＣＰＵ
のオーバーヘッドを低減することができる生体信号処理
装置を提供することである。
期の各Ａ／Ｄ変換データを、パケット化して最低サンプ
リング周期で同時転送することにより、信号処理ＣＰＵ
のオーバーヘッドを低減することができる生体信号処理
装置を提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、それぞ
れ第１乃至第Ｎ（Ｎは２以上の整数）のアナログ入力信
号を各アナログ入力信号に対応した異なるサンプリング
周期で第１乃至第Ｎのディジタル入力信号に変換する第
１乃至第ＮのＡ／Ｄ変換器と、前記各ディジタル入力信
号を第１乃至第Ｎのパケットデータとして所定のフォー
マットでパケット多重化すると共に前記パケット多重化
されたパケット多重データを記憶する入力手段と、前記
入力手段から前記パケット多重データを読み出して前記
各サンプリング周期の内、最も遅いサンプリング周期単
位で前記パケット多重データの信号処理を行うと共に該
信号処理されたパケット多重データを記憶する信号処理
手段と、前記信号処理手段から前記信号処理されたパケ
ット多重データを読み出して、該パケット多重データを
前記第１乃至第Ｎのパケットデータにしてそれぞれ対応
する前記サンプリング周期で転送する出力ＣＰＵと、そ
れぞれ該出力ＣＰＵから転送された第１乃至第Ｎのパケ
ットデータを前記サンプリング周期でアナログ出力信号
に変換する第１乃至第ＮのＤ／Ａ変換器を具備して構成
されることを特徴とする生体信号処理装置が得られる。
れ第１乃至第Ｎ（Ｎは２以上の整数）のアナログ入力信
号を各アナログ入力信号に対応した異なるサンプリング
周期で第１乃至第Ｎのディジタル入力信号に変換する第
１乃至第ＮのＡ／Ｄ変換器と、前記各ディジタル入力信
号を第１乃至第Ｎのパケットデータとして所定のフォー
マットでパケット多重化すると共に前記パケット多重化
されたパケット多重データを記憶する入力手段と、前記
入力手段から前記パケット多重データを読み出して前記
各サンプリング周期の内、最も遅いサンプリング周期単
位で前記パケット多重データの信号処理を行うと共に該
信号処理されたパケット多重データを記憶する信号処理
手段と、前記信号処理手段から前記信号処理されたパケ
ット多重データを読み出して、該パケット多重データを
前記第１乃至第Ｎのパケットデータにしてそれぞれ対応
する前記サンプリング周期で転送する出力ＣＰＵと、そ
れぞれ該出力ＣＰＵから転送された第１乃至第Ｎのパケ
ットデータを前記サンプリング周期でアナログ出力信号
に変換する第１乃至第ＮのＤ／Ａ変換器を具備して構成
されることを特徴とする生体信号処理装置が得られる。
【０００６】さらに、本発明によれば、前記入力手段
が、前記各ディジタル入力信号を第１乃至第Ｎのパケッ
トデータとして所定のフォーマットでパケット多重化す
る入力ＣＰＵと、前記パケット多重化されたパケット多
重データを記憶する入力データ転送用メモリを具備して
構成されていることを特徴とする生体信号処理装置が得
られる。
が、前記各ディジタル入力信号を第１乃至第Ｎのパケッ
トデータとして所定のフォーマットでパケット多重化す
る入力ＣＰＵと、前記パケット多重化されたパケット多
重データを記憶する入力データ転送用メモリを具備して
構成されていることを特徴とする生体信号処理装置が得
られる。
【０００７】さらに、本発明によれば、前記信号処理手
段が、前記入力データ転送用メモリから前記パケット多
重データを読み出して前記各サンプリング周期の内、最
も遅いサンプリング周期単位で前記パケット多重データ
の信号処理を行う信号処理ＣＰＵと、前記信号処理され
たパケット多重データを記憶する出力データ転送用メモ
リを具備して構成されていることを特徴とする生体信号
処理装置が得られる。
段が、前記入力データ転送用メモリから前記パケット多
重データを読み出して前記各サンプリング周期の内、最
も遅いサンプリング周期単位で前記パケット多重データ
の信号処理を行う信号処理ＣＰＵと、前記信号処理され
たパケット多重データを記憶する出力データ転送用メモ
リを具備して構成されていることを特徴とする生体信号
処理装置が得られる。
【０００８】
【発明の実施の形態】次に、本発明の一実施の形態につ
いて図面を参照して説明する。図１は、本発明の一実施
の形態を示したブロック図である。図１において、Ａ／
Ｄ変換器１、Ａ／Ｄ変換器２、Ａ／Ｄ変換器３はそれぞ
れ異なったサンプリング周期で入力信号をＡ／Ｄ変換す
る。入力ＣＰＵ４は、Ａ／Ｄ変換されたデータをパケッ
ト多重化し、入力データ転送用メモリ７に書き込む。信
号処理ＣＰＵ５は入力データ転送用メモリ７に転送され
たデータを読み取り、信号処理を行ない、結果を出力デ
ータ転送用メモリ８に書き込む。出力ＣＰＵ６は、信号
処理されたデータを出力するためのＣＰＵである。Ｄ／
Ａ変換器１０、Ｄ／Ａ変換器１１、Ｄ／Ａ変換器１２
は、信号処理されたデータをアナログ出力するためのも
ので、主にレコーダ出力する場合に使う。リアルタイム
クロック９は、異なった周期のサンプリングクロックを
発生させている。
いて図面を参照して説明する。図１は、本発明の一実施
の形態を示したブロック図である。図１において、Ａ／
Ｄ変換器１、Ａ／Ｄ変換器２、Ａ／Ｄ変換器３はそれぞ
れ異なったサンプリング周期で入力信号をＡ／Ｄ変換す
る。入力ＣＰＵ４は、Ａ／Ｄ変換されたデータをパケッ
ト多重化し、入力データ転送用メモリ７に書き込む。信
号処理ＣＰＵ５は入力データ転送用メモリ７に転送され
たデータを読み取り、信号処理を行ない、結果を出力デ
ータ転送用メモリ８に書き込む。出力ＣＰＵ６は、信号
処理されたデータを出力するためのＣＰＵである。Ｄ／
Ａ変換器１０、Ｄ／Ａ変換器１１、Ｄ／Ａ変換器１２
は、信号処理されたデータをアナログ出力するためのも
ので、主にレコーダ出力する場合に使う。リアルタイム
クロック９は、異なった周期のサンプリングクロックを
発生させている。
【０００９】次に、図１の動作について説明する。入力
信号はＡ／Ｄ変換器１、Ａ／Ｄ変換器２、Ａ／Ｄ変換器
３に入力されている。リアルタイムクロック９では、異
なった周期のサンプリングクロック１３，１４，１５を
発生させている。図１の例としてサンプリングクロック
１３は１ｋＨｚ、サンプリングクロック１４は５００Ｈ
ｚ、サンプリングクロック１５は１００Ｈｚとし、図２
にそのタイミングを示す。入力ＣＰＵは、図２のタイミ
ングのとおり、サンプリングクロック１３に同期してＡ
／Ｄ変換器１で変換されたデータを取り込む。同様にサ
ンプリングクロック１４に同期してＡ／Ｄ変換器２で変
換されたデータを取り込む。サンプリングクロック１５
に同期してＡ／Ｄ変換器３で変換されたデータを取り込
む。図２のＡ１〜Ａ１０、Ｂ１〜Ｂ５、Ｃ１がそれぞれ
のサンプリングクロックに同期してＡ／Ｄ変換されたデ
ータで、入力ＣＰＵではこれらの取り込んだデータを図
３に示すフォーマットで１つのパケットを作る。パケッ
ト多重化されたデータは入力データ転送用メモリ７に書
き込まれる。
信号はＡ／Ｄ変換器１、Ａ／Ｄ変換器２、Ａ／Ｄ変換器
３に入力されている。リアルタイムクロック９では、異
なった周期のサンプリングクロック１３，１４，１５を
発生させている。図１の例としてサンプリングクロック
１３は１ｋＨｚ、サンプリングクロック１４は５００Ｈ
ｚ、サンプリングクロック１５は１００Ｈｚとし、図２
にそのタイミングを示す。入力ＣＰＵは、図２のタイミ
ングのとおり、サンプリングクロック１３に同期してＡ
／Ｄ変換器１で変換されたデータを取り込む。同様にサ
ンプリングクロック１４に同期してＡ／Ｄ変換器２で変
換されたデータを取り込む。サンプリングクロック１５
に同期してＡ／Ｄ変換器３で変換されたデータを取り込
む。図２のＡ１〜Ａ１０、Ｂ１〜Ｂ５、Ｃ１がそれぞれ
のサンプリングクロックに同期してＡ／Ｄ変換されたデ
ータで、入力ＣＰＵではこれらの取り込んだデータを図
３に示すフォーマットで１つのパケットを作る。パケッ
ト多重化されたデータは入力データ転送用メモリ７に書
き込まれる。
【００１０】信号処理ＣＰＵ５ではパケット化されたデ
ータを読み込み、サンプリングクロック１３で取り込ん
だデータＡ１〜Ａ１０は１０個まとめて処理する。同様
にサンプリングクロック１４で取り込んだデータＢ１〜
Ｂ５は５個まとめて処理し、サンプリングクロック１５
で取り込んだデータＣ１は１個で処理する。ここで、上
記各処理は最も遅いサンプリングクロック１５（１００
Ｈｚ）に同期して行われる。処理されたデータは入力デ
ータと同様にパケット化され、出力データ転送用メモリ
８に書き込まれる。その時のフォーマットが図４であ
り、図２におけるＡ１〜Ａ１０を処理した結果がａ１〜
ａ１０、Ｂ１〜Ｂ５を処理した結果がｂ１〜ｂ５で、Ｃ
１を処理した結果がｃ１である。
ータを読み込み、サンプリングクロック１３で取り込ん
だデータＡ１〜Ａ１０は１０個まとめて処理する。同様
にサンプリングクロック１４で取り込んだデータＢ１〜
Ｂ５は５個まとめて処理し、サンプリングクロック１５
で取り込んだデータＣ１は１個で処理する。ここで、上
記各処理は最も遅いサンプリングクロック１５（１００
Ｈｚ）に同期して行われる。処理されたデータは入力デ
ータと同様にパケット化され、出力データ転送用メモリ
８に書き込まれる。その時のフォーマットが図４であ
り、図２におけるＡ１〜Ａ１０を処理した結果がａ１〜
ａ１０、Ｂ１〜Ｂ５を処理した結果がｂ１〜ｂ５で、Ｃ
１を処理した結果がｃ１である。
【００１１】出力ＣＰＵ６では、出力データ転送用メモ
リ８に書き込まれたデータを読み出し、レコーダ出力の
ためのＤ／Ａ変換器にデータを転送する。この時、サン
プリングクロック１３でＡ／Ｄ変換され信号処理された
データａ１〜ａ１０は同じタイミングで、Ｄ／Ａ変化器
１０にデータを転送する。同様にｂ１〜ｂ５はサンプリ
ングクロック１４と同じタイミングで、ｃ１はサンプリ
ングクロック１５と同じタイミングでそれぞれＤ／Ａ変
換器１１、Ｄ／Ａ変換器１２にデータを転送する。図５
がその出力のタイミングである。
リ８に書き込まれたデータを読み出し、レコーダ出力の
ためのＤ／Ａ変換器にデータを転送する。この時、サン
プリングクロック１３でＡ／Ｄ変換され信号処理された
データａ１〜ａ１０は同じタイミングで、Ｄ／Ａ変化器
１０にデータを転送する。同様にｂ１〜ｂ５はサンプリ
ングクロック１４と同じタイミングで、ｃ１はサンプリ
ングクロック１５と同じタイミングでそれぞれＤ／Ａ変
換器１１、Ｄ／Ａ変換器１２にデータを転送する。図５
がその出力のタイミングである。
【００１２】
【発明の効果】以上説明したように本発明によれば、異
なったサンプリング周期のＡ／Ｄ変換データをパケット
化することにより、異なったサンプリング周期のＡ／Ｄ
変換データを最低サンプリング周期で同時に送ることが
可能となった。
なったサンプリング周期のＡ／Ｄ変換データをパケット
化することにより、異なったサンプリング周期のＡ／Ｄ
変換データを最低サンプリング周期で同時に送ることが
可能となった。
【００１３】さらに最低サンプリング周期でパケット転
送することで、ＣＰＵのオーバーヘッドを低減すること
ができる。
送することで、ＣＰＵのオーバーヘッドを低減すること
ができる。
【図１】本発明の一実施の形態を示したブロック図であ
る。
る。
【図２】図１に示したＡ／Ｄ変換用のサンプリングクロ
ックのタイミングを示した図である。
ックのタイミングを示した図である。
【図３】図１に示したＡ／Ｄ変換データのパケットのフ
ォーマット図である。
ォーマット図である。
【図４】図１の信号処理ＣＰＵで処理したデータのパケ
ットのフォーマット図である。
ットのフォーマット図である。
【図５】図１に示したＤ／Ａ変換用のサンプリングクロ
ックのタイミングを示した図である。
ックのタイミングを示した図である。
１，２，３ Ａ／Ｄ変換器 ４ 入力ＣＰＵ ５ 信号処理ＣＰＵ ６ 出力ＣＰＵ ７ 入力データ転送用メモリ ８ 出力データ転送用メモリ １０，１１，１２ Ｄ／Ａ変換器
Claims (3)
- 【請求項１】 それぞれ第１乃至第Ｎ（Ｎは２以上の整
数）のアナログ入力信号を各アナログ入力信号に対応し
た異なるサンプリング周期で第１乃至第Ｎのディジタル
入力信号に変換する第１乃至第ＮのＡ／Ｄ変換器と、前
記各ディジタル入力信号を第１乃至第Ｎのパケットデー
タとして所定のフォーマットでパケット多重化すると共
に前記パケット多重化されたパケット多重データを記憶
する入力手段と、前記入力手段から前記パケット多重デ
ータを読み出して前記各サンプリング周期の内、最も遅
いサンプリング周期単位で前記パケット多重データの信
号処理を行うと共に該信号処理されたパケット多重デー
タを記憶する信号処理手段と、前記信号処理手段から前
記信号処理されたパケット多重データを読み出して、該
パケット多重データを前記第１乃至第Ｎのパケットデー
タにしてそれぞれ対応する前記サンプリング周期で転送
する出力ＣＰＵと、それぞれ該出力ＣＰＵから転送され
た第１乃至第Ｎのパケットデータを前記サンプリング周
期でアナログ出力信号に変換する第１乃至第ＮのＤ／Ａ
変換器を具備して構成されることを特徴とする生体信号
処理装置。 - 【請求項２】 前記入力手段が、前記各ディジタル入力
信号を第１乃至第Ｎのパケットデータとして所定のフォ
ーマットでパケット多重化する入力ＣＰＵと、前記パケ
ット多重化されたパケット多重データを記憶する入力デ
ータ転送用メモリを具備して構成されていることを特徴
とする請求項１記載の生体信号処理装置。 - 【請求項３】 前記信号処理手段が、前記入力データ転
送用メモリから前記パケット多重データを読み出して前
記各サンプリング周期の内、最も遅いサンプリング周期
単位で前記パケット多重データの信号処理を行う信号処
理ＣＰＵと、前記信号処理されたパケット多重データを
記憶する出力データ転送用メモリを具備して構成されて
いることを特徴とする請求項２記載の生体信号処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8029731A JP2755290B2 (ja) | 1996-02-16 | 1996-02-16 | 生体信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8029731A JP2755290B2 (ja) | 1996-02-16 | 1996-02-16 | 生体信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09220202A true JPH09220202A (ja) | 1997-08-26 |
| JP2755290B2 JP2755290B2 (ja) | 1998-05-20 |
Family
ID=12284259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8029731A Expired - Lifetime JP2755290B2 (ja) | 1996-02-16 | 1996-02-16 | 生体信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755290B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009180644A (ja) * | 2008-01-31 | 2009-08-13 | Yamatake Corp | 計測機器 |
-
1996
- 1996-02-16 JP JP8029731A patent/JP2755290B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009180644A (ja) * | 2008-01-31 | 2009-08-13 | Yamatake Corp | 計測機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755290B2 (ja) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980204 |