JPH09219670A - Adaptive equalizer - Google Patents
Adaptive equalizerInfo
- Publication number
- JPH09219670A JPH09219670A JP2534296A JP2534296A JPH09219670A JP H09219670 A JPH09219670 A JP H09219670A JP 2534296 A JP2534296 A JP 2534296A JP 2534296 A JP2534296 A JP 2534296A JP H09219670 A JPH09219670 A JP H09219670A
- Authority
- JP
- Japan
- Prior art keywords
- tap coefficient
- circuit
- signal
- burst
- adaptive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Noise Elimination (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は高速ディジタル移動
通信における、周波数選択性フェージングに起因する符
号間干渉補償技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for compensating for intersymbol interference due to frequency selective fading in high speed digital mobile communications.
【０００２】[0002]
【従来の技術】適応等化器は、受信信号に含まれる既知
パターンと、送信パターンからＲＬＳ（Ｒｅｃｕｒｓｉ
ｖｅ Ｌｅａｓｔ Ｓｑｕａｒｅｓ）アルゴリズム等の
手法で伝送路の周波数特性の逆特性を推定する伝送路推
定器（タップ係数推定回路とも言う）と、伝送路推定器
から得られたタップ係数を用いてフィルタ処理を行なう
タップ付き遅延線フィルタとで構成される。2. Description of the Related Art An adaptive equalizer uses an RLS (Recursi) based on a known pattern included in a received signal and a transmission pattern.
ve Least Squares) algorithm or the like for estimating the inverse characteristic of the frequency characteristic of the transmission path (also referred to as tap coefficient estimation circuit) and the tap coefficient obtained from the transmission path estimator to perform the filtering process. And a delay line filter with taps.
【０００３】適応等化器を実現する方法としては、信号
処理アルゴリズムを乗算器や加算器等のハードウェアに
よって実現する他、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎ
ａｌＰｒｏｃｅｓｓｏｒ）等の信号処理装置を用いて信
号処理を行なうことによっても実現できる。図５にＤＳ
Ｐを用いて等化器を実現する場合の構成を示す。受信信
号は入力用データメモリ２に格納され、順次ＤＳＰ３よ
り実現される適応等化器において処理される。等化後の
出力は出力用データメモリ４に格納され、外部へ出力さ
れる。As a method for realizing an adaptive equalizer, a signal processing algorithm is realized by hardware such as a multiplier and an adder, and a DSP (Digital Signal) is also used.
It can also be realized by performing signal processing using a signal processing device such as an alProcessor). DS in Figure 5
A configuration when an equalizer is realized by using P is shown. The received signal is stored in the input data memory 2 and sequentially processed by the adaptive equalizer realized by the DSP 3. The output after equalization is stored in the output data memory 4 and output to the outside.
【０００４】[0004]
【発明が解決しようとする課題】適応等化器を信号処理
装置を用いて実現する場合、信号処理装置内部の乗算器
や加算器、メモリ等の演算リソースをシリーズに繰り返
し使用するため、スループットが低くなり信号伝送速度
を高速化する際に不利となる。本発明の目的は、実際的
な回路規模・消費電力で適応等化器のスループットを向
上し、高速の信号伝送に適用可能にしようとするもので
ある。When an adaptive equalizer is implemented by using a signal processing device, throughput is increased because the arithmetic resources such as multipliers, adders and memories inside the signal processing device are repeatedly used in series. It becomes low, which is disadvantageous in increasing the signal transmission speed. An object of the present invention is to improve the throughput of an adaptive equalizer with a practical circuit scale and power consumption so that it can be applied to high-speed signal transmission.
【０００５】[0005]
（１）請求項１の適応等化器は、タップ係数推定回路お
よびタップ付き遅延線フィルタでそれぞれ構成されるＭ
個（Ｍは２以上の整数）の適応信号処理回路と、１系列
からなる各バースト信号をバースト単位でＭ個のタップ
係数推定回路に順番に分配する信号分配回路と、Ｍ個の
タップ付き遅延線フィルタの出力信号を１系列のバース
ト信号に再構成する信号合成回路から構成される。(1) The adaptive equalizer according to claim 1 is configured by a tap coefficient estimating circuit and a delay line filter with taps, respectively.
(M is an integer of 2 or more) adaptive signal processing circuits, a signal distribution circuit that sequentially distributes each burst signal of one sequence to M tap coefficient estimation circuits in burst units, and M tapped delays It is composed of a signal synthesizing circuit for reconstructing the output signal of the line filter into one series of burst signals.
【０００６】（２）請求項２の適応等化器は前記（１）
において、適応信号処理回路を入力データメモリと、Ｄ
ＳＰ（ディジタル・シグナル・プロセッサ）と、出力デ
ータメモリとを順次接続した回路で構成したものであ
る。 （３）請求項３の適応等化器は、Ｍ個（Ｍは２以上の整
数）のタップ係数推定回路と、１系列からなる各バース
ト信号をバースト単位でＭ個のタップ係数推定回路に順
番に分配する信号分配回路と、Ｍ個のタップ係数推定回
路出力のうち最新のタップ係数を選択する手段と、選択
する手段で選択されたタップ係数を用いてフィルタ処理
を行なうタップ付き遅延線フィルタから構成される。(2) The adaptive equalizer according to claim 2 is the same as in (1) above.
, An adaptive signal processing circuit is provided with an input data memory, D
It is composed of a circuit in which an SP (digital signal processor) and an output data memory are sequentially connected. (3) In the adaptive equalizer according to claim 3, M tap coefficient estimating circuits (M is an integer of 2 or more) and each burst signal consisting of one sequence are sequentially transmitted to the M tap coefficient estimating circuits in burst units. From the signal distribution circuit that distributes to each of the outputs, a means for selecting the latest tap coefficient from M tap coefficient estimation circuit outputs, and a delay line filter with a tap for performing a filtering process using the tap coefficient selected by the selecting means. Composed.
【０００７】（４）請求項４の適応等化器は、行列乗算
を含む信号処理を行なう適応等化器において、行列乗算
を複数の内積演算に分解し、その内積演算を並列処理す
る複数の信号処理手段を備えたものである。請求項１〜
３においては、受信信号をバースト単位で複数の信号処
理装置に分配し、各信号処理装置を順に動作させること
で信号処理装置の台数に比例したスループットが得られ
る。請求項４は、適応等化器の信号処理において大きな
処理量となる行列乗算を複数の信号処理装置を用いて行
なうことによりスループットを改善する。本発明は、信
号処理装置の数を複数にすることで適応信号処理のスル
ープットを改善し、等化器動作の高速化を実現する。(4) The adaptive equalizer according to claim 4 is an adaptive equalizer that performs signal processing including matrix multiplication, decomposes matrix multiplication into a plurality of inner product operations, and performs a plurality of inner product operations in parallel. It is provided with a signal processing means. Claim 1
In No. 3, the received signal is distributed to a plurality of signal processing devices in burst units, and each signal processing device is sequentially operated to obtain a throughput proportional to the number of signal processing devices. According to the fourth aspect, the throughput is improved by performing the matrix multiplication, which has a large processing amount in the signal processing of the adaptive equalizer, by using the plurality of signal processing devices. The present invention improves the throughput of adaptive signal processing and speeds up the operation of the equalizer by using a plurality of signal processing devices.
【０００８】[0008]
【発明の実施の形態】図１の請求項１の実施例を参照し
て発明の実施の形態を説明する。図１は請求項１の発明
を５タップの分数間隔型の判定帰還型等化器に適用した
場合である。図１ではタップ係数推定回路及びタップ付
き遅延線フィルタより成る適応信号処理回路２７，２
８，２９（一般にはＭ個：Ｍは２以上の整数）を備え
る。１系列からなる各バースト信号は信号分配回路６に
よりバースト単位でタップ係数推定回路６，７，８に順
番に分配される。タップ付き遅延線フィルタ１１，１
２，１３の出力信号は信号合成回路１４により１系列の
バースト信号に再構成される。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described with reference to the embodiment of claim 1 in FIG. FIG. 1 shows a case in which the invention of claim 1 is applied to a 5-tap fractional interval type decision feedback equalizer. In FIG. 1, an adaptive signal processing circuit 27, 2 including a tap coefficient estimating circuit and a delay line filter with taps is used.
8, 29 (generally M: M is an integer of 2 or more). Each burst signal consisting of one sequence is sequentially distributed to the tap coefficient estimation circuits 6, 7, and 8 in burst units by the signal distribution circuit 6. Delay line filter with tap 11,1
The output signals 2 and 13 are reconstructed by the signal synthesizing circuit 14 into one series of burst signals.
【０００９】図１の適応信号処理回路２７，２８，２９
での処理を３台のＤＳＰを用いて実現すると図２の様に
なる。図２を用いて請求項２の実施例を説明する。受信
されたバースト信号は信号分配回路６に入力される。信
号分配回路６では受信信号がバースト単位で適応信号処
理回路２７，２８，２９（入力データメモリ３０，３
３，３６、ＤＳＰ３１，３４，３７及び出力データメモ
リ３２，３５，３８で構成される）に順番に分配され
る。図２においてＳａ，Ｓｂ，Ｓｃが分配された信号で
ある。各適応信号処理回路は適応等化器として動作し、
伝送路の周波数特性の逆特性を与えるフィルタを実現
し、受信バースト信号に対してフィルタ処理を行なう。
その出力は適応信号合成回路１４に入力され、ここで１
つの信号系列に再構成された後出力される。これによ
り、各適応信号処理回路は３バースト毎に動作すること
になる。これにより図５の従来方式の場合と比較してス
ループットが３倍となる。The adaptive signal processing circuits 27, 28, 29 of FIG.
When the processing in 3 is realized by using 3 DSPs, it becomes as shown in FIG. An embodiment of claim 2 will be described with reference to FIG. The received burst signal is input to the signal distribution circuit 6. In the signal distribution circuit 6, the received signal is burst-based in the adaptive signal processing circuits 27, 28, 29 (input data memories 30, 3).
3, 36, DSP 31, 34, 37 and output data memories 32, 35, 38). In FIG. 2, Sa, Sb, and Sc are distributed signals. Each adaptive signal processing circuit operates as an adaptive equalizer,
A filter that gives the inverse characteristics of the frequency characteristics of the transmission path is realized, and the received burst signal is filtered.
The output is input to the adaptive signal synthesis circuit 14, where 1
It is output after being reconstructed into one signal sequence. As a result, each adaptive signal processing circuit operates every three bursts. As a result, the throughput is tripled as compared with the case of the conventional method of FIG.
【００１０】図３を用いて請求項３の実施例について説
明する。本実施例は３台のタップ係数推定回路を持つ。
受信されたバースト信号は信号分配回路６及びタップ付
き遅延線フィルタ４０に入力される。信号分配回路６で
は各タップ係数推定回路７，８，９に順にバースト単位
で信号を分配し、各タップ係数推定回路は３バースト毎
に動作する。従って、タップ係数推定回路のスループッ
トはタップ付数推定回路が１台の場合の３倍で動作する
ことが分かる。推定されたタップ係数はタップ係数選択
回路４５を介してタップ付き遅延線フィルタ４０に入力
される。タップ付き遅延線フィルタ４０はタップ係数選
択回路４５から受け取ったタップ係数を用いて受信信号
に対して処理を行なうことで、伝送路にタップ付き遅延
線フィルタ４０を付加した全体の周波数特性は平坦とな
り、受信信号の符号間干渉が補償される。An embodiment of claim 3 will be described with reference to FIG. This embodiment has three tap coefficient estimation circuits.
The received burst signal is input to the signal distribution circuit 6 and the tapped delay line filter 40. The signal distribution circuit 6 distributes a signal to each tap coefficient estimation circuit 7, 8, 9 in burst units in order, and each tap coefficient estimation circuit operates every 3 bursts. Therefore, it can be seen that the throughput of the tap coefficient estimating circuit operates three times as much as when the number of tapped estimating circuits is one. The estimated tap coefficient is input to the delay line filter with tap 40 via the tap coefficient selection circuit 45. The tapped delay line filter 40 processes the received signal using the tap coefficient received from the tap coefficient selection circuit 45, so that the entire frequency characteristic in which the tapped delay line filter 40 is added to the transmission line becomes flat. , Intersymbol interference of the received signal is compensated.
【００１１】図４を用いて請求項４の実施例について説
明する。本実施例は５タップの等化器について、伝送路
推定における行列乗算を２５の内積演算に分解し、５つ
のＤＳＰで実現した場合の例である。ここでは伝送路推
定の手法としてＲＬＳ（Ｒｅｃｕｒｓｉｖｅ Ｌｅａｓ
ｔ Ｓｑｕａｒｅｓ）アルゴリズムを用いた場合につい
て考える。An embodiment of claim 4 will be described with reference to FIG. The present embodiment is an example of a case where a matrix multiplication in transmission path estimation is decomposed into 25 inner product operations and realized by 5 DSPs for a 5-tap equalizer. Here, as a method of channel estimation, RLS (Recursive Leas) is used.
Consider the case where the t Squares) algorithm is used.
【００１２】ｎシンボル目におけるフィルタ回路のタッ
プ係数ｈ(n) は１シンボル前のタップ係数ｈ(n-1)
を用いて次式に従って推定される。ただし、ｈ(n) は
（５×１）の行列である。 ｈ（n)＝ｈ(n-1) ＋ｋ(n) η(n) ・・・（１） η(n) は等化誤差の項であり、希望信号と等化器出力
ｕT (n) ｈ(n-1) の差である。ただし、ｕ(n) は
ｎシンボル目における入力ベクトルであり、本実施例の
等化器のタップ数は５タップであるから次式で表され
る。The tap coefficient h (n) of the filter circuit at the n-th symbol is the tap coefficient h (n-1) one symbol before.
Is estimated according to the following equation. However, h (n) is a (5 × 1) matrix. h (n) = h (n-1) + k (n) η (n) (1) η (n) is an equalization error term, which is the desired signal and the equalizer output u T (n) It is the difference of h (n-1). However, u (n) is the input vector at the n-th symbol, and the number of taps of the equalizer of the present embodiment is 5 taps, so it is expressed by the following equation.
【００１３】[0013]
【数１】 [Equation 1]
【００１４】ｕ(n) はｎシンボル目の入力信号、Ｔは転
置行列をあらわす。また、ｋ(n)はゲインベクトルと
呼ばれ、タップ係数の修正量を調節する（５×１）の行
列である。伝送路推定を行なうには、ｋ(n) 、η(n)
を求めるため１シンボル当り数回の行列同士の乗算を必
要とし、この行列乗算が伝送路推定の演算量が大きくな
る原因となっている。そこで本発明では以下に示すよう
に行列乗算を複数の内積演算に分解し、複数の信号処理
装置を用いて処理する。U (n) represents an input signal of the nth symbol, and T represents a transposed matrix. Further, k (n) is called a gain vector, and is a (5 × 1) matrix for adjusting the correction amount of the tap coefficient. For channel estimation, k (n), η (n)
In order to obtain, it is necessary to multiply the matrices several times per symbol, and this matrix multiplication causes a large amount of calculation for channel estimation. Therefore, in the present invention, the matrix multiplication is decomposed into a plurality of inner product operations and processed using a plurality of signal processing devices as described below.
【００１５】行列乗算の例として２つの行列（５×５、
正方行列）Ｐ、Ｑの乗算について考える。Ｐ、
Ｑを次式のように表すと、As an example of matrix multiplication, two matrices (5 × 5,
Consider a multiplication of a square matrix P and Q. P,
If Q is expressed by the following equation,
【００１６】[0016]
【数２】 [Equation 2]
【００１７】[0017]
【数３】 (Equation 3)
【００１８】ＰとＱの積は次式で表される。The product of P and Q is expressed by the following equation.
【００１９】[0019]
【数４】 (Equation 4)
【００２０】従って、（５×５）の正方行列同士の乗算
は２５の内積演算に分解できることが分かる。このよう
な内積演算を図４の５つのＤＳＰ５１〜５５で分担して
処理することで、行列乗算のスループットが５倍になる
ことが分かる。Therefore, it can be seen that the multiplication of (5 × 5) square matrices can be decomposed into 25 inner product operations. It can be seen that the throughput of matrix multiplication becomes five times by sharing and processing such inner product calculation by the five DSPs 51 to 55 in FIG.
【００２１】[0021]
【発明の効果】請求項１，２，３によれば、適応信号処
理回路の数を複数にして順に動作させることで、その数
に比例してスループットを改善できる。請求項４によれ
ば、等化器の信号処理で最も処理負担の大きい行列乗算
を複数の信号処理装置で分担して処理することでスルー
プットを改善できる。According to the present invention, the throughput can be improved in proportion to the number of the adaptive signal processing circuits by operating the plurality of adaptive signal processing circuits in sequence. According to the fourth aspect, the matrix multiplication, which has the largest processing load in the signal processing of the equalizer, is shared and processed by the plurality of signal processing devices, so that the throughput can be improved.
【００２２】これらの手段により高速の信号伝送に対し
て適用可能な適応等化器を実現できる。By these means, an adaptive equalizer applicable to high-speed signal transmission can be realized.
【図１】請求項１の発明の実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】請求項２の発明の実施例を示すブロック図。FIG. 2 is a block diagram showing an embodiment of the invention of claim 2;
【図３】請求項３の発明の実施例を示すブロック図。FIG. 3 is a block diagram showing an embodiment of the invention of claim 3;
【図４】請求項４の発明の実施例を示すブロック図。FIG. 4 is a block diagram showing an embodiment of the invention of claim 4;
【図５】従来の適応等化器の一例を示すブロック図。FIG. 5 is a block diagram showing an example of a conventional adaptive equalizer.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 1/10 Ｈ０４Ｂ 1/10 Ｌ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H04B 1/10 H04B 1/10 L
Claims (4)
力して伝送路の周波数特性の逆特性を実現するタップ係
数を推定するタップ係数推定回路と、該タップ係数推定
回路から得られたタップ係数を用いてフィルタ処理を行
なうタップ付き遅延線フィルタを有する適応等化器にお
いて、 前記タップ係数推定回路およびタップ付き遅延線フィル
タでそれぞれ構成されるＭ個（Ｍは２以上の整数）の適
応信号処理回路と、 １系列からなる前記各バースト信号をバースト単位で前
記Ｍ個のタップ係数推定回路に順番に分配する信号分配
回路と、 前記Ｍ個のタップ付き遅延線フィルタの出力信号を１系
列のバースト信号に再構成する信号合成回路からなるこ
とを特徴とする適応等化器。1. A tap coefficient estimating circuit for inputting a plurality of burst signals of one sequence to estimate a tap coefficient for realizing an inverse characteristic of a frequency characteristic of a transmission line, and a tap coefficient obtained from the tap coefficient estimating circuit. In an adaptive equalizer having a tapped delay line filter for performing filter processing by using M, M (M is an integer of 2 or more) adaptive signal processing configured by the tap coefficient estimation circuit and the tapped delay line filter, respectively. A circuit, a signal distribution circuit that sequentially distributes each burst signal consisting of one sequence to the M tap coefficient estimation circuits in burst units, and an output signal of the M tapped delay line filter into one sequence burst An adaptive equalizer, comprising a signal synthesis circuit for reconstructing a signal.
路を入力データメモリと、ＤＳＰ（ディジタル・シグナ
ル・プロセッサ）と、出力データメモリとを順次接続し
た回路で構成したことを特徴とする適応等化器。2. The adaptive signal processing circuit according to claim 1, wherein the adaptive signal processing circuit is configured by a circuit in which an input data memory, a DSP (digital signal processor), and an output data memory are sequentially connected. Chemist.
力して伝送路の周波数特性の逆特性を実現するタップ係
数を推定するタップ係数推定回路と、該タップ係数推定
回路から得られたタップ係数を用いてフィルタ処理を行
なうタップ付き遅延線フィルタを有する適応等化器にお
いて、 Ｍ個（Ｍは２以上の整数）の前記タップ係数推定回路
と、 １系列からなる前記各バースト信号をバースト単位で前
記Ｍ個のタップ係数推定回路に順番に分配する信号分配
回路と、 前記Ｍ個のタップ係数推定回路出力のうち最新のタップ
係数を選択する手段と、 その選択する手段で選択されたタップ係数を用いてフィ
ルタ処理を行なう前記タップ付き遅延線フィルタからな
ることを特徴とする適応等化器。3. A tap coefficient estimating circuit for inputting a plurality of burst signals of one sequence to estimate a tap coefficient for realizing an inverse characteristic of a frequency characteristic of a transmission line, and a tap coefficient obtained from the tap coefficient estimating circuit. In an adaptive equalizer having a delay line filter with a tap for performing filter processing using M, M (M is an integer of 2 or more) of the tap coefficient estimation circuits, and each burst signal consisting of one sequence in burst units. A signal distribution circuit that sequentially distributes to the M tap coefficient estimation circuits, a unit that selects the latest tap coefficient from the M tap coefficient estimation circuit outputs, and a tap coefficient that is selected by the selection unit. An adaptive equalizer, comprising the delay line filter with a tap for performing a filtering process using the same.
化器において、前記行列乗算を複数の内積演算に分解
し、前記内積演算を並列処理する複数の信号処理手段を
備えることを特徴とする適応等化器。4. An adaptive equalizer for performing signal processing including matrix multiplication, comprising a plurality of signal processing means for decomposing the matrix multiplication into a plurality of inner product operations and processing the inner product operations in parallel. Adaptive equalizer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2534296A JPH09219670A (en) | 1996-02-13 | 1996-02-13 | Adaptive equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2534296A JPH09219670A (en) | 1996-02-13 | 1996-02-13 | Adaptive equalizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219670A true JPH09219670A (en) | 1997-08-19 |
Family
ID=12163234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2534296A Pending JPH09219670A (en) | 1996-02-13 | 1996-02-13 | Adaptive equalizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219670A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510914A (en) * | 2005-09-29 | 2009-03-12 | ルーセント テクノロジーズ インコーポレーテッド | Receiver technology for wireless communication |
-
1996
- 1996-02-13 JP JP2534296A patent/JPH09219670A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510914A (en) * | 2005-09-29 | 2009-03-12 | ルーセント テクノロジーズ インコーポレーテッド | Receiver technology for wireless communication |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3375139B2 (en) | Adaptive array transceiver | |
| US4038536A (en) | Adaptive recursive least mean square error filter | |
| EP0426026B1 (en) | Equalizer | |
| KR100281254B1 (en) | Apparatus and method for restoring data for asynchronous CDMA systems | |
| JP4010348B2 (en) | Adaptive Series-Parallel Mixed Noise Reduction Method | |
| WO2003055068A1 (en) | A method for signal estimation in a receiver | |
| US20090207955A1 (en) | Adaptive Digital Filter, FM Receiver, Signal Processing Method, and Program | |
| CN1977504B (en) | Method for calculating filter coefficients for an equaliser in a communication receiver using hermitian optimisation | |
| JP3235774B2 (en) | Adaptive array receiver | |
| JP2003536317A (en) | Method and receiver for reducing the effects of interference | |
| JP3663562B2 (en) | Interference canceller and channel estimation method | |
| JP3085042B2 (en) | Interference wave canceller | |
| US6195386B1 (en) | Parallel decision feedback equalizer | |
| JP2005175775A (en) | Equalizer and initial value setting method thereof | |
| JPH09219670A (en) | Adaptive equalizer | |
| US6587504B1 (en) | Adaptive equalizer and designing method thereof | |
| JP3866049B2 (en) | Time-space equalization apparatus and equalization method | |
| US20030023650A1 (en) | Adaptive filter for communication system | |
| JPH0964791A (en) | Waveform equalizer | |
| Bernocchi et al. | A hybrid RNS adaptive filter for channel equalization | |
| JP5030068B2 (en) | Communication path equalization apparatus and method | |
| JP4275273B2 (en) | Receiving machine | |
| JPH10126321A (en) | Adaptive filter | |
| JP4722785B2 (en) | Wireless signal separation method, wireless receiver, program, and recording medium | |
| CN100362772C (en) | Receiver of multiple input and multiple output system |