JPH09213892A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH09213892A JPH09213892A JP8018513A JP1851396A JPH09213892A JP H09213892 A JPH09213892 A JP H09213892A JP 8018513 A JP8018513 A JP 8018513A JP 1851396 A JP1851396 A JP 1851396A JP H09213892 A JPH09213892 A JP H09213892A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は半導体素子の製造
方法に関し、特に導電部の形成工程に適用する半導体素
子の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor element, and more particularly to a method for manufacturing a semiconductor element applied to a step of forming a conductive portion.
【０００２】[0002]
【従来の技術】近年、半導体製造分野では、半導体素子
の高集積化が著しく進展しており、これに伴って回路内
の各部分の面積も縮小化されてきている。この面積の縮
小化により様々な問題が生じているが、回路のある部分
では、その表面積の拡大を図ることで上記問題を解決で
きるものもある。例えばＤＲＡＭのキャパシタでは、キ
ャパシタ容量を増加させて必要な容量値を確保するた
め、容量絶縁膜を薄膜化する方法や、キャパシタのスト
レージ電極の表面積を拡大する方法が一般的に採用され
ている。前者は、容量絶縁膜の生成膜厚を薄くするだけ
で容易にキャパシタ容量を増加させることができるが、
その反面、絶縁耐圧の劣化を引き起こしてしまうといっ
た不具合がある。2. Description of the Related Art In recent years, in the field of semiconductor manufacturing, the degree of integration of semiconductor elements has been remarkably advanced, and the area of each portion in a circuit has been reduced accordingly. Various problems have occurred due to the reduction of the area, but there are some that can solve the above problem by increasing the surface area of a part of the circuit. For example, in a DRAM capacitor, in order to increase the capacitance of the capacitor and secure a necessary capacitance value, a method of thinning a capacitive insulating film and a method of increasing the surface area of a storage electrode of the capacitor are generally adopted. The former can easily increase the capacitance of the capacitor simply by reducing the thickness of the capacitor insulating film.
On the other hand, there is a problem that the breakdown voltage is deteriorated.
【０００３】一方、後者には、その形成技術に様々な種
類があり、代表的なものとしてキャパシタをスタック、
トレンチ、フィン等の構造にすることによって、ストレ
ージ電極の表面積を拡大する技術がある。またこの他
に、キャパシタのストレージ電極となるポリシリコン
（Poly−Ｓｉ）の表面を凹凸にすることでストレージ電
極の表面積の拡大を図り、キャパシタ容量を増加させる
技術も提案されている。例えば特開昭６４−４２１６１
号では、ストレージ電極となるPoly−Ｓｉ層上に小石状
のシリコン（Ｓｉ）粒を形成してストレージ電極の表面
積の拡大を図る方法が開示されている。On the other hand, the latter has various kinds of forming techniques, and a typical example is stacking capacitors,
There is a technique for increasing the surface area of the storage electrode by using a structure such as a trench or a fin. In addition to this, a technique has also been proposed in which the surface area of the storage electrode is increased by making the surface of polysilicon (Poly-Si), which is the storage electrode of the capacitor, uneven to increase the capacitance of the capacitor. For example, JP-A-64-42161
The publication discloses a method of increasing the surface area of the storage electrode by forming pebbles-like silicon (Si) grains on the Poly-Si layer that will be the storage electrode.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、Poly−
Ｓｉ層上にＳｉ粒を形成させる上記の半導体素子の製造
方法では、Ｓｉ粒のサイズに限界があるため、さらなる
ストレージ電極の表面積の拡大を図ることができず、し
たがってこれ以上のキャパシタ容量が得られないといっ
た難点がある。キャパシタ容量の増大に限界があると、
今後、益々進展していくと考えられる半導体素子の高集
積化に伴う面積の縮小化に対応できなくなってしまうの
である。よって、ストレージ電極等の導電部の表面積を
一層拡大でき、半導体素子の高集積化を進めることがで
きる半導体素子の製造方法の開発が切望されている。[Problems to be Solved by the Invention] However, Poly-
In the above-mentioned method for manufacturing a semiconductor element in which Si particles are formed on the Si layer, the size of the Si particles is limited, so that the surface area of the storage electrode cannot be further expanded, and thus a larger capacitor capacitance can be obtained. There is a drawback that it cannot be done. If there is a limit to the increase in capacitor capacity,
In the future, it will not be possible to cope with the reduction in area due to the high integration of semiconductor elements, which is expected to continue to progress. Therefore, development of a semiconductor element manufacturing method that can further increase the surface area of the conductive portion such as the storage electrode and promote high integration of the semiconductor element has been earnestly desired.
【０００５】[0005]
【課題を解決するための手段】この発明の半導体素子の
製造方法では、まず基体上に、表面に酸化薄膜が形成さ
れた結晶質の半導体層を形成し、次いでこの半導体層上
に複数のＳｉの粒を形成する。続いてＳｉの粒をそれぞ
れエピタキシャル成長させて、このＳｉの粒の表面積を
増大させ、その後、酸化薄膜を導電化処理することによ
り、表面積が増大したＳｉの粒と上記半導体層とからな
る導電部を形成することを上記課題の解決手段とした。In the method of manufacturing a semiconductor device according to the present invention, a crystalline semiconductor layer having an oxide thin film formed on the surface is first formed on a substrate, and then a plurality of Si layers are formed on the semiconductor layer. To form grains. Subsequently, the Si particles are epitaxially grown to increase the surface area of the Si particles, and then the oxide thin film is subjected to a conductive treatment to form a conductive portion composed of the Si particles having the increased surface area and the semiconductor layer. Forming was used as a means for solving the above problems.
【０００６】一般に、Ｓｉのエピタキシャル成長は下地
の選択性を持っており、アモルファス状の酸化膜よりも
面方位を持ったＳｉ上に選択的に成長することが知見さ
れている。この発明では、表面に酸化薄膜が形成された
半導体層上にＳｉの粒を形成するため、その後のエピタ
キシャル成長によって、Ｓｉの粒と粒の間の酸化薄膜に
Ｓｉが成長することなく、Ｓｉの粒のみが成長する。よ
ってＳｉの粒の表面積が増大し、表面積が拡大した導電
部が得られる。It is generally known that the epitaxial growth of Si has the selectivity of the underlying layer, and that it grows selectively on Si having a plane orientation rather than an amorphous oxide film. In the present invention, since Si grains are formed on the semiconductor layer having the oxide thin film formed on the surface thereof, the subsequent epitaxial growth prevents Si grains from growing in the oxide thin film between the grains and the Si grains. Only grows. Therefore, the surface area of Si particles is increased, and a conductive portion having an increased surface area is obtained.
【０００７】[0007]
【発明の実施の形態】以下、本発明に係る半導体素子の
製造方法の実施形態を図面を用いて説明する。図１は本
発明の一実施形態を示す図であり、本発明をＤＲＡＭの
キャパシタの形成に適用した例を示したものである。Ｄ
ＲＡＭのキャパシタを形成するには、本発明の基体とし
てＳｉの基板１を用い、まず従来法により図１（ａ）に
示すごとく、基板１上に結晶質の半導体層となるPoly−
Ｓｉ層２を形成する。ここでは減圧ＣＶＤ装置を用い、
窒素（Ｎ2 ）またはヘリウム（Ｈｅ）で２０％に希釈し
たモノシラン（ＳｉＨ4 ）ガスを反応ガスとし、雰囲気
圧力を０．８Ｔｏｒｒ、温度を６８０℃とした条件に
て、基板１上にPoly−Ｓｉ層２を０．２μｍ程度の膜厚
に形成する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing an embodiment of the present invention and shows an example in which the present invention is applied to the formation of a DRAM capacitor. D
In order to form a RAM capacitor, a Si substrate 1 is used as a substrate of the present invention. First, as shown in FIG.
The Si layer 2 is formed. Here, a low pressure CVD apparatus is used,
Polysilane was formed on the substrate 1 under the conditions of a monosilane (SiH 4 ) gas diluted with nitrogen (N 2 ) or helium (He) to 20% as a reaction gas, an atmospheric pressure of 0.8 Torr, and a temperature of 680 ° C. The Si layer 2 is formed to a film thickness of about 0.2 μm.
【０００８】次いで、減圧ＣＶＤ装置から一旦、基板１
を取り出して、空気中の酸素により１μｍ程度〜オング
ストローム単位の極薄い自然酸化膜からなる酸化薄膜３
をPoly−Ｓｉ層２の表面に形成する。あるいは、硫酸と
過酸化水素水との混合液等の薬液を用いた湿式酸化によ
り、Poly−Ｓｉ層２の表面に上記のような極めて薄い酸
化薄膜３を形成する。続いてＣＶＤ法により、Poly−Ｓ
ｉ層２上に酸化薄膜３を介して複数のＳｉの粒４を形成
する。具体的には、減圧ＣＶＤ装置の処理室内に基板１
を設置し、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）ガスを２
０ｃｃ／ｍｉｎの流量で処理室内に導入し、圧力を０．
８Ｔｏｒｒ、温度８００℃とした条件により処理を行
う。このような処理により直径が０．０３μｍ〜０．０
６μｍ程度の小石状Ｓｉの粒４をPoly−Ｓｉ層２上に複
数形成する。Next, the substrate 1 is temporarily turned on from the low pressure CVD apparatus.
Oxide thin film 3 consisting of an extremely thin natural oxide film of about 1 μm to Angstrom unit due to oxygen in the air
Are formed on the surface of the Poly-Si layer 2. Alternatively, the extremely thin oxide thin film 3 as described above is formed on the surface of the Poly-Si layer 2 by wet oxidation using a chemical solution such as a mixed solution of sulfuric acid and hydrogen peroxide solution. Then, using the CVD method, Poly-S
A plurality of Si grains 4 are formed on the i layer 2 through the oxide thin film 3. Specifically, the substrate 1 is placed in the processing chamber of the low pressure CVD apparatus.
Is installed, and dichlorosilane (SiH 2 Cl 2 ) gas is added to 2
It was introduced into the processing chamber at a flow rate of 0 cc / min and the pressure was adjusted to 0.
The processing is performed under the conditions of 8 Torr and a temperature of 800 ° C. By such a treatment, the diameter is 0.03 μm to 0.0
A plurality of pebbled Si particles 4 of about 6 μm are formed on the Poly-Si layer 2.
【０００９】次に処理室内を減圧状態に保持したまま、
図１（ｂ）に示すように、Ｓｉの粒４の形成に連続して
複数のＳｉの粒４をエピタキシャル成長させ、粒４の表
面積を増大させる処理を行う。このエピタキシャル成長
では、Ｓｉの粒４がPoly−Ｓｉ層２の面に沿う方向より
もPoly−Ｓｉ層２と反対の側に向けて大きく成長する条
件で行うことが好ましい。これは、Ｓｉの粒４がPoly−
Ｓｉ層２の面に沿う方向に大きく成長してしまうと、粒
４同士が接触する部分が生じてしまい、粒４の表面積の
増大による後述するストレージ電極の表面積の拡大効果
が薄れるおそれがあるためである。Next, while maintaining a depressurized state in the processing chamber,
As shown in FIG. 1B, a plurality of Si particles 4 are epitaxially grown following the formation of the Si particles 4, and a treatment for increasing the surface area of the particles 4 is performed. This epitaxial growth is preferably performed under the condition that the Si grains 4 grow larger toward the side opposite to the Poly-Si layer 2 than in the direction along the surface of the Poly-Si layer 2. This is because the Si particles 4 are Poly-
If large growth occurs in the direction along the surface of the Si layer 2, a portion where the grains 4 come into contact with each other is generated, and the effect of increasing the surface area of the storage electrode described later due to the increase in the surface area of the grains 4 may be diminished. Is.
【００１０】上記エピタキシャル成長は、例えばＨ2 ガ
スおよびＳｉＨ4 ガスを用い、Ｈ2ガスの流量をＳｉＨ
4 ガスの流量の１０倍以上とし、圧力を０．１Ｔｏｒｒ
〜０．５Ｔｏｒｒ程度、温度を５００℃〜７００℃とし
た条件にて行う。前述したように、Ｓｉのエピタキシャ
ル成長は下地の選択性を持っており、アモルファス状の
酸化薄膜３よりも面方位を持ったＳｉ上に選択的に成長
することが知見されている。したがって、Ｓｉの粒４の
形成後、上記のごとくエピタキシャル成長を行うと、Ｓ
ｉの粒４と粒４の間の酸化薄膜３上にＳｉが成長するこ
となく、Ｓｉの粒４のみが成長し、Ｓｉの粒４の表面積
が増大する。In the epitaxial growth, for example, H 2 gas and SiH 4 gas are used, and the flow rate of H 2 gas is SiH.
4 times the flow rate of gas is 10 times or more and the pressure is 0.1 Torr
˜0.5 Torr and the temperature is 500 ° C. to 700 ° C. As described above, it has been found that the epitaxial growth of Si has the selectivity of the underlayer and selectively grows on Si having a plane orientation rather than the amorphous oxide thin film 3. Therefore, if the epitaxial growth is performed as described above after the Si grains 4 are formed, S
Without growing Si on the oxide thin film 3 between the grains 4 of i, only the grains 4 of Si grow and the surface area of the grains 4 of Si increases.
【００１１】Ｓｉの粒４をエピタキシャル成長させた後
は、酸化薄膜３を導電化処理する工程を行う。この酸化
薄膜３は極薄いため、通常の半導体素子の製造プロセス
で行う基板１やPoly−Ｓｉ層２への不純物導入処理や、
熱処理等によって容易に導電化することができる。ここ
では、成長させたＳｉの粒４およびPoly−Ｓｉ層２に、
熱拡散法やイオン注入法等の従来法により不純物を導
入、拡散させて低抵抗化する処理に兼ねた形で酸化薄膜
３を導電化する。例えば熱拡散法を用いて不純物として
リンを導入する場合、オキシ塩化リン（ＰＯＣｌ3 ）を
原料とし、８７５℃、３０分の条件で行う。この工程に
より、表面積が増大したＳｉの粒４とPoly−Ｓｉ層２と
が導通状態となり、Ｓｉの粒４とPoly−Ｓｉ層２とから
なる導電部５が形成される。そして、リソグラフィとエ
ッチングとによって導電部５をパターニングして、図１
（ｃ）に示すごとくキャパシタのストレージ電極６を形
成する。After the Si grains 4 are epitaxially grown, a step of making the oxide thin film 3 conductive is performed. Since the oxide thin film 3 is extremely thin, the impurity introduction process to the substrate 1 and the Poly-Si layer 2 which is performed in a normal semiconductor element manufacturing process,
It can be easily made conductive by heat treatment or the like. Here, in the grown Si grains 4 and the Poly-Si layer 2,
The oxide thin film 3 is made conductive in a form that also serves as a process of introducing and diffusing impurities to reduce the resistance by a conventional method such as a thermal diffusion method or an ion implantation method. For example, when phosphorus is introduced as an impurity by using the thermal diffusion method, phosphorus oxychloride (POCl 3 ) is used as a raw material, and the treatment is performed at 875 ° C. for 30 minutes. By this step, the Si particles 4 having an increased surface area and the Poly-Si layer 2 are brought into conduction with each other, and the conductive portion 5 composed of the Si particles 4 and the Poly-Si layer 2 is formed. Then, the conductive portion 5 is patterned by lithography and etching, and the pattern shown in FIG.
The storage electrode 6 of the capacitor is formed as shown in FIG.
【００１２】その後は、従来技術によって、ストレージ
電極６上に容量絶縁膜７を形成し、さらに容量絶縁膜７
上にセルプレート電極８を形成して、ストレージ電極
６、容量絶縁膜７およびセルプレート電極８からなるキ
ャパシタ９を得る。なお、容量絶縁膜７は、例えば窒化
シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2 ）、タン
タル酸化膜（Ｔａ2 Ｏ 5）等の単層膜や、熱ＳｉＮ膜と
ＳｉＮのＣＶＤ膜とＳｉＯ2 膜とがこの順に積層されて
なる多層膜で形成し、セルプレート電極８は、例えばPo
ly−Ｓｉ等により形成する。After that, the capacitance insulating film 7 is formed on the storage electrode 6 by the conventional technique, and the capacitance insulating film 7 is further formed.
The cell plate electrode 8 is formed on the top of the cell plate electrode 8 to obtain the capacitor 9 including the storage electrode 6, the capacitance insulating film 7 and the cell plate electrode 8. The capacitive insulating film 7 is, for example, a single layer film such as silicon nitride (SiN), silicon oxide (SiO 2 ), tantalum oxide film (Ta 2 O 5 ), a thermal SiN film and a SiN CVD film, and a SiO 2 film. And a cell plate electrode 8 formed of, for example, Po
It is formed of ly-Si or the like.
【００１３】上記した実施形態の方法では、エピタキシ
ャル成長法を用いることによってＳｉの粒４のみを成長
させてその表面積を増大させるので、従来技術に比較し
てストレージ電極６の表面積を一層拡大することがで
き、ＤＲＡＭのさらなるキャパシタ容量の増加を図るこ
とができる。したがって、この方法によれば、半導体素
子の高集積化に伴うセル面積の縮小化に対応させてキャ
パシタ容量を増加させることができるため、半導体素子
の高集積化を一層進展させることができる。In the method of the above-described embodiment, only the Si grains 4 are grown and the surface area thereof is increased by using the epitaxial growth method, so that the surface area of the storage electrode 6 can be further increased as compared with the conventional technique. Therefore, the capacity of the capacitor of the DRAM can be further increased. Therefore, according to this method, it is possible to increase the capacitance of the capacitor in response to the reduction of the cell area accompanying the high integration of the semiconductor element, and thus it is possible to further advance the high integration of the semiconductor element.
【００１４】なお、この実施形態では、本発明における
結晶質の半導体層をPoly−Ｓｉ層としたが、単結晶のシ
リコン層であってもよく、またＧａＡｓやＩｎＰ等の化
合物半導体層であってもよい。また、この実施形態では
本発明をキャパシタの形成工程に適用したが、この例に
限定されない。例えば、図２に示すように本発明を導電
部５からなる導電パターン１０とこの上層に形成する配
線１３とのコンタクト部の形成工程に適用することもで
き、また図３に示すように、抵抗配線１４の形成工程に
適用することもできる。In this embodiment, the crystalline semiconductor layer in the present invention is a Poly-Si layer, but it may be a single crystal silicon layer or a compound semiconductor layer such as GaAs or InP. Good. Further, although the present invention is applied to the capacitor forming process in this embodiment, the present invention is not limited to this example. For example, as shown in FIG. 2, the present invention can be applied to the step of forming the contact portion between the conductive pattern 10 including the conductive portion 5 and the wiring 13 formed on the conductive pattern 10, and as shown in FIG. It can also be applied to the step of forming the wiring 14.
【００１５】例えば本発明を図２に示すように、導電パ
ターン１０と配線１３とのコンタクト部の形成工程に適
用する場合には、まず上記実施形態と同様にして、基板
１上のPoly−Ｓｉ層２上に酸化薄膜３を介してエピタキ
シャル成長により表面積が増大したＳｉの粒４を形成
し、酸化薄膜３を導電化処理し、Ｓｉの粒４とPoly−Ｓ
ｉ層２とからなる導電部５を形成する。そしてリソグラ
フィとエッチングとによって導電部５をパターニング
し、導電パターン１０を得る。次いで、導電パターン１
０を覆って基板１上に例えばＳｉＯ2 膜やリンガラス膜
等からなる層間絶縁膜１１を形成し、リソグラフィとエ
ッチングとによって、導電パターン１０に到達するコン
タクトホール１２を層間絶縁膜１１に形成する。次に、
例えばスパッタリング法等によって層間絶縁膜１１上
に、コンタクトホール１２内を覆うようにして例えばア
ルミニウム（Ａｌ）やＡｌの合金等からなる導電材料層
を形成する。そしてリソグラフィとエッチングとによっ
て導電材料層をパターニングし、導電パターン１０に直
に接続する配線１３を形成する。For example, when the present invention is applied to the step of forming the contact portion between the conductive pattern 10 and the wiring 13, as shown in FIG. Si particles 4 having an increased surface area are formed on the layer 2 through the oxide thin film 3 by epitaxial growth, and the oxide thin film 3 is subjected to a conductive treatment to form Si particles 4 and Poly-S.
A conductive portion 5 including the i layer 2 is formed. Then, the conductive portion 5 is patterned by lithography and etching to obtain the conductive pattern 10. Then, the conductive pattern 1
An interlayer insulating film 11 made of, for example, a SiO 2 film or a phosphor glass film is formed on the substrate 1 so as to cover 0, and a contact hole 12 reaching the conductive pattern 10 is formed in the interlayer insulating film 11 by lithography and etching. . next,
For example, a conductive material layer made of, for example, aluminum (Al) or an alloy of Al is formed on the interlayer insulating film 11 by a sputtering method or the like so as to cover the inside of the contact hole 12. Then, the conductive material layer is patterned by lithography and etching to form the wiring 13 directly connected to the conductive pattern 10.
【００１６】この場合には、表面積が拡大した導電パタ
ーン１０が得られることから、導電パターン１０と配線
１３との接合面積を増加させることができるので、コン
タクト抵抗を下げることができる。よって、半導体素子
の高集積化によりコンタクトホール１２の径が縮小化さ
れても、コンタクト抵抗の増大を抑制することができる
ので、信号の伝播遅延等が防止された半導体素子を得る
ことができる。In this case, since the conductive pattern 10 having an enlarged surface area can be obtained, the contact area between the conductive pattern 10 and the wiring 13 can be increased, so that the contact resistance can be reduced. Therefore, even if the diameter of the contact hole 12 is reduced due to high integration of the semiconductor element, it is possible to suppress an increase in contact resistance, so that it is possible to obtain a semiconductor element in which signal propagation delay and the like are prevented.
【００１７】また図３に示すように、本発明を抵抗配線
の形成に適用する場合には、上記実施形態と同様にして
導電パターン１０を形成した後、例えばスパッタリング
法等によって導電パターン１０上に抵抗配線１４を形成
する。この場合には、表面積が拡大した導電パターン１
０上に抵抗配線１４を形成するので、平面視した状態に
おいて従来と同じ距離、面積に抵抗配線１４を形成した
場合、抵抗配線１４は従来のものに比較して抵抗値の高
いものとなる。よって、平面的に従来よりも短い距離、
小さい面積で従来と同等の抵抗値の抵抗配線１４を形成
できるので、半導体素子の高集積化を進展させるうえで
非常に有効である。As shown in FIG. 3, when the present invention is applied to the formation of resistance wiring, after forming the conductive pattern 10 in the same manner as in the above embodiment, the conductive pattern 10 is formed on the conductive pattern 10 by, for example, a sputtering method. The resistance wiring 14 is formed. In this case, the conductive pattern 1 having an enlarged surface area
Since the resistance wiring 14 is formed on the surface 0, when the resistance wiring 14 is formed in the same distance and area as the conventional one in a plan view, the resistance wiring 14 has a higher resistance value than the conventional one. Therefore, the distance is shorter than the conventional one in a plane,
Since the resistance wiring 14 having a resistance value equivalent to that of the conventional one can be formed in a small area, it is very effective in promoting high integration of semiconductor elements.
【００１８】[0018]
【発明の効果】以上説明したようにこの発明に係る半導
体素子の製造方法によれば、表面に酸化薄膜が形成され
た半導体層上にＳｉの粒を形成するので、その後のエピ
タキシャル成長によって、Ｓｉの粒のみを成長させてそ
の表面積を増大させることができ、この結果、導電部の
表面積を拡大することができる。よって、例えば導電部
をキャパシタのストレージ電極とした場合、半導体素子
の高集積化に伴い面積を縮小化させても、ストレージ電
極の表面積の拡大により所望のキャパシタ容量を得るこ
とができるので、この発明は半導体素子の高集積化を進
展させるうえで非常に有効な方法となる。As described above, according to the method of manufacturing a semiconductor device of the present invention, since Si grains are formed on the semiconductor layer having the oxide thin film formed on the surface thereof, the Si grains are formed by the subsequent epitaxial growth. Only the grains can be grown to increase their surface area, and as a result, the surface area of the conductive portion can be increased. Therefore, for example, when the conductive portion is used as a storage electrode of a capacitor, a desired capacitor capacitance can be obtained by increasing the surface area of the storage electrode even if the area is reduced due to high integration of semiconductor elements. Is a very effective method for promoting high integration of semiconductor devices.
【図１】（ａ）〜（ｃ）は本発明に係る半導体素子の製
造方法の一実施形態を工程順に説明するための要部側断
面図である。1A to 1C are side cross-sectional views of a main part for explaining an embodiment of a method for manufacturing a semiconductor element according to the present invention in the order of steps.
【図２】実施形態の変形例を示す要部側断面図（その
１）である。FIG. 2 is a side cross-sectional view (No. 1) of a main part showing a modified example of the embodiment.
【図３】実施形態の変形例を示す要部側断面図（その
２）である。FIG. 3 is a side cross-sectional view of a main part (part 2) showing a modified example of the embodiment.
１ 基板（基体） ２ Poly−Ｓｉ層（結晶質の半導体層） ３ 酸化薄膜 ４ Ｓｉの粒 ５ 導電部 1 Substrate (Base) 2 Poly-Si Layer (Crystalline Semiconductor Layer) 3 Oxide Thin Film 4 Si Grains 5 Conductive Part
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display area H01L 27/108 21/8242
Claims (1)
結晶質の半導体層を形成する第１工程と、 該半導体層上に複数のシリコンの粒を形成する第２工程
と、 該シリコンの粒をそれぞれエピタキシャル成長させて、
このシリコンの粒の表面積を増大させる第３工程と、 前記酸化薄膜を導電化処理し、前記シリコンの粒と前記
半導体層とからなる導電部を形成する第４工程とを有し
ていることを特徴とする半導体素子の製造方法。1. A first step of forming a crystalline semiconductor layer on a surface of which an oxide thin film is formed, a second step of forming a plurality of silicon grains on the semiconductor layer, and the silicon. Each of the grains is grown epitaxially,
And a third step of increasing the surface area of the silicon grains, and a fourth step of subjecting the oxide thin film to a conductive treatment to form a conductive portion composed of the silicon grains and the semiconductor layer. A method for manufacturing a characteristic semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018513A JPH09213892A (en) | 1996-02-05 | 1996-02-05 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018513A JPH09213892A (en) | 1996-02-05 | 1996-02-05 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213892A true JPH09213892A (en) | 1997-08-15 |
Family
ID=11973717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8018513A Pending JPH09213892A (en) | 1996-02-05 | 1996-02-05 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213892A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524927B1 (en) | 1998-09-04 | 2003-02-25 | Hitachi, Ltd. | Semiconductor device and method of fabricating the same |
| JP2004014567A (en) * | 2002-06-03 | 2004-01-15 | Murata Mfg Co Ltd | Magnetoelectric transducer |
-
1996
- 1996-02-05 JP JP8018513A patent/JPH09213892A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524927B1 (en) | 1998-09-04 | 2003-02-25 | Hitachi, Ltd. | Semiconductor device and method of fabricating the same |
| US6717202B2 (en) | 1998-09-04 | 2004-04-06 | Renesas Technology Corp. | HSG semiconductor capacitor with migration inhibition layer |
| JP2004014567A (en) * | 2002-06-03 | 2004-01-15 | Murata Mfg Co Ltd | Magnetoelectric transducer |
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