JPH09213829A - High-performance digital ic package using bga-type i/o format and single-layer ceramic plate board by bimetal filling via - Google Patents

High-performance digital ic package using bga-type i/o format and single-layer ceramic plate board by bimetal filling via

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JPH09213829A
JPH09213829A JP8143210A JP14321096A JPH09213829A JP H09213829 A JPH09213829 A JP H09213829A JP 8143210 A JP8143210 A JP 8143210A JP 14321096 A JP14321096 A JP 14321096A JP H09213829 A JPH09213829 A JP H09213829A
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Japan
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integrated circuit
circuit package
layer
thickness
substrate
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JP8143210A
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Japanese (ja)
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Norman L Greenman
エル． グリーンマン ノーマン
M P Ramachandra Panicker
ピー． ラマチャンドラ パニッカー エム．
Jorge M Hernandez
エム． ヘルナンデズ ジョージ
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Circuit Components Inc
Original Assignee
Circuit Components Inc
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To enable strict control of coplanarity and enable a number of connections in a small unit area without increasing the number of layers, by using a pole grid array format and a single-layer ceramic plate board having a number of vias which are filled with bimetal and precisely positioned. SOLUTION: On a single-layer board having predetermined patterns of vias 22, 25, a plurality of circuit tracers extending from a plurality of wire bonding pads 19 or flip-flop mounting pads are provided for the plurality of vias 22, 25 in order to cause electric contact with each other. A protector 32 protects the vias 22, 25, the tracers, the wiring bonding pads 19, wire bonds 20 and a die 30 from the environment. On a surface opposite to the board surface where the die 30 is provided, a plurality of conductive balls 17 are provided. Thus, strict control of coplanarity is enabled without increasing the number of layers.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、デジタル集積回路
用の単チップ式及びマルチチップ式パッケージに関す
る。さらに特定すれば、本発明は、小単位面積により多
くの接続を提供するため、ボールグリッドアレイに接続
された多数のバイメタル（bi-metallic）またはトリメ
タル（tri-metallic）充填バイア（vias）が提供された
単層セラミックス基板に関する。FIELD OF THE INVENTION The present invention relates to single-chip and multi-chip packages for digital integrated circuits. More particularly, the present invention provides a large number of bi-metallic or tri-metallic filled vias connected to a ball grid array to provide more connections in a small unit area. Single-layer ceramic substrate.

【０００２】[0002]

【従来の技術】今日広く利用されている単層式及びマル
チ層式ＩＣチップ用パッケージの１つは、ＬＧＡ型（la
nd grid array）や鉛加工型（leaded）と対比されるＢ
ＧＡ型Ｉ／Ｏフォーマットである。その理由は、ＢＧＡ
フォーマットは、同一サイズの実用鉛型パッケージより
もＩ／Ｏ容量を増大させることができ、特にソルダー
（はんだ：solder）ボールが使用される場合にＰＣボー
ドへの搭載が容易だからである。このことは、同じＩ／
Ｏ密度を有してはいるが、ソケット配線を必要とするＬ
ＧＡパッケージとは対照的である。ソケットがなけれ
ば、パッケージがＰＣＢに直載されるときＬＧＡ型は、
ソルダー結合部の品質保証が非常に困難だからである。2. Description of the Related Art One of the packages for single-layer type and multi-layer type IC chips which are widely used today is the LGA type (la
nd grid array) and lead processing type (leaded) B
It is a GA type I / O format. The reason is BGA
This is because the format can increase the I / O capacity as compared with a practical lead type package of the same size, and is easy to mount on a PC board, especially when a solder ball is used. This is the same I /
L that has O density but requires socket wiring
This is in contrast to the GA package. Without a socket, when the package is mounted directly on the PCB, the LGA type
This is because it is very difficult to guarantee the quality of the solder joints.

【０００３】[0003]

【発明が解決しようとする課題】現在知られているＢＧ
Ａパッケージには、以下に記載する長所と短所とを有し
たいくつかの構造スキームが存在する。[Problems to be Solved by the Invention] Currently known BG
There are several structural schemes for the A package that have the advantages and disadvantages described below.

【０００４】セラミックスを使用したＢＧＡパッケージ
は、マルチ層共焼成（cofire）構造を採用している。厚
膜スクリーン印刷可能な耐火金属導電ペースト（thick
filmscreen printable refractory metal conductive p
aste）の弱点に加えて、この方式に固有な収縮が、ＰＣ
ボードとＩＣチップとの間での信号送受信に必要な相互
接続回路（interconnection circuitry）の物理的サイ
ズ（線幅と間隔、バイアキャプチャーパッドサイズ(via
capture pad diameter)等）に制限を加えるのでマルチ
層構造が必要とされる。単セラミックス層では、望まれ
るＩＣを完全に接続するのに必要とされる数量のトレー
ス（trace）とパッド（pad）とを提供する充分な面積が
確保できない。この状況に対処するため、従来方式では
マルチ層構造を採用した。この方法の弱点は、パッケー
ジを小型サイズに維持しようとすれば、Ｉ／Ｏ数が増加
するにつれて層数も増加することである。BGA packages using ceramics employ a multi-layer cofire structure. Thick film screen printable refractory metal conductive paste (thick
filmscreen printable refractory metal conductive p
In addition to the weakness of
Physical size of interconnect circuitry required for signal transmission / reception between the board and the IC chip (line width and spacing, via capture pad size (via
A multi-layer structure is required because it imposes restrictions on the capture pad diameter). A single ceramic layer does not provide enough area to provide the number of traces and pads needed to fully connect the desired IC. In order to deal with this situation, the conventional method adopted a multi-layer structure. The weakness of this method is that the number of layers increases as the number of I / O increases in an attempt to keep the package small.

【０００５】層数（及びパッケージサイズ）が増大する
につれ、付随する電気系の問題が増幅され、半導体装置
の性能に悪影響を及ぼす。また、層数の増加は層間の整
合／調整問題をも引き起こし、焼結時の構造体収縮現象
によってその問題はさらに悪化する。その結果、パッケ
ージの生産収率は悪くなり、製造コストの増大を招く。
一般的に、マルチ層共焼成セラミックスパッケージは、
他タイプのパッケージよりも高価である。As the number of layers (and package size) increases, the associated electrical problems are amplified and adversely affect the performance of semiconductor devices. The increase in the number of layers also causes a problem of alignment / adjustment between layers, which is exacerbated by the phenomenon of shrinkage of the structure during sintering. As a result, the production yield of the package is deteriorated and the manufacturing cost is increased.
Generally, a multi-layer co-fired ceramic package is
More expensive than other types of packages.

【０００６】グラス−セラミックス材料を採用した別タ
イプのパッケージは、収縮に伴う問題を大幅に緩和して
いる。このグラス−セラミックス材料は、収縮を最少限
に抑えるように設計されたものである。しかし、回路は
スクリーン印刷されており、従って印刷精度が限定され
るので、単層に提供が可能なトレースとパッドの数は限
定を受ける。従って、この場合にもマルチ層が要求され
ることになり、結局は製造コストが高くなる。Another type of package that employs glass-ceramic materials greatly alleviates the problems associated with shrinkage. This glass-ceramic material is designed to minimize shrinkage. However, since the circuits are screen printed, and thus printing accuracy is limited, the number of traces and pads that can be provided in a single layer is limited. Therefore, also in this case, a multi-layer is required, and eventually the manufacturing cost becomes high.

【０００７】別方式の従来パッケージでは、エポキシ−
ファイバーグラスボードの片面がソルダーボールのアレ
イを搭載するようにパターン加工されており、反対面
（または層）は複数層間の相互接続のためのメッキ加工
された通孔を含んでパターン加工された回路が搭載され
ている。改良されたフォトレジストエッチング技術が採
用されており、約０.００３インチから０.００４インチ
（７５から１００ミクロン）の線幅／間隔を達成してい
る。この構造はプラスチックボールグリッドアレイ構造
として知られている。しかしこのタイプの構造には２つ
の大きな問題がある。In another conventional package, epoxy-
One side of the fiberglass board is patterned to carry an array of solder balls, and the other side (or layer) is a patterned circuit containing plated through holes for interconnection between multiple layers Is installed. Improved photoresist etching techniques have been employed to achieve linewidths / spacings of approximately 0.003 inches to 0.004 inches (75 to 100 microns). This structure is known as a plastic ball grid array structure. However, there are two major problems with this type of construction.

【０００８】（１）Ｉ／Ｏ数が増加すると、パッケージ
の製造コストが許容範囲を越える。特に、パッケージサ
イズを最低限度に抑えることが条件とされる場合に問題
が大きい。 （２）Ｉ／Ｏ数が増加すると、ＩＣチップで消費される
電力も一般的に増加する。このパッケージは、ＩＣチッ
プで発生した熱を適正に消費できないため、これらのチ
ップは速く消耗する。この理由によって、ＰＧＡセラミ
ックスパッケージを有したインテル社のペンティアムプ
ロセッサーのごとき商業ベースの装置はこの熱を排除す
るためにパッケージに冷却ファンを直載しなければなら
ない。(1) As the number of I / O increases, the manufacturing cost of the package exceeds the allowable range. In particular, the problem is great when the package size is required to be minimized. (2) As the number of I / O increases, the power consumed by the IC chip also generally increases. Since this package cannot properly dissipate the heat generated by the IC chips, these chips are quickly consumed. For this reason, commercial-based equipment, such as the Intel Pentium processor with PGA ceramics packages, must have a cooling fan mounted directly on the package to remove this heat.

【０００９】セラミックスマルチ層、グラス−セラミッ
クス、プラスチックボールグリッドアレイの大きな問題
点は、パッケージ両面の平坦性の達成である。この平坦
性はボールアレイの共平面性（coplanarity）、または
半導体装置のフリップチップ搭載（flip chip mountin
g）に必要である。共焼成マルチ層セラミックス構造と
ＰＣＢラミネート構造は固有な反り現象の問題を有して
いる。A major problem with ceramic multi-layers, glass-ceramics, and plastic ball grid arrays is the achievement of flatness on both sides of the package. This flatness is the coplanarity of the ball array or the flip chip mount of the semiconductor device.
Required for g). The co-fired multi-layer ceramics structure and the PCB laminate structure have inherent warpage problems.

【００１０】マルチ層共焼成セラミックスＢＧＡパッケ
ージに関する別問題は、パッケージに搭載されたボール
の共平面性不良であり、パッケージされたＩＣの実用を
困難にする。マルチ層セラミックスＢＧＡパッケージの
名目上の共平面度（nominalcoplanarity）は、０.００
６インチ（約０.０１５ｃｍ）に過ぎない。この値は業
界では法外であると考えられている。Another problem associated with multi-layer co-fired ceramics BGA packages is poor coplanarity of the balls mounted in the package, making the packaged IC difficult to put into practical use. The nominal coplanarity of the multi-layer ceramic BGA package is 0.00
It is only 6 inches (about 0.015 cm). This value is considered exorbitant in the industry.

【００１１】他の従来技術には、米国特許第５，０８
９，８８１号（パニカー）と、第４，９４２，２１６号
（パニカー）に開示されたものが存在する。これら両方
を十分に参照されたい。別タイプのピングリッドアレイ
構造も存在する。マルチ層ＢＧＡパッケージの１例を図
１で紹介する。さらに、アムコール（Amkor）は回路ト
レースと両面間の接続とを提供するＰＣＢ技術を利用し
たプラスチックＢＧＡを製造している。Another prior art technique is US Pat.
There are those disclosed in 9,881 (Panicer) and 4,942,216 (Panicer). See both of these in full. There are other types of pin grid array structures. An example of a multi-layer BGA package is introduced in Figure 1. In addition, Amkor manufactures plastic BGAs that utilize PCB technology to provide circuit traces and connections between both sides.

【００１２】従って、本発明の目的は、上記の共平面度
の厳密な制御が可能なパッケージを提供することにあ
る。本発明の目的は、従来技術によるＢＧＡパッケージ
のこのような問題と限定要因とを軽減あるいは大幅に改
善するパッケージを提供することにある。本発明の目的
は、従来技術に関する前記の弱点及び欠点を本発明のボ
ールグリッドアレイＩＣパッケージによって克服または
軽減することにある。本発明の他の目的は、低製造コス
トでありながら、マルチ層の弱点を克服する最小サイズ
のパッケージを提供することにある。Therefore, it is an object of the present invention to provide a package in which the above coplanarity can be strictly controlled. It is an object of the present invention to provide a package that alleviates or significantly improves on these problems and limiting factors of the prior art BGA packages. It is an object of the present invention to overcome or alleviate the above-mentioned weaknesses and shortcomings of the prior art with the ball grid array IC package of the present invention. Another object of the present invention is to provide a minimum size package that overcomes the weaknesses of multiple layers while having a low manufacturing cost.

【００１３】[0013]

【課題を解決するための手段】本発明は、充分に焼結さ
れた（fully sintered）セラミックス製単層基板あるい
は同様な特性を備えた別材料の基板を使用する。一般的
にはレギュラーパターンで、放熱バイアとシグナル／パ
ワー（信号／電力）バイアとを含むバイアが複数の箇所
でレーザードリル加工される。バイアはバイメタルまた
はトリメタル複合材料で充填される。基板全体はいくつ
かの選択可能な手法によって、薄膜状のチタン、クロ
ム、モリブデン、タングステン、それらの組合せ、銅及
びニッケル等で金属被覆加工（メタライズ加工：metali
ze）される。パッドも銅の厚膜で提供することができ
る。ＢＧＡ用のボールは一般的に鉛／錫合金であり、基
板のボール側にブレーズ溶接（braze）される。The present invention uses a fully sintered ceramic monolayer substrate or a substrate of another material with similar properties. Generally, in a regular pattern, vias including heat dissipation vias and signal / power (signal / power) vias are laser drilled at multiple locations. The via is filled with a bimetal or trimetal composite. The whole substrate is metallized with a thin film of titanium, chromium, molybdenum, tungsten, combinations thereof, copper, nickel, etc. by several selectable methods (metallization: metali
ze) will be done. The pad can also be provided with a thick film of copper. Balls for BGA are typically lead / tin alloys and are brazed to the ball side of the substrate.

【００１４】放熱バイアから熱をさらに効果的に排除す
るため、熱拡散パッド（heat spreader pad）が前述の
ようないくつかの手法によって放熱バイア上でメタライ
ズ（metalize）される。ワイヤボンド（wirebond）また
はフリップチップへの接続のため、熱拡散パッド周囲に
もパッドが提供される。これらのパッドは、約０.００
２インチ（約０.０５ｍｍ）幅で０.００２インチ間隔の
トレースによって適正なバイアに接続される。To more effectively remove heat from the radiating vias, the heat spreader pads are metallized on the radiating vias by some of the techniques described above. Pads are also provided around the heat spreader pads for connection to wirebonds or flip chips. These pads are about 0.00
It is connected to the proper via by traces that are 2 inches wide and 0.002 inches apart.

【００１５】基板のダイ（die）搭載側のメタライズ加
工は次の通りである。 １）基板に接着プロモータ層をボンドする。 ２）接着プロモータ層に導電材料層（current carrying
material）をボンドする。 ３）導電材料層にバッファ材料層をボンドする。 ４）バッファ材料層に仕上保護材料層をボンドする。The metallizing process on the die mounting side of the substrate is as follows. 1) Bond the adhesive promoter layer to the substrate. 2) Conductive material layer (current carrying) on the adhesion promoter layer.
material) to bond. 3) Bond the buffer material layer to the conductive material layer. 4) Bond the finish protection material layer to the buffer material layer.

【００１６】パッケージは、次のいずれかの方法で完成
される。 １）金属製または金属メッキされたリッド（lid）を、
ダイとボンディングパッド（bonding pad）上で保護コ
ーティングを露出させるようにアレンジする。 ２）同様なリッドまたはセラミックスリッドを基板全体
をカバーするようにアレンジする。 ３）エポキシ製ブロブ（小塊：blob）をダイとワイヤボ
ンド上に提供する。The package is completed by any of the following methods. 1) A metal or metal-plated lid,
Arrange to expose the protective coating on the die and bonding pad. 2) Arrange the same lid or ceramic lid so as to cover the entire substrate. 3) Provide an epoxy blob on the die and wire bond.

【００１７】本発明は、小型のフットプリント(footpri
nt)を維持しつつ、高性能で大容量の入力／出力（Ｉ／
Ｏ）能力を備えたデジタル式集積回路(ＩＣ)パッケージ
が開示されている。このパッケージは、ボールグリッド
アレイ（ＢＧＡ：ball gridarray）フォーマットと、バ
イメタルが充填され、精密にポジショニングされた多数
のバイアを備えた単層セラミックス基板(single layer
ceramic substratewith bimetallic filled precisely
positioned vias)とを採用している。The present invention provides a small footprint.
nt) while maintaining high performance and large capacity input / output (I /
O) capability digital integrated circuit (IC) packages are disclosed. The package is a single layer ceramic substrate (BGA) with a ball grid array (BGA) format and a number of precisely positioned vias filled with bimetal.
ceramic substratewith bimetallic filled precisely
positioned vias).

【００１８】具体的に、請求項１に記載の発明は、「デ
ジタル式集積回路パッケージであって、ａ）所定パター
ンのバイア（vias）を有した単層基板と、ｂ）該単層基
板上で電気的に相互接触させるために、複数のバイアに
対して複数のワイヤボンディングパッド又はフリップチ
ップ搭載パッドの少なくとも１つから延びている複数の
回路トレースと、ｃ）前記バイアと、前記トレースと、
前記ワイヤボンディングパッドと、少なくとも１つのワ
イヤボンドと、少なくとも１つのダイとを環境の影響か
ら保護するために提供された少なくとも１つの保護体
と、ｄ）前記少なくとも１つのダイが提供された前記基
板面とは反対側の面に提供された複数の導電性ボール
と、を含むデジタル式集積回路パッケージ。」である。Specifically, the invention according to claim 1 is "a digital integrated circuit package, wherein: a) a single layer substrate having vias of a predetermined pattern; and b) on the single layer substrate. A plurality of circuit traces extending from at least one of a plurality of wire bonding pads or flip chip mounting pads for a plurality of vias to electrically contact each other at, c) the vias, and the traces;
At least one protector provided to protect the wire bond pad, at least one wire bond, and at least one die from environmental influences; and d) the substrate provided with the at least one die. A digital integrated circuit package including a plurality of conductive balls provided on a surface opposite to the surface. ".

【００１９】請求項２に記載の発明は、「前記単層は、
充分に焼結されたセラミックス材料であることを特徴と
する請求項１記載の集積回路パッケージ。」であり、請
求項３に記載の発明は、「前記セラミックス材料は、酸
化アルミニウム（Ａｌ2Ｏ3）である請求項２記載の集積
回路パッケージ。」であり、請求項４に記載の発明は、
「前記セラミックス材料は、窒化アルミニウム（Ａｌ
Ｎ）である請求項２記載の集積回路パッケージ。」であ
る。The invention according to claim 2 is that "the single layer is
2. The integrated circuit package according to claim 1, wherein the integrated circuit package is a fully sintered ceramic material. The invention according to claim 3 is the “integrated circuit package according to claim 2 , wherein the ceramic material is aluminum oxide (Al 2 O 3 )”, and the invention according to claim 4 is ,
“The ceramic material is aluminum nitride (Al
The integrated circuit package of claim 2, which is N). ".

【００２０】請求項５に記載の発明は、「前記バイアパ
ターンは、放熱用の高密度中央部パターンと、シグナル
／パワー用の周辺部パターンとを含んでいる請求項１記
載の集積回路パッケージ。」であり、請求項６の発明
は、「前記シグナル／パワーバイアは、約０.０５０〜
０.０２５インチ（約１.２７〜０.６４ｍｍ）の範囲の
列間距離を維持している請求項５記載の集積回路パッケ
ージ。」であり、請求項７の発明は、「前記シグナル／
パワーバイアは、約０.０５０インチ（約１.２７ｍｍ）
の整合列間距離を維持しており、間入列との間隔は、約
０.０２５インチ（約０.６４ｍｍ）である請求項５記載
の集積回路パッケージ。」である。According to a fifth aspect of the present invention, in the integrated circuit package according to the first aspect, the via pattern includes a high-density central pattern for heat dissipation and a peripheral pattern for signal / power. The invention of claim 6 provides that "the signal / power via is about 0.050".
The integrated circuit package of claim 5 which maintains a row-to-row distance in the range of 0.025 inches. The invention according to claim 7 provides the “signal /
The power via is about 0.050 inch (about 1.27 mm)
6. The integrated circuit package according to claim 5, wherein the distance between the matching rows is maintained and the distance between the matching rows is about 0.025 inch (about 0.64 mm). ".

【００２１】請求項８に記載の発明は、「前記回路トレ
ースには、接着プロモータ層と、導電層と、バッファ層
と、保護層とを含む層化メタライズ加工が施されている
請求項１記載の集積回路パッケージ。」であり、請求項
９の発明は、「回路トレースの幅は、約０.００２イン
チ（約０.０５１ｍｍ）である請求項８記載の集積回路
パッケージ。」であり、請求項１０の発明は、「ワイヤ
ボンディングパッドには、接着プロモータ層と、導電層
と、バッファ層と、保護層とを含む層化メタライズ加工
が施されている請求項１記載の集積回路パッケージ。」
である。The invention according to claim 8 is that "the circuit trace is subjected to a layered metallizing process including an adhesion promoter layer, a conductive layer, a buffer layer, and a protective layer. The integrated circuit package according to claim 9, wherein the invention of claim 9 is the integrated circuit package according to claim 8, wherein the width of the circuit trace is about 0.002 inch (about 0.051 mm). The invention of claim 10 is the integrated circuit package according to claim 1, wherein the wire bonding pad is subjected to a layered metallization process including an adhesion promoter layer, a conductive layer, a buffer layer, and a protective layer.
It is.

【００２２】請求項１１に記載の発明は、「前記バイア
はバイメタル複合物で充填されている請求項１記載の集
積回路パッケージ。」であり、請求項１２に記載の発明
は、「前記バイメタル複合物は、銅−タングステンであ
る請求項１１記載の集積回路パッケージ。」であり、請
求項１３に記載の発明は、「前記バイアは、トリメタル
複合物で充填されている請求項１記載の集積回路パッケ
ージ。」である。請求項１４に記載の発明は、「前記ト
リメタル複合物は、銅−銀−タングステンである請求項
１３記載の集積回路パッケージ。」であり、請求項１５
に記載の発明は、「前記トレース間の距離は、約０.０
０２インチ（約０.０５１ｍｍ）である請求項１記載の
集積回路パッケージ。」である。The invention according to claim 11 is "the integrated circuit package according to claim 1 in which the via is filled with a bimetal composite.", And the invention according to claim 12 is "the bimetal composite. The integrated circuit package according to claim 11, wherein the object is copper-tungsten. "The invention according to claim 13 provides:" the integrated circuit according to claim 1, wherein the via is filled with a trimetal composite. The package. " The invention according to claim 14 is “the integrated circuit package according to claim 13, wherein the trimetal composite is copper-silver-tungsten”.
The invention according to claim 1, "The distance between the traces is about 0.0.
The integrated circuit package according to claim 1, which is 02 inches (about 0.051 mm). ".

【００２３】請求項１６に記載の発明は、「前記保護体
は、前記基板の周辺部から前記ワイヤボンディングパッ
ドの近辺内にまで延びた保護コーティング層を含み、該
保護コーティング層にはカバー体が接着されており、該
カバー体は、前記ワイヤボンディングパッドと、ワイヤ
ボンドと、少なくとも１つのダイとを覆っている請求項
１記載の集積回路パッケージ。」であり、請求項１７の
発明は、「前記保護体は、基板の外側周辺部に接着され
たカバー体を含み、該カバー体は本パッケージ全体を覆
っている請求項１記載の集積回路パッケージ。」であ
る。According to a sixteenth aspect of the present invention, "the protective body includes a protective coating layer extending from a peripheral portion of the substrate into a vicinity of the wire bonding pad, and the protective coating layer has a cover body. The integrated circuit package according to claim 1, wherein the integrated circuit package is adhered, and the cover body covers the wire bonding pad, the wire bond, and at least one die. " The integrated circuit package according to claim 1, wherein the protective body includes a cover body adhered to an outer peripheral portion of the substrate, and the cover body covers the entire package.

【００２４】請求項１８に記載の発明は、「前記保護体
は、前記基板の周辺部から前記ワイヤボンディングパッ
ドの近辺内にまで延びた保護コーティング層を含み、該
保護コーティング層のパッケージカバー部分であって、
前記ワイヤボンディングパッドと、前記ワイヤボンド
と、少なくとも１つの前記ダイとにエポキシ製ブロブが
提供されている請求項１記載の集積回路パッケージ。」
であり、請求項１９に記載の発明は、「前記カバー体
は、金属とコバルとからなる群から選択されている請求
項１６記載の集積回路パッケージ。」である。The invention according to claim 18 is that "the protective body includes a protective coating layer extending from a peripheral portion of the substrate into a vicinity of the wire bonding pad, and a package cover portion of the protective coating layer. There
The integrated circuit package of claim 1, wherein an epoxy blob is provided on the wire bond pad, the wire bond, and at least one of the dies. "
The invention according to claim 19 is the "integrated circuit package according to claim 16, wherein the cover body is selected from the group consisting of metal and cobalt.

【００２５】請求項２０に記載の発明は、「前記カバー
体は、導電性金属でメッキ加工されている請求項１９記
載の集積回路パッケージ。」であり、請求項２１に記載
の発明は、「前記導電性金属は、金である請求項２０記
載の集積回路パッケージ。」であり、請求項２２の発明
は、「前記カバー体は、セラミックス材料を含む請求項
１７記載の集積回路パッケージ。」であり、請求項２３
に記載の発明は、「前記セラミックス材料は、酸化アル
ミニウムである請求項２２記載の集積回路パッケー
ジ。」である。The invention according to claim 20 is the "integrated circuit package according to claim 19, wherein the cover body is plated with a conductive metal." The invention according to claim 21 is the " The integrated circuit package according to claim 20, wherein the conductive metal is gold. "The invention according to claim 22 is" the integrated circuit package according to claim 17, wherein the cover body includes a ceramic material. " Yes, claim 23
The invention described in (3) is the "integrated circuit package according to Claim 22, wherein the ceramic material is aluminum oxide."

【００２６】請求項２４に記載の発明は、「前記セラミ
ックス材料は、窒化アルミニウムである請求項２２記載
の集積回路パッケージ。」であり、請求項２５に記載の
発明は、「前記カバー体は、金属とコバルとからなる群
から選択されている請求項１７記載の集積回路パッケー
ジ。」であり、請求項２６に記載の発明は、「前記カバ
ー体は、導電性金属でメッキ加工されている請求項２５
記載の集積回路パッケージ。」であり、請求項２７に記
載の発明は、「前記導電性金属は、金である請求項２６
記載の集積回路パッケージ。」である。The invention according to claim 24 is "the integrated circuit package according to claim 22, wherein the ceramic material is aluminum nitride.", And the invention according to claim 25 is "the cover body is 18. The integrated circuit package according to claim 17, wherein the integrated circuit package is selected from the group consisting of metal and kovar, and the invention according to claim 26 is, "the cover body is plated with a conductive metal. Item 25
The integrated circuit package described. The invention according to claim 27 is that "the conductive metal is gold."
The integrated circuit package described. ".

【００２７】請求項２８に記載の発明は、「前記保護コ
ーティング層は、グラス材料である請求項１６記載の集
積回路パッケージ。」であり、請求項２９に記載の発明
は、「前記保護コーティング層は、ポリイミドまたはエ
ポキシ材料である請求項１６記載の集積回路パッケー
ジ。」であり、請求項３０に記載の発明は、「前記保護
コーティング層は、絶縁材料である請求項１６記載の集
積回路パッケージ。」であり、請求項３１に記載の発明
は、「前記保護コーティング層は、グラス材料である請
求項１８記載の集積回路パッケージ。」であり、請求項
３２に記載の発明は、「前記保護コーティング層は、ポ
リイミド材料である請求項１８記載の集積回路パッケー
ジ。」である。The invention described in claim 28 is "the integrated circuit package according to claim 16, wherein the protective coating layer is a glass material.", And the invention according to claim 29 is "the protective coating layer. 17. The integrated circuit package according to claim 16, wherein is a polyimide or epoxy material. ”The invention according to claim 30 is,“ The protective coating layer is an insulating material. The invention according to claim 31 is "the integrated circuit package according to claim 18, wherein the protective coating layer is a glass material.", And the invention according to claim 32 is "the protective coating. 19. The integrated circuit package of claim 18, wherein the layer is a polyimide material. "

【００２８】請求項３３に記載の発明は、「前記保護コ
ーティング層は、絶縁材料である請求項１８記載の集積
回路パッケージ。」であり、請求項３４の発明は、「前
記ダイ搭載面には、接着プロモータ層と、導電層と、バ
ッファ層と、仕上げ保護層とを含む一連のメタライズ加
工が施されている請求項１記載の集積回路パッケー
ジ。」であり、請求項３５の発明は、「前記接着プロモ
ータ層は、チタンと、クロムと、チタン／タングステン
合金と、チタン／モリブデン合金とを含む群から選択さ
れた材料である請求項３４記載の集積回路パッケー
ジ。」である。The invention described in claim 33 is "the integrated circuit package according to claim 18, wherein the protective coating layer is an insulating material.", And the invention according to claim 34 is that "the die mounting surface is , An adhesive promoter layer, a conductive layer, a buffer layer, and a series of metallization processes including a finishing protective layer. "Integrated circuit package according to claim 1," 35. The integrated circuit package of claim 34, wherein the adhesion promoter layer is a material selected from the group including titanium, chromium, titanium / tungsten alloys, and titanium / molybdenum alloys. "

【００２９】請求項３６に記載の発明は、「接着プロモ
ータ層の厚さは、約５００〜２０００オングストローム
である請求項３５記載の集積回路パッケージ。」であ
り、請求項３７に記載の発明は、「前記導電層は銅であ
る請求項３４記載の集積回路パッケージ。」であり、請
求項３８に記載の発明は、「前記銅層の厚さは、約５〜
１０ミクロンである請求項３７記載の集積回路パッケー
ジ。」である。請求項３９に記載の発明は、「前記バッ
ファ層は、ニッケルである請求項３４記載の集積回路パ
ッケージ。」であり、請求項４０に記載の発明は、「前
記ニッケル層の厚さは、約１〜３.５ミクロンである請
求項３９記載の集積回路パッケージ。」である。The invention according to claim 36 is the "integrated circuit package according to claim 35, wherein the thickness of the adhesion promoter layer is about 500 to 2000 angstroms.", And the invention according to claim 37 is: The integrated circuit package according to claim 34, wherein the conductive layer is copper, and the invention according to claim 38 states that the thickness of the copper layer is about 5 to 5.
38. The integrated circuit package of claim 37, which is 10 microns. ". The invention according to claim 39 is the “integrated circuit package according to claim 34, wherein the buffer layer is nickel.” The invention according to claim 40 is that “the thickness of the nickel layer is about 40. The integrated circuit package of claim 39 having a size of 1-3.5 microns. "

【００３０】請求項４１に記載の発明は、「前記仕上げ
保護層は、金である請求項３４記載の集積回路パッケー
ジ。」であり、請求項４２に記載の発明は、「前記金層
の厚さは、約２〜３.５ミクロンである請求項４１記載
の集積回路パッケージ。」であり、請求項４３の発明
は、「前記基板の別面には、接着プロモータ層と、導電
層と、保護層とを含む一連のメタライズ加工が施されて
いる請求項１記載の集積回路パッケージ。」であり、請
求項４４に記載の発明は、「接着プロモータ層は、チタ
ンと、クロムと、チタン／タングステン合金と、チタン
／モリブデン合金とを含む群から選択された材料である
請求項４３記載の集積回路パッケージ。」である。The invention as defined in claim 41 is "the integrated circuit package according to claim 34, wherein the finish protective layer is gold." The invention according to claim 42 is "the thickness of the gold layer. 42. The integrated circuit package according to claim 41, wherein the length is about 2 to 3.5 microns. ”The invention of claim 43 provides that“ an adhesive promoter layer, a conductive layer, and The integrated circuit package according to claim 1, wherein a series of metallization processing including a protective layer is performed. "The invention according to claim 44 provides that" the adhesion promoter layer includes titanium, chromium, and titanium / The integrated circuit package of claim 43, wherein the integrated circuit package is a material selected from the group including a tungsten alloy and a titanium / molybdenum alloy. "

【００３１】請求項４５に記載の発明は、「接着プロモ
ータ層の厚さは、約５００〜２０００オングストローム
である請求項４４記載の集積回路パッケージ。」であ
り、請求項４６に記載の発明は、「前記導電層は銅であ
る請求項４３記載の集積回路パッケージ。」であり、請
求項４７に記載の発明は、「前記銅層の厚さは、約３〜
５ミクロンである請求項４６記載の集積回路パッケー
ジ。」であり、請求項４８の発明は、「前記バッファ層
は、ニッケルである請求項３９記載の集積回路パッケー
ジ。」であり、請求項４９の発明は、「前記ニッケル層
の厚さは、約２.０〜５ミクロンである請求項４８記載
の集積回路パッケージ。」である。The invention according to claim 45 is the "integrated circuit package according to claim 44, wherein the thickness of the adhesion promoter layer is about 500 to 2000 angstroms.", And the invention according to claim 46 is: The integrated circuit package according to claim 43, wherein the conductive layer is copper. The invention according to claim 47 provides that "the thickness of the copper layer is about 3 to.
47. The integrated circuit package of claim 46, which is 5 microns. The invention of claim 48 is the "integrated circuit package according to claim 39, wherein the buffer layer is nickel." The invention of claim 49 is that "the thickness of the nickel layer is about 49. The integrated circuit package of claim 48, which is 2.0 to 5 microns. "

【００３２】請求項５０に記載の発明は、「前記仕上げ
保護層は、金である請求項４３記載の集積回路パッケー
ジ。」であり、請求項５１に記載の発明は、「前記金層
の厚さは、約３００〜２０００オングストロームである
請求項５０記載の集積回路パッケージ。」であり、請求
項５２に記載の発明は、「前記ダイ搭載面には、接着プ
ロモータ層と、導電層と、最上部メタライズ層とを含む
一連のメタライズ加工が施されている請求項１記載の集
積回路パッケージ。」である。請求項５３に記載の発明
は、「接着プロモータ層は、チタンと、クロムと、チタ
ン／タングステン合金と、チタン／モリブデン合金とを
含む群から選択された材料である請求項５２記載の集積
回路パッケージ。」である。The invention as defined in claim 50 is “the integrated circuit package according to claim 43, wherein the finish protective layer is gold.” The invention according to claim 51 is “the thickness of the gold layer. 51. The integrated circuit package according to claim 50, wherein the length is about 300 to 2000 angstroms. ”The invention according to claim 52 provides that“ the die mounting surface has an adhesion promoter layer, a conductive layer, and an uppermost layer. The integrated circuit package according to claim 1, wherein a series of metallization processes including an upper metallization layer are performed. " 53. The integrated circuit package according to claim 52, wherein the adhesion promoter layer is a material selected from the group consisting of titanium, chromium, titanium / tungsten alloy, and titanium / molybdenum alloy. It is. "

【００３３】請求項５４に記載の発明は、「接着プロモ
ータ層の厚さは、約５００〜２０００オングストローム
である請求項５３記載の集積回路パッケージ。」であ
り、請求項５５に記載の発明は、「前記導電層は銅であ
る請求項５２記載の集積回路パッケージ。」である。請
求項５６に記載の発明は、「前記銅層の厚さは、約５〜
１０ミクロンである請求項５５記載の集積回路パッケー
ジ。」であり、請求項５７に記載の発明は、「前記最上
部メタライズ層は、クロムである請求項５２記載の集積
回路パッケージ。」である。請求項５８に記載の発明
は、「前記クロム層の厚さは、約３００〜１０００オン
グストロームである請求項５７記載の集積回路パッケー
ジ。」である。The invention according to claim 54 is "the integrated circuit package according to claim 53, wherein the thickness of the adhesion promoter layer is about 500 to 2000 angstroms.", And the invention according to claim 55 is: 53. The integrated circuit package of claim 52, wherein the conductive layer is copper. The invention according to claim 56 is that "the thickness of the copper layer is about 5 to 5".
56. The integrated circuit package of claim 55, which is 10 microns. The invention according to claim 57 is the integrated circuit package according to claim 52, wherein the uppermost metallization layer is chromium. The invention according to claim 58 is the integrated circuit package according to claim 57, wherein the thickness of the chromium layer is about 300 to 1000 angstroms.

【００３４】[0034]

【発明の実施の形態】以下の好適実施例の詳細な説明に
おいては、図面を通じて同一要素は同一番号で表されて
いる。図１には従来技術によるマルチ層ボールグリッド
アレイ（ＢＧＡ）が断面図で示されている。当業界技術
者であれば理解しようが、アレイ用の充分な数のボール
１を提供するには、基板のマルチ層（本例では４層）２
が必要であり、それらは前述の従来技術の弱点の原因と
なっている。多数の相互接続箇所をボールグリッドアレ
イ（ＢＧＡ）の形態で提供し、且つ、単層基板を維持す
ることにより本発明が解決を図っているのはまさにそれ
らの弱点である。In the following detailed description of the preferred embodiments, the same elements are designated by the same numbers throughout the drawings. A multi-layer ball grid array (BGA) according to the prior art is shown in cross section in FIG. As those skilled in the art will appreciate, in order to provide a sufficient number of balls 1 for an array, multiple layers of substrate (4 in this example) 2
Are required, which are responsible for the aforementioned weaknesses of the prior art. It is precisely these weaknesses that the present invention addresses by providing multiple interconnect points in the form of a ball grid array (BGA) and maintaining a single layer substrate.

【００３５】本発明の基本的概念は以下の説明を通じて
一貫しており、例示するいくつかの好適実施例はその概
念の単なる変形であり、その形態に本発明が限定される
ものではない。説明を容易にするため各図面を随時利用
する。The basic concept of the invention is consistent throughout the following description, and some of the preferred embodiments illustrated are merely variations of the concept and are not meant to limit the invention in its form. Each drawing will be used from time to time for ease of explanation.

【００３６】本発明の説明を目的として、充分に焼結し
たセラミックス材料からなる単層基板を利用する。この
好適な材料は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化ア
ルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）、窒
化ボロン（ＢＮ）、炭化珪素（ＳｉＣ）等であるが、こ
れらに限定されない。周知な焼結方法がこの基板材料の
形成に利用される。本発明に使用される基板１０の好適
な開始厚（starting thickness）は約０.０４０インチ
（約１.０２ｍｍ）である。For purposes of explaining the present invention, a single layer substrate of a fully sintered ceramic material is utilized. Suitable materials include, but are not limited to, aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), beryllium oxide (BeO), boron nitride (BN), silicon carbide (SiC), and the like. Well-known sintering methods are used to form this substrate material. The preferred starting thickness of the substrate 10 used in the present invention is about 0.040 inches.

【００３７】基板１０が完全に準備されると、バイア
（vias：バイアホール）２２と２５とが所定のパターン
でドリル加工される。バイア２２と２５とはいかなる方
法で提供されても構わないが、所定位置に非常に正確に
バイアを提供するにはコンピュータ制御式レーザーの使
用が適している。When the substrate 10 is completely prepared, the vias 22 and 25 are drilled in a predetermined pattern. The vias 22 and 25 may be provided in any manner, but the use of computer controlled lasers is suitable for providing the vias very accurately in place.

【００３８】多数の放熱バイア２５を基板１０の中央部
に提供することが望ましい。中央部はダイ３０が配置さ
れる部分である。放熱バイア２５は、ダイ３０から熱を
吸引し、収集された熱を放散させるために以下に述べる
構造と協調作用する。パワー／シグナルバイア２２は、
基板１０の周辺部に配置される。または、パワー／接地
バイア（power and ground vias） を（特にフリップチ
ップダイ搭載用である場合）チップの下に配置すること
もできる。全バイアは互いに約０.０５０インチ（約１.
２７ｍｍ）離れて縦横列に設置されるのが一般的であ
る。図９に示すようなレギュラー間隔の場合では、この
値はバイア間の唯一の間隔である。しかし、間入ピッチ
（interstitial pitch）が採用されたときには、図１０
から理解されるように、整合状態の縦横列にはそれぞれ
約０.０５０インチのスペースが与えられるが、図示の
ごとく縦横バイアは非整合状態（中間位置）に提供され
ているので、隣接バイア間には約０.０２５インチの間
隔が提供されているだけである。これにより、各縦列ま
たは横列のバイア間の間隔は０.０５０インチに保たれ
たままで、単位面積当りにさらに多くのバイアが提供さ
れる。縦横列とも充分にその機能を果たす。フリップチ
ップが適用される場合には、ＩＣダイのパッドレイアウ
トの提供に小型のイレギュラーバイアパターンが多用さ
れる。It is desirable to provide multiple heat dissipation vias 25 in the central portion of the substrate 10. The central portion is a portion where the die 30 is arranged. The radiating vias 25 cooperate with the structures described below to draw heat from the die 30 and dissipate the collected heat. Power / signal via 22
It is arranged in the peripheral portion of the substrate 10. Alternatively, power and ground vias can be placed below the chip (especially if it is for flip chip die mounting). All vias are about 0.050 inch (about 1.50 inches) from each other.
27 mm) apart and are typically installed in rows and columns. In the case of regular spacing as shown in FIG. 9, this value is the only spacing between vias. However, when the interstitial pitch is adopted, FIG.
As can be seen, the aligned rows and columns are each provided with about 0.050 inch of space, but as shown, the vertical and horizontal vias are provided in an unaligned state (intermediate position), so that Is only provided with a spacing of about 0.025 inches. This provides more vias per unit area while keeping the spacing between vias in each column or row at 0.050 inches. Fully perform its function in both rows and columns. When flip chip is applied, small irregular via patterns are often used to provide pad layouts for IC dies.

【００３９】バイア２２と２５とは、好適には、Ｗ−Ｃ
ｕ又はＷ−ＣｕＡｇ（ＣｕＡｇは、共晶(eutectic)Ｃｕ
Ａｇ合金）のごときバイメタル又はトリメタル複合物で
充填される。バイアは適当な周知方法を利用してこれら
材料によって充填される。バイア充填に続いて、ダイ搭
載側１１とボール搭載側１３の両面のラップ仕上げ（la
pping）によって約２.０ミクロインチ（約５.１ミクロ
センチ）／半径以下にすることで基板の最終厚が達成さ
れる。図１１にて基板１０の表面メタライズ加工を説明
する。ダイ搭載面１１は図１１の基板１０の上側で、ボ
ール搭載面１３は図１１の基板１０の下側である。Vias 22 and 25 are preferably WC
u or W-CuAg (CuAg is a eutectic Cu
Bimetal or trimetal composites such as Ag alloys). Vias are filled with these materials using any suitable known method. Following via filling, lapping on both sides of die mounting side 11 and ball mounting side 13 (la
The final thickness of the substrate is achieved by wrapping below about 2.0 microinches (about 5.1 microcentimeters) / radius. Surface metallization of the substrate 10 will be described with reference to FIG. The die mounting surface 11 is the upper side of the substrate 10 of FIG. 11, and the ball mounting surface 13 is the lower side of the substrate 10 of FIG.

【００４０】ダイ搭載面１１は、セラミックス基板１０
に直接ボンドされた接着プロモータ層６を含む。接着プ
ロモータ層６は、好適には約５００−２０００オングス
トローム厚の薄膜クロム、薄膜チタン、または薄膜チタ
ン／タングステン合金、またはチタン／モリブデン合金
である。しかし、接着プロモータ層６は、基板に採用さ
れるセラミックス材料と、プロモータにボンドされる導
電層７との両方に充分な接着性を付与するならいかなる
材料であってもよい。導電層７は、好適には約５〜１０
ミクロン（micrometers） の厚さの銅である。銅は導電
特性が優れているからである。導電層７の上にはバッフ
ァ層８が提供される。バッファ層８は一般的に約１〜
３.５ミクロンの薄膜ニッケル層である。バッファ層の
役割は、最終保護層への銅の影響を防止することであ
る。最後に、保護層９が約２〜３.５ミクロンの厚さで
提供される。保護層９の材料としては金が適している。
ダイ搭載面１１及びボール搭載面１３に提供されるこれ
ら金属加工層は、スパッタリング、強化イオンプレーテ
ィング（enhanced ion plating）、低温アーク蒸着（lo
w temperature arc vapor deposition）等の従来の被覆
方法によって提供が可能であるが、限定されない。The die mounting surface 11 is the ceramic substrate 10
Including an adhesion promoter layer 6 bonded directly to the. The adhesion promoter layer 6 is preferably about 500-2000 Angstroms thick of thin film chromium, thin film titanium, or thin film titanium / tungsten alloy, or titanium / molybdenum alloy. However, the adhesion promoter layer 6 may be any material that provides sufficient adhesion to both the ceramic material employed for the substrate and the conductive layer 7 bonded to the promoter. The conductive layer 7 is preferably about 5-10.
Copper with a thickness of micrometers. This is because copper has excellent conductive properties. A buffer layer 8 is provided on the conductive layer 7. The buffer layer 8 is generally about 1 to
A 3.5 micron thin film nickel layer. The role of the buffer layer is to prevent the influence of copper on the final protective layer. Finally, the protective layer 9 is provided with a thickness of about 2-3.5 microns. Gold is a suitable material for the protective layer 9.
These metal working layers provided on the die mounting surface 11 and the ball mounting surface 13 are formed by sputtering, enhanced ion plating, low temperature arc deposition (lo).
It can be provided by, but is not limited to, conventional coating methods such as w temperature arc vapor deposition).

【００４１】フリップチップ（flip chip）が採用され
るときには、次のような条件でメタライズ加工(metaliz
e)するのが望ましいことがある。即ち、１）約５００〜
２０００オングストロームの接着プロモータ層、２）約
５〜１０ミクロンの導電層、３）約３００〜１０００オ
ングストロームのクロム層を順次被覆加工する。When a flip chip is adopted, metallization (metaliz processing) is performed under the following conditions.
e) It may be desirable to do That is, 1) about 500 ~
A 2000 Angstrom adhesion promoter layer, 2) about 5-10 micron conductive layer, and 3) about 300-1000 Angstrom chrome layer are sequentially coated.

【００４２】ボール搭載面（図１１参照）は、ダイ搭載
面の最初の３層のメタライズ加工を採用するか、あるい
は４層全部を採用することができる。第１層は、接着プ
ロモータ層６の場合と同一の材料から選択される接着プ
ロモータ層１４である。前記同様に、好適には銅である
導電層１５がプロモータ層１４の上に積層される。第３
層は好適にはニッケルである金属層１６であり、ボール
１７をパッケージに搭載させるＡｇＣｕ共晶合金の接着
に対して良好な表面を提供する。次に金の保護層を積層
してもよい。各ボール面層の厚みは次のごとくである。 １）接着プロモータ層：５００〜２０００オングストロ
ーム ２）導電層：３〜５ミクロン ３）バッファ層：２〜５ミクロン ４）金層（保護層）：３００〜２０００オングストロー
ムFor the ball mounting surface (see FIG. 11), the first three layers of the die mounting surface may be metallized, or all four layers may be used. The first layer is an adhesion promoter layer 14 selected from the same materials as for the adhesion promoter layer 6. As before, a conductive layer 15, preferably copper, is deposited over the promoter layer 14. Third
The layer is a metal layer 16, which is preferably nickel, and provides a good surface for adhesion of the AgCu eutectic alloy that mounts the balls 17 in the package. Next, a gold protective layer may be laminated. The thickness of each ball surface layer is as follows. 1) Adhesion promoter layer: 500 to 2000 angstrom 2) Conductive layer: 3 to 5 micron 3) Buffer layer: 2 to 5 micron 4) Gold layer (protective layer): 300 to 2000 angstrom

【００４３】ボール１７は、銅製でもよいが、通常は、
ボール１７は、９５％Ｐｂ ５％Ｓｎ、または、９０％
Ｐｂ １０％Ｓｎ等の高い融点を有したソルダー材料製
である。このような場合、金属層１６を省略して、ソル
ダー製ボール１７との間で良好な接着性を有した銅層１
５にボール１７を直載させてもよい。The balls 17 may be made of copper, but normally,
Ball 17 is 95% Pb 5% Sn or 90%
It is made of a solder material having a high melting point such as Pb 10% Sn. In such a case, the metal layer 16 is omitted, and the copper layer 1 having good adhesion with the solder balls 17 is formed.
The ball 17 may be directly mounted on the roller 5.

【００４４】キャプチャーパッド(capture pad) １８を
バイア２２と電気的接触状態で基板１０の両面に配置す
る。個々のバイアは、直径が約０.００６インチ（約０.
１５ｍｍ）であるが、トレースやボールの提供のために
キャプチャーパッド１８は直径が約０.０１０インチ
（約０.２５ｍｍ）の部位を提供する。従って、その搭
載作業はずっと楽になる。キャプチャーパッド１８は好
適にはフォトレジストエッチング手法、物理的マスキン
グ手法、リフトオフ手法（lift-off process）またはデ
ュポン社９９２２窒素焼成可能銅ペースト（nitrogen f
ireable copper paste）のごとき銅厚膜ペースト（copp
er thick film paste）の塗布によって提供が可能であ
る。Capture pads 18 are placed on both sides of substrate 10 in electrical contact with vias 22. Each via has a diameter of about 0.006 inch (about 0.06 inch).
15 mm), but the capture pad 18 provides a site having a diameter of about 0.010 inch (about 0.25 mm) for the provision of traces and balls. Therefore, the mounting work becomes much easier. The capture pad 18 is preferably a photoresist etching technique, a physical masking technique, a lift-off process or a DuPont 9922 nitrogen bakeable copper paste (nitrogen f).
copper thick film paste such as ireable copper paste (copp
er thick film paste).

【００４５】ダイ搭載面１１は、ワイヤボンド２０を介
したダイ３０の電気的搭載のための複数のワイヤボンデ
ィングパッド１９で囲まれたダイ搭載部１２か、ダイ周
辺あるいは下側（図示せず）のフリップチップ搭載パッ
ド（attachment pads）をさらに含む。基板１０のＢＧ
Ａ面１３で、熱拡散パッド２１は、前述したＢＧＡ面１
３の場合と同様にメタライズ加工される。The die mounting surface 11 is a die mounting portion 12 surrounded by a plurality of wire bonding pads 19 for electrical mounting of the die 30 via the wire bonds 20, the periphery of the die, or the lower side (not shown). Further including flip chip attachment pads. BG of substrate 10
On the A side 13, the thermal diffusion pad 21 is the BGA side 1 described above.
Similar to the case of 3, metallization is performed.

【００４６】図２と５にはパッケージの一実施例が示さ
れている。これは基板１０の周辺部の、リッド３２でカ
バーされない複数の回路トレース５（図１２参照）を保
護的にカバーするパッシブ絶縁保護層（passive insula
tive protection layer）３１を含んでいる。保護層３
１は好適にはグラス製またはエポキシ製あるいはポリイ
ミド製であるが、他の同様に絶縁体である材料であって
もよい。An example of a package is shown in FIGS. 2 and 5. This is a passive insulation layer (passive insulation layer) that protectively covers a plurality of circuit traces 5 (see FIG. 12) which are not covered by the lid 32 on the periphery of the substrate 10.
tive protection layer) 31 is included. Protective layer 3
1 is preferably made of glass or epoxy or polyimide, but may be any other similarly insulating material.

【００４７】保護層３１は基板全体を必ずしも覆っては
おらず、ダイ３０とワイヤボンディングパッド１９、ま
たはフリップチップ接触パッドを露出させるのに充分な
サイズの中央開口部を定義する。以下に説明するように
リッドをボンドするため、シールリング３３が、保護層
３１の上であって、ワイヤボンディングパッド１９によ
って定義される形状部の周囲に隣接して提供される。シ
ールリング３３は一般的に回路トレース５と同材料で提
供される。好適には材料は金である。リッド３２は好適
にはニッケルあるいはコバル（kovar）であり、通常は
ディープドラウン加工（deep drawn）されている。しか
し、他の方法でも同様に有効で効果的である。利用法に
よってはリッド３２には金メッキが施される。The protective layer 31 does not necessarily cover the entire substrate, but defines a central opening of sufficient size to expose the die 30 and wire bonding pads 19, or flip chip contact pads. To bond the lid as described below, a seal ring 33 is provided over the protective layer 31 and adjacent the perimeter of the feature defined by the wire bond pad 19. Seal ring 33 is generally provided of the same material as circuit traces 5. Preferably the material is gold. The lid 32 is preferably nickel or kovar and is usually deep drawn. However, other methods are equally effective and effective. The lid 32 is plated with gold depending on the method of use.

【００４８】図２と５に示す好適実施例でのリッド３２
の搭載は、導電性エポキシ材料、ソルダー（Ｐｂ／Ｓ
ｎ）、ＡｕＧｅブレーズ合金材料を使用してボンディン
グ部位３２ａのリッド３２をシールリング３３にボンド
することで行われる。当業者であれば他の材料も利用可
能であり、前記材料が好適であることを理解しよう。The lid 32 in the preferred embodiment shown in FIGS.
The mounting of the conductive epoxy material, solder (Pb / S
n), the lid 32 of the bonding portion 32a is bonded to the seal ring 33 using an AuGe blazed alloy material. One of ordinary skill in the art will appreciate that other materials are available and are suitable.

【００４９】本発明の別実施例において、保護層３１は
基板１０全体をカバーするリッド３４によって不要とな
る（図３と６参照）。この場合のシールリング３５は、
基板１０の外側周辺部に沿い、バイア２２の最外側列に
よって定義される部位または領域の外側に配置される。
その他に関しては、リッド３４とボンディング部位３４
ａとは、リッド３２とボンディング部位３２ａと同様で
ある。In another embodiment of the invention, protective layer 31 is eliminated by lid 34 covering the entire substrate 10 (see FIGS. 3 and 6). The seal ring 35 in this case is
Located along the outer perimeter of substrate 10 and outside the site or region defined by the outermost row of vias 22.
For other items, the lid 34 and the bonding portion 34
“A” is the same as the lid 32 and the bonding portion 32a.

【００５０】図４と７に図示された第３の実施例は、図
２と５の実施例とほぼ同様にパッシブ絶縁保護層３１を
採用している。この実施例ではシールリング３３とリッ
ドとを接着するかわりに、ダイとワイヤボンド上にエポ
キシのブロブ３８が提供されており、それらを保護して
いる。The third embodiment illustrated in FIGS. 4 and 7 employs a passive insulating protective layer 31 in much the same manner as the embodiments of FIGS. 2 and 5. Instead of bonding the seal ring 33 and the lid in this embodiment, epoxy blobs 38 are provided on the die and wire bonds to protect them.

【００５１】図１３に断面図で提供された別実施例で
は、セラミックスリッド３６が採用されてパッケージ全
体をカバーしている。このリッド３６の好適材料は基板
と同一のものでよい。リッド３６は好適には少なくとも
１面がメタライズ加工されている。リッド３６はボンデ
ィング部位３７のエポキシ接着フレームによって基板１
０に接着されている。In another embodiment, shown in cross section in FIG. 13, a ceramic lid 36 is employed to cover the entire package. The preferred material for this lid 36 may be the same as the substrate. At least one surface of the lid 36 is preferably metallized. The lid 36 is attached to the substrate 1 by the epoxy adhesive frame of the bonding portion 37
It is glued to 0.

【００５２】本発明は、各実施例において、信号の明瞭
性を犠牲にせず、製造の困難性（及び付随コスト）の問
題を排除した、サイズに比して高入力／出力（Ｉ／Ｏ）
比を有したパッケージを提供する。The present invention, in each embodiment, has high input / output (I / O) compared to size without sacrificing signal clarity and eliminating manufacturing difficulties (and attendant costs).
Providing a package with a ratio.

【００５３】以上、本発明をいくつかの好適実施例を利
用して説明してきたが、本発明の精神とスコープとから
逸脱せずに多様な改良と変更とをそれら好適実施例に施
すことは可能であろう。よって、それら実施例は本発明
の説明を目的として採用されており、本発明の限定は意
図されていない。While the present invention has been described above with reference to some preferred embodiments, various improvements and modifications can be made to these preferred embodiments without departing from the spirit and scope of the invention. It will be possible. Therefore, these examples are adopted for the purpose of explaining the present invention, and are not intended to limit the present invention.

【００５４】[0054]

【発明の効果】以上詳述したように、本発明において
は、従来技術によるＢＧＡパッケージの問題と限定要因
とを軽減あるいは大幅に改善でき、層数が増加すること
なく、共平面度の厳密な制御が可能なパッケージを提供
することができる。さらに、本発明は、低製造コストで
ありながら、マルチ層の弱点を克服する最小サイズのパ
ッケージを提供することができるという優れた効果を奏
する。As described above in detail, in the present invention, the problems and the limiting factors of the BGA package according to the prior art can be reduced or greatly improved, and the coplanarity can be strictly controlled without increasing the number of layers. A controllable package can be provided. Further, the present invention has an excellent effect that it is possible to provide a package of the minimum size that overcomes the weak points of the multi-layer, while having a low manufacturing cost.

【００５５】本発明は、デジタル集積回路用の単チップ
式及びマルチチップ式パッケージにおいて、ボールグリ
ッドアレイに接続された多数のバイメタル（bi-metalli
c）またはトリメタル（tri-metallic）充填バイア（via
s）により、小単位面積により多くの接続を提供できる
単層セラミックス基板を提供することができる。The present invention is directed to single-chip and multi-chip packages for digital integrated circuits in which multiple bi-metalli are connected to a ball grid array.
c) or tri-metallic filled vias
By s), it is possible to provide a single-layer ceramic substrate that can provide more connections in a small unit area.

【図面の簡単な説明】[Brief description of drawings]

【図１】 従来のマルチ層基板とボールグリッドアレイ
とを示す断面図。FIG. 1 is a sectional view showing a conventional multi-layer substrate and a ball grid array.

【図２】 本発明の１実施例の分解斜視図である。FIG. 2 is an exploded perspective view of an embodiment of the present invention.

【図３】 本発明の別実施例の分解斜視図である。FIG. 3 is an exploded perspective view of another embodiment of the present invention.

【図４】 本発明のさらに別な実施例の斜視図である。FIG. 4 is a perspective view of yet another embodiment of the present invention.

【図５】 図２の５−５線から見た断面図である。5 is a cross-sectional view taken along line 5-5 of FIG.

【図６】 図３の６−６線から見た断面図である。FIG. 6 is a sectional view taken along line 6-6 of FIG.

【図７】 図４の７−７線から見た断面図である。FIG. 7 is a sectional view taken along line 7-7 of FIG.

【図８】 フリップチップ３０ａを採用した１実施例の
断面図である。FIG. 8 is a cross-sectional view of one embodiment that employs a flip chip 30a.

【図９】 ドリル加工されたバイアを有した基板を示す
平面図である。バイアはレギュラーパターンで提供され
ている。FIG. 9 is a plan view showing a substrate having a drilled via. Vias are offered in a regular pattern.

【図１０】 ドリル加工されたバイアを有した基板を示
す平面図である。バイアは間入（interstitial）パター
ンで提供されている。FIG. 10 is a plan view showing a substrate having drilled vias. Vias are offered in an interstitial pattern.

【図１１】 本発明基板の略式断面図であり、ダイ搭載
側とＢＧＡ側とのメタライズ加工層を示している。FIG. 11 is a schematic cross-sectional view of a substrate of the present invention, showing a metallized layer on the die mounting side and the BGA side.

【図１２】 本発明基板のダイ搭載側の平面図であり、
パッケージのトレースパターンを示している。FIG. 12 is a plan view of a die mounting side of a substrate of the present invention,
The trace pattern of the package is shown.

【図１３】 サイズマッチした（size matched）セラミ
ックスカバーを有したパッケージの断面図である。FIG. 13 is a cross-sectional view of a package having a size matched ceramic cover.

【符号の説明】[Explanation of symbols]

５ 回路トレース ６ プロモータ層 ７ 導電層 ８ バッファ層 ９ 保護層 １０ 基板 １１ ダイ搭載面 １２ ダイ搭載部 １３ ボール搭載面 １６ 金属層 １７ ボール １９ ワイヤボンディングパッド ２０ ワイヤボンド ２２ バイア ２５ バイア ３０ ダイ ３１ 保護層 ３２ リッド ３３ シールリング ３４ リッド ３６ リッド 5 Circuit Trace 6 Promoter Layer 7 Conductive Layer 8 Buffer Layer 9 Protective Layer 10 Substrate 11 Die Mounting Surface 12 Die Mounting Part 13 Ball Mounting Surface 16 Metal Layer 17 Ball 19 Wire Bonding Pad 20 Wire Bond 22 Via 25 Via 30 Die 31 Protective Layer 32 lid 33 seal ring 34 lid 36 lid

───────────────────────────────────────────────────── フロントページの続き (72)発明者 エム． ピー． ラマチャンドラ パニッ カー アメリカ合衆国 カリフォルニア州 93012， カマリロ アラビアン プレイ ス 6075 (72)発明者 ジョージ エム． ヘルナンデズ アメリカ合衆国 アリゾナ州 85204， メーサ イー． ジャービス 1920 ──────────────────────────────────────────────────の Continuation of front page (72) Inventor M. P. Ramachandra Pannicker United States California 93012, Camarillo Arabian Place 6075 (72) Inventor George Em. Hernandez, Mesa E. 85204, Arizona, USA. Jarvis 1920

Claims (58)

【特許請求の範囲】[Claims] 【請求項１】 デジタル式集積回路パッケージであっ
て、 ａ）所定パターンのバイア（vias）を有した単層基板
と、 ｂ）該単層基板上で電気的に相互接触させるために、複
数のバイアに対して複数のワイヤボンディングパッド又
はフリップチップ搭載パッドの少なくとも１つから延び
ている複数の回路トレースと、 ｃ）前記バイアと、前記トレースと、前記ワイヤボンデ
ィングパッドと、少なくとも１つのワイヤボンドと、少
なくとも１つのダイとを環境の影響から保護するために
提供された少なくとも１つの保護体と、 ｄ）前記少なくとも１つのダイが提供された前記基板面
とは反対側の面に提供された複数の導電性ボールと、を
含むことを特徴とするデジタル式集積回路パッケージ。1. A digital integrated circuit package comprising: a) a monolayer substrate having a predetermined pattern of vias; and b) a plurality of layers for making electrical mutual contact on the monolayer substrate. A plurality of circuit traces extending from at least one of a plurality of wire bonding pads or flip chip mounting pads to the via; c) the via, the trace, the wire bonding pad, and at least one wire bond. , At least one protector provided to protect the at least one die from environmental influences, and d) a plurality provided on a surface opposite the substrate surface on which the at least one die is provided. A conductive ball, and a digital integrated circuit package. 【請求項２】 前記単層は、充分に焼結されたセラミッ
クス材料であることを特徴とする請求項１記載の集積回
路パッケージ。2. The integrated circuit package of claim 1, wherein the single layer is a fully sintered ceramic material. 【請求項３】 前記セラミックス材料は、酸化アルミニ
ウム（Ａｌ2Ｏ3）であることを特徴とする請求項２記載
の集積回路パッケージ。3. The integrated circuit package according to claim 2 , wherein the ceramic material is aluminum oxide (Al 2 O 3 ). 【請求項４】 前記セラミックス材料は、窒化アルミニ
ウム（ＡｌＮ）であることを特徴とする請求項２記載の
集積回路パッケージ。4. The integrated circuit package according to claim 2, wherein the ceramic material is aluminum nitride (AlN). 【請求項５】 前記バイアパターンは、放熱用の高密度
中央部パターンと、シグナル／パワー用の周辺部パター
ンとを含んでいることを特徴とする請求項１記載の集積
回路パッケージ。5. The integrated circuit package according to claim 1, wherein the via pattern includes a high-density central portion pattern for heat dissipation and a peripheral portion pattern for signal / power. 【請求項６】 前記シグナル／パワーバイアは、約０.
０５０〜０.０２５インチ（約１.２７〜０.６４ｍｍ）
の範囲の列間距離を維持していることを特徴とする請求
項５記載の集積回路パッケージ。6. The signal / power vias are about 0.
050 to 0.025 inches (about 1.27 to 0.64 mm)
6. The integrated circuit package according to claim 5, wherein the inter-column distance in the range is maintained. 【請求項７】 前記シグナル／パワーバイアは、約０.
０５０インチ（約１.２７ｍｍ）の整合列間距離を維持
しており、間入列との間隔は、約０.０２５インチ（約
０.６４ｍｍ）であることを特徴とする請求項５記載の
集積回路パッケージ。7. The signal / power vias are about 0.
The alignment row distance of 050 inches (about 1.27 mm) is maintained, and the distance between the alignment rows is about 0.025 inch (about 0.64 mm). Integrated circuit package. 【請求項８】 前記回路トレースには、接着プロモータ
層と、導電層と、バッファ層と、保護層とを含む層化メ
タライズ加工が施されていることを特徴とする請求項１
記載の集積回路パッケージ。8. The circuit trace is layered metallized including an adhesion promoter layer, a conductive layer, a buffer layer, and a protective layer.
The integrated circuit package described. 【請求項９】 前記回路トレースの幅は、約０.００２
インチ（約０.０５１ｍｍ）であることを特徴とする請
求項８記載の集積回路パッケージ。9. The width of the circuit trace is about 0.002.
9. The integrated circuit package according to claim 8, wherein the integrated circuit package is inch (about 0.051 mm). 【請求項１０】 前記ワイヤボンディングパッドには、
接着プロモータ層と、導電層と、バッファ層と、保護層
とを含む層化メタライズ加工が施されていることを特徴
とする請求項１記載の集積回路パッケージ。10. The wire bonding pad comprises:
The integrated circuit package according to claim 1, wherein a layered metallization process including an adhesion promoter layer, a conductive layer, a buffer layer, and a protective layer is performed. 【請求項１１】 前記バイアはバイメタル複合物で充填
されていることを特徴とする請求項１記載の集積回路パ
ッケージ。11. The integrated circuit package of claim 1, wherein the via is filled with a bimetal composite. 【請求項１２】 前記バイメタル複合物は、銅−タング
ステンであることを特徴とする請求項１１記載の集積回
路パッケージ。12. The integrated circuit package of claim 11, wherein the bimetal composite is copper-tungsten. 【請求項１３】 前記バイアは、トリメタル複合物で充
填されていることを特徴とする請求項１記載の集積回路
パッケージ。13. The integrated circuit package of claim 1, wherein the via is filled with a trimetal composite. 【請求項１４】 前記トリメタル複合物は、銅−銀−タ
ングステンであることを特徴とする請求項１３記載の集
積回路パッケージ。14. The integrated circuit package of claim 13, wherein the trimetal composite is copper-silver-tungsten. 【請求項１５】 前記トレース間の距離は、約０.００
２インチ（約０.０５１ｍｍ）であることを特徴とする
請求項１記載の集積回路パッケージ。15. The distance between the traces is about 0.00.
The integrated circuit package according to claim 1, wherein the integrated circuit package is 2 inches (about 0.051 mm). 【請求項１６】 前記保護体は、前記基板の周辺部から
前記ワイヤボンディングパッドの近辺内にまで延びた保
護コーティング層を含み、該保護コーティング層にはカ
バー体が接着されており、該カバー体は、前記ワイヤボ
ンディングパッドと、前記ワイヤボンドと、少なくとも
１つのダイとを覆っていることを特徴とする請求項１記
載の集積回路パッケージ。16. The protective body includes a protective coating layer extending from a peripheral portion of the substrate into the vicinity of the wire bonding pad, and a cover body is bonded to the protective coating layer. Covering the wire bond pad, the wire bond, and at least one die. 【請求項１７】 前記保護体は、前記基板の外側周辺部
に接着されたカバー体を含み、該カバー体は本パッケー
ジ全体を覆っていることを特徴とする請求項１記載の集
積回路パッケージ。17. The integrated circuit package according to claim 1, wherein the protective body includes a cover body adhered to an outer peripheral portion of the substrate, and the cover body covers the entire package. 【請求項１８】 前記保護体は、前記基板の周辺部から
前記ワイヤボンディングパッドの近辺内にまで延びた保
護コーティング層を含み、該保護コーティング層のパッ
ケージカバー部分であって、前記ワイヤボンディングパ
ッドと、前記ワイヤボンドと、少なくとも１つの前記ダ
イとにエポキシ製ブロブが提供されていることを特徴と
する請求項１記載の集積回路パッケージ。18. The protective body includes a protective coating layer extending from a peripheral portion of the substrate to a vicinity of the wire bonding pad, the package cover portion of the protective coating layer including the wire bonding pad and The integrated circuit package of claim 1, wherein an epoxy blob is provided on the wirebond and at least one of the dies. 【請求項１９】 前記カバー体は、金属とコバルとから
なる群から選択されていることを特徴とする請求項１６
記載の集積回路パッケージ。19. The cover body is selected from the group consisting of metal and kovar.
The integrated circuit package described. 【請求項２０】 前記カバー体は、導電性金属でメッキ
加工されていることを特徴とする請求項１９記載の集積
回路パッケージ。20. The integrated circuit package according to claim 19, wherein the cover body is plated with a conductive metal. 【請求項２１】 前記導電性金属は、金であることを特
徴とする請求項２０記載の集積回路パッケージ。21. The integrated circuit package of claim 20, wherein the conductive metal is gold. 【請求項２２】 前記カバー体は、セラミックス材料を
含んでいることを特徴とする請求項１７記載の集積回路
パッケージ。22. The integrated circuit package according to claim 17, wherein the cover body contains a ceramic material. 【請求項２３】 前記セラミックス材料は、酸化アルミ
ニウム（Ａｌ2Ｏ3）であることを特徴とする請求項２２
記載の集積回路パッケージ。23. The ceramic material is aluminum oxide (Al 2 O 3 ).
The integrated circuit package described. 【請求項２４】 前記セラミックス材料は、窒化アルミ
ニウム（ＡｌＮ）であることを特徴とする請求項２２記
載の集積回路パッケージ。24. The integrated circuit package according to claim 22, wherein the ceramic material is aluminum nitride (AlN). 【請求項２５】 前記カバー体は、金属とコバルとから
なる群から選択されていることを特徴とする請求項１７
記載の集積回路パッケージ。25. The cover body is selected from the group consisting of metal and kovar.
The integrated circuit package described. 【請求項２６】 前記カバー体は、導電性金属でメッキ
加工されていることを特徴とする請求項２５記載の集積
回路パッケージ。26. The integrated circuit package according to claim 25, wherein the cover body is plated with a conductive metal. 【請求項２７】 前記導電性金属は、金であることを特
徴とする請求項２６記載の集積回路パッケージ。27. The integrated circuit package of claim 26, wherein the conductive metal is gold. 【請求項２８】 前記保護コーティング層は、グラス材
料であることを特徴とする請求項１６記載の集積回路パ
ッケージ。28. The integrated circuit package of claim 16, wherein the protective coating layer is a glass material. 【請求項２９】 前記保護コーティング層は、ポリイミ
ドまたはエポキシ材料であることを特徴とする請求項１
６記載の集積回路パッケージ。29. The protective coating layer is made of a polyimide or epoxy material.
6. The integrated circuit package according to 6. 【請求項３０】 前記保護コーティング層は、絶縁材料
であることを特徴とする請求項１６記載の集積回路パッ
ケージ。30. The integrated circuit package of claim 16, wherein the protective coating layer is an insulating material. 【請求項３１】 前記保護コーティング層は、グラス材
料であることを特徴とする請求項１８記載の集積回路パ
ッケージ。31. The integrated circuit package of claim 18, wherein the protective coating layer is a glass material. 【請求項３２】 前記保護コーティング層は、ポリイミ
ド材料であることを特徴とする請求項１８記載の集積回
路パッケージ。32. The integrated circuit package of claim 18, wherein the protective coating layer is a polyimide material. 【請求項３３】 前記保護コーティング層は、絶縁材料
であることを特徴とする請求項１８記載の集積回路パッ
ケージ。33. The integrated circuit package of claim 18, wherein the protective coating layer is an insulating material. 【請求項３４】 前記ダイ搭載面には、接着プロモータ
層と、導電層と、バッファ層と、仕上げ保護層とを含む
一連のメタライズ加工が施されていることを特徴とする
請求項１記載の集積回路パッケージ。34. The series of metallization processes including an adhesion promoter layer, a conductive layer, a buffer layer, and a finishing protection layer is applied to the die mounting surface. Integrated circuit package. 【請求項３５】 前記接着プロモータ層は、チタンと、
クロムと、チタン／タングステン合金と、チタン／モリ
ブデン合金とを含む群から選択された材料であることを
特徴とする請求項３４記載の集積回路パッケージ。35. The adhesion promoter layer comprises titanium
The integrated circuit package of claim 34, wherein the integrated circuit package is a material selected from the group including chromium, titanium / tungsten alloy, and titanium / molybdenum alloy. 【請求項３６】 前記接着プロモータ層の厚さは、約５
００〜２０００オングストロームであることを特徴とす
る請求項３５記載の集積回路パッケージ。36. The adhesive promoter layer has a thickness of about 5
The integrated circuit package of claim 35, wherein the integrated circuit package has a thickness of 00 to 2000 angstroms. 【請求項３７】 前記導電層は銅であることを特徴とす
る請求項３４記載の集積回路パッケージ。37. The integrated circuit package of claim 34, wherein the conductive layer is copper. 【請求項３８】 前記銅層の厚さは、約５〜１０ミクロ
ンであることを特徴とする請求項３７記載の集積回路パ
ッケージ。38. The integrated circuit package of claim 37, wherein the copper layer has a thickness of about 5-10 microns. 【請求項３９】 前記バッファ層は、ニッケルであるこ
とを特徴とする請求項３４記載の集積回路パッケージ。39. The integrated circuit package of claim 34, wherein the buffer layer is nickel. 【請求項４０】 前記ニッケル層の厚さは、約１〜３.
５ミクロンであることを特徴とする請求項３９記載の集
積回路パッケージ。40. The thickness of the nickel layer is about 1-3.
40. The integrated circuit package of claim 39, which is 5 microns. 【請求項４１】 前記仕上げ保護層は、金であることを
特徴とする請求項３４記載の集積回路パッケージ。41. The integrated circuit package of claim 34, wherein the finish protection layer is gold. 【請求項４２】 前記金層の厚さは、約２〜３.５ミク
ロンであることを特徴とする請求項４１記載の集積回路
パッケージ。42. The integrated circuit package of claim 41, wherein the gold layer has a thickness of about 2 to 3.5 microns. 【請求項４３】 前記基板の別面には、接着プロモータ
層と、導電層と、保護層とを含む一連のメタライズ加工
が施されていることを特徴とする請求項１記載の集積回
路パッケージ。43. The integrated circuit package according to claim 1, wherein a series of metallizing processes including an adhesion promoter layer, a conductive layer, and a protective layer are applied to the other surface of the substrate. 【請求項４４】 前記接着プロモータ層は、チタンと、
クロムと、チタン／タングステン合金と、チタン／モリ
ブデン合金とを含む群から選択された材料であることを
特徴とする請求項４３記載の集積回路パッケージ。44. The adhesion promoter layer comprises titanium,
The integrated circuit package of claim 43, wherein the integrated circuit package is a material selected from the group consisting of chromium, titanium / tungsten alloy, and titanium / molybdenum alloy. 【請求項４５】 前記接着プロモータ層の厚さは、約５
００〜２０００オングストロームであることを特徴とす
る請求項４４記載の集積回路パッケージ。45. The thickness of the adhesion promoter layer is about 5
The integrated circuit package of claim 44, wherein the integrated circuit package is between 00 and 2000 Angstroms. 【請求項４６】 前記導電層は銅であることを特徴とす
る請求項４３記載の集積回路パッケージ。46. The integrated circuit package of claim 43, wherein the conductive layer is copper. 【請求項４７】 前記銅層の厚さは、約３〜５ミクロン
であることを特徴とする請求項４６記載の集積回路パッ
ケージ。47. The integrated circuit package of claim 46, wherein the copper layer has a thickness of about 3-5 microns. 【請求項４８】 前記バッファ層は、ニッケルであるこ
とを特徴とする請求項３９記載の集積回路パッケージ。48. The integrated circuit package of claim 39, wherein the buffer layer is nickel. 【請求項４９】 前記ニッケル層の厚さは、約２.０〜
５ミクロンであることを特徴とする請求項４８記載の集
積回路パッケージ。49. The nickel layer has a thickness of about 2.0.
49. The integrated circuit package of claim 48, which is 5 microns. 【請求項５０】 前記仕上げ保護層は、金であることを
特徴とする請求項４３記載の集積回路パッケージ。50. The integrated circuit package of claim 43, wherein the finish protection layer is gold. 【請求項５１】 前記金層の厚さは、約３００〜２００
０オングストロームであることを特徴とする請求項５０
記載の集積回路パッケージ。51. The thickness of the gold layer is about 300-200.
51. 50 Angstroms.
The integrated circuit package described. 【請求項５２】 前記ダイ搭載面には、接着プロモータ
層と、導電層と、最上部メタライズ層とを含む一連のメ
タライズ加工が施されていることを特徴とする請求項１
記載の集積回路パッケージ。52. A series of metallization processes including an adhesion promoter layer, a conductive layer, and an uppermost metallization layer are applied to the die mounting surface.
The integrated circuit package described. 【請求項５３】 前記接着プロモータ層は、チタンと、
クロムと、チタン／タングステン合金と、チタン／モリ
ブデン合金とを含む群から選択された材料であることを
特徴とする請求項５２記載の集積回路パッケージ。53. The adhesion promoter layer comprises titanium and
53. The integrated circuit package of claim 52, which is a material selected from the group including chromium, titanium / tungsten alloys, and titanium / molybdenum alloys. 【請求項５４】 前記接着プロモータ層の厚さは、約５
００〜２０００オングストロームであることを特徴とす
る請求項５３記載の集積回路パッケージ。54. The adhesive promoter layer has a thickness of about 5
54. The integrated circuit package of claim 53, wherein the integrated circuit package has a thickness of 00 to 2000 angstroms. 【請求項５５】 前記導電層は銅であることを特徴とす
る請求項５２記載の集積回路パッケージ。55. The integrated circuit package of claim 52, wherein the conductive layer is copper. 【請求項５６】 前記銅層の厚さは、約５〜１０ミクロ
ンであることを特徴とする請求項５５記載の集積回路パ
ッケージ。56. The integrated circuit package of claim 55, wherein the copper layer has a thickness of about 5-10 microns. 【請求項５７】 前記最上部メタライズ層は、クロムで
あることを特徴とする請求項５２記載の集積回路パッケ
ージ。57. The integrated circuit package of claim 52, wherein the top metallization layer is chrome. 【請求項５８】 前記クロム層の厚さは、約３００〜１
０００オングストロームであることを特徴とする請求項
５７記載の集積回路パッケージ。58. The thickness of the chrome layer is about 300-1.
58. The integrated circuit package of claim 57, which is 000 Angstroms.
JP8143210A 1995-06-06 1996-06-05 High-performance digital ic package using bga-type i/o format and single-layer ceramic plate board by bimetal filling via Pending JPH09213829A (en)

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