JPH09213098A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
- Publication number
- JPH09213098A JPH09213098A JP8023650A JP2365096A JPH09213098A JP H09213098 A JPH09213098 A JP H09213098A JP 8023650 A JP8023650 A JP 8023650A JP 2365096 A JP2365096 A JP 2365096A JP H09213098 A JPH09213098 A JP H09213098A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- row
- fuse
- memory array
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、不良な行ブロックを冗長行ブロックと置換
するために不良な行ブロックを不能化させるように構成
された半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device configured to disable a defective row block in order to replace the defective row block with a redundant row block.
【０００２】[0002]
【従来の技術】従来より、ＳＲＡＭやＤＲＡＭのような
半導体記憶装置には、不良メモリセル行を冗長メモリセ
ル行と置換するために不良メモリセル行を不能化させる
ためのヒューズが１または複数のメモリセル行ごとに設
けられている。2. Description of the Related Art Conventionally, a semiconductor memory device such as an SRAM or a DRAM has one or a plurality of fuses for disabling a defective memory cell row in order to replace the defective memory cell row with a redundant memory cell row. It is provided for each memory cell row.
【０００３】図７は、そのようなヒューズを備えた従来
の半導体記憶装置のチップ構成を示す一部省略したブロ
ック図である。図７を参照して、この半導体記憶装置
は、それぞれがｎ組（ｎは自然数である）のメモリアレ
イブロック（図示せず）に分割された複数組（図では２
組）のメモリアレイＭＡ１，ＭＡ２と、それぞれがメモ
リアレイＭＡ１，ＭＡ２に対応して設けられたセンスア
ンプＳＡ１，ＳＡ２とを備える。各メモリアレイブロッ
クは行列状に配列された複数のメモリセルを含む。FIG. 7 is a partially omitted block diagram showing a chip structure of a conventional semiconductor memory device having such a fuse. Referring to FIG. 7, this semiconductor memory device has a plurality of sets (two in the figure) divided into n sets (n is a natural number) of memory array blocks (not shown).
(Set) memory arrays MA1 and MA2, and sense amplifiers SA1 and SA2 provided corresponding to the memory arrays MA1 and MA2, respectively. Each memory array block includes a plurality of memory cells arranged in a matrix.
【０００４】また、この半導体記憶装置は、メモリアレ
イＭＡ１，ＭＡ２のｉ番目（ｉは１からｎの自然数であ
る）のメモリアレイブロックに共通に設けられたグロー
バル行デコーダ３０．ｉと、メモリアレイＭＡ１のｉ番
目のメモリアレイブロックに対応して設けられたローカ
ル行デコーダ３１．ｉおよびグローバルワード線ＧＷＬ
Ａｉと、メモリアレイＭＡ２のｉ番目のメモリアレイブ
ロックに対応して設けられたローカル行デコーダ３２．
ｉおよびグローバルワード線ＧＷＬＢｉとを備える。す
なわち、この半導体記憶装置では分割ワード線方式が採
用されている。各グローバル行デコーダ３０．ｉ内に
は、メモリアレイＭＡ１，ＭＡ２のｉ番目のメモリアレ
イブロックを不能化させるためのヒューズＦｉが設けら
れている。なお、不能化させたメモリアレイブロックと
置換するための冗長メモリアレイブロックの図は省略さ
れている。This semiconductor memory device also includes a global row decoder 30.30 provided commonly to the i-th (i is a natural number from 1 to n) memory array block of memory arrays MA1 and MA2. i and the local row decoders 31.i provided corresponding to the i-th memory array block of the memory array MA1. i and global word line GWL
Ai and the local row decoders 32.i provided corresponding to the i-th memory array block of the memory array MA2.
i and global word line GWLBi. That is, this semiconductor memory device employs the divided word line system. Each global row decoder 30. A fuse Fi for disabling the i-th memory array block of the memory arrays MA1 and MA2 is provided in i. The illustration of the redundant memory array block for replacing the disabled memory array block is omitted.
【０００５】グローバル行デコーダ３０．ｉは、図８に
示すように、ＰチャネルＭＯＳトランジスタ４０、ヒュ
ーズＦｉ、複数（図では３つ）のＮチャネルＭＯＳトラ
ンジスタ４１〜４３、および奇数（図では３つ）のイン
バータ４４〜４６を含む。ＰチャネルＭＯＳトランジス
タ４０は、電源電位Ｖｃｃのライン（以下、電源ライン
と称す）６０とノードＮ３０の間に接続され、そのゲー
トは接地電位ＧＮＤのライン（以下、接地ラインと称
す）６１に接続される。ＰチャネルＭＯＳトランジスタ
４０の駆動力は弱く調節されている。ヒューズＦｉおよ
びＮチャネルＭＯＳトランジスタ４１〜４３は、ノード
Ｎ３０と接地ライン６１の間に直列接続される。Ｎチャ
ネルＭＯＳトランジスタ４１〜４３のゲートには、それ
ぞれアドレス信号ＩＮ１〜ＩＮ３が入力される。各グロ
ーバル行デコーダ３０．ｉには、それぞれ固有のアドレ
ス信号ＩＮ１〜ＩＮ３が割当てられている。インバータ
４４〜４６は、ノードＮ３０とグローバルワード線ＧＷ
ＬＡｉ，ＧＷＬＢｉの一端との間に直列接続される。Global row decoder 30. As shown in FIG. 8, i includes a P-channel MOS transistor 40, a fuse Fi, a plurality (three in the figure) N-channel MOS transistors 41 to 43, and an odd number (three in the figure) inverters 44 to 46. . P-channel MOS transistor 40 is connected between a line of power supply potential Vcc (hereinafter referred to as power supply line) 60 and node N30, and its gate is connected to a line of ground potential GND (hereinafter referred to as ground line) 61. It The driving force of the P-channel MOS transistor 40 is weakly adjusted. Fuse Fi and N channel MOS transistors 41 to 43 are connected in series between node N30 and ground line 61. Address signals IN1 to IN3 are input to the gates of the N channel MOS transistors 41 to 43, respectively. Each global row decoder 30. Unique address signals IN1 to IN3 are assigned to i. The inverters 44 to 46 are connected to the node N30 and the global word line GW.
It is connected in series between one end of LAi and GWLBi.
【０００６】次に、グローバル行デコーダ３０．ｉの動
作について説明する。対応のメモリアレイブロックが正
常であってヒューズＦｉが切断されていない場合は、ア
ドレス信号ＩＮ１〜ＩＮ３がすべて「Ｈ」レベルになる
とＮチャネルＭＯＳトランジスタ４１〜４３が導通し、
常に導通しているＰチャネルＭＯＳトランジスタ４０を
介して電源ライン６０から接地ライン６１へ電流が流れ
る。ＰチャネルＭＯＳトランジスタ４０の駆動力が弱く
調節されているので、ノードＮ３０は「Ｌ」レベルにな
り、グローバルワード線ＧＷＬＡｉ，ＧＷＬＢｉは
「Ｈ」レベルになる。また、アドレス信号ＩＮ１〜ＩＮ
３のうちの１つでも「Ｌ」レベルになると、それに応じ
てＮチャネルＭＯＳトランジスタ４１〜４３のうちのど
れかが非導通になり、ノードＮ３０から接地ライン６１
に電流が流れずノードＮ３０は「Ｈ」レベルになる。応
じて、グローバルワード線ＧＷＬＡｉ，ＧＷＬＢｉは
「Ｌ」レベルになる。Next, the global row decoder 30. The operation of i will be described. When the corresponding memory array block is normal and the fuses Fi are not cut, the N-channel MOS transistors 41 to 43 become conductive when the address signals IN1 to IN3 all go to the “H” level.
A current flows from the power supply line 60 to the ground line 61 through the P-channel MOS transistor 40 which is always conducting. Since the driving force of P channel MOS transistor 40 is adjusted to be weak, node N30 attains the "L" level, and global word lines GWLAi and GWLBi attain the "H" level. Further, the address signals IN1 to IN
When even one of the N3s goes to the “L” level, one of the N channel MOS transistors 41 to 43 becomes non-conductive accordingly, and the node N30 to the ground line 61 is turned off.
No current flows into the node N30, and the node N30 goes to "H" level. Responsively, global word lines GWLAi and GWLBi go to "L" level.
【０００７】一方、対応のメモリアレイブロックが不良
であってヒューズＦｉが切断された場合は、ノードＮ３
０から接地ライン６１へ電流が流れないので、Ｎチャネ
ルＭＯＳトランジスタ４１〜４３の導通状態に関係なく
ノードＮ３０は「Ｈ」レベルになる。したがって、グロ
ーバルワード線ＧＷＬＡｉ，ＧＷＬＢｉは「Ｌ」レベル
に固定される。On the other hand, if the corresponding memory array block is defective and the fuse Fi is blown, the node N3
Since no current flows from 0 to the ground line 61, the node N30 is at "H" level regardless of the conduction state of the N channel MOS transistors 41 to 43. Therefore, global word lines GWLAi and GWLBi are fixed at "L" level.
【０００８】また、ローカル行デコーダ３１．ｉは、図
９に示すように、対応のメモリアレイブロックのローカ
ルワード線ＬＷＬ１〜ＬＷＬ４の数（図では４つ）に等
しい数のＮＡＮＤゲート５１〜５４およびインバータ５
５〜５８を含む。ＮＡＮＤゲート５１〜５４の一方入力
ノードは、ともにグローバルワード線ＧＷＬＡｉに接続
される。ＮＡＮＤゲート５１〜５４の他方入力ノードに
は、それぞれアドレス信号ＩＮ１１〜ＩＮ１４が入力さ
れる。各ローカルワード線ＬＷＬ１〜ＬＷＬ４には、そ
れぞれ固有のアドレス信号ＩＮ１１〜ＩＮ１４が割当て
られている。ＮＡＮＤゲート５１〜５４の出力は、それ
ぞれインバータ５５〜５８を介してローカルワード線Ｌ
ＷＬ１〜ＬＷＬ４の一端に与えられる。The local row decoder 31. As shown in FIG. 9, i is equal to the number (4 in the figure) of local word lines LWL1 to LWL4 of the corresponding memory array block, and the number of NAND gates 51 to 54 and the number of inverters 5 are equal to each other.
5 to 58 are included. One input nodes of NAND gates 51 to 54 are both connected to global word line GWLAi. Address signals IN11 to IN14 are input to the other input nodes of the NAND gates 51 to 54, respectively. Unique address signals IN11 to IN14 are assigned to the local word lines LWL1 to LWL4, respectively. The outputs of the NAND gates 51 to 54 are supplied to the local word line L via inverters 55 to 58, respectively.
It is given to one end of WL1 to LWL4.
【０００９】アドレス信号ＩＮ１１〜ＩＮ１４のうちの
１つのみが「Ｈ」レベルになりその他は「Ｌ」レベルに
なる。グローバルワード線ＧＷＬＡｉが活性化レベルの
「Ｈ」レベルとなり、かつ対応のアドレス信号（たとえ
ばＩＮ１１）が「Ｈ」レベルとなったとき、ローカルワ
ード線（この場合はＬＷＬ１）が活性化レベルの「Ｈ」
レベルとなる。ローカル行デコーダ３２．ｉも同様であ
る。Only one of the address signals IN11 to IN14 is at "H" level and the other is at "L" level. When global word line GWLAi attains the activation level "H" level and the corresponding address signal (eg, IN11) attains the "H" level, the local word line (LWL1 in this case) attains the activation level "H" level. "
Level. Local row decoder 32. i is also the same.
【００１０】図１０は、ローカルワード線ＬＷＬの構成
を示す図である。図１０において、ローカルワード線Ｌ
ＷＬは、ポリシリコン配線層で形成され、メモリセルＭ
Ｃに接続される下層ローカルワード線ＬＷＬＧＡと、グ
ローバルワード線ＧＷＬと同じアルミ配線層で形成され
る上層ローカルワード線ＬＷＬＡＬとを含む。下層ロー
カルワード線ＬＷＬＧＡと上層ローカルワード線ＬＷＬ
ＡＬとはスルーホールやコンタクトを介して互いに接続
されている。これにより、ローカルワード線ＬＷＬの低
抵抗化が図られている。FIG. 10 is a diagram showing the structure of the local word line LWL. In FIG. 10, the local word line L
WL is formed of a polysilicon wiring layer and has a memory cell M
A lower layer local word line LWLGA connected to C and an upper layer local word line LWLAL formed of the same aluminum wiring layer as the global word line GWL are included. Lower layer local word line LWLGA and upper layer local word line LWL
The ALs are connected to each other through through holes and contacts. As a result, the resistance of the local word line LWL is reduced.
【００１１】図１１は、ローカルワード線ＬＷＬ１〜Ｌ
ＷＬ４およびグローバルワード線ＧＷＬＡｉのアルミ配
線のパターンを示す図であって、図９に対応する図であ
る。ローカルワード線ＬＷＬ１〜ＬＷＬ４は、それぞれ
対応のメモリアレイブロックのメモリセル行ＭＣＲ１〜
ＭＣＲ４の中央部の上方に形成されている。グローバル
ワード線ＧＷＬＡｉはメモリセル行ＭＣＲ２とＭＣＲ３
の境界部の上方に形成されている。FIG. 11 shows local word lines LWL1 to LWL.
FIG. 10 is a diagram showing a pattern of an aluminum wiring of WL4 and a global word line GWLAi, and a diagram corresponding to FIG. 9. The local word lines LWL1 to LWL4 are respectively connected to the memory cell rows MCR1 to MCR1 of the corresponding memory array block.
It is formed above the center of the MCR 4. The global word line GWLAi has memory cell rows MCR2 and MCR3.
Is formed above the boundary portion of the.
【００１２】次に、図７〜図１１で示した半導体記憶装
置の動作について説明する。メモリアレイブロックが不
良である場合は、そのメモリアレイブロックに対応する
グローバル行デコーダ３０．ｉのヒューズＦｉがレーザ
ブローによって切断される。これにより、グローバルワ
ード線ＧＷＬＡｉ，ＧＷＬＢｉおよびローカルワード線
ＬＷＬ１〜ＬＷＬ４が非活性化レベルの「Ｌ」レベルに
固定され、そのメモリアレイブロックは不能化され冗長
メモリアレイブロックと置換される。Next, the operation of the semiconductor memory device shown in FIGS. 7 to 11 will be described. If the memory array block is defective, the global row decoder 30. The fuse Fi of i is cut by laser blow. As a result, global word lines GWLAi, GWLBi and local word lines LWL1 to LWL4 are fixed to the inactive level of "L", and the memory array block is disabled and replaced with the redundant memory array block.
【００１３】不良なメモリアレイブロックがない場合は
ヒューズＦｉは切断されない。たとえばアドレス信号Ｉ
Ｎ１〜ＩＮ３，ＩＮ１１が「Ｈ」レベルになると、グロ
ーバル行デコーダ３０．ｉによってグローバルワード線
ＧＷＬＡｉ，ＧＷＬＢｉが活性化レベルの「Ｈ」レベル
に立上げられ、ローカル行デコーダ３１．ｉによってロ
ーカルワード線ＬＷＬ１が活性化レベルの「Ｈ」レベル
に立上げられる。これにより、ローカルワード線ＬＷＬ
１に対応するメモリセル行ＭＣＲ１が活性化され、その
うちの選択されたメモリセルＭＣのデータがセンスアン
プＳＡ１によって読出される。If there is no defective memory array block, the fuse Fi is not cut. For example, the address signal I
When N1 to IN3 and IN11 go to "H" level, global row decoder 30. global word lines GWLAi and GWLBi are raised to the active level of "H" by i, and local row decoder 31.i. The local word line LWL1 is raised to the activation level "H" by i. This causes the local word line LWL
The memory cell row MCR1 corresponding to 1 is activated, and the data of the selected memory cell MC among them is read by the sense amplifier SA1.
【００１４】[0014]
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていたので、プロセスの微細化
によりメモリセルＭＣのパターンのピッチが縮小化され
ると、グローバル行デコーダ３０．ｉのパターンのピッ
チも縮小化する必要があった。グローバル行デコーダ３
０．ｉのパターンのピッチを縮小化するためには、グロ
ーバル行デコーダ３０．ｉ内のヒューズＦｉのパターン
のピッチを縮小化する必要がある。Since the conventional semiconductor memory device is constructed as described above, if the pattern pitch of the memory cells MC is reduced by the miniaturization of the process, the global row decoder 30. It was also necessary to reduce the pitch of the pattern i. Global row decoder 3
0. In order to reduce the pitch of the pattern of i, the global row decoder 30.i. It is necessary to reduce the pitch of the pattern of the fuse Fi in i.
【００１５】しかし、レーザブロー装置の精度の限界
や、レーザブローによりヒューズ周辺パターンが破壊さ
れるのを防止する必要を考慮すると、ヒューズ周辺パタ
ーンをメモリセルと同様に縮小化するのは困難である。
そのため従来の半導体記憶装置では、ヒューズＦｉのパ
ターン設計は、プロセスの微細化が進むほどかえって困
難になるという問題があった。However, considering the limit of accuracy of the laser blower and the need to prevent the fuse peripheral pattern from being destroyed by the laser blow, it is difficult to reduce the size of the fuse peripheral pattern like the memory cell. .
Therefore, in the conventional semiconductor memory device, there is a problem that the pattern design of the fuse Fi becomes rather difficult as the process becomes finer.
【００１６】それゆえに、この発明の主たる目的は、不
良な行ブロックを不能化させるためのヒューズのパター
ン設計が容易な半導体記憶装置を提供することである。Therefore, a main object of the present invention is to provide a semiconductor memory device in which a fuse pattern design for disabling a defective row block is easy.
【００１７】[0017]
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列された複数のメモリセルを有
し、それぞれが１または２以上のメモリセル行を含む複
数の行ブロックに分割されたメモリアレイを備え、該メ
モリアレイのうちの不良な行ブロックを冗長行ブロック
と置換するために前記不良な行ブロックを不能化させる
ように構成された半導体記憶装置であって、各行ブロッ
クに対応して設けられ、対応の行ブロックを選択するた
めのワード線、各行ブロックに対応して、前記ワード線
と並行に設けられた信号伝達線、各行ブロックに対応し
て設けられ、対応の行ブロックが不良である場合に切断
されるヒューズを含み、該ヒューズが切断されたことに
応じて対応の行ブロックを不能化させるための不能化信
号を対応の信号伝達線の一方端に与える信号発生回路、
および各行ブロックに対応して設けられ、対応の信号伝
達線の他方端から前記不能化信号が与えられたことに応
じて対応のワード線を非選択状態に固定する行デコーダ
を備えたことを特徴としている。A semiconductor memory device according to the present invention has a plurality of memory cells arranged in rows and columns and is divided into a plurality of row blocks each including one or more memory cell rows. A semiconductor memory device configured to disable a defective row block of the memory array in order to replace the defective row block with a redundant row block. A word line provided correspondingly, for selecting a corresponding row block, a signal transmission line provided in parallel with the word line corresponding to each row block, provided corresponding to each row block, corresponding row Corresponding signaling, including a fuse that is blown if the block is defective, and a disable signal for disabling the corresponding row block in response to the blow of the fuse. Signal generating circuit to be supplied to one end of,
And a row decoder provided corresponding to each row block and fixing the corresponding word line to a non-selected state in response to the disabling signal being applied from the other end of the corresponding signal transmission line. I am trying.
【００１８】この半導体記憶装置では、ワード線と並行
に信号伝達線が設けられ、信号伝達線の一方端にはヒュ
ーズを含む信号発生回路が接続され、信号伝達線の他方
端に行デコーダが接続される。この信号発生回路のパタ
ーンのピッチは、行デコーダのようにメモリセルのパタ
ーンのピッチに合致する必要がない。したがって、メモ
リセルのパターンのピッチが縮小化されても、従来のよ
うにヒューズのパターン設計が困難になることがない。In this semiconductor memory device, a signal transmission line is provided in parallel with the word line, a signal generation circuit including a fuse is connected to one end of the signal transmission line, and a row decoder is connected to the other end of the signal transmission line. To be done. The pattern pitch of the signal generating circuit does not have to match the pattern pitch of the memory cells as in the row decoder. Therefore, even if the pitch of the pattern of the memory cell is reduced, it is not difficult to design the pattern of the fuse as in the conventional case.
【００１９】また、前記信号発生回路は前記メモリアレ
イの一方端側に設けられ、前記行デコーダは前記メモリ
アレイの他方端側に設けられていることとしてもよい。
この場合は、信号発生回路および行デコーダのパターン
設計が容易になる。The signal generating circuit may be provided on one end side of the memory array, and the row decoder may be provided on the other end side of the memory array.
In this case, pattern design of the signal generation circuit and the row decoder becomes easy.
【００２０】また、前記メモリアレイは、それぞれが複
数のメモリセル列を含む複数の列ブロックに分割され、
前記信号発生回路は前記メモリアレイの一方端側に設け
られ、前記行デコーダは前記列ブロックの間の任意の箇
所に設けられていることとしてもよい。この場合は、ワ
ード線の駆動速度が高速化される。The memory array is divided into a plurality of column blocks each including a plurality of memory cell columns,
The signal generating circuit may be provided on one end side of the memory array, and the row decoder may be provided at an arbitrary position between the column blocks. In this case, the driving speed of the word line is increased.
【００２１】また、前記メモリアレイは、それぞれが複
数のメモリセル列を含む複数の列ブロックに分割され、
複数の前記信号発生回路は前記メモリアレイの一方端側
および他方端側に分散して設けられ、前記行デコーダは
前記列ブロックの間の任意の箇所に設けられていること
としてもよい。この場合は、ヒューズのパターン設計が
一層容易になる。Further, the memory array is divided into a plurality of column blocks each including a plurality of memory cell columns,
A plurality of the signal generation circuits may be dispersedly provided at one end side and the other end side of the memory array, and the row decoder may be provided at an arbitrary position between the column blocks. In this case, the fuse pattern design becomes easier.
【００２２】[0022]
［実施の形態１］図１は、この発明の実施の形態１によ
る半導体記憶装置のチップ構成を示す一部省略したブロ
ック図である。[First Embodiment] FIG. 1 is a partially omitted block diagram showing a chip structure of a semiconductor memory device according to a first embodiment of the present invention.
【００２３】図１を参照して、この半導体記憶装置が図
７の従来の半導体記憶装置と異なる点は、グローバル行
デコーダ３０．ｉがグローバル行デコーダ２．ｉで置換
されている点と、グローバル行デコーダ３０．ｉに対応
して信号発生回路１．ｉおよび信号伝達線ＳＬｉが新た
に設けられている点である。Referring to FIG. 1, this semiconductor memory device differs from the conventional semiconductor memory device of FIG. 7 in that global row decoder 30. i is a global row decoder 2. i, and the global row decoder 30.i. i corresponding to the signal generating circuit 1. This is that i and the signal transmission line SLi are newly provided.
【００２４】信号発生回路１．ｉは、メモリアレイＭＡ
１を挟んでグローバル行デコーダ２．ｉと反対側のチッ
プ外周あたりの周辺回路部分に配置される。メモリアレ
イＭＡ１，ＭＡ２（列ブロック）のｉ番目のメモリアレ
イブロック（行ブロック）を不能化させるためのヒュー
ズＦｉは、グローバル行デコーダ２．ｉ内ではなく信号
発生回路１．ｉ内に設けられる。信号伝達線ＳＬｉは、
グローバルワード線ＧＷＬＡｉと並行に配置され、その
一方端はグローバルワード線ＧＷＬＡｉとともにグロー
バル行デコーダ２．ｉに接続され、その他方端は信号発
生回路１．ｉに接続される。Signal generation circuit 1. i is the memory array MA
1. Global row decoder sandwiching 1. It is arranged in the peripheral circuit portion around the chip periphery on the side opposite to i. The fuse Fi for disabling the i-th memory array block (row block) of the memory arrays MA1, MA2 (column block) is a global row decoder 2. i, not in i. It is provided in i. The signal transmission line SLi is
It is arranged in parallel with global word line GWLAi, and one end thereof is arranged together with global word line GWLAi in global row decoder 2. i, and the other end is the signal generation circuit 1. i.
【００２５】信号発生回路１．ｉは、図２に示すよう
に、ヒューズＦｉ、抵抗素子１１、ＰチャネルＭＯＳト
ランジスタ１２およびインバータ１３を含む。抵抗素子
１１およびＰチャネルＭＯＳトランジスタ１２は、それ
ぞれ電源ライン６０とノードＮ１の間に接続される。ヒ
ューズＦｉは、ノードＮ１と接地ライン６１の間に接続
される。ノードＮ１はインバータ１３を介して信号伝達
線ＳＬｉに接続される。このインバータ１３の出力が不
能化信号φｉとなる。信号伝達線ＳＬｉは、Ｐチャネル
ＭＯＳトランジスタ１２のゲートに接続される。Signal generation circuit 1. As shown in FIG. 2, i includes a fuse Fi, a resistance element 11, a P-channel MOS transistor 12 and an inverter 13. Resistance element 11 and P-channel MOS transistor 12 are connected between power supply line 60 and node N1, respectively. The fuse Fi is connected between the node N1 and the ground line 61. The node N1 is connected to the signal transmission line SLi via the inverter 13. The output of the inverter 13 becomes the disabling signal φi. The signal transmission line SLi is connected to the gate of the P-channel MOS transistor 12.
【００２６】次に、図２で示した信号発生回路１．ｉの
動作について説明する。対応のメモリアレイブロックが
正常であってヒューズＦｉが切断されていない場合は、
電源ライン６０から抵抗素子１１およびヒューズＦｉを
介して接地ライン６１に電流が流れ、抵抗素子１１の電
圧降下によりノードＮ１は「Ｌ」レベルとなる。応じ
て、不能化信号φｉは「Ｈ」レベルとなる。Next, the signal generation circuit 1. shown in FIG. The operation of i will be described. If the corresponding memory array block is normal and the fuse Fi is not blown,
A current flows from the power supply line 60 to the ground line 61 via the resistance element 11 and the fuse Fi, and the voltage drop of the resistance element 11 brings the node N1 to the “L” level. Accordingly, disabling signal φi attains the "H" level.
【００２７】また、対応のメモリアレイブロックが不良
であってヒューズＦｉが切断されている場合は、ノード
Ｎ１は抵抗素子１１を介して「Ｈ」レベルに充電され
る。応じて、不能化信号φｉは「Ｌ」レベルとなるとと
もに、ＰチャネルＭＯＳトランジスタ１２が導通しノー
ドＮ１は「Ｈ」レベルに固定される。When the corresponding memory array block is defective and the fuse Fi is cut, the node N1 is charged to the "H" level via the resistance element 11. Accordingly, disabling signal φi attains "L" level, P-channel MOS transistor 12 is rendered conductive, and node N1 is fixed at "H" level.
【００２８】グローバル行デコーダ２．ｉは、図３に示
すように、ＰチャネルＭＯＳトランジスタ２０、Ｎチャ
ネルＭＯＳトランジスタ２１〜２３、インバータ２４，
２６およびＮＡＮＤゲート２５を含む。ＰチャネルＭＯ
Ｓトランジスタ２０は、電源ライン６０とノードＮ２の
間に接続され、そのゲートは接地ライン６１に接続され
る。ＰチャネルＭＯＳトランジスタ２０の駆動力は弱く
調節されている。ＮチャネルＭＯＳトランジスタ２１〜
２３は、ノードＮ２と接地ライン６１の間に直列接続さ
れ、各々のゲートにはそれぞれアドレス信号ＩＮ１〜Ｉ
Ｎ３が入力される。ノードＮ２はインバータ２４を介し
てＮＡＮＤゲート２５の一方入力ノードに接続される。
ＮＡＮＤゲート２５の他方入力ノードは、信号伝達線Ｓ
Ｌｉの一方端に接続され、信号発生回路１．ｉからの不
能化信号φｉを受ける。ＮＡＮＤゲート２５の出力はイ
ンバータ２６を介してグローバルワード線ＧＷＬＡｉ，
ＧＷＬＢｉに与えられる。Global row decoder 2. As shown in FIG. 3, i is a P channel MOS transistor 20, N channel MOS transistors 21 to 23, an inverter 24,
26 and NAND gate 25. P channel MO
S transistor 20 is connected between power supply line 60 and node N2, and its gate is connected to ground line 61. The driving force of the P-channel MOS transistor 20 is weakly adjusted. N-channel MOS transistors 21 to
23 is connected in series between the node N2 and the ground line 61, and each gate has address signals IN1 to I1.
N3 is input. Node N2 is connected to one input node of NAND gate 25 via inverter 24.
The other input node of the NAND gate 25 is connected to the signal transmission line S
The signal generating circuit 1.L is connected to one end of Li. It receives the disabling signal φi from i. The output of the NAND gate 25 is output via the inverter 26 to the global word line GWLAi,
Given to GWLBi.
【００２９】次に、図３に示したグローバル行デコーダ
２．ｉの動作について説明する。対応のメモリアレイブ
ロックが正常であり信号発生回路１．ｉからの不能化信
号φｉが「Ｈ」レベルの場合は、ＮＡＮＤゲート２５は
インバータ２４の出力に対してインバータとして動作す
る。この場合において、アドレス信号ＩＮ１〜ＩＮ３が
すべて「Ｈ」レベルになるとＮチャネルＭＯＳトランジ
スタ２１〜２３が導通し、常に導通しているＰチャネル
ＭＯＳトランジスタ２０を介して電源ライン６０から接
地ライン６１へ電流が流れる。ＰチャネルＭＯＳトラン
ジスタ２０の駆動力が弱く設定されているので、ノード
Ｎ２は「Ｌ」レベルになり、グローバルワード線ＧＷＬ
Ａｉ，ＧＷＬＢｉは「Ｈ」レベルになる。また、アドレ
ス信号ＩＮ１〜ＩＮ３のうちの１つでも「Ｌ」レベルに
なると、それに応じてＮチャネルＭＯＳトランジスタ２
１〜２３のうちのどれかが非導通となり、ノードＮ２か
ら接地ライン６１へ電流が流れないのでノードＮ２は
「Ｈ」レベルになる。応じて、グローバルワード線ＧＷ
ＬＡｉ，ＧＷＬＢｉは「Ｌ」レベルになる。Next, the global row decoder 2. shown in FIG. The operation of i will be described. The corresponding memory array block is normal and the signal generation circuit 1. When the disabling signal φi from i is at “H” level, NAND gate 25 operates as an inverter for the output of inverter 24. In this case, when the address signals IN1 to IN3 all become "H" level, the N channel MOS transistors 21 to 23 become conductive, and the current flows from the power supply line 60 to the ground line 61 through the P channel MOS transistor 20 which is always conductive. Flows. Since the driving power of the P-channel MOS transistor 20 is set weak, the node N2 becomes "L" level and the global word line GWL
Ai and GWLBi become "H" level. Further, when even one of the address signals IN1 to IN3 attains the "L" level, the N channel MOS transistor 2 is accordingly responded.
Any one of 1 to 23 becomes non-conductive, and no current flows from node N2 to ground line 61, so that node N2 becomes "H" level. Depending on the global word line GW
LAi and GWLBi become "L" level.
【００３０】一方、対応のメモリアレイブロックが不良
であって信号発生回路１．ｉからの不能化信号φｉが
「Ｌ」レベルの場合は、ＮＡＮＤゲート２５の出力が
「Ｈ」レベルに固定されるので、ＮチャネルＭＯＳトラ
ンジスタＮ１〜Ｎ３の状態に関係なくグローバルワード
線ＧＷＬＡｉ，ＧＷＬＢｉは「Ｌ」レベルに固定され
る。On the other hand, the corresponding memory array block is defective and signal generation circuit 1. When the disabling signal φi from i is at "L" level, the output of NAND gate 25 is fixed at "H" level, so that global word lines GWLAi, GWLBi are irrespective of the states of N channel MOS transistors N1 to N3. Is fixed at "L" level.
【００３１】図４は、ローカルワード線ＬＷＬ１〜ＬＷ
Ｌ４、グローバルワード線ＧＷＬＡｉおよび信号伝達線
ＳＬｉのアルミ配線のパターンを示す図であって、図１
１と対比される図である。信号伝達線ＳＬｉは、ローカ
ルワード線ＬＷＬ１〜ＬＷＬ４およびグローバルワード
線ＧＷＬＡｉと同じアルミ配線層で形成され、メモリセ
ル行ＭＣＲ１とＭＣＲ２の境界部の上方にローカルワー
ド線ＬＷＬ１〜ＬＷＬ４およびグローバルワード線ＧＷ
ＬＡｉと並行に形成される。FIG. 4 shows local word lines LWL1 to LW.
FIG. 1 is a diagram showing a pattern of aluminum wiring of L4, global word line GWLAi and signal transmission line SLi, and FIG.
It is a figure contrasted with 1. The signal transmission line SLi is formed of the same aluminum wiring layer as the local word lines LWL1 to LWL4 and the global word line GWLAi, and the local word lines LWL1 to LWL4 and the global word line GW are located above the boundary between the memory cell rows MCR1 and MCR2.
It is formed in parallel with LAi.
【００３２】次に、図１〜図４で示した半導体記憶装置
の動作について説明する。メモリアレイブロックが不良
である場合は、そのメモリアレイブロックに対応する信
号発生回路１．ｉのヒューズＦｉがレーザブローによっ
て切断される。これにより、不能化信号φｉが「Ｌ」レ
ベルとなりグローバルワード線ＧＷＬＡｉ，ＧＷＬＢｉ
およびローカルワード線ＬＷＬ１〜ＬＷＬ４が非活性化
レベルの「Ｌ」レベルに固定され、そのメモリアレイブ
ロックが不能化されて冗長メモリアレイブロックと置換
される。Next, the operation of the semiconductor memory device shown in FIGS. 1 to 4 will be described. If the memory array block is defective, the signal generation circuit 1. The fuse Fi of i is cut by laser blow. As a result, the disabling signal φi goes to the “L” level and the global word lines GWLAi, GWLBi.
The local word lines LWL1 to LWL4 are fixed to the inactive level of "L", and the memory array block is disabled and replaced with the redundant memory array block.
【００３３】不良なメモリアレイブロックがない場合は
ヒューズＦｉは切断されない。たとえばアドレス信号Ｉ
Ｎ１〜ＩＮ３，ＩＮ１１が「Ｈ」レベルになると、グロ
ーバルワード線ＧＷＬＡｉ，ＧＷＬＢｉおよびローカル
ワード線ＬＷＬ１が活性化レベルの「Ｈ」レベルに立上
げられ、ローカルワード線ＬＷＬ１に対応するメモリセ
ル行ＭＣＲ１が活性化され、そのうちの選択されたメモ
リセルＭＣのデータがセンスアンプＳＡ１によって読出
される。If there is no defective memory array block, the fuse Fi is not cut. For example, the address signal I
When N1 to IN3 and IN11 go to "H" level, global word lines GWLAi, GWLBi and local word line LWL1 are raised to "H" level which is an activation level, and memory cell row MCR1 corresponding to local word line LWL1 is set. Data of the activated and selected memory cell MC is read by the sense amplifier SA1.
【００３４】この実施の形態では、ヒューズＦｉはグロ
ーバル行デコーダ２．ｉ内のパターン内でなくチップ外
周あたりの周辺回路部分に配置されているため、ヒュー
ズＦｉのパターン設計はメモリセルＭＣのパターンのピ
ッチの影響を受けない。そのため、プロセスの微細化に
よるメモリセルＭＣの縮小化により、メモリセルＭＣの
パターンのピッチが縮小化しても、それに合わせてヒュ
ーズ周辺のパターンのピッチを縮小化する必要はない。
したがって、プロセスの微細化が進むほどヒューズのパ
ターン設計が困難となるという従来の問題が解決され、
ヒューズＦｉのパターン設計が容易になる。In this embodiment, the fuse Fi is the global row decoder 2. The pattern design of the fuse Fi is not affected by the pattern pitch of the memory cells MC because it is arranged not in the pattern in i but in the peripheral circuit portion around the chip periphery. Therefore, even if the pattern pitch of the memory cell MC is reduced due to the miniaturization of the memory cell MC due to the miniaturization of the process, it is not necessary to reduce the pitch of the pattern around the fuse accordingly.
Therefore, the conventional problem that the pattern design of the fuse becomes more difficult as the process becomes finer is solved,
The pattern design of the fuse Fi becomes easy.
【００３５】なお、この実施の形態では、ヒューズＦｉ
が各グローバル行デコーダ２．ｉに対応して設けられて
いたが、これに限るものではなく、ヒューズＦｉが各ロ
ーカル行デコーダ３１．ｉ，３２．ｉに対応して設けら
れていてもよい。In this embodiment, the fuse Fi
Each global row decoder 2. Although it is provided corresponding to each local row decoder 31.i, it is not limited to this. i, 32. It may be provided corresponding to i.
【００３６】また、この実施の形態では、この発明が分
割ワード線方式の半導体記憶装置に適用された場合につ
いて説明したが、ワード線が分割されていない半導体記
憶装置にも適用可能であることは言うまでもない。In this embodiment, the case where the present invention is applied to the semiconductor memory device of the divided word line type has been described, but it is also applicable to the semiconductor memory device in which the word lines are not divided. Needless to say.
【００３７】［実施の形態２］図５は、この発明の実施
の形態２による半導体記憶装置のチップ構成を示す一部
省略したブロック図である。図５を参照して、この半導
体記憶装置が図１の半導体記憶装置と異なる点は、グロ
ーバル行デコーダ２．ｉがメモリアレイＭＡ１，ＭＡ２
を挟んで信号発生回路１．ｉと反対側のメモリアレイＭ
Ａ２の端部に設けられている点である。[Second Embodiment] FIG. 5 is a partially omitted block diagram showing a chip structure of a semiconductor memory device according to a second embodiment of the present invention. 5, the semiconductor memory device differs from the semiconductor memory device of FIG. 1 in that global row decoder 2. i is the memory array MA1, MA2
Signal generation circuit with a pin in between. Memory array M on the opposite side of i
This is the point provided at the end of A2.
【００３８】グローバルワード線ＧＷＬｉがメモリアレ
イＭＡ１，ＭＡ２のｉ番目のメモリアレイブロックに共
通に設けられ、信号伝達線ＳＬｉがグローバルワード線
ＧＷＬｉと並行に配線される。Global word line GWLi is provided commonly to the i-th memory array block of memory arrays MA1 and MA2, and signal transmission line SLi is wired in parallel with global word line GWLi.
【００３９】この実施の形態でも、実施の形態１と同じ
効果が得られる。 ［実施の形態３］図６は、この発明の実施の形態３によ
る半導体記憶装置のチップ構成を示す一部省略したブロ
ック図である。In this embodiment, the same effect as in the first embodiment can be obtained. [Third Embodiment] FIG. 6 is a partially omitted block diagram showing a chip structure of a semiconductor memory device according to a third embodiment of the present invention.
【００４０】図６を参照して、この半導体記憶装置が図
１の半導体記憶装置と異なる点は、奇数番の信号発生回
路１．１，１．３，…がメモリアレイＭＡ１を挟んでグ
ローバル行デコーダ２．ｉと反対側の周辺回路部分に配
置され、偶数番の信号発生回路１．２，１．４，…がメ
モリアレイＭＡ２を挟んでグローバル行デコーダ２．ｉ
と反対側の周辺回路部分に配置されている点である。Referring to FIG. 6, this semiconductor memory device is different from the semiconductor memory device of FIG. 1 in that odd-numbered signal generating circuits 1.1, 1.3, ... Decoder 2. i, which are arranged in the peripheral circuit portion on the side opposite to the i side, have even-numbered signal generation circuits 1.2, 1.4, ... Global row decoder 2. i
That is, it is arranged in the peripheral circuit portion on the opposite side.
【００４１】奇数番の信号伝達線ＳＬ１，ＳＬ３，…
は、それぞれメモリアレイＭＡ１の奇数番のグローバル
ワード線ＧＷＬＡ１，ＧＷＬＡ３，…と並行に配線さ
れ、その一方端はグローバル行デコーダ２．１，２．
３，…に接続され、その他方端は信号発生回路１．１，
１．３，…に接続される。偶数番の信号伝達線ＳＬ２，
ＳＬ４，…は、それぞれメモリアレイＭＡ２の偶数番の
グローバルワード線ＧＷＬＢ２，ＧＷＬＢ４，…と並行
に配線され、その一方端はグローバル行デコーダ２．
２，２．４，…に接続され、その他方端は信号発生回路
１．２，１．４，…に接続される。他の構成および動作
は図１の半導体記憶装置と同じである。Odd-numbered signal transmission lines SL1, SL3, ...
Are wired in parallel with the odd-numbered global word lines GWLA1, GWLA3, ... Of the memory array MA1, respectively, and one end thereof has global row decoders 2.1, 2.
3, ..., The other end is a signal generating circuit 1.1,
1.3, ... Even-numbered signal transmission lines SL2
SL4, ... Are wired in parallel with even-numbered global word lines GWLB2, GWLB4, ... Of the memory array MA2, and one end thereof has a global row decoder 2.SL4.
2, 2.4, ... And the other ends are connected to the signal generating circuits 1.2, 1.4 ,. Other configurations and operations are the same as those of the semiconductor memory device of FIG.
【００４２】この実施の形態では、ヒューズＦｉはグロ
ーバル行デコーダ２．ｉのパターン内でなくチップ外周
あたりの周辺回路部分に配置されているため、ヒューズ
Ｆｉのパターン設計はメモリセルＭＣのパターンのピッ
チの影響を受けない。さらに実施の形態１とは異なり、
ヒューズＦｉは、チップ外周あたりの周辺回路部分の２
箇所に分割されて配置されているため、１箇所当りのヒ
ューズＦｉの数が少なくなりチップサイズの影響も受け
にくくなる。そのため、プロセスの微細化によるメモリ
セルＭＣの縮小化により、メモリセルＭＣのパターンの
ピッチが縮小化しても、それに合わせてヒューズ周辺の
パターンのピッチを縮小化する必要はない。さらにチッ
プサイズが縮小化しても、それに合わせてヒューズ周辺
のパターンのピッチを縮小化する必要はない。したがっ
て、プロセスの微細化が進むほどヒューズＦｉのパター
ン設計が困難になるという従来の問題が解決し、ヒュー
ズＦｉのパターン設計が容易になる。In this embodiment, the fuse Fi is the global row decoder 2. Since it is arranged not in the pattern i but in the peripheral circuit portion around the chip periphery, the pattern design of the fuse Fi is not affected by the pattern pitch of the memory cells MC. Furthermore, unlike the first embodiment,
The fuse Fi is a peripheral circuit portion 2 around the periphery of the chip.
Since the fuses Fi are divided and arranged at different locations, the number of fuses Fi per location is reduced, and the influence of the chip size is less likely to occur. Therefore, even if the pattern pitch of the memory cell MC is reduced due to the miniaturization of the memory cell MC due to the miniaturization of the process, it is not necessary to reduce the pitch of the pattern around the fuse accordingly. Further, even if the chip size is reduced, it is not necessary to reduce the pitch of the pattern around the fuse accordingly. Therefore, the conventional problem that the pattern design of the fuse Fi becomes more difficult as the process becomes finer is solved, and the pattern design of the fuse Fi becomes easier.
【図１】 この発明の実施の形態１による半導体記憶装
置のチップ構成を示す一部省略したブロック図である。FIG. 1 is a partially omitted block diagram showing a chip configuration of a semiconductor memory device according to a first embodiment of the present invention.
【図２】 図１に示した信号発生回路の構成を示す回路
図である。FIG. 2 is a circuit diagram showing a configuration of a signal generation circuit shown in FIG.
【図３】 図１に示したグローバル行デコーダの構成を
示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a global row decoder shown in FIG.
【図４】 図１に示した半導体記憶装置のアルミ配線パ
ターンを示す図である。4 is a diagram showing an aluminum wiring pattern of the semiconductor memory device shown in FIG.
【図５】 この発明の実施の形態２による半導体記憶装
置のチップ構成を示す一部省略したブロック図である。FIG. 5 is a partially omitted block diagram showing a chip configuration of a semiconductor memory device according to a second embodiment of the present invention.
【図６】 この発明の実施の形態３による半導体記憶装
置のチップ構成を示す一部省略したブロック図である。FIG. 6 is a partially omitted block diagram showing a chip configuration of a semiconductor memory device according to a third embodiment of the present invention.
【図７】 従来の半導体記憶装置のチップ構成を示す一
部省略したブロック図である。FIG. 7 is a partially omitted block diagram showing a chip configuration of a conventional semiconductor memory device.
【図８】 図７に示した行デコーダの構成を示す回路図
である。8 is a circuit diagram showing a configuration of a row decoder shown in FIG.
【図９】 図７に示したローカル行デコーダの構成を示
す回路図である。9 is a circuit diagram showing a configuration of a local row decoder shown in FIG.
【図１０】 図９に示したローカルワード線の構成を示
す図である。10 is a diagram showing a configuration of a local word line shown in FIG.
【図１１】 図７に示した半導体記憶装置のアルミ配線
パターンを示す図である。11 is a diagram showing an aluminum wiring pattern of the semiconductor memory device shown in FIG.
１ 信号発生回路、２，３０ グローバル行デコーダ、
１１ 抵抗素子、１２，２０，４０ ＰチャネルＭＯＳ
トランジスタ、１３，２４，２６，４４〜４６，５５〜
５８ インバータ、２１〜２３，４１〜４３ Ｎチャネ
ルＭＯＳトランジスタ、２５，５１〜５４ ＮＡＮＤゲ
ート、３１，３２ ローカル行デコーダ、Ｆ ヒュー
ズ、ＳＬ 信号伝達線、ＧＷＬ グローバルワード線、
ＬＷＬ ローカルワード線、ＭＣＲ メモリセル行、Ｍ
Ｃ メモリセル。1 signal generation circuit, 2,30 global row decoder,
11 resistance elements, 12, 20, 40 P channel MOS
Transistors, 13, 24, 26, 44-46, 55-
58 inverter, 21-23, 41-43 N-channel MOS transistor, 25, 51-54 NAND gate, 31, 32 local row decoder, F fuse, SL signal transmission line, GWL global word line,
LWL local word line, MCR memory cell row, M
C memory cell.
Claims (4)
有し、それぞれが１または２以上のメモリセル行を含む
複数の行ブロックに分割されたメモリアレイを備え、該
メモリアレイのうちの不良な行ブロックを冗長行ブロッ
クと置換するために前記不良な行ブロックを不能化させ
るように構成された半導体記憶装置であって、 各行ブロックに対応して設けられ、対応の行ブロックを
選択するためのワード線、 各行ブロックに対応して、前記ワード線と並行に設けら
れた信号伝達線、 各行ブロックに対応して設けられ、対応の行ブロックが
不良である場合に切断されるヒューズを含み、該ヒュー
ズが切断されたことに応じて対応の行ブロックを不能化
させるための不能化信号を対応の信号伝達線の一方端に
与える信号発生回路、および各行ブロックに対応して設
けられ、対応の信号伝達線の他方端から前記不能化信号
が与えられたことに応じて対応のワード線を非選択状態
に固定する行デコーダを備える、半導体記憶装置。1. A memory array having a plurality of memory cells arranged in rows and columns, each of which is divided into a plurality of row blocks each including one or more memory cell rows. A semiconductor memory device configured to disable a defective row block in order to replace the defective row block with a redundant row block, the semiconductor memory device being provided corresponding to each row block and selecting the corresponding row block. A word line for each row block, a signal transmission line provided in parallel with each word block, and a fuse provided corresponding to each row block and blown when the corresponding row block is defective. , A signal generation circuit for providing a disabling signal for disabling a corresponding row block to one end of a corresponding signal transmission line in response to the blow of the fuse, and each row block. A semiconductor memory device provided with a row decoder for fixing the corresponding word line to a non-selected state in response to the disabling signal being applied from the other end of the corresponding signal transmission line.
一方端側に設けられ、 前記行デコーダは前記メモリアレイの他方端側に設けら
れている、請求項１に記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the signal generation circuit is provided on one end side of the memory array, and the row decoder is provided on the other end side of the memory array.
メモリセル列を含む複数の列ブロックに分割され、 前記信号発生回路は前記メモリアレイの一方端側に設け
られ、 前記行デコーダは前記列ブロックの間の任意の箇所に設
けられている、請求項１に記載の半導体記憶装置。3. The memory array is divided into a plurality of column blocks each including a plurality of memory cell columns, the signal generating circuit is provided on one end side of the memory array, and the row decoder is the column block. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is provided at an arbitrary position between.
メモリセル列を含む複数の列ブロックに分割され、 複数の前記信号発生回路は前記メモリアレイの一方端側
および他方端側に分散して設けられ、 前記行デコーダは前記列ブロックの間の任意の箇所に設
けられている、請求項１に記載の半導体記憶装置。4. The memory array is divided into a plurality of column blocks each including a plurality of memory cell columns, and the plurality of signal generating circuits are provided dispersedly on one end side and the other end side of the memory array. 2. The semiconductor memory device according to claim 1, wherein the row decoder is provided at an arbitrary position between the column blocks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8023650A JPH09213098A (en) | 1996-02-09 | 1996-02-09 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8023650A JPH09213098A (en) | 1996-02-09 | 1996-02-09 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213098A true JPH09213098A (en) | 1997-08-15 |
Family
ID=12116418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8023650A Withdrawn JPH09213098A (en) | 1996-02-09 | 1996-02-09 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213098A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6771555B2 (en) * | 2001-12-08 | 2004-08-03 | Hynix Semiconductor, Inc. | Row access information transfer device using internal wiring of a memory cell array |
| KR100744103B1 (en) * | 1997-12-30 | 2007-12-20 | 주식회사 하이닉스반도체 | Low Decoder for Flash Memory Devices |
-
1996
- 1996-02-09 JP JP8023650A patent/JPH09213098A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744103B1 (en) * | 1997-12-30 | 2007-12-20 | 주식회사 하이닉스반도체 | Low Decoder for Flash Memory Devices |
| US6771555B2 (en) * | 2001-12-08 | 2004-08-03 | Hynix Semiconductor, Inc. | Row access information transfer device using internal wiring of a memory cell array |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4837747A (en) | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block | |
| US6310806B1 (en) | Semiconductor memory device with redundant circuit | |
| KR890003691B1 (en) | Cmos column address redundaney | |
| EP0029322B1 (en) | Semiconductor memory device with redundancy | |
| KR100192574B1 (en) | Column redundancy circuit of semiconductor memory device using decoded fuse | |
| KR0158484B1 (en) | Row redundancy for nonvolatile semiconductor memory | |
| EP0477809A2 (en) | High speed redundant rows and columns for semiconductor memories | |
| JP2632076B2 (en) | Semiconductor storage device | |
| US4648075A (en) | Redundancy circuit for a semiconductor memory device | |
| KR100200891B1 (en) | Semiconductor memory device | |
| JPS63220500A (en) | Redundancy circuit for semiconductor memory device | |
| US4975881A (en) | Semiconductor memory device provided with an improved redundant decoder | |
| KR100299888B1 (en) | A semiconductor device with increased replacement efficiency by redundant memory cell arrays | |
| EP0121394A2 (en) | Static semiconductor memory device incorporating redundancy memory cells | |
| US5394368A (en) | Semiconductor memory device | |
| US4987560A (en) | Semiconductor memory device | |
| US6901016B2 (en) | Semiconductor memory device and electronic instrument using the same | |
| US5327381A (en) | Redundancy selection apparatus and method for an array | |
| EP0329182B1 (en) | Decoder buffer circuit incorporated in semiconductor memory device | |
| JP2001101893A (en) | Static type semiconductor memory | |
| US20030026147A1 (en) | Fuse box including make-link and redundant address decoder having the same, and method for repairing defective memory cell | |
| KR100247920B1 (en) | Row redundancy &repair scheme in semiconductor device | |
| JPH09213098A (en) | Semiconductor memory | |
| US6249466B1 (en) | Row redundancy scheme | |
| KR0166496B1 (en) | Redundancy apparatus of semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |