JPH09212133A - Horizontal scanning circuit and liquid crystal display device - Google Patents
Horizontal scanning circuit and liquid crystal display deviceInfo
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- JPH09212133A JPH09212133A JP8013541A JP1354196A JPH09212133A JP H09212133 A JPH09212133 A JP H09212133A JP 8013541 A JP8013541 A JP 8013541A JP 1354196 A JP1354196 A JP 1354196A JP H09212133 A JPH09212133 A JP H09212133A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マトリクス型液晶
表示装置の信号線に映像信号を選択的に供給するための
水平走査回路及びそのような水平走査回路を備えた液晶
表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a horizontal scanning circuit for selectively supplying a video signal to a signal line of a matrix type liquid crystal display device and a liquid crystal display device including such a horizontal scanning circuit.
【０００２】[0002]
【従来の技術】アクティブマトリクス型液晶表示装置
は、液晶表示パネル内にスイッチングトランジスタを組
み込むことにより、デューティ比の小さい即ち多ライン
の液晶表示装置であっても、高コントラスト比、高画質
を実現できる。又、水平走査回路及び垂直走査回路を液
晶表示装置と同一の基板上に内蔵したドライバー内蔵型
アクティブマトリクス液晶表示装置（以下ドライバー内
蔵液晶表示装置と略す。）は、高画質でありながら極め
てコンパクトな構成であり、コンピュータ対応プロジェ
クタ用ライトバルブとして実用化されている。2. Description of the Related Art An active matrix liquid crystal display device can realize a high contrast ratio and a high image quality by incorporating a switching transistor in a liquid crystal display panel even if the liquid crystal display device has a small duty ratio, that is, a multi-line liquid crystal display device. . In addition, an active matrix liquid crystal display device with a built-in driver (hereinafter abbreviated as a liquid crystal display device with a built-in driver) in which a horizontal scanning circuit and a vertical scanning circuit are built in on the same substrate as the liquid crystal display device is extremely compact despite its high image quality. It has a configuration and is put to practical use as a light valve for a computer-compatible projector.
【０００３】図６は、ドライバー内蔵液晶表示装置の等
価回路図である。図において１は映像信号が供給される
入力端子で、この入力端子１からの信号がそれぞれ例え
ばＮチャンネルＴＦＴからなる信号線選択スイッチ
Ｓ1、Ｓ2、・・・、Ｓｍを通じて垂直（Ｙ軸）方向の信
号線Ｘ1、Ｘ2、・・・、Ｘｍに供給される。なおｍは水
平（Ｘ軸）方向の画素数に相当する数である。さらにｍ
段の水平走査回路２が設けられ、この水平走査回路２に
水平方向のシフトクロックＣＬＸ及びシフトデータＤＸ
が供給され、この水平走査回路２の各出力端子からの信
号線選択スイッチ駆動パルスＳＸ1、ＳＸ2、・・・、Ｓ
Ｘｍが前記信号線選択スイッチＳ1、Ｓ2、・・・、Ｓｍ
の各制御端子に供給される。また前記信号線Ｘ1、Ｘ2、
・・・、ＸｍにそれぞれＴＦＴからなるスイッチング素
子Ｔ11、Ｔ21、・・・、Ｔｍ1、Ｔ12、Ｔ22、・・・、
Ｔｎ2、・・・、Ｔｎｍの一端が接続される。なおｎは
水平走査線数に相当する数である。このスイッチング素
子Ｔ11、・・・、Ｔｎｍの他端がそれぞれ液晶セル
Ｃ11、・・・、Ｃｎｍを介して対向電極３に共通接続さ
れる。FIG. 6 is an equivalent circuit diagram of a liquid crystal display device with a built-in driver. In the figure, reference numeral 1 denotes an input terminal to which a video signal is supplied, and a signal from the input terminal 1 is vertically (Y axis) through signal line selection switches S 1 , S 2 , ... Direction signal lines X 1 , X 2 , ..., Xm. Note that m is a number corresponding to the number of pixels in the horizontal (X-axis) direction. Further m
The horizontal scanning circuit 2 is provided in stages, and the horizontal scanning circuit 2 has a horizontal shift clock CLX and shift data DX.
Is supplied, and signal line selection switch drive pulses SX 1 , SX 2 , ..., S from each output terminal of the horizontal scanning circuit 2 are supplied.
Xm is the signal line selection switch S 1 , S 2 , ..., Sm
Is supplied to each control terminal of. Also, the signal lines X 1 , X 2 ,
..., the switching element T 11, T 21 consisting respectively Xm TFT, ···, Tm 1, T 12, T 22, ···,
One end of Tn 2 , ..., Tnm is connected. Note that n is a number corresponding to the number of horizontal scanning lines. The other ends of the switching elements T 11 , ..., Tnm are commonly connected to the counter electrode 3 via the liquid crystal cells C 11 ,.
【０００４】さらにｎ段の垂直走査回路４が設けられ、
この垂直走査回路４に垂直方向のシフトクロックＣＬＹ
及びシフトデータＤＹが供給され、各出力端子から順次
出力されるゲート駆動パルスＳＹ1、ＳＹ2、・・・、Ｓ
Ｙｎがスイッチング素子のＸ軸方向の各列（Ｔ11、・・
・、Ｔ1ｍ）、（Ｔ21、・・・、Ｔ2ｍ）、・・・、（Ｔ
ｎ1、・・・、Ｔｎｍ）ごとの制御端子にそれぞれ供給
される。Further, an n-stage vertical scanning circuit 4 is provided,
A vertical shift clock CLY is applied to the vertical scanning circuit 4.
, And shift data DY are supplied, and the gate drive pulses SY 1 , SY 2 , ..., S are sequentially output from each output terminal.
Yn is each row of switching elements in the X-axis direction (T 11 , ...
., T 1 m), (T 21 , ..., T 2 m), ..., (T
n 1, · · ·, it is supplied to the control terminal of each Tnm).
【０００５】結果前記記入端子１からの映像信号が液晶
セルＣ11、・・・、Ｃｎｍに選択的に印加され画素表示
が得られる。As a result, the video signal from the writing terminal 1 is selectively applied to the liquid crystal cells C 11 , ..., Cnm to obtain a pixel display.
【０００６】図７は従来の水平走査回路の等価回路図で
ある。図において５はシフトレジスタであり、主として
クロックドインバータ回路ＣI1、ＣＩ2、・・・、ＣＩ
ｍ+1及びＣＩＦ1、ＣＩＦ2、・・・、ＣＩＦｍ+1とイン
バータ回路Ｉ1、Ｉ2、・・・、Ｉｍ+1より構成される。
このシフトレジスタ５は前記水平方向のシフトクロック
ＣＬＸ及びその反転クロックＣＬＸに従って前記シフト
データＤＸを転送する。転送されたデータは隣り合う二
出力を入力とするＮＡＮＤ回路（ＮＡＮＤ1、ＮＡＮ
Ｄ2、・・・、ＮＡＮＤｍ）及びインバータ回路ＩＮ
Ｖ1、ＩＮＶ2、・・・、ＩＮＶｍを経て前記信号線選択
スイッチ駆動パルスＳＸ1、ＳＸ2、・・・、ＳＸｍとし
て出力される。FIG. 7 is an equivalent circuit diagram of a conventional horizontal scanning circuit. In the figure, reference numeral 5 is a shift register, which is mainly a clocked inverter circuit C I1 , CI 2 , ..., CI.
m + 1 and CIF 1 , CIF 2 , ..., CIFm +1 and inverter circuits I 1 , I 2 , ..., Im +1 .
The shift register 5 transfers the shift data DX according to the horizontal shift clock CLX and its inverted clock CLX. The transferred data has a NAND circuit (NAND 1 , NAN) that receives two adjacent outputs.
D 2 , ..., NAND m) and the inverter circuit IN
V 1, INV 2, ···, the signal line selection switch driving pulses via INVm SX 1, SX 2, ··· , is output as SXm.
【０００７】図８は、図７従来の水平走査回路の動作タ
イミング図である。図においてＩ1、Ｉ2、ＩＮＶ1、Ｉ
ＮＶ2はそれぞれ前記インバータ回路Ｉ1、Ｉ2、ＩＮ
Ｖ1、ＩＮＶ2の出力を示す。映像信号は前記入力端子１
への入力映像信号であり、コンピュータ等のビデオ信号
をサンプリングクロックＳＣＬＫでサンプリングし、ホ
ールド回路、バッファ回路を経て出力されたものであ
る。FIG. 8 is an operation timing chart of the conventional horizontal scanning circuit of FIG. In the figure, I 1 , I 2 , INV 1 , I
NV 2 is the inverter circuit I 1 , I 2 , IN
The outputs of V 1 and INV 2 are shown. Video signal is input terminal 1
Is a video signal input to the computer, is a video signal of a computer or the like, is sampled by a sampling clock SCLK, and is output through a hold circuit and a buffer circuit.
【０００８】[0008]
【発明が解決しようとする課題】しかし従来の技術にお
いては、映像信号が変化している時間が、対応する前記
信号線の後又は、前の信号線の選択期間に含まれる為、
結果前記液晶表示装置の表示画面にゴーストが発生して
いた。図８においては、前記映像信号が変化している時
間が、対応する前記信号線の後（次）の信号線の選択期
間に含まれる為、表示画面における前記映像信号のシフ
ト方向が左から右とすれば、画像の右にゴーストが生じ
ることになる。However, in the prior art, since the time during which the video signal is changing is included in the selection period of the signal line after or before the corresponding signal line,
As a result, a ghost was generated on the display screen of the liquid crystal display device. In FIG. 8, since the time during which the video signal is changing is included in the selection period of the signal line after (or next to) the corresponding signal line, the shift direction of the video signal on the display screen is from left to right. If so, a ghost will appear on the right side of the image.
【０００９】[0009]
【課題を解決するための手段】本発明は上述した従来技
術における問題点を解決するためになされたものであ
り、請求項１に記載の発明によれば、マトリクス表示装
置の信号線選択スイッチ駆動パルスを順次発生する水平
走査回路において、前記信号線選択スイッチ駆動パルス
の開始タイミングを規定する信号を入力し且つこの信号
を遅延させた信号を出力する遅延回路と、前記遅延させ
た信号の開始タイミングで前記信号線選択スイッチ駆動
パルスを開始する制御回路とを具備している。The present invention has been made to solve the above-mentioned problems in the prior art. According to the invention of claim 1, the signal line selection switch drive of the matrix display device is driven. In a horizontal scanning circuit that sequentially generates pulses, a delay circuit that inputs a signal that defines the start timing of the signal line selection switch drive pulse and outputs a signal that is a delay of this signal, and the start timing of the delayed signal And a control circuit for starting the signal line selection switch drive pulse.
【００１０】請求項１記載の発明では、前記遅延回路と
制御回路により、前記信号線選択スイッチ駆動パルスの
出力される期間が不連続になり、この信号線選択スイッ
チ駆動パルスが出力されない期間内に上述の映像信号が
変化している時間を納めることにより表示画面上のゴー
ストの発生を防ぐことができる。According to the first aspect of the present invention, the delay circuit and the control circuit make the signal line selection switch drive pulse output period discontinuous, and within the period in which the signal line selection switch drive pulse is not output. It is possible to prevent the occurrence of a ghost on the display screen by including the time during which the above-mentioned video signal is changing.
【００１１】また、請求項２に記載の発明によれば、該
水平走査回路において、前段の前記信号線選択スイッチ
駆動パルスを遅延させたパルスを入力し且つ前記遅延さ
せたパルスの終了タイミングで当該段の前記信号線選択
スイッチ駆動パルスを開始する制御回路を具備してい
る。According to a second aspect of the present invention, in the horizontal scanning circuit, a pulse obtained by delaying the signal line selection switch drive pulse at the preceding stage is input, and at the end timing of the delayed pulse. A control circuit for starting the drive pulse for the signal line selection switch of the stage is provided.
【００１２】請求項２に記載の発明は請求項１記載の発
明と同様の原理により表示画面上のゴーストの発生を防
ぐための他の回路構成を示している。The invention described in claim 2 shows another circuit configuration for preventing the generation of a ghost on the display screen based on the same principle as that of the invention described in claim 1.
【００１３】また、請求項３に記載の発明によれば、制
御端子の設定により正逆いずれかの走査方向に切り換え
可能な該水平走査回路において、前記水平走査回路中の
シフトレジスタのＮ段目の出力である第１の信号を入力
し且つこの第１の信号を遅延させた第２の信号を出力す
る第１の遅延回路と、前記第１の信号と前記第２の信号
を入力し且つ前記第２の信号の開始タイミングで開始し
前記第１の信号の終了タイミングで終了する第３の信号
を出力する第１の制御回路と、前記第１の信号から前記
シフトレジスタのシフトクロック半周期分遅延した第４
の信号を入力し且つこの第４の信号を遅延させた第５の
信号を出力する第２の遅延回路と、前記第４の信号と前
記第５の信号を入力し且つ前記第５の信号の開始タイミ
ングで開始し前記第４の信号の終了タイミングで終了す
る第６の信号を出力する第２の制御回路と、前記第３の
信号と前記第６の信号を入力し且つ第６の信号の開始タ
イミングで開始し前記第３の信号の終了タイミングで終
了する該信号線選択スイッチ駆動パネルを出力する第３
の制御回路を具備している。According to the third aspect of the invention, in the horizontal scanning circuit which can be switched to either the forward or reverse scanning direction by setting the control terminal, the Nth stage of the shift register in the horizontal scanning circuit. A first delay circuit for inputting a first signal which is the output of the first signal and outputting a second signal obtained by delaying the first signal, and for inputting the first signal and the second signal and A first control circuit that outputs a third signal that starts at the start timing of the second signal and ends at the end timing of the first signal; and a shift clock half cycle of the shift register from the first signal 4th delayed
A second delay circuit for receiving the signal of No. 4 and for delaying the fourth signal, and outputting a fifth signal, and for inputting the fourth signal and the fifth signal and of the fifth signal A second control circuit that outputs a sixth signal that starts at a start timing and ends at an end timing of the fourth signal; and inputs the third signal and the sixth signal and outputs the sixth signal. A third output of the signal line selection switch drive panel, which starts at the start timing and ends at the end timing of the third signal
Control circuit.
【００１４】請求項３記載の発明は、制御端子の設定に
より正逆いずれの方向にも走査可能な前記水平走査回路
において、上述の回路群を備えることにより、正逆いず
れの方向の走査時であっても前記信号線選択スイッチ駆
動パルスの開始タイミングのみを遅延させることができ
る。これにより前記信号線選択スイッチ駆動パルスが出
力される期間を不連続にでき、表示画面上のゴーストの
発生を防ぐことができる。According to a third aspect of the present invention, in the horizontal scanning circuit capable of scanning in either forward or reverse directions by setting a control terminal, by providing the above-mentioned circuit group, it is possible to perform scanning in either forward or reverse directions. Even if there is, only the start timing of the signal line selection switch drive pulse can be delayed. This makes it possible to discontinue the period in which the signal line selection switch drive pulse is output, and prevent the occurrence of ghosts on the display screen.
【００１５】また、請求項４に記載の発明によれば、該
遅延回路は１段以上のインバータ回路により構成され
る。According to the invention described in claim 4, the delay circuit is composed of one or more stages of inverter circuits.
【００１６】また、請求項５に記載の発明によれば、該
遅延回路は、１つ以上の抵抗素子と１つ以上の容量素子
とにより構成される。According to the invention of claim 5, the delay circuit is composed of one or more resistance elements and one or more capacitance elements.
【００１７】また、請求項６に記載の発明によれば、該
遅延回路は１段以上のインバータ回路と、１つ以上の抵
抗素子と、１つ以上の容量素子とにより構成される。According to the invention described in claim 6, the delay circuit comprises one or more stages of inverter circuits, one or more resistance elements, and one or more capacitance elements.
【００１８】請求項４、５及び６記載の発明では、比較
的簡単で小規模な回路素子により前記遅延回路を構成し
前記信号線選択スイッチ駆動パネルが出力される期間を
不連続にでき、表示画面上のゴーストの発生を防ぐこと
ができる。In the inventions according to claims 4, 5, and 6, the delay circuit is constituted by relatively simple and small-scale circuit elements, and the period during which the signal line selection switch drive panel is output can be discontinuous, and the display can be performed. It is possible to prevent the occurrence of ghosts on the screen.
【００１９】また、請求項７に記載の発明によれば、該
マトリクス表示装置はアクティブマトリクス型液晶表示
装置であり、該信号線選択スイッチ、該水平走査回路、
該遅延回路、該制御回路は前記アクティブマトリクス型
液晶表示装置の一方の透明基板上に形成されている。According to the invention of claim 7, the matrix display device is an active matrix type liquid crystal display device, and the signal line selection switch, the horizontal scanning circuit,
The delay circuit and the control circuit are formed on one transparent substrate of the active matrix type liquid crystal display device.
【００２０】請求項７記載の発明では、請求項１から６
に記載の発明をアクティブマトリクス型液晶表示装置の
一方の透明基板上に構成することにより、容易にコスト
アップ無く実現し、ゴーストの発生を防ぎ画質を向上さ
せることが可能である。According to the invention of claim 7, claims 1 to 6
By configuring the invention described in (1) above on one transparent substrate of the active matrix type liquid crystal display device, it is possible to easily realize the invention without increasing the cost, prevent the occurrence of ghost, and improve the image quality.
【００２１】請求項８に記載の液晶表示装置は、上記の
ような水平走査回路を備えたことを特徴とするから、ゴ
ーストのない鮮明な映像を実現することができる。Since the liquid crystal display device according to the eighth aspect is provided with the horizontal scanning circuit as described above, a clear image without ghost can be realized.
【００２２】[0022]
【発明の実施の形態】以下、本発明を図に基づいて説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００２３】〔実施例１〕図１は請求項１記載の発明に
かかわる水平走査回路の一例を示す等価回路図である。[Embodiment 1] FIG. 1 is an equivalent circuit diagram showing an example of a horizontal scanning circuit according to the present invention.
【００２４】まず構成を発明する。シフトレジスタ５は
クロックドインバータ回路ＣＩ1、ＣＩ2、・・・、ＣＩ
ｍ+1（ｍは水平方向の画素数）とＣＩＦ1、ＣＩＦ2、・
・・、ＣＩＦｍ+1及びインバータ回路Ｉ1、Ｉ2、・・
・、Ｉｍ+1により構成される。このシフトレジスタ５は
水平方向のシフトクロックＣＬＸ及びその反転クロック
ＣＬＸに従ってシフトデータＤＸを転送する。転送され
たデータは前記シフトレジスタ５の隣り合う二出力を入
力とする制御回路であるＮＡＮＤ回路（ＮＡＮＤ1、Ｎ
ＡＮＤ2、・・・、ＮＡＮＤｍ）及びインバータ回路Ｉ
ＮＶＡ1、ＩＮＶ2、・・・、ＩＮＶｍを経て前記信号線
選択スイッチ駆動パルスＳＸ1、ＳＸ2、・・・、ＳＸｍ
として出力される。ここで前記シフトレジスタ５の隣り
合う二出力のうち後段の出力と前記制御回路であるＮＡ
ＮＤ回路の入力との間には、Ｄｅｌａｙで示された遅延
回路６が挿入されており、この遅延回路６が前記後段の
出力を遅延させる為、前記制御回路であるＮＡＮＤ回路
の出力及び信号線選択スイッチ駆動パルスの開始タイミ
ングを遅らせる。First, the structure will be invented. The shift register 5 includes clocked inverter circuits CI 1 , CI 2 , ..., CI.
m +1 (m is the number of pixels in the horizontal direction) and CIF 1 , CIF 2 , ...
.., CIFm +1 and inverter circuits I 1 , I 2 , ...
, Im +1 . The shift register 5 transfers the shift data DX according to the horizontal shift clock CLX and its inverted clock CLX. The transferred data is a NAND circuit (NAND 1 , N 1) which is a control circuit having two adjacent outputs of the shift register 5 as inputs.
AND 2 , ..., NAND m) and the inverter circuit I
NVA 1, INV 2, ···, the signal line selection switch driving pulses via INVm SX 1, SX 2, ··· , SXm
Is output as Here, of the two adjacent outputs of the shift register 5, the output of the latter stage and the NA which is the control circuit
A delay circuit 6 indicated by Delay is inserted between the input of the ND circuit and the output of the NAND circuit, which is the control circuit, and the signal line because the delay circuit 6 delays the output of the latter stage. The start timing of the selection switch drive pulse is delayed.
【００２５】図２はこの関係を説明する図１に示す水平
走査回路の動作を説明するタイミング図である。図にお
いてＩ1、Ｉ2、ＩＮＶ1、ＩＮＶ2はそれぞれ前記インバ
ータ回路Ｉ1、Ｉ2、ＩＮＶ1、ＩＮＶ2の出力を示す。映
像信号は前記入力端子１への入力映像信号であり、コン
ピュータ等のビデオ信号をサンプリングクロックＳＣＬ
Ｋでサンプリングし、ホールド回路、バッファ回路を経
て出力されたものである。図でわかるとおり、ＩＮＶ1
及びＩＮＶ2の出力開始タイミング即ち前記信号線選択
スイッチ駆動パルスＳＸ1及びＳＸ2の出力開始タイミン
グが遅延しており、ＩＮＶ1とＩＮＶ2（ＳＸ1とＳＸ2）
の出力期間の間に休止期間が生じる。この休止期間を前
記映像信号が変化している時間に充てることにより、表
示装置の信号線に不要な信号が印加されることを防止
し、結果ゴーストのない鮮明な映像を得ることができ
る。尚本実施例における前記遅延回路６は、・偶数段の
インバータ回路を直列に接続した回路、・前記後段の出
力と前記制御回路であるＮＡＮＤ回路の入力との間に抵
抗素子を挿入し、この制御回路であるＮＡＮＤ回路の入
力と抵抗素子との間に容量素子の一端を接続し他端を接
地した回路、・前述の回路を組み合わせた回路等で構成
することができる。FIG. 2 is a timing chart for explaining the operation of the horizontal scanning circuit shown in FIG. 1 for explaining this relationship. In the figure, I 1 , I 2 , INV 1 and INV 2 represent the outputs of the inverter circuits I 1 , I 2 , INV 1 and INV 2 , respectively. The video signal is an input video signal to the input terminal 1, and a video signal of a computer or the like is converted into a sampling clock SCL.
It is sampled at K and output through a hold circuit and a buffer circuit. As you can see in the figure, INV 1
And the output start timing of INV 2, that is, the output start timing of the signal line selection switch drive pulses SX 1 and SX 2 is delayed, and INV 1 and INV 2 (SX 1 and SX 2 )
An idle period occurs during the output period of the. By allocating the rest period to the time when the video signal is changing, it is possible to prevent an unnecessary signal from being applied to the signal line of the display device, and as a result, a clear image without ghost can be obtained. The delay circuit 6 in this embodiment is a circuit in which even-numbered stages of inverter circuits are connected in series, and a resistance element is inserted between the output of the latter stage and the input of the NAND circuit which is the control circuit. A circuit in which one end of the capacitive element is connected between the input of the NAND circuit which is the control circuit and the resistive element and the other end is grounded, and a circuit in which the above circuits are combined can be used.
【００２６】また、アクティブマトリクス型液晶表示装
置の一方の透明基板上に本発明を構成する回路素子を形
成することにより、容易にコストアップ無く、ゴースト
の発生しない高画質の表示装置を実現することができ
る。Further, by forming the circuit element constituting the present invention on one transparent substrate of the active matrix type liquid crystal display device, it is possible to easily realize a high quality display device which does not cause cost increase and does not cause ghost. You can
【００２７】〔実施例２〕図３は請求項２記載の発明に
かかわる水平走査回路の一例を示す等価回路図である。[Second Embodiment] FIG. 3 is an equivalent circuit diagram showing an example of a horizontal scanning circuit according to the second aspect of the present invention.
【００２８】構成を説明する。図の水平走査回路２の各
段からは、オン期間が前記シフトクロックＣＬＸ（図示
せず）の半周期であり、位相が前記シフトクロックＣＬ
Ｘの半周期づつずれた信号が連続して出力されている。
この各段の出力のうち隣り合う二出力を入力とする、一
方が負能動である制御回路（ＮＡＮＤ1、ＮＡＮＤ2、・
・・、ＮＡＮＤｍ）及びインバータ回路ＩＮＶ1、ＩＮ
Ｖ2、・・・、ＩＮＶｍを経て前記信号線選択スイッチ
駆動パネルＳＸ1、ＳＸ2、・・・、ＳＸｍとして出力さ
れる。ここで前記水平走査回路２の隣り合う二出力のう
ち前段の出力と前記制御回路の負能動の入力端子との間
にはＤｅｌａｙで示された遅延回路６が挿入されてお
り、この遅延回路６が前記前段の出力を遅延させる為、
前記制御回路の出力及び前記信号線選択スイッチ駆動パ
ルスの開始タイミングが遅れる。The configuration will be described. From each stage of the horizontal scanning circuit 2 in the figure, the ON period is a half cycle of the shift clock CLX (not shown), and the phase is the shift clock CL.
Signals shifted by half a cycle of X are continuously output.
Of the outputs of each stage, two adjacent outputs are input, and one is a negative active control circuit (NAND 1 , NAND 2 ,.
.., NANDm) and inverter circuits INV 1 , IN
V 2, ···, the signal line selection via INVm switch driving panel SX 1, SX 2, ···, is output as SXm. A delay circuit 6 indicated by Delay is inserted between the output of the preceding stage of the two adjacent outputs of the horizontal scanning circuit 2 and the negative active input terminal of the control circuit. Delays the output of the previous stage,
The output of the control circuit and the start timing of the signal line selection switch drive pulse are delayed.
【００２９】これにより隣り合う前記信号線選択スイッ
チ駆動パルスの間に休止期間が生じ、実施例１と同様に
この休止期間を前期映像信号が変化している時間に充て
ることにより、表示装置の信号線に不要な信号が印加さ
れることを防止し、結果ゴーストのない鮮明な映像を得
ることができる。As a result, a quiescent period is generated between the adjacent signal line selection switch driving pulses, and the quiescent period is allocated to the time when the video signal is changing in the previous period, as in the first embodiment. It is possible to prevent unnecessary signals from being applied to the lines, and as a result, a clear image without ghost can be obtained.
【００３０】〔実施例３〕図４は請求項３記載の発明に
かかわる水平走査回路の一例を示す等価回路図である。[Third Embodiment] FIG. 4 is an equivalent circuit diagram showing an example of a horizontal scanning circuit according to the third aspect of the present invention.
【００３１】先ず構成を説明する。本図におけるシフト
レジスタ５は制御端子Φ、Φの設定によりそのシフト方
向が正逆に切り換え可能な構成となっている。First, the configuration will be described. The shift register 5 in the figure has a configuration in which the shift direction can be switched between forward and reverse by setting the control terminals Φ and Φ.
【００３２】Φが能動でΦが非能動の時。ＣＩΦ1、Ｃ
ＩΦ2、・・・、ＣＩΦｎ、・・・、ＣＩΦｍ+2は導通
状態となり、ＣＩΦ1、・・・、ＣＩΦ2、・・・、ＣＩ
Φｎ、・・・、ＣＩΦｍ+2は非導通状態となる。前記シ
フトレジスタＤＸ（図示せず）は前記シフトレジスタ５
中を左から右にシフトする。これを正方向走査とする。
図において、クロックドインバータ回路ＣＩΦｎの出力
は、この出力自体とこの出力を遅延させる直列に接続さ
れた二段のインバータ回路よりなる遅延回路６を経た出
力とを入力とする第１の制御回路であるＮＤｎ-1により
その開始タイミングを遅延させられた反転出力となる。
前記クロックドインバータ回路ＣＩΦｎの出力からＣＬ
Ｘ半周期分遅れたＣＩΦｎ+1の出力は、この出力自体
と、遅延回路を経た出力とを入力とする第２の制御回路
であるＮＤｎによりその開始タイミングを遅延させられ
た反転出力となる。この第１の制御回路ＮＤｎ-1の出力
と第２の制御回路ＮＤｎの出力は第３の制御回路ＮＯＲ
ｎ-1に入力され、結果前記第２の制御回路ＮＤｎの開始
タイミングで開始し、前記第１の制御回路ＮＤｎ-1の終
了タイミングで終了する信号線選択スイッチ駆動パルス
ＳＸｎ-1が出力される。When Φ is active and Φ is inactive. CIΦ 1 , C
IΦ 2 , ..., CIΦn, ..., CIΦm +2 become conductive, and CIΦ 1 , ..., CIΦ 2 , ..., CI
.PHI.n, ..., CI.PHI.m + 2 are non-conductive. The shift register DX (not shown) is the shift register 5
Shift inside from left to right. This is forward scanning.
In the figure, the output of the clocked inverter circuit CIΦn is a first control circuit which receives the output itself and the output through a delay circuit 6 consisting of two stages of inverter circuits connected in series for delaying the output. It becomes an inverted output whose start timing is delayed by a certain NDn- 1 .
CL from the output of the clocked inverter circuit CIΦn
The output of CIΦn +1 delayed by X half cycles becomes an inverted output whose start timing is delayed by NDn which is a second control circuit which receives the output itself and the output that has passed through the delay circuit. The output of the first control circuit NDn −1 and the output of the second control circuit NDn are the third control circuit NOR.
is input to the n -1, starts at the start timing of the results the second control circuit NDn, the signal line selection switch driving pulse SXn -1 ending at the end timing of the first control circuit NDn -1 is output .
【００３３】図５は図４に示す水平走査回路の動作を説
明する為のタイミング図である。図においてＮＯＲｎ-1
は図４の制御回路ＮＯＲｎ-1の出力であり前記信号線選
択スイッチ駆動パルスＳＸｎ-1である。同様にＮＯＲｎ
は制御回路ＮＯＲｎの出力であり前記信号線選択スイッ
チ駆動パルスＳＸｎである。ＮＯＲｎ-1はＮＤｎの開始
タイミングで開始し、ＮＤｎ-1の終了タイミングで終了
する。また、ＮＯＲｎはＮＤｎ+1の開始タイミングで開
始しＮＤｎの終了タイミングで終了する。結果ＮＯＲｎ
-1とＮＯＲｎの間、即ちＳＸｎ-1とＳＸｎの間には休止
期間が生じ、この休止期間を映像信号が変化している時
間に充てることにより、表示装置の信号線に不要な信号
が印加されることを防止し、ゴーストのない鮮明な映像
を得ることができる。FIG. 5 is a timing chart for explaining the operation of the horizontal scanning circuit shown in FIG. In the figure NORn -1
Is the output of the control circuit NORn -1 of FIG. 4 and is the signal line selection switch drive pulse SXn -1 . Similarly, NORn
Is the output of the control circuit NORn and is the signal line selection switch drive pulse SXn. NORn -1 starts at the start timing of NDn and ends at the end timing of NDn -1 . NORn starts at the start timing of NDn + 1 and ends at the end timing of NDn. Result NORn
-1 and NORn, that is, between SXn -1 and SXn, an idle period occurs, and by allocating this idle period to the time when the video signal is changing, an unnecessary signal is applied to the signal line of the display device. It is possible to obtain a clear image without a ghost.
【００３４】次にΦが能動Φが非能動の時。ＣＩΦ1、
ＣＩΦ2、・・・、ＣＩΦｎ、・・・、ＣＩΦｍ+2が導
通状態となり、ＣＩΦ1、ＣＩΦ2、・・・、ＣＩΦｎ、
・・・、ＣＩΦｍ+2は非導通状態となる。前記シフトデ
ータＤＸは前記シフトレジスタ５中を右から左にシフト
する。これを逆方向走査とする。この場合にはＣＩΦｎ
+1が前段でありＣＩΦｎがＣＬＸ半周期分遅れた後段で
ある。逆方向走査時も前述の正方向走査時と同様な回路
の動作により、ＮＯＲｎとＮＯＲｎ-1との間、即ち連続
する前記信号線選択スイッチ駆動パルスの間に休止期間
を設けることができ、信号線への不要な信号の印加を防
ぎ、ゴーストの発生しない高画質映像を得ることができ
る。Next, when Φ is active and Φ is inactive. CIΦ 1 ,
CIΦ 2 , ..., CIΦn, ..., CIΦm + 2 are in a conductive state, and CIΦ 1 , CIΦ 2 , ..., CIΦn,
..., CIΦm +2 becomes non-conductive. The shift data DX shifts in the shift register 5 from right to left. This is called reverse scanning. In this case CIΦn
+1 is the former stage, and CIΦn is the latter stage delayed by a CLX half cycle. Also during reverse scanning, a pause period can be provided between NORn and NORn −1, that is, between the consecutive signal line selection switch drive pulses, by the same circuit operation as during forward scanning described above. It is possible to prevent unnecessary signals from being applied to the lines and obtain high-quality images without ghosts.
【００３５】[0035]
【発明の効果】以上説明してきたように、本発明の水平
走査回路は、マトリクス表示装置の信号線選択スイッチ
駆動パルスを順次発生する水平走査回路であって、隣り
合う前記信号線選択スイッチ駆動パルスの間に休止期間
が生じる様に、遅延回路及び制御回路を付設したもので
ある。As described above, the horizontal scanning circuit of the present invention is a horizontal scanning circuit for sequentially generating the signal line selection switch drive pulses of the matrix display device, and the adjacent signal line selection switch drive pulses. A delay circuit and a control circuit are additionally provided so that a pause period is generated between them.
【００３６】この休止期間をサンプリングクロックによ
りサンプリングホールドされた映像信号が変化している
時間に充てることにより、表示装置の信号線に不要な信
号が印可されることを防止し、結果ゴーストのない鮮明
な映像を実現できる。By allocating this pause period to the time when the video signal sampled and held by the sampling clock is changing, it is possible to prevent unnecessary signals from being applied to the signal line of the display device, and as a result, there is no ghost and clear image. You can achieve a perfect image.
【図１】本発明の実施例１の等価回路図。FIG. 1 is an equivalent circuit diagram of a first embodiment of the present invention.
【図２】図１に示す水平走査回路の走査を説明する為の
タイミング図。FIG. 2 is a timing chart for explaining scanning by the horizontal scanning circuit shown in FIG.
【図３】本説明の実施例２の等価回路図。FIG. 3 is an equivalent circuit diagram of a second embodiment of the present description.
【図４】本説明の実施例３の等価回路図。FIG. 4 is an equivalent circuit diagram of a third embodiment of the present description.
【図５】図４に示す水平走査回路の動作を説明する為の
タイミング図。5 is a timing diagram for explaining the operation of the horizontal scanning circuit shown in FIG.
【図６】ドライバー内蔵液晶表示装置の等価回路図。FIG. 6 is an equivalent circuit diagram of a liquid crystal display device with a built-in driver.
【図７】従来の水平走査回路の動作タイミング図。FIG. 7 is an operation timing chart of a conventional horizontal scanning circuit.
【図８】図７従来の水平走査回路の動作タイミング図。FIG. 8 is an operation timing chart of the conventional horizontal scanning circuit.
１．入力端子 ２．水平走査回路 ３．対向電極 ４．垂直走査回路 ５．シフトレジスタ ６．遅延回路 1. Input terminal 2. Horizontal scanning circuit 3. Counter electrode 4. Vertical scanning circuit 5. Shift register 6. Delay circuit
Claims (8)
駆動パルスを順次発生する水平走査回路において、 前記信号線選択スイッチ駆動パルスの開始タイミングを
規定する信号を入力し且つこの信号を遅延させた信号を
出力する遅延回路と、 前記遅延させた信号の開始タイミングで前記信号線選択
スイッチ駆動パルスを開始する制御回路と、 を具備してなることを特徴とする水平走査回路。1. A horizontal scanning circuit for sequentially generating a signal line selection switch drive pulse of a matrix display device, wherein a signal that defines a start timing of the signal line selection switch drive pulse is input and a signal obtained by delaying the signal is input. A horizontal scanning circuit comprising: a delay circuit for outputting; and a control circuit for starting the signal line selection switch drive pulse at a start timing of the delayed signal.
パルスを入力し且つ前記遅延させたパルスの終了タイミ
ングで当該段の前記信号線選択スイッチ駆動パルスを開
始する制御回路を具備してなることを特徴とする水平走
査回路。2. The horizontal scanning circuit according to claim 1, wherein a pulse obtained by delaying the drive pulse of the signal line selection switch at the previous stage is input, and the signal line selection at that stage is performed at the end timing of the delayed pulse. A horizontal scanning circuit comprising a control circuit for starting a switch driving pulse.
方向に切り替え可能な該水平走査回路において、 前記水平走査回路中のシフトレジスタのＮ段目の出力で
ある第１の信号を入力し且つこの第１の信号を遅延させ
た第２の信号を出力する第１の遅延回路と、 前記第１の信号と前記第２の信号を入力し且つ前記第２
の信号の開始タイミングで開始し前記第１の信号の終了
タイミングで終了する第３の信号を出力する第１の制御
回路と、 前記第１の信号から前記シフトレジスタのシフトクロッ
ク半周期分遅延した第４の信号を入力し且つこの第４の
信号を遅延させた第５の信号を出力する第２の遅延回路
と、 前記第４の信号と前記第５の信号を入力し且つ前記第５
の信号の開始タイミングで開始し前記第４の信号の終了
タイミングで終了する第６の信号を出力する第２の制御
回路と、 前記第３の信号と前記第６の信号を入力し且つ前記第６
の信号の開始タイミングで開始し前記第３の信号の終了
タイミングで終了する該信号線選択スイッチ駆動パルス
を出力する第３の制御回路と、 を具備してなることを特徴とする水平走査回路。3. A horizontal scanning circuit capable of switching between forward and reverse scanning directions by setting a control terminal, wherein a first signal which is an Nth stage output of a shift register in the horizontal scanning circuit is input. A first delay circuit for outputting a second signal obtained by delaying the first signal; and a second delay circuit for inputting the first signal and the second signal
A first control circuit that outputs a third signal that starts at the start timing of the signal and ends at the end timing of the first signal; and a delay of half a shift clock cycle of the shift register from the first signal. A second delay circuit for inputting a fourth signal and outputting a fifth signal obtained by delaying the fourth signal; and for inputting the fourth signal and the fifth signal and for setting the fifth signal
A second control circuit that outputs a sixth signal that starts at the start timing of the signal and ends at the end timing of the fourth signal; and inputs the third signal and the sixth signal and 6
And a third control circuit that outputs the signal line selection switch drive pulse that starts at the start timing of the signal and ends at the end timing of the third signal.
査回路において、 該遅延回路は１段以上のインバータ回路により構成され
てなることを特徴とする水平走査回路。4. The horizontal scanning circuit according to claim 1, wherein the delay circuit is composed of one or more stages of inverter circuits.
査回路において、 該遅延回路は、１つ以上の抵抗素子と１つ以上の容量素
子とにより構成されてなることを特徴とする水平走査回
路。5. The horizontal scanning circuit according to claim 1, wherein the delay circuit is composed of one or more resistance elements and one or more capacitance elements. Horizontal scanning circuit.
査回路において、 該遅延回路は、１段以上のインバータ回路と、１つ以上
の抵抗素子と、１つ以上の容量素子と、とを備えてなる
ことを特徴とする水平走査回路。6. The horizontal scanning circuit according to claim 1, wherein the delay circuit includes one or more stages of inverter circuits, one or more resistance elements, and one or more capacitance elements. A horizontal scanning circuit comprising:
査回路において、 該マトリクス表示装置はアクティブマトリクス型液晶表
示装置であり、該信号線選択スイッチ、該水平走査回
路、該遅延回路及び該制御回路は前記アクティブマトリ
クス型液晶表示装置の一方の透明基板上に形成されてな
ることを特徴とする水平走査回路。7. The horizontal scanning circuit according to claim 1, wherein the matrix display device is an active matrix liquid crystal display device, and the signal line selection switch, the horizontal scanning circuit, the delay circuit, and The horizontal scanning circuit, wherein the control circuit is formed on one transparent substrate of the active matrix type liquid crystal display device.
査回路を備えたことを特徴とする液晶表示装置。8. A liquid crystal display device comprising the horizontal scanning circuit according to claim 1.
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|---|---|---|---|
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