JPH09205373A - ビタビ復号方法及びビタビ復号器 - Google Patents
ビタビ復号方法及びビタビ復号器Info
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- JPH09205373A JPH09205373A JP8010367A JP1036796A JPH09205373A JP H09205373 A JPH09205373 A JP H09205373A JP 8010367 A JP8010367 A JP 8010367A JP 1036796 A JP1036796 A JP 1036796A JP H09205373 A JPH09205373 A JP H09205373A
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- H03M13/6502—Reduction of hardware complexity or efficient processing
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- G—PHYSICS
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- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 従来のビタビ復号器に比して、より高速な動
作を可能にする。 【解決手段】 2状態のステートメトリックを基に最適
にパスを決定してデータを復号するビタビ復号器であ
り、2つのサンプルデータを取り込むためのレジスタ
2,3と、このレジスタ2,3に取り込んだ2つのサン
プルデータを加算する加算器14と、この加算結果と識
別値(−1,0,1)の比較によってそれぞれの状態遷
移のパスを決定する加算器14以降の構成とを有する。
作を可能にする。 【解決手段】 2状態のステートメトリックを基に最適
にパスを決定してデータを復号するビタビ復号器であ
り、2つのサンプルデータを取り込むためのレジスタ
2,3と、このレジスタ2,3に取り込んだ2つのサン
プルデータを加算する加算器14と、この加算結果と識
別値(−1,0,1)の比較によってそれぞれの状態遷
移のパスを決定する加算器14以降の構成とを有する。
Description
【0001】
【発明の属する技術分野】本発明は、2状態のステート
メトリックを基に最適にパスを決定してデータを復号す
るビタビ復号方法及びビタビ復号器に関する。
メトリックを基に最適にパスを決定してデータを復号す
るビタビ復号方法及びビタビ復号器に関する。
【0002】
【従来の技術】いわゆるパーシャルレスポンスや畳み込
み符号に対する最尤復号方式(Maximum Likehod Decodi
ng)として、ビタビ復号(Viterbi decoding)が知られ
ている。ビタビ復号は、伝送路等で生じるランダムエラ
ーに対するエラー訂正能力が高くデータの記録再生系で
はパーシャルレスポンスと組み合わせられて、例えば磁
気記録再生装置等に用いられる。一方、データ通信系で
は、ビタビ復号化は、畳み込み符号の復号化方法とし
て、例えば衛星通信等への実用化が進められている。
み符号に対する最尤復号方式(Maximum Likehod Decodi
ng)として、ビタビ復号(Viterbi decoding)が知られ
ている。ビタビ復号は、伝送路等で生じるランダムエラ
ーに対するエラー訂正能力が高くデータの記録再生系で
はパーシャルレスポンスと組み合わせられて、例えば磁
気記録再生装置等に用いられる。一方、データ通信系で
は、ビタビ復号化は、畳み込み符号の復号化方法とし
て、例えば衛星通信等への実用化が進められている。
【0003】ここで、制御可能な符号間干渉を許容し、
伝送効率を高めたパーシャルレスポンスとビタビ復号を
組み合わせた一般的なデータの記録再生装置について説
明する。
伝送効率を高めたパーシャルレスポンスとビタビ復号を
組み合わせた一般的なデータの記録再生装置について説
明する。
【0004】図4に示すように、変調器101は、例え
ば8−10変調等の記録媒体104へのデータの記録に
適した変調を行う変調器であり、端子171を介し、情
報系列として入力されるデータ(以下、単に情報系列と
いう。)を変調系列xt (t=0、1、2・・・)に変
換する。
ば8−10変調等の記録媒体104へのデータの記録に
適した変調を行う変調器であり、端子171を介し、情
報系列として入力されるデータ(以下、単に情報系列と
いう。)を変調系列xt (t=0、1、2・・・)に変
換する。
【0005】プリコーダ102は、パーシャルレスポン
スにおけるプリコーダであり、変調系列xt を所定の符
号則に基づいて符号化して、中間系列yt を生成する。
そして、この中間系列yt は、記録アンプ103を介し
て記録ヘッドに送られ、この記録ヘッドによって記録媒
体104に記録される。かくして、端子171を介して
入力されたデータ(情報系列)が記録媒体104に記録
されることになる。
スにおけるプリコーダであり、変調系列xt を所定の符
号則に基づいて符号化して、中間系列yt を生成する。
そして、この中間系列yt は、記録アンプ103を介し
て記録ヘッドに送られ、この記録ヘッドによって記録媒
体104に記録される。かくして、端子171を介して
入力されたデータ(情報系列)が記録媒体104に記録
されることになる。
【0006】再生ヘッドにより上記記録媒体104から
再生された再生信号は、再生アンプ105によって増幅
されて等化器106に送られる。この等化器106は、
再生信号の波形等化を行い、伝送路出力Zを出力する。
再生された再生信号は、再生アンプ105によって増幅
されて等化器106に送られる。この等化器106は、
再生信号の波形等化を行い、伝送路出力Zを出力する。
【0007】フェイズロックドループ(以下、PLL:
Phase Locked Loop という。)回路107は、記録媒体
104等からなる伝送路の出力Zからクロック成分を抽
出する。すなわち再生信号に同期したクロックを生成す
る。
Phase Locked Loop という。)回路107は、記録媒体
104等からなる伝送路の出力Zからクロック成分を抽
出する。すなわち再生信号に同期したクロックを生成す
る。
【0008】標本化回路108は、PLL回路107か
らのクロックに基づいて、伝送路出力Zをサンプリング
してデータに変換し、得られる標本系列zt をビタビ復
号器109に供給する。ビタビ復号器109は、この標
本系列zt に対してビタビ復号を施し、記録系の変調器
101の出力に相当する変調系列xt を再生する。
らのクロックに基づいて、伝送路出力Zをサンプリング
してデータに変換し、得られる標本系列zt をビタビ復
号器109に供給する。ビタビ復号器109は、この標
本系列zt に対してビタビ復号を施し、記録系の変調器
101の出力に相当する変調系列xt を再生する。
【0009】復調器110は、記録系の変調器101に
対応したものであり、変調系列xtを復調して、元の情
報系列を再生し、この情報系列が復調系列として、端子
172を介して出力される。かくして、記録媒体104
からデータが再生されることになる。
対応したものであり、変調系列xtを復調して、元の情
報系列を再生し、この情報系列が復調系列として、端子
172を介して出力される。かくして、記録媒体104
からデータが再生されることになる。
【0010】つぎに、パーシャルレスポンスをいわゆる
パーシャルレスポンス(1,1)(以下、PR(1,1)と
する。)としたときの伝送システムについて説明する。
パーシャルレスポンス(1,1)(以下、PR(1,1)と
する。)としたときの伝送システムについて説明する。
【0011】PR(1,1)を適用した伝送システムは、図
5に示す等価回路で表すことができる。
5に示す等価回路で表すことができる。
【0012】具体的には、この伝送システムは、その送
信系として、PR(1,1)に対するプリコーダを備え、こ
のプリコーダは、排他的論理和回路(以下、EXOR回
路という。)121と、該EXOR回路121の出力で
ある中間系列yt を遅延してEXOR回路121に供給
する遅延器122とから構成される。
信系として、PR(1,1)に対するプリコーダを備え、こ
のプリコーダは、排他的論理和回路(以下、EXOR回
路という。)121と、該EXOR回路121の出力で
ある中間系列yt を遅延してEXOR回路121に供給
する遅延器122とから構成される。
【0013】そして、EXOR回路121は、端子17
3を介して、例えば上述の図4に示す変調器101から
供給される変調系列xt と、遅延器122で1サンプリ
ング時間遅延された中間系列yt との排他的論理和を求
める。すなわち、EXOR回路121と遅延器122か
ら構成されるプリコーダは、法2の加算器(Mod2加算
器)として機能し、変調系列xt を法2の加算すること
により、中間系列yt を生成し、この中間系列yt を伝
送路に出力する。
3を介して、例えば上述の図4に示す変調器101から
供給される変調系列xt と、遅延器122で1サンプリ
ング時間遅延された中間系列yt との排他的論理和を求
める。すなわち、EXOR回路121と遅延器122か
ら構成されるプリコーダは、法2の加算器(Mod2加算
器)として機能し、変調系列xt を法2の加算すること
により、中間系列yt を生成し、この中間系列yt を伝
送路に出力する。
【0014】PR(1,1)に対する伝送路は、中間系列yt
を遅延する遅延器123と、中間系列yt と遅延器1
23で遅延された中間系列yt を加算する加算器124
とから構成される回路と等価であり、遅延器123は、
EXOR回路121からの中間系列yt を1サンプリン
グ時間遅延し、加算器124は、中間系列yt と遅延さ
れた中間系列yt を加算して、伝送路出力Zを出力す
る。
を遅延する遅延器123と、中間系列yt と遅延器1
23で遅延された中間系列yt を加算する加算器124
とから構成される回路と等価であり、遅延器123は、
EXOR回路121からの中間系列yt を1サンプリン
グ時間遅延し、加算器124は、中間系列yt と遅延さ
れた中間系列yt を加算して、伝送路出力Zを出力す
る。
【0015】そして、Mod加算器125は受信系とし
て、伝送路出力Zを法2の加算をすることにより、変調
系列xtを再生し、この変調系列xtを端子174を介
して出力する。
て、伝送路出力Zを法2の加算をすることにより、変調
系列xtを再生し、この変調系列xtを端子174を介
して出力する。
【0016】ここで、EXOR回路121乃至加算器1
24から構成される回路(以下、PR(1,1)回路とい
う。)の動作は、図6に示す状態遷移図で表すことがで
きる。
24から構成される回路(以下、PR(1,1)回路とい
う。)の動作は、図6に示す状態遷移図で表すことがで
きる。
【0017】すなわち、図6は上記PR(1,1)の状態遷
移図を表しており、この図6の状態遷移図において、l
00は状態S0にある時に情報源として”0”が入力され
れば−1を出力して状態S0に移ることを示し、l01は
状態S0にある時に情報源として”1”が入力されれば
0を出力して状態S1に移ることを、l10は状態S1に
ある時に情報源として”0”が入力されれば+1を出力
して状態S1に移ることを、l11は状態S1にある時に
情報源として”1”が入力されれば0を出力して状態S
0に移ることを示している。
移図を表しており、この図6の状態遷移図において、l
00は状態S0にある時に情報源として”0”が入力され
れば−1を出力して状態S0に移ることを示し、l01は
状態S0にある時に情報源として”1”が入力されれば
0を出力して状態S1に移ることを、l10は状態S1に
ある時に情報源として”0”が入力されれば+1を出力
して状態S1に移ることを、l11は状態S1にある時に
情報源として”1”が入力されれば0を出力して状態S
0に移ることを示している。
【0018】次に、図7は、この状態推移を時間方向に
展開したトレリス線図(Trellis diagram)と呼ばれるも
のである。当該図中の状態から状態への矢印1本をブラ
ンチ(枝)、ブランチの連なりをパス、各ブランチ確か
らしさをメトリックと呼ぶ。
展開したトレリス線図(Trellis diagram)と呼ばれるも
のである。当該図中の状態から状態への矢印1本をブラ
ンチ(枝)、ブランチの連なりをパス、各ブランチ確か
らしさをメトリックと呼ぶ。
【0019】PR(1,1)では、上記状態遷移図より、復
号器への入力信号が0の時に再生データが1の値をと
り、入力信号が±1のとき0の値をとる。実際の信号
は、雑音が伴い、この分布が分散σ、平均値0のガウス
分布であるとすると、PR(1,1)の再生分布は図8のよ
うになり、次の式(1)〜式(4)の確率を導くことができ
る。
号器への入力信号が0の時に再生データが1の値をと
り、入力信号が±1のとき0の値をとる。実際の信号
は、雑音が伴い、この分布が分散σ、平均値0のガウス
分布であるとすると、PR(1,1)の再生分布は図8のよ
うになり、次の式(1)〜式(4)の確率を導くことができ
る。
【0020】
【数1】
【0021】なお、式(1)は状態S1で”1”を再生し
たときΔyを検出する確率P11を示し、式(2)は状態S
1で”0”を再生したときΔyを検出する確率P10を示
し、式(3)は状態S0で”1”を再生したときΔyを検
出する確率P01を示し、式(4)は状態S0で”0”を再
生したときΔyを検出する確率P00を示している。
たときΔyを検出する確率P11を示し、式(2)は状態S
1で”0”を再生したときΔyを検出する確率P10を示
し、式(3)は状態S0で”1”を再生したときΔyを検
出する確率P01を示し、式(4)は状態S0で”0”を再
生したときΔyを検出する確率P00を示している。
【0022】ここで、メトリックとして確率の負の対数
を定義する。
を定義する。
【0023】ビタビ復号におけるメトリックはその絶対
値ではなく相対値の比較なので、一定値を加算乗算して
規格化することができる。それぞれの規格化メトリック
をl 11,l10,l01,l00とすると、式(5)〜式(7)に示
すようになる。
値ではなく相対値の比較なので、一定値を加算乗算して
規格化することができる。それぞれの規格化メトリック
をl 11,l10,l01,l00とすると、式(5)〜式(7)に示
すようになる。
【0024】
【数2】
【0025】ビタビアルゴリズムは、時刻kにおける各
々の状態について、そこに至るまでのメトリック(以
下、ステートメトリックと呼ぶ。)が最小になるように
パスを一つにしぼりながらデータを復号するものであ
る。したがって、PR(1,1)のビタビアルゴリズムで
は、図7のトレリス線図と上述した規格化メトリックか
ら時刻t=kにおける状態S0のステートメトリック
と、状態S1におけるステートメトリックとから式
(8),式(9)の計算を基に最適にパスを決定しデータを復
号する。
々の状態について、そこに至るまでのメトリック(以
下、ステートメトリックと呼ぶ。)が最小になるように
パスを一つにしぼりながらデータを復号するものであ
る。したがって、PR(1,1)のビタビアルゴリズムで
は、図7のトレリス線図と上述した規格化メトリックか
ら時刻t=kにおける状態S0のステートメトリック
と、状態S1におけるステートメトリックとから式
(8),式(9)の計算を基に最適にパスを決定しデータを復
号する。
【0026】
【数3】
【0027】実際の回路では、このメトリック計算を基
に最適にパスを決定してデータを復号する構成となる。
に最適にパスを決定してデータを復号する構成となる。
【0028】ところで、前記式(8),式(9)の処理を行う
構成は、加算器や乗算器を含み、回路規模としても大き
くなり、また、動作速度もあまり期待できない。
構成は、加算器や乗算器を含み、回路規模としても大き
くなり、また、動作速度もあまり期待できない。
【0029】そこで、PR(1,1)は状態数が2つしかな
いということから、次式(10)のようなメトリックの差Δ
Lk(以下、差動メトリックという。)を利用して簡単
化する。
いということから、次式(10)のようなメトリックの差Δ
Lk(以下、差動メトリックという。)を利用して簡単
化する。
【0030】
【数4】
【0031】上記式(10)を考察してみると、共通項ΔL
k-1−2ykの値と±1との比較結果(式中の2つのmin
[]の中身)が各々のブランチを選択する結果となって
いる。その様子を、式(11)〜式(14)とパターン1〜パタ
ーン4(pattern1〜pattern4と表記する)のトレリス線
図に示す。
k-1−2ykの値と±1との比較結果(式中の2つのmin
[]の中身)が各々のブランチを選択する結果となって
いる。その様子を、式(11)〜式(14)とパターン1〜パタ
ーン4(pattern1〜pattern4と表記する)のトレリス線
図に示す。
【0032】
【数5】
【0033】この内、pattern4は式(14)の条件より存在
せず、PR(1,1)のビタビアルゴリズムでは状態遷移は
3パターン(pattern1〜pattern3)しか有り得ないこと
になる。
せず、PR(1,1)のビタビアルゴリズムでは状態遷移は
3パターン(pattern1〜pattern3)しか有り得ないこと
になる。
【0034】更に、残った式(11)〜式(13)をΔLk=−
2yp+βとして変数変換すると、式(15)〜式(17)のよ
うになる。
2yp+βとして変数変換すると、式(15)〜式(17)のよ
うになる。
【0035】
【数6】
【0036】差動メトリックの計算結果より、新たな変
数yp,βに注目して式(15)〜式(17)を変形すると、以
下の式(18)〜式(20)とpattern1〜pattern3のトレリス線
図に示すようになる。
数yp,βに注目して式(15)〜式(17)を変形すると、以
下の式(18)〜式(20)とpattern1〜pattern3のトレリス線
図に示すようになる。
【0037】
【数7】
【0038】したがって、サンプル時刻k以前の変数y
p,βにより、比較的簡単な計算となり、その結果と2
つの識別値((1,0)或いは(0,−1))との比較
だけによりパスを決定することができる。このパスの決
定によりデータが復号され、次の時刻k+1のために変
数yp、βを更新する。
p,βにより、比較的簡単な計算となり、その結果と2
つの識別値((1,0)或いは(0,−1))との比較
だけによりパスを決定することができる。このパスの決
定によりデータが復号され、次の時刻k+1のために変
数yp、βを更新する。
【0039】ここで、この変数yp、βについて考えて
みる。
みる。
【0040】パスの決定は以前の状態がS0かS1かの
何れかが分かれば遷移する方向の種類が分かるので、1
度の計算で比較すべき識別値が(±1,0)の3値から
(1,0)或いは(0,−1)の2値の組み合わせだけ
でよいことになる。この以前の遷移の状態の種類を表し
ているのがβであり、ypはその時の値である。具体的
回路構成でいえば、βにより、2種類の識別値(0,
1)、(0,−1)を選択していることになる。
何れかが分かれば遷移する方向の種類が分かるので、1
度の計算で比較すべき識別値が(±1,0)の3値から
(1,0)或いは(0,−1)の2値の組み合わせだけ
でよいことになる。この以前の遷移の状態の種類を表し
ているのがβであり、ypはその時の値である。具体的
回路構成でいえば、βにより、2種類の識別値(0,
1)、(0,−1)を選択していることになる。
【0041】次に、データ復号であるが、pattern1、pa
ttern3の場合は時刻kでサンプリングされたデータyk
により、時刻(k−1)での状態が決まるので、時刻k
−1までのパスが1本化され、復号データは、その状態
遷移より(k−1)までの値を決定することができる。
この場合、時刻kでのデータは状態が決定されていない
ので復号できない。pattern2の場合は、状態がそれぞれ
S0→S1、S1→S0の遷移となっているのはわかる
が、その前の状態が決まらずパスが1本化されない。し
たがって、PR(1,1)の状態遷移図より時刻kでの復号
データは”1”が復号されるが、k−1での復号は行わ
れず、後でパスが1本化した時に復号できるようにpatt
ern2になる前の状態(β)と、サンプリング値(yp)
を保持し、時刻k−1以降に復号されるデータをメモリ
に記憶して、次の時刻に進むことになる。時刻が進み、
pattern1、pattern3の状態遷移に決まると、保持されて
いたβにより、pattern2が出現する前の時刻(前述した
時刻k−1)のデータが決定され、そこではじめて全て
の復号が終わる。したがって、このデータを保持するた
めのメモリ(パスメモリと呼ぶ)は、システム上、patt
ern2が連続して出現する以上もつように設定しておく必
要がある。
ttern3の場合は時刻kでサンプリングされたデータyk
により、時刻(k−1)での状態が決まるので、時刻k
−1までのパスが1本化され、復号データは、その状態
遷移より(k−1)までの値を決定することができる。
この場合、時刻kでのデータは状態が決定されていない
ので復号できない。pattern2の場合は、状態がそれぞれ
S0→S1、S1→S0の遷移となっているのはわかる
が、その前の状態が決まらずパスが1本化されない。し
たがって、PR(1,1)の状態遷移図より時刻kでの復号
データは”1”が復号されるが、k−1での復号は行わ
れず、後でパスが1本化した時に復号できるようにpatt
ern2になる前の状態(β)と、サンプリング値(yp)
を保持し、時刻k−1以降に復号されるデータをメモリ
に記憶して、次の時刻に進むことになる。時刻が進み、
pattern1、pattern3の状態遷移に決まると、保持されて
いたβにより、pattern2が出現する前の時刻(前述した
時刻k−1)のデータが決定され、そこではじめて全て
の復号が終わる。したがって、このデータを保持するた
めのメモリ(パスメモリと呼ぶ)は、システム上、patt
ern2が連続して出現する以上もつように設定しておく必
要がある。
【0042】以上の方法を実現する具体的な回路として
は、図9〜図11のような構成が考えられる。なお、図
12には、例えば前記図4の構成におけるデータ(ソー
スデータ)の前記記録媒体104への記録と当該記録さ
れたデータの再生の際の各部の波形を示している。ま
た、この図12のように記録がなされた後に再生された
再生データを復号化する、図9〜図11の構成からなる
ビタビ復号器における復号化の様子は、図13に示すよ
うになる。
は、図9〜図11のような構成が考えられる。なお、図
12には、例えば前記図4の構成におけるデータ(ソー
スデータ)の前記記録媒体104への記録と当該記録さ
れたデータの再生の際の各部の波形を示している。ま
た、この図12のように記録がなされた後に再生された
再生データを復号化する、図9〜図11の構成からなる
ビタビ復号器における復号化の様子は、図13に示すよ
うになる。
【0043】先ず、図12を用いて前記図4の構成の具
体的動作の一例を説明する。
体的動作の一例を説明する。
【0044】図4の端子171に、図12に示すソース
データが入力されると、変調器101はこのソースデー
タを8−10変調して、図12に示すような8−10変
調データを出力する。この8−10変調データは、前記
プリコーダ102に送られ、ここで前記変調系列xt を
所定の符号則に基づいて符号化して、中間系列yt にな
される。具体的に言うと、このプリコーダ102は、入
力系列のビット情報1,0を記録媒体104に2つの状
態(例えば磁気テープ上のN極またはS極)に対応させ
て記録するときに、ビット情報1のときのみ状態を反転
させる方式である、いわゆるNRZI(Non Return to
Zero Inverted)の方式を用いて、上記8−10変調デ
ータを図12に示すような記録信号に変換する。この記
録信号が記録アンプ103を介して記録ヘッドに送ら
れ、記録媒体104の一例としての磁気テープ上に記録
されることにより、当該磁気テープ上には図12に示す
ような磁化パターンが形成される。この記録媒体104
を再生ヘッドにて再生すると、図12のヘッド再生波形
が得られることになる。このヘッド再生波形は、再生ア
ンプ105を介して等化器106に送られ、ここで、図
12に示すような積分等化波形に変換され、さらに図1
2及び図13に示すようなPR(1,1)の等化波形に変換
される。このPR(1,1)の等化波形は、前記標本化回路
108にてサンプリングされた後、図9〜図11に示す
構成を有するビタビ復号器109に送られる。
データが入力されると、変調器101はこのソースデー
タを8−10変調して、図12に示すような8−10変
調データを出力する。この8−10変調データは、前記
プリコーダ102に送られ、ここで前記変調系列xt を
所定の符号則に基づいて符号化して、中間系列yt にな
される。具体的に言うと、このプリコーダ102は、入
力系列のビット情報1,0を記録媒体104に2つの状
態(例えば磁気テープ上のN極またはS極)に対応させ
て記録するときに、ビット情報1のときのみ状態を反転
させる方式である、いわゆるNRZI(Non Return to
Zero Inverted)の方式を用いて、上記8−10変調デ
ータを図12に示すような記録信号に変換する。この記
録信号が記録アンプ103を介して記録ヘッドに送ら
れ、記録媒体104の一例としての磁気テープ上に記録
されることにより、当該磁気テープ上には図12に示す
ような磁化パターンが形成される。この記録媒体104
を再生ヘッドにて再生すると、図12のヘッド再生波形
が得られることになる。このヘッド再生波形は、再生ア
ンプ105を介して等化器106に送られ、ここで、図
12に示すような積分等化波形に変換され、さらに図1
2及び図13に示すようなPR(1,1)の等化波形に変換
される。このPR(1,1)の等化波形は、前記標本化回路
108にてサンプリングされた後、図9〜図11に示す
構成を有するビタビ復号器109に送られる。
【0045】ここで、図9に示す差動メトリック演算部
の構成は、端子200を介した図13のPR(1,1)の等
化波形がサンプリングされたデータを、データykとし
て記憶するレジスタ201と、上記レジスタ201から
のデータykとレジスタ216に記憶されているデータ
ypとを加算する加算器202と、この加算器202か
らの出力を、識別値としての+1又は−1と比較するコ
ンパレータ205及び同じく識別値としてのグランドレ
ベル(0)と比較するコンパレータ206と、上記コン
パレータ205と206の出力データの排他的論理和演
算を行うEXOR回路207と、コンパレータ206の
出力データとレジスタ212に記憶されているデータβ
との否定排他的論理和演算を行う論理回路208と、レ
ジスタ216の出力を反転するインバータ(NOT回
路)215と、コンパレータ206の出力を反転するイ
ンバータ(NOT回路)211と、レジスタ212の出
力を反転するインバータ(NOT回路)213と、レジ
スタ216への入力を切り換える選択スイッチ217
と、レジスタ212への入力を切り換える選択スイッチ
214と、上記コンパレータ205の比較基準(識別
値)としての+1又は−1の値を設定するための選択ス
イッチ204とを有してなるものである。
の構成は、端子200を介した図13のPR(1,1)の等
化波形がサンプリングされたデータを、データykとし
て記憶するレジスタ201と、上記レジスタ201から
のデータykとレジスタ216に記憶されているデータ
ypとを加算する加算器202と、この加算器202か
らの出力を、識別値としての+1又は−1と比較するコ
ンパレータ205及び同じく識別値としてのグランドレ
ベル(0)と比較するコンパレータ206と、上記コン
パレータ205と206の出力データの排他的論理和演
算を行うEXOR回路207と、コンパレータ206の
出力データとレジスタ212に記憶されているデータβ
との否定排他的論理和演算を行う論理回路208と、レ
ジスタ216の出力を反転するインバータ(NOT回
路)215と、コンパレータ206の出力を反転するイ
ンバータ(NOT回路)211と、レジスタ212の出
力を反転するインバータ(NOT回路)213と、レジ
スタ216への入力を切り換える選択スイッチ217
と、レジスタ212への入力を切り換える選択スイッチ
214と、上記コンパレータ205の比較基準(識別
値)としての+1又は−1の値を設定するための選択ス
イッチ204とを有してなるものである。
【0046】すなわちこの図9の端子200には、図1
3に示すPR(1,1)の等化波形がサンプリングされたデ
ータが供給され、このデータが図13のデータykとし
てレジスタ201に記憶される。このレジスタ201の
データykは、加算器202にて、レジスタ216から
のデータypと加算(yp+yk)される。なお、初期状
態のときのレジスタ216は予め設定された所定の初期
値が記憶されている。
3に示すPR(1,1)の等化波形がサンプリングされたデ
ータが供給され、このデータが図13のデータykとし
てレジスタ201に記憶される。このレジスタ201の
データykは、加算器202にて、レジスタ216から
のデータypと加算(yp+yk)される。なお、初期状
態のときのレジスタ216は予め設定された所定の初期
値が記憶されている。
【0047】当該加算器202の出力は、図13に示す
ようにコンパレータ206にてグランドレベル(0)と
大小比較(yp+yk<0)がなされ、その比較結果が当
該コンパレータ206から出力される。また、上記加算
器202の出力は、コンパレータ205にて+1又は−
1と比較(yp+yk<±1)され、その比較結果が当該
コンパレータ205から出力される。
ようにコンパレータ206にてグランドレベル(0)と
大小比較(yp+yk<0)がなされ、その比較結果が当
該コンパレータ206から出力される。また、上記加算
器202の出力は、コンパレータ205にて+1又は−
1と比較(yp+yk<±1)され、その比較結果が当該
コンパレータ205から出力される。
【0048】EXOR回路207では、上記コンパレー
タ205の出力(yp+yk<±1の比較結果による0ま
たは1のデータ)と、コンパレータ206の出力(yp
+yk<0の比較結果による0または1のデータ)との
排他的論理和が図13に示すように求められ、その結果
が端子209からデータxとして出力されると共に、切
換制御信号として選択スイッチ217と214に送られ
る。
タ205の出力(yp+yk<±1の比較結果による0ま
たは1のデータ)と、コンパレータ206の出力(yp
+yk<0の比較結果による0または1のデータ)との
排他的論理和が図13に示すように求められ、その結果
が端子209からデータxとして出力されると共に、切
換制御信号として選択スイッチ217と214に送られ
る。
【0049】また、論理回路208では、コンパレータ
206の出力(yp+yk<0の比較結果による0または
1のデータ)と、レジスタ212からのデータβとの否
定排他的論理和が図13に示すように求められると共
に、インバータ211にて反転され、さらに選択スイッ
チ214を介してレジスタ212に送られるようになさ
れている。なお、初期状態のときのレジスタ212は予
め設定された所定の初期値が記憶されている。
206の出力(yp+yk<0の比較結果による0または
1のデータ)と、レジスタ212からのデータβとの否
定排他的論理和が図13に示すように求められると共
に、インバータ211にて反転され、さらに選択スイッ
チ214を介してレジスタ212に送られるようになさ
れている。なお、初期状態のときのレジスタ212は予
め設定された所定の初期値が記憶されている。
【0050】選択スイッチ214は、上記EXOR回路
207からのデータxに応じて、前記インバータ211
にて反転されたコンパレータ206の出力データか、ま
たはレジスタ212からの出力データをインバータ21
3にて反転したデータの何れかを、当該レジスタ212
に記憶されるデータβとして供給する。また、選択スイ
ッチ217は、上記EXOR回路207からのデータx
に応じて、前記レジスタ201からの出力データか、ま
たはレジスタ216からのデータypをインバータ21
5にて反転したデータの何れかを、当該レジスタ216
に記憶されるデータykとして供給する。また、選択ス
イッチ204は、レジスタ212からのデータβに応じ
て、+1または−1のデータを選択してコンパレータ2
05に供給する。
207からのデータxに応じて、前記インバータ211
にて反転されたコンパレータ206の出力データか、ま
たはレジスタ212からの出力データをインバータ21
3にて反転したデータの何れかを、当該レジスタ212
に記憶されるデータβとして供給する。また、選択スイ
ッチ217は、上記EXOR回路207からのデータx
に応じて、前記レジスタ201からの出力データか、ま
たはレジスタ216からのデータypをインバータ21
5にて反転したデータの何れかを、当該レジスタ216
に記憶されるデータykとして供給する。また、選択ス
イッチ204は、レジスタ212からのデータβに応じ
て、+1または−1のデータを選択してコンパレータ2
05に供給する。
【0051】このように、図9の端子200に図13の
PR(1,1)の等化波形をサンプリングしたデータを供給
し、選択スイッチ217及び214がEXOR回路20
7の出力データxに応じて切り換えられると共に、選択
スイッチ204がレジスタ212の出力データβに応じ
て切り換えられることで、当該図9の端子210からは
図13のリードデータrd1が出力されるようになる。
PR(1,1)の等化波形をサンプリングしたデータを供給
し、選択スイッチ217及び214がEXOR回路20
7の出力データxに応じて切り換えられると共に、選択
スイッチ204がレジスタ212の出力データβに応じ
て切り換えられることで、当該図9の端子210からは
図13のリードデータrd1が出力されるようになる。
【0052】次に、図9の端子209から出力されたデ
ータxは、図10に示すデータ復号部の4ビットカウン
タ220のロード端子に供給され、この4ビットカウン
タ220の4ビット出力は、デコーダ221にて16ビ
ットにデコードされて出力される。
ータxは、図10に示すデータ復号部の4ビットカウン
タ220のロード端子に供給され、この4ビットカウン
タ220の4ビット出力は、デコーダ221にて16ビ
ットにデコードされて出力される。
【0053】さらに、図9の端子210から出力された
リードデータrd1と端子209から出力されたデータ
xは、図11に示すパスメモリ部の構成に送られる。こ
の図11の構成は、17個のフリップフロップ2370
〜23716と、図9の端子210を介して供給されたデ
ータrd1と各段のフリップフロップ2370〜237
16への入力データk,k−1,・・・,k−16とを図
9の端子209からのデータx、又は図10のデコーダ
221から端子2410〜24115を介して供給された
データpp0〜pp15に応じて、それぞれ切り換える
選択スイッチ2360〜23616とを有してなるもので
ある。
リードデータrd1と端子209から出力されたデータ
xは、図11に示すパスメモリ部の構成に送られる。こ
の図11の構成は、17個のフリップフロップ2370
〜23716と、図9の端子210を介して供給されたデ
ータrd1と各段のフリップフロップ2370〜237
16への入力データk,k−1,・・・,k−16とを図
9の端子209からのデータx、又は図10のデコーダ
221から端子2410〜24115を介して供給された
データpp0〜pp15に応じて、それぞれ切り換える
選択スイッチ2360〜23616とを有してなるもので
ある。
【0054】以上が従来技術におけるビタビ復号器とそ
の簡略化方法である。
の簡略化方法である。
【0055】
【発明が解決しようとする課題】上述した従来技術で
は、ビタビ復号器が簡略化されたとはいえ、前記図9に
示した差動メトリック演算を行うためのACS(Add Co
mpare Select)ループが存在し、これを1クロック以内
で動作させなければならない構成となっている。しか
し、回路の動作周波数には限界があり、したがって、上
述した従来の構成では、高転送レートを望むことは難し
い。
は、ビタビ復号器が簡略化されたとはいえ、前記図9に
示した差動メトリック演算を行うためのACS(Add Co
mpare Select)ループが存在し、これを1クロック以内
で動作させなければならない構成となっている。しか
し、回路の動作周波数には限界があり、したがって、上
述した従来の構成では、高転送レートを望むことは難し
い。
【0056】そこで、本発明は、このような実情に鑑み
てなされたものであり、従来のビタビ復号器に比して、
より高速動作が可能なビタビ復号方法及びビタビ復号器
の提供を目的とする。
てなされたものであり、従来のビタビ復号器に比して、
より高速動作が可能なビタビ復号方法及びビタビ復号器
の提供を目的とする。
【0057】
【課題を解決するための手段】本発明のビタビ復号方法
及びビタビ復号器は、2nの標本点おきの標本値を取り
込み、この2nの各標本値に所定の演算を施し、その演
算結果と所定の識別値とに基づいて状態遷移のパスを決
定することにより、上述の課題を解決する。
及びビタビ復号器は、2nの標本点おきの標本値を取り
込み、この2nの各標本値に所定の演算を施し、その演
算結果と所定の識別値とに基づいて状態遷移のパスを決
定することにより、上述の課題を解決する。
【0058】すなわち本発明によれば、従来1タイムス
ロットルで1回であったループ内での演算を複数回行う
ことにより、情報速度を向上し、なおかつハードウェア
の増加を抑えることを可能としている。
ロットルで1回であったループ内での演算を複数回行う
ことにより、情報速度を向上し、なおかつハードウェア
の増加を抑えることを可能としている。
【0059】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について図面を参照にしながら説明する。
態について図面を参照にしながら説明する。
【0060】本発明の実施の形態は、ビタビ復号方法の
アルゴリズムを実際にパーシャルレスポンスPR(1,1)
やPR(1,0,-1)等の2状態のビタビ復号法として具体化
し、なおかつ、ハードウェアの大幅な簡略化を行ったも
のであると共に、動作速度の向上の一手段として、2標
本点毎にまとめて処理を行う方式を用いている。
アルゴリズムを実際にパーシャルレスポンスPR(1,1)
やPR(1,0,-1)等の2状態のビタビ復号法として具体化
し、なおかつ、ハードウェアの大幅な簡略化を行ったも
のであると共に、動作速度の向上の一手段として、2標
本点毎にまとめて処理を行う方式を用いている。
【0061】例えば、PR(1,1)のトレリス線図で2標
本点毎のパスに注目してみる。
本点毎のパスに注目してみる。
【0062】2標本点おきのパスとしては8通りのパス
が考えられ、これを状態遷移S0→S0,S1→S0,
S0→S1,S1→S1毎の4つの状態遷移についてま
とめてみる。これら状態遷移S0→S0,S1→S0,
S0→S1,S1→S1のそれぞれのステートメトリッ
クは次式(21)〜式(24)で表すことができる。
が考えられ、これを状態遷移S0→S0,S1→S0,
S0→S1,S1→S1毎の4つの状態遷移についてま
とめてみる。これら状態遷移S0→S0,S1→S0,
S0→S1,S1→S1のそれぞれのステートメトリッ
クは次式(21)〜式(24)で表すことができる。
【0063】
【数8】
【0064】これらの式(21)〜式(24)から2標本点間の
標本値の加算結果(yk-1+yk)と識別値(1,0,−
1)の比較によってそれぞれの状態遷移を判別すること
がわかる。
標本値の加算結果(yk-1+yk)と識別値(1,0,−
1)の比較によってそれぞれの状態遷移を判別すること
がわかる。
【0065】そこで、上記yk-1+ykに注目して各識別
値との場合分けを行い、条件にあったパスを抜き取る
と、次の式(25)〜式(32)のように書き換えることができ
る。
値との場合分けを行い、条件にあったパスを抜き取る
と、次の式(25)〜式(32)のように書き換えることができ
る。
【0066】
【数9】
【0067】さらに、これら式(25)〜式(32)を簡略化す
るため、前述した差動メトリックを用いて式(33)〜式(4
4)のように表現する。
るため、前述した差動メトリックを用いて式(33)〜式(4
4)のように表現する。
【0068】
【数10】
【0069】
【数11】
【0070】以上の条件式中の式(37)と式(41)は、明ら
かに有り得ないので、2標本点間でのメトリックは7パ
ターンとなる。しかし、このままでは回路が複雑になる
ため、前述した回路を簡略化する手法を適用する。すな
わち、ΔLk=−2yp+βの形に変数変換すると、次式
(45)〜式(54)に示すようになる。
かに有り得ないので、2標本点間でのメトリックは7パ
ターンとなる。しかし、このままでは回路が複雑になる
ため、前述した回路を簡略化する手法を適用する。すな
わち、ΔLk=−2yp+βの形に変数変換すると、次式
(45)〜式(54)に示すようになる。
【0071】
【数12】
【0072】
【数13】
【0073】したがって、差動メトリックの計算結果よ
り、新たな変数yp、βに注目して、式(45)から式(54)
を変形すると、式(55)〜式(64)に示すようになる。
り、新たな変数yp、βに注目して、式(45)から式(54)
を変形すると、式(55)〜式(64)に示すようになる。
【0074】
【数14】
【0075】
【数15】
【0076】したがって、差動メトリックの計算は、2
つの標本値yk,yk-1の加算結果と、1つ前のβの値よ
り2つのコンパレータ(yp+yk-1,−yp+ykと各識
別値±1,0との比較)の比較すべき値を選択し、その
コンパレータの演算結果からパスを決定するというアル
ゴリズムとなり、7種類の遷移パターンとなる。
つの標本値yk,yk-1の加算結果と、1つ前のβの値よ
り2つのコンパレータ(yp+yk-1,−yp+ykと各識
別値±1,0との比較)の比較すべき値を選択し、その
コンパレータの演算結果からパスを決定するというアル
ゴリズムとなり、7種類の遷移パターンとなる。
【0077】データの復号もパスの決定で2標本値毎の
処理を行っているので、1クロックで2ビットの復号を
行わなければならない。したがって、パスメモリ,ポイ
ンタ用のカウンタ共に、先行,後行分用意する。このこ
とから、多少復号アルゴリズムは複雑になるが、基本的
には従来技術の考え方と同じである。以下、それぞれの
遷移パターンについて説明する。
処理を行っているので、1クロックで2ビットの復号を
行わなければならない。したがって、パスメモリ,ポイ
ンタ用のカウンタ共に、先行,後行分用意する。このこ
とから、多少復号アルゴリズムは複雑になるが、基本的
には従来技術の考え方と同じである。以下、それぞれの
遷移パターンについて説明する。
【0078】先ず、pattern1,pattern2,pattern6,pa
ttern7について説明する。この4つのパターンでは、時
刻k−2,k−1でのパスが決定されるので、k−2,
k−1でのデータを復号することができる。この復号値
は時刻k−2では従来技術における時刻k−1での復号
値(リードデータrd1)と同様の方法となる。すなわ
ち、従来技術においては、式(65)からk−2での値rd
eは式(66)となる。
ttern7について説明する。この4つのパターンでは、時
刻k−2,k−1でのパスが決定されるので、k−2,
k−1でのデータを復号することができる。この復号値
は時刻k−2では従来技術における時刻k−1での復号
値(リードデータrd1)と同様の方法となる。すなわ
ち、従来技術においては、式(65)からk−2での値rd
eは式(66)となる。
【0079】
【数16】
【0080】
【数17】
【0081】時刻k−1での値rdoは、k−2,k−
1の時点のパスが決まっていることから時刻k−1での
状態が決定され、yk-1,ykからk−1でのβ′,
yp′を決めて計算することができる。すなわち、式(6
7)のようになるので、式(68)となり、基本的にはrde
と同様となる。
1の時点のパスが決まっていることから時刻k−1での
状態が決定され、yk-1,ykからk−1でのβ′,
yp′を決めて計算することができる。すなわち、式(6
7)のようになるので、式(68)となり、基本的にはrde
と同様となる。
【0082】
【数18】
【0083】
【数19】
【0084】この時、ポインタ用のカウンタは先行ポイ
ンタppe=0となり、後行ポインタppo=0とな
る。
ンタppe=0となり、後行ポインタppo=0とな
る。
【0085】次に、pattern3,pattern4について説明す
る。この2つのパターンでは時刻k−2までのパスは決
定されるが、k−1では決定されない。このためk−2
でのデータ復号はできるがk−1での復号が出来ない。
しかし、時刻kでの遷移パターンが前記式(12)のpatter
n2のようなパターンであるので時刻kでの復号はでき
る。したがって、復号値は時刻k−2では前述したrd
e、時刻kでは”1”となる。なお、この時のポインタ
はk−1でのデータが復号されないためppe=0,p
po=1となる。pattern4では、時刻k−2,k−1共
にパスが決定できない。しかし、パスの遷移パターンが
前記式(12)のpattern2のようなパターンであるので、時
刻k−1,kでのデータの復号はできる。復号値は共
に”1”である。この時のポインタはppe,ppo共
に1つカウントアップされる。
る。この2つのパターンでは時刻k−2までのパスは決
定されるが、k−1では決定されない。このためk−2
でのデータ復号はできるがk−1での復号が出来ない。
しかし、時刻kでの遷移パターンが前記式(12)のpatter
n2のようなパターンであるので時刻kでの復号はでき
る。したがって、復号値は時刻k−2では前述したrd
e、時刻kでは”1”となる。なお、この時のポインタ
はk−1でのデータが復号されないためppe=0,p
po=1となる。pattern4では、時刻k−2,k−1共
にパスが決定できない。しかし、パスの遷移パターンが
前記式(12)のpattern2のようなパターンであるので、時
刻k−1,kでのデータの復号はできる。復号値は共
に”1”である。この時のポインタはppe,ppo共
に1つカウントアップされる。
【0086】以上をまとめると、次のように表すことが
できる。
できる。
【0087】
【数20】
【0088】上述したことを実現する具体的な回路とし
ては、図1〜図2のような構成が考えられる。なお、例
えば前記図4の構成によってデータ(ゾースデータ)
が、前記記録媒体104へ前記図12に示したように記
録され、その後、当該記録媒体104から再生された再
生データを復号化する、本発明の図1〜図2の構成から
なるビタビ復号器での復号化の様子は、図3に示すよう
になる。
ては、図1〜図2のような構成が考えられる。なお、例
えば前記図4の構成によってデータ(ゾースデータ)
が、前記記録媒体104へ前記図12に示したように記
録され、その後、当該記録媒体104から再生された再
生データを復号化する、本発明の図1〜図2の構成から
なるビタビ復号器での復号化の様子は、図3に示すよう
になる。
【0089】本発明の図1に示すビタビ復号器の差動メ
トリック演算部の端子1には、前記図4と同様にして記
録媒体104の一例である磁気テープ上に記録された前
記図12に示したような磁化パターンが再生ヘッドにて
再生され、さらに前記等化器106にて波形等化されて
得られた図3に示すようなPR(1,1)の等化波形を、前
記標本化回路108にてサンプリングしたデータが供給
される。
トリック演算部の端子1には、前記図4と同様にして記
録媒体104の一例である磁気テープ上に記録された前
記図12に示したような磁化パターンが再生ヘッドにて
再生され、さらに前記等化器106にて波形等化されて
得られた図3に示すようなPR(1,1)の等化波形を、前
記標本化回路108にてサンプリングしたデータが供給
される。
【0090】ここで、図1の構成は、端子1を介した図
3のPR(1,1)の等化波形がサンプリングされたデータ
を、データyk-1及びデータykとして記憶するレジスタ
2及び3と、上記レジスタ2及び3からのデータyk-1
とデータykを加算する加算器14と、加算器14の加
算データと識別値としてのグランドレベル(0)とを比
較するコンパレータ15と、当該コンパレータ15の出
力に応じて選択スイッチ18が選択した識別値としての
+1又は−1と上記加算器14の加算データとを比較す
るコンパレータ17と、上記コンパレータ17と15の
出力データの排他的論理和演算を行うEXOR回路20
とを有している。また、図1の構成は、上記レジスタ2
からのデータデータyk-1とレジスタ3からのデータyp
とを加算する加算器13と、当該加算器13の加算デー
タとグランドレベル(0)との比較、或いは+1又は−
1との比較を行うコンパレータ24と、レジスタ3のデ
ータykからレジスタ7のデータypを引いた差データと
グランドレベル(0)との比較、或いは+1又は−1と
の比較を行うコンパレータ23と、上記コンパレータ2
3と24の出力データの否定排他的論理和演算を行う論
理回路26とを有している。さらに、図1の構成には、
コンパレータ15の出力データとレジスタ11に記憶さ
れているデータβとの排他的論理和演算を行うEXOR
回路19と、レジスタ2の出力を反転するインバータ4
と、コンパレータ15の出力を反転するインバータ(N
OT回路)8と、レジスタ7への入力を切り換える選択
スイッチ5及び6と、レジスタ11への入力を切り換え
る選択スイッチ9及び10と、レジスタ11のデータβ
に応じてコンパレータ23,24での比較基準としての
+1又は−1の値を設定するための選択スイッチ18
と、EXOR回路19の出力データに応じてコンパレー
タ23,24での比較基準としてのグランドレベル
(0)の値を設定するための選択スイッチ21,22
と、コンパレータ24の出力データとレジスタ11のデ
ータβとの否定排他的論理和演算を行う論理回路25
と、コンパレータ23の出力データとコンパレータ15
の出力データとの排他的論理和演算を行うEXOR回路
27と、コンパレータ24の出力データとコンパレータ
15の出力データとの排他的論理和演算を行うEXOR
回路28と、論理回路26の出力データとEXOR回路
20の出力データとの論理積演算を行うAND回路29
と、EXOR回路27の出力データとEXOR回路20
の出力データとの論理積演算を行うAND回路30とを
も有してなるものである。なお、初期状態のときのレジ
スタ7及びレジスタ11は、予め設定された所定の初期
値が記憶されている。
3のPR(1,1)の等化波形がサンプリングされたデータ
を、データyk-1及びデータykとして記憶するレジスタ
2及び3と、上記レジスタ2及び3からのデータyk-1
とデータykを加算する加算器14と、加算器14の加
算データと識別値としてのグランドレベル(0)とを比
較するコンパレータ15と、当該コンパレータ15の出
力に応じて選択スイッチ18が選択した識別値としての
+1又は−1と上記加算器14の加算データとを比較す
るコンパレータ17と、上記コンパレータ17と15の
出力データの排他的論理和演算を行うEXOR回路20
とを有している。また、図1の構成は、上記レジスタ2
からのデータデータyk-1とレジスタ3からのデータyp
とを加算する加算器13と、当該加算器13の加算デー
タとグランドレベル(0)との比較、或いは+1又は−
1との比較を行うコンパレータ24と、レジスタ3のデ
ータykからレジスタ7のデータypを引いた差データと
グランドレベル(0)との比較、或いは+1又は−1と
の比較を行うコンパレータ23と、上記コンパレータ2
3と24の出力データの否定排他的論理和演算を行う論
理回路26とを有している。さらに、図1の構成には、
コンパレータ15の出力データとレジスタ11に記憶さ
れているデータβとの排他的論理和演算を行うEXOR
回路19と、レジスタ2の出力を反転するインバータ4
と、コンパレータ15の出力を反転するインバータ(N
OT回路)8と、レジスタ7への入力を切り換える選択
スイッチ5及び6と、レジスタ11への入力を切り換え
る選択スイッチ9及び10と、レジスタ11のデータβ
に応じてコンパレータ23,24での比較基準としての
+1又は−1の値を設定するための選択スイッチ18
と、EXOR回路19の出力データに応じてコンパレー
タ23,24での比較基準としてのグランドレベル
(0)の値を設定するための選択スイッチ21,22
と、コンパレータ24の出力データとレジスタ11のデ
ータβとの否定排他的論理和演算を行う論理回路25
と、コンパレータ23の出力データとコンパレータ15
の出力データとの排他的論理和演算を行うEXOR回路
27と、コンパレータ24の出力データとコンパレータ
15の出力データとの排他的論理和演算を行うEXOR
回路28と、論理回路26の出力データとEXOR回路
20の出力データとの論理積演算を行うAND回路29
と、EXOR回路27の出力データとEXOR回路20
の出力データとの論理積演算を行うAND回路30とを
も有してなるものである。なお、初期状態のときのレジ
スタ7及びレジスタ11は、予め設定された所定の初期
値が記憶されている。
【0091】すなわちこの図1の端子1には、図3に示
すPR(1,1)の等化波形がサンプリングされたデータが
供給され、このデータが図3のデータyk及びyk-1とし
てレジスタ2及び3に記憶される。これらレジスタ2,
3のデータyk及びyk-1は、図3に示すように加算器1
4にて加算(yk+yk-1)される。
すPR(1,1)の等化波形がサンプリングされたデータが
供給され、このデータが図3のデータyk及びyk-1とし
てレジスタ2及び3に記憶される。これらレジスタ2,
3のデータyk及びyk-1は、図3に示すように加算器1
4にて加算(yk+yk-1)される。
【0092】当該加算器14の出力(yk+yk-1)は、
図3に示すようにコンパレータ15にてグランドレベル
(0)と大小比較(yk+yk-1<0)がなされ、その比
較結果が当該コンパレータ15から出力される。また、
上記加算器14の出力は、図3に示すように当該コンパ
レータ15の出力に応じて選択スイッチ18が選択した
+1又は−1とコンパレータ17にて比較(yk+yk-1
<±1)され、その比較結果が当該コンパレータ17か
ら出力される。これらコンパレータ15及び17の出力
データはEXOR回路20にて排他的論理和演算され
る。
図3に示すようにコンパレータ15にてグランドレベル
(0)と大小比較(yk+yk-1<0)がなされ、その比
較結果が当該コンパレータ15から出力される。また、
上記加算器14の出力は、図3に示すように当該コンパ
レータ15の出力に応じて選択スイッチ18が選択した
+1又は−1とコンパレータ17にて比較(yk+yk-1
<±1)され、その比較結果が当該コンパレータ17か
ら出力される。これらコンパレータ15及び17の出力
データはEXOR回路20にて排他的論理和演算され
る。
【0093】EXOR回路20では、上記コンパレータ
17の出力(yk+yk-1<±1の比較結果による0また
は1のデータ)と、コンパレータ15の出力(yk+y
k-1<0の比較結果による0または1のデータ)との排
他的論理和が図3に示すように求められ、その結果がA
ND回路29,30に送られる。
17の出力(yk+yk-1<±1の比較結果による0また
は1のデータ)と、コンパレータ15の出力(yk+y
k-1<0の比較結果による0または1のデータ)との排
他的論理和が図3に示すように求められ、その結果がA
ND回路29,30に送られる。
【0094】また、EXOR回路19では、レジスタ1
1からのデータβと上記コンパレータ15の出力(yk
+yk-1<0の比較結果による0または1のデータ)と
の排他的論理和が図3に示すように求められ、その結果
が切換制御信号として選択スイッチ21,22に送られ
る。
1からのデータβと上記コンパレータ15の出力(yk
+yk-1<0の比較結果による0または1のデータ)と
の排他的論理和が図3に示すように求められ、その結果
が切換制御信号として選択スイッチ21,22に送られ
る。
【0095】一方、レジスタ2のデータyk-1は、図3
に示すように加算器13にてレジスタ7からのデータy
pと加算(yp+yk-1)され、この加算出力(yp+y
k-1)がコンパレータ24に送られる。このコンパレー
タ24では、図3に示すように上記EXOR回路19の
出力データに応じて選択スイッチ21で選択されたグラ
ンドレベル(0)と上記加算器13の加算出力(yp+
yk-1)との大小比較(yp+yk-1<0)、或いは上記
レジスタ11のデータβ及び上記EXOR回路19の出
力データに応じて選択スイッチ18及び21で選択され
た+1又は−1と上記加算器13の加算出力(yp+y
k-1)との大小比較(yp+yk-1<±1)がなされ、そ
の比較結果が当該コンパレータ24から出力される。
に示すように加算器13にてレジスタ7からのデータy
pと加算(yp+yk-1)され、この加算出力(yp+y
k-1)がコンパレータ24に送られる。このコンパレー
タ24では、図3に示すように上記EXOR回路19の
出力データに応じて選択スイッチ21で選択されたグラ
ンドレベル(0)と上記加算器13の加算出力(yp+
yk-1)との大小比較(yp+yk-1<0)、或いは上記
レジスタ11のデータβ及び上記EXOR回路19の出
力データに応じて選択スイッチ18及び21で選択され
た+1又は−1と上記加算器13の加算出力(yp+y
k-1)との大小比較(yp+yk-1<±1)がなされ、そ
の比較結果が当該コンパレータ24から出力される。
【0096】また、レジスタ3のデータykは、図3に
示すように減算器12にてレジスタ7からのデータyp
と引き算(−yp+yk)され、この減算出力(−yp+
yk)がコンパレータ23に送られる。このコンパレー
タ23では、図3に示すように上記EXOR回路19の
出力データに応じて選択スイッチ22で選択されたグラ
ンドレベル(0)と上記減算器12の減算出力(−yp
+yk)との大小比較(−yp+yk<0)、或いは上記
レジスタ11のデータβ及び上記EXOR回路19の出
力データに応じて選択スイッチ18及び22で選択され
た+1又は−1と上記減算器12の減算出力(−yp+
yk)との大小比較(−yp+yk<±1)がなされ、そ
の比較結果が当該コンパレータ23から出力される。
示すように減算器12にてレジスタ7からのデータyp
と引き算(−yp+yk)され、この減算出力(−yp+
yk)がコンパレータ23に送られる。このコンパレー
タ23では、図3に示すように上記EXOR回路19の
出力データに応じて選択スイッチ22で選択されたグラ
ンドレベル(0)と上記減算器12の減算出力(−yp
+yk)との大小比較(−yp+yk<0)、或いは上記
レジスタ11のデータβ及び上記EXOR回路19の出
力データに応じて選択スイッチ18及び22で選択され
た+1又は−1と上記減算器12の減算出力(−yp+
yk)との大小比較(−yp+yk<±1)がなされ、そ
の比較結果が当該コンパレータ23から出力される。
【0097】これらコンパレータ23の出力(−yp+
yk<0または−yp+yk<±1の比較結果のデータ)
と、コンパレータ24の出力(yp+yk-1<0またはy
p+yk-1<±1の比較結果のデータ)は、論理回路26
にて否定排他的論理和演算され、さらにAND回路29
にてEXOR回路20の出力データと論理積演算され
て、その結果が端子32からデータxxとして出力され
る。
yk<0または−yp+yk<±1の比較結果のデータ)
と、コンパレータ24の出力(yp+yk-1<0またはy
p+yk-1<±1の比較結果のデータ)は、論理回路26
にて否定排他的論理和演算され、さらにAND回路29
にてEXOR回路20の出力データと論理積演算され
て、その結果が端子32からデータxxとして出力され
る。
【0098】また、EXOR回路27では、上記コンパ
レータ23の出力(−yp+yk<0または−yp+yk<
±1の比較結果のデータ)と、コンパレータ15の出力
(yk+yk-1<0の比較結果のデータ)との排他的論理
和が図3に示すように求められ、その結果がAND回路
30にてEXOR回路20の出力データと論理積演算さ
れて、その結果が端子33からデータxとして出力され
る。
レータ23の出力(−yp+yk<0または−yp+yk<
±1の比較結果のデータ)と、コンパレータ15の出力
(yk+yk-1<0の比較結果のデータ)との排他的論理
和が図3に示すように求められ、その結果がAND回路
30にてEXOR回路20の出力データと論理積演算さ
れて、その結果が端子33からデータxとして出力され
る。
【0099】さらに、EXOR回路28では、上記コン
パレータ24の出力(yp+yk-1<0またはyp+yk-1
<±1の比較結果のデータ)と、コンパレータ15の出
力(yk+yk-1<0の比較結果のデータ)との排他的論
理和が図3に示すように求められ、その結果が端子34
からリードデータrdoとして出力される。
パレータ24の出力(yp+yk-1<0またはyp+yk-1
<±1の比較結果のデータ)と、コンパレータ15の出
力(yk+yk-1<0の比較結果のデータ)との排他的論
理和が図3に示すように求められ、その結果が端子34
からリードデータrdoとして出力される。
【0100】またさらに,論理回路25では、上記コン
パレータ24の出力(yp+yk-1<0またはyp+yk-1
<±1の比較結果のデータ)と、レジスタ11からのデ
ータβとの否定排他的論理和演算が図3に示すように求
められ、その結果が端子31からリードデータrdeと
して出力される。
パレータ24の出力(yp+yk-1<0またはyp+yk-1
<±1の比較結果のデータ)と、レジスタ11からのデ
ータβとの否定排他的論理和演算が図3に示すように求
められ、その結果が端子31からリードデータrdeと
して出力される。
【0101】選択スイッチ5は、上記AND回路30か
らのデータxに応じて、前記インバータ4にて反転され
たレジスタ2からのデータyk-1か、またはレジスタ3
からのデータykの何れかを選択する。選択スイッチ6
は、上記AND回路29からのデータxxに応じて、上
記選択スイッチ5の出力か、または、レジスタ7に記憶
されたデータypの何れかを選択し、この選択スイッチ
6の出力がデータypとして上記レジスタ7に記憶され
る。
らのデータxに応じて、前記インバータ4にて反転され
たレジスタ2からのデータyk-1か、またはレジスタ3
からのデータykの何れかを選択する。選択スイッチ6
は、上記AND回路29からのデータxxに応じて、上
記選択スイッチ5の出力か、または、レジスタ7に記憶
されたデータypの何れかを選択し、この選択スイッチ
6の出力がデータypとして上記レジスタ7に記憶され
る。
【0102】また、選択スイッチ9は、上記AND回路
30からのデータxに応じて、前記コンパレータ15か
らの出力データ(yk+yk-1<0の比較結果のデータ)
か、または当該コンパレータ15の出力データが前記イ
ンバータ8にて反転されたデータの何れかを選択する。
選択スイッチ10は、上記AND回路29からのデータ
xxに応じて、上記選択スイッチ9の出力か、または、
レジスタ11に記憶されたデータβの何れかを選択し、
この選択スイッチ10の出力がデータβとして上記レジ
スタ11に記憶される。
30からのデータxに応じて、前記コンパレータ15か
らの出力データ(yk+yk-1<0の比較結果のデータ)
か、または当該コンパレータ15の出力データが前記イ
ンバータ8にて反転されたデータの何れかを選択する。
選択スイッチ10は、上記AND回路29からのデータ
xxに応じて、上記選択スイッチ9の出力か、または、
レジスタ11に記憶されたデータβの何れかを選択し、
この選択スイッチ10の出力がデータβとして上記レジ
スタ11に記憶される。
【0103】次に、図1の端子33から出力されたデー
タxは図2の端子50に、図1の端子31から出力され
たリードデータrdeは図2の端子51に、図1の端子
34から出力されたリードデータrdoは図2の端子5
2に、図1の端子33から出力されたデータxxは図2
の端子53に供給される。
タxは図2の端子50に、図1の端子31から出力され
たリードデータrdeは図2の端子51に、図1の端子
34から出力されたリードデータrdoは図2の端子5
2に、図1の端子33から出力されたデータxxは図2
の端子53に供給される。
【0104】上記端子50に入力されたデータxは、3
ビットカウンタ65の入力端子に供給されると共に、イ
ンバータ62にて反転されて3ビットカウンタ63の入
力端子にも供給される。また、上記端子53に供給され
たデータxxは、3ビットカウンタ63,65のロード
端子に入力される。
ビットカウンタ65の入力端子に供給されると共に、イ
ンバータ62にて反転されて3ビットカウンタ63の入
力端子にも供給される。また、上記端子53に供給され
たデータxxは、3ビットカウンタ63,65のロード
端子に入力される。
【0105】上記3ビットカウンタ63からの3ビット
出力は、デコーダ64にて8ビットにデコードされて偶
数パスメモリのポインタデータppe0〜ppe7とし
て出力され、上記3ビットカウンタ65からの3ビット
出力は、デコーダ66にて8ビットにデコードされて奇
数パスメモリのポインタデータppo0〜ppo7とし
て出力される。
出力は、デコーダ64にて8ビットにデコードされて偶
数パスメモリのポインタデータppe0〜ppe7とし
て出力され、上記3ビットカウンタ65からの3ビット
出力は、デコーダ66にて8ビットにデコードされて奇
数パスメモリのポインタデータppo0〜ppo7とし
て出力される。
【0106】すなわち、上記インバータ62、3ビット
カウンタ63及び65、デコーダ64及び66にて、ビ
タビ復号器のデータ復号部が構成されている。
カウンタ63及び65、デコーダ64及び66にて、ビ
タビ復号器のデータ復号部が構成されている。
【0107】また、この図2の構成のうちパスメモリ部
は、それぞれ9個のフリップフロップ560〜568及び
フリップフロップ590〜598を備え、フリップフロッ
プ560〜568には、上記データxxとデータxのOR
回路54による論理和出力、又はデコーダ64から端子
570〜577を介して供給された偶数パスメモリのポイ
ンタデータppe0〜ppe7に応じてそれぞれ切り換
えられる選択スイッチ550〜558にて切り換えられた
データが入力され、また、フリップフロップ590〜5
98には、上記データxx、又はデコーダ66から端子
600〜607を介して供給された奇数パスメモリのポイ
ンタデータppo0〜ppo7に応じてそれぞれ切り換
えられる選択スイッチ580〜588にて切り換えられた
データが入力される。
は、それぞれ9個のフリップフロップ560〜568及び
フリップフロップ590〜598を備え、フリップフロッ
プ560〜568には、上記データxxとデータxのOR
回路54による論理和出力、又はデコーダ64から端子
570〜577を介して供給された偶数パスメモリのポイ
ンタデータppe0〜ppe7に応じてそれぞれ切り換
えられる選択スイッチ550〜558にて切り換えられた
データが入力され、また、フリップフロップ590〜5
98には、上記データxx、又はデコーダ66から端子
600〜607を介して供給された奇数パスメモリのポイ
ンタデータppo0〜ppo7に応じてそれぞれ切り換
えられる選択スイッチ580〜588にて切り換えられた
データが入力される。
【0108】上述した本発明のビタビ復号器の構成例と
前述した従来技術のビタビ復号器の構成とを比較する
と、本発明の構成例は、2標本点分のデータを一度に処
理するため、従来の1標本点毎の処理に比べてクロック
レートは半分にすることができる。
前述した従来技術のビタビ復号器の構成とを比較する
と、本発明の構成例は、2標本点分のデータを一度に処
理するため、従来の1標本点毎の処理に比べてクロック
レートは半分にすることができる。
【0109】すなわち、通常ビタビ復号器には、独特の
ACSループと呼ばれるループが存在する。このループ
内の演算は1タイムスロットルで終了しなければなら
ず、これがクリティカルパスとなり情報速度を上げる上
でも制限となっていたので、本発明のビタビ復号器で
は、従来、1タイムスロットルで1回であったループ内
での演算を複数回行うことにより、ビタビ復号器内に存
在するACSループ部分の1回の演算に許される時間が
長くなって、ビタビ復号器全体の動作速度の上限が高く
なり、結果として従来より高速な速度情報を記録又は伝
送可能としている。また、図1の図中波線枠内の部分は
ループ内に組み込まれていないため、この部分はフリッ
プフロップを入れて演算を一度切ることができる。この
ためループ内でのクリティカルパスとしては従来の構成
と略々同ゲート遅延量となる。したがって、情報速度
(転送レート)としては従来の略々2倍の速度を実現す
ることが可能となる。
ACSループと呼ばれるループが存在する。このループ
内の演算は1タイムスロットルで終了しなければなら
ず、これがクリティカルパスとなり情報速度を上げる上
でも制限となっていたので、本発明のビタビ復号器で
は、従来、1タイムスロットルで1回であったループ内
での演算を複数回行うことにより、ビタビ復号器内に存
在するACSループ部分の1回の演算に許される時間が
長くなって、ビタビ復号器全体の動作速度の上限が高く
なり、結果として従来より高速な速度情報を記録又は伝
送可能としている。また、図1の図中波線枠内の部分は
ループ内に組み込まれていないため、この部分はフリッ
プフロップを入れて演算を一度切ることができる。この
ためループ内でのクリティカルパスとしては従来の構成
と略々同ゲート遅延量となる。したがって、情報速度
(転送レート)としては従来の略々2倍の速度を実現す
ることが可能となる。
【0110】さらに、ハードウェア構成としてコンパレ
ータ、加算器及びパスメモリ用のカウンタがそれぞれ2
倍となっているが、実際には論理合成等の手法により、
回路の共有化が可能なので、3割程度の増加にとどめら
れる。
ータ、加算器及びパスメモリ用のカウンタがそれぞれ2
倍となっているが、実際には論理合成等の手法により、
回路の共有化が可能なので、3割程度の増加にとどめら
れる。
【0111】また逆に、同じ情報速度で比較した場合、
本発明の構成は回路規模が従来構成の3割増しにもかか
わらず、動作クロックが半分になるため、消費電力の面
でも有利になる。
本発明の構成は回路規模が従来構成の3割増しにもかか
わらず、動作クロックが半分になるため、消費電力の面
でも有利になる。
【0112】すなわち、高速化のため複雑化したループ
内の演算によるハードウェアの増加は、動作速度の向上
分に比べて格段に抑えられ、情報速度を従来と同じ速度
で使用した場合、ループ部の演算速度を低くすることが
できるため、低消費電力化にもつながり、LSI化も容
易となる。
内の演算によるハードウェアの増加は、動作速度の向上
分に比べて格段に抑えられ、情報速度を従来と同じ速度
で使用した場合、ループ部の演算速度を低くすることが
できるため、低消費電力化にもつながり、LSI化も容
易となる。
【0113】
【発明の効果】以上の説明で明らかなように、本発明の
ビタビ復号方法及びビタビ復号器においては、2nの標
本点おきの標本値を取り込み、この2nの各標本値に所
定の演算を施し、その演算結果と所定の識別値とに基づ
いて状態遷移のパスを決定することにより、すなわち、
従来1タイムスロットルで1回であったループ内での演
算を複数回行うことにより、従来技術に比べて情報速度
を向上し、なおかつハードウェアの増加を抑えることが
可能となっている。
ビタビ復号方法及びビタビ復号器においては、2nの標
本点おきの標本値を取り込み、この2nの各標本値に所
定の演算を施し、その演算結果と所定の識別値とに基づ
いて状態遷移のパスを決定することにより、すなわち、
従来1タイムスロットルで1回であったループ内での演
算を複数回行うことにより、従来技術に比べて情報速度
を向上し、なおかつハードウェアの増加を抑えることが
可能となっている。
【図1】本発明のビタビ復号器の差動メトリック演算部
の構成を示す回路図である。
の構成を示す回路図である。
【図2】本発明のビタビ復号器のデータ復号部及びパス
メモリ部の構成を示す回路図である。
メモリ部の構成を示す回路図である。
【図3】本発明のビタビ復号器の動作説明に用いる図で
ある。
ある。
【図4】ビタビ復号器を適用したデータ記録再生装置の
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図5】パーシャルレスポンス(1,1)を適用した伝
送システムの等化回路を示すブロック回路図である。
送システムの等化回路を示すブロック回路図である。
【図6】パーシャルレスポンス(1,1)の状態遷移図
である。
である。
【図7】パーシャルレスポンス(1,1)のトレリス線
図である。
図である。
【図8】パーシャルレスポンス(1,1)の再生分布を
示す図である。
示す図である。
【図9】従来技術のビタビ復号器の差動メトリック部の
構成を示す回路図である。
構成を示す回路図である。
【図10】従来技術のデータ復号部の構成を示す回路図
である。
である。
【図11】従来技術のパスメモリ部の具体的構成を示す
回路図である。
回路図である。
【図12】図4のデータ記録再生装置の各部の波形及び
磁気テープ上の磁化パターンを示す図である。
磁気テープ上の磁化パターンを示す図である。
【図13】従来技術のビタビ復号器の動作説明に用いる
図である。
図である。
2,3,7,11 レジスタ 4,8 インバータ 5,6,9,10,16,18,21,22 選択スイ
ッチ 12 減算器 14,13 加算器 15,17,23,24 コンパレータ 19,20,27,28 EXOR回路 25,26 論理回路 29,30 AND回路
ッチ 12 減算器 14,13 加算器 15,17,23,24 コンパレータ 19,20,27,28 EXOR回路 25,26 論理回路 29,30 AND回路
Claims (4)
- 【請求項1】 2状態のステートメトリックを基に最適
にパスを決定してデータを復号するビタビ復号方法にお
いて、 2n(nは1以上の整数)の標本点おきの標本値を取り
込み、 上記取り込んだ上記2nの各標本値に所定の演算を施
し、 上記所定の演算結果と所定の識別値とに基づいて状態遷
移のパスを決定することを特徴とするビタビ復号方法。 - 【請求項2】 上記2状態のステートメトリックの差を
求め、 当該差のステートメトリックを基に最適にパスを決定す
ることを特徴とする請求項1記載のビタビ復号方法。 - 【請求項3】 2状態のステートメトリックを基に最適
にパスを決定してデータを復号するビタビ復号器におい
て、 2n(nは1以上の整数)の標本点おきの標本値を取り
込む標本値取り込み手段と、 上記取り込んだ上記2nの各標本値に所定の演算を施す
演算手段と、 上記所定の演算結果と所定の識別値とに基づいて状態遷
移のパスを決定するパス決定手段とを有することを特徴
とするビタビ復号器。 - 【請求項4】 上記2状態のステートメトリックの差を
求める差分演算手段を備え、 上記パス決定手段は、当該差のステートメトリックを基
に最適にパスを決定することを特徴とする請求項3記載
のビタビ復号器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8010367A JPH09205373A (ja) | 1996-01-24 | 1996-01-24 | ビタビ復号方法及びビタビ復号器 |
US08/786,209 US5946329A (en) | 1996-01-24 | 1997-01-21 | Viterbi decoding method and viterbi decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8010367A JPH09205373A (ja) | 1996-01-24 | 1996-01-24 | ビタビ復号方法及びビタビ復号器 |
Publications (1)
Publication Number | Publication Date |
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JPH09205373A true JPH09205373A (ja) | 1997-08-05 |
Family
ID=11748199
Family Applications (1)
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---|---|---|---|
JP8010367A Pending JPH09205373A (ja) | 1996-01-24 | 1996-01-24 | ビタビ復号方法及びビタビ復号器 |
Country Status (2)
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US (1) | US5946329A (ja) |
JP (1) | JPH09205373A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1996-01-24 JP JP8010367A patent/JPH09205373A/ja active Pending
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1997
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Also Published As
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050301 |