JPH09205373A

JPH09205373A - ビタビ復号方法及びビタビ復号器

Info

Publication number: JPH09205373A
Application number: JP8010367A
Authority: JP
Inventors: Toshihiko Hirose; 俊彦広瀬; Hiroyuki Ino; 浩幸井野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-01-24
Filing date: 1996-01-24
Publication date: 1997-08-05
Also published as: US5946329A

Abstract

(57)【要約】【課題】従来のビタビ復号器に比して、より高速な動
作を可能にする。【解決手段】２状態のステートメトリックを基に最適
にパスを決定してデータを復号するビタビ復号器であ
り、２つのサンプルデータを取り込むためのレジスタ
２，３と、このレジスタ２，３に取り込んだ２つのサン
プルデータを加算する加算器１４と、この加算結果と識
別値（−１，０，１）の比較によってそれぞれの状態遷
移のパスを決定する加算器１４以降の構成とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２状態のステート
メトリックを基に最適にパスを決定してデータを復号す
るビタビ復号方法及びビタビ復号器に関する。

【０００２】

【従来の技術】いわゆるパーシャルレスポンスや畳み込
み符号に対する最尤復号方式（Maximum Likehod Decodi
ng）として、ビタビ復号（Viterbi decoding）が知られ
ている。ビタビ復号は、伝送路等で生じるランダムエラ
ーに対するエラー訂正能力が高くデータの記録再生系で
はパーシャルレスポンスと組み合わせられて、例えば磁
気記録再生装置等に用いられる。一方、データ通信系で
は、ビタビ復号化は、畳み込み符号の復号化方法とし
て、例えば衛星通信等への実用化が進められている。

【０００３】ここで、制御可能な符号間干渉を許容し、
伝送効率を高めたパーシャルレスポンスとビタビ復号を
組み合わせた一般的なデータの記録再生装置について説
明する。

【０００４】図４に示すように、変調器１０１は、例え
ば８−１０変調等の記録媒体１０４へのデータの記録に
適した変調を行う変調器であり、端子１７１を介し、情
報系列として入力されるデータ（以下、単に情報系列と
いう。）を変調系列ｘt （ｔ＝０、１、２・・・）に変
換する。

【０００５】プリコーダ１０２は、パーシャルレスポン
スにおけるプリコーダであり、変調系列ｘt を所定の符
号則に基づいて符号化して、中間系列ｙt を生成する。
そして、この中間系列ｙt は、記録アンプ１０３を介し
て記録ヘッドに送られ、この記録ヘッドによって記録媒
体１０４に記録される。かくして、端子１７１を介して
入力されたデータ（情報系列）が記録媒体１０４に記録
されることになる。

【０００６】再生ヘッドにより上記記録媒体１０４から
再生された再生信号は、再生アンプ１０５によって増幅
されて等化器１０６に送られる。この等化器１０６は、
再生信号の波形等化を行い、伝送路出力Ｚを出力する。

【０００７】フェイズロックドループ（以下、ＰＬＬ：
Phase Locked Loop という。）回路１０７は、記録媒体
１０４等からなる伝送路の出力Ｚからクロック成分を抽
出する。すなわち再生信号に同期したクロックを生成す
る。

【０００８】標本化回路１０８は、ＰＬＬ回路１０７か
らのクロックに基づいて、伝送路出力Ｚをサンプリング
してデータに変換し、得られる標本系列ｚt をビタビ復
号器１０９に供給する。ビタビ復号器１０９は、この標
本系列ｚt に対してビタビ復号を施し、記録系の変調器
１０１の出力に相当する変調系列ｘt を再生する。

【０００９】復調器１１０は、記録系の変調器１０１に
対応したものであり、変調系列ｘtを復調して、元の情
報系列を再生し、この情報系列が復調系列として、端子
１７２を介して出力される。かくして、記録媒体１０４
からデータが再生されることになる。

【００１０】つぎに、パーシャルレスポンスをいわゆる
パーシャルレスポンス（１，１）（以下、ＰＲ(1,1)と
する。）としたときの伝送システムについて説明する。

【００１１】ＰＲ(1,1)を適用した伝送システムは、図
５に示す等価回路で表すことができる。

【００１２】具体的には、この伝送システムは、その送
信系として、ＰＲ(1,1)に対するプリコーダを備え、こ
のプリコーダは、排他的論理和回路（以下、ＥＸＯＲ回
路という。）１２１と、該ＥＸＯＲ回路１２１の出力で
ある中間系列ｙt を遅延してＥＸＯＲ回路１２１に供給
する遅延器１２２とから構成される。

【００１３】そして、ＥＸＯＲ回路１２１は、端子１７
３を介して、例えば上述の図４に示す変調器１０１から
供給される変調系列ｘt と、遅延器１２２で１サンプリ
ング時間遅延された中間系列ｙt との排他的論理和を求
める。すなわち、ＥＸＯＲ回路１２１と遅延器１２２か
ら構成されるプリコーダは、法２の加算器（Mod2加算
器）として機能し、変調系列ｘt を法２の加算すること
により、中間系列ｙt を生成し、この中間系列ｙt を伝
送路に出力する。

【００１４】ＰＲ(1,1)に対する伝送路は、中間系列ｙt
を遅延する遅延器１２３と、中間系列ｙt と遅延器１
２３で遅延された中間系列ｙt を加算する加算器１２４
とから構成される回路と等価であり、遅延器１２３は、
ＥＸＯＲ回路１２１からの中間系列ｙt を１サンプリン
グ時間遅延し、加算器１２４は、中間系列ｙt と遅延さ
れた中間系列ｙt を加算して、伝送路出力Ｚを出力す
る。

【００１５】そして、Ｍｏｄ加算器１２５は受信系とし
て、伝送路出力Ｚを法２の加算をすることにより、変調
系列ｘｔを再生し、この変調系列ｘｔを端子１７４を介
して出力する。

【００１６】ここで、ＥＸＯＲ回路１２１乃至加算器１
２４から構成される回路（以下、ＰＲ(1,1)回路とい
う。）の動作は、図６に示す状態遷移図で表すことがで
きる。

【００１７】すなわち、図６は上記ＰＲ(1,1)の状態遷
移図を表しており、この図６の状態遷移図において、ｌ
₀₀は状態Ｓ０にある時に情報源として”０”が入力され
れば−１を出力して状態Ｓ０に移ることを示し、ｌ₀₁は
状態Ｓ０にある時に情報源として”１”が入力されれば
０を出力して状態Ｓ１に移ることを、ｌ₁₀は状態Ｓ１に
ある時に情報源として”０”が入力されれば＋１を出力
して状態Ｓ１に移ることを、ｌ₁₁は状態Ｓ１にある時に
情報源として”１”が入力されれば０を出力して状態Ｓ
０に移ることを示している。

【００１８】次に、図７は、この状態推移を時間方向に
展開したトレリス線図(Trellis diagram)と呼ばれるも
のである。当該図中の状態から状態への矢印１本をブラ
ンチ（枝）、ブランチの連なりをパス、各ブランチ確か
らしさをメトリックと呼ぶ。

【００１９】ＰＲ(1,1)では、上記状態遷移図より、復
号器への入力信号が０の時に再生データが１の値をと
り、入力信号が±１のとき０の値をとる。実際の信号
は、雑音が伴い、この分布が分散σ、平均値０のガウス
分布であるとすると、ＰＲ(1,1)の再生分布は図８のよ
うになり、次の式(1)〜式(4)の確率を導くことができ
る。

【００２０】

【数１】

【００２１】なお、式(1)は状態Ｓ１で”１”を再生し
たときΔｙを検出する確率Ｐ₁₁を示し、式(2)は状態Ｓ
１で”０”を再生したときΔｙを検出する確率Ｐ₁₀を示
し、式(3)は状態Ｓ０で”１”を再生したときΔｙを検
出する確率Ｐ₀₁を示し、式(4)は状態Ｓ０で”０”を再
生したときΔｙを検出する確率Ｐ₀₀を示している。

【００２２】ここで、メトリックとして確率の負の対数
を定義する。

【００２３】ビタビ復号におけるメトリックはその絶対
値ではなく相対値の比較なので、一定値を加算乗算して
規格化することができる。それぞれの規格化メトリック
をｌ ₁₁，ｌ₁₀，ｌ₀₁，ｌ₀₀とすると、式(5)〜式(7)に示
すようになる。

【００２４】

【数２】

【００２５】ビタビアルゴリズムは、時刻ｋにおける各
々の状態について、そこに至るまでのメトリック（以
下、ステートメトリックと呼ぶ。）が最小になるように
パスを一つにしぼりながらデータを復号するものであ
る。したがって、ＰＲ(1,1)のビタビアルゴリズムで
は、図７のトレリス線図と上述した規格化メトリックか
ら時刻ｔ＝ｋにおける状態Ｓ０のステートメトリック
と、状態Ｓ１におけるステートメトリックとから式
(8)，式(9)の計算を基に最適にパスを決定しデータを復
号する。

【００２６】

【数３】

【００２７】実際の回路では、このメトリック計算を基
に最適にパスを決定してデータを復号する構成となる。

【００２８】ところで、前記式(8)，式(9)の処理を行う
構成は、加算器や乗算器を含み、回路規模としても大き
くなり、また、動作速度もあまり期待できない。

【００２９】そこで、ＰＲ(1,1)は状態数が２つしかな
いということから、次式(10)のようなメトリックの差Δ
Ｌ_k（以下、差動メトリックという。）を利用して簡単
化する。

【００３０】

【数４】

【００３１】上記式(10)を考察してみると、共通項ΔＬ
_k-1−２ｙ_kの値と±１との比較結果（式中の２つのmin
［］の中身）が各々のブランチを選択する結果となって
いる。その様子を、式(11)〜式(14)とパターン１〜パタ
ーン４（pattern1〜pattern4と表記する）のトレリス線
図に示す。

【００３２】

【数５】

【００３３】この内、pattern4は式(14)の条件より存在
せず、ＰＲ(1,1)のビタビアルゴリズムでは状態遷移は
３パターン（pattern1〜pattern3）しか有り得ないこと
になる。

【００３４】更に、残った式(11)〜式(13)をΔＬ_k＝−
２ｙ_p＋βとして変数変換すると、式(15)〜式(17)のよ
うになる。

【００３５】

【数６】

【００３６】差動メトリックの計算結果より、新たな変
数ｙ_p，βに注目して式(15)〜式(17)を変形すると、以
下の式(18)〜式(20)とpattern1〜pattern3のトレリス線
図に示すようになる。

【００３７】

【数７】

【００３８】したがって、サンプル時刻ｋ以前の変数ｙ
_p，βにより、比較的簡単な計算となり、その結果と２
つの識別値（（１，０）或いは（０，−１））との比較
だけによりパスを決定することができる。このパスの決
定によりデータが復号され、次の時刻ｋ＋１のために変
数ｙ_p、βを更新する。

【００３９】ここで、この変数ｙ_p、βについて考えて
みる。

【００４０】パスの決定は以前の状態がＳ０かＳ１かの
何れかが分かれば遷移する方向の種類が分かるので、１
度の計算で比較すべき識別値が（±１，０）の３値から
（１，０）或いは（０，−１）の２値の組み合わせだけ
でよいことになる。この以前の遷移の状態の種類を表し
ているのがβであり、ｙ_pはその時の値である。具体的
回路構成でいえば、βにより、２種類の識別値（０，
１）、（０，−１）を選択していることになる。

【００４１】次に、データ復号であるが、pattern1、pa
ttern3の場合は時刻ｋでサンプリングされたデータｙ_k
により、時刻（ｋ−１）での状態が決まるので、時刻ｋ
−１までのパスが１本化され、復号データは、その状態
遷移より（ｋ−１）までの値を決定することができる。
この場合、時刻ｋでのデータは状態が決定されていない
ので復号できない。pattern2の場合は、状態がそれぞれ
Ｓ０→Ｓ１、Ｓ１→Ｓ０の遷移となっているのはわかる
が、その前の状態が決まらずパスが１本化されない。し
たがって、ＰＲ(1,1)の状態遷移図より時刻ｋでの復号
データは”１”が復号されるが、ｋ−１での復号は行わ
れず、後でパスが１本化した時に復号できるようにpatt
ern2になる前の状態（β）と、サンプリング値（ｙ_p）
を保持し、時刻ｋ−１以降に復号されるデータをメモリ
に記憶して、次の時刻に進むことになる。時刻が進み、
pattern1、pattern3の状態遷移に決まると、保持されて
いたβにより、pattern2が出現する前の時刻（前述した
時刻ｋ−１）のデータが決定され、そこではじめて全て
の復号が終わる。したがって、このデータを保持するた
めのメモリ（パスメモリと呼ぶ）は、システム上、patt
ern2が連続して出現する以上もつように設定しておく必
要がある。

【００４２】以上の方法を実現する具体的な回路として
は、図９〜図１１のような構成が考えられる。なお、図
１２には、例えば前記図４の構成におけるデータ（ソー
スデータ）の前記記録媒体１０４への記録と当該記録さ
れたデータの再生の際の各部の波形を示している。ま
た、この図１２のように記録がなされた後に再生された
再生データを復号化する、図９〜図１１の構成からなる
ビタビ復号器における復号化の様子は、図１３に示すよ
うになる。

【００４３】先ず、図１２を用いて前記図４の構成の具
体的動作の一例を説明する。

【００４４】図４の端子１７１に、図１２に示すソース
データが入力されると、変調器１０１はこのソースデー
タを８−１０変調して、図１２に示すような８−１０変
調データを出力する。この８−１０変調データは、前記
プリコーダ１０２に送られ、ここで前記変調系列ｘt を
所定の符号則に基づいて符号化して、中間系列ｙt にな
される。具体的に言うと、このプリコーダ１０２は、入
力系列のビット情報１，０を記録媒体１０４に２つの状
態（例えば磁気テープ上のＮ極またはＳ極）に対応させ
て記録するときに、ビット情報１のときのみ状態を反転
させる方式である、いわゆるＮＲＺＩ（Non Return to
Zero Inverted）の方式を用いて、上記８−１０変調デ
ータを図１２に示すような記録信号に変換する。この記
録信号が記録アンプ１０３を介して記録ヘッドに送ら
れ、記録媒体１０４の一例としての磁気テープ上に記録
されることにより、当該磁気テープ上には図１２に示す
ような磁化パターンが形成される。この記録媒体１０４
を再生ヘッドにて再生すると、図１２のヘッド再生波形
が得られることになる。このヘッド再生波形は、再生ア
ンプ１０５を介して等化器１０６に送られ、ここで、図
１２に示すような積分等化波形に変換され、さらに図１
２及び図１３に示すようなＰＲ(1,1)の等化波形に変換
される。このＰＲ(1,1)の等化波形は、前記標本化回路
１０８にてサンプリングされた後、図９〜図１１に示す
構成を有するビタビ復号器１０９に送られる。

【００４５】ここで、図９に示す差動メトリック演算部
の構成は、端子２００を介した図１３のＰＲ(1,1)の等
化波形がサンプリングされたデータを、データｙ_kとし
て記憶するレジスタ２０１と、上記レジスタ２０１から
のデータｙ_kとレジスタ２１６に記憶されているデータ
ｙ_pとを加算する加算器２０２と、この加算器２０２か
らの出力を、識別値としての＋１又は−１と比較するコ
ンパレータ２０５及び同じく識別値としてのグランドレ
ベル（０）と比較するコンパレータ２０６と、上記コン
パレータ２０５と２０６の出力データの排他的論理和演
算を行うＥＸＯＲ回路２０７と、コンパレータ２０６の
出力データとレジスタ２１２に記憶されているデータβ
との否定排他的論理和演算を行う論理回路２０８と、レ
ジスタ２１６の出力を反転するインバータ（ＮＯＴ回
路）２１５と、コンパレータ２０６の出力を反転するイ
ンバータ（ＮＯＴ回路）２１１と、レジスタ２１２の出
力を反転するインバータ（ＮＯＴ回路）２１３と、レジ
スタ２１６への入力を切り換える選択スイッチ２１７
と、レジスタ２１２への入力を切り換える選択スイッチ
２１４と、上記コンパレータ２０５の比較基準（識別
値）としての＋１又は−１の値を設定するための選択ス
イッチ２０４とを有してなるものである。

【００４６】すなわちこの図９の端子２００には、図１
３に示すＰＲ(1,1)の等化波形がサンプリングされたデ
ータが供給され、このデータが図１３のデータｙ_kとし
てレジスタ２０１に記憶される。このレジスタ２０１の
データｙ_kは、加算器２０２にて、レジスタ２１６から
のデータｙ_pと加算（ｙ_p＋ｙ_k）される。なお、初期状
態のときのレジスタ２１６は予め設定された所定の初期
値が記憶されている。

【００４７】当該加算器２０２の出力は、図１３に示す
ようにコンパレータ２０６にてグランドレベル（０）と
大小比較（ｙ_p＋ｙ_k＜０）がなされ、その比較結果が当
該コンパレータ２０６から出力される。また、上記加算
器２０２の出力は、コンパレータ２０５にて＋１又は−
１と比較（ｙ_p＋ｙ_k＜±１）され、その比較結果が当該
コンパレータ２０５から出力される。

【００４８】ＥＸＯＲ回路２０７では、上記コンパレー
タ２０５の出力（ｙ_p＋ｙ_k＜±１の比較結果による０ま
たは１のデータ）と、コンパレータ２０６の出力（ｙ_p
＋ｙ_k＜０の比較結果による０または１のデータ）との
排他的論理和が図１３に示すように求められ、その結果
が端子２０９からデータｘとして出力されると共に、切
換制御信号として選択スイッチ２１７と２１４に送られ
る。

【００４９】また、論理回路２０８では、コンパレータ
２０６の出力（ｙ_p＋ｙ_k＜０の比較結果による０または
１のデータ）と、レジスタ２１２からのデータβとの否
定排他的論理和が図１３に示すように求められると共
に、インバータ２１１にて反転され、さらに選択スイッ
チ２１４を介してレジスタ２１２に送られるようになさ
れている。なお、初期状態のときのレジスタ２１２は予
め設定された所定の初期値が記憶されている。

【００５０】選択スイッチ２１４は、上記ＥＸＯＲ回路
２０７からのデータｘに応じて、前記インバータ２１１
にて反転されたコンパレータ２０６の出力データか、ま
たはレジスタ２１２からの出力データをインバータ２１
３にて反転したデータの何れかを、当該レジスタ２１２
に記憶されるデータβとして供給する。また、選択スイ
ッチ２１７は、上記ＥＸＯＲ回路２０７からのデータｘ
に応じて、前記レジスタ２０１からの出力データか、ま
たはレジスタ２１６からのデータｙ_pをインバータ２１
５にて反転したデータの何れかを、当該レジスタ２１６
に記憶されるデータｙ_kとして供給する。また、選択ス
イッチ２０４は、レジスタ２１２からのデータβに応じ
て、＋１または−１のデータを選択してコンパレータ２
０５に供給する。

【００５１】このように、図９の端子２００に図１３の
ＰＲ(1,1)の等化波形をサンプリングしたデータを供給
し、選択スイッチ２１７及び２１４がＥＸＯＲ回路２０
７の出力データｘに応じて切り換えられると共に、選択
スイッチ２０４がレジスタ２１２の出力データβに応じ
て切り換えられることで、当該図９の端子２１０からは
図１３のリードデータｒｄ１が出力されるようになる。

【００５２】次に、図９の端子２０９から出力されたデ
ータｘは、図１０に示すデータ復号部の４ビットカウン
タ２２０のロード端子に供給され、この４ビットカウン
タ２２０の４ビット出力は、デコーダ２２１にて１６ビ
ットにデコードされて出力される。

【００５３】さらに、図９の端子２１０から出力された
リードデータｒｄ１と端子２０９から出力されたデータ
ｘは、図１１に示すパスメモリ部の構成に送られる。こ
の図１１の構成は、１７個のフリップフロップ２３７₀
〜２３７₁₆と、図９の端子２１０を介して供給されたデ
ータｒｄ１と各段のフリップフロップ２３７₀〜２３７
₁₆への入力データｋ，ｋ−１，・・・，ｋ−１６とを図
９の端子２０９からのデータｘ、又は図１０のデコーダ
２２１から端子２４１₀〜２４１₁₅を介して供給された
データｐｐ０〜ｐｐ１５に応じて、それぞれ切り換える
選択スイッチ２３６₀〜２３６₁₆とを有してなるもので
ある。

【００５４】以上が従来技術におけるビタビ復号器とそ
の簡略化方法である。

【００５５】

【発明が解決しようとする課題】上述した従来技術で
は、ビタビ復号器が簡略化されたとはいえ、前記図９に
示した差動メトリック演算を行うためのＡＣＳ（Add Co
mpare Select）ループが存在し、これを１クロック以内
で動作させなければならない構成となっている。しか
し、回路の動作周波数には限界があり、したがって、上
述した従来の構成では、高転送レートを望むことは難し
い。

【００５６】そこで、本発明は、このような実情に鑑み
てなされたものであり、従来のビタビ復号器に比して、
より高速動作が可能なビタビ復号方法及びビタビ復号器
の提供を目的とする。

【００５７】

【課題を解決するための手段】本発明のビタビ復号方法
及びビタビ復号器は、２ⁿの標本点おきの標本値を取り
込み、この２ⁿの各標本値に所定の演算を施し、その演
算結果と所定の識別値とに基づいて状態遷移のパスを決
定することにより、上述の課題を解決する。

【００５８】すなわち本発明によれば、従来１タイムス
ロットルで１回であったループ内での演算を複数回行う
ことにより、情報速度を向上し、なおかつハードウェア
の増加を抑えることを可能としている。

【００５９】

【発明の実施の形態】以下、本発明の好ましい実施の形
態について図面を参照にしながら説明する。

【００６０】本発明の実施の形態は、ビタビ復号方法の
アルゴリズムを実際にパーシャルレスポンスＰＲ(1,1)
やＰＲ(1,0,-1)等の２状態のビタビ復号法として具体化
し、なおかつ、ハードウェアの大幅な簡略化を行ったも
のであると共に、動作速度の向上の一手段として、２標
本点毎にまとめて処理を行う方式を用いている。

【００６１】例えば、ＰＲ(1,1)のトレリス線図で２標
本点毎のパスに注目してみる。

【００６２】２標本点おきのパスとしては８通りのパス
が考えられ、これを状態遷移Ｓ０→Ｓ０，Ｓ１→Ｓ０，
Ｓ０→Ｓ１，Ｓ１→Ｓ１毎の４つの状態遷移についてま
とめてみる。これら状態遷移Ｓ０→Ｓ０，Ｓ１→Ｓ０，
Ｓ０→Ｓ１，Ｓ１→Ｓ１のそれぞれのステートメトリッ
クは次式(21)〜式(24)で表すことができる。

【００６３】

【数８】

【００６４】これらの式(21)〜式(24)から２標本点間の
標本値の加算結果（ｙ_k-1＋ｙ_k）と識別値（１，０，−
１）の比較によってそれぞれの状態遷移を判別すること
がわかる。

【００６５】そこで、上記ｙ_k-1＋ｙ_kに注目して各識別
値との場合分けを行い、条件にあったパスを抜き取る
と、次の式(25)〜式(32)のように書き換えることができ
る。

【００６６】

【数９】

【００６７】さらに、これら式(25)〜式(32)を簡略化す
るため、前述した差動メトリックを用いて式(33)〜式(4
4)のように表現する。

【００６８】

【数１０】

【００６９】

【数１１】

【００７０】以上の条件式中の式(37)と式(41)は、明ら
かに有り得ないので、２標本点間でのメトリックは７パ
ターンとなる。しかし、このままでは回路が複雑になる
ため、前述した回路を簡略化する手法を適用する。すな
わち、ΔＬ_k＝−２ｙ_p＋βの形に変数変換すると、次式
(45)〜式(54)に示すようになる。

【００７１】

【数１２】

【００７２】

【数１３】

【００７３】したがって、差動メトリックの計算結果よ
り、新たな変数ｙ_p、βに注目して、式(45)から式(54)
を変形すると、式(55)〜式(64)に示すようになる。

【００７４】

【数１４】

【００７５】

【数１５】

【００７６】したがって、差動メトリックの計算は、２
つの標本値ｙ_k，ｙ_k-1の加算結果と、１つ前のβの値よ
り２つのコンパレータ（ｙ_p＋ｙ_k-1，−ｙ_p＋ｙ_kと各識
別値±１，０との比較）の比較すべき値を選択し、その
コンパレータの演算結果からパスを決定するというアル
ゴリズムとなり、７種類の遷移パターンとなる。

【００７７】データの復号もパスの決定で２標本値毎の
処理を行っているので、１クロックで２ビットの復号を
行わなければならない。したがって、パスメモリ，ポイ
ンタ用のカウンタ共に、先行，後行分用意する。このこ
とから、多少復号アルゴリズムは複雑になるが、基本的
には従来技術の考え方と同じである。以下、それぞれの
遷移パターンについて説明する。

【００７８】先ず、pattern1，pattern2，pattern6，pa
ttern7について説明する。この４つのパターンでは、時
刻ｋ−２，ｋ−１でのパスが決定されるので、ｋ−２，
ｋ−１でのデータを復号することができる。この復号値
は時刻ｋ−２では従来技術における時刻ｋ−１での復号
値（リードデータｒｄ１）と同様の方法となる。すなわ
ち、従来技術においては、式(65)からｋ−２での値ｒｄ
ｅは式(66)となる。

【００７９】

【数１６】

【００８０】

【数１７】

【００８１】時刻ｋ−１での値ｒｄｏは、ｋ−２，ｋ−
１の時点のパスが決まっていることから時刻ｋ−１での
状態が決定され、ｙ_k-1，ｙ_kからｋ−１でのβ′，
ｙ_p′を決めて計算することができる。すなわち、式(6
7)のようになるので、式(68)となり、基本的にはｒｄｅ
と同様となる。

【００８２】

【数１８】

【００８３】

【数１９】

【００８４】この時、ポインタ用のカウンタは先行ポイ
ンタｐｐｅ＝０となり、後行ポインタｐｐｏ＝０とな
る。

【００８５】次に、pattern3，pattern4について説明す
る。この２つのパターンでは時刻ｋ−２までのパスは決
定されるが、ｋ−１では決定されない。このためｋ−２
でのデータ復号はできるがｋ−１での復号が出来ない。
しかし、時刻ｋでの遷移パターンが前記式(12)のpatter
n2のようなパターンであるので時刻ｋでの復号はでき
る。したがって、復号値は時刻ｋ−２では前述したｒｄ
ｅ、時刻ｋでは”１”となる。なお、この時のポインタ
はｋ−１でのデータが復号されないためｐｐｅ＝０，ｐ
ｐｏ＝１となる。pattern4では、時刻ｋ−２，ｋ−１共
にパスが決定できない。しかし、パスの遷移パターンが
前記式(12)のpattern2のようなパターンであるので、時
刻ｋ−１，ｋでのデータの復号はできる。復号値は共
に”１”である。この時のポインタはｐｐｅ，ｐｐｏ共
に１つカウントアップされる。

【００８６】以上をまとめると、次のように表すことが
できる。

【００８７】

【数２０】

【００８８】上述したことを実現する具体的な回路とし
ては、図１〜図２のような構成が考えられる。なお、例
えば前記図４の構成によってデータ（ゾースデータ）
が、前記記録媒体１０４へ前記図１２に示したように記
録され、その後、当該記録媒体１０４から再生された再
生データを復号化する、本発明の図１〜図２の構成から
なるビタビ復号器での復号化の様子は、図３に示すよう
になる。

【００８９】本発明の図１に示すビタビ復号器の差動メ
トリック演算部の端子１には、前記図４と同様にして記
録媒体１０４の一例である磁気テープ上に記録された前
記図１２に示したような磁化パターンが再生ヘッドにて
再生され、さらに前記等化器１０６にて波形等化されて
得られた図３に示すようなＰＲ(1,1)の等化波形を、前
記標本化回路１０８にてサンプリングしたデータが供給
される。

【００９０】ここで、図１の構成は、端子１を介した図
３のＰＲ(1,1)の等化波形がサンプリングされたデータ
を、データｙ_k-1及びデータｙ_kとして記憶するレジスタ
２及び３と、上記レジスタ２及び３からのデータｙ_k-1
とデータｙ_kを加算する加算器１４と、加算器１４の加
算データと識別値としてのグランドレベル（０）とを比
較するコンパレータ１５と、当該コンパレータ１５の出
力に応じて選択スイッチ１８が選択した識別値としての
＋１又は−１と上記加算器１４の加算データとを比較す
るコンパレータ１７と、上記コンパレータ１７と１５の
出力データの排他的論理和演算を行うＥＸＯＲ回路２０
とを有している。また、図１の構成は、上記レジスタ２
からのデータデータｙ_k-1とレジスタ３からのデータｙ_p
とを加算する加算器１３と、当該加算器１３の加算デー
タとグランドレベル（０）との比較、或いは＋１又は−
１との比較を行うコンパレータ２４と、レジスタ３のデ
ータｙ_kからレジスタ７のデータｙ_pを引いた差データと
グランドレベル（０）との比較、或いは＋１又は−１と
の比較を行うコンパレータ２３と、上記コンパレータ２
３と２４の出力データの否定排他的論理和演算を行う論
理回路２６とを有している。さらに、図１の構成には、
コンパレータ１５の出力データとレジスタ１１に記憶さ
れているデータβとの排他的論理和演算を行うＥＸＯＲ
回路１９と、レジスタ２の出力を反転するインバータ４
と、コンパレータ１５の出力を反転するインバータ（Ｎ
ＯＴ回路）８と、レジスタ７への入力を切り換える選択
スイッチ５及び６と、レジスタ１１への入力を切り換え
る選択スイッチ９及び１０と、レジスタ１１のデータβ
に応じてコンパレータ２３，２４での比較基準としての
＋１又は−１の値を設定するための選択スイッチ１８
と、ＥＸＯＲ回路１９の出力データに応じてコンパレー
タ２３，２４での比較基準としてのグランドレベル
（０）の値を設定するための選択スイッチ２１，２２
と、コンパレータ２４の出力データとレジスタ１１のデ
ータβとの否定排他的論理和演算を行う論理回路２５
と、コンパレータ２３の出力データとコンパレータ１５
の出力データとの排他的論理和演算を行うＥＸＯＲ回路
２７と、コンパレータ２４の出力データとコンパレータ
１５の出力データとの排他的論理和演算を行うＥＸＯＲ
回路２８と、論理回路２６の出力データとＥＸＯＲ回路
２０の出力データとの論理積演算を行うＡＮＤ回路２９
と、ＥＸＯＲ回路２７の出力データとＥＸＯＲ回路２０
の出力データとの論理積演算を行うＡＮＤ回路３０とを
も有してなるものである。なお、初期状態のときのレジ
スタ７及びレジスタ１１は、予め設定された所定の初期
値が記憶されている。

【００９１】すなわちこの図１の端子１には、図３に示
すＰＲ(1,1)の等化波形がサンプリングされたデータが
供給され、このデータが図３のデータｙ_k及びｙ_k-1とし
てレジスタ２及び３に記憶される。これらレジスタ２，
３のデータｙ_k及びｙ_k-1は、図３に示すように加算器１
４にて加算（ｙ_k＋ｙ_k-1）される。

【００９２】当該加算器１４の出力（ｙ_k＋ｙ_k-1）は、
図３に示すようにコンパレータ１５にてグランドレベル
（０）と大小比較（ｙ_k＋ｙ_k-1＜０）がなされ、その比
較結果が当該コンパレータ１５から出力される。また、
上記加算器１４の出力は、図３に示すように当該コンパ
レータ１５の出力に応じて選択スイッチ１８が選択した
＋１又は−１とコンパレータ１７にて比較（ｙ_k＋ｙ_k-1
＜±１）され、その比較結果が当該コンパレータ１７か
ら出力される。これらコンパレータ１５及び１７の出力
データはＥＸＯＲ回路２０にて排他的論理和演算され
る。

【００９３】ＥＸＯＲ回路２０では、上記コンパレータ
１７の出力（ｙ_k＋ｙ_k-1＜±１の比較結果による０また
は１のデータ）と、コンパレータ１５の出力（ｙ_k＋ｙ
_k-1＜０の比較結果による０または１のデータ）との排
他的論理和が図３に示すように求められ、その結果がＡ
ＮＤ回路２９，３０に送られる。

【００９４】また、ＥＸＯＲ回路１９では、レジスタ１
１からのデータβと上記コンパレータ１５の出力（ｙ_k
＋ｙ_k-1＜０の比較結果による０または１のデータ）と
の排他的論理和が図３に示すように求められ、その結果
が切換制御信号として選択スイッチ２１，２２に送られ
る。

【００９５】一方、レジスタ２のデータｙ_k-1は、図３
に示すように加算器１３にてレジスタ７からのデータｙ
_pと加算（ｙ_p＋ｙ_k-1）され、この加算出力（ｙ_p＋ｙ
_k-1）がコンパレータ２４に送られる。このコンパレー
タ２４では、図３に示すように上記ＥＸＯＲ回路１９の
出力データに応じて選択スイッチ２１で選択されたグラ
ンドレベル（０）と上記加算器１３の加算出力（ｙ_p＋
ｙ_k-1）との大小比較（ｙ_p＋ｙ_k-1＜０）、或いは上記
レジスタ１１のデータβ及び上記ＥＸＯＲ回路１９の出
力データに応じて選択スイッチ１８及び２１で選択され
た＋１又は−１と上記加算器１３の加算出力（ｙ_p＋ｙ
_k-1）との大小比較（ｙ_p＋ｙ_k-1＜±１）がなされ、そ
の比較結果が当該コンパレータ２４から出力される。

【００９６】また、レジスタ３のデータｙ_kは、図３に
示すように減算器１２にてレジスタ７からのデータｙ_p
と引き算（−ｙ_p＋ｙ_k）され、この減算出力（−ｙ_p＋
ｙ_k）がコンパレータ２３に送られる。このコンパレー
タ２３では、図３に示すように上記ＥＸＯＲ回路１９の
出力データに応じて選択スイッチ２２で選択されたグラ
ンドレベル（０）と上記減算器１２の減算出力（−ｙ_p
＋ｙ_k）との大小比較（−ｙ_p＋ｙ_k＜０）、或いは上記
レジスタ１１のデータβ及び上記ＥＸＯＲ回路１９の出
力データに応じて選択スイッチ１８及び２２で選択され
た＋１又は−１と上記減算器１２の減算出力（−ｙ_p＋
ｙ_k）との大小比較（−ｙ_p＋ｙ_k＜±１）がなされ、そ
の比較結果が当該コンパレータ２３から出力される。

【００９７】これらコンパレータ２３の出力（−ｙ_p＋
ｙ_k＜０または−ｙ_p＋ｙ_k＜±１の比較結果のデータ）
と、コンパレータ２４の出力（ｙ_p＋ｙ_k-1＜０またはｙ
_p＋ｙ_k-1＜±１の比較結果のデータ）は、論理回路２６
にて否定排他的論理和演算され、さらにＡＮＤ回路２９
にてＥＸＯＲ回路２０の出力データと論理積演算され
て、その結果が端子３２からデータｘｘとして出力され
る。

【００９８】また、ＥＸＯＲ回路２７では、上記コンパ
レータ２３の出力（−ｙ_p＋ｙ_k＜０または−ｙ_p＋ｙ_k＜
±１の比較結果のデータ）と、コンパレータ１５の出力
（ｙ_k＋ｙ_k-1＜０の比較結果のデータ）との排他的論理
和が図３に示すように求められ、その結果がＡＮＤ回路
３０にてＥＸＯＲ回路２０の出力データと論理積演算さ
れて、その結果が端子３３からデータｘとして出力され
る。

【００９９】さらに、ＥＸＯＲ回路２８では、上記コン
パレータ２４の出力（ｙ_p＋ｙ_k-1＜０またはｙ_p＋ｙ_k-1
＜±１の比較結果のデータ）と、コンパレータ１５の出
力（ｙ_k＋ｙ_k-1＜０の比較結果のデータ）との排他的論
理和が図３に示すように求められ、その結果が端子３４
からリードデータｒｄｏとして出力される。

【０１００】またさらに，論理回路２５では、上記コン
パレータ２４の出力（ｙ_p＋ｙ_k-1＜０またはｙ_p＋ｙ_k-1
＜±１の比較結果のデータ）と、レジスタ１１からのデ
ータβとの否定排他的論理和演算が図３に示すように求
められ、その結果が端子３１からリードデータｒｄｅと
して出力される。

【０１０１】選択スイッチ５は、上記ＡＮＤ回路３０か
らのデータｘに応じて、前記インバータ４にて反転され
たレジスタ２からのデータｙ_k-1か、またはレジスタ３
からのデータｙ_kの何れかを選択する。選択スイッチ６
は、上記ＡＮＤ回路２９からのデータｘｘに応じて、上
記選択スイッチ５の出力か、または、レジスタ７に記憶
されたデータｙ_pの何れかを選択し、この選択スイッチ
６の出力がデータｙ_pとして上記レジスタ７に記憶され
る。

【０１０２】また、選択スイッチ９は、上記ＡＮＤ回路
３０からのデータｘに応じて、前記コンパレータ１５か
らの出力データ（ｙ_k＋ｙ_k-1＜０の比較結果のデータ）
か、または当該コンパレータ１５の出力データが前記イ
ンバータ８にて反転されたデータの何れかを選択する。
選択スイッチ１０は、上記ＡＮＤ回路２９からのデータ
ｘｘに応じて、上記選択スイッチ９の出力か、または、
レジスタ１１に記憶されたデータβの何れかを選択し、
この選択スイッチ１０の出力がデータβとして上記レジ
スタ１１に記憶される。

【０１０３】次に、図１の端子３３から出力されたデー
タｘは図２の端子５０に、図１の端子３１から出力され
たリードデータｒｄｅは図２の端子５１に、図１の端子
３４から出力されたリードデータｒｄｏは図２の端子５
２に、図１の端子３３から出力されたデータｘｘは図２
の端子５３に供給される。

【０１０４】上記端子５０に入力されたデータｘは、３
ビットカウンタ６５の入力端子に供給されると共に、イ
ンバータ６２にて反転されて３ビットカウンタ６３の入
力端子にも供給される。また、上記端子５３に供給され
たデータｘｘは、３ビットカウンタ６３，６５のロード
端子に入力される。

【０１０５】上記３ビットカウンタ６３からの３ビット
出力は、デコーダ６４にて８ビットにデコードされて偶
数パスメモリのポインタデータｐｐｅ０〜ｐｐｅ７とし
て出力され、上記３ビットカウンタ６５からの３ビット
出力は、デコーダ６６にて８ビットにデコードされて奇
数パスメモリのポインタデータｐｐｏ０〜ｐｐｏ７とし
て出力される。

【０１０６】すなわち、上記インバータ６２、３ビット
カウンタ６３及び６５、デコーダ６４及び６６にて、ビ
タビ復号器のデータ復号部が構成されている。

【０１０７】また、この図２の構成のうちパスメモリ部
は、それぞれ９個のフリップフロップ５６₀〜５６₈及び
フリップフロップ５９₀〜５９₈を備え、フリップフロッ
プ５６₀〜５６₈には、上記データｘｘとデータｘのＯＲ
回路５４による論理和出力、又はデコーダ６４から端子
５７₀〜５７₇を介して供給された偶数パスメモリのポイ
ンタデータｐｐｅ０〜ｐｐｅ７に応じてそれぞれ切り換
えられる選択スイッチ５５₀〜５５₈にて切り換えられた
データが入力され、また、フリップフロップ５９₀〜５
９₈には、上記データｘｘ、又はデコーダ６６から端子
６０₀〜６０₇を介して供給された奇数パスメモリのポイ
ンタデータｐｐｏ０〜ｐｐｏ７に応じてそれぞれ切り換
えられる選択スイッチ５８₀〜５８₈にて切り換えられた
データが入力される。

【０１０８】上述した本発明のビタビ復号器の構成例と
前述した従来技術のビタビ復号器の構成とを比較する
と、本発明の構成例は、２標本点分のデータを一度に処
理するため、従来の１標本点毎の処理に比べてクロック
レートは半分にすることができる。

【０１０９】すなわち、通常ビタビ復号器には、独特の
ＡＣＳループと呼ばれるループが存在する。このループ
内の演算は１タイムスロットルで終了しなければなら
ず、これがクリティカルパスとなり情報速度を上げる上
でも制限となっていたので、本発明のビタビ復号器で
は、従来、１タイムスロットルで１回であったループ内
での演算を複数回行うことにより、ビタビ復号器内に存
在するＡＣＳループ部分の１回の演算に許される時間が
長くなって、ビタビ復号器全体の動作速度の上限が高く
なり、結果として従来より高速な速度情報を記録又は伝
送可能としている。また、図１の図中波線枠内の部分は
ループ内に組み込まれていないため、この部分はフリッ
プフロップを入れて演算を一度切ることができる。この
ためループ内でのクリティカルパスとしては従来の構成
と略々同ゲート遅延量となる。したがって、情報速度
（転送レート）としては従来の略々２倍の速度を実現す
ることが可能となる。

【０１１０】さらに、ハードウェア構成としてコンパレ
ータ、加算器及びパスメモリ用のカウンタがそれぞれ２
倍となっているが、実際には論理合成等の手法により、
回路の共有化が可能なので、３割程度の増加にとどめら
れる。

【０１１１】また逆に、同じ情報速度で比較した場合、
本発明の構成は回路規模が従来構成の３割増しにもかか
わらず、動作クロックが半分になるため、消費電力の面
でも有利になる。

【０１１２】すなわち、高速化のため複雑化したループ
内の演算によるハードウェアの増加は、動作速度の向上
分に比べて格段に抑えられ、情報速度を従来と同じ速度
で使用した場合、ループ部の演算速度を低くすることが
できるため、低消費電力化にもつながり、ＬＳＩ化も容
易となる。

【０１１３】

【発明の効果】以上の説明で明らかなように、本発明の
ビタビ復号方法及びビタビ復号器においては、２ⁿの標
本点おきの標本値を取り込み、この２ⁿの各標本値に所
定の演算を施し、その演算結果と所定の識別値とに基づ
いて状態遷移のパスを決定することにより、すなわち、
従来１タイムスロットルで１回であったループ内での演
算を複数回行うことにより、従来技術に比べて情報速度
を向上し、なおかつハードウェアの増加を抑えることが
可能となっている。

【図面の簡単な説明】

【図１】本発明のビタビ復号器の差動メトリック演算部
の構成を示す回路図である。

【図２】本発明のビタビ復号器のデータ復号部及びパス
メモリ部の構成を示す回路図である。

【図３】本発明のビタビ復号器の動作説明に用いる図で
ある。

【図４】ビタビ復号器を適用したデータ記録再生装置の
構成を示すブロック回路図である。

【図５】パーシャルレスポンス（１，１）を適用した伝
送システムの等化回路を示すブロック回路図である。

【図６】パーシャルレスポンス（１，１）の状態遷移図
である。

【図７】パーシャルレスポンス（１，１）のトレリス線
図である。

【図８】パーシャルレスポンス（１，１）の再生分布を
示す図である。

【図９】従来技術のビタビ復号器の差動メトリック部の
構成を示す回路図である。

【図１０】従来技術のデータ復号部の構成を示す回路図
である。

【図１１】従来技術のパスメモリ部の具体的構成を示す
回路図である。

【図１２】図４のデータ記録再生装置の各部の波形及び
磁気テープ上の磁化パターンを示す図である。

【図１３】従来技術のビタビ復号器の動作説明に用いる
図である。

【符号の説明】

２，３，７，１１レジスタ４，８インバータ５，６，９，１０，１６，１８，２１，２２選択スイ
ッチ１２減算器１４，１３加算器１５，１７，２３，２４コンパレータ１９，２０，２７，２８ＥＸＯＲ回路２５，２６論理回路２９，３０ＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】２状態のステートメトリックを基に最適
にパスを決定してデータを復号するビタビ復号方法にお
いて、２ⁿ（ｎは１以上の整数）の標本点おきの標本値を取り
込み、上記取り込んだ上記２ⁿの各標本値に所定の演算を施
し、上記所定の演算結果と所定の識別値とに基づいて状態遷
移のパスを決定することを特徴とするビタビ復号方法。
【請求項２】上記２状態のステートメトリックの差を
求め、当該差のステートメトリックを基に最適にパスを決定す
ることを特徴とする請求項１記載のビタビ復号方法。
【請求項３】２状態のステートメトリックを基に最適
にパスを決定してデータを復号するビタビ復号器におい
て、２ⁿ（ｎは１以上の整数）の標本点おきの標本値を取り
込む標本値取り込み手段と、上記取り込んだ上記２ⁿの各標本値に所定の演算を施す
演算手段と、上記所定の演算結果と所定の識別値とに基づいて状態遷
移のパスを決定するパス決定手段とを有することを特徴
とするビタビ復号器。
【請求項４】上記２状態のステートメトリックの差を
求める差分演算手段を備え、上記パス決定手段は、当該差のステートメトリックを基
に最適にパスを決定することを特徴とする請求項３記載
のビタビ復号器。