JPH09198420A - 遅延時間予想方法及び装置 - Google Patents
遅延時間予想方法及び装置Info
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- JPH09198420A JPH09198420A JP8008666A JP866696A JPH09198420A JP H09198420 A JPH09198420 A JP H09198420A JP 8008666 A JP8008666 A JP 8008666A JP 866696 A JP866696 A JP 866696A JP H09198420 A JPH09198420 A JP H09198420A
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Abstract
(57)【要約】
【課題】 遅延時間予想の精度向上。
【解決手段】 Ｓ１０１にてテーブル１０１を用い設計
対象領域の遅延分散度合いを見積る。次にＳ１０２でデ
ータ１０３の値とデータ１０４の値とを比較し、前者<<
後者か否かを判断する。ＮＯの場合、Ｓ１０３にてサブ
クロックバッファを挿入する。Ｓ１０４にてその分割領
域の面積を見積る。これは設計対象領域が分割領域程度
に小さいものとの仮定に相当する。以降、Ｓ１０２の判
断がＹＥＳになるまでＳ１０１〜４を繰返す。Ｓ１０２
の判断がＹＥＳになると、データ１０５の値及び設計対
象領域の面積を元にテーブル１０６から予想遅延時間を
得る。 【効果】 レイアウト前の予想精度が向上し、レイアウ
ト後の回路動作を保証できる。
対象領域の遅延分散度合いを見積る。次にＳ１０２でデ
ータ１０３の値とデータ１０４の値とを比較し、前者<<
後者か否かを判断する。ＮＯの場合、Ｓ１０３にてサブ
クロックバッファを挿入する。Ｓ１０４にてその分割領
域の面積を見積る。これは設計対象領域が分割領域程度
に小さいものとの仮定に相当する。以降、Ｓ１０２の判
断がＹＥＳになるまでＳ１０１〜４を繰返す。Ｓ１０２
の判断がＹＥＳになると、データ１０５の値及び設計対
象領域の面積を元にテーブル１０６から予想遅延時間を
得る。 【効果】 レイアウト前の予想精度が向上し、レイアウ
ト後の回路動作を保証できる。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩのレイアウト
前の信号の遅延時間予想方法に関する。
前の信号の遅延時間予想方法に関する。
【０００２】
【発明が解決しようとする課題】ＬＳＩの設計ではその
遅延時間を予想した上でレイアウトを行い、無駄なレイ
アウト作業を繰返さないようにしている。
遅延時間を予想した上でレイアウトを行い、無駄なレイ
アウト作業を繰返さないようにしている。
【０００３】従来、その遅延時間の予想手法は、図８に
示すようなファンアウト数（＝ある配線についてのピン
数をｐとしたとき、ｐ−１で表される）と配線長とのグ
ラフを統計的に作成しておき、このファンアウト数から
配線長を求め、その配線長と単位配線長当たりの配線容
量、駆動するピンの特性から遅延時間を予想する、とい
うものである。
示すようなファンアウト数（＝ある配線についてのピン
数をｐとしたとき、ｐ−１で表される）と配線長とのグ
ラフを統計的に作成しておき、このファンアウト数から
配線長を求め、その配線長と単位配線長当たりの配線容
量、駆動するピンの特性から遅延時間を予想する、とい
うものである。
【０００４】しかしながら、製造誤差等による予想した
遅延時間と実際の遅延時間との間のずれがＬＳＩの微細
加工技術が進歩することによる大規模化に伴った面積の
増大により無視できないものとなってきた。つまり、大
規模化によって、配線の幅が減少し、また利用できる面
積が増大してきたため、入力信号についての入力ピン近
くの位置と遠くの位置とでの遅延時間のばらつきの差が
大きくクローズアップされてきた。図３に示すように、
チップ３０１全体の面積が大きくなると入力ピンに最も
近いクロックバッファ３０２の位置Ａと次に近いフリッ
プフロップ３０３の位置Ｂと最も遠いフリップフロップ
３０４の位置Ｃとでは配線距離の差が大きく異なり、こ
れが配線抵抗の差となって、図６に示すように遅延時間
の差が増大する。そして、その抵抗値及び容量のばらつ
きも大きくなり、遅延時間の差のばらつきも大きくなる
ので、チップ間のばらつきの差も大きくなるのである。
図９及び図１０はその統計的データを示すものである。
図９に示すように集積回路の面積が大きいほど配線長が
大きくなるため遅延時間の分散は大きくなる。換言すれ
ば、図１０に示すように、入力ピンからの距離が長いほ
ど配線長が大きくなるため遅延時間の分散が大きくな
る。そのずれによる悪影響が大規模化に伴う高速化で特
にクロック信号に対して問題視されて来ている。つま
り、ある周波数ではそのずれの量が１／４周期分であっ
て問題無いとしても、それよりも高い周波数ではずれの
量が１周期分になる場合もあり動作上問題になるのであ
る。実際に、クロック信号の遅延時間が、予想した遅延
時間と大きく異なって、予想した遅延時間で動作を確認
した回路が、レイアウト後の実際の遅延時間では動作し
ない場合があった。
遅延時間と実際の遅延時間との間のずれがＬＳＩの微細
加工技術が進歩することによる大規模化に伴った面積の
増大により無視できないものとなってきた。つまり、大
規模化によって、配線の幅が減少し、また利用できる面
積が増大してきたため、入力信号についての入力ピン近
くの位置と遠くの位置とでの遅延時間のばらつきの差が
大きくクローズアップされてきた。図３に示すように、
チップ３０１全体の面積が大きくなると入力ピンに最も
近いクロックバッファ３０２の位置Ａと次に近いフリッ
プフロップ３０３の位置Ｂと最も遠いフリップフロップ
３０４の位置Ｃとでは配線距離の差が大きく異なり、こ
れが配線抵抗の差となって、図６に示すように遅延時間
の差が増大する。そして、その抵抗値及び容量のばらつ
きも大きくなり、遅延時間の差のばらつきも大きくなる
ので、チップ間のばらつきの差も大きくなるのである。
図９及び図１０はその統計的データを示すものである。
図９に示すように集積回路の面積が大きいほど配線長が
大きくなるため遅延時間の分散は大きくなる。換言すれ
ば、図１０に示すように、入力ピンからの距離が長いほ
ど配線長が大きくなるため遅延時間の分散が大きくな
る。そのずれによる悪影響が大規模化に伴う高速化で特
にクロック信号に対して問題視されて来ている。つま
り、ある周波数ではそのずれの量が１／４周期分であっ
て問題無いとしても、それよりも高い周波数ではずれの
量が１周期分になる場合もあり動作上問題になるのであ
る。実際に、クロック信号の遅延時間が、予想した遅延
時間と大きく異なって、予想した遅延時間で動作を確認
した回路が、レイアウト後の実際の遅延時間では動作し
ない場合があった。
【０００５】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは、予想し
た遅延時間と実際のレイアウトに基づく遅延時間との差
を小さくし、設計のやり直しをなくす遅延時間予想方法
及び装置を提供することにある。
みてなされたもので、その目的とするところは、予想し
た遅延時間と実際のレイアウトに基づく遅延時間との差
を小さくし、設計のやり直しをなくす遅延時間予想方法
及び装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の遅延時間予想方
法は、設計対象領域全域の面積とクロック信号の入力端
子から前記設計対象領域内の各種位置への遅延時間及び
その分散度合いを示す未分割時面積対遅延分散情報と、
設計対象領域を複数種の数に分割したときの各種分割数
における一分割領域の面積とクロック信号の入力端子か
ら前記設計対象領域内の各種位置への遅延時間及びその
分散度合いを示す分割時面積対遅延分散情報とを用い、
再処理命令未入力時には前記未分割時遅延面積対遅延情
報を、前記再処理命令入力時には前記分割時遅延面積対
遅延情報を参照し、前記設計対象領域の遅延時間分散度
合いを分散見積り値として前記各面積対遅延分散情報か
ら抽出する予想分散度合い抽出処理と、前記分散予想値
が特定のクロック周期に対する分散度合いに関する条件
を満足するか否かを判定する分散度合い判定処理と、そ
の判定結果が条件の不満足を示すときその判定結果を出
したときの分割数よりも多くの領域に前記設計対象領域
を分割する領域分割処理と、その領域分割に応答して前
記再処理命令を前記分散度合い見積り手段に与える再処
理制御処理とを含み、前記条件を満足するまで前記抽出
処理、判定処理及び領域分割処理を繰返すステップと、
当該条件を満たす分割数における前記遅延時間を予想遅
延時間として前記面積対遅延分散情報から抽出するステ
ップとを備えていることを特徴とする。
法は、設計対象領域全域の面積とクロック信号の入力端
子から前記設計対象領域内の各種位置への遅延時間及び
その分散度合いを示す未分割時面積対遅延分散情報と、
設計対象領域を複数種の数に分割したときの各種分割数
における一分割領域の面積とクロック信号の入力端子か
ら前記設計対象領域内の各種位置への遅延時間及びその
分散度合いを示す分割時面積対遅延分散情報とを用い、
再処理命令未入力時には前記未分割時遅延面積対遅延情
報を、前記再処理命令入力時には前記分割時遅延面積対
遅延情報を参照し、前記設計対象領域の遅延時間分散度
合いを分散見積り値として前記各面積対遅延分散情報か
ら抽出する予想分散度合い抽出処理と、前記分散予想値
が特定のクロック周期に対する分散度合いに関する条件
を満足するか否かを判定する分散度合い判定処理と、そ
の判定結果が条件の不満足を示すときその判定結果を出
したときの分割数よりも多くの領域に前記設計対象領域
を分割する領域分割処理と、その領域分割に応答して前
記再処理命令を前記分散度合い見積り手段に与える再処
理制御処理とを含み、前記条件を満足するまで前記抽出
処理、判定処理及び領域分割処理を繰返すステップと、
当該条件を満たす分割数における前記遅延時間を予想遅
延時間として前記面積対遅延分散情報から抽出するステ
ップとを備えていることを特徴とする。
【０００７】また、本発明の遅延時間予想装置は、設計
対象領域全域の面積とクロック信号の入力端子から前記
設計対象領域内の各種位置への遅延時間及びその分散度
合いを示す未分割時面積対遅延分散情報を記憶する未分
割時遅延情報記憶手段と、設計対象領域を複数種の数に
分割したときの各種分割数における一分割領域の面積と
クロック信号の入力端子から前記設計対象領域内の各種
位置への遅延時間及びその分散度合いを示す分割時面積
対遅延分散情報を記憶する分割時遅延情報記憶手段と、
再処理命令未入力時には前記未分割時遅延面積対遅延情
報を、前記再処理命令入力時には前記分割時遅延面積対
遅延情報を参照し、前記設計対象領域の遅延時間分散度
合いを分散見積り値として前記各面積対遅延分散情報か
ら抽出する予想分散度合い抽出手段と、前記分散予想値
が特定のクロック周期に対する分散度合いに関する条件
を満足するか否かを判定する分散度合い判定手段と、そ
の判定結果が条件の不満足を示すときその判定結果を出
したときの分割数よりも多くの領域に前記設計対象領域
を分割する領域分割手段と、その領域分割に応答して前
記再処理命令を前記分散度合い見積り手段に与える再処
理制御手段と、前記判定結果が条件の満足を示すとき当
該判定の対象となった面積における前記遅延時間を予想
遅延時間として前記面積対遅延分散情報から抽出する予
想遅延時間抽出手段とを備えていることを特徴とする。
対象領域全域の面積とクロック信号の入力端子から前記
設計対象領域内の各種位置への遅延時間及びその分散度
合いを示す未分割時面積対遅延分散情報を記憶する未分
割時遅延情報記憶手段と、設計対象領域を複数種の数に
分割したときの各種分割数における一分割領域の面積と
クロック信号の入力端子から前記設計対象領域内の各種
位置への遅延時間及びその分散度合いを示す分割時面積
対遅延分散情報を記憶する分割時遅延情報記憶手段と、
再処理命令未入力時には前記未分割時遅延面積対遅延情
報を、前記再処理命令入力時には前記分割時遅延面積対
遅延情報を参照し、前記設計対象領域の遅延時間分散度
合いを分散見積り値として前記各面積対遅延分散情報か
ら抽出する予想分散度合い抽出手段と、前記分散予想値
が特定のクロック周期に対する分散度合いに関する条件
を満足するか否かを判定する分散度合い判定手段と、そ
の判定結果が条件の不満足を示すときその判定結果を出
したときの分割数よりも多くの領域に前記設計対象領域
を分割する領域分割手段と、その領域分割に応答して前
記再処理命令を前記分散度合い見積り手段に与える再処
理制御手段と、前記判定結果が条件の満足を示すとき当
該判定の対象となった面積における前記遅延時間を予想
遅延時間として前記面積対遅延分散情報から抽出する予
想遅延時間抽出手段とを備えていることを特徴とする。
【０００８】領域分割手段は、スタンダードセルからな
る回路収容領域を一つのサブクロックバッファ担当領域
が縮小されるように分割する手段から構成することがで
きる。
る回路収容領域を一つのサブクロックバッファ担当領域
が縮小されるように分割する手段から構成することがで
きる。
【０００９】また、領域分割手段は、ゲートアレイから
なる回路収容領域を一つの格子サイズが縮小されるよう
に分割する手段から構成することもできる。
なる回路収容領域を一つの格子サイズが縮小されるよう
に分割する手段から構成することもできる。
【００１０】本発明によれば、設計対象領域を分割する
か否か、そして分割する場合にはその分割数が幾つにな
るかを割出し、実際の設計対象領域の面積対分割数に応
じた遅延時間のばらつきを加味して遅延時間を予想する
ようにしたので、予想した遅延時間と実際のレイアウト
に基づく遅延時間との差を小さくする、つまり、レイア
ウト前のクロック信号の予想精度を高めることができ、
レイアウト後の回路の動作を保証できる。これにより、
設計のやり直しをなくすことができることとなる。
か否か、そして分割する場合にはその分割数が幾つにな
るかを割出し、実際の設計対象領域の面積対分割数に応
じた遅延時間のばらつきを加味して遅延時間を予想する
ようにしたので、予想した遅延時間と実際のレイアウト
に基づく遅延時間との差を小さくする、つまり、レイア
ウト前のクロック信号の予想精度を高めることができ、
レイアウト後の回路の動作を保証できる。これにより、
設計のやり直しをなくすことができることとなる。
【００１１】
【発明の実施の形態】以下に本発明の実施例について図
面を参照しつつ説明する。図１は本発明の第１実施例に
係る遅延時間予想手法のアルゴリズムを示すものであ
る。この図に示すものは、遅延時間短縮法の一つである
サブクロックバッファ法について対処したものであり、
まず、この手法について説明しておく。サブクロックバ
ッファ手法は、レイアウト時にクロック信号にバッファ
をツリー状に接続することでクロック入力ピンの近くの
遅延時間と遠くの遅延時間の差を小さくする手法であ
り、図４はこのサブクロックバッファ手法について図解
している。チップ４０１内にはフリップフロップ４０２
〜４０９が配置されている。フリップフロップ４０２，
４０３、同４０４，４０５、同４０６，４０７、同４０
８，４０９はそれぞれ同一のブランチに接続されてお
り、これら各ブランチにはサブクロックバッファ４１１
〜４１４が挿入されている。ここでは、これらバッファ
４１１〜４１４により、チップ４０１の回路収容領域は
４個の領域ａ41〜ａ44に分割されたこととなっている。
これによって、各領域ａ41〜ａ44の回路に対する駆動力
が向上し、遅延時間の配線長依存度が小さくなり、しか
もサブクロックバッファから駆動されるセルまでの平均
配線距離が短くなって、入力クロックドライバから、サ
ブクロックバッファまでの遅延ばらつきを考慮しても、
全体での遅延ばらつきは小さくなる。
面を参照しつつ説明する。図１は本発明の第１実施例に
係る遅延時間予想手法のアルゴリズムを示すものであ
る。この図に示すものは、遅延時間短縮法の一つである
サブクロックバッファ法について対処したものであり、
まず、この手法について説明しておく。サブクロックバ
ッファ手法は、レイアウト時にクロック信号にバッファ
をツリー状に接続することでクロック入力ピンの近くの
遅延時間と遠くの遅延時間の差を小さくする手法であ
り、図４はこのサブクロックバッファ手法について図解
している。チップ４０１内にはフリップフロップ４０２
〜４０９が配置されている。フリップフロップ４０２，
４０３、同４０４，４０５、同４０６，４０７、同４０
８，４０９はそれぞれ同一のブランチに接続されてお
り、これら各ブランチにはサブクロックバッファ４１１
〜４１４が挿入されている。ここでは、これらバッファ
４１１〜４１４により、チップ４０１の回路収容領域は
４個の領域ａ41〜ａ44に分割されたこととなっている。
これによって、各領域ａ41〜ａ44の回路に対する駆動力
が向上し、遅延時間の配線長依存度が小さくなり、しか
もサブクロックバッファから駆動されるセルまでの平均
配線距離が短くなって、入力クロックドライバから、サ
ブクロックバッファまでの遅延ばらつきを考慮しても、
全体での遅延ばらつきは小さくなる。
【００１２】そして、図１に示すアルゴリズムは、例え
ば、設計者がユーザインタフェースの操作を通じて実行
命令を出すことにより起動される。このアルゴリズムの
実行中、対象となっている回路の現状が設計処理と同様
にデータとして保持され、必要に応じてディスプレイに
表示される。まず、Ｓ１０１では仮想面積分散テーブル
１０１ａまたは面積分散テーブル１０１ｂを用い、設計
対象領域の遅延時間分散度合い（時間値であり、以下、
分散値という。）を見積る。テーブル１０１ａは、回路
の収納に利用できる面積（設計対象領域）全域に対する
遅延時間の分散度合いを示すもので、Ｓ１０１において
最初、つまり、図４に示す回路例のクロックバッファ４
１１〜４１４が無い状態を想定しているときは、このテ
ーブル１０１ａを参照することとなる。また、クロック
バッファ４１１〜４１４の挿入後にはテーブル１０１ｂ
を参照することとなる。Ｓ１０１では、この分散値を予
想クロック分散データ１０３として保持する。次いで、
Ｓ１０２では、このデータ１０３の示す分散値とクロッ
ク周期データ１０４の示すクロック周期とを比較し、前
者が後者よりも動作に支障を来さない程度に充分小さい
か否かが判断される。換言すれば、サブクロックバッフ
ァの挿入の必要の有無について判断を行うこととなる。
この判断が“Ｎ”（ＮＯ）の場合にはＳ１０３におい
て、サブクロックバッファの挿入処理を実行する。ここ
では、まず、最後段のクロックバッファが挿入されてい
る全ての配線を幹としたとき、この幹から見たときの最
初のブランチの数をサブクロックバッファの挿入個数と
して決定する。例えば、図４に示す回路においてサブク
ロックバッファ４１１〜４１４が無い状態で考えた場
合、配線ｗ41に挿入されている唯一のクロックバッファ
４０１が最後段のバッファになる（ただし、この場合、
最前段でもある）ため、配線ｗ41が幹となる。そして、
この幹である配線ｗ1 から見たときの最初のブランチは
配線ｗ42〜ｗ45となり、ブランチの本数は４本となっ
て、サブクロックバッファの挿入個数は４個に決定され
る。また、サブクロックバッファ４１１〜４１４が挿入
済みの回路の場合には、それらが最後段のバッファにな
るから、これらが挿入された配線ｗ42〜ｗ45が全て幹に
位置付けられ、それらから見た時のブランチは配線ｗ46
〜ｗ413 となり、サブクロックバッファの挿入個数は８
個に決定されることとなる。このようにして決定された
個数のサブクロックバッファの挿入が行われると、Ｓ１
０４において、前回に参照したテーブル分散値より、分
散は小さくなるため、サブクロックバッファの挿入によ
り利用できる面積がその分割領域まで小さくなったと仮
定し、仮想の１つのサブクロックバッファ当りの面積を
見積る。その後、Ｓ１０１に戻り、Ｓ１０２における判
断が“Ｙ”（ＹＥＳ）になるまでＳ１０１〜Ｓ１０４を
繰返すこととなる。因みに、Ｓ１０４の後、Ｓ１０１で
はテーブル１０１ｂを用いて、設計対象領域全域が分割
領域まで小さくなったと仮定して遅延時間分散を割出す
こととなる。
ば、設計者がユーザインタフェースの操作を通じて実行
命令を出すことにより起動される。このアルゴリズムの
実行中、対象となっている回路の現状が設計処理と同様
にデータとして保持され、必要に応じてディスプレイに
表示される。まず、Ｓ１０１では仮想面積分散テーブル
１０１ａまたは面積分散テーブル１０１ｂを用い、設計
対象領域の遅延時間分散度合い（時間値であり、以下、
分散値という。）を見積る。テーブル１０１ａは、回路
の収納に利用できる面積（設計対象領域）全域に対する
遅延時間の分散度合いを示すもので、Ｓ１０１において
最初、つまり、図４に示す回路例のクロックバッファ４
１１〜４１４が無い状態を想定しているときは、このテ
ーブル１０１ａを参照することとなる。また、クロック
バッファ４１１〜４１４の挿入後にはテーブル１０１ｂ
を参照することとなる。Ｓ１０１では、この分散値を予
想クロック分散データ１０３として保持する。次いで、
Ｓ１０２では、このデータ１０３の示す分散値とクロッ
ク周期データ１０４の示すクロック周期とを比較し、前
者が後者よりも動作に支障を来さない程度に充分小さい
か否かが判断される。換言すれば、サブクロックバッフ
ァの挿入の必要の有無について判断を行うこととなる。
この判断が“Ｎ”（ＮＯ）の場合にはＳ１０３におい
て、サブクロックバッファの挿入処理を実行する。ここ
では、まず、最後段のクロックバッファが挿入されてい
る全ての配線を幹としたとき、この幹から見たときの最
初のブランチの数をサブクロックバッファの挿入個数と
して決定する。例えば、図４に示す回路においてサブク
ロックバッファ４１１〜４１４が無い状態で考えた場
合、配線ｗ41に挿入されている唯一のクロックバッファ
４０１が最後段のバッファになる（ただし、この場合、
最前段でもある）ため、配線ｗ41が幹となる。そして、
この幹である配線ｗ1 から見たときの最初のブランチは
配線ｗ42〜ｗ45となり、ブランチの本数は４本となっ
て、サブクロックバッファの挿入個数は４個に決定され
る。また、サブクロックバッファ４１１〜４１４が挿入
済みの回路の場合には、それらが最後段のバッファにな
るから、これらが挿入された配線ｗ42〜ｗ45が全て幹に
位置付けられ、それらから見た時のブランチは配線ｗ46
〜ｗ413 となり、サブクロックバッファの挿入個数は８
個に決定されることとなる。このようにして決定された
個数のサブクロックバッファの挿入が行われると、Ｓ１
０４において、前回に参照したテーブル分散値より、分
散は小さくなるため、サブクロックバッファの挿入によ
り利用できる面積がその分割領域まで小さくなったと仮
定し、仮想の１つのサブクロックバッファ当りの面積を
見積る。その後、Ｓ１０１に戻り、Ｓ１０２における判
断が“Ｙ”（ＹＥＳ）になるまでＳ１０１〜Ｓ１０４を
繰返すこととなる。因みに、Ｓ１０４の後、Ｓ１０１で
はテーブル１０１ｂを用いて、設計対象領域全域が分割
領域まで小さくなったと仮定して遅延時間分散を割出す
こととなる。
【００１３】そして、Ｓ１０２における判断が“Ｙ”に
なる、つまりサブクロックバッファの挿入の必要がない
と判断されると、Ｓ１０３で得られたサブクロックバッ
ファ挿入数データ１０５及び設計対象領域全域の面積デ
ータをキーにして面積対遅延テーブル１０６を参照し予
想遅延時間を取得する。
なる、つまりサブクロックバッファの挿入の必要がない
と判断されると、Ｓ１０３で得られたサブクロックバッ
ファ挿入数データ１０５及び設計対象領域全域の面積デ
ータをキーにして面積対遅延テーブル１０６を参照し予
想遅延時間を取得する。
【００１４】このように、設計対象領域を分割するか否
か、そして分割する場合にはその分割数が幾つになるか
を割出し、実際の設計対象領域の面積対分割数に応じた
遅延時間のばらつきを加味して遅延時間を予想するよう
にしたので、予想した遅延時間と実際のレイアウトに基
づく遅延時間との差を小さくし、設計のやり直しをなく
すことができる。
か、そして分割する場合にはその分割数が幾つになるか
を割出し、実際の設計対象領域の面積対分割数に応じた
遅延時間のばらつきを加味して遅延時間を予想するよう
にしたので、予想した遅延時間と実際のレイアウトに基
づく遅延時間との差を小さくし、設計のやり直しをなく
すことができる。
【００１５】図２は本発明の第２実施例に係る遅延時間
予想手法のアルゴリズムを示すものである。この図に示
すものは、遅延時間短縮法の他の手法であるメッシュク
ロック手法について対処したものである。このメッシュ
クロック手法は、予めクロック信号の配線をメッシュ状
に配置することでクロック入力ピンの近くの遅延時間と
遠くの遅延時間の差を小さくする手法である。図５はメ
ッシュクロック手法について図解する。チップ５０１内
には主要配線となるメッシュ配線５０２とフリップフロ
ップ５０３〜５０１７とが配置され、メッシュ配線５０
２はチップ５０１の回路収納領域全域を４面の領域ａ51
〜ａ54に画定しており、フリップフロップ５０３〜５０
１７は各領域ａ51〜ａ54内に収まるように配置されてい
る。このようなメッシュ配線により、回路上の任意の点
でのクロック配線上の電位が均等になり、遅延ばらつき
を与える正規分布曲線が鋭くなり、分散が小さくなる。
クロック信号上の電位分布はメッシュの格子間隔が細か
くなるほど均等に近付く。レイアウト時にこのような手
法を使うことで前述したサブクロック手法と同様にチッ
プ内のクロック信号の位置による遅延時間のばらつきを
小さくすることができることとなる。
予想手法のアルゴリズムを示すものである。この図に示
すものは、遅延時間短縮法の他の手法であるメッシュク
ロック手法について対処したものである。このメッシュ
クロック手法は、予めクロック信号の配線をメッシュ状
に配置することでクロック入力ピンの近くの遅延時間と
遠くの遅延時間の差を小さくする手法である。図５はメ
ッシュクロック手法について図解する。チップ５０１内
には主要配線となるメッシュ配線５０２とフリップフロ
ップ５０３〜５０１７とが配置され、メッシュ配線５０
２はチップ５０１の回路収納領域全域を４面の領域ａ51
〜ａ54に画定しており、フリップフロップ５０３〜５０
１７は各領域ａ51〜ａ54内に収まるように配置されてい
る。このようなメッシュ配線により、回路上の任意の点
でのクロック配線上の電位が均等になり、遅延ばらつき
を与える正規分布曲線が鋭くなり、分散が小さくなる。
クロック信号上の電位分布はメッシュの格子間隔が細か
くなるほど均等に近付く。レイアウト時にこのような手
法を使うことで前述したサブクロック手法と同様にチッ
プ内のクロック信号の位置による遅延時間のばらつきを
小さくすることができることとなる。
【００１６】さて、図２に戻り、この図に示すアルゴリ
ズムは、例えば、設計者がユーザインタフェースの操作
を通じて実行命令を出すことにより起動される。このア
ルゴリズムの実行中、対象となっている回路の現状が設
計処理と同様にデータとして保持され、必要に応じてデ
ィスプレイに表示される。まず、Ｓ２０１では仮想面積
分散テーブル２０１ａまたは面積分散テーブル２０１ｂ
を用い、設計対象領域の遅延時間分散度合い（時間値で
あり、以下、分散値という。）を見積る。テーブル２０
１ａは、回路の収納に利用できる面積（設計対象領域）
全域に対する遅延時間の分散度合いを示すもので、配線
（以下、メイン配線という。）ｗ51を区分けする配線
（以下、区分け配線という。）ｗ52，ｗ53が無い状態を
想定しているときには、このテーブル２０１ａを参照す
ることとなる。また、区分け配線ｗ52，ｗ53の挿入後に
はテーブル２０１ｂを参照することとなる。Ｓ２０１で
は、この分散値を予想クロック分散データ２０３として
保持する。次いで、Ｓ２０２では、このデータ２０３の
示す分散値とクロック周期データ２０４の示すクロック
周期とを比較し、前者が後者よりも動作に支障を来さな
い程度に充分小さいか否かが判断される。換言すれば、
区分け配線挿入の必要の有無について判断を行うことと
なる。この判断が“Ｎ”（ＮＯ）の場合にはＳ２０３に
おいて新たなメッシュ（配線）間隔、つまり、配線によ
って画定される領域の大きさを決定する。ここでは、設
計対象領域内の既存配線間に新たな配線を挿入した新た
なメッシュ配線の配線間隔を求めることとなる。例え
ば、Ｓ２０２での判断結果が図５（ａ）に示す回路の配
線ｗ52，ｗ53が無い状態に対するものであった場合、配
線ｗ51が上記既存配線、配線ｗ52，ｗ53が新たな配線と
なる。したがって、Ｓ２０３では配線ｗ51〜ｗ53により
形成されるメッシュ配線の配線間隔Ｓ１を求めることと
なる。また、図５（ｂ）に示す回路では配線ｗ55〜ｗ58
が新たな配線となり、配線ｗ51，ｗ55〜ｗ58によって形
成されるメッシュ配線の配線間隔Ｓ２を求めることとな
る。さらに、図５（ａ）に示す回路でもＳ２０２の判定
が“Ｎ”となった場合には例えば図５（ｃ）に示すよう
な回路になる。この場合、配線ｗ58〜ｗ61が新たに追加
した配線となり、配線ｗ51〜53，ｗ58〜ｗ61からなるメ
ッシュ配線の配線間隔Ｓ３を求めることとなるのであ
る。
ズムは、例えば、設計者がユーザインタフェースの操作
を通じて実行命令を出すことにより起動される。このア
ルゴリズムの実行中、対象となっている回路の現状が設
計処理と同様にデータとして保持され、必要に応じてデ
ィスプレイに表示される。まず、Ｓ２０１では仮想面積
分散テーブル２０１ａまたは面積分散テーブル２０１ｂ
を用い、設計対象領域の遅延時間分散度合い（時間値で
あり、以下、分散値という。）を見積る。テーブル２０
１ａは、回路の収納に利用できる面積（設計対象領域）
全域に対する遅延時間の分散度合いを示すもので、配線
（以下、メイン配線という。）ｗ51を区分けする配線
（以下、区分け配線という。）ｗ52，ｗ53が無い状態を
想定しているときには、このテーブル２０１ａを参照す
ることとなる。また、区分け配線ｗ52，ｗ53の挿入後に
はテーブル２０１ｂを参照することとなる。Ｓ２０１で
は、この分散値を予想クロック分散データ２０３として
保持する。次いで、Ｓ２０２では、このデータ２０３の
示す分散値とクロック周期データ２０４の示すクロック
周期とを比較し、前者が後者よりも動作に支障を来さな
い程度に充分小さいか否かが判断される。換言すれば、
区分け配線挿入の必要の有無について判断を行うことと
なる。この判断が“Ｎ”（ＮＯ）の場合にはＳ２０３に
おいて新たなメッシュ（配線）間隔、つまり、配線によ
って画定される領域の大きさを決定する。ここでは、設
計対象領域内の既存配線間に新たな配線を挿入した新た
なメッシュ配線の配線間隔を求めることとなる。例え
ば、Ｓ２０２での判断結果が図５（ａ）に示す回路の配
線ｗ52，ｗ53が無い状態に対するものであった場合、配
線ｗ51が上記既存配線、配線ｗ52，ｗ53が新たな配線と
なる。したがって、Ｓ２０３では配線ｗ51〜ｗ53により
形成されるメッシュ配線の配線間隔Ｓ１を求めることと
なる。また、図５（ｂ）に示す回路では配線ｗ55〜ｗ58
が新たな配線となり、配線ｗ51，ｗ55〜ｗ58によって形
成されるメッシュ配線の配線間隔Ｓ２を求めることとな
る。さらに、図５（ａ）に示す回路でもＳ２０２の判定
が“Ｎ”となった場合には例えば図５（ｃ）に示すよう
な回路になる。この場合、配線ｗ58〜ｗ61が新たに追加
した配線となり、配線ｗ51〜53，ｗ58〜ｗ61からなるメ
ッシュ配線の配線間隔Ｓ３を求めることとなるのであ
る。
【００１７】このようにして決定された間隔で新たな配
線の挿入が行われると、Ｓ２０４において、前回に参照
したテーブル分散値より、分散は小さくなるため、新た
に挿入された配線を含むメッシュ配線によって画定され
る一分割領域の面積を見積る。その後、Ｓ２０１に戻
り、Ｓ２０２における判断が“Ｙ”（ＹＥＳ）になるま
でＳ２０１〜Ｓ２０４を繰返すこととなる。因みに、Ｓ
２０４の後、Ｓ２０１ではテーブル２０１ｂを用いて、
設計対象領域全域が分割領域まで小さくなったと仮定し
て遅延時間分散を割出すこととなる。
線の挿入が行われると、Ｓ２０４において、前回に参照
したテーブル分散値より、分散は小さくなるため、新た
に挿入された配線を含むメッシュ配線によって画定され
る一分割領域の面積を見積る。その後、Ｓ２０１に戻
り、Ｓ２０２における判断が“Ｙ”（ＹＥＳ）になるま
でＳ２０１〜Ｓ２０４を繰返すこととなる。因みに、Ｓ
２０４の後、Ｓ２０１ではテーブル２０１ｂを用いて、
設計対象領域全域が分割領域まで小さくなったと仮定し
て遅延時間分散を割出すこととなる。
【００１８】Ｓ２０２における判断が“Ｙ”になる、つ
まり新たな配線の挿入の必要がないと判断されると、Ｓ
２０３で得られたサブクロックバッファ挿入数データ２
０５及び設計対象領域全域の面積データをキーにして面
積対遅延テーブル２０６を参照し予想遅延時間を取得す
る。
まり新たな配線の挿入の必要がないと判断されると、Ｓ
２０３で得られたサブクロックバッファ挿入数データ２
０５及び設計対象領域全域の面積データをキーにして面
積対遅延テーブル２０６を参照し予想遅延時間を取得す
る。
【００１９】このように、設計対象領域を分割するか否
か、そして分割する場合にはその分割数が幾つになるか
を割出し、実際の設計対象領域の面積対分割数に応じた
遅延時間のばらつきを加味して遅延時間を予想するよう
にしたので、予想した遅延時間と実際のレイアウトに基
づく遅延時間との差を小さくし、設計のやり直しをなく
すことができる。
か、そして分割する場合にはその分割数が幾つになるか
を割出し、実際の設計対象領域の面積対分割数に応じた
遅延時間のばらつきを加味して遅延時間を予想するよう
にしたので、予想した遅延時間と実際のレイアウトに基
づく遅延時間との差を小さくし、設計のやり直しをなく
すことができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、設
計対象領域を分割するか否か、そして分割する場合には
その分割数が幾つになるかを割出し、実際の設計対象領
域の面積対分割数に応じた遅延時間のばらつきを加味し
て遅延時間を予想するようにしたので、予想した遅延時
間と実際のレイアウトに基づく遅延時間との差を小さく
する、つまり、レイアウト前のクロック信号の予想精度
を高めることができ、レイアウト後の回路の動作を保証
できる。これにより、設計のやり直しをなくすことがで
きることとなる。
計対象領域を分割するか否か、そして分割する場合には
その分割数が幾つになるかを割出し、実際の設計対象領
域の面積対分割数に応じた遅延時間のばらつきを加味し
て遅延時間を予想するようにしたので、予想した遅延時
間と実際のレイアウトに基づく遅延時間との差を小さく
する、つまり、レイアウト前のクロック信号の予想精度
を高めることができ、レイアウト後の回路の動作を保証
できる。これにより、設計のやり直しをなくすことがで
きることとなる。
【図１】本発明の第１実施例に係る遅延時間予想手法の
アルゴリズムを示すフローチャート。
アルゴリズムを示すフローチャート。
【図２】本発明の第２実施例に係る遅延時間予想手法の
アルゴリズムを示すフローチャート。
アルゴリズムを示すフローチャート。
【図３】遅延時間低減策を施していない通常のレイアウ
ト構造を示すレイアウトパターン説明図。
ト構造を示すレイアウトパターン説明図。
【図４】遅延時間低減策としてサブクロックバッファ挿
入法を採用したときのレイアウト構造を示すレイアウト
パターン説明図。
入法を採用したときのレイアウト構造を示すレイアウト
パターン説明図。
【図５】遅延時間低減策としてメッシュ配線手法を採用
したときのレイアウト構造を示すレイアウトパターン説
明図。
したときのレイアウト構造を示すレイアウトパターン説
明図。
【図６】図３に示すレイアウトにおける位置Ａ〜Ｃの遅
延時間を示すタイミングチャート。
延時間を示すタイミングチャート。
【図７】図４または図５に示すレイアウトにおける位置
Ａ〜Ｃの遅延時間を示すタイミングチャート。
Ａ〜Ｃの遅延時間を示すタイミングチャート。
【図８】遅延時間予想の際に使用されるファンアウト数
対予想配線長の統計データを示すグラフ。
対予想配線長の統計データを示すグラフ。
【図９】遅延時間予想の際に使用される設計対象領域の
面積対遅延時間分散の統計データを示すグラフ。
面積対遅延時間分散の統計データを示すグラフ。
【図１０】遅延時間を確率変数にしたときのクロック入
力ピン数の割合を示す正規分布曲線を示すグラフ。
力ピン数の割合を示す正規分布曲線を示すグラフ。
１０１，２０１ 面積分散テーブル １０２，２０２ 設計対象領域の面積データ １０３，２０３ 予想クロック分散データ １０４，２０４ クロック周期データ １０５ サブクロックバッファ数データ ２０５ メッシュ配線格子数 １０６，２０６ 設計対象領域の面積対遅延テーブル １０７，２０７ クロック予想遅延データ Ｓ１０１，Ｓ２０１ 分散見積り処理 Ｓ１０２，Ｓ２０２ 分散予想値判定処理 Ｓ１０３ サブクロックバッファ挿入処理 Ｓ２０３ メッシュ格子間隔決定処理 Ｓ１０４，Ｓ２０４ 分割領域面積見積り処理 Ｓ１０５，Ｓ２０５ 予想遅延抽出手段
Claims (4)
- 【請求項１】設計対象領域全域の面積とクロック信号の
入力端子から前記設計対象領域内の各種位置への遅延時
間及びその分散度合いを示す未分割時面積対遅延分散情
報と、設計対象領域を複数種の数に分割したときの各種
分割数における一分割領域の面積とクロック信号の入力
端子から前記設計対象領域内の各種位置への遅延時間及
びその分散度合いを示す分割時面積対遅延分散情報とを
用い、 再処理命令未入力時には前記未分割時遅延面積対遅延情
報を、前記再処理命令入力時には前記分割時遅延面積対
遅延情報を参照し、前記設計対象領域の遅延時間分散度
合いを分散見積り値として前記各面積対遅延分散情報か
ら抽出する予想分散度合い抽出処理と、前記分散予想値
が特定のクロック周期に対する分散度合いに関する条件
を満足するか否かを判定する分散度合い判定処理と、そ
の判定結果が条件の不満足を示すときその判定結果を出
したときの分割数よりも多くの領域に前記設計対象領域
を分割する領域分割処理と、その領域分割に応答して前
記再処理命令を前記分散度合い見積り手段に与える再処
理制御処理とを含み、前記条件を満足するまで前記抽出
処理、判定処理及び領域分割処理を繰返すステップと、 当該条件を満たす分割数における前記遅延時間を予想遅
延時間として前記面積対遅延分散情報から抽出するステ
ップとを備えている遅延時間予想方法。 - 【請求項２】設計対象領域全域の面積とクロック信号の
入力端子から前記設計対象領域内の各種位置への遅延時
間及びその分散度合いを示す未分割時面積対遅延分散情
報を記憶する未分割時遅延情報記憶手段と、 設計対象領域を複数種の数に分割したときの各種分割数
における一分割領域の面積とクロック信号の入力端子か
ら前記設計対象領域内の各種位置への遅延時間及びその
分散度合いを示す分割時面積対遅延分散情報を記憶する
分割時遅延情報記憶手段と、 再処理命令未入力時には前記未分割時遅延面積対遅延情
報を、前記再処理命令入力時には前記分割時遅延面積対
遅延情報を参照し、前記設計対象領域の遅延時間分散度
合いを分散見積り値として前記各面積対遅延分散情報か
ら抽出する予想分散度合い抽出手段と、 前記分散予想値が特定のクロック周期に対する分散度合
いに関する条件を満足するか否かを判定する分散度合い
判定手段と、 その判定結果が条件の不満足を示すときその判定結果を
出したときの分割数よりも多くの領域に前記設計対象領
域を分割する領域分割手段と、 その領域分割に応答して前記再処理命令を前記分散度合
い見積り手段に与える再処理制御手段と、 前記判定結果が条件の満足を示すとき当該判定の対象と
なった面積における前記遅延時間を予想遅延時間として
前記面積対遅延分散情報から抽出する予想遅延時間抽出
手段とを備えている遅延時間予想装置。 - 【請求項３】領域分割手段は、スタンダードセルからな
る回路収容領域を一つのサブクロックバッファ担当領域
が縮小されるように分割する手段からなることを特徴と
する請求項２記載の遅延時間予想装置。 - 【請求項４】領域分割手段は、ゲートアレイからなる回
路収容領域を一つの格子サイズが縮小されるように分割
する手段からなることを特徴とする請求項２記載の遅延
時間予想装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008666A JPH09198420A (ja) | 1996-01-22 | 1996-01-22 | 遅延時間予想方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008666A JPH09198420A (ja) | 1996-01-22 | 1996-01-22 | 遅延時間予想方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198420A true JPH09198420A (ja) | 1997-07-31 |
Family
ID=11699266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8008666A Pending JPH09198420A (ja) | 1996-01-22 | 1996-01-22 | 遅延時間予想方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011065319A (ja) * | 2009-09-16 | 2011-03-31 | Nec Corp | 情報処理装置 |
| JP2011096014A (ja) * | 2009-10-29 | 2011-05-12 | Renesas Electronics Corp | タイミング解析装置、タイミング解析方法、及びタイミング解析プログラム |
| CN111693794A (zh) * | 2019-03-12 | 2020-09-22 | 株式会社日立制作所 | 异常检测装置以及异常检测方法 |
-
1996
- 1996-01-22 JP JP8008666A patent/JPH09198420A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011065319A (ja) * | 2009-09-16 | 2011-03-31 | Nec Corp | 情報処理装置 |
| US8671374B2 (en) | 2009-09-16 | 2014-03-11 | Nec Corporation | Information processing apparatus |
| JP2011096014A (ja) * | 2009-10-29 | 2011-05-12 | Renesas Electronics Corp | タイミング解析装置、タイミング解析方法、及びタイミング解析プログラム |
| CN111693794A (zh) * | 2019-03-12 | 2020-09-22 | 株式会社日立制作所 | 异常检测装置以及异常检测方法 |
| CN111693794B (zh) * | 2019-03-12 | 2022-08-30 | 株式会社日立制作所 | 异常检测装置以及异常检测方法 |
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