JPH09191643A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JPH09191643A JPH09191643A JP99396A JP99396A JPH09191643A JP H09191643 A JPH09191643 A JP H09191643A JP 99396 A JP99396 A JP 99396A JP 99396 A JP99396 A JP 99396A JP H09191643 A JPH09191643 A JP H09191643A
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Abstract
(57)【要約】
【課題】 負荷変動や入力電圧変動に対してスイッチン
グ電源装置のスイッチング素子のオン・オフ動作を安定
に制御する。 【解決手段】 本発明によるスイッチング電源装置は、
MOS-FET3の1周期のオン・オフ動作期間内に過
電流検出用抵抗8からの帰還電流を制御回路9の帰還信
号入力端子9aへバイパスして制御回路9に負帰還をか
ける帰還電流バイパス用コンデンサ51を制御回路9の
帰還信号入力端子9aと過電流検出用抵抗8との間に接
続したことを特徴とする。このスイッチング電源装置で
は、MOS-FET3の1周期のオン・オフ動作期間内
において、電流検出用抵抗8からの帰還電流が帰還電流
バイパス用コンデンサ51を通して制御回路9の帰還信
号入力端子9aへ流れ、制御回路9に負帰還がかかるの
で、負荷7の変動や直流電源1の電圧変動に対して制御
回路9の動作が安定し、MOS-FET3のオン・オフ
動作を安定に制御することができる。
グ電源装置のスイッチング素子のオン・オフ動作を安定
に制御する。 【解決手段】 本発明によるスイッチング電源装置は、
MOS-FET3の1周期のオン・オフ動作期間内に過
電流検出用抵抗8からの帰還電流を制御回路9の帰還信
号入力端子9aへバイパスして制御回路9に負帰還をか
ける帰還電流バイパス用コンデンサ51を制御回路9の
帰還信号入力端子9aと過電流検出用抵抗8との間に接
続したことを特徴とする。このスイッチング電源装置で
は、MOS-FET3の1周期のオン・オフ動作期間内
において、電流検出用抵抗8からの帰還電流が帰還電流
バイパス用コンデンサ51を通して制御回路9の帰還信
号入力端子9aへ流れ、制御回路9に負帰還がかかるの
で、負荷7の変動や直流電源1の電圧変動に対して制御
回路9の動作が安定し、MOS-FET3のオン・オフ
動作を安定に制御することができる。
Description
【0001】
【発明の属する技術分野】本発明は、負荷変動や入力電
圧変動に対してスイッチング素子のオン・オフ動作を安
定に制御することができるスイッチング電源装置に関す
るものである。
圧変動に対してスイッチング素子のオン・オフ動作を安
定に制御することができるスイッチング電源装置に関す
るものである。
【0002】
【従来の技術】従来のスイッチング電源装置は、例えば
図8に示すように、直流電源1と、1次〜3次巻線2a
〜2cを有するトランス2と、直流電源1の両端に直列
接続されたトランス2の1次巻線2a及びスイッチング
素子としてのMOS-FET3と、トランス2の2次巻
線2bに整流用ダイオード4及び平滑コンデンサ5から
成る整流平滑回路6を介して接続される負荷7と、MO
S-FET3と直列に接続されかつMOS-FET3に流
れる電流をそれに対応する電圧として検出する過電流検
出手段としての過電流検出用抵抗8と、負荷7の電圧の
制御信号を入力する帰還信号入力端子9a及び過電流検
出用抵抗8の検出電圧を入力する過電流検出端子9bを
有しかつ負荷7に供給される直流出力電圧が一定となる
ように負荷7の電圧に応じてMOS-FET3のオン・
オフ期間を制御する制御回路9とを備えている。また、
図8に示すスイッチング電源装置では、負荷7の両端の
電圧を検出しかつ発光部10a及び受光部10bを有する
フォトカプラ10を介して制御回路9の帰還信号入力端
子9aに電圧制御信号を出力する負荷電圧検出回路11
と、直流電源1の正(+)極端子と制御回路9の電源端
子9cとの間に接続された起動用抵抗12と、トランス
2の3次巻線2cと整流用ダイオード13と平滑コンデ
ンサ14とから成りかつ制御回路9の起動後に平滑コン
デンサ14の両端から制御回路9の電源端子9cに駆動
用電力を供給する制御電源回路15とを備えている。フ
ォトカプラ10の発光部10aは平滑コンデンサ5の正
(+)端と負荷電圧検出回路11の検出出力端子11c
との間に直列抵抗を介して接続され、フォトカプラ10
の受光部10bは制御電源回路15の平滑コンデンサ1
4の正(+)端と制御回路9の帰還信号入力端子9aと
の間に接続されている。なお、特に図示はしないが、直
流電源1は実際には商用交流電源と、商用交流電源の商
用交流電圧を直流電圧に変換する整流回路とにより構成
される。勿論、直流電源1として乾電池やバッテリ等も
使用可能である。
図8に示すように、直流電源1と、1次〜3次巻線2a
〜2cを有するトランス2と、直流電源1の両端に直列
接続されたトランス2の1次巻線2a及びスイッチング
素子としてのMOS-FET3と、トランス2の2次巻
線2bに整流用ダイオード4及び平滑コンデンサ5から
成る整流平滑回路6を介して接続される負荷7と、MO
S-FET3と直列に接続されかつMOS-FET3に流
れる電流をそれに対応する電圧として検出する過電流検
出手段としての過電流検出用抵抗8と、負荷7の電圧の
制御信号を入力する帰還信号入力端子9a及び過電流検
出用抵抗8の検出電圧を入力する過電流検出端子9bを
有しかつ負荷7に供給される直流出力電圧が一定となる
ように負荷7の電圧に応じてMOS-FET3のオン・
オフ期間を制御する制御回路9とを備えている。また、
図8に示すスイッチング電源装置では、負荷7の両端の
電圧を検出しかつ発光部10a及び受光部10bを有する
フォトカプラ10を介して制御回路9の帰還信号入力端
子9aに電圧制御信号を出力する負荷電圧検出回路11
と、直流電源1の正(+)極端子と制御回路9の電源端
子9cとの間に接続された起動用抵抗12と、トランス
2の3次巻線2cと整流用ダイオード13と平滑コンデ
ンサ14とから成りかつ制御回路9の起動後に平滑コン
デンサ14の両端から制御回路9の電源端子9cに駆動
用電力を供給する制御電源回路15とを備えている。フ
ォトカプラ10の発光部10aは平滑コンデンサ5の正
(+)端と負荷電圧検出回路11の検出出力端子11c
との間に直列抵抗を介して接続され、フォトカプラ10
の受光部10bは制御電源回路15の平滑コンデンサ1
4の正(+)端と制御回路9の帰還信号入力端子9aと
の間に接続されている。なお、特に図示はしないが、直
流電源1は実際には商用交流電源と、商用交流電源の商
用交流電圧を直流電圧に変換する整流回路とにより構成
される。勿論、直流電源1として乾電池やバッテリ等も
使用可能である。
【0003】制御回路9は、図9に示すように、電源端
子9cに接続されたスタート回路及び制御回路用レギュ
レータ21と、非反転入力端子22a及び反転入力端子
22bを有するコンパレータ22と、スタート回路及び
制御回路用レギュレータ21とコンパレータ22の反転
入力端子22b及び比較出力端子22cとの間に接続され
たオフ幅制御回路23と、帰還信号入力端子9aとコン
パレータ22の非反転入力端子22a及び比較出力端子
22cとの間に接続されたオン幅制御回路24と、スタ
ート回路及び制御回路用レギュレータ21とオフ幅制御
回路23との間に接続された基準電源25と、スタート
回路及び制御回路用レギュレータ21に接続された電源
入力端子26a及びコンパレータ22の比較出力端子2
2cに接続されたパルス信号入力端子26b及びMOS-
FET3のゲート端子に接続された制御信号出力端子2
6cを有する駆動回路26と、過電流検出端子9bと駆動
回路26の変調パルス信号入力端子26bとの間に接続
されかつ誤差増幅器27及び基準電源28から成る過電
流検出回路29とから構成されている。オフ幅制御回路
23はコンデンサ30と、抵抗31〜33と、トランジ
スタ34と、ダイオード35、36とから成り、オン幅
制御回路24はコンデンサ37と、トランジスタ38、
39と、NOTゲート40と、直列抵抗41とから成
る。また、負荷電圧検出回路11は、図10に示すよう
に、負荷電圧入力端子11a、11b間に接続された2つ
の分圧用抵抗42、43と、ベース端子が分圧用抵抗4
2、43の接続点に接続されかつコレクタ端子が検出出
力端子11cに接続された誤差増幅用トランジスタ44
と、分圧用抵抗43及び誤差増幅用トランジスタ44の
エミッタ端子間に接続された定電圧ダイオード45と、
分圧用抵抗42及びトランジスタ44のエミッタ端子間
に接続された抵抗46とから構成されている。
子9cに接続されたスタート回路及び制御回路用レギュ
レータ21と、非反転入力端子22a及び反転入力端子
22bを有するコンパレータ22と、スタート回路及び
制御回路用レギュレータ21とコンパレータ22の反転
入力端子22b及び比較出力端子22cとの間に接続され
たオフ幅制御回路23と、帰還信号入力端子9aとコン
パレータ22の非反転入力端子22a及び比較出力端子
22cとの間に接続されたオン幅制御回路24と、スタ
ート回路及び制御回路用レギュレータ21とオフ幅制御
回路23との間に接続された基準電源25と、スタート
回路及び制御回路用レギュレータ21に接続された電源
入力端子26a及びコンパレータ22の比較出力端子2
2cに接続されたパルス信号入力端子26b及びMOS-
FET3のゲート端子に接続された制御信号出力端子2
6cを有する駆動回路26と、過電流検出端子9bと駆動
回路26の変調パルス信号入力端子26bとの間に接続
されかつ誤差増幅器27及び基準電源28から成る過電
流検出回路29とから構成されている。オフ幅制御回路
23はコンデンサ30と、抵抗31〜33と、トランジ
スタ34と、ダイオード35、36とから成り、オン幅
制御回路24はコンデンサ37と、トランジスタ38、
39と、NOTゲート40と、直列抵抗41とから成
る。また、負荷電圧検出回路11は、図10に示すよう
に、負荷電圧入力端子11a、11b間に接続された2つ
の分圧用抵抗42、43と、ベース端子が分圧用抵抗4
2、43の接続点に接続されかつコレクタ端子が検出出
力端子11cに接続された誤差増幅用トランジスタ44
と、分圧用抵抗43及び誤差増幅用トランジスタ44の
エミッタ端子間に接続された定電圧ダイオード45と、
分圧用抵抗42及びトランジスタ44のエミッタ端子間
に接続された抵抗46とから構成されている。
【0004】上記の構成において、直流電源1より電力
供給が開始されると、起動用抵抗12を介して制御電源
回路15の平滑コンデンサ14が充電されると共に制御
回路9の電源端子9cに電圧が印加され、制御回路9内
のスタート回路及び制御回路用レギュレータ21が動作
を開始する。制御電源回路15の平滑コンデンサ14の
充電電圧が所定値に達して制御回路9内のスタート回路
及び制御回路用レギュレータ21の出力電圧が所定値に
なると、定電圧ダイオード等から成る基準電源25から
基準電圧VREF(約6.3V)が出力され、オフ幅制御回
路23の抵抗33を介してコンパレータ22の非反転入
力端子22aに付与される。これと同時に、オフ幅制御
回路23のトランジスタ34がオン状態になり、スター
ト回路及び制御回路用レギュレータ21の出力電圧でオ
フ幅制御回路23のコンデンサ30が充電される。オフ
幅制御回路23のコンデンサ30は、基準電源25の基
準電圧VREFからトランジスタ34のベース−エミッタ
間電圧VBEとダイオード35の電圧VFとの和を差し引
いた値(約5V)まで短い立上り時間(約0.5μs)
で充電され、コンパレータ22の反転入力端子22bに
付与される。したがって、このときの非反転入力端子2
2aの電圧は反転入力端子22bの電圧よりも高いので、
コンパレータ22の比較出力端子22cから出力される
変調パルス信号の電圧が高(H)レベルとなる。この変
調パルス信号が駆動回路26の変調パルス信号入力端子
26bに入力されると、制御信号出力端子26cから出力
される制御パルス信号の電圧が高レベルとなり、MOS
-FET3がオン状態となる。
供給が開始されると、起動用抵抗12を介して制御電源
回路15の平滑コンデンサ14が充電されると共に制御
回路9の電源端子9cに電圧が印加され、制御回路9内
のスタート回路及び制御回路用レギュレータ21が動作
を開始する。制御電源回路15の平滑コンデンサ14の
充電電圧が所定値に達して制御回路9内のスタート回路
及び制御回路用レギュレータ21の出力電圧が所定値に
なると、定電圧ダイオード等から成る基準電源25から
基準電圧VREF(約6.3V)が出力され、オフ幅制御回
路23の抵抗33を介してコンパレータ22の非反転入
力端子22aに付与される。これと同時に、オフ幅制御
回路23のトランジスタ34がオン状態になり、スター
ト回路及び制御回路用レギュレータ21の出力電圧でオ
フ幅制御回路23のコンデンサ30が充電される。オフ
幅制御回路23のコンデンサ30は、基準電源25の基
準電圧VREFからトランジスタ34のベース−エミッタ
間電圧VBEとダイオード35の電圧VFとの和を差し引
いた値(約5V)まで短い立上り時間(約0.5μs)
で充電され、コンパレータ22の反転入力端子22bに
付与される。したがって、このときの非反転入力端子2
2aの電圧は反転入力端子22bの電圧よりも高いので、
コンパレータ22の比較出力端子22cから出力される
変調パルス信号の電圧が高(H)レベルとなる。この変
調パルス信号が駆動回路26の変調パルス信号入力端子
26bに入力されると、制御信号出力端子26cから出力
される制御パルス信号の電圧が高レベルとなり、MOS
-FET3がオン状態となる。
【0005】一方、オン幅制御回路24のコンデンサ3
7の充電時定数はオフ幅制御回路23のコンデンサ30
の充電時定数よりも十分に大きく設定されているので、
コンデンサ37の充電電圧がMOS-FET3のオン期
間中に緩やかに上昇する。なお、MOS-FET3のオ
ン期間中はコンパレータ22の比較出力が高レベル、オ
ン幅制御回路24のNOTゲート40の出力が低レベ
ル、トランジスタ39がオフ状態であるので、コンデン
サ37が放電することはない。オン幅制御回路24のコ
ンデンサ37の充電電圧がトランジスタ38の閾値電圧
(0.7〜0.8V程度)を越えると、トランジスタ38
がオン状態となるので、コンパレータ22の非反転入力
端子22aの電圧が急激に降下する。このとき、コンパ
レータ22の非反転入力端子22aの電圧が反転入力端
子22bの電圧よりも低くなるので、コンパレータ22
の比較出力端子22cから出力される変調パルス信号の
電圧が高(H)レベルから低(L)レベルとなる。この
変調パルス信号が駆動回路26の変調パルス信号入力端
子26bに入力されると、制御信号出力端子26cから出
力される制御パルス信号の電圧が高レベルから低レベル
となり、MOS-FET3がオン状態からオフ状態とな
る。これにより、オフ幅制御回路23のダイオード36
が導通状態となり、MOS-FET3のオフ期間中には
コンパレータ22の非反転入力端子22aの電圧が
{(VREF−VF)・R32/(R32+R33)}+VFにな
り、所定の電圧レベル(約3V)に固定される。ここ
で、R32、R33は抵抗32、33の抵抗値を示し、VF
はオフ幅制御回路23のダイオード35、36の順方向
電圧を示す。また、コンパレータ22の比較出力が低レ
ベルのときは、オン幅制御回路24のNOTゲート40
の出力が高レベルとなりトランジスタ39がオン状態に
なるので、オン幅制御回路24のコンデンサ37が急激
に放電し、コンデンサ37の電圧が急激に降下する。
7の充電時定数はオフ幅制御回路23のコンデンサ30
の充電時定数よりも十分に大きく設定されているので、
コンデンサ37の充電電圧がMOS-FET3のオン期
間中に緩やかに上昇する。なお、MOS-FET3のオ
ン期間中はコンパレータ22の比較出力が高レベル、オ
ン幅制御回路24のNOTゲート40の出力が低レベ
ル、トランジスタ39がオフ状態であるので、コンデン
サ37が放電することはない。オン幅制御回路24のコ
ンデンサ37の充電電圧がトランジスタ38の閾値電圧
(0.7〜0.8V程度)を越えると、トランジスタ38
がオン状態となるので、コンパレータ22の非反転入力
端子22aの電圧が急激に降下する。このとき、コンパ
レータ22の非反転入力端子22aの電圧が反転入力端
子22bの電圧よりも低くなるので、コンパレータ22
の比較出力端子22cから出力される変調パルス信号の
電圧が高(H)レベルから低(L)レベルとなる。この
変調パルス信号が駆動回路26の変調パルス信号入力端
子26bに入力されると、制御信号出力端子26cから出
力される制御パルス信号の電圧が高レベルから低レベル
となり、MOS-FET3がオン状態からオフ状態とな
る。これにより、オフ幅制御回路23のダイオード36
が導通状態となり、MOS-FET3のオフ期間中には
コンパレータ22の非反転入力端子22aの電圧が
{(VREF−VF)・R32/(R32+R33)}+VFにな
り、所定の電圧レベル(約3V)に固定される。ここ
で、R32、R33は抵抗32、33の抵抗値を示し、VF
はオフ幅制御回路23のダイオード35、36の順方向
電圧を示す。また、コンパレータ22の比較出力が低レ
ベルのときは、オン幅制御回路24のNOTゲート40
の出力が高レベルとなりトランジスタ39がオン状態に
なるので、オン幅制御回路24のコンデンサ37が急激
に放電し、コンデンサ37の電圧が急激に降下する。
【0006】MOS-FET3のオフ期間中は、コンパ
レータ22の非反転入力端子22aの電圧が反転入力端
子22bの電圧よりも低いので、オフ幅制御回路23の
トランジスタ34及びダイオード35が逆バイアス状態
となり、コンデンサ30の充電が停止される。その後、
コンデンサ30はC30・R31(C30:コンデンサ30の
静電容量、R31:抵抗31の抵抗値)の放電時定数で放
出され、コンデンサ30の電圧、即ちコンパレータ22
の反転入力端子22bの電圧が緩やかに降下する。MO
S-FET3のオフ期間中における非反転入力端子22a
の電圧は所定の電圧レベル(約3V)に固定され、オフ
幅制御回路23のコンデンサ30の放電時定数は一定で
あるので、コンパレータ22の反転入力端子22bの電
圧が非反転入力端子22aの電圧(約3V)になるまで
の時間幅、即ちMOS-FET3のオフ期間の幅は一定
である。
レータ22の非反転入力端子22aの電圧が反転入力端
子22bの電圧よりも低いので、オフ幅制御回路23の
トランジスタ34及びダイオード35が逆バイアス状態
となり、コンデンサ30の充電が停止される。その後、
コンデンサ30はC30・R31(C30:コンデンサ30の
静電容量、R31:抵抗31の抵抗値)の放電時定数で放
出され、コンデンサ30の電圧、即ちコンパレータ22
の反転入力端子22bの電圧が緩やかに降下する。MO
S-FET3のオフ期間中における非反転入力端子22a
の電圧は所定の電圧レベル(約3V)に固定され、オフ
幅制御回路23のコンデンサ30の放電時定数は一定で
あるので、コンパレータ22の反転入力端子22bの電
圧が非反転入力端子22aの電圧(約3V)になるまで
の時間幅、即ちMOS-FET3のオフ期間の幅は一定
である。
【0007】コンパレータ22の反転入力端子22bの
電圧が非反転入力端子22aの電圧よりも低くなると、
コンパレータ22の比較出力端子22cから出力される
変調パルス信号の電圧が再び低レベルから高レベルとな
るので、MOS-FET3が再びオフ状態からオン状態
となり、以降は前述と同一の動作が繰り返される。これ
によって、MOS-FET3がオン・オフ動作され、ト
ランス2の1次巻線2aに直流電源1の電圧を断続的に
印加して交流電圧を発生する。トランス2の1次巻線2
aに発生した交流電圧により、2次巻線2bに降圧又は昇
圧された交流電圧が誘起される。これと同時に、トラン
ス2の3次巻線2cにも交流電圧が誘起され、この交流
電圧は制御電源回路15の整流用ダイオード13及び平
滑コンデンサ14により整流及び平滑され、電源端子9
aを通して制御回路9に直流電圧が供給される。トラン
ス2の2次巻線2bに誘起された交流電圧は整流平滑回
路6の整流用ダイオード4及び平滑コンデンサ5により
整流及び平滑され、負荷7に降圧又は昇圧された直流電
圧が供給される。
電圧が非反転入力端子22aの電圧よりも低くなると、
コンパレータ22の比較出力端子22cから出力される
変調パルス信号の電圧が再び低レベルから高レベルとな
るので、MOS-FET3が再びオフ状態からオン状態
となり、以降は前述と同一の動作が繰り返される。これ
によって、MOS-FET3がオン・オフ動作され、ト
ランス2の1次巻線2aに直流電源1の電圧を断続的に
印加して交流電圧を発生する。トランス2の1次巻線2
aに発生した交流電圧により、2次巻線2bに降圧又は昇
圧された交流電圧が誘起される。これと同時に、トラン
ス2の3次巻線2cにも交流電圧が誘起され、この交流
電圧は制御電源回路15の整流用ダイオード13及び平
滑コンデンサ14により整流及び平滑され、電源端子9
aを通して制御回路9に直流電圧が供給される。トラン
ス2の2次巻線2bに誘起された交流電圧は整流平滑回
路6の整流用ダイオード4及び平滑コンデンサ5により
整流及び平滑され、負荷7に降圧又は昇圧された直流電
圧が供給される。
【0008】負荷7の両端の電圧は、負荷電圧検出回路
11の2つの分圧用抵抗42、43により分圧され、そ
の分圧点の電圧が誤差増幅用トランジスタ44のベース
端子に入力され、誤差増幅用トランジスタ44のエミッ
タ端子に接続された定電圧ダイオード45の電圧と分圧
用抵抗42、43の分圧点の電圧との差に対応する電圧
が誤差増幅用トランジスタ44のコレクタ端子に発生す
る。これにより、誤差増幅用トランジスタ44のコレク
タ端子の電圧に応じて検出出力端子11cに接続された
フォトカプラ10の発光部10aが発光し、受光部10b
に制御電流が流れる。フォトカプラ10の受光部10b
の出力は、電圧制御信号として制御回路9の帰還信号入
力端子9aに入力され、直列抵抗41を介してオン幅制
御回路24のコンデンサ37を充電する。このとき、負
荷7の両端の電圧に反比例してフォトカプラ10の受光
部10bの抵抗が変化するので、オン幅制御回路24の
コンデンサ37の充電時定数が負荷7の両端の電圧に反
比例して変化する。即ち、負荷7が過負荷状態となり、
負荷7の両端の電圧が低くなると、フォトカプラ10の
受光部10bの抵抗が大きくなるので、オン幅制御回路
24のコンデンサ37の充電時定数が大きくなる。これ
とは逆に、負荷7が軽負荷状態となり、負荷7の両端の
電圧が高くなると、フォトカプラ10の受光部10bの
抵抗が小さくなるので、オン幅制御回路24のコンデン
サ37の充電時定数が小さくなる。このため、負荷7の
両端の電圧が低くなるとオン幅制御回路24のコンデン
サ37の充電速度が遅くなり、負荷7の両端の電圧が高
くなるとオン幅制御回路24のコンデンサ37の充電速
度が早くなる。したがって、オン幅制御回路24のコン
デンサ37の充電速度が遅いときはコンパレータ24の
比較出力端子22cから出力される変調パルス信号のオ
ン期間の幅が広くなり、オン幅制御回路24のコンデン
サ37の充電速度が早いときはコンパレータ24の比較
出力端子22cから出力される変調パルス信号のオン期
間の幅が狭くなる。これによって、MOS-FET3の
ゲート端子に付与する制御パルス信号のパルス幅が制御
される。また、MOS-FET3のオフ期間の幅は略一
定に保持されているので、MOS-FET3のゲート端
子に付与する制御パルス信号のオン期間の幅を制御する
ことにより、負荷5に供給される直流電圧が一定に保持
される。
11の2つの分圧用抵抗42、43により分圧され、そ
の分圧点の電圧が誤差増幅用トランジスタ44のベース
端子に入力され、誤差増幅用トランジスタ44のエミッ
タ端子に接続された定電圧ダイオード45の電圧と分圧
用抵抗42、43の分圧点の電圧との差に対応する電圧
が誤差増幅用トランジスタ44のコレクタ端子に発生す
る。これにより、誤差増幅用トランジスタ44のコレク
タ端子の電圧に応じて検出出力端子11cに接続された
フォトカプラ10の発光部10aが発光し、受光部10b
に制御電流が流れる。フォトカプラ10の受光部10b
の出力は、電圧制御信号として制御回路9の帰還信号入
力端子9aに入力され、直列抵抗41を介してオン幅制
御回路24のコンデンサ37を充電する。このとき、負
荷7の両端の電圧に反比例してフォトカプラ10の受光
部10bの抵抗が変化するので、オン幅制御回路24の
コンデンサ37の充電時定数が負荷7の両端の電圧に反
比例して変化する。即ち、負荷7が過負荷状態となり、
負荷7の両端の電圧が低くなると、フォトカプラ10の
受光部10bの抵抗が大きくなるので、オン幅制御回路
24のコンデンサ37の充電時定数が大きくなる。これ
とは逆に、負荷7が軽負荷状態となり、負荷7の両端の
電圧が高くなると、フォトカプラ10の受光部10bの
抵抗が小さくなるので、オン幅制御回路24のコンデン
サ37の充電時定数が小さくなる。このため、負荷7の
両端の電圧が低くなるとオン幅制御回路24のコンデン
サ37の充電速度が遅くなり、負荷7の両端の電圧が高
くなるとオン幅制御回路24のコンデンサ37の充電速
度が早くなる。したがって、オン幅制御回路24のコン
デンサ37の充電速度が遅いときはコンパレータ24の
比較出力端子22cから出力される変調パルス信号のオ
ン期間の幅が広くなり、オン幅制御回路24のコンデン
サ37の充電速度が早いときはコンパレータ24の比較
出力端子22cから出力される変調パルス信号のオン期
間の幅が狭くなる。これによって、MOS-FET3の
ゲート端子に付与する制御パルス信号のパルス幅が制御
される。また、MOS-FET3のオフ期間の幅は略一
定に保持されているので、MOS-FET3のゲート端
子に付与する制御パルス信号のオン期間の幅を制御する
ことにより、負荷5に供給される直流電圧が一定に保持
される。
【0009】MOS-FET3に流れる電流は、過電流
検出用抵抗8によりその電流に対応した電圧として検出
され、制御回路9の過電流検出端子9bに入力される。
過電流検出端子9bに入力された検出電圧は、過電流検
出回路29の誤差増幅器27の反転入力端子に入力さ
れ、非反転入力端子に接続された制限電流値に対応した
電圧を与える基準電源28の基準電圧と比較される。負
荷7が過負荷状態になり、MOS-FET3に流れる電
流が増大すると、過電流検出端子9bに入力される検出
電圧が基準電源28の基準電圧より高くなる。このと
き、誤差増幅器27の比較出力端子の電圧が低レベルと
なり、駆動回路26の変調パルス信号入力端子26bに
付与され、制御出力端子26cから出力される制御信号
の電圧が低レベルとなるので、MOS-FET3がオフ
状態となる。これにより、MOS-FET3に流れる電
流が制限され、過負荷状態でのMOS-FET3の保護
が可能となる。
検出用抵抗8によりその電流に対応した電圧として検出
され、制御回路9の過電流検出端子9bに入力される。
過電流検出端子9bに入力された検出電圧は、過電流検
出回路29の誤差増幅器27の反転入力端子に入力さ
れ、非反転入力端子に接続された制限電流値に対応した
電圧を与える基準電源28の基準電圧と比較される。負
荷7が過負荷状態になり、MOS-FET3に流れる電
流が増大すると、過電流検出端子9bに入力される検出
電圧が基準電源28の基準電圧より高くなる。このと
き、誤差増幅器27の比較出力端子の電圧が低レベルと
なり、駆動回路26の変調パルス信号入力端子26bに
付与され、制御出力端子26cから出力される制御信号
の電圧が低レベルとなるので、MOS-FET3がオフ
状態となる。これにより、MOS-FET3に流れる電
流が制限され、過負荷状態でのMOS-FET3の保護
が可能となる。
【0010】
【発明が解決しようとする課題】ところで、図8〜図1
0に示す従来のスイッチング電源装置では、負荷7の変
動や直流電源1の電圧変動によってフォトカプラ10の
応答遅れが発生することがあるため、これにより定電圧
制御のための帰還制御系の位相が遅れ、制御回路9に負
帰還がかからない場合がある。また、フォトカプラ10
及び負荷電圧検出回路11を含む帰還制御系は広い周波
数帯域に亘って大きな利得を有するため、制御回路9に
負帰還がかからない場合、制御回路9内の変調パルス信
号の発振周波数が不安定になり、MOS-FET3の1
周期のオン・オフ動作期間内において制御回路9の動作
が安定しない場合がある。然るに、図8〜図10に示す
スイッチング電源装置では、フォトカプラ10及び負荷
電圧検出回路11等の定電圧制御のための帰還制御系の
位相補正及び利得調整が困難であるため、制御回路9に
十分な負帰還をかけることができない。したがって、制
御回路9内の変調パルス信号の発振周波数が変化して動
作が不安定になり、負荷変動や入力電圧変動に対してM
OS-FET3のオン・オフ動作を安定に制御できない
欠点があった。
0に示す従来のスイッチング電源装置では、負荷7の変
動や直流電源1の電圧変動によってフォトカプラ10の
応答遅れが発生することがあるため、これにより定電圧
制御のための帰還制御系の位相が遅れ、制御回路9に負
帰還がかからない場合がある。また、フォトカプラ10
及び負荷電圧検出回路11を含む帰還制御系は広い周波
数帯域に亘って大きな利得を有するため、制御回路9に
負帰還がかからない場合、制御回路9内の変調パルス信
号の発振周波数が不安定になり、MOS-FET3の1
周期のオン・オフ動作期間内において制御回路9の動作
が安定しない場合がある。然るに、図8〜図10に示す
スイッチング電源装置では、フォトカプラ10及び負荷
電圧検出回路11等の定電圧制御のための帰還制御系の
位相補正及び利得調整が困難であるため、制御回路9に
十分な負帰還をかけることができない。したがって、制
御回路9内の変調パルス信号の発振周波数が変化して動
作が不安定になり、負荷変動や入力電圧変動に対してM
OS-FET3のオン・オフ動作を安定に制御できない
欠点があった。
【0011】そこで、本発明では負荷の変動や入力電圧
の変動に対してスイッチング素子のオン・オフ動作を安
定に制御できるスイッチング電源装置を提供することを
目的とする。
の変動に対してスイッチング素子のオン・オフ動作を安
定に制御できるスイッチング電源装置を提供することを
目的とする。
【0012】
【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、直流電源と、複数の巻線を有するトラン
スと、前記直流電源の両端に直列接続された前記トラン
スの1次巻線及びスイッチング素子と、前記トランスの
2次巻線に整流平滑回路を介して接続される負荷と、前
記スイッチング素子と直列に接続されかつ前記スイッチ
ング素子に流れる電流をそれに対応する電圧として検出
する過電流検出手段と、前記負荷の電圧の制御信号を入
力する帰還信号入力端子及び前記過電流検出手段の検出
電圧を入力する過電流検出端子を有しかつ前記負荷に供
給される直流出力電圧が一定となるように前記負荷の電
圧に応じて前記スイッチング素子のオン・オフ期間を制
御する制御回路とを備えている。このスイッチング電源
装置では、前記スイッチング素子の1周期のオン・オフ
動作期間内に前記過電流検出手段からの帰還電流を前記
制御回路の帰還信号入力端子へバイパスして前記制御回
路に負帰還をかける帰還電流バイパス手段を前記制御回
路の帰還信号入力端子と前記過電流検出手段との間に接
続している。図示の一実施形態では、前記帰還電流バイ
パス手段は帰還電流バイパス用コンデンサから成る。前
記帰還電流バイパス手段は、帰還電流バイパス用抵抗で
もよく、或いは帰還電流バイパス用コンデンサと帰還電
流バイパス用抵抗との直列回路又は並列回路から構成し
てもよい。また、前記帰還電流バイパス手段は前記過電
流検出手段の両端に直列接続された第1及び第2の帰還
電流バイパス用抵抗の接続点を前記制御回路の帰還信号
入力端子に接続して構成してもよい。更に、前記過電流
検出手段と前記帰還電流バイパス手段との間に抵抗及び
コンデンサから成る低域通過型フィルタ回路を接続して
もよい。
グ電源装置は、直流電源と、複数の巻線を有するトラン
スと、前記直流電源の両端に直列接続された前記トラン
スの1次巻線及びスイッチング素子と、前記トランスの
2次巻線に整流平滑回路を介して接続される負荷と、前
記スイッチング素子と直列に接続されかつ前記スイッチ
ング素子に流れる電流をそれに対応する電圧として検出
する過電流検出手段と、前記負荷の電圧の制御信号を入
力する帰還信号入力端子及び前記過電流検出手段の検出
電圧を入力する過電流検出端子を有しかつ前記負荷に供
給される直流出力電圧が一定となるように前記負荷の電
圧に応じて前記スイッチング素子のオン・オフ期間を制
御する制御回路とを備えている。このスイッチング電源
装置では、前記スイッチング素子の1周期のオン・オフ
動作期間内に前記過電流検出手段からの帰還電流を前記
制御回路の帰還信号入力端子へバイパスして前記制御回
路に負帰還をかける帰還電流バイパス手段を前記制御回
路の帰還信号入力端子と前記過電流検出手段との間に接
続している。図示の一実施形態では、前記帰還電流バイ
パス手段は帰還電流バイパス用コンデンサから成る。前
記帰還電流バイパス手段は、帰還電流バイパス用抵抗で
もよく、或いは帰還電流バイパス用コンデンサと帰還電
流バイパス用抵抗との直列回路又は並列回路から構成し
てもよい。また、前記帰還電流バイパス手段は前記過電
流検出手段の両端に直列接続された第1及び第2の帰還
電流バイパス用抵抗の接続点を前記制御回路の帰還信号
入力端子に接続して構成してもよい。更に、前記過電流
検出手段と前記帰還電流バイパス手段との間に抵抗及び
コンデンサから成る低域通過型フィルタ回路を接続して
もよい。
【0013】負荷が過負荷状態となるように変動した場
合は、負荷の電圧が降下するため、制御回路の帰還信号
入力端子に流れ込む負荷電圧制御のための制御電流が減
少し、制御回路がスイッチング素子のオン期間を広げる
ように動作する。一方、スイッチング素子に流れる電流
は増加し、これに伴って過電流検出手段の電圧降下が大
きくなるため、過電流検出手段から帰還電流バイパス手
段を通して制御回路の帰還信号入力端子に流れ込む帰還
電流が増加する。これにより、制御回路に負帰還がかか
り変調パルス信号の発振周波数が安定するので、スイッ
チング素子の1周期のオン・オフ動作期間内において制
御回路を安定して動作させることができる。また、負荷
が軽負荷状態となるように変動した場合は、前記の場合
と逆の動作が行われ、前記と同様に制御回路に負帰還が
かかり変調パルス信号の発振周波数が安定するので、こ
の場合もスイッチング素子の1周期のオン・オフ動作期
間内において制御回路を安定して動作させることができ
る。したがって、負荷変動や入力電圧変動に対してスイ
ッチング素子のオン・オフ動作を安定に制御することが
できる。
合は、負荷の電圧が降下するため、制御回路の帰還信号
入力端子に流れ込む負荷電圧制御のための制御電流が減
少し、制御回路がスイッチング素子のオン期間を広げる
ように動作する。一方、スイッチング素子に流れる電流
は増加し、これに伴って過電流検出手段の電圧降下が大
きくなるため、過電流検出手段から帰還電流バイパス手
段を通して制御回路の帰還信号入力端子に流れ込む帰還
電流が増加する。これにより、制御回路に負帰還がかか
り変調パルス信号の発振周波数が安定するので、スイッ
チング素子の1周期のオン・オフ動作期間内において制
御回路を安定して動作させることができる。また、負荷
が軽負荷状態となるように変動した場合は、前記の場合
と逆の動作が行われ、前記と同様に制御回路に負帰還が
かかり変調パルス信号の発振周波数が安定するので、こ
の場合もスイッチング素子の1周期のオン・オフ動作期
間内において制御回路を安定して動作させることができ
る。したがって、負荷変動や入力電圧変動に対してスイ
ッチング素子のオン・オフ動作を安定に制御することが
できる。
【0014】
【発明の実施の形態】以下、本発明によるスイッチング
電源装置の一実施形態を図1に基づいて説明する。但
し、図1では図8に示す箇所と実質的に同一の部分には
同一の符号を付し、その説明を省略する。本実施形態の
スイッチング電源装置は、図1に示すように、図8に示
すスイッチング電源装置においてMOS-FET3の1
周期のオン・オフ動作期間内に過電流検出用抵抗8から
の帰還電流を制御回路9の帰還信号入力端子9aへバイ
パスして制御回路9に負帰還をかける帰還電流バイパス
手段としての帰還電流バイパス用コンデンサ51を制御
回路9の帰還信号入力端子9aと過電流検出用抵抗8と
の間に接続したものである。その他の構成は、図8に示
すスイッチング電源装置と略同様である。なお、図1に
おける制御回路9及び負荷電圧検出回路11の内部構成
は、それぞれ図9に示す制御回路9の内部構成及び図1
0に示す負荷電圧検出回路11の内部構成と略同様であ
るので説明は省略する。
電源装置の一実施形態を図1に基づいて説明する。但
し、図1では図8に示す箇所と実質的に同一の部分には
同一の符号を付し、その説明を省略する。本実施形態の
スイッチング電源装置は、図1に示すように、図8に示
すスイッチング電源装置においてMOS-FET3の1
周期のオン・オフ動作期間内に過電流検出用抵抗8から
の帰還電流を制御回路9の帰還信号入力端子9aへバイ
パスして制御回路9に負帰還をかける帰還電流バイパス
手段としての帰還電流バイパス用コンデンサ51を制御
回路9の帰還信号入力端子9aと過電流検出用抵抗8と
の間に接続したものである。その他の構成は、図8に示
すスイッチング電源装置と略同様である。なお、図1に
おける制御回路9及び負荷電圧検出回路11の内部構成
は、それぞれ図9に示す制御回路9の内部構成及び図1
0に示す負荷電圧検出回路11の内部構成と略同様であ
るので説明は省略する。
【0015】次に、図1に示すスイッチング電源装置の
動作について説明する。通常時における動作について
は、先述の図8に示すスイッチング電源装置の動作と略
同様であるので、詳細な説明は省略する。図1に示す回
路において、負荷7が過負荷状態となるように変動する
と、負荷インピーダンスが下がり負荷7の電圧が降下す
るので、負荷電圧検出回路11内の分圧用抵抗42、4
3の分圧点の電圧も降下する。このとき、誤差増幅用ト
ランジスタ44のベース端子に発生する電圧が降下し、
誤差増幅用トランジスタ44のコレクタ電流が減少する
ので、フォトカプラ10の発光部10aの光強度が低下
すると共に受光部10bに流れる電流が減少し、制御回
路9の帰還信号入力端子9aに流れ込む制御電流が減少
する。このとき、フォトカプラ10の受光部10bの抵
抗が大きくなるので、オン幅制御回路24のコンデンサ
37の充電時定数が大きくなり、コンデンサ37の充電
速度が遅くなる。このため、制御回路9はコンパレータ
22の比較出力端子22cから出力される変調パルス信
号のオン期間の幅を広げるように動作する。一方、MO
S-FET3に流れる電流は増加し、これに伴って過電
流検出用抵抗8の電圧降下が大きくなるので、過電流検
出用抵抗8から帰還電流バイパス用コンデンサ51を通
して制御回路9の帰還信号入力端子9aに流れ込む帰還
電流が増加する。この帰還電流は直列抵抗41を通して
オン幅制御回路24のコンデンサ37に流れ込み、コン
デンサ37を充電する。これにより、制御回路9に負帰
還がかかり変調パルス信号の発振周波数が安定するの
で、MOS-FET3の1周期のオン・オフ動作期間内
において制御回路9を安定して動作させることができ
る。このときのMOS-FET3のドレイン−ソース間
電圧VDS、MOS-FET3に流れる電流ID、制御回路
9内の変調パルス信号の電圧即ちコンパレータ22の比
較出力電圧VM、過電流検出用抵抗8に流れる電流IR8
及びオン幅制御回路24のコンデンサ37の電圧VC37
の経時変化をそれぞれ図2(A)〜(E)に示す。なお、図
2(E)において、破線部の波形は従来の回路(図8)に
おけるコンデンサ37の電圧VC37の経時変化を示す。
動作について説明する。通常時における動作について
は、先述の図8に示すスイッチング電源装置の動作と略
同様であるので、詳細な説明は省略する。図1に示す回
路において、負荷7が過負荷状態となるように変動する
と、負荷インピーダンスが下がり負荷7の電圧が降下す
るので、負荷電圧検出回路11内の分圧用抵抗42、4
3の分圧点の電圧も降下する。このとき、誤差増幅用ト
ランジスタ44のベース端子に発生する電圧が降下し、
誤差増幅用トランジスタ44のコレクタ電流が減少する
ので、フォトカプラ10の発光部10aの光強度が低下
すると共に受光部10bに流れる電流が減少し、制御回
路9の帰還信号入力端子9aに流れ込む制御電流が減少
する。このとき、フォトカプラ10の受光部10bの抵
抗が大きくなるので、オン幅制御回路24のコンデンサ
37の充電時定数が大きくなり、コンデンサ37の充電
速度が遅くなる。このため、制御回路9はコンパレータ
22の比較出力端子22cから出力される変調パルス信
号のオン期間の幅を広げるように動作する。一方、MO
S-FET3に流れる電流は増加し、これに伴って過電
流検出用抵抗8の電圧降下が大きくなるので、過電流検
出用抵抗8から帰還電流バイパス用コンデンサ51を通
して制御回路9の帰還信号入力端子9aに流れ込む帰還
電流が増加する。この帰還電流は直列抵抗41を通して
オン幅制御回路24のコンデンサ37に流れ込み、コン
デンサ37を充電する。これにより、制御回路9に負帰
還がかかり変調パルス信号の発振周波数が安定するの
で、MOS-FET3の1周期のオン・オフ動作期間内
において制御回路9を安定して動作させることができ
る。このときのMOS-FET3のドレイン−ソース間
電圧VDS、MOS-FET3に流れる電流ID、制御回路
9内の変調パルス信号の電圧即ちコンパレータ22の比
較出力電圧VM、過電流検出用抵抗8に流れる電流IR8
及びオン幅制御回路24のコンデンサ37の電圧VC37
の経時変化をそれぞれ図2(A)〜(E)に示す。なお、図
2(E)において、破線部の波形は従来の回路(図8)に
おけるコンデンサ37の電圧VC37の経時変化を示す。
【0016】また、前記とは逆に負荷7が軽負荷状態と
なるように変動すると、負荷インピーダンスが上がり負
荷7の電圧が上昇するので、負荷電圧検出回路11内の
誤差増幅用トランジスタ44のベース端子に発生する電
圧も上昇し、誤差増幅用トランジスタ44のコレクタ電
流が増加する。これにより、フォトカプラ10の発光部
10aの光強度が増加すると共に受光部10bに流れる電
流が増加するので、制御回路9の帰還信号入力端子9a
に流れ込む制御電流が増加する。このとき、フォトカプ
ラ10の受光部10bの抵抗が小さくなるので、オン幅
制御回路24のコンデンサ37の充電時定数が小さくな
り、コンデンサ37の充電速度が早くなる。このため、
制御回路9はコンパレータ22の比較出力端子22cか
ら出力される変調パルス信号のオン期間の幅を狭めるよ
うに動作する。一方、MOS-FET3に流れる電流は
減少し、これに伴って過電流検出用抵抗8の電圧降下が
小さくなるので、過電流検出用抵抗8から帰還電流バイ
パス用コンデンサ51を通して制御回路9の帰還信号入
力端子9aに流れ込む帰還電流が減少する。この帰還電
流は直列抵抗41を通してオン幅制御回路24のコンデ
ンサ37に流れ込み、コンデンサ37を充電する。した
がって、この場合においても制御回路9に負帰還がかか
り変調パルス信号の発振周波数が安定するので、MOS
-FET3の1周期のオン・オフ動作期間内において制
御回路9を安定して動作させることができる。このとき
のMOS-FET3のドレイン−ソース間電圧VDS、M
OS-FET3に流れる電流ID、制御回路9内の変調パ
ルス信号の電圧即ちコンパレータ22の比較出力電圧V
M、過電流検出用抵抗8に流れる電流IR8及びオン幅制
御回路24のコンデンサ37の電圧VC37の経時変化を
それぞれ図3(A)〜(E)に示す。
なるように変動すると、負荷インピーダンスが上がり負
荷7の電圧が上昇するので、負荷電圧検出回路11内の
誤差増幅用トランジスタ44のベース端子に発生する電
圧も上昇し、誤差増幅用トランジスタ44のコレクタ電
流が増加する。これにより、フォトカプラ10の発光部
10aの光強度が増加すると共に受光部10bに流れる電
流が増加するので、制御回路9の帰還信号入力端子9a
に流れ込む制御電流が増加する。このとき、フォトカプ
ラ10の受光部10bの抵抗が小さくなるので、オン幅
制御回路24のコンデンサ37の充電時定数が小さくな
り、コンデンサ37の充電速度が早くなる。このため、
制御回路9はコンパレータ22の比較出力端子22cか
ら出力される変調パルス信号のオン期間の幅を狭めるよ
うに動作する。一方、MOS-FET3に流れる電流は
減少し、これに伴って過電流検出用抵抗8の電圧降下が
小さくなるので、過電流検出用抵抗8から帰還電流バイ
パス用コンデンサ51を通して制御回路9の帰還信号入
力端子9aに流れ込む帰還電流が減少する。この帰還電
流は直列抵抗41を通してオン幅制御回路24のコンデ
ンサ37に流れ込み、コンデンサ37を充電する。した
がって、この場合においても制御回路9に負帰還がかか
り変調パルス信号の発振周波数が安定するので、MOS
-FET3の1周期のオン・オフ動作期間内において制
御回路9を安定して動作させることができる。このとき
のMOS-FET3のドレイン−ソース間電圧VDS、M
OS-FET3に流れる電流ID、制御回路9内の変調パ
ルス信号の電圧即ちコンパレータ22の比較出力電圧V
M、過電流検出用抵抗8に流れる電流IR8及びオン幅制
御回路24のコンデンサ37の電圧VC37の経時変化を
それぞれ図3(A)〜(E)に示す。
【0017】本実施形態では、MOS-FET3の1周
期のオン・オフ動作期間内において、電流検出用抵抗8
からの帰還電流が帰還電流バイパス用コンデンサ51及
び直列抵抗41を通して制御回路9内のオン幅制御回路
24のコンデンサ37に流れ、コンデンサ37が充電さ
れて制御回路9に負帰還がかかるので、負荷7の変動や
直流電源1の電圧変動に対して制御回路9の変調パルス
信号の発振周波数が安定し、MOS-FET3のオン・
オフ動作を安定に制御することができる。また、MOS
-FET3の1周期のオン・オフ動作期間内において制
御回路9に負帰還がかかるので、フォトカプラ10や負
荷電圧検出回路11等の定電圧制御のための帰還制御系
の位相補正及び利得調整が容易にできる。
期のオン・オフ動作期間内において、電流検出用抵抗8
からの帰還電流が帰還電流バイパス用コンデンサ51及
び直列抵抗41を通して制御回路9内のオン幅制御回路
24のコンデンサ37に流れ、コンデンサ37が充電さ
れて制御回路9に負帰還がかかるので、負荷7の変動や
直流電源1の電圧変動に対して制御回路9の変調パルス
信号の発振周波数が安定し、MOS-FET3のオン・
オフ動作を安定に制御することができる。また、MOS
-FET3の1周期のオン・オフ動作期間内において制
御回路9に負帰還がかかるので、フォトカプラ10や負
荷電圧検出回路11等の定電圧制御のための帰還制御系
の位相補正及び利得調整が容易にできる。
【0018】図1に示す実施形態のスイッチング電源装
置は変更が可能である。例えば図4に示す実施形態のス
イッチング電源装置は、図1に示す実施形態の回路にお
いて、過電流検出用抵抗8と帰還電流バイパス用コンデ
ンサ51との間に抵抗52及びコンデンサ53から成る
低域通過型フィルタ回路54を接続したものである。図
4に示す実施形態の回路では、MOS-FET3のオン
・オフ動作により過電流検出用抵抗8からの帰還電流に
重畳されるスパイク状のサージ電流及びノイズを低域通
過型フィルタ回路54により低減して、MOS-FET
3のオン・オフ動作をより安定に制御することができる
利点がある。
置は変更が可能である。例えば図4に示す実施形態のス
イッチング電源装置は、図1に示す実施形態の回路にお
いて、過電流検出用抵抗8と帰還電流バイパス用コンデ
ンサ51との間に抵抗52及びコンデンサ53から成る
低域通過型フィルタ回路54を接続したものである。図
4に示す実施形態の回路では、MOS-FET3のオン
・オフ動作により過電流検出用抵抗8からの帰還電流に
重畳されるスパイク状のサージ電流及びノイズを低域通
過型フィルタ回路54により低減して、MOS-FET
3のオン・オフ動作をより安定に制御することができる
利点がある。
【0019】また、図5に示す実施形態のスイッチング
電源装置は、図1に示す実施形態の回路において、帰還
電流バイパス用コンデンサ51の代わりに、過電流検出
用抵抗8の両端に第1及び第2の帰還電流バイパス用抵
抗55、56を直列に接続し、各帰還電流バイパス用抵
抗55、56の接続点を制御回路9の帰還信号入力端子
9aに接続して帰還電流バイパス手段を構成したもので
ある。図5に示す実施形態の回路では、第1及び第2の
帰還電流バイパス用抵抗55、56の各抵抗値を適宜選
択することにより、過電流検出用抵抗8からの帰還電流
量を自在に調整できる利点がある。
電源装置は、図1に示す実施形態の回路において、帰還
電流バイパス用コンデンサ51の代わりに、過電流検出
用抵抗8の両端に第1及び第2の帰還電流バイパス用抵
抗55、56を直列に接続し、各帰還電流バイパス用抵
抗55、56の接続点を制御回路9の帰還信号入力端子
9aに接続して帰還電流バイパス手段を構成したもので
ある。図5に示す実施形態の回路では、第1及び第2の
帰還電流バイパス用抵抗55、56の各抵抗値を適宜選
択することにより、過電流検出用抵抗8からの帰還電流
量を自在に調整できる利点がある。
【0020】また、図6に示す実施形態のスイッチング
電源装置は、図5に示す実施形態の回路において、過電
流検出用抵抗8と第1及び第2の帰還電流バイパス用抵
抗55、56で構成された帰還電流バイパス手段との間
に抵抗52及びコンデンサ53から成る低域通過型フィ
ルタ回路54を接続したものである。図6に示す実施形
態の回路では、第1及び第2の帰還電流バイパス用抵抗
55、56の各抵抗値を適宜選択することにより過電流
検出用抵抗8からの帰還電流量を自在に調整できると共
に、MOS-FET3のオン・オフ動作により発生する
スパイク状のサージ電圧、サージ電流及びノイズを低域
通過型フィルタ回路54により低減して、MOS-FE
T3のオン・オフ動作をより安定に制御することができ
る利点がある。
電源装置は、図5に示す実施形態の回路において、過電
流検出用抵抗8と第1及び第2の帰還電流バイパス用抵
抗55、56で構成された帰還電流バイパス手段との間
に抵抗52及びコンデンサ53から成る低域通過型フィ
ルタ回路54を接続したものである。図6に示す実施形
態の回路では、第1及び第2の帰還電流バイパス用抵抗
55、56の各抵抗値を適宜選択することにより過電流
検出用抵抗8からの帰還電流量を自在に調整できると共
に、MOS-FET3のオン・オフ動作により発生する
スパイク状のサージ電圧、サージ電流及びノイズを低域
通過型フィルタ回路54により低減して、MOS-FE
T3のオン・オフ動作をより安定に制御することができ
る利点がある。
【0021】本発明の実施態様は上記の各実施形態に限
定されず、更に種々の変更が可能である。例えば図1に
示す実施形態において、帰還電流バイパス用コンデンサ
51の代わりに図7(A)に示すように帰還電流バイパス
用抵抗57を接続してもよく、或いは図7(B)に示すよ
うに帰還電流バイパス用コンデンサ51と帰還電流バイ
パス用抵抗57との直列回路を接続するか又は図7(C)
に示すように帰還電流バイパス用コンデンサ51と帰還
電流バイパス用抵抗57との並列回路を接続してもよ
い。また、図4に示す実施形態における帰還電流バイパ
ス用コンデンサ51についても前記と同様の変更が可能
である。また、上記の各実施形態ではフライバック型の
スイッチング電源装置に適用した例を示したが、フォワ
ード型のスイッチング電源装置にも適用が可能である。
更に、上記の各実施形態ではスイッチング素子としてM
OS-FETを使用した例を示したが、バイポーラ形ト
ランジスタ、接合型電界効果トランジスタ(J-FE
T)等の他のスイッチング素子を使用してもよい。
定されず、更に種々の変更が可能である。例えば図1に
示す実施形態において、帰還電流バイパス用コンデンサ
51の代わりに図7(A)に示すように帰還電流バイパス
用抵抗57を接続してもよく、或いは図7(B)に示すよ
うに帰還電流バイパス用コンデンサ51と帰還電流バイ
パス用抵抗57との直列回路を接続するか又は図7(C)
に示すように帰還電流バイパス用コンデンサ51と帰還
電流バイパス用抵抗57との並列回路を接続してもよ
い。また、図4に示す実施形態における帰還電流バイパ
ス用コンデンサ51についても前記と同様の変更が可能
である。また、上記の各実施形態ではフライバック型の
スイッチング電源装置に適用した例を示したが、フォワ
ード型のスイッチング電源装置にも適用が可能である。
更に、上記の各実施形態ではスイッチング素子としてM
OS-FETを使用した例を示したが、バイポーラ形ト
ランジスタ、接合型電界効果トランジスタ(J-FE
T)等の他のスイッチング素子を使用してもよい。
【0022】
【発明の効果】本発明によれば、スイッチング素子の1
周期のオン・オフ動作期間内において制御回路に負帰還
がかかるので、負荷の変動や入力電圧の変動に対してス
イッチング素子のオン・オフ動作を安定に制御すること
ができる。このため、負荷の変動や入力電圧の変動にか
かわらず、負荷に常時安定な直流出力を供給することが
可能である。特に連続モード動作のとき、本発明の効果
が顕著である。
周期のオン・オフ動作期間内において制御回路に負帰還
がかかるので、負荷の変動や入力電圧の変動に対してス
イッチング素子のオン・オフ動作を安定に制御すること
ができる。このため、負荷の変動や入力電圧の変動にか
かわらず、負荷に常時安定な直流出力を供給することが
可能である。特に連続モード動作のとき、本発明の効果
が顕著である。
【図1】 本発明の一実施形態を示すスイッチング電源
装置の電気回路図
装置の電気回路図
【図2】 過負荷時における図1の回路の各部の電圧及
び電流を示す波形図
び電流を示す波形図
【図3】 軽負荷時における図1の回路の各部の電圧及
び電流を示す波形図
び電流を示す波形図
【図4】 図1の回路の変更実施形態を示す電気回路図
【図5】 図1の回路の他の変更実施形態を示す電気回
路図
路図
【図6】 図5の回路の変更実施形態を示す電気回路図
【図7】 帰還電流バイパス手段の変更実施形態を示す
一部電気回路図
一部電気回路図
【図8】 従来のスイッチング電源装置を示す電気回路
図
図
【図9】 図8に示す制御回路の内部構成を示す電気回
路図
路図
【図10】 図8に示す負荷電圧検出回路の内部構成を
示す電気回路図
示す電気回路図
1...直流電源、2...トランス、2a...1次
巻線、2b...2次巻線、2c...3次巻線、
3...MOS-FET(スイッチング素子)、4,1
3...整流用ダイオード、5,14...平滑コンデ
ンサ、6...整流平滑回路、7...負荷、8...
過電流検出用抵抗(過電流検出手段)、9...制御回
路、9a...帰還信号入力端子、9b...過電流検出
端子、9c...電源端子、10...フォトカプラ、
10a...発光部、10b...受光部、11...負
荷電圧検出回路、11a,11b...負荷電圧入力端
子、11c...検出出力端子、12...起動用抵
抗、15...制御電源回路、51...帰還電流バイ
パス用コンデンサ(帰還電流バイパス手段)、5
2...抵抗、53...コンデンサ、54...低域
通過型フィルタ回路、55,56...第1,第2の帰
還電流バイパス用抵抗(帰還電流バイパス手段)、5
7...帰還電流バイパス用抵抗(帰還電流バイパス手
段)
巻線、2b...2次巻線、2c...3次巻線、
3...MOS-FET(スイッチング素子)、4,1
3...整流用ダイオード、5,14...平滑コンデ
ンサ、6...整流平滑回路、7...負荷、8...
過電流検出用抵抗(過電流検出手段)、9...制御回
路、9a...帰還信号入力端子、9b...過電流検出
端子、9c...電源端子、10...フォトカプラ、
10a...発光部、10b...受光部、11...負
荷電圧検出回路、11a,11b...負荷電圧入力端
子、11c...検出出力端子、12...起動用抵
抗、15...制御電源回路、51...帰還電流バイ
パス用コンデンサ(帰還電流バイパス手段)、5
2...抵抗、53...コンデンサ、54...低域
通過型フィルタ回路、55,56...第1,第2の帰
還電流バイパス用抵抗(帰還電流バイパス手段)、5
7...帰還電流バイパス用抵抗(帰還電流バイパス手
段)
Claims (6)
- 【請求項1】 直流電源と、複数の巻線を有するトラン
スと、前記直流電源の両端に直列接続された前記トラン
スの1次巻線及びスイッチング素子と、前記トランスの
2次巻線に整流平滑回路を介して接続される負荷と、前
記スイッチング素子と直列に接続されかつ前記スイッチ
ング素子に流れる電流をそれに対応する電圧として検出
する過電流検出手段と、前記負荷の電圧の制御信号を入
力する帰還信号入力端子及び前記過電流検出手段の検出
電圧を入力する過電流検出端子を有しかつ前記負荷に供
給される直流出力電圧が一定となるように前記負荷の電
圧に応じて前記スイッチング素子のオン・オフ期間を制
御する制御回路とを備えたスイッチング電源装置におい
て、 前記スイッチング素子の1周期のオン・オフ動作期間内
に前記過電流検出手段からの帰還電流を前記制御回路の
帰還信号入力端子へバイパスして前記制御回路に負帰還
をかける帰還電流バイパス手段を前記制御回路の帰還信
号入力端子と前記過電流検出手段との間に接続したこと
を特徴とするスイッチング電源装置。 - 【請求項2】 前記帰還電流バイパス手段は帰還電流バ
イパス用コンデンサから成る「請求項1」に記載のスイ
ッチング電源装置。 - 【請求項3】 前記帰還電流バイパス手段は帰還電流バ
イパス用抵抗から成る「請求項1」に記載のスイッチン
グ電源装置。 - 【請求項4】 前記帰還電流バイパス手段は帰還電流バ
イパス用コンデンサと帰還電流バイパス用抵抗との直列
回路又は並列回路から成る「請求項1」に記載のスイッ
チング電源装置。 - 【請求項5】 前記帰還電流バイパス手段は前記過電流
検出手段の両端に直列接続された第1及び第2の帰還電
流バイパス用抵抗の接続点を前記制御回路の帰還信号入
力端子に接続して成る「請求項1」に記載のスイッチン
グ電源装置。 - 【請求項6】 前記過電流検出手段と前記帰還電流バイ
パス手段との間に抵抗及びコンデンサから成る低域通過
型フィルタ回路が接続された「請求項1」〜「請求項
5」のいずれかに記載のスイッチング電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP99396A JPH09191643A (ja) | 1996-01-08 | 1996-01-08 | スイッチング電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP99396A JPH09191643A (ja) | 1996-01-08 | 1996-01-08 | スイッチング電源装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09191643A true JPH09191643A (ja) | 1997-07-22 |
Family
ID=11489129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP99396A Pending JPH09191643A (ja) | 1996-01-08 | 1996-01-08 | スイッチング電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09191643A (ja) |
-
1996
- 1996-01-08 JP JP99396A patent/JPH09191643A/ja active Pending
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