JPH09190381A - マルチプロセッサ構成の仮想計算機システム - Google Patents
マルチプロセッサ構成の仮想計算機システムInfo
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- JPH09190381A JPH09190381A JP8003347A JP334796A JPH09190381A JP H09190381 A JPH09190381 A JP H09190381A JP 8003347 A JP8003347 A JP 8003347A JP 334796 A JP334796 A JP 334796A JP H09190381 A JPH09190381 A JP H09190381A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】
【課題】 XPTLB処理のオーバヘッドを低減して、
仮想計算機の処理性能を向上させることができるマルチ
プロセッサ構成の仮想計算機システム。 【解決手段】 マルチプロセッサ構成の仮想計算機シス
テムにおいて、HSA内に仮想計算機のIPdispatch情
報を格納する第1の手段107と、アドレス変換バッフ
ァのパージを行なう際に、CU内に前記IPのdispatch
情報をセットするIP対応のbit MAPのBIMラ
ッチ群による第2の手段と、前記BIMマスクにより、
REQ発行IPを決定する第3の手段111〜113に
より、PTLBを実行するIPを限定する手段を備え
る。
仮想計算機の処理性能を向上させることができるマルチ
プロセッサ構成の仮想計算機システム。 【解決手段】 マルチプロセッサ構成の仮想計算機シス
テムにおいて、HSA内に仮想計算機のIPdispatch情
報を格納する第1の手段107と、アドレス変換バッフ
ァのパージを行なう際に、CU内に前記IPのdispatch
情報をセットするIP対応のbit MAPのBIMラ
ッチ群による第2の手段と、前記BIMマスクにより、
REQ発行IPを決定する第3の手段111〜113に
より、PTLBを実行するIPを限定する手段を備え
る。
Description
【0001】
【発明が属する技術分野】本発明は、マルチプロセッサ
構成の仮想計算機システムに係り、特に、マルチプロセ
ッサを構成する情報処理装置が論理アドレスから実アド
レスの変換を高速に行うためのアドレス変換バッファ
(Translation Looking Bufer、以下、TLBという)
を有するマルチプロセッサ構成の仮想計算機システムに
関する。
構成の仮想計算機システムに係り、特に、マルチプロセ
ッサを構成する情報処理装置が論理アドレスから実アド
レスの変換を高速に行うためのアドレス変換バッファ
(Translation Looking Bufer、以下、TLBという)
を有するマルチプロセッサ構成の仮想計算機システムに
関する。
【0002】
【従来の技術】近年、物理計算機の中に仮想計算機を構
築した仮想計算機システムの利用が一般的になりつつあ
る。そして、多数の物理計算機により構成されるマルチ
プロセッサにおいても、それらの計算機内に仮想計算機
を構築することができる。このような、マルチプロセッ
サ構成の仮想計算機システムは、論理的に区画化された
資源を利用して処理を行う複数の仮想計算機を存在させ
ることができる。すなわち、マルチプロセッサを構成す
る複数の物理計算機は、論理的に区画化され、複数の仮
想計算機にシェアされる。
築した仮想計算機システムの利用が一般的になりつつあ
る。そして、多数の物理計算機により構成されるマルチ
プロセッサにおいても、それらの計算機内に仮想計算機
を構築することができる。このような、マルチプロセッ
サ構成の仮想計算機システムは、論理的に区画化された
資源を利用して処理を行う複数の仮想計算機を存在させ
ることができる。すなわち、マルチプロセッサを構成す
る複数の物理計算機は、論理的に区画化され、複数の仮
想計算機にシェアされる。
【0003】このような、仮想計算機の実現手段に関す
る従来技術として、例えば、特開平6−103092号
公報等に記載された技術が知られている。この従来技術
は、1つの仮想計算機に割り当てられている資源の全て
を、一括して他の仮想計算機に、当該他の仮想計算機を
再初期化することなく、動的に割り当てることができる
ようにしたものである。
る従来技術として、例えば、特開平6−103092号
公報等に記載された技術が知られている。この従来技術
は、1つの仮想計算機に割り当てられている資源の全て
を、一括して他の仮想計算機に、当該他の仮想計算機を
再初期化することなく、動的に割り当てることができる
ようにしたものである。
【0004】ところで、マルチプロセッサに限らず、プ
ロセッサがTLBを持って構成される場合、TLBの特
定のエントリを消去する必要が生じる。このようなTL
Bの特定のエントリの消去に関する従来技術として、例
えば、日立製作所発行の「HITAC Mシリーズ処理
装置(M/ASA)」(8080−2−146)の25
3ページに説明されているIPTE命令による処理が知
られている。
ロセッサがTLBを持って構成される場合、TLBの特
定のエントリを消去する必要が生じる。このようなTL
Bの特定のエントリの消去に関する従来技術として、例
えば、日立製作所発行の「HITAC Mシリーズ処理
装置(M/ASA)」(8080−2−146)の25
3ページに説明されているIPTE命令による処理が知
られている。
【0005】IPTE命令は、特定の条件のTLBのエ
ントリを消去する命令であり、密結合マルチプロセッサ
の場合、マルチプロセッサを構成する全ての情報処理装
置の特定条件を満たすTLBのエントリを消去するもの
である。
ントリを消去する命令であり、密結合マルチプロセッサ
の場合、マルチプロセッサを構成する全ての情報処理装
置の特定条件を満たすTLBのエントリを消去するもの
である。
【0006】図4は従来技術によるマルチプロセッサの
各情報処理装置にIPTE命令を実行させる処理を説明
するフローチャートである。このフローは、情報処理装
置として多数のインストラクションプロセッサ(Instruc
tion Prosesser、以下、IPという)IP0〜IPnと
制御装置であるコントロールユニット(以下、CUとい
う)とを有するマルチプロセッサにおけるIP0がIP
TE命令を実現するためのものであり、以下、これにつ
いて説明する。
各情報処理装置にIPTE命令を実行させる処理を説明
するフローチャートである。このフローは、情報処理装
置として多数のインストラクションプロセッサ(Instruc
tion Prosesser、以下、IPという)IP0〜IPnと
制御装置であるコントロールユニット(以下、CUとい
う)とを有するマルチプロセッサにおけるIP0がIP
TE命令を実現するためのものであり、以下、これにつ
いて説明する。
【0007】(1)IPTE命令を実現するに当たっ
て、まず、IP0は、他のIPであるIP1〜IPnに
対するPTLB処理(以下XPTLBという)を実行す
るために、CUに対しRESERV要求を発行する。R
ESERVE要求とは、他のIPとのXPTLB要求の
競合を避けるための、プライオリティ要求である(ステ
ップ201)。
て、まず、IP0は、他のIPであるIP1〜IPnに
対するPTLB処理(以下XPTLBという)を実行す
るために、CUに対しRESERV要求を発行する。R
ESERVE要求とは、他のIPとのXPTLB要求の
競合を避けるための、プライオリティ要求である(ステ
ップ201)。
【0008】(2)RESERV要求を受けたCUは、
他のIPへのXPTLBの要求がが可能か否か、すなわ
ち、他のIPがXPTLB処理中、または、XPTLB
を処理するためにCUに対してRESERV要求を発行
しているか否かの判定を行い、その判定結果をIP0に
報告する(ステップ202、203)。
他のIPへのXPTLBの要求がが可能か否か、すなわ
ち、他のIPがXPTLB処理中、または、XPTLB
を処理するためにCUに対してRESERV要求を発行
しているか否かの判定を行い、その判定結果をIP0に
報告する(ステップ202、203)。
【0009】(3)CUは、IP0からのRESERV
要求の処理が可能であれば、他の全てのIP(図4の例
ではIP1〜IPn)に対しXPTLB REQを発行
する(ステップ204)。
要求の処理が可能であれば、他の全てのIP(図4の例
ではIP1〜IPn)に対しXPTLB REQを発行
する(ステップ204)。
【0010】(4)IP1〜IPnは、割り当てられた
TASK処理を実行しているが、CUよりXPTLB
REQを受けると、実行中のTASK処理を中断し、X
PTLB処理を開始すると共に、CUに対してXPTL
B処理のSTART報告を実行する(ステップ205、
207、206、208)。
TASK処理を実行しているが、CUよりXPTLB
REQを受けると、実行中のTASK処理を中断し、X
PTLB処理を開始すると共に、CUに対してXPTL
B処理のSTART報告を実行する(ステップ205、
207、206、208)。
【0011】(5)CUは、全てのIPからXPTLB
START報告を受けたとき、XPTLB REQの
送出元であるIP0に対し、全てのIPのXPTLB処
理がスタートしたことを示す、ALL XPTLB ST
ART報告を実行する(ステップ209)。
START報告を受けたとき、XPTLB REQの
送出元であるIP0に対し、全てのIPのXPTLB処
理がスタートしたことを示す、ALL XPTLB ST
ART報告を実行する(ステップ209)。
【0012】(6)一方、IP0は、CUに対しRES
ERV要求を発行した後、CUからの報告を待って、R
ESERV失敗であればステップ101に戻り、再びC
Uに対しRESERV要求を発行する。また、RESE
RV成功であれば、CUのALL XPTLB STA
RT報告を待って、自IPのPTLB処理を実行し、実
行完了時、CUに対しPTLB ENDの報告を実行し
て処理を終了する(ステップ210〜212)。
ERV要求を発行した後、CUからの報告を待って、R
ESERV失敗であればステップ101に戻り、再びC
Uに対しRESERV要求を発行する。また、RESE
RV成功であれば、CUのALL XPTLB STA
RT報告を待って、自IPのPTLB処理を実行し、実
行完了時、CUに対しPTLB ENDの報告を実行し
て処理を終了する(ステップ210〜212)。
【0013】(7)CUは、IP0よりPTLB EN
D報告を受けると、XPTLB REQの送出元である
IP0のPTLB処理が終了したことを示す、PTLB
END報告を他の全てのIPに対して送出し、処理を
終了する(ステップ213)。
D報告を受けると、XPTLB REQの送出元である
IP0のPTLB処理が終了したことを示す、PTLB
END報告を他の全てのIPに対して送出し、処理を
終了する(ステップ213)。
【0014】(8)IPTE命令は、命令を発行したI
Pの処理終了まで他のIPによる、TLBエントリエリ
アの參照を禁止する命令であるため、IP1〜IPn
は、CUよりPTLB END報告を受けるまでループ
で待ち、PTLB ENDの報告を受けた後、TASK
処理を再開する(ステップ214、215)。
Pの処理終了まで他のIPによる、TLBエントリエリ
アの參照を禁止する命令であるため、IP1〜IPn
は、CUよりPTLB END報告を受けるまでループ
で待ち、PTLB ENDの報告を受けた後、TASK
処理を再開する(ステップ214、215)。
【0015】
【発明が解決しようとする課題】前述した従来技術によ
るIPTE命令の処理をマルチプロセッサ構成の仮想計
算機システムに適用した場合、1つの仮想計算機におい
て、前述のIPTE命令が実行されると、全てのIPに
対して、XPTLBがBroadcastされることになり、た
とえその仮想計算機が1つのIPのみをシェアしていた
としても、全てのIPに対して、XPTLB REQが
発行される。
るIPTE命令の処理をマルチプロセッサ構成の仮想計
算機システムに適用した場合、1つの仮想計算機におい
て、前述のIPTE命令が実行されると、全てのIPに
対して、XPTLBがBroadcastされることになり、た
とえその仮想計算機が1つのIPのみをシェアしていた
としても、全てのIPに対して、XPTLB REQが
発行される。
【0016】本来、XPTLB処理を実行するIPは、
過去に当該仮想計算機としてdispatchされた、または、
現在dispatchされているIPだけでよいはずであるが、
前述した従来技術を適用した場合、仮想計算機にシェア
されている全てのIPに対して、XPTLB処理を実行
させることになるため、仮想計算機の処理が劣化すると
いう問題点を生じさることになる。
過去に当該仮想計算機としてdispatchされた、または、
現在dispatchされているIPだけでよいはずであるが、
前述した従来技術を適用した場合、仮想計算機にシェア
されている全てのIPに対して、XPTLB処理を実行
させることになるため、仮想計算機の処理が劣化すると
いう問題点を生じさることになる。
【0017】本発明の目的は、前記従来技術の問題点を
解決し、XPTLB処理のオーバヘッドを低減して、仮
想計算機の処理性能を向上させることができるマルチプ
ロセッサ構成の仮想計算機システムを提供することにあ
る。
解決し、XPTLB処理のオーバヘッドを低減して、仮
想計算機の処理性能を向上させることができるマルチプ
ロセッサ構成の仮想計算機システムを提供することにあ
る。
【0018】
【課題を解決するための手段】本発明によれば前記目的
は、論理アドレスと実記憶装置上の実アドレスとを対応
付けるアドレス変換テーブルを用いて過去に変換した実
アドレスに対応する論理アドレスと、その実アドレスと
を対として保持する複数のエントリを有するアドレス変
換バッファを有する情報処理装置を複数備えて構成され
るマルチプロセッサ構成の仮想計算機システムにおい
て、前記情報処理装置が、過去に仮想計算機にdispatch
されたか否か、または、現在dispatchされているか否か
を示すdispatch情報を保持する手段を、主記憶装置のハ
ードウエア領域(HSA)に設け、1つの仮想計算機に
dispatchされている情報処理装置から発行されるアドレ
ス変換バッファのパージ処理要求に対して、アドレス変
換バッファのパージ処理要求を発行すべき他の情報処理
装置を決定する手段を、システム全体を制御する制御装
置(CU)内に設けることにより達成される。
は、論理アドレスと実記憶装置上の実アドレスとを対応
付けるアドレス変換テーブルを用いて過去に変換した実
アドレスに対応する論理アドレスと、その実アドレスと
を対として保持する複数のエントリを有するアドレス変
換バッファを有する情報処理装置を複数備えて構成され
るマルチプロセッサ構成の仮想計算機システムにおい
て、前記情報処理装置が、過去に仮想計算機にdispatch
されたか否か、または、現在dispatchされているか否か
を示すdispatch情報を保持する手段を、主記憶装置のハ
ードウエア領域(HSA)に設け、1つの仮想計算機に
dispatchされている情報処理装置から発行されるアドレ
ス変換バッファのパージ処理要求に対して、アドレス変
換バッファのパージ処理要求を発行すべき他の情報処理
装置を決定する手段を、システム全体を制御する制御装
置(CU)内に設けることにより達成される。
【0019】前述したように、本発明は、HSA内に仮
想計算機対応のIPのdispatch情報を持たせ、CU内に
IPのdispatch情報をセットするIP対応のBIM(B
roadcast IP MASK)ラッチ群を設けることによ
り、CUが、アドレス変換バッファのパージ処理要求を
受けたとき、BIMラッチ群にIPのdispatch情報を受
け、この情報とアドレス変換バッファのパージ処理要求
を発行した仮想計算機の情報とにより、アドレス変換バ
ッファのパージ処理要求を発行すべき情報処理装置を決
定する。これにより、仮想計算機システムにおいて、他
の仮想計算機によるXPTLB処理のオーバヘッドの影
響を受けることなく、仮想計算機の処理性能を向上させ
ることができる。
想計算機対応のIPのdispatch情報を持たせ、CU内に
IPのdispatch情報をセットするIP対応のBIM(B
roadcast IP MASK)ラッチ群を設けることによ
り、CUが、アドレス変換バッファのパージ処理要求を
受けたとき、BIMラッチ群にIPのdispatch情報を受
け、この情報とアドレス変換バッファのパージ処理要求
を発行した仮想計算機の情報とにより、アドレス変換バ
ッファのパージ処理要求を発行すべき情報処理装置を決
定する。これにより、仮想計算機システムにおいて、他
の仮想計算機によるXPTLB処理のオーバヘッドの影
響を受けることなく、仮想計算機の処理性能を向上させ
ることができる。
【0020】
【発明の実施の形態】以下、本発明によるマルチプロセ
ッサ構成の仮想計算機システムの一実施形態を図面によ
り詳細に説明する。
ッサ構成の仮想計算機システムの一実施形態を図面によ
り詳細に説明する。
【0021】図1は本発明の一実施形態によるマルチプ
ロセッサ構成の仮想計算機システムの構成を説明する
図、図2は本発明一実施形態におけるIPTE命令実行
時のXPTLBの処理を説明するフローチャート、図3
は本発明の一実施形態におけるIPdispatch情報の更新
の処理を説明するフローチャートである。図1におい
て、CUはコントロールユニット、IP0〜IPnは情
報処理装置、BIM1〜BIMnはBroadcast IP M
ASKラッチ、102は主記憶装置、107はIPdisp
atch情報マトリックス、111〜113はANDゲート
である。
ロセッサ構成の仮想計算機システムの構成を説明する
図、図2は本発明一実施形態におけるIPTE命令実行
時のXPTLBの処理を説明するフローチャート、図3
は本発明の一実施形態におけるIPdispatch情報の更新
の処理を説明するフローチャートである。図1におい
て、CUはコントロールユニット、IP0〜IPnは情
報処理装置、BIM1〜BIMnはBroadcast IP M
ASKラッチ、102は主記憶装置、107はIPdisp
atch情報マトリックス、111〜113はANDゲート
である。
【0022】本発明が適用されるマルチプロセッサは、
仮想計算機にdispatchされる複数の情報処理装置IP0
〜IPnと、全体の制御を行うCUと、共用される主記
憶装置102とを備えて構成される。そして、CUは、
接続されている各IPの制御を司り、各IPから、また
は、各IPへのリクエストの制御及びデータの転送を行
い、データの加工をも行っている。主記憶装置102に
は、ソフトウエアに開放しているSUA(Software Use
Area)の他に、ハードウエア制御等に使用するハードウ
エア領域HSA(Hardware Sare Area)が割り付けられ
ている。IP1〜IPnは、論理アドレスから実アドレ
スへの変換を高速に行うためのアドレス変換バッファ
(Translation Looking Bufer:以下TLBと称す)を
有する情報処理装置であり、相互に主記憶装置102を
共有している。
仮想計算機にdispatchされる複数の情報処理装置IP0
〜IPnと、全体の制御を行うCUと、共用される主記
憶装置102とを備えて構成される。そして、CUは、
接続されている各IPの制御を司り、各IPから、また
は、各IPへのリクエストの制御及びデータの転送を行
い、データの加工をも行っている。主記憶装置102に
は、ソフトウエアに開放しているSUA(Software Use
Area)の他に、ハードウエア制御等に使用するハードウ
エア領域HSA(Hardware Sare Area)が割り付けられ
ている。IP1〜IPnは、論理アドレスから実アドレ
スへの変換を高速に行うためのアドレス変換バッファ
(Translation Looking Bufer:以下TLBと称す)を
有する情報処理装置であり、相互に主記憶装置102を
共有している。
【0023】IPdispatch情報マトリックス107は、
主記憶装置102のHSA内に割り付けられており、マ
ルチプロセッサ上に構築される複数の仮想計算機のそれ
ぞれがdispatchしたIPが示されている。そして、図示
IPdispatch情報マトリックス107は、仮想計算機A
〜Kが、IP0〜IPnのどのIPをdispatchしたか
を、図のIP0〜IPnとして示す欄に1ビットで示し
ている。
主記憶装置102のHSA内に割り付けられており、マ
ルチプロセッサ上に構築される複数の仮想計算機のそれ
ぞれがdispatchしたIPが示されている。そして、図示
IPdispatch情報マトリックス107は、仮想計算機A
〜Kが、IP0〜IPnのどのIPをdispatchしたか
を、図のIP0〜IPnとして示す欄に1ビットで示し
ている。
【0024】IP MASKラッチBIM1〜BIMn
は、XPTLB処理を要求した仮想計算機のIPdispat
ch情報をマトリックス107から取り込むラッチであ
る。これらのBIM1〜BIMnは、ラッチでなく、R
AMにより構成してもよい。ANDゲート111〜11
3は、BIM1〜BIMnと仮想計算機にdispatchされ
ているIPからのXPTLB REQの制御線の論理積
を取り、その出力はをXPTLB REQとして、他の
IPに対するPTLB処理を指示する。
は、XPTLB処理を要求した仮想計算機のIPdispat
ch情報をマトリックス107から取り込むラッチであ
る。これらのBIM1〜BIMnは、ラッチでなく、R
AMにより構成してもよい。ANDゲート111〜11
3は、BIM1〜BIMnと仮想計算機にdispatchされ
ているIPからのXPTLB REQの制御線の論理積
を取り、その出力はをXPTLB REQとして、他の
IPに対するPTLB処理を指示する。
【0025】図1に示す例は、IP0からXPTLB
REQが発行された場合の論理を示しているが、IP1
からIPnに関しても同様の論理を設ければよい。
REQが発行された場合の論理を示しているが、IP1
からIPnに関しても同様の論理を設ければよい。
【0026】次に、図2に示すフローを参照して本発明
の一実施形態のIPTE命令実行の処理動作を説明す
る。この例では、IP0が1つの仮想計算機によりdisp
atchされていて、その仮想計算機がIPTE命令を実行
するものとしている。
の一実施形態のIPTE命令実行の処理動作を説明す
る。この例では、IP0が1つの仮想計算機によりdisp
atchされていて、その仮想計算機がIPTE命令を実行
するものとしている。
【0027】(1)IPTE命令を実現するに当たっ
て、まず、IP0は、他のIPであるIP1〜IPnに
対するXPTLB処理を実行するために、CUに対しR
ESERV要求を発行する(ステップ301)。
て、まず、IP0は、他のIPであるIP1〜IPnに
対するXPTLB処理を実行するために、CUに対しR
ESERV要求を発行する(ステップ301)。
【0028】(2)RESERV要求を受けたCUは、
他のIPへのXPTLBの要求がが可能か否か、すなわ
ち、他のIPがXPTLB処理中、または、XPTLB
を処理するためにCUに対してRESERV要求を発行
しているか否かの判定を行い、その判定結果をIP0報
告する(ステップ302、303)。
他のIPへのXPTLBの要求がが可能か否か、すなわ
ち、他のIPがXPTLB処理中、または、XPTLB
を処理するためにCUに対してRESERV要求を発行
しているか否かの判定を行い、その判定結果をIP0報
告する(ステップ302、303)。
【0029】(3)CUは、IP0からのRESERV
要求の処理が可能であれば、HSA内のIPdispatch情
報マトリックス107を参照し、RESERV要求発行
元IP(図示例ではIP0)をシェアしている仮想計算
機のIP dispatch 情報を読み出しBIM1〜BIMn
にセットした後、BIMがオンのIPに対してXPTL
B REQを発行する。図示例では、IP0をシェアし
ている仮想計算機により過去にdispatchされたIPがI
P1であり、IPnは、現在IP0をシェアしいる仮想
計算機に過去にdispatchされていないものとしている。
従って、この例では、IPdispatch情報のIP0、IP
1には、オン“1”が、IPnにはオフ“0”がセット
され、IP1の情報がBIM1にセットされ、IPnの
情報がBIMnにセットされることになり、BIM1に
オン“1”がセットされ、BIMnにオフ“0”がセッ
トされた状態となる。CUは、IP0からのXPTLB
REQとBIM1〜BIMnとの論理積をANDゲー
ト111〜113によりとり、この結果、BIM1〜B
IMnの情報がオンとなっているIP、この例ではIP
1に対してXPTLB REQを発行する。なお、本発
明の一実施形態では、BIM=1のケースはオン、BI
M=0のケースはオフとして構成しているが、BIM=
1のケースはオフ、BIM=0のケースはオンとしても
良い。また、IP2〜IPn−1については、BIMが
オンの場合、IP1に対するのと同様な処理となり、B
IMがオフの場合、IPnに対するのと同様な処理とな
るためその説明を省略する。
要求の処理が可能であれば、HSA内のIPdispatch情
報マトリックス107を参照し、RESERV要求発行
元IP(図示例ではIP0)をシェアしている仮想計算
機のIP dispatch 情報を読み出しBIM1〜BIMn
にセットした後、BIMがオンのIPに対してXPTL
B REQを発行する。図示例では、IP0をシェアし
ている仮想計算機により過去にdispatchされたIPがI
P1であり、IPnは、現在IP0をシェアしいる仮想
計算機に過去にdispatchされていないものとしている。
従って、この例では、IPdispatch情報のIP0、IP
1には、オン“1”が、IPnにはオフ“0”がセット
され、IP1の情報がBIM1にセットされ、IPnの
情報がBIMnにセットされることになり、BIM1に
オン“1”がセットされ、BIMnにオフ“0”がセッ
トされた状態となる。CUは、IP0からのXPTLB
REQとBIM1〜BIMnとの論理積をANDゲー
ト111〜113によりとり、この結果、BIM1〜B
IMnの情報がオンとなっているIP、この例ではIP
1に対してXPTLB REQを発行する。なお、本発
明の一実施形態では、BIM=1のケースはオン、BI
M=0のケースはオフとして構成しているが、BIM=
1のケースはオフ、BIM=0のケースはオンとしても
良い。また、IP2〜IPn−1については、BIMが
オンの場合、IP1に対するのと同様な処理となり、B
IMがオフの場合、IPnに対するのと同様な処理とな
るためその説明を省略する。
【0030】(4)IP1は、割り当てられたTASK
処理を実行しているが、CUよりXPTLB REQを
受けると、実行中のTASK処理を中断し、XPTLB
処理を開始する共に、CUに対してXPTLB処理のS
TART報告を実行する。このとき、CUよりXPTL
B REQを受けないIPnは、割り当てられたTAS
K処理の実行を続ける(ステップ305、307、31
3)。
処理を実行しているが、CUよりXPTLB REQを
受けると、実行中のTASK処理を中断し、XPTLB
処理を開始する共に、CUに対してXPTLB処理のS
TART報告を実行する。このとき、CUよりXPTL
B REQを受けないIPnは、割り当てられたTAS
K処理の実行を続ける(ステップ305、307、31
3)。
【0031】(5)CUは、BIMオンでありXPTL
B REQを送出した全てのIPからXPTLB ST
ART報告を受けたとき、XPTLB REQの送出元
であるIP0に対し、全てのIPのXPTLB処理がス
タートしたことを示す、ALLXPTLB START
報告を実行する(ステップ307)。
B REQを送出した全てのIPからXPTLB ST
ART報告を受けたとき、XPTLB REQの送出元
であるIP0に対し、全てのIPのXPTLB処理がス
タートしたことを示す、ALLXPTLB START
報告を実行する(ステップ307)。
【0032】(6)一方、IP0は、CUに対しRES
ERV要求を発行した後、CUからの報告を待って、R
ESERV失敗であればステップ101に戻り、再びC
Uに対しRESERV要求を発行する。また、RESE
RV成功であれば、CUのALL XPTLB STA
RT報告を待って、自IPのPTLB処理を実行し、実
行完了時、CUに対しPTLB ENDの報告を実行し
て処理を終了する(ステップ308〜310)。
ERV要求を発行した後、CUからの報告を待って、R
ESERV失敗であればステップ101に戻り、再びC
Uに対しRESERV要求を発行する。また、RESE
RV成功であれば、CUのALL XPTLB STA
RT報告を待って、自IPのPTLB処理を実行し、実
行完了時、CUに対しPTLB ENDの報告を実行し
て処理を終了する(ステップ308〜310)。
【0033】(7)CUは、IP0よりPTLB EN
D報告を受けると、XPTLB REQの送出元である
IP0のPTLB処理が終了したことを示す、PTLB
END報告をXPTLB処理を行わせた他の全てのI
Pに対して送出し、処理を終了する(ステップ31
1)。
D報告を受けると、XPTLB REQの送出元である
IP0のPTLB処理が終了したことを示す、PTLB
END報告をXPTLB処理を行わせた他の全てのI
Pに対して送出し、処理を終了する(ステップ31
1)。
【0034】(8)IPTE命令は、命令を発行したI
Pの処理終了まで他のIPによる、TLBエントリエリ
アの參照を禁止する命令であるため、IP1は、CUよ
りPTLB END報告を受けるまでループで待ち、P
TLB ENDの報告を受けた後、TASK処理を再開
する(ステップ312)。
Pの処理終了まで他のIPによる、TLBエントリエリ
アの參照を禁止する命令であるため、IP1は、CUよ
りPTLB END報告を受けるまでループで待ち、P
TLB ENDの報告を受けた後、TASK処理を再開
する(ステップ312)。
【0035】前述した動作から判るように、本発明の一
実施形態の場合、IPnは、ステップ304でXPTL
B REQを受けることなく、すなわち、他の仮想計算
機に発行したXPTLB REQによる割り込み処理を
受けることなく、IPnをシェアしている仮想計算機の
TASKの実行を続けること可能となる。
実施形態の場合、IPnは、ステップ304でXPTL
B REQを受けることなく、すなわち、他の仮想計算
機に発行したXPTLB REQによる割り込み処理を
受けることなく、IPnをシェアしている仮想計算機の
TASKの実行を続けること可能となる。
【0036】次に、図3に示すフローを参照して、主記
憶装置102のHSA内に設けられるIPdispatch情報
マトリックス107のIPdispatchエリアの制御につい
て説明する。IPdispatchエリアは、図1により説明し
たように、仮想計算機対応に設けられており、IP0〜
IPnの各欄には、それぞれの各仮想計算機が、過去ま
たは現在までにシェアしたdispatch情報が1ビットで示
される。図3では、1つの仮想計算機Aを例として、過
去または、現在におけるIPdispatch情報の更新制御に
ついて説明する。
憶装置102のHSA内に設けられるIPdispatch情報
マトリックス107のIPdispatchエリアの制御につい
て説明する。IPdispatchエリアは、図1により説明し
たように、仮想計算機対応に設けられており、IP0〜
IPnの各欄には、それぞれの各仮想計算機が、過去ま
たは現在までにシェアしたdispatch情報が1ビットで示
される。図3では、1つの仮想計算機Aを例として、過
去または、現在におけるIPdispatch情報の更新制御に
ついて説明する。
【0037】(1)HSAには、仮想計算機AのIP0
〜IPnのdispatch情報エリアを示しており、初期状態
においては、ALL“0”がセットされ、IPがdispat
chされていない状態を示している(ステップ401)。
〜IPnのdispatch情報エリアを示しており、初期状態
においては、ALL“0”がセットされ、IPがdispat
chされていない状態を示している(ステップ401)。
【0038】(2)仮想計算機AがIP0をdispatchす
る場合、すなわち、IP0で仮想計算機Aをエミュレー
トする場合、IP0はSIE命令を実行する。SIE命
令が実行されるということは、そのIPがいずれかの仮
想計算機にdispatchされることである。SIE命令は、
仮想計算機をエミュレートするための環境設定、すなわ
ちエントリ処理を実行するが、本発明の一実施形態で
は、このエントリ処理において仮想計算機のIPdispat
ch情報エリアに対するValidate 処理(図3の例では、
仮想計算機AのIP0 dispatch情報エリアに対するVa
lidate処理)を追加して実行する(ステップ402)。
る場合、すなわち、IP0で仮想計算機Aをエミュレー
トする場合、IP0はSIE命令を実行する。SIE命
令が実行されるということは、そのIPがいずれかの仮
想計算機にdispatchされることである。SIE命令は、
仮想計算機をエミュレートするための環境設定、すなわ
ちエントリ処理を実行するが、本発明の一実施形態で
は、このエントリ処理において仮想計算機のIPdispat
ch情報エリアに対するValidate 処理(図3の例では、
仮想計算機AのIP0 dispatch情報エリアに対するVa
lidate処理)を追加して実行する(ステップ402)。
【0039】(2)ステップ402の処理により仮想計
算機Aのdispatch情報は、IP0のエリアが“1”とな
り、当該IP0が仮想計算機Aにdispatchされたことが
認識される(ステップ403)。
算機Aのdispatch情報は、IP0のエリアが“1”とな
り、当該IP0が仮想計算機Aにdispatchされたことが
認識される(ステップ403)。
【0040】(3)IP0は、SIE命令のエントリ処
理を実行後、仮想計算機Aをエミュレートし、仮想計算
機AのTASKを実行し、ホスト(実計算機)の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Aのエミュレートを終了し、ホスト処理を再開する(ス
テップ404、405)。
理を実行後、仮想計算機Aをエミュレートし、仮想計算
機AのTASKを実行し、ホスト(実計算機)の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Aのエミュレートを終了し、ホスト処理を再開する(ス
テップ404、405)。
【0041】(4)仮想計算機は、動的に各IPに割り
当てられる。このため、仮想計算機Aが次にIPをdisp
atchする場合にIP1が割り当てられたとする。この場
合、IP1が、SIE命令のエントリ処理を実行し、仮
想計算機AのIP1dispatch情報エリアに対するValid
ate処理を実行する(ステップ406)。
当てられる。このため、仮想計算機Aが次にIPをdisp
atchする場合にIP1が割り当てられたとする。この場
合、IP1が、SIE命令のエントリ処理を実行し、仮
想計算機AのIP1dispatch情報エリアに対するValid
ate処理を実行する(ステップ406)。
【0042】(5)ステップ406の処理により仮想計
算機Aのdispatch情報は、IP1のエリアが“1”とな
り、当該IP1が仮想計算機Aにdispatchされたことが
認識される(ステップ407)。
算機Aのdispatch情報は、IP1のエリアが“1”とな
り、当該IP1が仮想計算機Aにdispatchされたことが
認識される(ステップ407)。
【0043】(6)IP1は、SIE命令のエントリ処
理を実行後、仮想計算機Aをエミュレートし、仮想計算
機AのTASKを実行し、ホスト(実計算機)の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Aのエミュレートを終了し、ホスト処理を再開する(ス
テップ408、409)。
理を実行後、仮想計算機Aをエミュレートし、仮想計算
機AのTASKを実行し、ホスト(実計算機)の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Aのエミュレートを終了し、ホスト処理を再開する(ス
テップ408、409)。
【0044】(7)同様に、仮想計算機Aが次にIPを
dispatchする場合にIPnが割り当てられたとする。こ
の場合、IPnが、SIE命令のエントリ処理を実行
し、仮想計算機AのIPndispatch情報エリアに対する
Validate処理を実行する(ステップ410)。
dispatchする場合にIPnが割り当てられたとする。こ
の場合、IPnが、SIE命令のエントリ処理を実行
し、仮想計算機AのIPndispatch情報エリアに対する
Validate処理を実行する(ステップ410)。
【0045】(8)ステップ410の処理により仮想計
算機Aのdispatch情報は、IPnのエリアが“1”とな
り、当該IPnが仮想計算機Aにdispatchされたことが
認識される(ステップ411)。
算機Aのdispatch情報は、IPnのエリアが“1”とな
り、当該IPnが仮想計算機Aにdispatchされたことが
認識される(ステップ411)。
【0046】(9)IPnは、SIE命令のエントリ処
理を実行後、仮想計算機Aをエミュレートし、仮想計算
機AのTASKを実行し、ホスト(実計算機)の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Aのエミュレートを終了し、ホスト処理を再開する(ス
テップ412、413)。
理を実行後、仮想計算機Aをエミュレートし、仮想計算
機AのTASKを実行し、ホスト(実計算機)の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Aのエミュレートを終了し、ホスト処理を再開する(ス
テップ412、413)。
【0047】前述した処理により、仮想計算機対応のI
Pdispatch情報エリアに対するValidate 処理が実行さ
れる。この例では、仮想計算機AのIPdispatch情報の
IP0、IP1、IPnのエリアが“1”とされること
になる。
Pdispatch情報エリアに対するValidate 処理が実行さ
れる。この例では、仮想計算機AのIPdispatch情報の
IP0、IP1、IPnのエリアが“1”とされること
になる。
【0048】(10)仮想計算機対応のIPdispatch情報
エリアは、該当IP(説明している例ではIP0)のホ
スト処理によるPTLB命令の実行により、図3に41
6、417として示すように、仮想計算機の全てにおい
て該当するIP(この例ではIP0)のValidが落され
る(スッテップ414、415)。
エリアは、該当IP(説明している例ではIP0)のホ
スト処理によるPTLB命令の実行により、図3に41
6、417として示すように、仮想計算機の全てにおい
て該当するIP(この例ではIP0)のValidが落され
る(スッテップ414、415)。
【0049】PTLB命令は、前述した日立製作所発行
の「HITAC Mシリ−ズ処理装置(M/ASA)」
(8080−2−146)の272ページに記載されて
いるように、情報処理装置内のTLB内の全ての情報を
無効にするものであり、前述のホスト処理が行われる
と、過去においてdispatchされた仮想計算機のエミュレ
ート時に登録されたTLB情報もパージされるため、該
当仮想計算機からのXPTLBリクエスト受付時、PT
LB処理は不要となり、XPTLBの対象から外してよ
いことになる。すなわち、IPdispatch情報のValidを
落してよいことをになる。
の「HITAC Mシリ−ズ処理装置(M/ASA)」
(8080−2−146)の272ページに記載されて
いるように、情報処理装置内のTLB内の全ての情報を
無効にするものであり、前述のホスト処理が行われる
と、過去においてdispatchされた仮想計算機のエミュレ
ート時に登録されたTLB情報もパージされるため、該
当仮想計算機からのXPTLBリクエスト受付時、PT
LB処理は不要となり、XPTLBの対象から外してよ
いことになる。すなわち、IPdispatch情報のValidを
落してよいことをになる。
【0050】前述したステップ401からステップ41
5の処理により、1つの仮想計算機の現在及び過去にdi
spatchされたXPTLB対象IPの認識が可能となる。
そして、本発明の一実施形態によれば、HSA内に仮想
計算機のIPdispatch情報を格納する第1の手段と、C
U内に前記IPのdispatch情報をセットするIP対応の
bit MAPのBIMラッチレジスタ群を有する第2
の手段と、BIMマスクにより、REQ発行IPを決定
する第3の手段とにより、XPTLBを実行するIPを
限定することが可能となり、マルチプロセッサ構成の仮
想計算機システムにおいて他の仮想計算機によるXPT
LB処理のオーバヘッドの影響、すなわち、他の仮想計
算機発行のXPTLB REQによる、Break in
を受けることなく、仮想計算機の処理性能を向上させる
ことができる。
5の処理により、1つの仮想計算機の現在及び過去にdi
spatchされたXPTLB対象IPの認識が可能となる。
そして、本発明の一実施形態によれば、HSA内に仮想
計算機のIPdispatch情報を格納する第1の手段と、C
U内に前記IPのdispatch情報をセットするIP対応の
bit MAPのBIMラッチレジスタ群を有する第2
の手段と、BIMマスクにより、REQ発行IPを決定
する第3の手段とにより、XPTLBを実行するIPを
限定することが可能となり、マルチプロセッサ構成の仮
想計算機システムにおいて他の仮想計算機によるXPT
LB処理のオーバヘッドの影響、すなわち、他の仮想計
算機発行のXPTLB REQによる、Break in
を受けることなく、仮想計算機の処理性能を向上させる
ことができる。
【0051】
【発明の効果】以上説明したように本発明によれば、マ
ルチプロセッサ構成の仮想計算機システムにおいて、X
PTLB処理のオーバヘッドを低減して、仮想計算機の
処理性能を向上させることができる。
ルチプロセッサ構成の仮想計算機システムにおいて、X
PTLB処理のオーバヘッドを低減して、仮想計算機の
処理性能を向上させることができる。
【図1】本発明の一実施形態によるマルチプロセッサ構
成の仮想計算機システムの構成を説明する図である。
成の仮想計算機システムの構成を説明する図である。
【図2】本発明一実施形態におけるIPTE命令実行時
のXPTLBの処理を説明するフローチャートである。
のXPTLBの処理を説明するフローチャートである。
【図3】本発明の一実施形態におけるIPdispatch情報
の更新の処理を説明するフローチャートである。
の更新の処理を説明するフローチャートである。
【図4】従来技術によるマルチプロセッサの各プロセッ
サにIPTE命令を実行させる処理を説明するフローチ
ャートである。
サにIPTE命令を実行させる処理を説明するフローチ
ャートである。
CU コントロールユニット IP0〜IPn 情報処理装置 BIM1〜BIMn Broadcast IP MASKラッチ 102 主記憶装置 107 IPdispatch情報マトリックス 111〜113 ANDゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠原 公一 神奈川県秦野市堀山下1番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 青木 勝一 東京都小平市上水本町5丁目22番1号 株 式会社日立マイコンシステム内
Claims (3)
- 【請求項1】 論理アドレスと実記憶装置上の実アドレ
スとを対応付けるアドレス変換テーブルを用いて過去に
変換した実アドレスに対応する論理アドレスと、その実
アドレスとを対として保持する複数のエントリを有する
アドレス変換バッファを有する情報処理装置を複数備え
て構成されるマルチプロセッサ構成の仮想計算機システ
ムにおいて、前記情報処理装置が、過去に仮想計算機に
dispatchされたか否か、または、現在dispatchされてい
るか否かを示すdispatch情報を保持する手段と、1つの
仮想計算機にdispatchされている情報処理装置から発行
されるアドレス変換バッファのパージ処理要求に対し
て、アドレス変換バッファのパージ処理要求を発行すべ
き他の情報処理装置を決定する手段とを備えること特徴
とするマルチプロセッサ構成の仮想計算機システム。 - 【請求項2】 前記dispatch情報は、情報処理装置に共
用される主記憶装置のハードウエア領域に設けられ、ア
ドレス変換バッファのパージ処理要求を発行すべき他の
情報処理装置を決定する手段は、システム全体の制御を
行う制御装置内に設けられることを特徴とする請求項1
記載のマルチプロセッサ構成の仮想計算機システム。 - 【請求項3】 前記アドレス変換バッファのパージ処理
要求を発行すべき他の情報処理装置を決定する手段は、
情報処理装置対応のdispatch情報をセットするマスクラ
ッチ群を備え、ラッチに格納される情報と、情報処理装
置にdispatchされている仮想計算機の情報からのパージ
処理要求とにより、アドレス変換バッファのパージ処理
要求を発行すべき他の情報処理装置を決定することを特
徴とする請求項2記載のマルチプロセッサ構成の仮想計
算機システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8003347A JPH09190381A (ja) | 1996-01-11 | 1996-01-11 | マルチプロセッサ構成の仮想計算機システム |
US08/781,211 US5896520A (en) | 1996-01-11 | 1997-01-10 | Virtual computer system of multi-processor constitution |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8003347A JPH09190381A (ja) | 1996-01-11 | 1996-01-11 | マルチプロセッサ構成の仮想計算機システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09190381A true JPH09190381A (ja) | 1997-07-22 |
Family
ID=11554831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8003347A Pending JPH09190381A (ja) | 1996-01-11 | 1996-01-11 | マルチプロセッサ構成の仮想計算機システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US5896520A (ja) |
JP (1) | JPH09190381A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9886391B2 (en) | 2014-03-20 | 2018-02-06 | International Business Machines Corporation | Selective purging of PCI I/O address translation buffer |
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---|---|---|---|---|
US6567837B1 (en) * | 1997-01-29 | 2003-05-20 | Iq Systems | Object oriented processor arrays |
US6986137B1 (en) * | 1999-09-28 | 2006-01-10 | International Business Machines Corporation | Method, system and program products for managing logical processors of a computing environment |
US6587938B1 (en) * | 1999-09-28 | 2003-07-01 | International Business Machines Corporation | Method, system and program products for managing central processing unit resources of a computing environment |
US10180909B2 (en) | 2016-07-18 | 2019-01-15 | International Business Machines Corporation | Host-based resetting of active use of guest page table indicators |
US10176110B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Marking storage keys to indicate memory used to back address translation structures |
US10223281B2 (en) | 2016-07-18 | 2019-03-05 | International Business Machines Corporation | Increasing the scope of local purges of structures associated with address translation |
US10162764B2 (en) | 2016-07-18 | 2018-12-25 | International Business Machines Corporation | Marking page table/page status table entries to indicate memory used to back address translation structures |
US10802986B2 (en) | 2016-07-18 | 2020-10-13 | International Business Machines Corporation | Marking to indicate memory used to back address translation structures |
US10241924B2 (en) | 2016-07-18 | 2019-03-26 | International Business Machines Corporation | Reducing over-purging of structures associated with address translation using an array of tags |
US10248573B2 (en) | 2016-07-18 | 2019-04-02 | International Business Machines Corporation | Managing memory used to back address translation structures |
US10176006B2 (en) * | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Delaying purging of structures associated with address translation |
US10176111B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Host page management using active guest page table indicators |
US10168902B2 (en) | 2016-07-18 | 2019-01-01 | International Business Machines Corporation | Reducing purging of structures associated with address translation |
US10169243B2 (en) | 2016-07-18 | 2019-01-01 | International Business Machines Corporation | Reducing over-purging of structures associated with address translation |
US10282305B2 (en) | 2016-07-18 | 2019-05-07 | International Business Machines Corporation | Selective purging of entries of structures associated with address translation in a virtualized environment |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6091462A (ja) * | 1983-10-26 | 1985-05-22 | Toshiba Corp | 演算制御装置 |
US5317705A (en) * | 1990-10-24 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for TLB purge reduction in a multi-level machine system |
US5574936A (en) * | 1992-01-02 | 1996-11-12 | Amdahl Corporation | Access control mechanism controlling access to and logical purging of access register translation lookaside buffer (ALB) in a computer system |
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JP3186244B2 (ja) * | 1992-09-18 | 2001-07-11 | 株式会社日立製作所 | 仮想計算機システム |
-
1996
- 1996-01-11 JP JP8003347A patent/JPH09190381A/ja active Pending
-
1997
- 1997-01-10 US US08/781,211 patent/US5896520A/en not_active Expired - Fee Related
Cited By (3)
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---|---|---|---|---|
US9886391B2 (en) | 2014-03-20 | 2018-02-06 | International Business Machines Corporation | Selective purging of PCI I/O address translation buffer |
US9886392B2 (en) | 2014-03-20 | 2018-02-06 | International Business Machines Corporation | Selective purging of PCI I/O address translation buffer |
US10223283B2 (en) | 2014-03-20 | 2019-03-05 | International Business Machines Corporation | Selective purging of PCI I/O address translation buffer |
Also Published As
Publication number | Publication date |
---|---|
US5896520A (en) | 1999-04-20 |
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