JPH09186159A - Electrode for semiconductor element, semiconductor device containing the electrode and manufacture thereof - Google Patents
Electrode for semiconductor element, semiconductor device containing the electrode and manufacture thereofInfo
- Publication number
- JPH09186159A JPH09186159A JP8000581A JP58196A JPH09186159A JP H09186159 A JPH09186159 A JP H09186159A JP 8000581 A JP8000581 A JP 8000581A JP 58196 A JP58196 A JP 58196A JP H09186159 A JPH09186159 A JP H09186159A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- electrode
- semiconductor
- length
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体素子用電極、
該電極を有する半導体装置及びその製造方法に係わり、
特に各種電子機器に搭載されるメモリー、光電交換装
置、信号処理装置等の半導体集積回路装置に用いられる
半導体素子用電極、該電極を有する半導体装置及びその
製造方法に関するものである。TECHNICAL FIELD The present invention relates to a semiconductor element electrode,
The present invention relates to a semiconductor device having the electrode and a manufacturing method thereof,
In particular, the present invention relates to an electrode for a semiconductor element used in a semiconductor integrated circuit device such as a memory mounted in various electronic devices, a photoelectric conversion device, a signal processing device, a semiconductor device having the electrode, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】近年高
集積化された半導体回路装置を提供する為に、例えばゲ
ート長がサブミクロンオーダーのＭＯＳトランジスタの
開発等微細加工された半導体機能素子の実用化が望まれ
ている。具体的にはゲート長が０．８μｍのＭＯＳトラ
ンジスタであれば素子の占める面積は２０μｍ2 程であ
り高集積化に適した構造となっている。2. Description of the Related Art In order to provide a highly integrated semiconductor circuit device in recent years, for example, the development of a MOS transistor having a gate length of submicron order, the practical use of a finely processed semiconductor functional element. Is desired. Specifically, in the case of a MOS transistor having a gate length of 0.8 μm, the area occupied by the element is about 20 μm 2, which is a structure suitable for high integration.
【０００３】しかしながら半導体機能素子の微細化が進
み高集積化が図られたとしても期待されたような良好な
特性を高い歩留まりを保持しつつ得ることは難しいもの
であった。このような点は従来より半導体機能素子形成
に係る問題点と考えられており、必然的に半導体機能素
子形成プロセスの改良に重点が置かれていた。即ち良好
な動作をする素子を安定に再現性良くいかに形成するか
が歩留まりを向上させる重要な点であるとの認識が強か
った。However, even if semiconductor functional elements are miniaturized and high integration is achieved, it is difficult to obtain the expected good characteristics while maintaining a high yield. Such a point has heretofore been considered to be a problem relating to the formation of a semiconductor functional element, and inevitably the emphasis has been placed on improving the semiconductor functional element forming process. That is, it was strongly recognized that how to form an element which operates well with stable and good reproducibility is an important point for improving the yield.
【０００４】しかしながら、本発明者らが、素子構造や
素子形成プロセスを詳細に研究検討した結果、その電極
構造を大巾に工夫をこらして構成することにより歩留ま
りが大きく向上し、且つ性能も向上してくることが判明
した。However, as a result of the detailed study of the element structure and the element forming process by the present inventors, the yield is greatly improved and the performance is also improved by constructing the electrode structure with a great deal of ingenuity. It turned out to come.
【０００５】図１５（Ａ）（Ｂ）（Ｃ）は上述した従来
例としてのＭＯＳＦＥＴの構造を説明する為の模式図で
あり、おのおの斜視図、上面図及び断面図に相当する。FIGS. 15A, 15B, and 15C are schematic views for explaining the structure of the above-described conventional MOSFET, which correspond to a perspective view, a top view, and a sectional view, respectively.
【０００６】ｎ型の半導体基体１にはｐ型ウエル２が形
成されておりそのなかにｎ+型のソース・ドレイン領域
３，４が所定の間隙をおいて形成されている。このよう
な半導体基体上には絶縁膜８が形成されておりソース・
ドレインに対応する部分にはコンタクトホールＣＨが夫
々エッチングにより形成されている。又、ソース・ドレ
イン間にはゲート電極５が配設されている。A p-type well 2 is formed in an n-type semiconductor substrate 1, in which n + -type source / drain regions 3 and 4 are formed with a predetermined gap. An insulating film 8 is formed on such a semiconductor substrate,
Contact holes CH are respectively formed in the portions corresponding to the drains by etching. A gate electrode 5 is arranged between the source and drain.
【０００７】そしてコンタクトホールＣＨ内及び絶縁膜
８の一部の上にはソース・ドレイン電極及びソース・ド
レイン電極配線となるＡｌが堆積パターニングによって
図のように形成されている。In the contact hole CH and on a part of the insulating film 8, Al serving as a source / drain electrode and a source / drain electrode wiring is formed by deposition patterning as shown in the figure.
【０００８】ここでコンタクトホール内のＡｌ電極に着
目しその構造について説明する。The structure of the Al electrode in the contact hole will be described below.
【０００９】コンタクトホールＣＨはエッチング用マス
クの設計に応じて短辺の長さをｗ、長辺の長さをｌとす
る長方形の開口を有しており、その深さｈはソース・ド
レイン領域３，４上の絶縁膜の厚さに対応している。The contact hole CH has a rectangular opening having a short side length w and a long side length l depending on the design of the etching mask, and the depth h thereof is the source / drain region. Corresponds to the thickness of the insulating film on 3, 4.
【００１０】このような従来の構成ではコンタクトホー
ルのエッヂ部分での段差被覆（ステップカバレッジ）や
マスクずれを考慮して通常代表的な値としてＭは０．５
〜１．０μｍ、Ｎは０．５〜１．０μｍとされ、開口部
のｗは０．５〜１．０μｍ、ｌは０．５〜数μｍとさ
れ、ｈは０．５〜０．８μｍとされていた。In such a conventional structure, M is 0.5 as a typical value in consideration of the step coverage (step coverage) in the edge portion of the contact hole and the mask shift.
˜1.0 μm, N is 0.5 to 1.0 μm, w of the opening is 0.5 to 1.0 μm, l is 0.5 to several μm, and h is 0.5 to 0.8 μm. Was said.
【００１１】しかしながら、上述した例のように従来の
電極構造をもつ半導体素子では微細化に伴いゲート長が
１〜２μｍからサブミクロンオーダー（０．１μｍオー
ダー）に小さくできたとしてもＭをせいぜい１μｍまで
しか小さくすることができなかった。なぜならば、上述
したステップカバレッジやマスクずれの問題からこれ以
上小さくしようとする半導体素子の歩留まりが極端に悪
くなってしまうからである。However, in the semiconductor element having the conventional electrode structure as in the above example, even if the gate length can be reduced from 1 to 2 μm to the submicron order (0.1 μm order) with miniaturization, M is at most 1 μm. I could only make it small. This is because the yield of the semiconductor device, which is to be further reduced, is extremely deteriorated due to the problems of the step coverage and the mask shift described above.
【００１２】即ち、本発明者らの知見によれば、微細化
された半導体素子の高速化或いはその為の大電流駆動へ
の対応を防げる原因として顕著に影響を及ぼすものの１
つが、上記制御電極と主電極との距離Ｍの大きさであ
り、この点を改善し、なおかつ、他の寄生容量、寄生抵
抗をも低減すべきことが判明したのである。That is, according to the knowledge of the present inventors, there is a remarkable influence as a cause of preventing the miniaturized semiconductor device from operating at high speed or corresponding to a large current drive.
One is the size of the distance M between the control electrode and the main electrode, and it has been found that this point should be improved and other parasitic capacitance and parasitic resistance should be reduced.
【００１３】このＭの点のみが改善されたトランジスタ
として図１６に示すようなＳＳＴ（Ｓｕｐｅｒ Ｓｅｌ
ｆａｌｉｇｎ Ｔｒａｎｓｉｓｔｏｒ）構造がある。As a transistor in which only the point M is improved, an SST (Super Sel) as shown in FIG.
There is a "fail Transistor" structure.
【００１４】ここでは硼素（Ｂ）のドープされたポリシ
リコンからなるベース電極１１２０と砒素（Ａｓ）のド
ープされたポリシリコンからなるエミッタ電極１１２１
とを近接させて構成している。しかし、ポリシリコンで
電極を構成していることと電極とベース配線１１２２と
のコンタクト部分をベース領域１１１４から離間した位
置でとらねばならないことからベース抵抗の増大や総合
的な微細化が困難であるという解決すべき技術課題を含
んでいる。Here, a base electrode 1120 made of polysilicon doped with boron (B) and an emitter electrode 1121 made of polysilicon doped with arsenic (As).
And are arranged close to each other. However, since the electrode is made of polysilicon and the contact portion between the electrode and the base wiring 1122 must be located at a position separated from the base region 1114, it is difficult to increase the base resistance and make the overall finer. The technical problem to be solved is included.
【００１５】この図において１１１１は半導体基板、１
１１２はｎ+ コレクタ埋込層、１１１３はｎ- コレクタ
層、１１１４はｐベース層、１１１５はｐ+ ベース層、
１１１６はｎ+ エミッタ層、１１１７はｎ+ コレクタ
層、１１１８はｎ+ 層、１１１９はポリシリコンコレク
タ電極、１１２０はポリシリコンベース電極、１１２１
はポリシリコンエミッタ電極、１１２２はＡｌベース配
線、１１２３はＡｌエミッタ配線、１１２４はＡｌコレ
クタ配線、１１３０はフィールド絶縁膜、１１３１，１
１３２，１１３３は絶縁膜である。In this figure, 1111 is a semiconductor substrate, 1
112 is an n + collector buried layer, 1113 is an n − collector layer, 1114 is a p base layer, 1115 is a p + base layer,
1116 is an n + emitter layer, 1117 is an n + collector layer, 1118 is an n + layer, 1119 is a polysilicon collector electrode, 1120 is a polysilicon base electrode, 1121.
Is a polysilicon emitter electrode, 1122 is an Al base wiring, 1123 is an Al emitter wiring, 1124 is an Al collector wiring, 1130 is a field insulating film, 1131, 1
132 and 1133 are insulating films.
【００１６】本発明者らは上述した問題点を解決するた
め、様々な検討を重ねた結果、特開平４−３７０６７号
公報に開示された方法をすでに見出している。As a result of various studies to solve the above-mentioned problems, the present inventors have already found the method disclosed in Japanese Patent Application Laid-Open No. 4-37067.
【００１７】特開平４−３７０６７号公報に開示された
方法では、電極またはコンタクトホールの形状を図１５
に示したように短辺の長さをＷ、長辺の長さをＬ、深さ
をＨで表現した場合、Ｌ＞Ｈ＞Ｗの関係を満足させるこ
とにより、ゲート電極、コンタクトホール間の距離Ｍを
半導体素子の微細化に応じて短縮できることが示されて
いる。In the method disclosed in Japanese Patent Laid-Open No. 4-37067, the shape of the electrode or the contact hole is shown in FIG.
When the length of the short side is represented by W, the length of the long side is represented by L, and the depth is represented by H, as shown in FIG. It is shown that the distance M can be shortened according to the miniaturization of the semiconductor device.
【００１８】一方、最近の半導体集積回路製造プロセス
において特に注目されている技術分野に微細コンタクト
ホール形成技術がある。半導体集積回路において要求さ
れるパタン寸法がサブミクロンからサブハーフミクロン
領域となるに従い、特にパタン形成工程で主導的に用い
られているエッチング技術においても １．マスクパタンに対するパタン交換差の低減 ２．下地膜またはレジストマスクに対する選択比の向上 ３．エッチング均一性の向上 ４．エッチング速度の向上 などが大きな課題とされている。On the other hand, there is a fine contact hole forming technique in a technical field that has received special attention in recent semiconductor integrated circuit manufacturing processes. As the pattern size required in a semiconductor integrated circuit changes from the submicron to the subhalfmicron region, particularly in the etching technique mainly used in the pattern forming process. Reduction of pattern exchange difference with respect to mask pattern 1. Improving the selection ratio with respect to the underlying film or resist mask. Improvement of etching uniformity 4. Improving the etching rate is a major issue.
【００１９】特に微細コンタクトホールのエッチングの
際にはコンタクト径が変化することによりエッチング速
度が変化するマイクロローディング効果や、コンタクト
ホールのアスペクト比が変化することによりエッチング
速度が変化するＲＩＥ ｌａｇと呼ばれる現象が起こる
ため、これらの現象が発生しないエッチング技術の開発
が進められている。In particular, when etching a fine contact hole, a phenomenon called a RIE lag in which the etching rate changes due to a change in contact diameter when the contact diameter changes and the etching rate changes due to a change in aspect ratio of the contact hole. Therefore, the development of etching technology that does not cause these phenomena is under way.
【００２０】しかし、現段階ではまだ上記現象を完全に
防止しうるエッチング技術は開発されておらず、微細コ
ンタクトホールの形成の際にはこれらの影響を考慮する
必要がある。However, at the present stage, an etching technique capable of completely preventing the above phenomenon has not been developed, and it is necessary to consider these influences when forming a fine contact hole.
【００２１】またコンタクトホール形成後の電極形成技
術においてもパタン寸法の微細化により様々な問題点の
存在が明かになっている。そのひとつに選択ＣＶＤ技術
を用いた微細コンタクトホール内への埋め込み電極形成
時に見られる堆積速度のコンタクトホール径依存性があ
る。この現象についてはプロセス条件の最適化により、
かなりの改善がなされているがプロセスマージンを考慮
に入れた場合なお一層の堆積速度の均一化が必要とされ
ている。 〔目的〕本発明は上述した技術課題を解決すべくなされ
たものであり、微細化され且つ高速駆動可能な半導体素
子の為の半導体素子用電極及び該電極を有する半導体装
置及びその製造方法を提供するものである。Further, in the electrode forming technique after the formation of the contact holes, various problems have become apparent due to the miniaturization of the pattern size. One of them is the dependency of the deposition rate on the contact hole diameter, which is observed when the buried electrode is formed in the fine contact hole using the selective CVD technique. Regarding this phenomenon, by optimizing the process conditions,
Although significant improvements have been made, even more uniform deposition rates are needed when process margins are taken into account. [Purpose] The present invention has been made to solve the above technical problems, and provides a semiconductor element electrode for a semiconductor element which is miniaturized and can be driven at high speed, a semiconductor device having the electrode, and a manufacturing method thereof. To do.
【００２２】本発明の別の目的は、微細加工されても高
い歩留まりが得られ、且つ高速駆動や大電流駆動に好適
な半導体素子用電極を提供することである。Another object of the present invention is to provide an electrode for a semiconductor device, which can obtain a high yield even when finely processed and is suitable for high speed driving and large current driving.
【００２３】本発明の更に別の目的は、高集積化されて
も高い製造歩留まりが得られ、且つ電極間の寄生抵抗や
寄生容量を低減した半導体装置を提供することである。Still another object of the present invention is to provide a semiconductor device which can obtain a high manufacturing yield even when it is highly integrated and which has a reduced parasitic resistance or parasitic capacitance between electrodes.
【００２４】更に本発明の他の目的は上述した半導体装
置を提供するに好適で且つ製造コストの小さい半導体装
置の製造方法を提供することである。Still another object of the present invention is to provide a method of manufacturing a semiconductor device which is suitable for providing the above-mentioned semiconductor device and has a low manufacturing cost.
【００２５】更に加えて本発明の他の目的はコンタクト
ホール形成及び電極形成の際のプロセス安定性、プロセ
ス制御性、プロセスマージンを高めることにより、高品
質かつ極めて均一な特性を持つ半導体装置を高歩留で安
定して供給することである。In addition, another object of the present invention is to improve a semiconductor device having high quality and extremely uniform characteristics by improving process stability, process controllability and process margin in forming contact holes and electrodes. It is to supply stably with a high yield.
【００２６】[0026]
【課題を解決するための手段】本発明者らは微細コンタ
クトホール形成及び電極構造形成における上記問題点を
解決するため、さらに半導体素子の製造条件をも含め詳
細な検討を重ねた結果、前記Ｌ、Ｈ、Ｗの関係をさらに
最適化することにより半導体素子の高性能化と製造プロ
セスの安定化を同時に達成しうることを見出した。In order to solve the above problems in forming a fine contact hole and forming an electrode structure, the present inventors have made further detailed studies including the manufacturing conditions of a semiconductor device, and as a result, the L It has been found that by further optimizing the relationship between H, W and W, high performance of the semiconductor device and stabilization of the manufacturing process can be achieved at the same time.
【００２７】本発明の目的を達成するための構成は、半
導体素子の半導体領域に接続される電極が実質的に角柱
の形状を有し、かつ前記電極が半導体領域表面に実質的
に一列に並んで複数個形成され、前記電極における半導
体領域と接する面の一辺の長さをＬ、もう一方の辺の長
さをＷ、該面に対して実質的に垂直に交差する方向の長
さをＨとする時、該Ｌ、Ｗ、ＨがＨ＞Ｌ≧Ｗの関係を満
足していることを特徴とする半導体素子用電極である。The structure for achieving the object of the present invention is such that the electrodes connected to the semiconductor region of the semiconductor element have a substantially prismatic shape, and the electrodes are substantially aligned on the surface of the semiconductor region. A length of one side of the surface of the electrode in contact with the semiconductor region is L, a length of the other side is W, and a length in a direction substantially perpendicular to the surface is H. In this case, the L, W, and H satisfy the relation of H> L ≧ W.
【００２８】また、本発明の目的を達成するための構成
は、半導体素子の半導体領域に接続される電極が実質的
に角柱の形状を有し、かつ前記電極が半導体領域表面に
実質的に一列に並んで複数個形成され、前記電極におけ
る半導体領域と接する面の一辺の長さをＬ、もう一方の
辺の長さをＷ、該面に対して実質的に垂直に交差する方
向の長さをＨとする時、該Ｌ、Ｗ、ＨがＨ＞Ｗ＞Ｌの関
係を満足していることを特徴とする半導体素子用電極で
ある。Further, the structure for achieving the object of the present invention is such that the electrodes connected to the semiconductor region of the semiconductor element have a substantially prismatic shape, and the electrodes are substantially aligned on the surface of the semiconductor region. A length of one side of a surface of the electrode which is in contact with the semiconductor region is L, a length of the other side is W, and a length in a direction substantially perpendicular to the surface. Is H, the L, W, and H satisfy the relationship of H>W> L, which is a semiconductor element electrode.
【００２９】また、本発明の目的を達成するための構成
は、半導体素子の半導体領域に接続される電極が実質的
に角柱の形状を有し、かつ前記電極が半導体領域表面に
実質的に一列に並んでｎ個形成され、前記電極における
半導体領域と接する面の一辺の長さをＬ、もう一方の辺
の長さをＷ、該面に対して実質的に垂直に交差する方向
の長さをＨとする時、該Ｌ、Ｗ、ＨがｎＬ＞Ｈ＞Ｗの関
係を満足していることを特徴とする半導体素子用電極で
ある。Further, the structure for achieving the object of the present invention is such that the electrode connected to the semiconductor region of the semiconductor element has a substantially prismatic shape, and the electrode is substantially aligned on the surface of the semiconductor region. A length of one side of a surface of the electrode which is in contact with the semiconductor region is L, a length of the other side is W, and a length in a direction substantially perpendicular to the surface. Is H, the L, W, and H satisfy the relationship of nL>H> W, which is a semiconductor element electrode.
【００３０】また、本発明の目的を達成するための構成
は、半導体基体の主面に形成された半導体素子に、該主
面上に設けられた絶縁膜のコンタクトホールを介して接
続された電極を有する半導体装置において、該コンタク
トホールは実質的に四角形の開口部を有し、該コンタク
トホールは絶縁膜表面に実質的に一列に並んで複数個形
成され、該コンタクトホールの一辺の長さをＬとし、該
コンタクトホールのもう一方の辺の長さをＷとし、該コ
ンタクトホールの深さをＨとした時、該Ｌ、Ｗ、ＨがＨ
＞Ｌ≧Ｗの関係を満足していることを特徴とする半導体
装置である。The structure for achieving the object of the present invention is such that an electrode connected to a semiconductor element formed on the main surface of a semiconductor substrate through a contact hole of an insulating film provided on the main surface. In the semiconductor device having, the contact hole has a substantially rectangular opening, and a plurality of the contact hole are formed in a line substantially in a line on the surface of the insulating film. When L is L, the length of the other side of the contact hole is W, and the depth of the contact hole is H, L, W, and H are H.
The semiconductor device is characterized by satisfying a relation of> L ≧ W.
【００３１】また、本発明の目的を達成するための構成
は、半導体基体の主面に形成された半導体素子に、該主
面上に設けられた絶縁膜のコンタクトホールを介して接
続された電極を有する半導体装置において、該コンタク
トホールは実質的に四角形の開口部を有し、該コンタク
トホールは絶縁膜表面に実質的に一列に並んで複数個形
成され、該コンタクトホールの一辺の長さをＬとし、該
コンタクトホールのもう一方の辺の長さをＷとし、該コ
ンタクトホールの深さをＨとした時、該Ｌ、Ｗ、ＨがＨ
＞Ｗ＞Ｌの関係を満足していることを特徴とする半導体
装置である。Further, the structure for achieving the object of the present invention is such that an electrode connected to a semiconductor element formed on a main surface of a semiconductor substrate through a contact hole of an insulating film provided on the main surface. In the semiconductor device having, the contact hole has a substantially rectangular opening, and a plurality of the contact hole are formed in a line substantially in a line on the surface of the insulating film. When L is L, the length of the other side of the contact hole is W, and the depth of the contact hole is H, L, W, and H are H.
The semiconductor device is characterized by satisfying a relation of>W> L.
【００３２】また、本発明の目的を達成するための構成
は、半導体基体の主面に形成された半導体素子に、該主
面上に設けられた絶縁膜のコンタクトホールを介して接
続された電極を有する半導体装置において、該コンタク
トホールは実質的に四角形の開口部を有し、該コンタク
トホールは絶縁膜表面に実質的に一列に並んでｎ個形成
され、該コンタクトホールの一辺の長さをＬとし、該コ
ンタクトホールのもう一方の辺の長さをＷとし、該コン
タクトホールの深さをＨとした時、該Ｌ、Ｗ、ＨがｎＬ
＞Ｈ＞Ｗの関係を満足していることを特徴とする半導体
装置である。The structure for achieving the object of the present invention is such that an electrode connected to a semiconductor element formed on the main surface of a semiconductor substrate through a contact hole of an insulating film provided on the main surface. In the semiconductor device having, the contact hole has a substantially rectangular opening, and n contact holes are formed substantially in a line on the surface of the insulating film, and the length of one side of the contact hole is When L is L, the length of the other side of the contact hole is W, and the depth of the contact hole is H, L, W, and H are nL.
The semiconductor device is characterized by satisfying the relationship of>H> W.
【００３３】また、本発明の目的を達成するための方法
は、半導体基体の主面上に設けられた絶縁膜のコンタク
トホールを介して、該半導体基体に形成された半導体素
子に接続された電極を有する半導体装置の製造方法にお
いて、前記コンタクトホールは絶縁膜表面に実質的に一
列に並んで複数個形成され、前記コンタクトホールにお
ける開口部の一辺の長さをＬ、もう一方の辺の長さを
Ｗ、該コンタクトホールの深さをＨとするとき、該Ｌ、
Ｗ、ＨがＨ＞Ｌ≧Ｗの関係を満足するコンタクトホール
を形成する工程と、少なくともアルキルアルミニウムハ
イドライドのガスと水素とを利用したＣＶＤ法により前
記コンタクトホール内にＡｌまたはＡｌを主成分とする
導電体を堆積させる工程と、を含むことを特徴とする半
導体装置の製造方法である。Further, a method for achieving the object of the present invention is to provide an electrode connected to a semiconductor element formed on a semiconductor substrate through a contact hole of an insulating film provided on the main surface of the semiconductor substrate. In the method of manufacturing a semiconductor device, the contact holes are formed in a plurality on the surface of the insulating film so as to be substantially arranged in a line, the length of one side of the opening in the contact hole is L, and the length of the other side is L. Is W and the depth of the contact hole is H, then L,
A step of forming a contact hole in which W and H satisfy the relationship of H> L ≧ W, and Al or Al as a main component in the contact hole by a CVD method using at least a gas of alkylaluminum hydride and hydrogen And a step of depositing a conductor, which is a method for manufacturing a semiconductor device.
【００３４】また、本発明の目的を達成するための方法
は、半導体基体の主面上に設けられた絶縁膜のコンタク
トホールを介して、該半導体基体に形成された半導体素
子に接続された電極を有する半導体装置の製造方法にお
いて、前記コンタクトホールは絶縁膜表面に実質的に一
列に並んで複数個形成され、前記コンタクトホールにお
ける開口部の一辺の長さをＬ、もう一方の辺の長さを
Ｗ、該コンタクトホールの深さをＨとするとき、該Ｌ、
Ｗ、ＨがＨ＞Ｗ＞Ｌの関係を満足するコンタクトホール
を形成する工程と、少なくともアルキルアルミニウムハ
イドライドのガスと水素とを利用したＣＶＤ法により前
記コンタクトホール内にＡｌまたはＡｌを主成分とする
導電体を堆積させる工程と、を含むことを特徴とする半
導体装置の製造方法である。Further, a method for achieving the object of the present invention is to provide an electrode connected to a semiconductor element formed on a semiconductor substrate through a contact hole of an insulating film provided on the main surface of the semiconductor substrate. In the method of manufacturing a semiconductor device, the contact holes are formed in a plurality on the surface of the insulating film so as to be substantially arranged in a line, the length of one side of the opening in the contact hole is L, and the length of the other side is L. Is W and the depth of the contact hole is H, then L,
A step of forming a contact hole in which W and H satisfy the relationship of H>W> L, and Al or Al as a main component in the contact hole by a CVD method using at least an alkylaluminum hydride gas and hydrogen And a step of depositing a conductor, which is a method for manufacturing a semiconductor device.
【００３５】また、本発明の目的を達成するための方法
は、半導体基体の主面上に設けられた絶縁膜のコンタク
トホールを介して、該半導体基体に形成された半導体素
子に接続された電極を有する半導体装置の製造方法にお
いて、前記コンタクトホールは絶縁膜表面に実質的に一
列に並んでｎ個形成され、前記コンタクトホールにおけ
る開口部の一辺の長さをＬ、もう一方の辺の長さをＷ、
該コンタクトホールの深さをＨとするとき、該Ｌ、Ｗ、
ＨがｎＬ＞Ｈ＞Ｗの関係を満足するコンタクトホールを
形成する工程と、少なくともアルキルアルミニウムハイ
ドライドのガスと水素とを利用したＣＶＤ法により前記
コンタクトホール内にＡｌまたはＡｌを主成分とする導
電体を堆積させる工程と、を含むことを特徴とする半導
体装置の製造方法である。Further, a method for achieving the object of the present invention is to provide an electrode connected to a semiconductor element formed on a semiconductor substrate through a contact hole of an insulating film provided on the main surface of the semiconductor substrate. In the method of manufacturing a semiconductor device, the contact holes are formed in a line on the surface of the insulating film in a line, and n pieces are formed, the length of one side of the opening in the contact hole is L, and the length of the other side is L. W,
When the depth of the contact hole is H, the L, W,
A step of forming a contact hole in which H satisfies the relationship of nL>H> W, and Al or a conductor containing Al as a main component in the contact hole by a CVD method using at least an alkylaluminum hydride gas and hydrogen. The method of manufacturing a semiconductor device, comprising:
【００３６】[0036]
【発明の実施の形態】本発明の好適な実施の形態は以下
の通りである。つまり半導体素子に用いられる導電体部
分、即ち電極やこれらを結ぶ配線のうち特に半導体領域
と直接接触して形成される部分（これを便宜上電極と呼
ぶことにする）が実質的に角柱の形状を有し、かつ前記
電極が半導体領域表面に実質的に一列に並んで複数個
（例えばｎ個）形成され、そのうち半導体領域と接する
面の一辺の長さをＬ、もう一方の辺の長さをＷ、及びこ
の面に対して実質的に垂直に交差する方向の長さをＨと
する時、そのＬ、Ｗ、Ｈの関係が以下の式を満たすよう
構成されるものである。BEST MODE FOR CARRYING OUT THE INVENTION The preferred embodiment of the present invention is as follows. That is, a conductor portion used for a semiconductor element, that is, a portion of an electrode or a wiring connecting these, which is formed in direct contact with a semiconductor region (this is referred to as an electrode for convenience) has a substantially prismatic shape. And a plurality (for example, n) of the electrodes are formed on the surface of the semiconductor region in a line substantially in a line, of which one side has a length L and the other side has a length L. When W and a length in a direction substantially perpendicular to the plane are H, the relationship between L, W, and H is configured to satisfy the following equation.
【００３７】 Ｈ＞Ｌ≧Ｗ （１） Ｈ＞Ｗ＞Ｌ （２） ｎＬ＞Ｈ＞Ｗ （３） 図１は本発明による好適な実施の形態としての電極構造
を説明するための模式図であり、（ａ），（ｂ），
（ｃ）はその斜視図、（ｄ）はその上面図、（ｅ），
（ｆ）はその断面図に対応している。また、図１（ａ）
の斜視図は、長さ：Ｌ、幅：Ｗ、高さ：ＨがＨ＞Ｌ＝Ｗ
の場合に、図１（ｂ）の斜視図は、同じくＨ＞Ｌ＞Ｗの
場合に、図１（ｃ）の斜視図は、同じくＨ＞Ｗ＞Ｌの場
合にそれぞれ対応している。また、図１（ｄ），
（ｅ），（ｆ）は、いずれも図１（ａ）の斜視図の例に
対応するように描かれている。H> L ≧ W (1) H>W> L (2) nL>H> W (3) FIG. 1 is a schematic diagram for explaining an electrode structure as a preferred embodiment according to the present invention. Yes, (a), (b),
(C) is its perspective view, (d) is its top view, (e),
(F) corresponds to the sectional view. FIG. 1 (a)
Is a perspective view of length: L, width: W, height: H is H> L = W
1B, the perspective view of FIG. 1B corresponds to the case of H>L> W, and the perspective view of FIG. 1C corresponds to the case of H>W> L. Also, as shown in FIG.
Both (e) and (f) are drawn so as to correspond to the example of the perspective view of FIG.
【００３８】電極１０６，１０７，１０８は長さがＬ、
巾がＷ、高さがＨの角柱としての長方体形状であり、半
導体基板１０１の主面に設けられた半導体領域１０３上
に直接接続されて配設されており絶縁膜１１０に覆われ
ている。The electrodes 106, 107, 108 have a length L,
It has a rectangular parallelepiped shape with a width of W and a height of H, and is directly connected to and disposed on the semiconductor region 103 provided on the main surface of the semiconductor substrate 101 and covered with the insulating film 110. There is.
【００３９】この電極構造はＭＯＳＦＥＴであればソー
ス・ドレイン電極、バイポーラトランジスタであれば特
にベース・エミッタ電極等が上記構成を採ることにより
その性能が向上するのである。In this electrode structure, the performance is improved by adopting the above structure for the source / drain electrodes in the case of a MOSFET, and particularly for the base / emitter electrodes in the case of a bipolar transistor.
【００４０】特にゲート長が０．８μｍ以下のＭＯＳＦ
ＥＴや電流密度が１０4 Ａ／ｃｍ2以上、具体的には１
０4 〜１０6 Ａ／ｃｍ2 で高速駆動するバイポーラトラ
ンジスタの制御電極（ゲート・ベース電極）や主電極
（ソース、ドレイン、コレクタ、エミッタ電極）に好ま
しく適用可能である。又、５０ＭＨｚ以上の高速駆動が
必要とされる半導体素子に特に好適な電極構造である。In particular, a MOSF having a gate length of 0.8 μm or less
ET and current density of 10 4 A / cm 2 or more, specifically 1
It is preferably applicable to a control electrode (gate / base electrode) and a main electrode (source, drain, collector, emitter electrode) of a bipolar transistor which is driven at a high speed of 0 4 to 10 6 A / cm 2 . Further, the electrode structure is particularly suitable for a semiconductor element that requires high speed driving of 50 MHz or more.
【００４１】即ち、ＦＥＴであれば主電極用の抵抗及び
容量が小さくなり、且つ主電極、制御電極間の距離
（Ｍ）が小さくなることから微細化、高速化に適してお
り、バイポーラトランジスタであればベース抵抗及びベ
ース・エミッタ間容量が小さくなることからエミッタク
ラウディング効果が小さく微細化、高速化に適したもの
となり、その効果は１００ＭＨｚ以上の高速駆動におい
ては更に顕著なものとなる。That is, the FET is suitable for miniaturization and high speed because the resistance and capacitance for the main electrode are small and the distance (M) between the main electrode and the control electrode is small. If so, the base resistance and the capacitance between the base and the emitter become small, so that the emitter crowding effect is small and it is suitable for miniaturization and high speed, and the effect becomes more remarkable in high speed driving of 100 MHz or more.
【００４２】本発明による電極構造は具体的に説明する
ならば、半導体領域とコンタクトをとる為に該半導体領
域上に設けられる絶縁層の厚み及びそこに形成するコン
タクトホールの開口形状を特定することにより得ること
ができる。The electrode structure according to the present invention will be specifically described by specifying the thickness of the insulating layer provided on the semiconductor region for making contact with the semiconductor region and the opening shape of the contact hole formed therein. Can be obtained by
【００４３】即ちコンタクトホールを形成する部分の絶
縁層の厚み（Ｈ）を０．５〜３．０μｍ、コンタクトホ
ールの開口の長辺の長さ（Ｌ）を０．１〜数十μｍ、短
辺の長さＷを０．１〜０．５μｍの範囲とし、かつ、 Ｈ＞Ｌ≧Ｗ Ｈ＞Ｗ＞Ｌ を満足するようにコンタクトホールを形成する。あるい
は、コンタクトホールを前記半導体領域上に実質的に一
列に並べてｎ個形成し、前記Ｈ、Ｌ、Ｗを ｎＬ＞Ｈ＞Ｗ を満足するようにコンタクトホールを形成する。That is, the thickness (H) of the insulating layer in the portion where the contact hole is formed is 0.5 to 3.0 μm, and the length (L) of the long side of the contact hole opening is 0.1 to several tens μm and short. A contact hole is formed so that the side length W is in the range of 0.1 to 0.5 μm and H> L ≧ WH>W> L is satisfied. Alternatively, n contact holes are formed substantially in a line on the semiconductor region to form n contact holes, and the H, L, and W contact holes are formed so as to satisfy nL>H> W.
【００４４】上記のようなコンタクト形状にすることに
より、前述した半導体素子としての素子特性向上に寄与
するばかりでなく、微細コンタクトホールのエッチング
におけるマイクロローディング効果やＲＩＥ ｌａｇの
影響の低減、さらには埋込電極形成の際のコンタクトホ
ール面積、アスペクト比等の堆積速度への影響をも低減
することができるため、プロセスマージンを大幅に稼ぐ
ことが可能となり、製造プロセスの安定化及び歩留り向
上に対して画期的な効果を得ることができる。The contact shape as described above not only contributes to the improvement of the device characteristics of the semiconductor device described above, but also reduces the microloading effect and the RIE lag effect in the etching of the fine contact hole, and further reduces the effect. Since it is possible to reduce the influence of the contact hole area, aspect ratio, etc. on the deposition rate when forming the embedded electrode, it is possible to significantly increase the process margin and to stabilize the manufacturing process and improve the yield. A breakthrough effect can be obtained.
【００４５】このように形成したコンタクトホール内に
電極を構成する導電材料をスパッタリング法やＣＶＤ法
等により埋込むことにより電極構造を形成する。An electrode structure is formed by embedding a conductive material forming an electrode in the contact hole thus formed by a sputtering method, a CVD method or the like.
【００４６】この電極構造においては、半導体領域との
間にＴｉＷ、ＴｉＮ等のバリアメタルを介したものであ
ってもよいし、バリアメタルを用いずに直接半導体領域
とコンタクトをとってもよい。In this electrode structure, a barrier metal such as TiW or TiN may be interposed between the electrode structure and the semiconductor region, or the semiconductor region may be directly contacted without using the barrier metal.
【００４７】その場合の導電材料の堆積方法としてはＣ
ＶＤ法やバイアススパッタ法を利用してタングステン
（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）を堆積させる
ものでもよいが、後述するアルキルアルミニウムハイド
ライドのガスと水素ガスとを用いたＣＶＤ法によるＡｌ
又はＡｌを主成分とする導電材料の堆積法（以下Ａｌ−
ＣＶＤ法と称する）が好ましい。In this case, the method for depositing the conductive material is C
Although tungsten (W), molybdenum (Mo), or copper (Cu) may be deposited by utilizing the VD method or bias sputtering method, Al by a CVD method using an alkylaluminum hydride gas and a hydrogen gas, which will be described later, may be used.
Alternatively, a method of depositing a conductive material containing Al as a main component (hereinafter referred to as Al-
(Referred to as CVD method) is preferable.
【００４８】又、絶縁層としては単層でも複数の層が積
層されたものでもよく酸化シリコン、窒化シリコン等の
無機材料或いはポリイミド、ＳＯＧ等の有機材料が用い
られる。The insulating layer may be a single layer or a laminate of a plurality of layers, and an inorganic material such as silicon oxide or silicon nitride or an organic material such as polyimide or SOG is used.
【００４９】更にコンタクトホールの形状は実質的に角
柱の形状を含むものであればよいのであって、開口部の
４つの角のうち１つ以上がパターニング等のプロセス上
丸みをおびてしまった直方体であるとしてもそれは本発
明の範疇に含まれるものとする。Further, the shape of the contact hole may substantially include the shape of a prism, and a rectangular parallelepiped in which one or more of the four corners of the opening is rounded in the process such as patterning. However, it should be included in the scope of the present invention.
【００５０】具体的には図１（ｇ），（ｈ）に示すよう
に、Ｌ、Ｗ、Ｈが本発明で特定する関係にあればよい。Specifically, as shown in FIGS. 1 (g) and 1 (h), L, W, and H may have the relationship specified by the present invention.
【００５１】例えば実質的に直方体のものとは図１
（ｇ）のように四方のエッジ部が丸みをおびたものであ
り、又図１（ｈ）のように上部のｘが下部のＷより若干
大きいものも含むのである。For example, a substantially rectangular parallelepiped is shown in FIG.
As shown in (g), the four edges are rounded, and as shown in FIG. 1 (h), x in the upper part is slightly larger than W in the lower part.
【００５２】以上説明したように、本発明の電極構造に
よれば隣接する半導体装置の歩留まりを低下させること
なく主電極・制御電極間距離（Ｍ）を従来の１〜数μｍ
といわれていたものに対して数百〜数千Å程に小さくす
ることができるのである。 （成膜方法）本発明による電極の形成に好適な成膜方法
について以下に説明する。As described above, according to the electrode structure of the present invention, the distance (M) between the main electrode and the control electrode is 1 to several .mu.m as compared with the conventional one, without lowering the yield of the adjacent semiconductor devices.
It can be made as small as several hundred to several thousand Å compared with what was said to be. (Film Forming Method) A film forming method suitable for forming the electrode according to the present invention will be described below.
【００５３】この方法は、上述した構成の電極を形成す
る為にＨ＞Ｌ≧Ｗ、Ｈ＞Ｗ＞Ｌ、ｎＬ＞Ｈ＞Ｗの関係に
あるコンタクトホールへ導電材料を埋め込むのに適した
成膜方法である。This method is suitable for embedding a conductive material in a contact hole having a relationship of H> L ≧ W, H>W> L, and nL>H> W in order to form the electrode having the above-mentioned structure. Membrane method.
【００５４】本発明に好適な成膜方法とは、アルキルア
ルミニウムハイドライドのガスと水素ガスとを用いて、
電子供与性の基体上に表面反応により堆積膜を形成する
ものである（以下Ａｌ−ＣＶＤ法と称する）。The film forming method suitable for the present invention is to use an alkylaluminum hydride gas and a hydrogen gas,
A deposited film is formed by a surface reaction on an electron-donating substrate (hereinafter referred to as Al-CVD method).
【００５５】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ2ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０℃未満に保持することが好まし
く、より好ましくは２６０℃以上４４０℃以下がよい。In particular, a high-quality Al film is obtained by using monomethylaluminum hydride (MMAH) or dimethylaluminum hydride (DMAH) as a source gas, H 2 gas as a reaction gas, and heating the substrate surface under a mixed gas of these. Can be deposited. Here, at the time of selective Al deposition, it is preferable to maintain the surface temperature of the substrate at a decomposition temperature of alkylaluminum hydride or higher and lower than 450 ° C. by direct heating or indirect heating, and more preferably 260 ° C. or higher and 440 ° C. or lower.
【００５６】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３０００Å〜５０００Å／分と
いう抵抗加熱の場合よりも高い堆積速度で良質な膜が得
られるのである。このような直接加熱（加熱手段からの
エネルギーが直接基体に伝達されて基体自体を加熱す
る）の方法としては、例えば、ハロゲンランプ、キセノ
ンランプ等によるランプ加熱があげられる。また、間接
加熱の方法としては抵抗加熱があり、堆積膜を形成すべ
き基体を支持するための堆積膜形成用の空間に配設され
た基体支持部材に設けられた発熱体等を用いて行うこと
が出来る。Direct heating and indirect heating are available as methods for heating the substrate within the above temperature range. Particularly, if the substrate is maintained at the above temperature by direct heating, a high-quality Al film can be formed at a high deposition rate. it can. For example, the substrate surface temperature at the time of forming the Al film is 260 which is a more preferable temperature range.
When the temperature is set at ℃ to 440 ℃, a good quality film can be obtained at a deposition rate higher than that of resistance heating of 3000 Å to 5000 Å / min. As a method of such direct heating (the energy from the heating means is directly transmitted to the substrate to heat the substrate itself), for example, lamp heating by a halogen lamp, a xenon lamp or the like can be mentioned. In addition, there is resistance heating as a method of indirect heating, which is performed using a heating element or the like provided on a substrate supporting member provided in a space for forming a deposited film for supporting a substrate on which a deposited film is to be formed. I can do it.
【００５７】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。When the CVD method is applied to a substrate in which an electron donating surface portion and a non-electron donating surface portion coexist by this method, Al can be formed only on the electron donating substrate surface portion with good selectivity. A single crystal is formed. This Al is an electrode /
It is excellent in all the characteristics desired as a wiring material. That is, the probability of occurrence of hill rock and the probability of occurrence of alloy spikes are reduced.
【００５８】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えられる。
そして、半導体装置の電極として採用した場合には従来
考えられてきたＡｌ電極の概念を超えた従来技術では予
想だにしなかった効果が得られるのである。This is because a high-quality Al can be selectively formed on the surface made of a semiconductor or a conductor as an electron-donating surface, and the Al is excellent in crystallinity, so that it can be formed with the underlying silicon or the like. It is considered that the formation of alloy spikes due to the eutectic reaction is hardly observed or is extremely small.
When it is used as an electrode of a semiconductor device, an effect which has not been expected in the conventional technology beyond the concept of the Al electrode which has been considered in the past can be obtained.
【００５９】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。As described above, Al deposited on the electron-donating surface such as the insulating film and deposited in the opening exposing the surface of the semiconductor substrate has a single crystal structure.
According to the l-CVD method, the following metal film containing Al as a main component can be selectively deposited, and the film quality also exhibits excellent characteristics.
【００６０】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ4 、Ｓｉ2 Ｈ6 、Ｓ
ｉ3 Ｈ8 、Ｓｉ（ＣＨ3 ）4 、ＳｉＣｌ4 、ＳｉＨ 2 Ｃ
ｌ2 、ＳｉＨＣｌ3 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ4 、ＴｉＢｒ4 、Ｔｉ（ＣＨ3 ）4 等のＴｉ原子を含
むガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ5 Ｈ7 Ｏ
2 ）2、ビスジビバロイルメタナイト銅Ｃｕ（Ｃ11Ｈ19
Ｏ3 ）2 、ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ（Ｃ3 ＨＦ4 Ｏ2 ）2 等のＣｕ原子を含むガスを適宜
組合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。For example, alkyl aluminum hydra
SiH in addition to the id gas and hydrogenFour, SiTwoH6, S
iThreeH8, Si (CHThree)Four, SiClFour, SiH TwoC
lTwo, SiHClThreeGas containing Si atoms, such as TiC
lFour, TiBrFour, Ti (CHThree)FourIncluding Ti atoms such as
Gas, bisacetylacetonato copper Cu (CFiveH7O
Two)Two, Bisdivivaloylmethanite copper Cu (C11H19
OThree)Two, Bishexafluoroacetylacetonato copper C
u (CThreeHFFourOTwo)TwoA gas containing Cu atoms such as
Introduced in combination to form a mixed gas atmosphere, for example, Al
-Si, Al-Ti, Al-Cu, Al-Si-Ti,
A conductive material such as Al-Si-Cu is selectively deposited and then electrically charged.
You may form a pole.
【００６１】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且つ堆積した膜の表面性が良好であ
るために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ2 等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。Since the Al-CVD method is a film forming method having excellent selectivity and the surface property of the deposited film is good, a non-selective film forming method is applied to the next deposition step. Then, the above-mentioned selectively deposited Al film and S as an insulating film are formed.
By forming Al or a metal film containing Al as a main component also on iO 2 or the like, a suitable metal film having high versatility as a wiring of a semiconductor device can be obtained.
【００６２】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−
Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−Ｔ
ｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。Specifically, such a metal film is as follows. Selectively deposited Al, Al-Si, Al-
Ti, Al-Cu, Al-Si-Ti, Al-Si-C
u and Al, Al-Si, Al-T deposited non-selectively
i, Al-Cu, Al-Si-Ti, Al-Si-Cu
And the combination.
【００６３】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。As a film forming method for non-selective deposition, there are a CVD method and a sputtering method other than the Al-CVD method described above.
【００６４】コリメートスパッタリング法、高温スパッ
タリング法は非選択的な堆積を行なうにもかかわらず、
１μｍ以下の微細コンタクトホールの内部に良好な被覆
性を保ちつつ配線膜を堆積させることができ、しかも配
線膜内部にボイドを発生させにくいことが知られてお
り、注目されている。 （成膜装置）次に、本発明による電極を形成するに好適
な成膜装置について説明する。Although the collimate sputtering method and the high temperature sputtering method perform non-selective deposition,
It is known that a wiring film can be deposited inside a fine contact hole having a size of 1 μm or less while maintaining good coverage, and that voids are unlikely to occur inside the wiring film. (Film Forming Apparatus) Next, a film forming apparatus suitable for forming the electrode according to the present invention will be described.
【００６５】図２乃至図４に上述した成膜方法を適用す
るに好適な金属膜連続形成装置を模式的に示す。2 to 4 schematically show a metal film continuous forming apparatus suitable for applying the above-described film forming method.
【００６６】この金属膜連続形成装置は、図２に示すよ
うに、ゲートバルブ３１０ａ〜３１０ｆによって互いに
外気遮断下で連通可能に連接されているロードロック室
３１１、第１の成膜室としてのＣＶＤ反応室３１２、Ｒ
ｆエッチング室３１３、第２の成膜室としてのスパッタ
室３１４、ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。ここで前記ロード
ロック室３１１は、スループット性を向上させるために
堆積処理前の基体雰囲気を排気後にＨ2 雰囲気に置き換
える為の室である。次のＣＶＤ反応室３１２は基体上に
常圧または減圧下で上述したＡｌ−ＣＶＤ法による選択
堆積を行う室であり、成膜すべき基体表面を少なくとも
２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体３１
７を有する基体ホルダ３１８が内部に設けられるととも
に、ＣＶＤ用原料ガス導入ライン３１９によって室内に
バブラー３１９−１で水素によりパプリングされ気化さ
れたアルキルアルミニウムハイドライド等の原料ガスが
導入され、またガスライン３１９′より反応ガスとして
の水素ガスが導入されるように構成されている。次のＲ
ｆエッチング室３１３は選択堆積後の基体表面のクリー
ニング（エッチング）をＡｒ雰囲気下で行う為の室であ
り、内部には基体を少なくとも１００℃〜２５０℃の範
囲で加熱可能な基体ホルダ３２０とＲｆエッチング用電
極ライン３２１とが設けられるとともに、Ａｒガス供給
ライン３２２が接続されている。次のスパッタ室３１４
は基体表面にＡｒ雰囲気下でスパッタリングにより金属
膜を非選択的に堆積する室であり、内部に少なくとも２
００℃〜２５０℃の範囲で加熱される基体ホルダ３２３
とスパッタターゲット材３２４ａを取りつけるターゲッ
ト電極３２４とが設けられるとともに、Ａｒガス供給ラ
イン３２５が接続されている。最後のロードロック室３
１５は金属膜堆積完了後の基体を外気中に出す前の調整
室であり、雰囲気をＮ2に置換するように構成されてい
る。As shown in FIG. 2, this continuous metal film forming apparatus has a load lock chamber 311 and a CVD film as a first film forming chamber which are connected to each other by gate valves 310a to 310f so that they can communicate with each other while shutting off the outside air. Reaction chamber 312, R
An f etching chamber 313, a sputtering chamber 314 as a second film forming chamber, and a load lock chamber 315 are provided. Each chamber is exhausted by exhaust systems 316a to 316e so that the pressure can be reduced. Here, the load lock chamber 311 is a chamber for replacing the substrate atmosphere before deposition processing with an H 2 atmosphere after evacuation in order to improve throughput. The next CVD reaction chamber 312 is a chamber for performing selective deposition on the substrate by the above-mentioned Al-CVD method under normal pressure or reduced pressure, and the surface of the substrate to be formed can be heated in the range of at least 200 ° C to 450 ° C. Heating resistor 31
7 is provided inside, and a source gas such as an alkylaluminum hydride vaporized by being bubbled with hydrogen by a bubbler 319-1 is introduced into the chamber by a CVD source gas introduction line 319, and a gas line 319 is also provided. It is configured such that hydrogen gas as a reaction gas is introduced from ′. Next R
The f etching chamber 313 is a chamber for cleaning (etching) the surface of the substrate after selective deposition in an Ar atmosphere. Inside the substrate holder 320 and Rf capable of heating the substrate at least in the range of 100 ° C to 250 ° C. An etching electrode line 321 is provided, and an Ar gas supply line 322 is connected. Next sputter chamber 314
Is a chamber for non-selectively depositing a metal film on the surface of the substrate by sputtering in an Ar atmosphere.
Substrate holder 323 heated in the range of 00 ° C to 250 ° C
And a target electrode 324 to which the sputter target material 324a is attached, and an Ar gas supply line 325 is connected. Last load lock room 3
Reference numeral 15 denotes an adjustment chamber before the substrate after the deposition of the metal film is exposed to the outside air, and is configured to replace the atmosphere with N 2 .
【００６７】図３は上述した成膜方法を適用するに好適
な金属膜連続形成装置の他の構成例を示しており、前述
の図２と同じ部分については同一符号とする。図３の装
置が図２の装置と異なる点は、直接加熱手段としてハロ
ゲンランプ３３０が設けられており基体表面を直接加熱
出来る点であり、そのために、基体ホルダ３１２には基
体を浮かした状態で保持するツメ３３１が配設されてい
ることである。FIG. 3 shows another structural example of a metal film continuous forming apparatus suitable for applying the above-described film forming method, and the same portions as those in FIG. The apparatus of FIG. 3 is different from the apparatus of FIG. 2 in that a halogen lamp 330 is provided as a direct heating means and the surface of the substrate can be directly heated. Therefore, in the state where the substrate is floated on the substrate holder 312. That is, the holding claw 331 is provided.
【００６８】このような構成により基体表面を直接加熱
することで前述した様に堆積速度をより一層向上させる
ことが可能である。By directly heating the surface of the substrate with such a structure, the deposition rate can be further improved as described above.
【００６９】上記構成の金属膜連続形成装置は、実際的
には、図４に示すように、搬送室３２６を中継室として
前記ロードロック室３１１、ＣＶＤ反応室３１２、Ｒｆ
エッチング室３１３、スパッタ室３１４、ロードロック
室３１５が相互に連結された構造のものと実質的に等価
である。この構成ではロードロック室３１１はロードロ
ック室３１５を兼ねている。前記搬送室３２６には、図
に示すように、ＡＡ方向に正逆回転可能かつＢＢ方向に
伸縮可能な搬送手段としてのアーム３２７が設けられて
おり、このアーム３２７によって、図５中に矢印で示す
ように、基体を工程に従って順次ロードロック室３１１
からＣＶＤ室３１２、Ｒｆエッチング室３１３、スパッ
タ室３１４、ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。 （成膜手順）本発明による電極および配線を形成する為
の成膜手順について説明する。In practice, the apparatus for continuously forming a metal film having the above-described structure, as shown in FIG. 4, uses the transfer chamber 326 as a relay chamber, the load lock chamber 311, the CVD reaction chamber 312, and the Rf.
The etching chamber 313, the sputtering chamber 314, and the load lock chamber 315 are substantially equivalent to each other. In this configuration, the load lock chamber 311 also serves as the load lock chamber 315. As shown in the figure, the transfer chamber 326 is provided with an arm 327 as a transfer means that can rotate in the AA direction in the normal and reverse directions and can expand and contract in the BB direction, and by this arm 327, an arrow in FIG. As shown, the substrate is sequentially loaded into the load lock chamber 311 according to the process.
From the CVD chamber 312 to the Rf etching chamber 313, the sputtering chamber 314, and the load lock chamber 315 can be continuously moved without being exposed to the outside air. (Film Forming Procedure) A film forming procedure for forming electrodes and wirings according to the present invention will be described.
【００７０】図６は本発明による電極および配線を形成
する為の成膜手順を説明する為の模式的斜視図である。FIG. 6 is a schematic perspective view for explaining a film forming procedure for forming electrodes and wirings according to the present invention.
【００７１】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に記し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようにＳｉ原子等を含むガスを導入して
Ａｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆
積させてもよい。次にスパッタリング法により選択的に
堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分と
する金属膜を非選択的に形成する。その後、所望の配線
形状に非選択的に堆積した金属膜をパターニングすれば
電極および配線を形成することが出来る。First, the outline will be described. A semiconductor substrate having holes formed in an insulating film is prepared, the substrate is marked in a film forming chamber, and the surface thereof is maintained at, for example, 260 ° C. to 450 ° C., and DMAH gas and hydrogen gas are mixed as alkyl aluminum hydride. Al is selectively deposited on the exposed portion of the semiconductor in the opening by the thermal CVD method in the atmosphere. Of course, as described above, a gas containing Si atoms or the like may be introduced to selectively deposit a metal film containing Al as a main component such as Al—Si. Next, Al or a metal film containing Al as a main component is non-selectively formed on the Al and the insulating film selectively deposited by the sputtering method. After that, an electrode and a wiring can be formed by patterning a metal film non-selectively deposited in a desired wiring shape.
【００７２】次に、図３及び図６を参照しながらＡｌ−
ＣＶＤ法の顕著な効果を含めて、その手順を具体的に説
明する。Next, referring to FIGS. 3 and 6, Al-
The procedure including the remarkable effects of the CVD method will be specifically described.
【００７３】まず基体の用意をする。基体としては、例
えば単結晶Ｓｉウエハ上に各口径の開孔の設けられた絶
縁膜が形成されたものを用意する。First, the substrate is prepared. As the substrate, for example, a single crystal Si wafer on which an insulating film having apertures of various diameters is formed is prepared.
【００７４】図６（Ａ）はこの基体の一部分を示す模式
図である。ここで、４０１は伝導性基体としての単結晶
シリコン基体、４０２は絶縁膜（層）としての熱酸化シ
リコン膜である。４０３および４０４は開孔（露出部）
でありそれぞれ口径が異なる。FIG. 6A is a schematic view showing a part of this substrate. Here, 401 is a single crystal silicon substrate as a conductive substrate, and 402 is a thermal silicon oxide film as an insulating film (layer). Openings (exposed part) 403 and 404
And each has a different caliber.
【００７５】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図３をもってすれば次の通りである。The procedure for forming an Al film as an electrode as the first wiring layer on the substrate is as follows with reference to FIG.
【００７６】上述した基体をロードロック室３１１に配
置する。このロードロック室３１１に前記したように水
素を導入して水素雰囲気としておく。そして、排気系３
１６ｂにより反応室３１２内をほぼ１×１０-6Ｔｏｒｒ
に排気する。ただし反応室３１２内の真空度は、１×１
０-6Ｔｏｒｒより悪くてもＡｌは成膜出来る。The above-mentioned substrate is placed in the load lock chamber 311. As described above, hydrogen is introduced into the load lock chamber 311 to create a hydrogen atmosphere. And the exhaust system 3
The inside of the reaction chamber 312 is almost 1 × 10 −6 Torr by 16b.
Exhaust. However, the degree of vacuum in the reaction chamber 312 is 1 × 1.
Al can be deposited even if it is worse than 0 -6 Torr.
【００７７】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ2 を用いる。Then, the bubbled DMAH gas is supplied from the gas line 319. H 2 is used as the carrier gas for the DMAH line.
【００７８】第２のガスライン３１９′は反応ガスとし
てのＨ2 用であり、この第２のガスライン３１９′から
Ｈ2 を流し、不図示のスローリークバルブの開度を調整
して反応室３１２内の圧力を所定の値にする。この場合
の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラ
インよりＤＭＡＨを反応管内へ導入する。全圧を略々
１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０-3Ｔ
ｏｒｒとする。その後ハロゲンランプ３３０に通電しウ
エハを直接加熱する。このようにしてＡｌを選択的に堆
積させる。The second gas line 319 'is for H 2 as a reaction gas, and H 2 is flown from this second gas line 319' to adjust the opening degree of a slow leak valve (not shown) to thereby form a reaction chamber. The pressure in 312 is set to a predetermined value. A typical pressure in this case is approximately 1.5 Torr. DMAH is introduced into the reaction tube through the DMAH line. Total pressure is about 1.5 Torr, DMAH partial pressure is about 5.0 × 10 -3 T
orr. After that, the halogen lamp 330 is energized to directly heat the wafer. In this way, Al is selectively deposited.
【００７９】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体１）上の
Ａｌ膜の厚さが、ＳｉＯ2 （熱酸化シリコン膜２）の膜
厚と等しくなるまでの時間であり、実験によりあらかじ
め求めることが出来る。After the lapse of a predetermined deposition time, the supply of DMAH is temporarily stopped. The predetermined deposition time of the Al film deposited in this process means that the thickness of the Al film on Si (single crystal silicon substrate 1) becomes equal to the thickness of SiO 2 (thermally oxidized silicon film 2). It is time and can be obtained in advance by experiments.
【００８０】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図６
（Ｂ）に示すように開孔内に選択的にＡｌ膜４０５が堆
積するのである。At this time, the temperature of the substrate surface by direct heating is set to about 270 ° C. According to the steps so far, FIG.
As shown in (B), the Al film 405 is selectively deposited in the openings.
【００８１】以上を開孔内に電極を形成する為の第１成
膜工程と称する。The above is referred to as the first film forming step for forming the electrode in the opening.
【００８２】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０-2Ｔｏｒｒ以下の真空
度に到達するまで排気する。同時に、Ｒｆエッチング室
３１３を５×１０-6Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲｆエッチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲｆエッチング室３１３に搬
送し、排気系３１６ｃによりＲｆエッチング室３１３を
１０-6Ｔｏｒｒ以下の真空度に達するまで排気する。そ
の後Ｒｆエッチング用アルゴン供給ライン３２２により
アルゴンを供給し、Ｒｆエッチング室３１３を１０-1〜
１０-6Ｔｏｒｒのアルゴン雰囲気に保つ。Ｒｆエッチン
グ用基体ホルダー３２０を２００℃程に保ち、Ｒｆエッ
チング用電極３２１へ１００ＷのＲｆをパワーを６０秒
間程供給し、Ｒｆエッチング室３１３内でアルゴンの放
電を生起させる。このようにすれば、基体の表面をアル
ゴンイオンによりエッチングし、ＣＶＤ堆積膜の不要な
表面層をとり除くことができる。この場合のエッチング
深さは酸化物相当で約１００Å程度とする。なお、ここ
では、Ｒｆエッチング室でＣＶＤ堆積膜の表面エッチン
グを行なったが、真空中を搬送される基体のＣＶＤ膜の
表面層は大気中の酸素等を含んでいないため、Ｒｆエッ
チングを行なわなくてもかまわない。その場合、Ｒｆエ
ッチング室３１３は、ＣＶＤ反応室３１２とスパッタ室
３１４の温度差が大きく異なる場合、温度変化を短時間
で行なうための温度変更室として機能する。After the first film forming step, the CVD reaction chamber 312
Is evacuated by the exhaust system 316b until a vacuum degree of 5 × 10 -2 Torr or less is reached. At the same time, the Rf etching chamber 313 is evacuated to 5 × 10 −6 Torr or less. After confirming that both chambers have reached the above vacuum level, the gate valve 3
10c is opened, and the substrate is transferred to the CVD reaction chamber 31.
2 to the Rf etching chamber 313, and the gate valve 310c is closed. The substrate is transported to the Rf etching chamber 313, and the Rf etching chamber 313 is evacuated by the exhaust system 316c until the degree of vacuum reaches 10 −6 Torr or less. After that, argon is supplied from the Rf etching argon supply line 322 to supply the Rf etching chamber 313 with 10 −1 to −1 .
Maintain an argon atmosphere of 10 −6 Torr. The substrate holder 320 for Rf etching is kept at about 200 ° C., Rf of 100 W is supplied to the electrode 321 for Rf etching for about 60 seconds, and the discharge of argon is generated in the Rf etching chamber 313. By doing so, the surface of the substrate can be etched with argon ions to remove the unnecessary surface layer of the CVD deposited film. In this case, the etching depth is about 100Å, which is equivalent to oxide. Here, although the surface of the CVD deposited film was etched in the Rf etching chamber, the surface layer of the CVD film of the substrate transported in a vacuum does not contain oxygen and the like in the atmosphere, so Rf etching is not performed. It doesn't matter. In that case, when the temperature difference between the CVD reaction chamber 312 and the sputtering chamber 314 is significantly different, the Rf etching chamber 313 functions as a temperature changing chamber for changing the temperature in a short time.
【００８３】Ｒｆエッチング室３１３において、Ｒｆエ
ッチングが終了した後、アルゴンの流入を停止し、Ｒｆ
エッチング室３１３内のアルゴンを排気する。Ｒｆエッ
チング室３１３を５×１０-6Ｔｏｒｒまで排気し、かつ
スパッタ室３１４を５×１０ -6Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く、その後、基体を搬送
手段を用いてＲｆエッチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。In the Rf etching chamber 313, the Rf
After finishing the etching, stop the flow of argon and
Argon in the etching chamber 313 is exhausted. Rf ed
5 × 10 in the ching chamber 313-6Exhaust to Torr, and
Sputter chamber 314 is set to 5 × 10 -6Exhausted below Torr
After that, the gate valve 310d is opened, and then the substrate is transported.
The Rf etching chamber 313 to the sputtering chamber 3
14, and the gate valve 310d is closed.
【００８４】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲｆエッチング室３１３と同様に１
０-1〜１０-6Ｔｏｒｒのアルゴン雰囲気となし、基体を
載置する基体ホルダー３２３の温度を２００〜２５０℃
程に設定する。そして、５〜１０ｋｗのＤＣパワーでア
ルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０．５
％）等のターゲット材をアルゴンイオンで削りＡｌやＡ
ｌ−Ｓｉ等の金属を基体上に１００００Å／分程の堆積
速度で成膜を行う。この工程は非選択的堆積工程であ
る。これを電極と接続する配線を形成する為の第２成膜
工程と称する。After transporting the substrate to the sputtering chamber 314,
The sputtering chamber 314 is set to the same as the Rf etching chamber 313.
The temperature of the substrate holder 323 on which the substrate is placed is set to 200 to 250 ° C. under an argon atmosphere of 0 −1 to 10 −6 Torr.
Set as appropriate. Then, discharge of argon is performed with a DC power of 5 to 10 kw, and Al or Al-Si (Si: 0.5
%) Etc. with a target material such as Al or A
A metal such as l-Si is formed on a substrate at a deposition rate of about 10000Å / min. This step is a non-selective deposition step. This is referred to as a second film forming step for forming a wiring connected to the electrode.
【００８５】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止す
る。ロードロック室３１１を５×１０-3Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｅを開き基体を移動さ
せる。ゲートバルブ３１０ｅを閉じた後、ロードロック
室３１１にＮ2 ガスを大気圧に達するまで流しゲートバ
ルブ３１０ｆを開いて基体を装置の外へ取り出す。After forming a metal film of about 5000Å on the substrate, the inflow of argon and the application of DC power are stopped. After exhausting the load lock chamber 311 to 5 × 10 −3 Torr or less, the gate valve 310 e is opened and the substrate is moved. After closing the gate valve 310e, N 2 gas is allowed to flow into the load lock chamber 311 until the atmospheric pressure is reached, the gate valve 310f is opened, and the substrate is taken out of the apparatus.
【００８６】以上の第２成膜工程によれば図６（Ｃ）の
ようにＳｉＯ2 膜４０２上にＡｌ膜４０６を形成するこ
とができる。According to the second film forming process described above, the Al film 406 can be formed on the SiO 2 film 402 as shown in FIG. 6C.
【００８７】そして、このＡｌ膜４０６を図６（Ｄ）の
ようにパターニングすることにより所望の形状の配線を
得ることができる。Then, by patterning the Al film 406 as shown in FIG. 6D, a wiring having a desired shape can be obtained.
【００８８】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れた成膜方法であって、且つそれにより開孔内に堆積
したＡｌがいかに良質の膜であるかを実験結果をもとに
説明する。(Experimental Example) The following is an experimental result showing how the Al-CVD method is an excellent film forming method and how the Al deposited in the openings is a good quality film. explain.
【００８９】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ2 を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。First, the surface of an N-type single crystal silicon wafer as a substrate is thermally oxidized to form 8000 Å SiO 2 and 0.25 μm × 0.25 μm square to 100 μm × 100.
The underlying Si layer is formed by patterning openings with various diameters of μm square.
We prepared multiple exposed single crystals (Sample 1
-1).
【００９０】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０-3Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。An Al film was formed from these by an Al-CVD method under the following conditions. DMAH as source gas, hydrogen as reaction gas, total pressure 1.5 Torr, DMAH
Under the common condition that the partial pressure is 5.0 × 10 −3 Torr, the amount of electric power supplied to the halogen lamp is adjusted and the substrate surface temperature is set in the range of 200 ° C. to 490 ° C. by direct heating to form a film It was
【００９１】その結果を表１に示す。The results are shown in Table 1.
【００９２】[0092]
【表１】 表１から判るように、直接加熱による基体表面温度が２
６０℃以上では、Ａｌが開孔内で３００〜５０００Å／
分という高い堆積速度で選択的に堆積した。[Table 1] As can be seen from Table 1, the substrate surface temperature by direct heating is 2
At 60 ° C or higher, Al is 300 to 5000 Å / in the opening.
It was selectively deposited at a high deposition rate of min.
【００９３】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。Examining the characteristics of the Al film in the opening when the substrate surface temperature is in the range of 260 ° C. to 440 ° C., there is no carbon content, the resistivity is 2.8 to 3.4 μΩcm, and the reflectance is 90 to
95%, hillock density of 1 μm or more is 0 to 10,
It was found that the characteristics were good with almost no occurrence of spikes (breaking probability of 0.15 μm junction).
【００９４】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干おとるものの従来技術からみれば相当によい膜で
あるが、堆積速度が１０００〜１５００Å／分と決して
十分に高いとはいえず、スループットも７〜１０枚／Ｈ
であった。On the other hand, the substrate surface temperature is 200 ° C.-2.
At 50 ° C., although the film quality is slightly lower than that at 260 ° C. to 440 ° C., it is a considerably good film from the viewpoint of the prior art, but the deposition rate is 1000 to 1500 Å / min, which is never high enough. No, throughput is 7-10 sheets / H
Met.
【００９５】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０4 ｃｍ-2、アロイスパイク発生が０〜３０％
となり、開孔内のＡｌ膜の特性は低下した。When the substrate surface temperature is 450 ° C. or higher, the reflectance is 60% or less, the hillock density of 1 μm or more is 10 to 10 4 cm -2 , and the alloy spike generation is 0 to 30%.
Therefore, the characteristics of the Al film in the opening deteriorated.
【００９６】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。Next, how the above-described method can be suitably used for the opening such as the contact hole and the through hole will be described.
【００９７】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。That is, it is preferably applied to a contact hole / through hole structure made of the materials described below.
【００９８】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ層を形成した。An Al layer was formed on a substrate (sample) having the following structure under the same conditions as when Al was formed on Sample 1-1 described above.
【００９９】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。A silicon oxide film as a second substrate surface material is formed on the single crystal silicon as a first substrate surface material by a CVD method, and patterning is performed by a photolithography process to partially expose the single crystal silicon surface. Was ejected.
【０１００】このときの熱酸化ＳｉＯ2 膜の膜厚は８０
００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した
（以下このようなサンプルを“ＣＶＤＳｉＯ2 （以下Ｓ
ｉＯ2 と略す）／単結晶シリコン”と表記することとす
る）。At this time, the film thickness of the thermally oxidized SiO 2 film is 80.
00Å, the exposed portion of the single crystal silicon, that is, the size of the opening is 0.25 μm × 0.25 μm to 100 μm × 100 μm
Met. Thus, Sample 1-2 was prepared (hereinafter, such a sample is referred to as "CVDSiO 2 (hereinafter S
(abbreviated as iO 2 ) / single crystal silicon ”).
【０１０１】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコンサンプル１−９はＥＣＲ装置に
よって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）／
単結晶シリコンである。Sample 1-3 is a boron-doped oxide film (hereinafter abbreviated as BSG) / single crystal silicon formed by atmospheric pressure CVD, and Sample 1-4 is a phosphorus-doped oxide film (hereinafter referred to as PSG) formed by atmospheric pressure CVD. (Abbreviated) / single crystal silicon, Sample 1-5 is a phosphorus- and boron-doped oxide film (hereinafter abbreviated as BSPG) formed by atmospheric pressure CVD / single crystal silicon, Sample 1-6 is plasma CV
Nitride film formed by D (hereinafter abbreviated as P-SiN) /
Single crystal silicon, Sample 1-7 is a thermal nitride film (hereinafter T-
SiN) / single crystal silicon, Sample 1-8 is a nitride film formed by low pressure CVD (hereinafter abbreviated as LP-SiN) / single crystal silicon Sample 1-9 is a nitride film formed by an ECR device (hereinafter ECR) -Abbreviated as SiN) /
It is single crystal silicon.
【０１０２】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０、２０、３０、４０、５０、６０、７
０、８０、９０、１００、１１０、１２０、１３０、１
４０、１５０、１６０、１７０、は欠番）を作成した。
第１の基体表面材料として単結晶シリコン（単結晶Ｓ
ｉ）、多結晶シリコン（多結晶Ｓｉ）、非晶質シリコン
（非晶質Ｓｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、タンタル（Ｔａ）、タングステンシリサイド（Ｗ
Ｓｉ）、チタンシリサイド（ＴｉＳｉ）、アルミニウム
（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓｉ）、チタ
ンアルミニウム（Ａｌ−Ｔｉ）、チタンナイトライド
（Ｔｉ−Ｎ）、銅（Ｃｕ）、アルミニウムシリコン銅
（Ａｌ−Ｓｉ−Ｃｕ）、アルミニウムパラジウム（Ａｌ
−Ｐｄ）、チタン（Ｔｉ）、モリブデンシリサイド（Ｍ
ｏ−Ｓｉ）、タンタルシリサイド（Ｔａ−Ｓｉ）を使用
した。第２の基体表面材料としてはＴ−ＳｉＯ2 、Ｓｉ
Ｏ2 、ＢＳＧ、ＰＳＧ、ＢＰＳＧ、Ｐ−ＳｉＮ、Ｔ−Ｓ
ｉＮ、ＬＰ−ＳｉＮ、ＥＣＲ−ＳｉＮである。以上のよ
うな全サンプルについても上述したサンプル１−１に匹
敵する良好なＡｌ膜を形成することができた。Further, the following first substrate surface material (1
Samples 1-11 to 1-179 (Caution: Sample Nos. 1-10, 20, 30, 40, 50, 60, 7) by all combinations of 8 types) and the second substrate surface material (9 types)
0, 80, 90, 100, 110, 120, 130, 1
40, 150, 160, 170 are omitted numbers).
Single crystal silicon (single crystal S
i), polycrystalline silicon (polycrystalline Si), amorphous silicon (amorphous Si), tungsten (W), molybdenum (M
o), tantalum (Ta), tungsten silicide (W
Si), titanium silicide (TiSi), aluminum (Al), aluminum silicon (Al-Si), titanium aluminum (Al-Ti), titanium nitride (Ti-N), copper (Cu), aluminum silicon copper (Al-). Si-Cu), aluminum palladium (Al
-Pd), titanium (Ti), molybdenum silicide (M
o-Si) and tantalum silicide (Ta-Si) were used. The second substrate surface material is T-SiO 2 , Si
O 2, BSG, PSG, BPSG , P-SiN, T-S
iN, LP-SiN, and ECR-SiN. It was possible to form a good Al film comparable to the sample 1-1 described above also in all the samples described above.
【０１０３】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。Next, the substrate on which Al was selectively deposited as described above was non-selectively Al-treated by the above-mentioned sputtering method.
Was deposited and patterned.
【０１０４】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好で電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。As a result, the Al film formed by the sputtering method and the selectively deposited Al film in the opening have good surface properties of the Al film in the opening, and have good electrical and mechanical durability. The contact state was high.
【０１０５】以上のようにＡｌ−ＣＶＤ法は半導体製造
プロセスにおいて従来の成膜技術では達成できなかった
ような良好な膜を制御性よく形成することができる。 （第１実施例）以下本発明による電極構造を有する半導
体装置として絶縁ゲート型トランジスタの一つであるＭ
ＯＳＦＥＴを挙げて説明する。As described above, the Al-CVD method can form a good film, which could not be achieved by the conventional film forming technique in the semiconductor manufacturing process, with good controllability. (First Embodiment) One of the insulated gate transistors M, which is a semiconductor device having an electrode structure according to the present invention,
A description will be given by taking OSFET as an example.
【０１０６】図７（Ａ）は本実施例によるＭＯＳＦＥＴ
の模式的斜視図、図７（Ｂ）はその模式的上面図、図７
（Ｃ）はその模式的断面図である。FIG. 7A shows a MOSFET according to this embodiment.
FIG. 7B is a schematic perspective view of FIG.
(C) is the typical sectional view.
【０１０７】図７（Ａ）及び（Ｂ）では絶縁層は省略さ
れ、更に（Ａ）ではソース・ドレイン配線５０６′、５
０７′をも省略して図示している。In FIGS. 7A and 7B, the insulating layer is omitted, and in FIG.
The illustration of 07 'is also omitted.
【０１０８】ｎ型単結晶Ｓｉ基板５０１の主面側には選
択酸化法により形成された酸化シリコンからなるフィー
ルド絶縁膜５０９で囲まれた素子領域には、Ｐ- ウエル
５０２内にソース及びドレイン領域５０３、５０４が形
成されている。その間即ちチャネル領域上にはゲート絶
縁膜を介してポリシリコンからなるゲート長０．８μｍ
のゲート電極が配設されてＭＯＳＦＥＴの基本構造を構
成している。In the element region surrounded by the field insulating film 509 made of silicon oxide formed by the selective oxidation method on the main surface side of the n-type single crystal Si substrate 501, the source and drain regions are formed in the P - well 502. 503 and 504 are formed. During that time, that is, on the channel region, a gate length of 0.8 μm made of polysilicon via a gate insulating film
Gate electrodes are provided to form the basic structure of the MOSFET.
【０１０９】そしてその上には層間絶縁層としての酸化
シリコン膜５１０が形成されている。絶縁膜５０９と絶
縁膜５１０とのコンタクトホールを形成すべき部分の層
厚は０．８μｍとされている。そして本発明による電極
構造を得る為にマスク設計によりコンタクトホールＣＨ
１の開口のＷを０．２μｍ、Ｌを０．３μｍとし、さら
にＬ方向に、同一形状のコンタクトホールを０．２μｍ
の間隔で３個並べて形成している。Then, a silicon oxide film 510 as an interlayer insulating layer is formed thereon. The layer thickness of the portion where the contact hole between the insulating film 509 and the insulating film 510 is to be formed is 0.8 μm. Then, in order to obtain the electrode structure according to the present invention, the contact hole CH is designed by mask design.
W of the opening 1 is 0.2 μm, L is 0.3 μm, and a contact hole of the same shape is 0.2 μm in the L direction.
Three pieces are formed side by side at intervals of.
【０１１０】こうして形成されたコンタクトホールＣＨ
１内には前述したＡｌ−ＣＶＤ法により単結晶Ａｌから
なるソース・ドレイン電極５０６、５０７が形成されて
おり、その上にはこれら電極５０６、５０７と絶縁する
為のソース・ドレイン配線が形成されている。Contact hole CH thus formed
Source / drain electrodes 506 and 507 made of single-crystal Al are formed in the substrate 1 by the Al-CVD method described above, and source / drain wirings for insulating the electrodes 506 and 507 are formed thereon. ing.
【０１１１】このようにして本実施例ではＨ＞Ｌ＞Ｗお
よびｎＬ＞ｈ＞Ｗ（ｎ＝３）の関係が成り立っているの
である。In this way, in this embodiment, the relations of H>L> W and nL>h> W (n = 3) are established.
【０１１２】本実施例によればゲート電極とソース・ド
レイン電極との距離Ｍを２００Åと近づけることができ
る。又、ソース・ドレイン配線５０６′、５０７′がソ
ース・ドレイン電極５０６、５０７上よりゲート電極側
にはみ出した長さＮは１０Å程度でありゲート電極との
寄生容量低減に役立っている。 （製造方法の説明）以下上述した第１実施例によるＭＯ
ＳＦＥＴの製造方法について説明する。According to this embodiment, the distance M between the gate electrode and the source / drain electrodes can be made as short as 200Å. Further, the length N of the source / drain wirings 506 ', 507' protruding from the source / drain electrodes 506, 507 to the gate electrode side is about 10Å, which helps reduce the parasitic capacitance with the gate electrode. (Description of Manufacturing Method) MO according to the first embodiment described above
A method for manufacturing the SFET will be described.
【０１１３】ｎ型単結晶Ｓｉ基板を用意し、イオン注入
により、Ｐ- 型半導体領域（Ｐ- ウエル）５０２を形成
した。ここでＭＳＫはマスクである（図８（Ａ）参
照）。An n-type single crystal Si substrate was prepared, and a P -- type semiconductor region (P - well) 502 was formed by ion implantation. Here, MSK is a mask (see FIG. 8A).
【０１１４】選択酸化法によりフィールド絶縁膜５０９
を形成し半導体素子形成領域を形成した。次いでポリシ
リコンを堆積パターニングしてゲート電極５０５を形成
した。そしてリンをイオン注入してソース・ドイレン領
域５０３、５０４をゲートをマスクにしたセルフアライ
ンによって形成した（図８（Ｂ）参照）。The field insulating film 509 is formed by the selective oxidation method.
To form a semiconductor element forming region. Then, polysilicon was deposited and patterned to form a gate electrode 505. Then, phosphorus was ion-implanted to form source / drain regions 503 and 504 by self-alignment using the gate as a mask (see FIG. 8B).
【０１１５】主として、Ｏ2 とＴＥＯＳを利用した常圧
ＣＶＤ法により絶縁膜としてＢＰＳＧ膜５１０を形成し
た。このときのソース・ドレイン領域５０３、５０４上
の絶縁膜の層厚の合計は０．８μｍとした（図８（Ｃ）
参照）。A BPSG film 510 was formed as an insulating film mainly by the atmospheric pressure CVD method using O 2 and TEOS. At this time, the total layer thickness of the insulating films on the source / drain regions 503 and 504 was set to 0.8 μm (FIG. 8C).
reference).
【０１１６】ＲＩＥ（反応性イオンエッチング）により
Ｗ＝０．２μｍ、Ｌ＝０．３μｍの開口面を有するコン
タクトホールＣＨ１を形成した（図８（Ｄ）参照）。A contact hole CH1 having an opening of W = 0.2 μm and L = 0.3 μm was formed by RIE (reactive ion etching) (see FIG. 8D).
【０１１７】前述したようなＡｌ−ＣＶＤ法即ち原料ガ
スとしてのＤＭＡＨと反応ガスとしての水素との混合雰
囲気中で基板表面を２６０℃〜２７０℃に保持して熱Ｃ
ＶＤ法によりコンタクトホール内のみに選択的にＡｌを
堆積させ単結晶Ａｌからなる長方体形状の電極５０６、
５０７を形成した。この電極の表面は平坦性に優れてい
た（図８（Ｅ）参照）。In the Al-CVD method as described above, that is, in a mixed atmosphere of DMAH as a source gas and hydrogen as a reaction gas, the substrate surface is kept at 260 ° C. to 270 ° C.
A rectangular parallelepiped electrode 506 made of single crystal Al by selectively depositing Al only in the contact hole by the VD method,
507 was formed. The surface of this electrode was excellent in flatness (see FIG. 8E).
【０１１８】不図示ではあるがスパッタリング法により
絶縁膜５１０及び電極５０６、５０７上に下びき層とし
てＴｉＮを１０００Å程堆積させ、その上に再度前述し
たＡｌ−ＣＶＤ法を用いてＡｌ−Ｓｉ−Ｃｕを堆積させ
て、これをパターニングして配線５０６′、５０７′を
形成した（図８（Ｆ）参照）。Although not shown, about 1000 Å of TiN is deposited as a subbing layer on the insulating film 510 and the electrodes 506 and 507 by a sputtering method, and Al-Si-Cu is again formed thereon by the Al-CVD method. Was deposited and patterned to form wirings 506 'and 507' (see FIG. 8F).
【０１１９】ここでは下びき層であるＴｉＮが電子供与
性の面である為にＡｌ−ＣＶＤ法により結晶Ａｌを形成
することができた。ここでは配線５０６′、５０７′を
形成するために下びき層の有無に関わらず上述したスパ
ッタリング法を利用して非選択的にＡｌやＡｌを主成分
とする金属膜を形成しても良い。 （第２実施例）以下本発明による電極構造を有する半導
体装置の一例としてバイポーラトランジスタを挙げて説
明する。Here, since the lower layer, TiN, has an electron donating surface, crystalline Al could be formed by the Al-CVD method. Here, in order to form the wirings 506 'and 507', Al or a metal film containing Al as a main component may be non-selectively formed by utilizing the above-described sputtering method regardless of the presence or absence of the underlayer. (Second Embodiment) A bipolar transistor will be described below as an example of a semiconductor device having an electrode structure according to the present invention.
【０１２０】図９（Ａ）は本実施例によるバイポーラト
ランジスタの模式的斜視図、図９（Ｂ）は本実施例によ
るバイポーラトランジスタの模式的上面図、図９（Ｃ）
は本実施例によるバイポーラトランジスタの模式的断面
図である。図９（Ａ）では配線及び絶縁層は省略してあ
る。FIG. 9A is a schematic perspective view of the bipolar transistor according to this embodiment, FIG. 9B is a schematic top view of the bipolar transistor according to this embodiment, and FIG.
FIG. 4 is a schematic sectional view of a bipolar transistor according to this example. In FIG. 9A, the wiring and the insulating layer are omitted.
【０１２１】半導体基板の主面側にはコレクタ領域２０
１、ｐ型のベース領域２０２、ｎ+型のエミッタ領域２
０３が形成され、その上には単結晶Ａｌからなるベース
電極２０６、２０７及び単結晶Ａｌからなるエミッタ電
極２０５が設けられている。A collector region 20 is provided on the main surface side of the semiconductor substrate.
1, p-type base region 202, n + -type emitter region 2
No. 03 is formed, and base electrodes 206 and 207 made of single crystal Al and an emitter electrode 205 made of single crystal Al are provided thereon.
【０１２２】ここではコレクタ電極は省略してある。そ
して２１０、２１１は絶縁膜である。２０５′はエミッ
タ配線、２０６′、２０７′はベース配線である。ここ
でベース電極の一方２０６の長さＬは、０．５μｍ、巾
Ｗは０．５μｍ、高さＨは、０．８μｍで同一形状の電
極を０．２μｍの間隔でＬ方向に５個並べて形成してい
る。もう一方の２０７も同様である。Here, the collector electrode is omitted. And 210 and 211 are insulating films. 205 'is an emitter wiring and 206' and 207 'are base wirings. Here, one of the base electrodes 206 has a length L of 0.5 μm, a width W of 0.5 μm, and a height H of 0.8 μm, and five electrodes of the same shape are arranged at intervals of 0.2 μm in the L direction. Is forming. The same applies to the other 207.
【０１２３】又、エミッタ電極２０５においてもＷ、
Ｈ、Ｌ共にベース電極と同じであり同一形状の電極を
０．２μｍの間隔でＬ方向に７個並べて形成している。Also in the emitter electrode 205, W,
Both H and L are the same as the base electrode, and seven electrodes having the same shape are formed side by side in the L direction at intervals of 0.2 μm.
【０１２４】このような電極の形状は第１実施例と同様
にコンタクトホールの開口面の長さ及び巾とその深さと
を特定することにより決定される。The shape of such an electrode is determined by specifying the length and width of the opening surface of the contact hole and its depth, as in the first embodiment.
【０１２５】本実施例においては上記構成を採用するこ
とによりベース・エミッタ電極間距離を５０００Å程
度、更には１００Åにまで小さくすることができる。従
って、ベース・エミッタ間容量Ｃbeが小さくなり高速動
作可能なバイポーラトランジスタを得ることができる。 （製造方法の説明）以下上述した第２実施例によるバイ
ポーラトランジスタの製造方法について説明する。In this embodiment, by adopting the above structure, the distance between the base and the emitter electrode can be reduced to about 5000Å, and even 100Å. Therefore, it is possible to base-emitter capacitance C BE obtain a high-speed operable bipolar transistor decreases. (Description of Manufacturing Method) Hereinafter, a method of manufacturing the bipolar transistor according to the second embodiment described above will be described.
【０１２６】まず単結晶Ｓｉ基板上にエピタキシャル成
長によりｎ- 型コレクタ領域２０１を形成した。その主
表面側にイオン注入によりｐ型のベース領域２０２を形
成した。更にその中にｎ+ 型エミッタ領域２０３を形成
した。このようにして各半導体領域の形成された半導体
基体の主面上に絶縁層としてのＴＥＯＳ−ＳｉＯ層２１
０を形成し、コンタクトホールＣＨ２、ＣＨ３をＲＩＥ
により形成した。ここで、絶縁層２１０としては熱酸化
ＳｉＯ2 とＢＰＳＧとの組み合わせのような複数の絶縁
層が積層された絶縁膜であってもよい。又、ここでＣＨ
２は長辺（Ｌ）が０．５μｍ、短辺（Ｗ）が０．５μ
ｍ、深さ（Ｈ）が０．８μｍのベース電極用のコンタク
トホールであり同一形状の電極を０．２μｍの間隔でＬ
方向に５個並べて形成している。First, an n − type collector region 201 was formed on a single crystal Si substrate by epitaxial growth. A p-type base region 202 was formed on the main surface side by ion implantation. Further, an n + type emitter region 203 was formed therein. In this way, the TEOS-SiO layer 21 as an insulating layer is formed on the main surface of the semiconductor substrate on which the respective semiconductor regions are formed.
0 is formed, and the contact holes CH2 and CH3 are RIEed.
Formed. Here, the insulating layer 210 may be an insulating film in which a plurality of insulating layers such as a combination of thermally oxidized SiO 2 and BPSG are laminated. Also here CH
2 has a long side (L) of 0.5 μm and a short side (W) of 0.5 μm
m, depth (H) is a contact hole for a base electrode having a depth of 0.8 μm, and electrodes of the same shape are L at intervals of 0.2 μm.
Five pieces are formed side by side in the direction.
【０１２７】そして、ＣＨ３は、Ｌが０．５μｍ、Ｗが
０．５μｍ、Ｈが０．８μｍのエミッタ電極用コンタク
トホールであり同一形状の電極を０．２μｍの間隔でＬ
方向に７個並べて形成している（図１０（Ａ））。CH3 is a contact hole for an emitter electrode in which L is 0.5 μm, W is 0.5 μm, and H is 0.8 μm, and electrodes of the same shape are L at intervals of 0.2 μm.
Seven pieces are arranged side by side in the direction (FIG. 10A).
【０１２８】次に、前述したＡｌ−ＣＶＤ法とりわけ原
料ガスとしてＤＭＡＨ、反応ガスとして水素を利用して
基体表面を２７０℃程に保持して熱ＣＶＤ法によりコン
タクトホール内にＡｌを選択的に堆積させて単結晶Ａｌ
からなる。ベース電極２０６、２０７及びエミッタ電極
２０５を形成した。ここでは電極２０５、２０６、２０
７の表面は平坦性に優れていた（図１０（Ｂ））。Next, the substrate surface is kept at about 270 ° C. by utilizing the above-mentioned Al-CVD method, especially DMAH as a source gas and hydrogen as a reaction gas, and Al is selectively deposited in the contact hole by a thermal CVD method. Let single crystal Al
Consists of The base electrodes 206 and 207 and the emitter electrode 205 were formed. Here, the electrodes 205, 206, 20
The surface of No. 7 was excellent in flatness (FIG. 10 (B)).
【０１２９】更に、不図示ではあるがスパッタリング法
によりＴｉＮ膜を数百Å程堆積させて所望の配線形状に
パターニングした。そして再度前述したＡｌ−ＣＶＤ法
とりわけＤＭＡＨと水素とＳｉ2Ｈ6 とビスヘキサフル
オロアセチルアセトナト銅との混合雰囲気中での熱ＣＶ
Ｄ法によりパターニングされたＴｉＮ膜上に選択的にＡ
ｌ−Ｓｉ−Ｃｕを堆積させてベース配線２０６′、２０
７′及びエミッタ配線を形成した。この上に絶縁層２１
１としてＴＥＯＳ−ＳｉＯ層を形成した（図１０
（Ｃ））。 （比較例）以下のような製造方法にて形成したバイポー
ラトランジスタを複数個用意した。Further, although not shown, a TiN film of several hundred liters was deposited by a sputtering method and patterned into a desired wiring shape. And again, the above-mentioned Al-CVD method, especially thermal CV in a mixed atmosphere of DMAH, hydrogen, Si 2 H 6 and bishexafluoroacetylacetonato copper.
Selectively A on the TiN film patterned by D method
l-Si-Cu is deposited to form base wirings 206 ', 20.
7'and the emitter wiring are formed. Insulating layer 21 on top of this
A TEOS-SiO layer was formed as No. 1 (FIG. 10).
(C)). (Comparative Example) A plurality of bipolar transistors formed by the following manufacturing method were prepared.
【０１３０】サンプル１は従来法によりバイポーラトラ
ンジスタを形成し、電極をｌ＞ｗ＞ｈ、ｈ＝０．８μｍ
としたもの、サンプル２は同様にｈ＞ｌ＞ｗ、ｗ＝０．
５μｍとしたもの、サンプル３は同様にｌ＝ｈ＞ｗ、ｗ
＝０．５μｍとしたもの、サンプル４は同様にｌ＞ｈ＝
ｗ、ｗ＝１．０μｍとしたもの、サンプル５は同様にｌ
＝ｈ＝ｗ、ｗ＝０．５μｍとしたもの、サンプル６は同
様にｌ＝０．１μｍ、ｈ＝０．８μｍ、ｗ＝０．８μｍ
としたものである。In Sample 1, a bipolar transistor was formed by a conventional method, and electrodes were 1>w> h and h = 0.8 μm.
And sample 2 similarly h>l> w, w = 0.
5 μm, sample 3 similarly l = h> w, w
= 0.5 μm, sample 4 similarly l> h =
w, w = 1.0 μm, sample 5 is similarly l
= H = w, w = 0.5 μm, and sample 6 is similarly 1 = 0.1 μm, h = 0.8 μm, w = 0.8 μm
It is what it was.
【０１３１】これに対して第２実施例と同様の製造方法
により、バイポーラトランジスタを形成し、電極をｌ＝
０．３μｍ、ｈ＝０．５μｍ、ｗ＝０．１μｍとしたも
のをサンプルＡ、ｌ＝０．３μｍ、ｈ＝０．８μｍ、ｗ
＝０．１μｍとしたものをサンプルＢ、ｌ＝０．３μ
ｍ、ｈ＝０．８μｍ、ｗ＝０．５μｍとしたものをサン
プルＣ、とした。On the other hand, a bipolar transistor is formed by the same manufacturing method as in the second embodiment, and the electrodes are
Sample A with 0.3 μm, h = 0.5 μm, w = 0.1 μm, l = 0.3 μm, h = 0.8 μm, w
= 0.1 μm, Sample B, l = 0.3 μm
Sample C was prepared with m, h = 0.8 μm, and w = 0.5 μm.
【０１３２】なお、サンプルＡ、Ｂ、Ｃ及びサンプル６
はいずれも、同一形状の電極を０．１μｍの間隔で５個
並べて形成している。Samples A, B, C and sample 6
In each case, five electrodes of the same shape are formed side by side at intervals of 0.1 μm.
【０１３３】これらのサンプル１〜６及びＡ〜Ｃについ
て歩留まり、高速性、大電流駆動への適応性について評
価した。その結果は以下の表２に示すように、従来の製
造方法により作製したサンプル１〜５は微細加工に適し
ないことから歩留まりが悪く、又、高速性、大電流駆動
への適応性のいずれかが悪くなってしまう。The samples 1 to 6 and A to C were evaluated for yield, high speed, and adaptability to large current drive. As a result, as shown in Table 2 below, Samples 1 to 5 manufactured by the conventional manufacturing method are not suitable for microfabrication, so that the yield is poor, and either high speed or adaptability to large current drive is obtained. Will get worse.
【０１３４】 この評価方法として、次のような信頼性試験を行なっ
た。まずそれぞれのサンプルのトランジスタの複数から
なる１００１段のリングオシレータを構成し伝播遅延時
間を計測し、その結果より歩留まり９０％以上のものを
○、数％程度のものを×印とした。[0134] As the evaluation method, the following reliability test was performed. First, a ring oscillator with 1001 stages consisting of a plurality of transistors of each sample was constructed and the propagation delay time was measured. From the results, the yield of 90% or more was marked with ◯, and the yield of several% was marked with x.
【０１３５】又、大電流駆動への適応性についてはコン
タクト部分での電流密度を１０6 Ａ／ｃｍ2 に設定した
電流を流す実験を行ない１０００時間後に断線がみられ
なかったものを○、５００時間で断線がみられたものを
×印とした。Regarding the adaptability to a large current drive, the current density was set to 10 6 A / cm 2 at the contact portion, and an experiment was conducted in which a current was flown. No disconnection was observed after 1000 hours. The mark showing the disconnection with time was marked with x.
【０１３６】高速性についてはサンプル１乃至５は、ど
れもベース、エミッタ間の寄生容量、寄生抵抗の影響で
好ましい結果は得られなかった。With respect to the high speed, in Samples 1 to 5, no favorable result was obtained due to the influence of the parasitic capacitance between the base and the emitter and the parasitic resistance.
【０１３７】更に、第２実施例と同じ製造方法にてｌ、
ｈ、ｗがサンプル１乃至５と同じ関係をなすサンプル
１′乃至５′を作成したが、これらは、歩留まり及び大
電流駆動への適応性の点で幾分改善されてはいるもの
の、高速性の点で未だ不十分であった。 （第３実施例）以下本発明による特に微細化された電極
構造を有する半導体装置として絶縁ゲート型トランジス
タの一つであるＭＯＳＦＥＴを挙げて説明する。Further, by the same manufacturing method as in the second embodiment,
Samples 1'to 5'where h and w have the same relationship as samples 1 to 5 were prepared, but these were improved in speed in spite of some improvement in yield and adaptability to high current driving. Was still insufficient. (Third Embodiment) As a semiconductor device having a particularly miniaturized electrode structure according to the present invention, a MOSFET which is one of insulated gate transistors will be described below.
【０１３８】図１１（ａ）は本実施例によるＬＤＤ構造
を持つＭＯＳＦＥＴの模式的上面図、図１１（ｅ）はそ
の模式的断面図である。FIG. 11A is a schematic top view of a MOSFET having an LDD structure according to this embodiment, and FIG. 11E is a schematic sectional view thereof.
【０１３９】また図１１（ｂ）〜（ｅ）及び図１２
（ａ）〜（ｆ）は本実施例によるＬＤＤ構造を持つＭＯ
ＳＦＥＴの製造工程を示す模式的断面図である。図１１
（ｂ）〜（ｅ）の模式的断面図は図１１（ａ）のＡ−
Ａ′断面に対応し、図１２（ａ）〜（ｆ）の模式的断面
図は図１１（ａ）のＢ−Ｂ′断面に対応する。Further, FIGS. 11B to 11E and FIG.
(A) to (f) are MOs having an LDD structure according to this embodiment.
It is a schematic cross section which shows the manufacturing process of SFET. FIG.
The schematic cross-sectional views of (b) to (e) are A- in FIG.
12A to FIG. 12F corresponds to the BB ′ cross section of FIG. 11A.
【０１４０】ｎ型単結晶Ｓｉ基板１３００の主面側に
は、選択酸化法により形成された酸化シリコンからなる
フィールド酸化膜１３８０により素子領域１３０２が囲
まれており、素子領域１３０２内に形成されたｐ−ウエ
ル１３０１内に高濃度ソース及び高濃度ドレイン領域１
３３０、１３４０また、低濃度ソース及び低濃度ドレイ
ン領域１３１４、１３１５が形成されている。ソース・
ドレイン間のチャネル領域上にはゲート絶縁膜１３３１
を介してポリシリコン−タングステンシリサイドの積層
構造を持つゲート長０．３μｍのゲート電極１３１０が
配設されており、さらにゲート電極１３１０の側壁に
は、ＬＤＤ構造形成に用いられた側壁絶縁膜１３１３が
配設されてＬＤＤ構造を持つＭＯＳＦＥＴの基本構造を
構成している。On the main surface side of the n-type single crystal Si substrate 1300, the element region 1302 is surrounded by the field oxide film 1380 made of silicon oxide formed by the selective oxidation method, and formed inside the element region 1302. High-concentration source and high-concentration drain region 1 in p-well 1301
330, 1340 and low-concentration source and low-concentration drain regions 1314, 1315 are formed. Source·
A gate insulating film 1331 is formed on the channel region between the drains.
A gate electrode 1310 having a gate length of 0.3 μm and having a stacked structure of polysilicon-tungsten silicide is provided via the via, and a sidewall insulating film 1313 used for forming the LDD structure is provided on the sidewall of the gate electrode 1310. The basic structure of the MOSFET having the LDD structure is arranged.
【０１４１】そして、その上には層間絶縁膜として酸化
シリコン膜１３９０が形成されており、酸化シリコン膜
１３９０に形成されたコンタクトホール１３９３、１３
９４内にソース電極１３５０、ドレイン電極１３６０、
ゲート電極１３１０の配線取出し電極１３７０が配設さ
れ、各電極にはソース配線１３５２、ドレイン配線１３
６２、及びゲート配線１３７２がそれぞれ接続されてい
る。なお、図示していないが、コンタクトホール内壁
と、各電極との界面には、バリアメタル層が形成されて
いる。Then, a silicon oxide film 1390 is formed thereon as an interlayer insulating film, and contact holes 1393, 13 formed in the silicon oxide film 1390 are formed.
Source electrode 1350, drain electrode 1360,
A wiring extraction electrode 1370 of the gate electrode 1310 is provided, and a source wiring 1352 and a drain wiring 13 are provided on each electrode.
62 and the gate wiring 1372 are connected to each other. Although not shown, a barrier metal layer is formed on the interface between the inner wall of the contact hole and each electrode.
【０１４２】本実施例において、コンタクトホール１３
９３の深さは、０．８μｍ、開口寸法は、たて寸法ｌ1
＝０．４μｍ、よこ寸法ｗ1 ＝０．２μｍであり、ソー
ス・ドレインコンタクトとして、それぞれ同一形状のコ
ンタクトホールが、ゲート電極１３１０に沿って４個並
んで形成されている。また、ゲート電極へのコンタクト
ホール１３９４の深さは０．５μｍ、開口寸法は、たて
寸法ｌ2 ＝０．２μｍ、よこ寸法ｗ2 ＝０．２μｍであ
り、同一形状のコンタクトホールが３個並んで形成され
ている。In this embodiment, the contact hole 13
The depth of 93 is 0.8 μm, and the opening size is the vertical size l 1
= 0.4 μm, the lateral dimension w 1 = 0.2 μm, and four contact holes of the same shape are formed as source / drain contacts along the gate electrode 1310. Further, the depth of the contact hole 1394 to the gate electrode is 0.5 μm, the opening size is vertical size l 2 = 0.2 μm, the horizontal size w 2 = 0.2 μm, and there are three contact holes of the same shape. They are formed side by side.
【０１４３】こうして形成されたコンタクトホール内に
は、ＴｉＮからなるバリアメタル層、Ｔｉ層、ＡｌＳｉ
Ｃｕ層の順に積層されている。このように、本実施例で
は、各コンタクトホールの深さＨ、長さＬ、幅Ｗが、コ
ンタクトホール１３９３においてはＨ＞Ｌ＞Ｗおよびｎ
Ｌ＞Ｈ＞Ｗの関係を、コンタクトホール１３９４におい
てはＨ＞Ｌ＝ＷおよびｎＬ＞Ｈ＞Ｗの関係をみたしてい
る。 （製造方法の説明）以下、上述した第３実施例によるＬ
ＤＤ構造を持つＭＯＳＦＥＴの製造方法について説明す
る。In the contact hole thus formed, a barrier metal layer made of TiN, a Ti layer, AlSi
The Cu layers are laminated in this order. As described above, in this embodiment, the depth H, the length L, and the width W of each contact hole are H>L> W and n in the contact hole 1393.
The relationship of L>H> W satisfies the relationship of H> L = W and nL>H> W in the contact hole 1394. (Description of Manufacturing Method) Hereinafter, L according to the third embodiment described above will be described.
A method of manufacturing the MOSFET having the DD structure will be described.
【０１４４】図１２（ａ）〜（ｆ）は、本実施例による
ＬＤＤ構造を持つＭＯＳＦＥＴの製造プロセスの流れ
を、代表的な工程を挙げて順次示した断面説明図であ
る。図１２（ａ）〜（ｆ）の断面は、図１１（ａ）のＢ
−Ｂ′断面に対応する。12 (a) to 12 (f) are cross-sectional explanatory views sequentially showing the flow of the manufacturing process of the MOSFET having the LDD structure according to this embodiment, taking typical steps. The cross sections of FIGS. 12A to 12F are taken along line B of FIG.
Corresponds to the -B 'cross section.
【０１４５】まず、ｎ型単結晶Ｓｉ基板１３００を用意
し、イオン注入法によりｐ型半導体領域（ｐウエル）１
３０１を形成した。ここで１４０１はイオン注入の際に
用いるマスクを示す（図１２（ａ））。First, an n-type single crystal Si substrate 1300 is prepared, and a p-type semiconductor region (p well) 1 is formed by an ion implantation method.
301 was formed. Here, 1401 indicates a mask used for ion implantation (FIG. 12A).
【０１４６】次に、選択酸化法によりフィールド酸化膜
１３８０を形成し、半導体素子形成領域を形成した。半
導体素子形成領域表面にゲート酸化膜１３３１を形成し
た後、ポリシリコン膜１３１１とタングステンシリサイ
ド膜１３１２を積層形成し、さらにパターニングするこ
とによりポリサイド構造を持つゲート電極１３１０を形
成し、ついでイオン注入法により低濃度ソース領域１３
３５及び低濃度ドレイン領域１３３６を形成した（図１
２（ｂ））。Next, a field oxide film 1380 was formed by a selective oxidation method to form a semiconductor element forming region. After forming a gate oxide film 1331 on the surface of the semiconductor element formation region, a polysilicon film 1311 and a tungsten silicide film 1312 are stacked and further patterned to form a gate electrode 1310 having a polycide structure, and then an ion implantation method is used. Low concentration source region 13
35 and a lightly doped drain region 1336 (FIG. 1).
2 (b)).
【０１４７】次に、基板表面全面に常圧ＣＶＤ法によ
り、ノンドープＳｉＯ2 膜（図示せず）を成膜し、つづ
いてアノードカップリング型、平行平板形エッチング装
置を用いてノンドープＳｉＯ2 膜をエッチバックして、
ゲート電極１３１０の側面にＬＤＤ構造形成用の側壁絶
縁膜１３１３を形成した。次いでイオン注入法により高
濃度ソース領域１３３８及び高濃度ドレイン領域１３３
７を形成した（図１２（ｃ））。Next, a non-doped SiO 2 film (not shown) is formed on the entire surface of the substrate by the atmospheric pressure CVD method, and then the non-doped SiO 2 film is formed by using an anode coupling type parallel plate etching apparatus. Etch back,
A side wall insulating film 1313 for forming an LDD structure was formed on the side surface of the gate electrode 1310. Then, a high concentration source region 1338 and a high concentration drain region 133 are formed by an ion implantation method.
7 was formed (FIG. 12 (c)).
【０１４８】次に基板表面全面に常圧ＣＶＤ法によりノ
ンドープＳｉＯ2 膜１３９２及びＢＰＳＧ膜１３９０を
積層形成（図１１（ｂ）及び図１２（ｄ））した後、Ｂ
ＰＳＧ膜１３９０の表面１３９１を、化学機械研磨（ケ
ミカルメカニカルポリッシング、以下略してＣＭＰと記
す）し、ＢＰＳＧ膜１３９０表面を平坦化する（図１１
（ｃ）及び図１２（ｅ））。Next, a non-doped SiO 2 film 1392 and a BPSG film 1390 are laminated and formed on the entire surface of the substrate by the atmospheric pressure CVD method (FIGS. 11B and 12D), and then B
The surface 1391 of the PSG film 1390 is subjected to chemical mechanical polishing (chemical mechanical polishing, abbreviated as CMP hereinafter) to planarize the surface of the BPSG film 1390 (FIG. 11).
(C) and FIG.12 (e)).
【０１４９】このとき、ソース・ドレイン領域１３３０
上のノンドープＳｉＯ2 膜１３９２及びＢＰＳＧ膜１３
９０の膜厚の合計は０．８μｍ、フィールド酸化膜１３
８０上のゲート電極１３１０上のノンドープＳｉＯ2 膜
１３９２及びＢＰＳＧ膜１３９０の膜厚の合計は０．５
μｍである。At this time, the source / drain regions 1330
Upper non-doped SiO 2 film 1392 and BPSG film 13
The total film thickness of 90 is 0.8 μm, and the field oxide film 13
The total thickness of the non-doped SiO 2 film 1392 and the BPSG film 1390 on the gate electrode 1310 on 80 is 0.5.
μm.
【０１５０】次に、平坦化されたＢＰＳＧ膜表面１３９
２上に、コンタクトホールエッチング用のレジストマス
ク（図示せず）をパターニングにより形成した。この時
ソース・ドレイン電極取出し用のコンタクトホール１３
５０、１３６０に対しては、開口面の形状がｗ1 ＝０．
２μｍ、ｌ1 ＝０．４μｍ、ゲート電極取出し用のコン
タクトホール１３７０に対しては、開口面の形状がｗ2
＝０．２μｍ、ｌ2 ＝０．２μｍとした。Next, the flattened BPSG film surface 139.
A resist mask (not shown) for etching a contact hole was formed on the substrate 2 by patterning. At this time, contact holes 13 for taking out source / drain electrodes
50 and 1360, the shape of the opening surface is w 1 = 0.
2 μm, l 1 = 0.4 μm, with respect to the contact hole 1370 for taking out the gate electrode, the shape of the opening surface is w 2
= 0.2 μm and l 2 = 0.2 μm.
【０１５１】次に、反応性イオンエッチングによりコン
タクトホールエッチングを行ない、コンタクトホール１
３９３、１３９４を形成した（図１１（ｄ））。Next, contact hole etching is performed by reactive ion etching to obtain the contact hole 1.
393 and 1394 were formed (FIG. 11 (d)).
【０１５２】本実施例では、ソース・ドレイン電極取出
し用のコンタクトホール１３５０、１３６０と、ゲート
電極取出し用のコンタクトホール１３７０の深さが異な
ることに着目し、それぞれのコンタクト寸法を変えてい
る。具体的にはコンタクトホールが深い場合にはコンタ
クト寸法を大きくし、コンタクトホールが浅い場合には
コンタクト寸法を小さくしている。In this embodiment, attention is paid to the fact that the contact holes 1350 and 1360 for taking out the source / drain electrodes and the contact hole 1370 for taking out the gate electrode are different in depth, and the respective contact dimensions are changed. Specifically, the contact size is increased when the contact hole is deep, and the contact size is decreased when the contact hole is shallow.
【０１５３】こうすることにより、コンタクト寸法によ
って、コンタクトホール内でのエッチング速度が異なる
マイクロローディング効果を利用し、深さが異なるコン
タクトホールを同時に形成する際の各コンタクトホール
におけるエッチング完了時間のばらつきを小さくするこ
とができた。本実施例で挙げた以外にも、数多くのコン
タクト寸法及びコンタクト深さについて実験を行なった
結果、このようなマイクロローディング効果を利用した
エッチング速度の制御は、コンタクトホールの面積が
０．２５μｍ2以下の場合に特に効果が大きいことがわ
かった。By doing so, the micro-loading effect, in which the etching rate in the contact hole is different depending on the contact size, is utilized, and the variation in the etching completion time in each contact hole when the contact holes having different depths are simultaneously formed is caused. I was able to make it smaller. As a result of conducting experiments on a large number of contact dimensions and contact depths other than those mentioned in the present embodiment, the etching rate control utilizing such a microloading effect is such that the contact hole area is 0.25 μm 2 or less. It was found that the effect was particularly great in the case of.
【０１５４】また、本実施例は、コンタクト寸法が小さ
いほうが、エッチング速度が遅くなったために、コンタ
クトホールが深い場合にコンタクト寸法を大きくした
が、エッチング条件によっては、コンタクト寸法が大き
いほうがエッチング速度が遅くなる場合もみられた。従
って、コンタクトホール深さを考慮したコンタクト寸法
の決定は、エッチング条件や、被エッチング材料の膜
質、さらにコンタクトパタンのウエハ内開口率等を考慮
して、個別に検討した後に行なうべきである。In this example, the smaller the contact size, the slower the etching rate. Therefore, the contact size was increased when the contact hole was deep. However, depending on the etching conditions, the larger the contact size, the higher the etching rate. It was sometimes delayed. Therefore, the contact dimensions should be determined in consideration of the depth of the contact hole after considering the etching conditions, the film quality of the material to be etched, the aperture ratio of the contact pattern in the wafer, etc., individually.
【０１５５】次に、コリメートスパッタリングにより、
Ｔｉ膜を次いでＴｉＮ膜を成膜した後、高温スパッタリ
ングによりＡｌＳｉＣｕ膜を成膜することにより、微細
コンタクトホール内部にも良好な被覆性を保ってバリア
メタル層１４１１及び配線層１３５０、１４１０を形成
することができた。次いで、バリアメタル層１４１１及
び配線層１３５０、１４１０をパターニングすることに
より配線パタン１３５２、１３６２、１３７２を形成し
た（図１１（ｅ）および図１２（ｆ））。Next, by collimated sputtering,
After forming a Ti film and then a TiN film, an AlSiCu film is formed by high temperature sputtering to form a barrier metal layer 1411 and wiring layers 1350 and 1410 with good coverage even inside the fine contact holes. I was able to. Next, the barrier metal layer 1411 and the wiring layers 1350 and 1410 were patterned to form wiring patterns 1352, 1362 and 1372 (FIGS. 11E and 12F).
【０１５６】本実施例では、コンタクトホールエッチン
グの際に、深さの異なるコンタクトホール間でのオーバ
ーエッチ率の違いを最小限に押えることができる。従っ
て、オーバーエッチ率の違いに起因するオーバーエッチ
量のばらつきを小さくできるのみならずエッチング後の
後処理、すなわち露出したコンタクト表面の汚染及びダ
メージの除去工程での実質的なコンタクト表面のライト
エッチング量を少なく押さえることが可能となる。この
ことは、今後の半導体素子の一層の微細化とそれに伴う
拡散層のシャロージャンクション化、各種膜の薄膜化に
とって、本実施例に示された方法が、極めて重要な意味
を持っていることを示している。 （第４実施例）以下本発明による特に微細化された電極
構造を有する半導体装置として絶縁ゲート型トランジス
タの一つであるＭＯＳＦＥＴを挙げて説明する。In this embodiment, the difference in overetch ratio between contact holes having different depths can be suppressed to a minimum during contact hole etching. Therefore, it is possible not only to reduce the variation in the overetch amount due to the difference in the overetch ratio but also to perform a post-etching post-treatment, that is, a substantial amount of light etching on the contact surface in the step of removing contamination and damage on the exposed contact surface. It is possible to reduce the This means that the method shown in this example has an extremely important meaning for the further miniaturization of the semiconductor element, the shallow junction of the diffusion layer, and the thinning of various films accompanying it in the future. Shows. (Fourth Embodiment) A semiconductor device having a particularly miniaturized electrode structure according to the present invention will be described with reference to a MOSFET which is one of insulated gate transistors.
【０１５７】図１３（ａ）は本実施例によるＬＤＤ構造
を持つＭＯＳＦＥＴの模式的上面図、図１３（ｄ）はそ
の模式的断面図である。FIG. 13A is a schematic top view of a MOSFET having an LDD structure according to this embodiment, and FIG. 13D is a schematic sectional view thereof.
【０１５８】また図１３（ｂ）〜（ｄ）及び図１４
（ａ）〜（ｆ）は本実施例によるＬＤＤ構造を持つＭＯ
ＳＦＥＴの製造工程を示す模式的断面図である。図１３
（ｂ）〜（ｄ）の模式的断面図は図１３図（ａ）のＡ−
Ａ′断面に対応し、図１４（ａ）〜（ｆ）の模式的断面
図は図１３（ａ）のＢ−Ｂ′断面に対応する。Further, FIGS. 13B to 13D and FIG.
(A) to (f) are MOs having an LDD structure according to this embodiment.
It is a schematic cross section which shows the manufacturing process of SFET. FIG.
The schematic cross-sectional views of (b) to (d) are A- in FIG.
14 (a) to 14 (f) corresponds to the BB 'cross section of FIG. 13 (a).
【０１５９】ｎ型単結晶Ｓｉ基板１５００の主面側に
は、選択酸化法により形成された酸化シリコンからなる
フィールド酸化膜１５８０により素子領域１５０２が囲
まれており、素子領域１５０２内に形成されたｐ−ウエ
ル１５０１内に高濃度ソース及び高濃度ドレイン領域１
５３０、１５４０、また、低濃度ソース及び低濃度ドレ
イン領域１５１４、１５１５が形成されている。ソー
ス、ドレイン間のチャネル領域上にはゲート絶縁膜１５
３１を介してポリシリコン−タングステンシリサイドの
積層構造を持つゲート長０．３μｍのゲート電極１５１
０が配設されており、さらにゲート電極１５１０の側壁
には、ＬＤＤ構造形成に用いられた側壁絶縁膜１５１３
が配設されてＬＤＤ構造を持つＭＯＳＦＥＴの基本構造
を構成している。On the main surface side of the n-type single crystal Si substrate 1500, the element region 1502 is surrounded by the field oxide film 1580 made of silicon oxide formed by the selective oxidation method, and formed in the element region 1502. High-concentration source and high-concentration drain region 1 in p-well 1501
530 and 1540, and low concentration source and low concentration drain regions 1514 and 1515 are formed. A gate insulating film 15 is formed on the channel region between the source and the drain.
A gate electrode 151 having a gate length of 0.3 μm and having a laminated structure of polysilicon-tungsten silicide via 31
0 is provided, and on the sidewall of the gate electrode 1510, the sidewall insulating film 1513 used for forming the LDD structure is formed.
Are arranged to form a basic structure of a MOSFET having an LDD structure.
【０１６０】そしてその上には層間絶縁膜として酸化シ
リコン膜１５９０が形成されており、酸化シリコン膜１
５９０に形成されたコンタクトホール１５９５、１５９
６内にソース電極１５５１、ドレイン電極１５６０、ゲ
ート電極１５１０の配線取出し電極１５７１が配設さ
れ、各電極にはソース配線１５５２、ドレイン配線１５
６２、及びゲート配線１５７２がそれぞれ接続されてい
る。なお、図示していないが、コンタクトホール内壁
と、各電極との界面には、バリアメタル層が形成されて
いる。A silicon oxide film 1590 is formed as an interlayer insulating film on the silicon oxide film 1.
Contact holes 1595 and 159 formed in 590
6, a source electrode 1551, a drain electrode 1560, and a wiring lead-out electrode 1571 for the gate electrode 1510 are provided, and a source wiring 1552 and a drain wiring 15 are provided for each electrode.
62 and the gate wiring 1572 are connected to each other. Although not shown, a barrier metal layer is formed on the interface between the inner wall of the contact hole and each electrode.
【０１６１】本実施例において、コンタクトホール１５
９５の深さは、０．８μｍ、開口寸法は、たて寸法ｌ1
＝０．４μｍ、よこ寸法ｗ1 ＝０．２μｍであり、ソー
ス・ドレインコンタクトとして、それぞれ同一形状のコ
ンタクトホールが、ゲート電極１５１０に沿って４個並
んで形成されている。また、ゲート電極へのコンタクト
ホール１５９６の深さは０．８μｍ、開口寸法は、たて
寸法ｌ2 ＝０．４μｍ、よこ寸法ｗ2 ＝０．２μｍであ
り、同一形状のコンタクトホールが３個並んで形成され
ている。In this embodiment, the contact hole 15
The depth of 95 is 0.8 μm, and the opening size is the vertical size l 1
= 0.4 μm, the horizontal dimension w 1 = 0.2 μm, and four contact holes of the same shape are formed as source / drain contacts along the gate electrode 1510. Further, the depth of the contact hole 1596 to the gate electrode is 0.8 μm, the opening size is vertical size l 2 = 0.4 μm, and the horizontal size w 2 = 0.2 μm, and three contact holes of the same shape are provided. They are formed side by side.
【０１６２】こうして形成されたコンタクトホール１５
９５、１５９６内には、前述したＡｌＣＶＤ法により単
結晶Ａｌからなるソース・ドレイン電極１５５０、１５
６０及びゲート取出し電極１５７０が形成されており、
その上には、各電極と接続するように、配線パタン１５
５２、１５６２、１５７２が形成されている。Contact hole 15 thus formed
The source / drain electrodes 1550 and 15 made of single crystal Al by the above-described AlCVD method are provided in the 95 and 1596.
60 and a gate extraction electrode 1570 are formed,
On top of that, a wiring pattern 15 is formed so as to be connected to each electrode.
52, 1562 and 1572 are formed.
【０１６３】このように、本実施例では、各コンタクト
ホールの深さＨ、長さＬ、幅Ｗが、コンタクトホール１
５９５、１５９６においてＨ＞Ｌ＞ＷおよびｎＬ＞Ｈ＞
Ｗの関係を満足している。 （製造方法の説明）以下、上述した第４実施例によるＬ
ＤＤ構造を持つＭＯＳＦＥＴの製造方法について説明す
る。As described above, in the present embodiment, the depth H, the length L, and the width W of each contact hole are as follows.
H>L> W and nL>H> at 595, 1596
I am satisfied with the W relationship. (Description of Manufacturing Method) Hereinafter, L according to the above-described fourth embodiment will be described.
A method of manufacturing the MOSFET having the DD structure will be described.
【０１６４】図１４（ａ）〜（ｆ）は、本実施例による
ＬＤＤ構造を持つＭＯＳＦＥＴの製造プロセスの流れ
を、代表的な工程を挙げて順次示した断面説明図であ
る。図１４（ａ）〜（ｆ）の断面は、図１３（ａ）のＢ
−Ｂ′断面に対応する。14 (a) to 14 (f) are cross-sectional explanatory views sequentially showing representative steps of the manufacturing process flow of the MOSFET having the LDD structure according to this embodiment. The cross sections of FIGS. 14A to 14F are taken along line B of FIG.
Corresponds to the -B 'cross section.
【０１６５】まず、ｎ型単結晶Ｓｉ基板１５００を用意
し、イオン注入法によりｐ型半導体領域（ｐウエル）１
５０１を形成した。ここで、１６０１はイオン注入の際
に用いるマスクを示す（図１４（ａ））。First, an n-type single crystal Si substrate 1500 is prepared, and a p-type semiconductor region (p well) 1 is formed by an ion implantation method.
501 was formed. Here, reference numeral 1601 denotes a mask used at the time of ion implantation (FIG. 14A).
【０１６６】次に、選択酸化法によりフィールド酸化膜
１５８０を形成し、半導体素子形成領域を形成した。半
導体素子形成領域表面にゲート酸化１５３１を形成した
後、ポリシリコン膜１５１１とタングステンシリサイド
膜１５１２を積層形成し、さらにパターニングすること
によりポリサイド構造を持つゲート電極１５１０を形成
し、ついでイオン注入法により低濃度ソース領域１５３
５及び低濃度ドレイン領域１５３６を形成した（図１４
（ｂ））。Then, a field oxide film 1580 was formed by a selective oxidation method to form a semiconductor element forming region. After forming the gate oxide 1531 on the surface of the semiconductor element formation region, a polysilicon film 1511 and a tungsten silicide film 1512 are laminated and further patterned to form a gate electrode 1510 having a polycide structure, and then a low-pressure ion implantation method is performed. Concentration source region 153
5 and a low concentration drain region 1536 are formed (FIG. 14).
(B)).
【０１６７】次に、基板表面全面に常圧ＣＶＤ法によ
り、ノンドープＳｉＯ2 膜（図示せず）を成膜し、つづ
いてアノードカップリング型平行平板形エッチング装置
を用いてノンドープＳｉＯ2 膜をエッチバックして、ゲ
ート電極１５１０の側面に、ＬＤＤ構造形成用の側壁絶
縁膜１５１３を形成した。次いでイオン注入法により高
濃度ソース領域１５３８及び高濃度ドレイン領域１５３
７を形成した（図１４（ｃ））。Next, a non-doped SiO 2 film (not shown) is formed on the entire surface of the substrate by the atmospheric pressure CVD method, and then the non-doped SiO 2 film is etched by using an anode coupling type parallel plate etching apparatus. Back, a sidewall insulating film 1513 for forming an LDD structure was formed on the side surface of the gate electrode 1510. Then, a high concentration source region 1538 and a high concentration drain region 153 are formed by ion implantation.
7 was formed (FIG. 14 (c)).
【０１６８】次に基板表面全面に常圧ＣＶＤ法によりノ
ンドープＳｉＯ2 膜１５９２及びＢＰＳＧ膜１５９０を
積層形成した（図１３（ｂ）および図１４（ｄ））。Next, a non-doped SiO 2 film 1592 and a BPSG film 1590 were laminated on the entire surface of the substrate by the atmospheric pressure CVD method (FIGS. 13B and 14D).
【０１６９】このとき、ソース・ドレイン領域１５３０
上のノンドープＳｉＯ2 膜１５９２及びＢＰＳＧ膜１５
９０の膜厚の合計は０．８μｍ、フィールド酸化膜１５
８０上のゲート電極１５１０上のノンドープＳｉＯ2 膜
１５９２及びＢＰＳＧ膜１５９０の膜厚の合計は０．８
μｍである。At this time, the source / drain regions 1530
Upper non-doped SiO 2 film 1592 and BPSG film 15
The total thickness of 90 is 0.8 μm, and the field oxide film 15
The total thickness of the non-doped SiO 2 film 1592 and the BPSG film 1590 on the gate electrode 1510 on 80 is 0.8.
μm.
【０１７０】次にＢＰＳＧ膜表面１５９１上に、コンタ
クトホールエッチング用のレジストマスク（図示せず）
をパターニングにより形成した。この時、ソース・ドレ
イン電極取出し用のコンタクトホール１５５０、１５６
０に対しては、開口面の形状がｗ1 ＝０．２μｍ、ｌ1
＝０．４μｍ、ゲート電極取出し用のコンタクトホール
１５７０に対しては、開口面の形状がｗ2 ＝０．２μ
ｍ、ｌ2 ＝０．４μｍとした。Next, a resist mask (not shown) for etching a contact hole is formed on the surface 1591 of the BPSG film.
Was formed by patterning. At this time, contact holes 1550 and 156 for taking out the source / drain electrodes
For 0, the shape of the opening surface is w 1 = 0.2 μm, l 1
= 0.4 μm, the shape of the opening surface is w 2 = 0.2 μ for the contact hole 1570 for extracting the gate electrode.
m, l 2 = 0.4 μm.
【０１７１】次に、反応性イオンエッチングによりコン
タクトホールエッチングを行ない、コンタクトホール１
５９５、１５９６を形成した（図１３（ｃ））。Next, contact hole etching is performed by reactive ion etching to obtain the contact hole 1.
595 and 1596 were formed (FIG. 13C).
【０１７２】本実施例では、ソース・ドレイン電極取出
し用のコンタクトホール１５５０、１５６０と、ゲート
電極取出し用のコンタクトホール１５７０の深さが同一
であることに着目し、それぞれのコンタクト寸法を同一
にしている。In this embodiment, attention is paid to the fact that the contact holes 1550 and 1560 for taking out the source / drain electrodes and the contact hole 1570 for taking out the gate electrode have the same depth, and the respective contact dimensions are made the same. There is.
【０１７３】こうすることにより、コンタクト寸法によ
ってコンタクトホール内でのエッチング速度が異なるマ
イクロローディング効果を防止し、各コンタクトホール
におけるエッチング完了時間のばらつきを小さくするこ
とができた。本実施例で挙げた以外にも、数多くのコン
タクト寸法及びコンタクト深さについて実験を行なった
結果、このようなマイクロローディング効果は、コンタ
クトホールの面積が０．２５μｍ2以下の場合、特に影
響が大きいことがわかった。By doing so, it is possible to prevent the microloading effect in which the etching rate in the contact hole varies depending on the contact size, and to reduce the variation in the etching completion time in each contact hole. As a result of conducting experiments on a large number of contact dimensions and contact depths other than those mentioned in this example, such a microloading effect is particularly great when the contact hole area is 0.25 μm 2 or less. I understand.
【０１７４】次に、前述したようなＡｌ−ＣＶＤ法即ち
原料ガスとしてのＤＭＡＨと反応ガスとしての水素との
混合雰囲気中で基板表面を２６０℃〜２７０℃に保持し
て熱ＣＶＤ法によりコンタクトホール内のみに選択的に
Ａｌを堆積させ単結晶Ａｌからなる長方体形状の電極１
６３０、１５５１、１５７１を形成した。この電極の表
面は平坦性に優れていた（図１３（ｄ）及び図１４
（ｆ））。Next, the substrate surface is maintained at 260 ° C. to 270 ° C. in the mixed atmosphere of the above-mentioned Al-CVD method, that is, DMAH as the source gas and hydrogen as the reaction gas, and the contact hole is formed by the thermal CVD method. Rectangular electrode 1 made of single crystal Al by selectively depositing Al only in the inside 1
630, 1551, and 1571 were formed. The surface of this electrode was excellent in flatness (Fig. 13 (d) and Fig. 14).
(F)).
【０１７５】また、ＡｌＣＶＤ法では、堆積条件によっ
ては、コンタクト寸法の違いにより、堆積速度が異なる
という、成膜時のローディング効果ともいうべき現象が
みられるが、本実施例では、コンタクト寸法がすべて同
一となっているため、堆積速度の各コンタクト間及び基
板面内での均一性は極めて良好であった。コンタクト寸
法ｌ＝０．４μｍ、ｗ＝０．２μｍ、コンタクト深さ
０．８μｍの本実施例の場合、各コンタクト間の単結晶
Ａｌによるコンタクトホールの埋込み深さのばらつき
は、基板面内で±５％以内に収まっていた。Further, in the AlCVD method, a phenomenon called a loading effect at the time of film formation, in which the deposition rate varies depending on the contact size depending on the deposition conditions, can be seen. Since they are the same, the uniformity of the deposition rate between the contacts and within the surface of the substrate was extremely good. In the case of the present embodiment in which the contact size is l = 0.4 μm, w = 0.2 μm, and the contact depth is 0.8 μm, the variation in the buried depth of the contact hole due to the single crystal Al between the contacts is ± within the substrate surface. It was within 5%.
【０１７６】不図示ではあるがスパッタリング法により
絶縁膜１５９０及び電極１６３０、１５５１、１５７１
上に下びき層としてＴｉＮを１０００Å程堆積させ、そ
の上に再度前述したＡｌ−ＣＶＤ法を用いてＡｌ−Ｓｉ
−Ｃｕを堆積させて、これをパターニングして配線１５
５２、１５６２、１５７２、１６４０を形成した（図１
３（ａ）（ｄ）及び図１４（ｆ））。Although not shown, the insulating film 1590 and the electrodes 1630, 1551, and 1571 are formed by the sputtering method.
About 1000 Å of TiN was deposited as a subbing layer on top of which Al-Si was again deposited using the Al-CVD method described above.
-Cu is deposited and patterned to form the wiring 15
52, 1562, 1572, 1640 were formed (FIG.
3 (a) (d) and FIG. 14 (f).
【０１７７】ここでは下びき層であるＴｉＮが電子供与
性の面である為にＡｌ−ＣＶＤ法によりＡｌ膜を形成す
ることができた。ここでは配線１５５２、１５６２、１
５７２、１６４０を形成するために下びき層の有無に関
わらず上述したスパッタリング法を利用して非選択的に
ＡｌやＡｌを主成分とする金属膜を形成しても良い。Here, since the lower layer, TiN, has an electron-donating surface, an Al film could be formed by the Al-CVD method. Here, the wirings 1552, 1562, 1
In order to form 572 and 1640, Al or a metal film containing Al as a main component may be non-selectively formed by utilizing the above-described sputtering method regardless of the presence or absence of the subbing layer.
【０１７８】本実施例では、コンタクトホールエッチン
グの際に、寸法の異なるコンタクトホール間でのオーバ
ーエッチ率の違いを最小限に押さえることができる。従
って、オーバーエッチ率の違いに起因するオーバーエッ
チ量のばらつきを小さくできるのみならずエッチング後
の後処理、すなわち露出したコンタクト表面の汚染及び
ダメージの除去工程での実質的なコンタクト表面のライ
トエッチング量を少なく押さえることが可能となる。こ
のことは、今後の半導体素子の一層の微細化とそれに伴
なう拡散層のシャロージャンクション化、各種膜の薄膜
化にとって、本実施例に示された方法が、極めて重要な
意味を持っていることを示している。In the present embodiment, it is possible to minimize the difference in the overetch rate between contact holes having different dimensions during contact hole etching. Therefore, it is possible not only to reduce the variation in the overetch amount due to the difference in the overetch ratio but also to perform a post-etching post-treatment, that is, a substantial amount of light etching on the contact surface in the step of removing contamination and damage on the exposed contact surface. It is possible to reduce the This means that the method shown in the present embodiment is extremely important for the further miniaturization of semiconductor elements, the shallow junction of diffusion layers, and the thinning of various films that accompany it in the future. It is shown that.
【０１７９】[0179]
【発明の効果】以上説明したように、本発明によれば、
微細加工されても高い歩留まりが得られ、且つ高速駆動
や大電流駆動に好適な半導体素子用電極を提供すること
ができる。As described above, according to the present invention,
It is possible to provide a semiconductor element electrode which can obtain a high yield even when finely processed and is suitable for high speed driving and large current driving.
【０１８０】また本発明によれば、高集積化されても高
い製造歩留まりが得られ、且つ電極間の寄生抵抗や寄生
容量を低減した半導体装置を提供することができる。Further, according to the present invention, it is possible to provide a semiconductor device which can obtain a high manufacturing yield even if it is highly integrated and has reduced parasitic resistance and parasitic capacitance between electrodes.
【０１８１】更に本発明によれば、製造コストの小さい
半導体装置の製造方法を提供することができる。Further, according to the present invention, it is possible to provide a method of manufacturing a semiconductor device which is low in manufacturing cost.
【０１８２】加えて本発明によれば、コンタクトホール
形成及び電極形成の際のプロセス安定性、プロセス制御
性、プロセスマージンを高めることにより、高品質かつ
極めて均一な特性を持つ半導体装置を高歩留で安定して
供給することができる。In addition, according to the present invention, by improving process stability, process controllability, and process margin in forming contact holes and electrodes, a semiconductor device having high quality and extremely uniform characteristics can be obtained at high yield. Can be stably supplied.
【図１】本発明による半導体素子用電極の構造を説明す
る為の模式図である。FIG. 1 is a schematic diagram for explaining a structure of a semiconductor element electrode according to the present invention.
【図２】本発明による半導体装置を製造するに好適な製
造装置を説明する為の模式図である。FIG. 2 is a schematic diagram for explaining a manufacturing apparatus suitable for manufacturing a semiconductor device according to the present invention.
【図３】本発明による半導体装置を製造するに好適な製
造装置を説明する為の模式図である。FIG. 3 is a schematic diagram for explaining a manufacturing apparatus suitable for manufacturing a semiconductor device according to the present invention.
【図４】本発明による半導体装置を製造するに好適な製
造装置を説明する為の模式図である。FIG. 4 is a schematic diagram for explaining a manufacturing apparatus suitable for manufacturing a semiconductor device according to the present invention.
【図５】本発明による半導体装置を製造するに好適な製
造装置を説明する為の模式図である。FIG. 5 is a schematic diagram for explaining a manufacturing apparatus suitable for manufacturing a semiconductor device according to the present invention.
【図６】本発明による半導体装置の製造方法に好適な電
極及び配線形成方法を説明する為の模式図である。FIG. 6 is a schematic diagram for explaining an electrode and wiring forming method suitable for the method for manufacturing a semiconductor device according to the present invention.
【図７】本発明の第１実施例による半導体装置を説明す
る為の模式図である。FIG. 7 is a schematic diagram for explaining a semiconductor device according to a first embodiment of the present invention.
【図８】図７に示した半導体装置の製造方法を示す模式
的断面図である。8 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device shown in FIG.
【図９】本発明の第２実施例による半導体装置の模式図
である。FIG. 9 is a schematic view of a semiconductor device according to a second embodiment of the present invention.
【図１０】図９に示した半導体装置の製造方法を説明す
る為の模式断面図である。FIG. 10 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.
【図１１】本発明の第３実施例による半導体装置を説明
するための模式図である。FIG. 11 is a schematic diagram for explaining a semiconductor device according to a third embodiment of the present invention.
【図１２】図１１に示した半導体装置の製造方法を示す
模式的断面図である。12 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device shown in FIG.
【図１３】本発明の第４実施例による半導体装置を説明
するための模式図である。FIG. 13 is a schematic diagram for explaining a semiconductor device according to a fourth embodiment of the present invention.
【図１４】図１３に示した半導体装置の製造方法を示す
模式的断面図である。14 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device shown in FIG.
【図１５】従来の半導体装置を説明する為の模式図であ
る。FIG. 15 is a schematic diagram for explaining a conventional semiconductor device.
【図１６】従来の半導体装置を説明する為の模式図であ
る。FIG. 16 is a schematic diagram for explaining a conventional semiconductor device.
１０１ 半導体基板 １０３ 半導体領域 １０６，１０７，１０８ 電極 １１０ 絶縁膜 ２０１ コレクタ領域 ２０２ ベース領域 ２０３ エミッタ領域 ２０５ エミッタ電極 ２０６，２０７ ベース電極 ２１０，２１１ 絶縁膜 ５０１ Ｓｉ基板 ５０２ Ｐ- ウエル ５０３，５０４ ソース領域，ドレイン領域 ５０６，５０７ ソース・ドレイン電極 ５０９ 絶縁膜 ５１０ 絶縁膜 １３００ Ｓｉ基板 １３０１ ｐウエル １３０２ 素子領域 １３１０ ゲート電極 １３１３ 側壁絶縁膜 １３１４，１３１５ 低濃度ソース・ドレイン領域 １３３０，１３４０ 高濃度ソース・ドレイン領域 １３３１ ゲート絶縁膜 １３５０ ソース電極 １３５２ ソース配線 １３６２ ドレイン配線 １３６０ ドレイン電極 １３７０ 配線取り出し電極 １３７２ ゲート配線 １３８０ フィールド酸化膜 １３９０ 酸化シリコン膜 １３９３，１３９４ コンタクトホール １５００ Ｓｉ基板 １５０１ ｐウエル １５０２ 素子領域 １５１０ ゲート電極 １５１３ 側壁絶縁膜 １５１４，１５１５ 低濃度ソース・ドレイン領域 １５３０，１５４０ 高濃度ソース・ドレイン領域 １５３１ ゲート絶縁膜 １５５１ ソース電極 １５５２ ソース配線 １５６２ ドレイン配線 １５６０ ドレイン電極 １５７１ 配線取り出し電極 １５７２ ゲート配線 １５８０ フィールド酸化膜 １５９０ 酸化シリコン膜 １５９５，１５９６ コンタクトホール101 semiconductor substrate 103 semiconductor region 106, 107, 108 electrode 110 insulating film 201 collector region 202 base region 203 emitter region 205 emitter electrode 206, 207 base electrode 210, 211 insulating film 501 Si substrate 502 P - well 503, 504 source region, Drain region 506, 507 Source / drain electrode 509 Insulating film 510 Insulating film 1300 Si substrate 1301 p-well 1302 Element region 1310 Gate electrode 1313 Sidewall insulating film 1314, 1315 Low concentration source / drain region 1330, 1340 High concentration source / drain region 1331 Gate insulating film 1350 Source electrode 1352 Source wiring 1362 Drain wiring 1360 Drain electrode 1370 Wiring extraction electrode 1372 Gate wiring 138 Field oxide film 1390 Silicon oxide film 1393, 1394 Contact hole 1500 Si substrate 1501 P well 1502 Device region 1510 Gate electrode 1513 Side wall insulating film 1514, 1515 Low concentration source / drain region 1530, 1540 High concentration source / drain region 1531 Gate insulating film 1551 Source Electrode 1552 Source Wiring 1562 Drain Wiring 1560 Drain Electrode 1571 Wiring Extraction Electrode 1572 Gate Wiring 1580 Field Oxide Film 1590 Silicon Oxide Film 1595, 1596 Contact Hole
Claims (17)
極が実質的に角柱の形状を有し、かつ前記電極が半導体
領域表面に実質的に一列に並んで複数個形成され、前記
電極における半導体領域と接する面の一辺の長さをＬ、
もう一方の辺の長さをＷ、該面に対して実質的に垂直に
交差する方向の長さをＨとする時、該Ｌ、Ｗ、ＨがＨ＞
Ｌ≧Ｗの関係を満足していることを特徴とする半導体素
子用電極。1. An electrode connected to a semiconductor region of a semiconductor device has a substantially prismatic shape, and a plurality of the electrodes are formed substantially in a line on a surface of the semiconductor region. The length of one side of the surface that contacts the area is L,
When the length of the other side is W and the length in the direction intersecting with the plane substantially perpendicularly is H, the L, W, and H are H>
An electrode for a semiconductor element, which satisfies the relationship of L ≧ W.
極が実質的に角柱の形状を有し、かつ前記電極が半導体
領域表面に実質的に一列に並んで複数個形成され、前記
電極における半導体領域と接する面の一辺の長さをＬ、
もう一方の辺の長さをＷ、該面に対して実質的に垂直に
交差する方向の長さをＨとする時、該Ｌ、Ｗ、ＨがＨ＞
Ｗ＞Ｌの関係を満足していることを特徴とする半導体素
子用電極。2. An electrode connected to a semiconductor region of a semiconductor device has a substantially prismatic shape, and a plurality of the electrodes are formed substantially in a line on a surface of the semiconductor region, and the semiconductor in the electrode is formed. The length of one side of the surface that contacts the area is L,
When the length of the other side is W and the length in the direction intersecting with the plane substantially perpendicularly is H, the L, W, and H are H>
An electrode for a semiconductor device, which satisfies the relationship of W> L.
極が実質的に角柱の形状を有し、かつ前記電極が半導体
領域表面に実質的に一列に並んでｎ個形成され、前記電
極における半導体領域と接する面の一辺の長さをＬ、も
う一方の辺の長さをＷ、該面に対して実質的に垂直に交
差する方向の長さをＨとする時、該Ｌ、Ｗ、ＨがｎＬ＞
Ｈ＞Ｗの関係を満足していることを特徴とする半導体素
子用電極。3. An electrode connected to a semiconductor region of a semiconductor device has a substantially prismatic shape, and n electrodes are formed substantially in a line on the surface of the semiconductor region, and the semiconductor in the electrode is formed. When the length of one side of the surface in contact with the region is L, the length of the other side is W, and the length in the direction substantially perpendicular to the surface is H, the L, W, H Is nL>
An electrode for a semiconductor element, which satisfies the relationship of H> W.
極における半導体領域表面と接する部分の面積が０．２
５μｍ2 以下の場合、前記電極が前記半導体領域表面と
接する部分の面積を０．２５μｍ2 以下の実質的に一定
の面積となるように面積を揃えることを特徴とする請求
項１、２、３のいずれかの請求項に記載の半導体素子用
電極。4. The area of a portion of a plurality of electrodes formed in the same manufacturing process which is in contact with the surface of the semiconductor region is 0.2.
In the case of 5 μm 2 or less, the area of the portion where the electrode is in contact with the surface of the semiconductor region is made uniform so as to be a substantially constant area of 0.25 μm 2 or less. The electrode for a semiconductor element according to claim 1.
徴とする請求項１、２、３、４のいずれかの請求項に記
載の半導体素子用電極。5. The electrode for a semiconductor element according to claim 1, wherein the electrode is made of single crystal Al.
らなることを特徴とする請求項１、２、３、４のいずれ
かの請求項に記載の半導体素子用電極。6. The electrode for a semiconductor element according to claim 1, wherein the electrode is made of a conductor containing Al as a main component.
子に、該主面上に設けられた絶縁膜のコンタクトホール
を介して接続された電極を有する半導体装置において、 該コンタクトホールは実質的に四角形の開口部を有し、 該コンタクトホールは絶縁膜表面に実質的に一列に並ん
で複数個形成され、 該コンタクトホールの一辺の長さをＬとし、 該コンタクトホールのもう一方の辺の長さをＷとし、 該コンタクトホールの深さをＨとした時、該Ｌ、Ｗ、Ｈ
がＨ＞Ｌ≧Ｗの関係を満足していることを特徴とする半
導体装置。7. A semiconductor device having an electrode connected to a semiconductor element formed on a main surface of a semiconductor substrate through a contact hole of an insulating film provided on the main surface, the contact hole being substantially Has a square opening, and a plurality of the contact holes are formed substantially in line on the surface of the insulating film. The length of one side of the contact hole is L and the length of the other side of the contact hole is L. When the length is W and the depth of the contact hole is H, L, W, H
Satisfying the relation of H> L ≧ W.
子に、該主面上に設けられた絶縁膜のコンタクトホール
を介して接続された電極を有する半導体装置において、 該コンタクトホールは実質的に四角形の開口部を有し、 該コンタクトホールは絶縁膜表面に実質的に一列に並ん
で複数個形成され、 該コンタクトホールの一辺の長さをＬとし、 該コンタクトホールのもう一方の辺の長さをＷとし、 該コンタクトホールの深さをＨとした時、該Ｌ、Ｗ、Ｈ
がＨ＞Ｗ＞Ｌの関係を満足していることを特徴とする半
導体装置。8. A semiconductor device having an electrode connected to a semiconductor element formed on a main surface of a semiconductor substrate through a contact hole of an insulating film provided on the main surface, the contact hole being substantially Has a square opening, and a plurality of the contact holes are formed substantially in line on the surface of the insulating film. The length of one side of the contact hole is L and the length of the other side of the contact hole is L. When the length is W and the depth of the contact hole is H, L, W, H
Satisfies the relation of H>W> L.
子に、該主面上に設けられた絶縁膜のコンタクトホール
を介して接続された電極を有する半導体装置において、 該コンタクトホールは実質的に四角形の開口部を有し、 該コンタクトホールは絶縁膜表面に実質的に一列に並ん
でｎ個形成され、 該コンタクトホールの一辺の長さをＬとし、 該コンタクトホールのもう一方の辺の長さをＷとし、 該コンタクトホールの深さをＨとした時、該Ｌ、Ｗ、Ｈ
がｎＬ＞Ｈ＞Ｗの関係を満足していることを特徴とする
半導体装置。9. A semiconductor device having an electrode connected to a semiconductor element formed on a main surface of a semiconductor substrate through a contact hole of an insulating film provided on the main surface, wherein the contact hole is substantially Has a square opening, and n contact holes are formed substantially in a line on the surface of the insulating film. The length of one side of the contact hole is L, and the length of the other side of the contact hole is L. When the length is W and the depth of the contact hole is H, L, W, H
Satisfies the relationship of nL>H> W.
コンタクトホールの各コンタクトホールにより開口され
る半導体領域表面の面積が０．２５μｍ2 以下の場合、
開口される半導体領域表面の面積を０．２５μｍ2 以下
の実質的に一定の面積となるように面積を揃えることを
特徴とする請求項７、８、９のいずれかの請求項に記載
の半導体用電極。10. A semiconductor region surface area opened by each contact hole of a plurality of contact holes formed in the same manufacturing process is 0.25 μm 2 or less,
10. The semiconductor according to any one of claims 7, 8 and 9, wherein the surface area of the semiconductor region to be opened is made uniform so as to have a substantially constant area of 0.25 μm 2 or less. Electrodes.
コンタクトホールの深さが半導体素子内で均一でなく実
質的に数種類の深さに分類できる場合、実質的に同一の
深さを持つコンタクトホールにおいて該コンタクトホー
ルにより半導体領域表面が開口される部分の面積を実質
的に同一の面積に揃え、かつ深さの異なるコンタクトホ
ールでは前記面積が異なるようにすることを特徴とする
請求項７、８、９のいずれかの請求項に記載の半導体装
置。11. When the depths of a plurality of contact holes formed in the same manufacturing process are not uniform in the semiconductor device and can be classified into several types of depths, the depths are substantially the same. 8. The areas of the contact holes where the surface of the semiconductor region is opened by the contact holes are made substantially uniform, and the areas of contact holes having different depths are made different. 10. The semiconductor device according to claim 8.
単結晶Ａｌからなることを特徴とする請求項７、８、９
のいずれかの請求項に記載の半導体装置。12. The electrode in the contact hole is made of single crystal Al.
The semiconductor device according to claim 1.
Ａｌを主成分とする導電体からなることを特徴とする請
求項７、８、９のいずれかの請求項に記載の半導体装
置。13. The semiconductor device according to claim 7, wherein the electrode in the contact hole is made of a conductor containing Al as a main component.
膜のコンタクトホールを介して、該半導体基体に形成さ
れた半導体素子に接続された電極を有する半導体装置の
製造方法において、 前記コンタクトホールは絶縁膜表面に実質的に一列に並
んで複数個形成され、 前記コンタクトホールにおける開口部の一辺の長さを
Ｌ、もう一方の辺の長さをＷ、該コンタクトホールの深
さをＨとするとき、該Ｌ、Ｗ、ＨがＨ＞Ｌ≧Ｗの関係を
満足するコンタクトホールを形成する工程と、 少なくともアルキルアルミニウムハイドライドのガスと
水素とを利用したＣＶＤ法により前記コンタクトホール
内にＡｌまたはＡｌを主成分とする導電体を堆積させる
工程と、を含むことを特徴とする半導体装置の製造方
法。14. A method of manufacturing a semiconductor device having an electrode connected to a semiconductor element formed on a semiconductor substrate through a contact hole of an insulating film provided on a main surface of the semiconductor substrate, wherein the contact hole. Are formed on the surface of the insulating film substantially in line, and the length of one side of the opening in the contact hole is L, the length of the other side is W, and the depth of the contact hole is H. Then, a step of forming a contact hole in which L, W and H satisfy the relationship of H> L ≧ W, and Al or Al in the contact hole is formed by a CVD method using at least an alkylaluminum hydride gas and hydrogen. And a step of depositing a conductor containing Al as a main component.
膜のコンタクトホールを介して、該半導体基体に形成さ
れた半導体素子に接続された電極を有する半導体装置の
製造方法において、 前記コンタクトホールは絶縁膜表面に実質的に一列に並
んで複数個形成され、 前記コンタクトホールにおける開口部の一辺の長さを
Ｌ、もう一方の辺の長さをＷ、該コンタクトホールの深
さをＨとするとき、該Ｌ、Ｗ、ＨがＨ＞Ｗ＞Ｌの関係を
満足するコンタクトホールを形成する工程と、 少なくともアルキルアルミニウムハイドライドのガスと
水素とを利用したＣＶＤ法により前記コンタクトホール
内にＡｌまたはＡｌを主成分とする導電体を堆積させる
工程と、を含むことを特徴とする半導体装置の製造方
法。15. A method of manufacturing a semiconductor device having an electrode connected to a semiconductor element formed on a semiconductor substrate via a contact hole of an insulating film provided on a main surface of the semiconductor substrate, the contact hole. Are formed on the surface of the insulating film substantially in line, and the length of one side of the opening in the contact hole is L, the length of the other side is W, and the depth of the contact hole is H. Then, a step of forming a contact hole in which L, W, and H satisfy the relationship of H>W> L, and Al or Al in the contact hole is formed by a CVD method using at least an alkylaluminum hydride gas and hydrogen. And a step of depositing a conductor containing Al as a main component.
膜のコンタクトホールを介して、該半導体基体に形成さ
れた半導体素子に接続された電極を有する半導体装置の
製造方法において、 前記コンタクトホールは絶縁膜表面に実質的に一列に並
んでｎ個形成され、 前記コンタクトホールにおける開口部の一辺の長さを
Ｌ、もう一方の辺の長さをＷ、該コンタクトホールの深
さをＨとするとき、該Ｌ、Ｗ、ＨがｎＬ＞Ｈ＞Ｗの関係
を満足するコンタクトホールを形成する工程と、 少なくともアルキルアルミニウムハイドライドのガスと
水素とを利用したＣＶＤ法により前記コンタクトホール
内にＡｌまたはＡｌを主成分とする導電体を堆積させる
工程と、を含むことを特徴とする半導体装置の製造方
法。16. A method of manufacturing a semiconductor device having an electrode connected to a semiconductor element formed on a semiconductor substrate through a contact hole of an insulating film provided on a main surface of the semiconductor substrate, wherein the contact hole. Are formed substantially in line on the surface of the insulating film, and the length of one side of the opening in the contact hole is L, the length of the other side is W, and the depth of the contact hole is H. Then, a step of forming a contact hole in which L, W, and H satisfy the relationship of nL>H> W, and Al or Al in the contact hole is formed by a CVD method using at least a gas of alkylaluminum hydride and hydrogen. And a step of depositing a conductor containing Al as a main component.
ドはジメチルアルミニウムハイドライドであることを特
徴とする請求項１４、１５、１６のいずれかの請求項に
記載の半導体装置の製造方法。17. The method for manufacturing a semiconductor device according to claim 14, wherein the alkyl aluminum hydride is dimethyl aluminum hydride.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000581A JPH09186159A (en) | 1996-01-08 | 1996-01-08 | Electrode for semiconductor element, semiconductor device containing the electrode and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000581A JPH09186159A (en) | 1996-01-08 | 1996-01-08 | Electrode for semiconductor element, semiconductor device containing the electrode and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186159A true JPH09186159A (en) | 1997-07-15 |
Family
ID=11477690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000581A Pending JPH09186159A (en) | 1996-01-08 | 1996-01-08 | Electrode for semiconductor element, semiconductor device containing the electrode and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186159A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049889A (en) * | 2004-07-27 | 2006-02-16 | Samsung Electronics Co Ltd | Thin-film transistor display panel and manufacturing method of the same |
-
1996
- 1996-01-08 JP JP8000581A patent/JPH09186159A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049889A (en) * | 2004-07-27 | 2006-02-16 | Samsung Electronics Co Ltd | Thin-film transistor display panel and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10211095B2 (en) | High performance middle of line interconnects | |
| JP3067263B2 (en) | Semiconductor device and manufacturing method thereof | |
| EP3586371B1 (en) | Nitride structure having gold-free contact and methods for forming such structures | |
| US6077733A (en) | Method of manufacturing self-aligned T-shaped gate through dual damascene | |
| US6090700A (en) | Metallization method for forming interconnects in an integrated circuit | |
| EP3586370B1 (en) | Nitride structure having gold-free contact and methods for forming such structures | |
| JP2020535648A (en) | Electrode structure of field effect transistor | |
| US11854873B2 (en) | Etch profile control of interconnect structures | |
| US11322359B2 (en) | Single process for liner and metal fill | |
| US6010955A (en) | Electrical connection forming process for semiconductor devices | |
| KR950000207B1 (en) | Electrode for semiconductor element and semiconductor device having electrode and process for producing same | |
| US11854965B2 (en) | Sidewall spacer structure enclosing conductive wire sidewalls to increase reliability | |
| US11495538B2 (en) | Fully aligned via for interconnect | |
| JP2002198521A (en) | Method of manufacturing semiconductor device | |
| JP2790362B2 (en) | Semiconductor device | |
| CN113658907A (en) | Method for forming semiconductor structure | |
| JP3677755B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH09186159A (en) | Electrode for semiconductor element, semiconductor device containing the electrode and manufacture thereof | |
| JPH11251294A (en) | Manufacturing semiconductor device | |
| JP3151002B2 (en) | Semiconductor device and manufacturing method | |
| JP4232215B2 (en) | Manufacturing method of semiconductor device | |
| JP2863277B2 (en) | Semiconductor device, manufacturing method thereof and alignment method | |
| TWI836944B (en) | Semiconductor device structure and methods of forming the same | |
| JP3067264B2 (en) | Semiconductor device | |
| JP2895167B2 (en) | Semiconductor device and manufacturing method thereof |