JPH0918525A - Discriminating and timing extracting circuit - Google Patents
Discriminating and timing extracting circuitInfo
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- JPH0918525A JPH0918525A JP7186383A JP18638395A JPH0918525A JP H0918525 A JPH0918525 A JP H0918525A JP 7186383 A JP7186383 A JP 7186383A JP 18638395 A JP18638395 A JP 18638395A JP H0918525 A JPH0918525 A JP H0918525A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル信号伝送の
受信回路において、受信信号を識別再生するクロックを
抽出し、識別再生を行う識別・タイミング抽出回路に係
り、特に、パケット状のバースト信号に瞬時に応答し、
クロックを抽出する識別・タイミング抽出回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an identification / timing extraction circuit for extracting a clock for identifying and reproducing a received signal and performing identification and reproduction in a receiving circuit for digital signal transmission, and more particularly to a packet burst signal. Respond instantly,
The present invention relates to an identification / timing extraction circuit that extracts a clock.
【０００２】[0002]
【背景技術】ディジタル伝送方式における識別・タイミ
ング抽出回路は、通信媒体を通して伝送されることによ
って劣化したデータ信号を受信し、これを識別再生し、
品質劣化のない伝送特性を実現する回路である。BACKGROUND ART An identification / timing extraction circuit in a digital transmission system receives a data signal deteriorated by being transmitted through a communication medium, identifies and reproduces it,
It is a circuit that realizes transmission characteristics without quality deterioration.
【０００３】図１１は、入力データ、クロック、識別デ
ータの位相関係を示す図であり、図１２は、バースト伝
送波形の例を示す図である。FIG. 11 is a diagram showing the phase relationship among input data, clocks, and identification data, and FIG. 12 is a diagram showing an example of burst transmission waveforms.
【０００４】上記ディジタル伝送方式で通常用いられて
いるＮＲＺ（Ｎｏｎｅ−ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒ
ｏ）符号による伝送方式では、クロック成分を送信しな
いので、上記識別再生を行うクロックを抽出することが
必要である。また、バーストデータ伝送システムにおい
ては、図１２に示すようなバースト状のパケット信号を
受信する。上記システムにおいて各データパケットの位
相が非同期である場合、各バースト入力データに対応
し、クロックを瞬時に抽出する必要がある。NRZ (None-return-to-Zer) which is usually used in the above digital transmission system.
In the o) code transmission method, since the clock component is not transmitted, it is necessary to extract the clock for performing the identification reproduction. Further, the burst data transmission system receives a burst packet signal as shown in FIG. In the above system, when the phase of each data packet is asynchronous, it is necessary to instantaneously extract the clock corresponding to each burst input data.
【０００５】図１３は、バースト伝送用の識別・タイミ
ング抽出回路の先行例を示す図である。FIG. 13 is a diagram showing a prior example of an identification / timing extraction circuit for burst transmission.
【０００６】この識別・タイミング抽出回路の先行例
は、本件出願の発明者が特願平７−４２４３０号で開示
した回路であり、入力データの位相を伝送レートの１／
２周期位相だけ遅らせる遅延回路１と、排他的論理和回
路２と、論理反転回路３と、この論理反転回路３が出力
するゲーティング信号によって発振が制御される電圧制
御発振器４とによって構成され、入力データと遅延出力
との排他的論理和をとり、この反転信号をゲーティング
信号として、電圧制御発振器４の発振の開始／停止を制
御し、この電圧制御発振器４が出力する発振信号を、上
記識別再生を行うクロックとして使用するものである。A prior example of this identification / timing extraction circuit is the circuit disclosed by the inventor of the present application in Japanese Patent Application No. 7-42430, in which the phase of input data is 1 / of the transmission rate.
The delay circuit 1 delays the phase by two cycles, the exclusive OR circuit 2, the logical inversion circuit 3, and the voltage controlled oscillator 4 whose oscillation is controlled by the gating signal output from the logical inversion circuit 3, The exclusive OR of the input data and the delayed output is taken, the inversion signal is used as a gating signal to control the start / stop of the oscillation of the voltage controlled oscillator 4, and the oscillation signal output from the voltage controlled oscillator 4 is It is used as a clock for identification reproduction.
【０００７】図１４は、上記先行例におけるタイミング
チャー卜である。FIG. 14 is a timing chart in the above prior art.
【０００８】上記先行例においては、入力データと９０
度遅延されたデー夕との排他的論理和をとることによっ
て、ＮＲＺ信号の符号の切り替わりを検出し、これによ
って、クロックを出力する電圧制御発振器４の開始／停
止の位相制御信号を与えている。したがって、上記先行
例では、クロックを瞬時に抽出することができる。In the preceding example, the input data and 90
The switch of the sign of the NRZ signal is detected by taking the exclusive OR of the delayed data and the start / stop phase control signal of the voltage controlled oscillator 4 which outputs the clock. . Therefore, in the above prior art example, the clock can be extracted instantaneously.
【０００９】さらに、この排他的論理和回路２の出力信
号の反転信号をゲーティング信号とすることによって、
同符号連続時には、上記ゲーティング信号が常に“Ｈ”
になるので、電圧制御発振器４の発振周波数に応じて、
電圧制御発振器４が発振を続けるので、上記先行例で
は、入力データが同符号で連続している場合でも、クロ
ックを発生し続けることが可能になる。Further, by using an inversion signal of the output signal of the exclusive OR circuit 2 as a gating signal,
When the same code continues, the gating signal is always "H".
Therefore, depending on the oscillation frequency of the voltage controlled oscillator 4,
Since the voltage-controlled oscillator 4 continues to oscillate, in the above-described prior art example, it becomes possible to continue to generate the clock even when the input data is continuous with the same sign.
【００１０】[0010]
【発明が解決しようとする課題】しかし、上記先行例に
おいては、クロツク周波数に関して、外部から基準クロ
ック、または基準となる発振周波数制御電圧を与える必
要がある。したがって、上記先行例においては、入力デ
ータと非同期の外部基準周波数によってクロック周波数
が決定されるので、伝送されるデータが揺らいだ場合、
クロックは追従できず、入力データを最適なタイミング
で識別再生ができない。特に、同符号が連続する場合に
は位相誤差が蓄積されるので、わずかな揺らぎも大きく
影響される。すなわち、周波数誤差によって、入力デー
タの同符号連続期間中に位相誤差が蓄積され、同符号連
続の時間が長ければ長い程、最適な識別・タイミングか
らのずれが大きくなり、入力データの識別誤りが生じる
という問題がある。However, in the above-mentioned prior art example, it is necessary to externally provide a reference clock or a reference oscillation frequency control voltage for the clock frequency. Therefore, in the above prior art example, since the clock frequency is determined by the external reference frequency that is asynchronous with the input data, when the transmitted data fluctuates,
The clock cannot follow and input data cannot be identified and reproduced at the optimum timing. In particular, when the same code is continuous, the phase error is accumulated, so even a slight fluctuation is greatly affected. In other words, due to frequency error, phase error accumulates during the same-code consecutive period of input data, and the longer the homo-code consecutive period is, the larger the deviation from the optimal identification / timing becomes, and the identification error of the input data becomes larger. There is a problem that it will occur.
【００１１】図１５は、上記先行例において、同符号連
続期間に、周波数誤差によって位相誤差が蓄積される例
を示すタイミングチャートである。FIG. 15 is a timing chart showing an example in which the phase error is accumulated due to the frequency error during the same sign continuous period in the above-mentioned prior example.
【００１２】この図１５において、電圧制御発振器４の
周波数ｆと入力データの周波数ｆ0とが一致している
（ｆ＝ｆ0 ）場合、発振周波数ｆが入力データの周波数
ｆ0 よりも高い（ｆ＞ｆ0 ）場合、発振周波数ｆが入力
データの周波数ｆ0 よりも低い（ｆ＜ｆ0 ）場合につい
て示してある。In FIG. 15, when the frequency f of the voltage controlled oscillator 4 and the frequency f 0 of the input data match (f = f 0 ), the oscillation frequency f is higher than the frequency f 0 of the input data ( f> f 0 ), the oscillation frequency f is lower than the frequency f 0 of the input data (f <f 0 ).
【００１３】周波数誤差（つまり、上記周波数ｆとｆ0
との誤差（ｆ＞ｆ0 、ｆ＜ｆ0 ））によって、入力デー
タにおける同符号が連続した場合の最終ビットでは、正
規の位相との位相誤差（ｆ−ｆ0 ）が大きくなる。すな
わち、周波数誤差△ｆによる同符号連続後の位相誤差△
φは次の式によって表される（ｎは同符号連続ビット数
である）。 △φ＝（１／△ｆ）×ｎ 一方、入力データの同符号が連続する時間が長ければ長
い程、最適な識別・タイミングからのずれが大きくな
り、やがては識別誤りを生じさせてしまうという問題を
解決する方法としては、入力データと抽出クロックとを
同期させるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）
方式を使用することが考えられる。Frequency error (that is, the above frequencies f and f 0
(F> f 0 , f <f 0 )), the phase error (f−f 0 ) from the normal phase becomes large in the final bit when the same sign in the input data continues. That is, the phase error Δ after the same sign is consecutive due to the frequency error Δf
φ is represented by the following equation (n is the number of consecutive bits of the same sign). Δφ = (1 / Δf) × n On the other hand, the longer the time when the same sign of the input data continues, the larger the deviation from the optimal identification / timing, and eventually the identification error occurs. As a method for solving the problem, a PLL (Phase Lock Loop) for synchronizing the input data and the extraction clock
It is conceivable to use the method.
【００１４】しかし、従来のＰＬＬは、周波数、位相の
同期引き込みに長い時間を必要とするために、互いに位
相が異なるバーストデータに対して瞬時に応答すること
ができず、したがって、上記識別・タイミング抽出回路
の先行例に従来のＰＬＬを単に組合せるだけでは、最適
なクロックを抽出することができないという問題があ
る。However, the conventional PLL cannot respond instantaneously to burst data whose phases are different from each other because it takes a long time to pull in the synchronization of the frequency and the phase. There is a problem that the optimum clock cannot be extracted by simply combining the conventional example of the extraction circuit with the conventional PLL.
【００１５】本発明は、バースト入力データからクロッ
クを瞬時に抽出でき、しかも、バースト入力データの同
符号が連続する時間が長くても、抽出されたクロックと
最適な識別・タイミングとのずれが少ない識別・タイミ
ング抽出回路を提供することを目的とするものである。According to the present invention, the clock can be instantaneously extracted from the burst input data, and even if the same sign of the burst input data continues for a long time, there is little deviation between the extracted clock and the optimum identification / timing. It is an object to provide an identification / timing extraction circuit.
【００１６】[0016]
【課題を解決するための手段】請求項１に記載の発明
は、遅延回路と排他的論理和回路と論理反転回路とを具
備する第１のゲーティング回路と、この第１のゲーティ
ング回路が出力する第１のゲーティング信号によって発
振が制御される第１の電圧制御発振器と、この第１の電
圧制御発振器が出力するクロックに基づいてバースト入
力データを識別する第１の識別回路とで構成されている
識別・タイミング抽出回路において、上記バースト入力
データの立ち上がりを検出すると第２のゲーティング信
号を出力する第２のゲーティング回路と、この第２のゲ
ーティング信号によって発振が制御される第２の電圧制
御発振器と、上記バースト入力データのクロック周波数
の成分が抽出された信号と上記第２の電圧制御発振器が
出力するクロックとの位相を比較する位相比較器と、こ
の位相比較器の出力信号の高周波成分を除去するローパ
スフィルタとを有し、上記第１の電圧制御発振器の発振
周波数制御端子と上記第２の電圧制御発振器の発振周波
数制御端子とが上記ローパスフィルタの出力端子に接続
されているものである。According to a first aspect of the present invention, there is provided a first gating circuit including a delay circuit, an exclusive OR circuit, and a logical inversion circuit, and the first gating circuit includes: A first voltage-controlled oscillator whose oscillation is controlled by a first gating signal that is output, and a first identification circuit that identifies burst input data based on a clock output from the first voltage-controlled oscillator. A second gating circuit that outputs a second gating signal when the rising edge of the burst input data is detected, and an oscillation controlled by the second gating signal. A voltage-controlled oscillator, a signal from which the clock frequency component of the burst input data is extracted, and a clock output from the second voltage-controlled oscillator. A phase comparator for comparing phases and a low-pass filter for removing a high frequency component of an output signal of the phase comparator are provided, and an oscillation frequency control terminal of the first voltage controlled oscillator and a second voltage controlled oscillator of the second voltage controlled oscillator are provided. An oscillation frequency control terminal is connected to the output terminal of the low pass filter.
【００１７】請求項２に記載の発明は、遅延回路と排他
的論理和回路と論理反転回路とを具備する第１のゲーテ
ィング回路と、この第１のゲーティング回路が出力する
第１のゲーティング信号によって発振が制御される第１
の電圧制御発振器と、この第１の電圧制御発振器が出力
するクロックに基づいてバースト入力データを識別する
第１の識別回路とで構成されている識別・タイミング抽
出回路において、上記バースト入力データの立ち上がり
を検出すると第２のゲーティング信号を出力する第２の
ゲーティング回路と、この第２のゲーティング信号によ
って発振が制御される第２の電圧制御発振器と、この第
２の電圧制御発振器が出力するクロックに基づいて上記
バースト入力データを識別する第２の識別回路を設け、
上記第１の識別回路が出力した識別信号と、上記第２の
識別回路が出力した識別信号とを比較する位相比較器
と、この位相比較器の出力信号の高周波成分を除去する
ローパスフィルタとを有し、上記第１の電圧制御発振器
の発振周波数制御端子と上記第２の電圧制御発振器の発
振周波数制御端子とが上記ローパスフィルタの出力端子
に接続されているものである。According to a second aspect of the present invention, there is provided a first gating circuit including a delay circuit, an exclusive OR circuit, and a logical inversion circuit, and a first gate output by the first gating circuit. Oscillation controlled by the first signal
Of the burst input data, the identification / timing extraction circuit comprising the voltage controlled oscillator of 1) and the first identification circuit for identifying the burst input data based on the clock output from the first voltage controlled oscillator. A second gating circuit that outputs a second gating signal when detecting a signal, a second voltage controlled oscillator whose oscillation is controlled by the second gating signal, and a second voltage controlled oscillator that outputs the second gating signal. A second identification circuit for identifying the burst input data based on the clock
A phase comparator that compares the identification signal output by the first identification circuit with the identification signal output by the second identification circuit, and a low-pass filter that removes high-frequency components of the output signal of the phase comparator. The oscillation frequency control terminal of the first voltage control oscillator and the oscillation frequency control terminal of the second voltage control oscillator are connected to the output terminal of the low pass filter.
【００１８】また、請求項３に記載の発明は、位相比較
器における位相比較入力時にのみ、位相比較器の出力と
ローパスフィルタとを接続するサンプルホールドスイッ
チを有するものである。Further, the invention according to claim 3 has a sample hold switch for connecting the output of the phase comparator and the low-pass filter only when the phase comparison is input to the phase comparator.
【００１９】[0019]
【作用】本発明は、遅延回路と排他的論理和回路と論理
反転回路とを具備する第１のゲーティング回路と、この
第１のゲーティング回路が出力する第１のゲーティング
信号によって発振が制御される第１の電圧制御発振器
と、この第１の電圧制御発振器が出力するクロックに基
づいてバースト入力データを識別する第１の識別回路と
を有するので、バースト入力データからクロックを瞬時
に抽出でき、また、位相比較結果をローパスフィルタで
保持し、この保持内容に基づいて、第１の電圧制御発振
器がクロックを生成するので、バースト入力データの同
符号が連続する時間が長くても、上記抽出されたクロッ
クと最適な識別・タイミングとのずれが少ない。According to the present invention, a first gating circuit having a delay circuit, an exclusive OR circuit, and a logical inversion circuit, and a first gating signal output from the first gating circuit causes oscillation. Since the first voltage controlled oscillator to be controlled and the first discrimination circuit for discriminating the burst input data based on the clock output from the first voltage controlled oscillator are included, the clock is instantaneously extracted from the burst input data. In addition, since the phase comparison result is held by the low-pass filter and the first voltage controlled oscillator generates the clock based on the held contents, even if the same sign of the burst input data continues for a long time, There is little discrepancy between the extracted clock and the optimal identification / timing.
【００２０】[0020]
【実施例】図１は、本発明の第１の実施例である識別・
タイミング抽出回路ＴＣ１を示す図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 is a first embodiment of the present invention.
It is a figure which shows timing extraction circuit TC1.
【００２１】この識別・タイミング抽出回路ＴＣ１は、
クロックゲーティング回路（第１のゲーティング回路）
１０と、ゲーティング付電圧制御発振器（第１の電圧制
御発振器）４ａと、バーストＰＬＬ１１と、第１の識別
回路５ａとによって構成されている。This identification / timing extraction circuit TC1 is
Clock gating circuit (first gating circuit)
10, a voltage-controlled oscillator with gating (first voltage-controlled oscillator) 4a, a burst PLL 11, and a first identification circuit 5a.
【００２２】クロックゲーティング回路１０は、バース
ト入力データＤａｔａ ｉｎの符号切り替わり時に、１
／２周期のパルスを発生する回路であり、１／２周期遅
延１ａと排他的論理和回路２ａと論理反転回路３とによ
って構成されている。なお、クロックゲーティング回路
１０が出力する第１のゲーティング信号Ｇａｔｉｎｇ＃
１を、第１の電圧制御発振器４ａのゲーティング入力と
している。The clock gating circuit 10 outputs 1 when the sign of the burst input data Data in is changed.
It is a circuit that generates a pulse of / 2 cycle, and is configured by a 1/2 cycle delay 1a, an exclusive OR circuit 2a, and a logic inverting circuit 3. The first gating signal Gating # output by the clock gating circuit 10
1 is used as the gating input of the first voltage controlled oscillator 4a.
【００２３】バーストＰＬＬ１１は、第２のバーストゲ
ーティング回路（第２のゲーティング回路）６と、ゲー
ティング付電圧制御発振器（第２の電圧制御発振器）４
ｂと、１／２周期遅延１ｂと、排他的論理和回路２ｂ
と、位相比較器８と、ローパスフィルタ７とによって構
成されている。なお、電圧制御発振器４ａが出力するク
ロックに基づいて、第１の識別回路５ａが入力データを
識別する。The burst PLL 11 includes a second burst gating circuit (second gating circuit) 6 and a voltage-controlled oscillator with gating (second voltage-controlled oscillator) 4.
b, 1/2 cycle delay 1b, exclusive OR circuit 2b
, A phase comparator 8 and a low pass filter 7. The first identification circuit 5a identifies the input data based on the clock output from the voltage controlled oscillator 4a.
【００２４】第２のゲーティング回路６は、バースト入
力データＤａｔａ ｉｎの先頭符号の立ち上がりを検出
し、第２のゲーティング信号Ｇａｔｉｎｇ＃２を出力す
る回路であり、バーストＰＬＬ１１におけるゲーティン
グ付電圧制御発振器４ｂの発振を制御するものである。The second gating circuit 6 is a circuit which detects the rising edge of the leading code of the burst input data Data in and outputs the second gating signal Gating # 2, and the voltage control with gating in the burst PLL 11 is performed. It controls the oscillation of the oscillator 4b.
【００２５】第２の遅延回路１ｂは、バースト入力デー
タＤａｔａ ｉｎを、伝送レートの１／２周期分だけ遅
延させる回路である。第２の排他的論理和回路２ｂは、
遅延回路１ｂによって遅延された信号と上記バースト入
力データＤａｔａ ｉｎとの２つの信号のＥＸ−ＯＲ論
理をとる回路である。The second delay circuit 1b is a circuit for delaying the burst input data Data in by ½ cycle of the transmission rate. The second exclusive OR circuit 2b is
It is a circuit that takes an EX-OR logic of two signals of the signal delayed by the delay circuit 1b and the burst input data Data in.
【００２６】位相比較器８は、第２の排他的論理和回路
２ｂの信号と第２のゲーティング回路６の信号とを位相
比較するものである。ローパスフィルタ７は、位相比較
器８の出力信号の高周波成分を除去するものである。The phase comparator 8 compares the phase of the signal of the second exclusive OR circuit 2b and the phase of the signal of the second gating circuit 6. The low pass filter 7 removes a high frequency component of the output signal of the phase comparator 8.
【００２７】第２の電圧制御発振器４ｂは、発振周波数
制御端子を具備し、第２のゲーティング回路６の出力信
号によって発振を制御するものである。また、第２の電
圧制御発振器４ｂの発振周波数制御電圧端子と、第１の
クロック生成用である第１の電圧制御発振器４ａの発振
周波数制御電圧端子とがローパスフィルタ７の出力端子
に接続されている。The second voltage controlled oscillator 4b has an oscillation frequency control terminal and controls oscillation by the output signal of the second gating circuit 6. Further, the oscillation frequency control voltage terminal of the second voltage controlled oscillator 4b and the oscillation frequency control voltage terminal of the first voltage controlled oscillator 4a for generating the first clock are connected to the output terminal of the low pass filter 7. There is.
【００２８】なお、クロックゲーティング回路１０は、
遅延回路と排他的論理和回路と論理反転回路とを具備す
る第１のゲーティング回路の例である。電圧制御発振器
４ａは、第１のゲーティング回路が出力する第１のゲー
ティング信号によって発振が制御される第１の電圧制御
発振器の例である。第１の識別回路５ａは、第１の電圧
制御発振器が出力するクロックに基づいてバースト入力
データを識別する第１の識別回路の例である。The clock gating circuit 10 is
6 is an example of a first gating circuit including a delay circuit, an exclusive OR circuit, and a logical inversion circuit. The voltage-controlled oscillator 4a is an example of a first voltage-controlled oscillator whose oscillation is controlled by the first gating signal output from the first gating circuit. The first identification circuit 5a is an example of a first identification circuit that identifies burst input data based on the clock output from the first voltage controlled oscillator.
【００２９】また、バーストゲーティング回路６は、バ
ースト入力データの先頭符号の立ち上がりを検出すると
第２のゲーティング信号を出力する第２のゲーティング
回路の例である。電圧制御発振器４ｂは、第２のゲーテ
ィング信号によって発振が制御される第２の電圧制御発
振器の例である。さらに、位相比較器８は、バースト入
力データのクロック周波数の成分が抽出された信号と第
２の電圧制御発振器が出力するクロックとの位相を比較
する位相比較器の例である。The burst gating circuit 6 is an example of a second gating circuit that outputs a second gating signal when the rising edge of the leading code of the burst input data is detected. The voltage controlled oscillator 4b is an example of a second voltage controlled oscillator whose oscillation is controlled by the second gating signal. Furthermore, the phase comparator 8 is an example of a phase comparator that compares the phase of the signal in which the clock frequency component of the burst input data is extracted with the clock output from the second voltage controlled oscillator.
【００３０】次に、上記実施例の動作について説明す
る。Next, the operation of the above embodiment will be described.
【００３１】図２は、上記実施例の動作を示すタイミン
グチャートである。FIG. 2 is a timing chart showing the operation of the above embodiment.
【００３２】ＮＲＺ（Ｎｏｎｅ−ｒｅｔｕｒｎ−ｔｏ−
Ｚｅｒｏ）のバースト入力データＤａｔａ ｉｎを、伝
送レートの１／２周期分だけ遅延回路１ａが遅延させ、
この遅延された信号とバースト入力データＤａｔａ ｉ
ｎとの２つの信号を排他的論理和回路２ａがＥＸ−ＯＲ
論理をとり、この信号を論理反転回路３が反転すること
によって、クロックゲーティング信号Ｇａｔｉｎｇ＃１
を得る。NRZ (None-return-to-
Zero input burst input data Data in is delayed by the delay circuit 1a by a half cycle of the transmission rate,
This delayed signal and burst input data Data i
The exclusive OR circuit 2a EX-ORs the two signals with n.
The logic gating circuit 3 inverts this signal to obtain a clock gating signal Gating # 1.
Get.
【００３３】すなわち、クロックゲーティング信号Ｇａ
ｔｉｎｇ＃１は、バースト入力データＤａｔａ ｉｎの
符号切り替わり時に１／２周期のパルスを発生し、バー
スト入力データＤａｔａ ｉｎの同符号連続時に、
“Ｈ”レベルを送出する。That is, the clock gating signal Ga
The toning # 1 generates a 1/2 cycle pulse when the code of the burst input data Data in is switched, and when the burst input data Data in has the same code,
Sends "H" level.
【００３４】そして、クロックゲーティング信号Ｇａｔ
ｉｎｇ＃１を、電圧制御発振器４ａの発振の停止／開始
の制御信号として用い、電圧制御発振器４ａがクロック
ＣＬＫ＃１を出力する。つまり、バースト入力データＤ
ａｔａ ｉｎの符号切り替わり時に、電圧制御発振器４
ａが１／２周期のクロックＣＬＫ＃１を出力し、バース
ト入力データＤａｔａ ｉｎの同符号連続時に、クロッ
クゲーティング信号Ｇａｔｉｎｇ＃１が“Ｈ”レベルに
なるので、この期間では、ローパスフィルタ７が出力す
る電圧に応じた周波数のパルス（クロックＣＬＫ＃１）
を電圧制御発振器４ａが出力する。そして、このクロッ
クＣＬＫ＃１を使用して、第１の識別回路５ａがデータ
再生を行う。Then, the clock gating signal Gat
ing # 1 is used as a control signal for stopping / starting the oscillation of the voltage controlled oscillator 4a, and the voltage controlled oscillator 4a outputs the clock CLK # 1. That is, burst input data D
When the sign of ata in changes, the voltage controlled oscillator 4
a outputs the clock CLK # 1 having a 1/2 cycle, and the clock gating signal Gating # 1 becomes the “H” level when the burst input data Data in has the same sign, the low-pass filter 7 operates during this period. Pulse with frequency corresponding to output voltage (clock CLK # 1)
Is output from the voltage controlled oscillator 4a. Then, by using this clock CLK # 1, the first identification circuit 5a performs data reproduction.
【００３５】一方、遅延回路１ｂと排他的論理和回路２
ｂとによってクロックパルス検出信号が発生し、このク
ロックパルス検出信号の位相と電圧制御発振器４ｂが出
力するパルスの位相とが位相比較器８で比較され、この
比較結果の信号中の高周波成分がローパスフィルタ７に
よって除去され、このローパスフィルタ７の出力電圧に
応じた周波数のパルスが電圧制御発振器４ｂから出力さ
れる。On the other hand, the delay circuit 1b and the exclusive OR circuit 2
b generates a clock pulse detection signal, and the phase of the clock pulse detection signal and the phase of the pulse output from the voltage controlled oscillator 4b are compared by the phase comparator 8, and the high frequency component in the signal of the comparison result is low-passed. A pulse having a frequency according to the output voltage of the low-pass filter 7 which is removed by the filter 7 is output from the voltage controlled oscillator 4b.
【００３６】つまり、入力データの位相に対応したクロ
ックパルス検出信号と電圧制御発振器４ｂの出力パルス
の位相がロックされ、ローパスフフィルタ７の出力電圧
は上記２つの比較パルスの位相差がなくなるように一定
に維持される。ローパスフィルタ７の出力電圧は、バー
スト入力データＤａｔａ ｉｎの同符号連続時において
も、一定に維持される。That is, the phase of the clock pulse detection signal corresponding to the phase of the input data and the phase of the output pulse of the voltage controlled oscillator 4b are locked so that the output voltage of the low pass filter 7 has no phase difference between the two comparison pulses. Maintained constant. The output voltage of the low pass filter 7 is maintained constant even when the burst input data Data in has the same sign.
【００３７】ところで、電圧制御発振器４ｂは、クロッ
ク用の電圧制御発振器４ａと同一の回路構成を有し、ま
た、上記のように、ローパスフィルタ７の出力電圧は、
バースト入力データＤａｔａ ｉｎの同符号連続時にお
いても、一定に維持されるので、このローパスフィルタ
７の出力電圧によって発振周波数が制御される電圧制御
発振器４ａは、一定の周波数のクロックを発生する。The voltage-controlled oscillator 4b has the same circuit configuration as the voltage-controlled oscillator 4a for clocks, and as described above, the output voltage of the low-pass filter 7 is:
Since the burst input data Data in is kept constant even when the same sign continues, the voltage controlled oscillator 4a whose oscillation frequency is controlled by the output voltage of the low-pass filter 7 generates a clock having a constant frequency.
【００３８】すなわち、電圧制御発振器４ａは、バース
ト入力データＤａｔａ ｉｎの同符号連続時において
も、一定の周波数のクロックを発生する。また、この場
合、ローパスフィルタ７の出力電圧は、バースト入力デ
ータＤａｔａ ｉｎから検出されたクロックと同じ周波
数のクロックであるので、バースト入力データＤａｔａ
ｉｎの同符号連続時においても、電圧制御発振器４ａ
は、適切なクロックとずれがないクロックを発生する。That is, the voltage controlled oscillator 4a generates a clock having a constant frequency even when the burst input data Data in has the same sign. Further, in this case, since the output voltage of the low-pass filter 7 is a clock having the same frequency as the clock detected from the burst input data Data in, the burst input data Data is output.
Voltage controlled oscillator 4a even when in has the same sign
Generates a clock that is not offset from the proper clock.
【００３９】また、電圧制御発振器４ｂは、ゲーティン
グ回路６が検出したバースト入力データの立ち上がりと
同時に動作を開始するので、電圧制御発振器４ｂはバー
スト入力データからクロックを瞬時に抽出でき、また、
電圧制御発振器４ａも、バースト入力データからクロッ
クを瞬時に抽出できる。Further, since the voltage controlled oscillator 4b starts its operation at the same time as the rising edge of the burst input data detected by the gating circuit 6, the voltage controlled oscillator 4b can instantaneously extract the clock from the burst input data, and
The voltage controlled oscillator 4a can also instantaneously extract the clock from the burst input data.
【００４０】したがって、バースト入力データと同相の
クロックＣＬＫ＃２が瞬時に得られ、これによって、従
来のＰＬＬの引き込み時間よりも、バーストＰＬＬ１１
における引き込み時間が短くなる。Therefore, the clock CLK # 2 having the same phase as the burst input data is instantaneously obtained, which allows the burst PLL 11 to be longer than the pull-in time of the conventional PLL.
The pull-in time at becomes shorter.
【００４１】さらに、クロック用電圧制御発振器４ａの
発振周波数は、データ速度との誤差をある程度許容する
ので、引き込み期間中でも識別クロックの抽出が可能で
ある。すなわち、上記実施例においては、クロックゲー
ティング回路１０のゲーティング信号Ｇａｔｉｎｇ＃１
の位相によって、クロックの識別・タイミングが決定さ
れるので、発振器４ａ、４ｂの周波数誤差によってクロ
ックのＤｕｔｙ比は若干劣化するものの、一定の最適な
識別点は維持される。Further, the oscillation frequency of the clock voltage controlled oscillator 4a allows an error with respect to the data rate to some extent, so that the identification clock can be extracted even during the pull-in period. That is, in the above embodiment, the gating signal Gating # 1 of the clock gating circuit 10 is used.
Since the identification and timing of the clock are determined by the phase of, the duty ratio of the clock is slightly deteriorated by the frequency error of the oscillators 4a and 4b, but a certain optimum identification point is maintained.
【００４２】次に、上記識別・タイミング抽出回路ＴＣ
１の変形例である識別・タイミング抽出回路ＴＣ２の構
成について説明する。Next, the above identification / timing extraction circuit TC
The configuration of the identification / timing extraction circuit TC2, which is a modified example of No. 1, will be described.
【００４３】図３は、識別・タイミング抽出回路ＴＣ２
を示す図である。FIG. 3 shows the identification / timing extraction circuit TC2.
FIG.
【００４４】この識別・タイミング抽出回路ＴＣ２は、
識別・タイミング抽出回路ＴＣ１におけるバーストＰＬ
Ｌ１１の代りに、バーストＰＬＬ１１ａを設けたもので
あり、バーストＰＬＬ１１ａは、入カデータからクロッ
クパルス（位相比較用パルス）を作る検出回路として、
クロックゲーティング回路１０の一部を共用した回路で
ある。つまり、位相比較器８ａは、クロックゲーティン
グ回路１０における排他的論理和回路２ａの出力信号と
第２の電圧制御発振器４ｂの出力信号との位相を比較す
るものである。This identification / timing extraction circuit TC2 is
Burst PL in identification / timing extraction circuit TC1
A burst PLL 11a is provided in place of L11. The burst PLL 11a is a detection circuit for generating a clock pulse (pulse for phase comparison) from input data.
It is a circuit that shares a part of the clock gating circuit 10. That is, the phase comparator 8a compares the phase of the output signal of the exclusive OR circuit 2a in the clock gating circuit 10 with the output signal of the second voltage controlled oscillator 4b.
【００４５】識別・タイミング抽出回路ＴＣ２において
も、識別・タイミング抽出回路ＴＣ１と同様の動作を行
う。The identification / timing extraction circuit TC2 also performs the same operation as the identification / timing extraction circuit TC1.
【００４６】図４は、ゲーティング付電圧制御発振器４
ａ、４ｂの具体的例を示す回路図である。FIG. 4 shows a voltage-controlled oscillator 4 with gating.
It is a circuit diagram which shows the specific example of a, 4b.
【００４７】ゲーティング付電圧制御発振器４ａ、４ｂ
は、奇数個の論理反転回路３と、論理積回路５１とで構
成され、発振周波数制御用電圧印加端子５２と、発振開
始／停止制御用電圧印加端子５３と、クロック出力端子
５４とを有する。発振周波数制御用電圧印加端子５２
は、ローパスフィルタ７の出力端子に接続され、発振開
始／停止制御用電圧印加端子５３は、クロックゲーティ
ング回路１０の出力端子、またはバーストゲーティング
回路６の出力端子に接続されている。Voltage-controlled oscillators 4a and 4b with gating
Is composed of an odd number of logical inversion circuits 3 and an AND circuit 51, and has an oscillation frequency control voltage application terminal 52, an oscillation start / stop control voltage application terminal 53, and a clock output terminal 54. Oscillation frequency control voltage application terminal 52
Is connected to the output terminal of the low pass filter 7, and the oscillation start / stop control voltage application terminal 53 is connected to the output terminal of the clock gating circuit 10 or the output terminal of the burst gating circuit 6.
【００４８】ゲーティング付電圧制御発振器４ａ、４ｂ
は、論理反転回路３を奇数個接続したリング発振器を基
本構成としている。また、論理反転回路３のループの中
に、論理積回路５１を挿入することによって、ゲーティ
ング機能を容易に実現することが可能である。すなわ
ち、論理積回路５１の一方の入力をリング発振器のルー
プとし、論理積回路５１の他方の入力に、発振器の発振
／停止を制御する制御信号Ｇａｔｉｎｇ Ｓｉｇｎａｌ
（ゲーティング信号Ｇａｔｉｎｇ＃１またはＧａｔｉｎ
ｇ＃２）を印加する。そして、電圧制御発振器４ａ、４
ｂの発振制御端子５３に“Ｈ”が入力されると、発振ル
ープが形成され発振し、逆に、発振制御端子５３に
“Ｌ”が入力される（バースト入力データが検出されな
くなる）と、論理積出カレベルは固定されるので、発振
ループが切断され発振が停止する。Voltage-controlled oscillators 4a and 4b with gating
Is based on a ring oscillator in which an odd number of logic inversion circuits 3 are connected. Further, by inserting the logical product circuit 51 in the loop of the logical inversion circuit 3, it is possible to easily realize the gating function. That is, one input of the AND circuit 51 is a loop of the ring oscillator, and the other input of the AND circuit 51 has a control signal Gating Signal for controlling oscillation / stop of the oscillator.
(Gating signal Gating # 1 or Gatin
g # 2) is applied. The voltage controlled oscillators 4a, 4
When "H" is input to the oscillation control terminal 53 of b, an oscillation loop is formed to oscillate, and conversely, when "L" is input to the oscillation control terminal 53 (burst input data is no longer detected), Since the logic product output level is fixed, the oscillation loop is disconnected and oscillation stops.
【００４９】また、図４に示す発振器４ａ、４ｂにおい
ては、外部から制御電圧を与えることによって、発振周
波数を制御することができる。つまり、発振周波数を制
御する場合、たとえば、論理反転回路３に電流源を接続
し、この電流源を調整することによって、ループを形成
するトランジスタの時定数が変化するので、発振周波数
が変化する。In the oscillators 4a and 4b shown in FIG. 4, the oscillation frequency can be controlled by applying a control voltage from the outside. That is, when controlling the oscillation frequency, for example, by connecting a current source to the logic inverting circuit 3 and adjusting this current source, the time constant of the transistor forming the loop changes, so the oscillation frequency changes.
【００５０】図５は、バーストゲーティング回路６の具
体例の説明図であり、図５（１）は、バーストゲーティ
ング回路６を示す回路図であり、図５（２）は、そのタ
イミングチャートである。FIG. 5 is an explanatory diagram of a specific example of the burst gating circuit 6, FIG. 5 (1) is a circuit diagram showing the burst gating circuit 6, and FIG. 5 (2) is a timing chart thereof. Is.
【００５１】バーストゲーティング回路６は、ピーク検
出用ダイオード６１と、レベルホールド容量６２と、リ
セット用ＦＥＴ６３と、インバータアンプ（論理反転回
路）３とで構成されている。The burst gating circuit 6 is composed of a peak detection diode 61, a level hold capacitor 62, a reset FET 63, and an inverter amplifier (logic inverting circuit) 3.
【００５２】図５（１）に示すように、バーストゲーテ
ィング回路６が出力するバーストゲーティング信号Ｇａ
ｔｉｎｇ＃２は、リセット信号Ｒｅｓｅｔによって一
旦、“Ｌ”にリセットされ、バースト入力データＤａｔ
ａ ｉｎを検出すると“Ｈ”になり、次のリセット信号
Ｒｅｓｅｔを受けるまで“Ｈ”を保持する。As shown in FIG. 5A, the burst gating signal Ga output from the burst gating circuit 6 is output.
The toting # 2 is once reset to "L" by the reset signal Reset, and the burst input data Dat
When ain is detected, it goes to "H" and is held at "H" until the next reset signal Reset is received.
【００５３】図６は、本発明の他の実施例である識別・
タイミング抽出回路ＴＣ３を示す回路図である。FIG. 6 shows another embodiment of the identification / identification
It is a circuit diagram showing a timing extraction circuit TC3.
【００５４】識別・タイミング抽出回路ＴＣ３は、クロ
ックゲーティング回路１０と、ゲーティング付電圧制御
発振器４ａと、識別回路５ａと、バーストＰＬＬ１１ｂ
とで構成されている。バーストＰＬＬ１１ｂは、バース
トゲーティング回路６と、位相比較器８ａと、ローパス
フィルタ７と、ゲーティング付電圧制御発振器４ｂと、
インバータと、識別回路５ｂとで構成されている。The identification / timing extraction circuit TC3 includes a clock gating circuit 10, a voltage-controlled oscillator with gating 4a, an identification circuit 5a, and a burst PLL 11b.
It is composed of The burst PLL 11b includes a burst gating circuit 6, a phase comparator 8a, a low-pass filter 7, a voltage-controlled oscillator with gating 4b, and
It is composed of an inverter and an identification circuit 5b.
【００５５】識別・タイミング抽出回路ＴＣ３は、識別
・タイミング回路ＴＣ１において、ＰＬＬの発振器４ｂ
が出力するクロックＣＬＫ＃２によって、バースト入カ
データを識別する第２の識別回路５ｂを新たに備え、第
１の識別器５ａによる再生データＤＥＣ＃１と、第２の
識別器５ｂによる再生データＤＥＣ＃２とを、位相比較
器８ａが位相比較し、この位相比較結果のうちの高周波
成分をローパスフィルタ７が除去するものである。The identification / timing extraction circuit TC3 is similar to the identification / timing circuit TC1 in that the oscillator 4b of the PLL is used.
The second discrimination circuit 5b for discriminating the burst input data by the clock CLK # 2 outputted by the first discriminator 5a is newly provided. The phase comparator 8a compares the phases of # 2 and # 2, and the high-pass component of the phase comparison result is removed by the low-pass filter 7.
【００５６】図７は、識別・タイミング抽出回路ＴＣ３
のタイミングチャートである。FIG. 7 shows the identification / timing extraction circuit TC3.
6 is a timing chart of FIG.
【００５７】まず、クロックゲーティング信号Ｇａｔｉ
ｎｇ＃１、バーストゲーティング信号Ｇａｔｉｎｇ＃２
は、識別・タイミング抽出回路ＴＣ１の場合と同様に生
成される。First, the clock gating signal Gati
ng # 1, burst gating signal Gating # 2
Is generated similarly to the case of the identification / timing extraction circuit TC1.
【００５８】そして、バーストゲーティング信号Ｇａｔ
ｉｎｇ＃２に応じて発振開始の位相が制御されたＰＬＬ
のクロックＣＬＫ＃２によって識別再生されたデータＤ
ＥＣ＃２と、クロックゲーティング信号Ｇａｔｉｎｇ＃
１に応じて発振の開始／停止が制御されたクロックＣＬ
Ｋ＃１によって識別再生された再生データＤＥＣ＃１と
を、位相比較器８ａが位相比較する。Then, the burst gating signal Gat
PLL whose oscillation start phase is controlled according to ing # 2
Data D identified and reproduced by the clock CLK # 2 of
EC # 2 and clock gating signal Gating #
Clock CL whose start / stop of oscillation is controlled according to 1
The phase comparator 8a compares the reproduction data DEC # 1 identified and reproduced by K # 1 in phase.
【００５９】したがって、位相比較を行う２つの入力デ
ータは、基本的に同一の論理パターンになるので、デー
タとクロックとを比較する場合に、同符号連続時に比較
する論理バターンが異なることによって生じる位相比較
誤差を排除できる。Therefore, the two input data for phase comparison basically have the same logic pattern. Therefore, when the data and the clock are compared, the phase caused by the difference in the logic patterns to be compared when the same code continues. Comparison error can be eliminated.
【００６０】図７に示すタイミングチャートにおいて、
立ち下がり比較の例を示しているが、上記のように、位
相比較器８ａに入力される再生データＤＥＣ＃１とＤＥ
Ｃ＃２とは同一論理パターンになり、論理的な位相誤差
は生じない。したがって、同符号連続時の位相誤差が低
減され、クロック周波数の保持特性が向上する。In the timing chart shown in FIG. 7,
Although an example of falling comparison is shown, as described above, the reproduction data DEC # 1 and DE that are input to the phase comparator 8a are
It has the same logical pattern as C # 2, and no logical phase error occurs. Therefore, the phase error when the same code is continuous is reduced, and the clock frequency holding characteristic is improved.
【００６１】上記識別・タイミング抽出回路ＴＣ３にお
いては、同符号連続時における位相を比較せずに、変化
点のみを位相比較するので、識別・タイミング抽出回路
ＴＣ１よりも、位相比較誤差が少なくなる。In the discrimination / timing extraction circuit TC3, the phase comparison error is smaller than that in the discrimination / timing extraction circuit TC1 because the phase comparison is performed only at the changing points without comparing the phases when the same signs are consecutive.
【００６２】図８は、本発明の別の実施例である識別・
タイミング抽出回路ＴＣ４を示すブロック図である。FIG. 8 shows another embodiment of the identification / identification
It is a block diagram showing a timing extraction circuit TC4.
【００６３】識別・タイミング抽出回路ＴＣ４は、クロ
ックゲーティング回路１０と、ゲーティング付電圧制御
発振器４ａと、識別回路５ａと、バーストＰＬＬ１１ｃ
とで構成されている。The identification / timing extraction circuit TC4 includes a clock gating circuit 10, a voltage-controlled oscillator with gating 4a, an identification circuit 5a, and a burst PLL 11c.
It is composed of
【００６４】バーストＰＬＬ１１ｃは、バーストゲーテ
ィング回路６と、位相比較器８ｂと、サンプルホールド
制御回路９０と、サンプルホールドスイッチ付きローパ
スフィルタ９１と、ゲーティング付電圧制御発振器４ｂ
と、識別回路５ｂと、遅延回路１ｃとで構成されてい
る。The burst PLL 11c includes a burst gating circuit 6, a phase comparator 8b, a sample hold control circuit 90, a low pass filter 91 with a sample hold switch, and a voltage controlled oscillator 4b with a gating.
And a discrimination circuit 5b and a delay circuit 1c.
【００６５】識別・タイミング抽出回路ＴＣ４は、電圧
制御発振器４ｂによるクロックＣＬＫ＃２によってバー
スト入カデータを識別する第２の識別回路５ｂを新たに
備え、第１、第２の識別回路５ａ、５ｂによる再生デー
タＤＥＣ＃１とＤＥＣ＃２とを位相比較器８ｂが比較
し、識別データＤＥＣ＃２をＴ／２遅延させる遅延回路
１ｃと、遅延回路１ｃの出力信号とバースト入力データ
とを入力するサンプルホールド制御回路９０と、この制
御回路９０の制御信号によって位相比較器８ｂとローパ
スフィルタ７ａとの接続をオン／オフするサンプルホー
ルドスイッチ付ローパスフィルタ９１とを備えているも
のである。The identification / timing extraction circuit TC4 is newly provided with a second identification circuit 5b for identifying burst input data by the clock CLK # 2 by the voltage controlled oscillator 4b, and is provided with the first and second identification circuits 5a and 5b. A sample in which the phase comparator 8b compares the reproduction data DEC # 1 and DEC # 2 and delays the identification data DEC # 2 by T / 2, and the output signal of the delay circuit 1c and the burst input data. A hold control circuit 90 and a low-pass filter with a sample-hold switch 91 for turning on / off the connection between the phase comparator 8b and the low-pass filter 7a by a control signal of the control circuit 90 are provided.
【００６６】次に、サンプルホールドスイッチ付ローパ
スフィルタ９１の具体的な実施例を示す。Next, a concrete example of the low-pass filter 91 with a sample hold switch will be shown.
【００６７】図９は、識別・タイミング抽出回路ＴＣ４
におけるサンプルホールドスイッチ付ローパスフィルタ
９１の具体例を示す図であり、図９（１）はその回路構
成例を示す図であり、図９（２）はそのタイミングチャ
ートである。FIG. 9 shows the identification / timing extraction circuit TC4.
9A is a diagram showing a specific example of a low-pass filter 91 with a sample hold switch in FIG. 9, FIG. 9A is a diagram showing an example of the circuit configuration thereof, and FIG. 9B is a timing chart thereof.
【００６８】サンプルホールドスイッチ付ローパスフィ
ルタ９１は、サンプルホールド制御回路９０と、サンプ
ルホールドスイッチ９２と、ローパスフィルタ７ａとを
有する。サンプルホールド制御回路９０は、バースト入
力データＤａｔａ ｉｎと遅延回路１ｃの出力データと
を入力する排他的論理和回路と、この排他的論理和回路
の出力と遅延回路１ｃの出力データとを入力する論理積
回路とによって構成されている。サンプルホールドスイ
ッチ９２として通常のＣＭＯＳスイッチが使用され、ロ
ーパスフィルタ７ａとして一般的なラグ・リードフィル
タが使用されている。The low-pass filter 91 with a sample-hold switch has a sample-hold control circuit 90, a sample-hold switch 92, and a low-pass filter 7a. The sample hold control circuit 90 inputs an exclusive OR circuit for inputting the burst input data Data in and the output data of the delay circuit 1c, and a logic for inputting the output of this exclusive OR circuit and the output data of the delay circuit 1c. And a product circuit. A normal CMOS switch is used as the sample hold switch 92, and a general lag / lead filter is used as the low pass filter 7a.
【００６９】サンプルホールド制御回路９０は、図９
（２）に示すように、位相比較時にのみ、サンプルホー
ルドスイッチ９２をオンする。逆にいえば、位相比較時
以外の期間には、サンプルホールドスイッチ９２をオフ
しているので、この位相比較時以外の期間には、ローパ
スフィルタ７ａを構成するコンデンサが回路的にオープ
ンにされるので、リーク電流が流れず、ローパスフィル
タ７ａが出力する発振周波数制御電圧の変化が少なく、
識別・タイミング抽出回路ＴＣ１、ＴＣ２よりも、位相
比較誤差がさらに少なくなる。The sample hold control circuit 90 is shown in FIG.
As shown in (2), the sample hold switch 92 is turned on only when the phases are compared. Conversely speaking, since the sample hold switch 92 is turned off during the period other than the phase comparison, the capacitor forming the low pass filter 7a is opened in a circuit manner during the period other than the phase comparison. Therefore, the leak current does not flow, and the change of the oscillation frequency control voltage output from the low pass filter 7a is small,
The phase comparison error is further smaller than that of the identification / timing extraction circuits TC1 and TC2.
【００７０】図１０は、識別・タイミング抽出回路ＴＣ
４のシミュレーション結果を示す図である。FIG. 10 shows the identification / timing extraction circuit TC.
It is a figure which shows the simulation result of No. 4.
【００７１】バースト入力データに対応した抽出クロッ
クが瞬時に得られ、この抽出クロックによって識別デー
タが再生なされていることを確認できる。バーストゲー
ティングＰＬＬ１１ｃによって、バースト入力データと
ともにデータの先頭から位相がほば等しい比較データを
得ることができる。さらに、バースト間の同符号連続期
間（識別データにおける“Ｌ”）においては、発振周波
数制御電圧Ｖｒｅｆがサンプルホールドによって保持さ
れ、このために、バースト入カデータと同期した一定の
発振周波数のクロックを送出し続けていることがわか
る。An extracted clock corresponding to the burst input data is instantly obtained, and it can be confirmed that the identification data is reproduced by this extracted clock. By the burst gating PLL 11c, it is possible to obtain, together with the burst input data, comparison data having substantially the same phase from the beginning of the data. Further, the oscillation frequency control voltage Vref is held by the sample hold during the homo-code continuation period (“L” in the identification data) between bursts. Therefore, a clock having a constant oscillation frequency synchronized with the burst input data is transmitted. You can see that it is continuing.
【００７２】上記各実施例において、バースト入力デー
タの受信と同時に、クロックの位相を同期することがで
き、バースト入力データの先頭ビットから符号識別する
ことが可能になる。さらに、バースト入カデータとクロ
ック信号との同期を高速にとることができるので、識別
の位相誤差を低減でき、同符号連続耐性が高くなる。さ
らに、ＰＬＬ構成によって、基準発振器等の外部部品が
不要となり、これによって、バーストデータ伝送を行う
受信器において、識別・タイミング抽出回路の高速応答
と識別位相の高精度化とが可能でになる。さらに、構成
が容易であるために、一般的なＣＭＯＳによる構成が可
能となり、受信回路の小型、経済化に有効である。In each of the above embodiments, the clock phase can be synchronized at the same time as the burst input data is received, and the code can be identified from the first bit of the burst input data. Furthermore, since the burst input data and the clock signal can be synchronized at high speed, the phase error in identification can be reduced and the homo-code continuity resistance can be improved. Furthermore, the PLL configuration eliminates the need for external components such as a reference oscillator, which enables a high-speed response of the identification / timing extraction circuit and high accuracy of the identification phase in a receiver that performs burst data transmission. Further, since the structure is easy, a general CMOS structure can be realized, which is effective in reducing the size and cost of the receiving circuit.
【００７３】[0073]
【発明の効果】本発明によれば、識別・タイミング抽出
回路において、バースト入力データからクロックを瞬時
に抽出でき、しかも、バースト入力データの同符号が連
続する時間が長くても、抽出されたクロックと最適な識
別・タイミングとのずれが少ないという効果を奏する。According to the present invention, in the discrimination / timing extraction circuit, a clock can be instantaneously extracted from the burst input data, and even if the burst input data has the same sign for a long time, the extracted clock can be extracted. There is little difference between the optimal identification and timing.
【図１】本発明の第１の実施例である識別・タイミング
抽出回路ＴＣ１を示す図である。FIG. 1 is a diagram showing an identification / timing extraction circuit TC1 according to a first embodiment of the present invention.
【図２】上記実施例の動作を示すタイミングチャートで
ある。FIG. 2 is a timing chart showing the operation of the embodiment.
【図３】識別・タイミング抽出回路ＴＣ２を示す図であ
る。FIG. 3 is a diagram showing an identification / timing extraction circuit TC2.
【図４】ゲーティング付電圧制御発振器４ａ、４ｂの具
体例を示す回路図である。FIG. 4 is a circuit diagram showing a specific example of voltage-controlled oscillators with gating 4a and 4b.
【図５】バーストゲーティング回路６の具体例の説明図
である。FIG. 5 is an explanatory diagram of a specific example of the burst gating circuit 6.
【図６】本発明の他の実施例である識別・タイミング抽
出回路ＴＣ３を示す回路図である。FIG. 6 is a circuit diagram showing an identification / timing extraction circuit TC3 which is another embodiment of the present invention.
【図７】識別・タイミング抽出回路ＴＣ３のタイミング
チャートである。FIG. 7 is a timing chart of an identification / timing extraction circuit TC3.
【図８】本発明の別の実施例である識別・タイミング抽
出回路ＴＣ４を示すブロック図である。FIG. 8 is a block diagram showing an identification / timing extraction circuit TC4 which is another embodiment of the present invention.
【図９】識別・タイミング抽出回路ＴＣ４におけるサン
プルホールドスイッチ付ローパスフィルタ９１の具体例
を示す図である。FIG. 9 is a diagram showing a specific example of a low-pass filter 91 with a sample hold switch in an identification / timing extraction circuit TC4.
【図１０】識別・タイミング抽出回路ＴＣ４のシミュレ
ーション結果を示す図である。FIG. 10 is a diagram showing a simulation result of the identification / timing extraction circuit TC4.
【図１１】入力データ、クロック、識別データの位相関
係を示す図である。FIG. 11 is a diagram showing a phase relationship between input data, a clock, and identification data.
【図１２】バースト伝送波形の例を示す図である。FIG. 12 is a diagram showing an example of a burst transmission waveform.
【図１３】バースト伝送用識別・タイミング抽出回路の
先行例を示す図である。FIG. 13 is a diagram showing a prior example of an identification / timing extraction circuit for burst transmission.
【図１４】上記先行例におけるタイミングチャー卜であ
る。FIG. 14 is a timing chart in the above prior art example.
【図１５】上記先行例において、同符号連続期間に、周
波数誤差によって位相誤差が蓄積される例を示すタイミ
ングチャートである。FIG. 15 is a timing chart showing an example in which a phase error is accumulated due to a frequency error during the same sign continuous period in the preceding example.
１ａ、１ｂ、１ｃ…１／２周期遅延回路、 ２ａ、２ｂ…排他的論理和、 ３…論理反転回路、 ４ａ…第１のゲーティング付電圧制御発振器、 ４ｂ…第２のゲーティング付電圧制御発振器、 ５ａ…第１の識別回路、 ５ｂ…第２の識別回路、 ６…バーストゲーティング回路、 ７…ローパスフィルタ、 ８、８ａ、８ｂ…位相比較器、 １０…クロックゲーティング回路、 １１、１１ａ、１１ｂ、１１ｃ…バーストＰＬＬ、 ３１…リセット端子、 ５１…論理積回路、 ５２…発振周波数制御端子、 ５３…ゲーティング端子、 ９０…サンプルホールド制御回路、 ９１…サンプルホールドスイッチ付きローパスフィル
タ、 ９２…サンプルホールドスイッチ。1a, 1b, 1c ... 1/2 cycle delay circuit, 2a, 2b ... Exclusive OR, 3 ... Logic inversion circuit, 4a ... First voltage-controlled oscillator with gating, 4b ... Second voltage control with gating Oscillator, 5a ... 1st discrimination circuit, 5b ... 2nd discrimination circuit, 6 ... Burst gating circuit, 7 ... Low pass filter, 8, 8a, 8b ... Phase comparator, 10 ... Clock gating circuit, 11, 11a , 11b, 11c ... Burst PLL, 31 ... Reset terminal, 51 ... AND circuit, 52 ... Oscillation frequency control terminal, 53 ... Gating terminal, 90 ... Sample hold control circuit, 91 ... Low pass filter with sample hold switch, 92 ... Sample hold switch.
Claims (3)
回路とを具備する第１のゲーティング回路と、この第１
のゲーティング回路が出力する第１のゲーティング信号
によって発振が制御される第１の電圧制御発振器と、こ
の第１の電圧制御発振器が出力するクロックに基づいて
バースト入力データを識別する第１の識別回路とで構成
されている識別・タイミング抽出回路において、 上記バースト入力データの立ち上がりを検出すると第２
のゲーティング信号を出力する第２のゲーティング回路
と；上記第２のゲーティング信号によって発振が制御さ
れる第２の電圧制御発振器と；上記バースト入力データ
のクロック周波数の成分が抽出された信号と上記第２の
電圧制御発振器が出力するクロックとの位相を比較する
位相比較器と；この位相比較器の出力信号の高周波成分
を除去するローパスフィルタと；を有し、上記第１の電
圧制御発振器の発振周波数制御端子と上記第２の電圧制
御発振器の発振周波数制御端子とが上記ローパスフィル
タの出力端子に接続されていることを特徴とする識別・
タイミング抽出回路。1. A first gating circuit including a delay circuit, an exclusive OR circuit, and a logical inversion circuit, and the first gating circuit.
A first voltage controlled oscillator whose oscillation is controlled by a first gating signal output from the first gating circuit, and a first voltage controlled oscillator for identifying burst input data based on a clock output from the first voltage controlled oscillator. When the rising edge of the burst input data is detected in the identification / timing extraction circuit which is composed of an identification circuit,
A second gating circuit that outputs a gating signal of; a second voltage controlled oscillator whose oscillation is controlled by the second gating signal; and a signal in which a component of the clock frequency of the burst input data is extracted. And a low-pass filter that removes high-frequency components of the output signal of the phase comparator; and a phase comparator that compares the phase with the clock output from the second voltage-controlled oscillator. An identification, characterized in that the oscillation frequency control terminal of the oscillator and the oscillation frequency control terminal of the second voltage controlled oscillator are connected to the output terminal of the low pass filter.
Timing extraction circuit.
回路とを具備する第１のゲーティング回路と、この第１
のゲーティング回路が出力する第１のゲーティング信号
によって発振が制御される第１の電圧制御発振器と、こ
の第１の電圧制御発振器が出力するクロックに基づいて
バースト入力データを識別する第１の識別回路とで構成
されている識別・タイミング抽出回路において、 上記バースト入力データの立ち上がりを検出すると第２
のゲーティング信号を出力する第２のゲーティング回路
と；上記第２のゲーティング信号によって発振が制御さ
れる第２の電圧制御発振器と；上記第２の電圧制御発振
器が出力するクロックに基づいて上記バースト入力デー
タを識別する第２の識別回路と；上記第１の識別回路が
出力した識別信号と上記第２の識別回路が出力した識別
信号とを比較する位相比較器と；この位相比較器の出力
信号の高周波成分を除去するローパスフィルタと；を有
し、上記第１の電圧制御発振器の発振周波数制御端子と
上記第２の電圧制御発振器の発振周波数制御端子とが上
記ローパスフィルタの出力端子に接続されていることを
特徴とする識別・タイミング抽出回路。2. A first gating circuit including a delay circuit, an exclusive OR circuit, and a logical inversion circuit, and the first gating circuit.
A first voltage controlled oscillator whose oscillation is controlled by a first gating signal output from the first gating circuit, and a first voltage controlled oscillator for identifying burst input data based on a clock output from the first voltage controlled oscillator. When the rising edge of the burst input data is detected in the identification / timing extraction circuit which is composed of an identification circuit,
A second gating circuit that outputs a gating signal of; a second voltage controlled oscillator whose oscillation is controlled by the second gating signal; and a clock that is output by the second voltage controlled oscillator. A second discrimination circuit for discriminating the burst input data; a phase comparator for comparing the discrimination signal outputted by the first discrimination circuit with the discrimination signal outputted by the second discrimination circuit; A low-pass filter for removing high-frequency components of the output signal of the first voltage-controlled oscillator, and an oscillation frequency control terminal of the second voltage-controlled oscillator and an oscillation frequency control terminal of the second voltage-controlled oscillator. An identification / timing extraction circuit characterized by being connected to.
相比較器の出力と上記ローパスフィルタとを接続するサ
ンプルホールドスイッチを有することを特徴とする識別
・タイミング抽出回路。3. The discrimination / timing extraction circuit according to claim 2, further comprising a sample hold switch that connects the output of the phase comparator and the low-pass filter only when the phase comparison is input to the phase comparator. .
Priority Applications (1)
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|---|---|---|---|
| JP18638395A JP3346445B2 (en) | 1995-06-29 | 1995-06-29 | Identification / timing extraction circuit |
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| JPH0918525A true JPH0918525A (en) | 1997-01-17 |
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ID=16187437
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100410555B1 (en) * | 2001-07-18 | 2003-12-18 | 삼성전자주식회사 | internal clock generating method for use in semiconductor memory device and circuit therefore |
| US7302026B2 (en) | 2002-09-10 | 2007-11-27 | Nec Corporation | Clock recovery circuit and electronic device using a clock recovery circuit |
| JP2009165109A (en) * | 2008-01-08 | 2009-07-23 | Hynix Semiconductor Inc | Semiconductor element, clock synchronizing circuit, and driving method of clock synchronizing circuit |
| JP2010268223A (en) * | 2009-05-14 | 2010-11-25 | Nippon Telegr & Teleph Corp <Ntt> | Clock data reproduction circuit |
| JP2010288255A (en) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Clock data reproducing circuit |
| JP2011155561A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JP2011155566A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JP2011155562A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JP2011155563A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JP2011155565A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Clock data recovery circuit |
| JP2014187561A (en) * | 2013-03-25 | 2014-10-02 | Fujitsu Ltd | Reception circuit and semiconductor integrated circuit |
| JP2015508262A (en) * | 2012-02-16 | 2015-03-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Resettable voltage controlled oscillator (VCO) for clock and data recovery (CDR) circuits, and related systems and methods |
| WO2017056855A1 (en) * | 2015-09-28 | 2017-04-06 | 株式会社デンソー | Receiver |
-
1995
- 1995-06-29 JP JP18638395A patent/JP3346445B2/en not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100410555B1 (en) * | 2001-07-18 | 2003-12-18 | 삼성전자주식회사 | internal clock generating method for use in semiconductor memory device and circuit therefore |
| US7302026B2 (en) | 2002-09-10 | 2007-11-27 | Nec Corporation | Clock recovery circuit and electronic device using a clock recovery circuit |
| JP2009165109A (en) * | 2008-01-08 | 2009-07-23 | Hynix Semiconductor Inc | Semiconductor element, clock synchronizing circuit, and driving method of clock synchronizing circuit |
| JP2010268223A (en) * | 2009-05-14 | 2010-11-25 | Nippon Telegr & Teleph Corp <Ntt> | Clock data reproduction circuit |
| JP2010288255A (en) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Clock data reproducing circuit |
| JP2011155566A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JP2011155561A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JP2011155562A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JP2011155563A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JP2011155565A (en) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Clock data recovery circuit |
| JP2015508262A (en) * | 2012-02-16 | 2015-03-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Resettable voltage controlled oscillator (VCO) for clock and data recovery (CDR) circuits, and related systems and methods |
| JP2014187561A (en) * | 2013-03-25 | 2014-10-02 | Fujitsu Ltd | Reception circuit and semiconductor integrated circuit |
| WO2017056855A1 (en) * | 2015-09-28 | 2017-04-06 | 株式会社デンソー | Receiver |
| JP2017069615A (en) * | 2015-09-28 | 2017-04-06 | 株式会社デンソー | Receiver |
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| Publication number | Publication date |
|---|---|
| JP3346445B2 (en) | 2002-11-18 |
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