JPH09181591A - Input buffer - Google Patents
Input bufferInfo
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- JPH09181591A JPH09181591A JP7318016A JP31801695A JPH09181591A JP H09181591 A JPH09181591 A JP H09181591A JP 7318016 A JP7318016 A JP 7318016A JP 31801695 A JP31801695 A JP 31801695A JP H09181591 A JPH09181591 A JP H09181591A
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Abstract
Description
【０００１】[0001]
【発明の分野】この発明は、電源電圧ＶＣＣのレベルに
依存して構成可能な入力バッファに関する。より特定的
にはこの発明は、約１．４−１．５ボルトのトリップレ
ベルを有する入力バッファに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input buffer that can be configured depending on the level of power supply voltage VCC. More specifically, the present invention relates to input buffers having trip levels of about 1.4-1.5 volts.
【０００２】[0002]
【関連技術の簡単な説明】今日、５．０ボルトの環境
（デスクトップコンピュータおよびワークステーショ
ン）および３．３ボルトのアプリケーション（ラップト
ップコンピュータ）で動作するように、ますます多くの
集積回路装置が必要になってきている。実現費用を減ら
すために、集積回路の設計者は、両方の動作環境に互換
性のある集積回路装置を設計することを試みている。Brief Description of Related Art Today, more and more integrated circuit devices are needed to operate in 5.0 volt environments (desktop computers and workstations) and 3.3 volt applications (laptop computers). Is becoming. To reduce implementation costs, integrated circuit designers are attempting to design integrated circuit devices that are compatible with both operating environments.
【０００３】ＴＴＬレベルバスに接続する入力バッファ
を設計する際、電源電圧レベルに依存して構成可能な入
力バッファ回路が必要となる。When designing an input buffer connected to a TTL level bus, an input buffer circuit which can be configured depending on the power supply voltage level is required.
【０００４】[0004]
【発明の概要】この発明は、ＴＴＬレベルバスと通信す
るように、Ｉ／Ｏバッファの一部として実現可能である
入力バッファのためのものである。この発明は、３．３
ボルトおよび５．０ボルトの環境で動作する。この発明
において、両方の入力バッファが接続されるＴＴＬレベ
ルバスのＴＴＬ論理「１」または「０」を正しく検出す
るために、２つの入力バッファ回路が利用される。各入
力バッファ回路の出力はマルチプレクサに接続される。
制御信号は、論理「１」または「０」であり、そのシス
テムが５．０ボルトまたは３．３ボルトで動作するかに
依存して、マルチプレクサの正しい入力を選択して有効
なＤＡＴＡＯＵＴとして出力される。SUMMARY OF THE INVENTION The present invention is for an input buffer that can be implemented as part of an I / O buffer to communicate with a TTL level bus. This invention is 3.3
Operates in volt and 5.0 volt environments. In the present invention, two input buffer circuits are utilized to correctly detect the TTL logic "1" or "0" of the TTL level bus to which both input buffers are connected. The output of each input buffer circuit is connected to the multiplexer.
The control signal is a logical "1" or "0" and selects the correct multiplexer input to be output as valid DATAOUT, depending on whether the system operates at 5.0 or 3.3 volts. It
【０００５】したがって、５．０ボルトのシステムであ
ることを制御信号が示すとき、５．０ボルトの電源電圧
に対して設定されたトリップポイントでＴＴＬレベルを
検出するように構成された入力回路の出力は、マルチプ
レクサから出力される。同様に、３．３ボルトの動作環
境では、制御信号は、３．３ボルトの動作システムに対
して設定されたトリップポイントで正しいＴＴＬレベル
を選択するように構成された入力バッファ回路からマル
チプレクサの出力を選択する。入力バッファ回路のトリ
ップレベルをダイナミックに修正しなくても、そのシス
テムが５．０ボルトまたは３．３ボルトで動作するかに
依存していずれかの入力バッファ回路の出力を選択する
ことにより、ほぼ１．４ボルト〜１．５ボルトのトリッ
プレベルが維持される。Therefore, when the control signal indicates a 5.0 volt system, an input circuit configured to detect a TTL level at a trip point set for a 5.0 volt power supply voltage. The output is output from the multiplexer. Similarly, in a 3.3 volt operating environment, the control signal is the output of the multiplexer from the input buffer circuit configured to select the correct TTL level at the trip point set for the 3.3 volt operating system. Select. Without dynamically modifying the trip level of the input buffer circuit, by selecting the output of either input buffer circuit depending on whether the system operates at 5.0 or 3.3 volts, A trip level of 1.4 volts to 1.5 volts is maintained.
【０００６】[0006]
【好ましい実施例の詳細な説明】図１において、この発
明の選択可能な入力バッファ１０が示されている。好ま
しい実施例において、入力バッファ１０は、音声処理の
集積回路装置のためのＩ／Ｏバッファの一部である。入
力バッファ１０は、ＴＴＬレベルバスに接続する集積回
路装置のために、どの入力バッファの入力部としても他
の態様で実現され得ることを理解すべきである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Referring to FIG. 1, a selectable input buffer 10 of the present invention is shown. In the preferred embodiment, input buffer 10 is part of an I / O buffer for an integrated circuit device for voice processing. It should be appreciated that the input buffer 10 may be otherwise implemented as the input of any input buffer for integrated circuit devices that connect to a TTL level bus.
【０００７】好ましい実施例において、入力信号ＢＵＳ
ＩＮ１２はＴＴＬレベルバスに接続される。入力１２は
バスの１本のビット線に接続される。別個の入力バッフ
ァ１０回路は、バスに各ビット線を接続するために利用
される。したがって、もし１６ビットのバスが利用され
るならば、１６個の入力バッファ１０回路が用いられ、
各バスビット線には別個の入力バッファ１０回路が接続
される。図１で示されるように、入力バッファ１０が１
本のビット線に接続されているので、この記述は入力バ
ッファ１０の動作だけを説明することになる。バスの他
のビット線に接続している他の入力バッファ１０回路の
動作は同一であり、ここでは省略する。In the preferred embodiment, the input signal BUS
IN12 is connected to the TTL level bus. The input 12 is connected to one bit line of the bus. A separate input buffer 10 circuit is utilized to connect each bit line to the bus. Therefore, if a 16-bit bus is used, 16 input buffer 10 circuits are used,
A separate input buffer 10 circuit is connected to each bus bit line. As shown in FIG. 1, the input buffer 10
Since it is connected to the bit lines of the book, this description will only describe the operation of the input buffer 10. The operation of the other input buffer 10 circuits connected to the other bit lines of the bus is the same and will not be repeated here.
【０００８】入力バッファ１０は、ＢＵＳＩＮ１２の電
圧レベルを識別して論理が「１」であるかまたは論理が
「０」であるかを決定しなければならない。０．８ボル
ト以下のすべての電圧は論理「０」として入力バッファ
１０により解釈され、２．０ボルト以上のものは論理
「１」と判断される。電源電圧ＶＣＣが５．０ボルトで
あるとき、入力回路１４は、論理が「１」であるかまた
は「０」であるかを検出するのに利用される。図１で示
されるように、入力回路１４は、シュミットトリガイン
バータ構成である。．２８* ＶＣＣでのトリップレベル
を有する単純なインバータのような他の入力回路構成が
利用され得ることを理解すべきである。The input buffer 10 must identify the voltage level of the BUSIN 12 to determine whether the logic is "1" or the logic is "0". All voltages below 0.8 volts are interpreted by the input buffer 10 as logic "0" and above 2.0 volts are considered logic "1". When the power supply voltage VCC is 5.0 volts, the input circuit 14 is used to detect whether the logic is "1" or "0". As shown in FIG. 1, the input circuit 14 has a Schmitt trigger inverter configuration. . It should be appreciated that other input circuitry may be utilized, such as a simple inverter with trip level at 28 * VCC.
【０００９】入力回路１４は、入力バッファ１０のトリ
ップレベルを約１．４ボルトに設定する。したがって、
ＢＵＳＩＮ入力１２に入る１．４ボルトより高いどんな
電圧も、論理「１」信号として入力回路１４の出力ノー
ド１８で入力回路１４により出力される。同様に、１．
４ボルト以下であると、入力回路１４により検出される
ＢＵＳＩＮ入力１２のどんな電圧も、入力回路１４の出
力ノード１８での論理「０」の出力となる。Input circuit 14 sets the trip level of input buffer 10 to about 1.4 volts. Therefore,
Any voltage greater than 1.4 volts entering BUSIN input 12 is output by input circuit 14 at output node 18 of input circuit 14 as a logic "1" signal. Similarly, 1.
Below 4 volts, any voltage on the BUSIN input 12 detected by the input circuit 14 will result in a logic "0" output at the output node 18 of the input circuit 14.
【００１０】しかしながら、３．３ボルトの動作システ
ムのためには入力回路１４は有効ではない。なぜなら電
源電圧が減少するために、約０．８４ボルトまでトリッ
プポイントが低くなるからである。そのようなトリップ
ポイントは、低すぎて論理「１」または「０」を正しく
検出できない。温度および集積回路プロセスの変動のた
めに、０．８ボルトまたはそれ以下の電圧が論理「１」
レベルの入力信号として間違って決定される危険があ
る。したがって、この場合入力回路１６が利用される。
なぜなら、これは３．３ボルトの動作環境でほぼ１．５
ボルトのトリップレベルを有するように設計されている
からである。入力回路１６は、ほぼＶＣＣ／２のトリッ
プポイントを有する反転入力バッファである。However, the input circuit 14 is not effective for 3.3 volt operating systems. Because the power supply voltage is reduced, the trip point is reduced to about 0.84 volts. Such trip points are too low to correctly detect a logical "1" or "0". A voltage of 0.8 Volts or less is a logic "1" due to temperature and integrated circuit process variations
There is a risk of being incorrectly determined as the level input signal. Therefore, in this case, the input circuit 16 is used.
Because this is about 1.5 at 3.3 volt operating environment
This is because it is designed to have a bolt trip level. The input circuit 16 is an inverting input buffer having a trip point of approximately VCC / 2.
【００１１】ＶＣＣ＝３．３ボルトのときに入力回路１
６を用いて、ＢＵＳＩＮ入力１２の電圧レベルが１．５
ボルトまたはそれ以上であればいつでも、論理「１」
は、入力回路１６の出力ノード２０で出力される。同様
に、ＢＵＳＩＮ入力１２の１．５ボルト以下の電圧レベ
ルでは、入力回路１６は入力回路１６の出力ノード２０
で論理「０」レベルを出力するようになる。Input circuit 1 when VCC = 3.3 volts
6, the BUSIN input 12 voltage level is 1.5
Logical "1" whenever bolts or higher
Is output at the output node 20 of the input circuit 16. Similarly, at a voltage level of BUSIN input 12 of less than 1.5 volts, input circuit 16 will output node 20 of input circuit 16 at the output node 20.
Will output a logic "0" level.
【００１２】制御信号ＡＶＣＣＩＳ５は、マルチプレク
サ２２の出力を制御するために用いられる。マルチプレ
クサ２２への入力２４は、入力回路１４の出力である。
マルチプレクサ２２の入力２６は、入力回路１６の出力
に接続されている。図１で示されるように、入力回路１
４および１６は、両方ＢＵＳＩＮ入力１２に接続されて
いる。制御信号ＡＶＣＣＩＳ５はマルチプレクサ２２を
制御し、ＡＶＣＣＩＳ５の論理「１」で５．０ボルトで
動作するとき、マルチプレクサ２２は入力２４を選択
し、これは入力回路１４からの出力信号であり、これ
は、次いで出力ノード２８にＤＡＴＡＯＵＴ信号として
与えられる。制御信号ＡＶＣＣＩＳ５の論理「０」で
３．３ボルトで動作するとき、マルチプレクサ２２の入
力２６が選択され、これは入力回路１６からの出力信号
である。The control signal AVCCIS5 is used to control the output of the multiplexer 22. The input 24 to the multiplexer 22 is the output of the input circuit 14.
The input 26 of the multiplexer 22 is connected to the output of the input circuit 16. As shown in FIG. 1, the input circuit 1
Both 4 and 16 are connected to the BUSIN input 12. The control signal AVCCIS5 controls the multiplexer 22, and when operating at 5.0 volts with the logic "1" of AVCCIS5, the multiplexer 22 selects the input 24, which is the output signal from the input circuit 14, which is Then, it is applied to output node 28 as a DATAOUT signal. When operating at 3.3 volts with a logic "0" on the control signal AVCCIS5, the input 26 of the multiplexer 22 is selected, which is the output signal from the input circuit 16.
【００１３】２つの入力回路１４および１６を有するこ
とにより、かつ制御信号ＡＶＣＣＩＳ５を用いてＶＣＣ
が５．０ボルトまたは３．３ボルトであるかに依存して
いずれかの出力を選択することにより、電源電圧にかか
わらず、入力バッファ１０のためのトリップレベルは約
１．４〜１．５ボルトに維持される。したがって、電源
電圧が変わるのに応じて変化するトリップレベルの割合
を維持することは難しくなくなる。By having two input circuits 14 and 16 and using the control signal AVCCIS5, a VCC
By selecting either output depending on whether V is 5.0 Volts or 3.3 Volts, the trip level for input buffer 10 is approximately 1.4 to 1.5 regardless of the power supply voltage. Maintained in bolts. Therefore, it is not difficult to maintain the rate of the trip level that changes as the power supply voltage changes.
【００１４】それゆえ、この発明は目的を実行し、かつ
ここで述べた目的および利点とこの開示から明らかにさ
れた他の目的および利点を達成するように適用される。
この発明の好ましい実施例は開示の目的のために説明さ
れたが、ここで説明されたそれらの実施例の多くの変化
および修正は、当業者には容易に明らかになり、この発
明の精神および前掲の請求項の範囲内に含まれる。Accordingly, the present invention is adapted to carry out the objects and attain the ends and advantages mentioned herein, as well as other ends and advantages apparent from this disclosure.
While the preferred embodiments of the invention have been described for purposes of disclosure, many variations and modifications of those embodiments described herein will be readily apparent to those skilled in the art and may be found in the spirit of the invention. Included within the scope of the claims set forth above.
【図１】この発明の構成可能な入力バッファ回路を示す
概略図である。FIG. 1 is a schematic diagram showing a configurable input buffer circuit of the present invention.
１４ 第１の入力バッファ回路 １６ 第２の入力バッファ回路 ２４ 第１の入力 ２６ 第２の入力 ２２ マルチプレクサ ５ 制御信号ＡＶＣＣＩＳ １０ 入力バッファ 14 first input buffer circuit 16 second input buffer circuit 24 first input 26 second input 22 multiplexer 5 control signal AVCCIS 10 input buffer
Claims (6)
入力および出力を含む第１の入力バッファ回路と、 前記ＴＴＬレベルバス線に接続された入力および出力を
含む第２の入力バッファ回路と、 前記第１の入力バッファ回路の前記出力に接続された第
１の入力と、前記第２の入力バッファ回路の前記出力に
接続された第２の入力と、マルチプレクサへ入力される
制御信号の論理レベルにより制御される出力とを含む前
記マルチプレクサとを含み、前記制御信号の論理レベル
は、５．０ボルトまたは３．３ボルトの電源電圧に対応
する、入力バッファ。1. A first input buffer circuit including an input and an output connected to a TTL level bus bit line; a second input buffer circuit including an input and an output connected to the TTL level bus line; A first input connected to the output of the first input buffer circuit, a second input connected to the output of the second input buffer circuit, and a logic level of a control signal input to the multiplexer. An input buffer, the logic level of the control signal corresponding to a power supply voltage of 5.0 volts or 3.3 volts.
０ボルトの電源電圧のとき論理「１」であり、３．３ボ
ルトの電源電圧のとき論理「０」である、請求項１に記
載の入力バッファ。2. The logic level of the control signal is 5.
2. The input buffer of claim 1, which is a logic "1" for a power supply voltage of 0 volts and a logic "0" for a power supply voltage of 3.3 volts.
ボルトの電源電圧のとき約１．４ボルトのトリップレベ
ルを有し、前記第２の入力バッファ回路は、３．３ボル
トの電源電圧のとき約１．５ボルトのトリップレベルを
有する、請求項１に記載の入力バッファ。3. The first input buffer circuit comprises 5.0
2. A trip level of about 1.4 volts at a volt supply voltage and a second input buffer circuit having a trip level of about 1.5 volts at a 3.3 volt supply voltage. Input buffer described in.
ットトリガインバータ回路を含む、請求項１に記載の入
力バッファ。4. The input buffer according to claim 1, wherein the first input buffer circuit includes a Schmitt trigger inverter circuit.
タ回路である、請求項１に記載の入力バッファ。5. The input buffer according to claim 1, wherein the second input buffer circuit is an inverter circuit.
入力およびＴＴＬレベルの出力を含むシュミットトリガ
インバータ入力バッファ回路と、 ＴＴＬレベルバスビット線に接続された入力および出力
を含むインバータ回路入力バッファと、 前記シュミットトリガインバータ入力バッファ回路の出
力の前記出力に接続された第１の入力と前記インバータ
回路入力バッファの前記出力に接続された第２の入力と
を含むマルチプレクサとを含み、ＶＣＣが約５．０ボル
トのとき、制御信号は前記マルチプレクサから出力され
る前記マルチプレクサの第１の入力を選択し、ＶＣＣが
約３．３ボルトのとき、前記制御信号は前記マルチプレ
クサから出力される前記マルチプレクサの第２の入力を
選択する、構成可能な入力バッファ。6. A Schmitt trigger inverter input buffer circuit including an input connected to a TTL level bus bit line and an output of a TTL level, and an inverter circuit input buffer including an input and an output connected to a TTL level bus bit line. A Schmitt trigger inverter input buffer circuit having a first input connected to the output and a multiplexer having a second input connected to the output of the inverter circuit input buffer, and a VCC of about 5. When at 0 volts, the control signal selects the first input of the multiplexer output from the multiplexer, and when VCC is about 3.3 volts, the control signal is at the second input of the multiplexer output from the multiplexer. A configurable input buffer that selects the input of the.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318016A JPH09181591A (en) | 1995-12-06 | 1995-12-06 | Input buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318016A JPH09181591A (en) | 1995-12-06 | 1995-12-06 | Input buffer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181591A true JPH09181591A (en) | 1997-07-11 |
Family
ID=18094556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318016A Withdrawn JPH09181591A (en) | 1995-12-06 | 1995-12-06 | Input buffer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181591A (en) |
-
1995
- 1995-12-06 JP JP7318016A patent/JPH09181591A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |