JPH09181580A - Delay circuit - Google Patents
Delay circuitInfo
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- JPH09181580A JPH09181580A JP7350968A JP35096895A JPH09181580A JP H09181580 A JPH09181580 A JP H09181580A JP 7350968 A JP7350968 A JP 7350968A JP 35096895 A JP35096895 A JP 35096895A JP H09181580 A JPH09181580 A JP H09181580A
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- circuit
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多数のゲートで構
成される大規模集積回路において、それらのゲートによ
るタイミング補正の遅延回路を構成する場合に、低消費
電力化する遅延回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay circuit for reducing power consumption when a delay circuit for timing correction is formed by a large scale integrated circuit having a large number of gates.
【０００２】[0002]
【従来の技術】最近では、ＣＭＯＳまたはＢｉＣＭＯＳ
等の大規模集積回路のゲートを用いて遅延回路の設計が
おこなわれている。しかしこれらのゲート素子はプロセ
ス上のばらつきや温度に対する変動が大きい。そのため
遅延時間にばらつきがあるゲートを用いて、タイミング
補正するための遅延回路を構成する場合、自分自身のば
らつきを補正する為に、全体として大きな遅延量をもつ
遅延回路となる。2. Description of the Related Art Recently, CMOS or BiCMOS is used.
A delay circuit is designed using the gate of a large-scale integrated circuit such as. However, these gate elements have large process variations and large variations with temperature. Therefore, when a delay circuit for timing correction is configured by using a gate having a variation in delay time, the delay circuit as a whole has a large delay amount in order to correct its own variation.
【０００３】例えばこれらのＣＭＯＳまたはＢｉＣＭＯ
Ｓ等の素子のばらつきは、標準ゲートの遅延時間を１と
した場合に、その遅延時間のばらつきは０．６〜１．８
にもなる。従って、その遅延時間のばらつきを考慮し
て、必要な遅延時間が得られるように最小の遅延時間で
遅延回路を構成すると、全体の回路は膨大になってしま
う。For example, these CMOS or BiCMO
The variation of elements such as S is 0.6 to 1.8 when the delay time of the standard gate is set to 1.
Also. Therefore, if the delay circuit is configured with the minimum delay time so as to obtain the required delay time in consideration of the variation in the delay time, the whole circuit becomes huge.
【０００４】一方、ＣＭＯＳ等はパルスが通過したとき
にのみ電流が流れて発熱し、この発熱によりゲートの伝
搬時間が変化するために、熱的な平衡手段がとられてい
る。On the other hand, in CMOS and the like, a current flows only when a pulse passes and heat is generated, and the heat generation changes the propagation time of the gate, so that a thermal balance means is taken.
【０００５】まず、従来技術における周期的なパルスの
遅延回路の熱平衡手段の例について、図３とそのタイミ
ングチャートの図４とを参照して説明する。従来の遅延
回路の構成は、図３の（ａ）に示すように、パルス入力
の一方をアンドゲート２０ａの一端に与え、他方を遅延
ゲート１０ａ〜１０ｎに与える。First, an example of thermal balancing means of a periodic pulse delay circuit in the prior art will be described with reference to FIG. 3 and FIG. 4 of its timing chart. In the configuration of the conventional delay circuit, as shown in FIG. 3A, one of the pulse inputs is applied to one end of the AND gate 20a and the other is applied to the delay gates 10a to 10n.
【０００６】そして、遅延ゲート１０ａ〜１０ｎを通過
したパルスはアンドゲート２０ｂの一端に与える。アン
ドゲート２０ａとアンドゲート２０ｂの他端には、反転
出力が得られるフリップフロップ４０の出力を与えて、
アンドゲート２０ａとアンドゲート２０ｂのゲートの開
閉の選択をおこなう。アンドゲート２０ａとアンドゲー
ト２０ｂの出力はオアゲート３０でオアされた後パルス
を出力している。The pulse passing through the delay gates 10a to 10n is given to one end of the AND gate 20b. To the other ends of the AND gate 20a and the AND gate 20b, the output of the flip-flop 40 that obtains the inverted output is given,
Selection of opening and closing of the gates of the AND gate 20a and the AND gate 20b is performed. The outputs of the AND gates 20a and 20b are ORed by the OR gate 30 and then output a pulse.
【０００７】そして、図４に示すように、フリップフロ
ップ４０の出力を切り換えることにより、出力されるパ
ルス信号に遅延時間Ｔｐｄを付与するかしないかを選択
できることになる。Then, as shown in FIG. 4, by switching the output of the flip-flop 40, it is possible to select whether to add the delay time Tpd to the output pulse signal.
【０００８】従って、出力パルスは遅延ゲート１０ａ〜
１０ｎを経由させる場合も経由させない場合も、つねに
遅延ゲート１０ａ〜１０ｎを通過して発熱動作して遅延
時間選択切り換えによる発熱変動がないようにしてい
る。Therefore, the output pulse is delayed by the delay gates 10a ...
10n or not, the heat is always passed through the delay gates 10a to 10n so that heat generation does not change due to delay time selection switching.
【０００９】ところで、遅延時間は、遅延ゲート１０ａ
〜１０ｎの数を任意に構成することで所望の遅延時間が
えられる。また、図３の（ｂ）に示すように、この遅延
回路を複数個シリーズに接続して、各遅延回路を切り換
えることによりタイミング補正や遅延時間が変化できる
各種遅延回路を実現している。By the way, the delay time depends on the delay gate 10a.
A desired delay time can be obtained by arbitrarily configuring the number of 10n. Further, as shown in FIG. 3B, a plurality of delay circuits are connected in series and each delay circuit is switched to realize various delay circuits capable of timing correction and delay time change.
【００１０】[0010]
【発明が解決しようとする課題】上記説明のように、従
来の方式による遅延時間の回路構成はパルス入力により
常時発熱をともなうため、電力を消費することになり好
ましくない。As described above, the circuit configuration of the delay time according to the conventional system is not preferable because it consumes electric power because it constantly generates heat due to pulse input.
【００１１】そこで、本発明は、こうした問題に鑑みな
されたもので、大規模集積回路において、システムに組
み込んだときに個々の遅延回路ごとに未使用であるか否
かを検出して、未使用の遅延ゲートに対して入力パルス
が通過しないようにして発熱の低減をした遅延回路を提
供することである。Therefore, the present invention has been made in view of these problems, and in a large-scale integrated circuit, when each delay circuit is incorporated into a system, it is detected whether it is unused or not, and the unused circuit is not used. The purpose of the present invention is to provide a delay circuit in which heat is reduced by preventing an input pulse from passing through the delay gate.
【００１２】[0012]
【課題を解決する為の手段】前記目的を達成するため、
遅延素子を切り換えて遅延時間が変えられる遅延回路に
おいて、遅延ゲート１０ａ〜１０ｎの前に制御信号によ
り開閉できるアンドゲート２０ｃを設ける。前記遅延ゲ
ート１０ａ〜１０ｎを使用しない場合にアンドゲート２
０ｃを閉じてパルスが通過しないように阻止することを
特徴とした遅延回路を提供する。In order to achieve the above object,
In the delay circuit in which the delay time can be changed by switching the delay elements, an AND gate 20c that can be opened / closed by a control signal is provided before the delay gates 10a to 10n. AND gate 2 when the delay gates 10a to 10n are not used
There is provided a delay circuit characterized by closing 0c to prevent a pulse from passing through.
【００１３】また、前記目的を達成するため、本発明で
は、遅延素子を切り換えて遅延時間を変えられる集積回
路において、遅延素子を使用しない場合に、発熱部を制
御信号により発熱を阻止できることを特徴とした遅延回
路を提供する。Further, in order to achieve the above-mentioned object, the present invention is characterized in that, in an integrated circuit in which delay elements can be switched to change the delay time, when the delay elements are not used, the heat generating section can prevent heat generation by a control signal. And a delay circuit.
【００１４】[0014]
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described in the following examples.
【００１５】[0015]
【実施例】まず、本発明の遅延回路の実施例について、
図１と、そのタイミングチャートの図２とを参照して説
明する。本発明の遅延回路の構成は、図１（ａ）に示す
遅延回路を、図１（ｂ）に示すように多数段直列構成し
ている。図１の（ａ）に示すように、パルス入力の一方
をアンドゲート２０ａの一端に与え、他方をアンドゲー
ト２０ｃの一端に与える。First, an embodiment of the delay circuit of the present invention will be described.
Description will be made with reference to FIG. 1 and FIG. 2 of the timing chart. As for the configuration of the delay circuit of the present invention, the delay circuit shown in FIG. 1 (a) is configured in multiple stages in series as shown in FIG. 1 (b). As shown in FIG. 1A, one of the pulse inputs is applied to one end of the AND gate 20a and the other is applied to one end of the AND gate 20c.
【００１６】アンドゲート２０ｃの他端は入力パルスを
遅延させる場合の開閉をおこなう不図示の外部の制御信
号に接続されて制御するものとする。本遅延回路を使用
する場合は、アンドゲート２０ｃの他端をＨＩＧＨにし
て遅延ゲート１０ａ〜１０ｎを従来通り入力パルスを通
過させる。使用しない場合は、アンドゲート２０ｃの他
端をＬＯＷにして入力パルスを遅延ゲート１０ａ〜１０
ｎに通過させない。The other end of the AND gate 20c is connected to and controlled by an external control signal (not shown) that opens and closes when the input pulse is delayed. When the present delay circuit is used, the other end of the AND gate 20c is set to HIGH, and the delay gates 10a to 10n pass the input pulse as usual. When not used, the other end of the AND gate 20c is set to LOW to input the input pulse to the delay gates 10a-10.
Do not let n pass.
【００１７】次に、遅延ゲート１０ａ〜１０ｎを通過し
たパルスはアンドゲート２０ｂの一端に与える。アンド
ゲート２０ａとアンドゲート２０ｂの他端には、反転出
力が得られるフリップフロップの出力を接続して、アン
ドゲート２０ａとアンドゲート２０ｂのゲートの開閉の
選択をおこなう。アンドゲート２０ａとアンドゲート２
０ｂの出力はオアゲート３０の両端の入力に接続されて
パルスを出力している。Next, the pulse passing through the delay gates 10a to 10n is applied to one end of the AND gate 20b. The other end of the AND gate 20a and the AND gate 20b is connected to the output of a flip-flop that obtains an inverted output, and the gates of the AND gate 20a and the AND gate 20b are selected to be opened or closed. AND gate 20a and AND gate 2
The output of 0b is connected to the inputs of both ends of the OR gate 30 and outputs a pulse.
【００１８】そして、図２に示すように、フリップフロ
ップ４０の出力を切り換えることにより、アンドゲート
２０ａとアンドゲート２０ｂとからの出力されるパルス
の時間差がこの遅延回路における遅延時間Ｔｐｄとな
る。Then, as shown in FIG. 2, by switching the output of the flip-flop 40, the time difference between the pulses output from the AND gate 20a and the AND gate 20b becomes the delay time Tpd in this delay circuit.
【００１９】ところで、図１の（ｂ）に示すように、遅
延回路を多数有するゲートアレイを実際にシステムに組
み込んだとき、実際にどれだけの遅延量が必要かが判明
する。その遅延量はシステムに存在する独立した系ごと
でまちまちである。そのため、システムにそのゲートア
レイを組み込んだとき、タイミングの初期化を行う際
に、遅延回路として必要な遅延量を測定することによっ
て使用されない遅延回路をさがす。By the way, as shown in FIG. 1B, when a gate array having a large number of delay circuits is actually incorporated in a system, it becomes clear how much delay is actually required. The amount of delay varies depending on the independent system existing in the system. Therefore, when the gate array is incorporated into the system, a delay circuit that is not used is sought by measuring the amount of delay required as a delay circuit when initializing the timing.
【００２０】そして、本発明においては、使用されてい
ない遅延回路が判明した場合、図１の（ｂ）において、
その回路のアンドゲート２０Ｃの入力ＢをＬＯＷレベル
となるように設定し、パルス入力を出力されないように
止めてしまう。従って、遅延ゲート１０ａ〜１０ｎをパ
ルスが通過しないので、この遅延ゲート１０ａ〜１０ｎ
とアンドゲート２０ｂでの発熱はしなくなる。In the present invention, when an unused delay circuit is found, in FIG. 1 (b),
The input B of the AND gate 20C of the circuit is set to the LOW level, and the pulse input is stopped so as not to be output. Therefore, since the pulse does not pass through the delay gates 10a to 10n, the delay gates 10a to 10n
Then, the AND gate 20b does not generate heat.
【００２１】上記実施例では、２経路をフリップフロッ
プ４０で選択する例で説明していたが、複数のｎ経路を
選択する場合でも同様の手法で実現可能である。In the above embodiment, the example in which the two paths are selected by the flip-flop 40 has been described, but the same method can be realized when a plurality of n paths are selected.
【００２２】[0022]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載する効果を奏する。Since the present invention is configured as described above, it has the following effects.
【００２３】システムに組み込んだときに未使用となる
遅延ゲートと付随回路のゲートに入力パルスが通過しな
いようにして発熱停止した遅延回路とするので、システ
ム全体の発熱量が抑えられシステムの電力消費を低減す
ることができる。Since the delay circuit in which the input pulse does not pass through the delay gate and the gate of the associated circuit which are unused when incorporated in the system is used to stop the heat generation, the heat generation amount of the entire system is suppressed and the power consumption of the system is reduced. Can be reduced.
【００２４】[0024]
【図１】（ａ）本発明の１段の遅延回路の回路図であ
る。 （ｂ）本発明の多段の遅延回路のブロック図である。FIG. 1A is a circuit diagram of a one-stage delay circuit of the present invention. (B) A block diagram of a multi-stage delay circuit of the present invention.
【図２】本発明の１段の遅延回路のタイミングチャート
である。FIG. 2 is a timing chart of the one-stage delay circuit of the present invention.
【図３】（ａ）従来の１段の遅延回路の回路図である。 （ｂ）従来の多段の遅延回路のブロック図である。FIG. 3A is a circuit diagram of a conventional one-stage delay circuit. (B) is a block diagram of a conventional multi-stage delay circuit.
【図４】従来の１段の遅延回路のタイミングチャートで
ある。FIG. 4 is a timing chart of a conventional one-stage delay circuit.
１０ａ、１０ｎ 遅延ゲート ２０ａ、２０ｂ、２０ｃ アンドゲート ３０ オアゲート ４０ フリップフロップ 10a, 10n Delay gate 20a, 20b, 20c AND gate 30 OR gate 40 Flip-flop
Claims (2)
れる少なくとも１つの遅延回路において、 パルス入力を受けて遅延ゲート（１０ａ〜１０ｎ）の前
にパルス入力を禁止または通過させるアンドゲート（２
０ｃ）を設け、 前記遅延ゲート（１０ａ〜１０ｎ）を使用しない場合に
アンドゲート（２０ｃ）でパルスが通過しないように禁
止する、 ことを特徴とした遅延回路。1. At least one delay circuit capable of changing a delay time by switching a plurality of paths, and an AND gate (2) which receives a pulse input and which prohibits or passes the pulse input before the delay gates (10a to 10n).
0c) is provided, and when the delay gates (10a to 10n) are not used, the AND gate (20c) prohibits a pulse from passing through the delay circuit.
れる集積回路において、 遅延回路を使用しない場合に、発熱部の発熱を制御信号
により阻止できることを特徴とした遅延回路。2. An integrated circuit capable of changing a delay time by switching a delay element, wherein when the delay circuit is not used, heat generation of a heat generating portion can be blocked by a control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350968A JPH09181580A (en) | 1995-12-25 | 1995-12-25 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350968A JPH09181580A (en) | 1995-12-25 | 1995-12-25 | Delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181580A true JPH09181580A (en) | 1997-07-11 |
Family
ID=18414145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7350968A Pending JPH09181580A (en) | 1995-12-25 | 1995-12-25 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181580A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169435B1 (en) | 1998-03-03 | 2001-01-02 | Nec Corporation | Semiconductor integrated circuit device with built-in timing regulator for output signals |
| US6246274B1 (en) | 1998-03-12 | 2001-06-12 | Nec Corporation | Semiconductor device capable of trimming minimum delay time and maximum delay time of an output signal |
| DE19916903C2 (en) * | 1998-04-16 | 2001-09-13 | Nec Corp | Semiconductor device, method, computer readable medium and computer program for setting the delay time |
-
1995
- 1995-12-25 JP JP7350968A patent/JPH09181580A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169435B1 (en) | 1998-03-03 | 2001-01-02 | Nec Corporation | Semiconductor integrated circuit device with built-in timing regulator for output signals |
| US6246274B1 (en) | 1998-03-12 | 2001-06-12 | Nec Corporation | Semiconductor device capable of trimming minimum delay time and maximum delay time of an output signal |
| DE19916903C2 (en) * | 1998-04-16 | 2001-09-13 | Nec Corp | Semiconductor device, method, computer readable medium and computer program for setting the delay time |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030325 |