JPH09181574A - Oscillation circuit - Google Patents
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- JPH09181574A JPH09181574A JP7336964A JP33696495A JPH09181574A JP H09181574 A JPH09181574 A JP H09181574A JP 7336964 A JP7336964 A JP 7336964A JP 33696495 A JP33696495 A JP 33696495A JP H09181574 A JPH09181574 A JP H09181574A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
形成される発振回路に係り、特にＣＭＯＳ（相補性絶縁
ゲート型）型のインバータ回路を用いた発振回路に関す
るもので、例えばマイクロコントローラに使用されるも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillator circuit formed in a semiconductor integrated circuit, and more particularly to an oscillator circuit using a CMOS (complementary insulated gate type) inverter circuit, which is used in, for example, a microcontroller. It is what is done.
【０００２】[0002]
【従来の技術】図８は、ＬＳＩ８０の内部に形成された
ＣＭＯＳインバータ回路を用いた発振回路およびＬＳＩ
外部に接続された発振用部品の従来例を示している。図
８において、ＬＳＩ内部には、発振用の第１のＣＭＯＳ
インバータ回路８１、波形整形用の第２のＣＭＯＳイン
バータ回路８２および第３のインバータ回路８３、発振
検出回路２０が形成されている。2. Description of the Related Art FIG. 8 shows an oscillator circuit and an LSI using a CMOS inverter circuit formed inside an LSI 80.
A conventional example of an oscillation component connected to the outside is shown. In FIG. 8, the first CMOS for oscillation is provided inside the LSI.
An inverter circuit 81, a second CMOS inverter circuit 82 for waveform shaping, a third inverter circuit 83, and an oscillation detection circuit 20 are formed.
【０００３】上記発振用の第１のＣＭＯＳインバータ回
路８１の入力端および出力端は一対の発振素子接続端子
１０１、１０２に接続されており、上記第１のＣＭＯＳ
インバータ回路８１の次段に前記第２のＣＭＯＳインバ
ータ回路８２および第３のインバータ回路８３がそれぞ
れ接続されている。The input terminal and the output terminal of the first CMOS inverter circuit 81 for oscillation are connected to a pair of oscillation element connection terminals 101 and 102, and the first CMOS
The second CMOS inverter circuit 82 and the third inverter circuit 83 are connected to the next stage of the inverter circuit 81, respectively.
【０００４】なお、上記各インバータ回路は、それぞれ
の入力閾値電圧が上記各回路の動作電源電圧ＶDDの１／
２である。前記発振検出回路２０は、前記第２のＣＭＯ
Ｓインバータ回路８２の次段に接続され、リセット信号
ＲＥＳＥＴにより初期化され、発振検出出力信号ＸＯＵ
Ｔが取り出されるものであり、例えば計数回路２０が使
用されている。The input threshold voltage of each inverter circuit is 1 / the operating power supply voltage VDD of each circuit.
2. The oscillation detection circuit 20 includes the second CMO.
It is connected to the next stage of the S inverter circuit 82, is initialized by the reset signal RESET, and outputs the oscillation detection output signal XOU.
T is taken out and, for example, the counting circuit 20 is used.
【０００５】上記計数回路２０は、前記波形整形用の第
２のインバータ回路１２の次段に例えばＤ型フリップフ
ロップ回路Ｆ／Ｆが三段接続されてなり、各フリップフ
ロップ回路Ｆ／Ｆのリセット入力端Ｒには必要に応じて
リセット入力端子１０３からリセット信号ＲＥＳＥＴが
印加され、最終段のフリップフロップ回路Ｆ／Ｆのデー
タ入力端Ｄには電源電圧ＶDDが与えられており、そのセ
ット出力端Ｑから出力する発振検出出力信号ＸＯＵＴが
検出出力端子１０４に取り出される。In the counting circuit 20, for example, a D-type flip-flop circuit F / F is connected in three stages to the next stage of the waveform shaping second inverter circuit 12, and each flip-flop circuit F / F is reset. A reset signal RESET is applied to the input terminal R from the reset input terminal 103 as needed, and the power supply voltage VDD is applied to the data input terminal D of the final stage flip-flop circuit F / F. The oscillation detection output signal XOUT output from Q is taken out to the detection output terminal 104.
【０００６】一方、ＬＳＩ外部では、前記一対の発振素
子接続端子１０１、１０２の間にそれぞれ発振素子（例
えば水晶振動子）１０５および帰還抵抗１０６が接続さ
れ、上記一対の発振素子接続端子１０１、１０２と接地
電位ＧＮＤとの間にそれぞれ容量１０７、１０８が接続
されている。On the other hand, outside the LSI, an oscillating element (for example, a crystal oscillator) 105 and a feedback resistor 106 are connected between the pair of oscillating element connecting terminals 101 and 102, respectively, and the pair of oscillating element connecting terminals 101 and 102 are connected. Capacitors 107 and 108 are respectively connected between and and the ground potential GND.
【０００７】図９は、図８中の波形整形用の第２のイン
バータ回路８２の入出力（ＶＩＮ−ＶＯＵＴ）伝達特性
を示しており、図１０は、図８の発振回路の発振動作開
始時のタイミング波形例を示している。FIG. 9 shows the input / output (VIN-VOUT) transfer characteristic of the second inverter circuit 82 for waveform shaping in FIG. 8, and FIG. 10 shows the oscillation operation of the oscillator circuit of FIG. 7 shows an example of the timing waveform of the.
【０００８】次に、図９および図１０を参照しながら、
図８の構成の発振回路の動作について説明する。まず、
電源電圧ＶDDが“Ｈ”レベルに立ち上がると、発振回路
は発振動作を開始する。この時、発振用の第１のインバ
ータ回路８１は、発振波形を発生させるまでの間は、そ
の出力端の電位ＸＯはＶDD／２付近でふらつき、その
後、発振波形を発生させる。Next, referring to FIGS. 9 and 10,
The operation of the oscillator circuit configured as shown in FIG. 8 will be described. First,
When the power supply voltage VDD rises to the "H" level, the oscillation circuit starts the oscillation operation. At this time, the first inverter circuit 81 for oscillation fluctuates in the vicinity of VDD / 2 at the potential XO at the output terminal until the oscillation waveform is generated, and then generates the oscillation waveform.
【０００９】一方、電源電圧ＶDDが“Ｈ”レベルに立ち
上がった直後、リセット信号ＲＥＳＥＴが“Ｌ”レベル
になることによって、計数回路２０がリセットされ、そ
の発振検出出力信号ＸＯＵＴが“Ｌ”レベルになる。On the other hand, immediately after the power supply voltage VDD rises to the "H" level, the reset signal RESET goes to the "L" level, whereby the counting circuit 20 is reset and the oscillation detection output signal XOUT thereof goes to the "L" level. Become.
【００１０】そして、リセット信号ＲＥＳＥＴが解除さ
れた後、波形整形用の第２のインバータ回路８２の出力
信号ＸＯＢが計数回路初段のフリップフロップ回路Ｆ／
Ｆのクロック入力端ＣＫに入力すると、所望のタイミン
グで、計数回路２０の発振検出出力信号ＸＯＵＴが
“Ｈ”レベルになる。これにより、発振回路が発振動作
状態であることを検出することが可能になる。After the reset signal RESET is released, the output signal XOB of the waveform shaping second inverter circuit 82 is changed to the flip-flop circuit F / at the first stage of the counting circuit.
When input to the clock input terminal CK of F, the oscillation detection output signal XOUT of the counting circuit 20 becomes "H" level at a desired timing. This makes it possible to detect that the oscillation circuit is in the oscillation operation state.
【００１１】ところで、前記したような発振回路が正常
な発振動作状態であるか否かを検出するために、発振検
出出力信号ＸＯＵＴが“Ｌ”レベルから“Ｈ”レベルに
変化したか否かを検出する際に、次に述べるような問題
がある。By the way, in order to detect whether or not the above-mentioned oscillation circuit is in a normal oscillation operation state, it is determined whether or not the oscillation detection output signal XOUT has changed from "L" level to "H" level. There are the following problems in detection.
【００１２】即ち、波形整形用の第２のインバータ回路
８２の入出力伝達特性は、図９に示したように入力閾値
電圧がＶDD／２であり、図１０中のタイミング波形に示
すように発振用の第１のインバータ回路８１が発振波形
を発生させるまでは、その出力端の電位ＸＯがＶDD／２
付近でふらつくので、第２のインバータ回路８２が誤動
作する。That is, the input / output transfer characteristic of the second inverter circuit 82 for waveform shaping is such that the input threshold voltage is VDD / 2 as shown in FIG. 9 and oscillation occurs as shown by the timing waveform in FIG. Until the first inverter circuit 81 for use generates an oscillating waveform, the potential XO at the output terminal is VDD / 2.
The second inverter circuit 82 malfunctions because it fluctuates in the vicinity.
【００１３】この誤動作の期間に、第２のインバータ回
路８２の出力波形に基づいて計数回路２０の発振検出出
力信号ＸＯＵＴが“Ｈ”レベルになり、恰も正常な発振
動作状態であると検出してしまう。このことは、発振検
出出力信号ＸＯＵＴに基づいて発振回路の発振開始時間
を評価する場合に精度が劣化するという問題がある。During this malfunction period, the oscillation detection output signal XOUT of the counting circuit 20 becomes "H" level based on the output waveform of the second inverter circuit 82, and it is detected that the oscillation operation state is normal. I will end up. This causes a problem that the accuracy deteriorates when the oscillation start time of the oscillation circuit is evaluated based on the oscillation detection output signal XOUT.
【００１４】また、通常はＬＳＩの消費電流を少なくさ
せるために、発振用の第１のインバータ回路８１の使用
トランジスタのサイズを小さく設計するので第１のイン
バータ回路８１の駆動能力が小さくなってしまう。これ
に伴い、発振回路が発振開始するまでの時間が長くなる
（発振開始時間特性が悪くなる）という問題がある。Further, in order to reduce the current consumption of the LSI, usually, the size of the transistor used in the first inverter circuit 81 for oscillation is designed to be small, so that the driving capability of the first inverter circuit 81 becomes small. . Along with this, there is a problem that the time until the oscillation circuit starts to oscillate becomes longer (oscillation start time characteristic becomes worse).
【００１５】発振開始時間特性を向上させるために、第
１のインバータ回路８１の使用トランジスタのサイズを
大きく設計してその駆動能力を大きくすると、ＬＳＩの
消費電流が大きくなってしまう。If the size of the transistor used in the first inverter circuit 81 is designed to be large in order to improve the oscillation start time characteristic and the drive capability thereof is increased, the current consumption of the LSI will increase.
【００１６】また、電池電源の消耗などによって電源電
圧ＶDDが低下することにより発振回路が正常な発振動作
状態から発振停止状態になるまでの電源電圧の低下量を
大きくさせる（発振停止電圧特性を向上させる）ため
に、第１のインバータ回路８１の使用トランジスタのサ
イズを大きく設計してその駆動能力を大きくすると、Ｌ
ＳＩの消費電流が大きくなってしまう。Further, since the power supply voltage VDD drops due to consumption of the battery power supply, the amount of decrease in the power supply voltage from the normal oscillation operation state to the oscillation stop state is increased (the oscillation stop voltage characteristic is improved. Therefore, if the size of the transistor used in the first inverter circuit 81 is designed to be large and its driving capability is increased,
The current consumption of SI becomes large.
【００１７】[0017]
【発明が解決しようとする課題】上記したように従来の
発振回路は、発振用のインバータ回路の出力端の電位が
発振波形を発生させるまではＶDD／２付近でふらつき、
この波形のゆらぎに影響されて波形整形用のインバータ
回路が誤動作するので、発振検出出力信号に基づいて発
振開始時間を評価する場合に精度が劣化するという問題
があった。As described above, the conventional oscillating circuit fluctuates near VDD / 2 until the potential at the output end of the oscillating inverter circuit generates an oscillating waveform.
Since the waveform shaping inverter circuit malfunctions due to the fluctuation of the waveform, there is a problem that the accuracy deteriorates when the oscillation start time is evaluated based on the oscillation detection output signal.
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、発振検出出力信号に基づいて発振開始時間を
正確に評価し得る発振回路を提供することを目的とす
る。また、本発明の他の目的は、消費電流の増大をまね
かずに、発振開始時間特性および発振停止電圧特性を向
上させ得る発振回路を提供することにある。The present invention has been made to solve the above problems, and it is an object of the present invention to provide an oscillation circuit capable of accurately evaluating an oscillation start time based on an oscillation detection output signal. Another object of the present invention is to provide an oscillation circuit capable of improving the oscillation start time characteristic and the oscillation stop voltage characteristic without increasing the current consumption.
【００１９】[0019]
【課題を解決するための手段】本発明の発振回路は、半
導体集積回路内部に形成され、その入力端および出力端
が一対の発振素子接続端子に接続された発振用の第１の
ＣＭＯＳインバータ回路と、前記第１のＣＭＯＳインバ
ータ回路の次段に接続された波形整形用の第２のＣＭＯ
Ｓインバータ回路と、前記第２のＣＭＯＳインバータ回
路の次段に接続され、リセット信号により初期化され、
発振検出出力信号が取り出される発振検出回路とを具備
し、前記第２のＣＭＯＳインバータ回路の入力閾値電圧
は前記各回路の動作電源電圧ＶDDの１／２から偏位して
いることを特徴とする。An oscillator circuit of the present invention is formed in a semiconductor integrated circuit, and has a first CMOS inverter circuit for oscillation whose input end and output end are connected to a pair of oscillation element connection terminals. And a second CMO for waveform shaping connected to the next stage of the first CMOS inverter circuit.
The S inverter circuit and the second CMOS inverter circuit are connected to the next stage and initialized by a reset signal,
An oscillation detection circuit for extracting an oscillation detection output signal is provided, and the input threshold voltage of the second CMOS inverter circuit is deviated from 1/2 of the operating power supply voltage VDD of each circuit. .
【００２０】[0020]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＬＳＩ内部に形成された発振回路および
ＬＳＩ外部に接続された発振用部品を示している。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows an oscillation circuit formed inside an LSI and an oscillation component connected outside the LSI according to a first embodiment of the present invention.
【００２１】図１において、ＬＳＩ１０の内部には、発
振用の第１のＣＭＯＳインバータ回路１１、波形整形用
の第２のＣＭＯＳインバータ回路１２および第３のイン
バータ回路１３および発振検出回路２０などが形成され
ている。In FIG. 1, a first CMOS inverter circuit 11 for oscillation, a second CMOS inverter circuit 12 for waveform shaping, a third inverter circuit 13 and an oscillation detection circuit 20 are formed inside the LSI 10. Has been done.
【００２２】上記発振用の第１のインバータ回路１１の
入力端および出力端は一対の発振素子接続端子１０１、
１０２に接続されており、上記第１のインバータ回路１
１の次段に前記第２のインバータ回路１２および第３の
インバータ回路１３がそれぞれ接続されている。この場
合、第２のインバータ回路１２は、その入力閾値電圧が
上記各回路の動作電源電圧ＶDDの１／２から偏位してい
る。The input terminal and the output terminal of the first inverter circuit 11 for oscillation are a pair of oscillation element connection terminals 101,
102 connected to the first inverter circuit 1
The second inverter circuit 12 and the third inverter circuit 13 are connected to the next stage of 1. In this case, the input threshold voltage of the second inverter circuit 12 deviates from ½ of the operating power supply voltage VDD of each circuit.
【００２３】前記発振検出回路２０は、前記第２のＣＭ
ＯＳインバータ回路１２の次段に接続され、リセット信
号ＲＥＳＥＴにより初期化され、発振検出出力信号ＸＯ
ＵＴが取り出されるものであり、例えば計数回路２０が
使用されている。The oscillation detection circuit 20 includes the second CM.
It is connected to the next stage of the OS inverter circuit 12, is initialized by the reset signal RESET, and outputs the oscillation detection output signal XO.
The UT is taken out and, for example, the counting circuit 20 is used.
【００２４】上記計数回路２０は、波形整形用の第２の
インバータ回路１２の次段に例えばＤ型フリップフロッ
プ回路Ｆ／Ｆが三段接続されてなり、各フリップフロッ
プ回路Ｆ／Ｆのリセット入力端Ｒには必要に応じてリセ
ット入力端子１０３からリセット信号ＲＥＳＥＴが印加
され、最終段のフリップフロップ回路Ｆ／Ｆのデータ入
力端Ｄには電源電圧ＶDDが与えられており、そのセット
出力端Ｑから出力する発振検出出力信号ＸＯＵＴが検出
出力端子１０４に取り出される。In the counting circuit 20, for example, three stages of D-type flip-flop circuits F / F are connected to the next stage of the waveform shaping second inverter circuit 12, and the reset input of each flip-flop circuit F / F. A reset signal RESET is applied to the terminal R from the reset input terminal 103 as needed, and the power supply voltage VDD is supplied to the data input terminal D of the final stage flip-flop circuit F / F. The oscillation detection output signal XOUT output from is output to the detection output terminal 104.
【００２５】一方、ＬＳＩ外部では、前記一対の発振素
子接続端子１０１、１０２の間にそれぞれ発振素子（例
えば水晶振動子）１０５および帰還抵抗１０６が接続さ
れ、上記一対の発振素子接続端子１０１、１０２と接地
電位ＧＮＤとの間にそれぞれ容量１０７、１０８が接続
されている。On the other hand, outside the LSI, an oscillating element (for example, a crystal oscillator) 105 and a feedback resistor 106 are connected between the pair of oscillating element connecting terminals 101 and 102, respectively, and the pair of oscillating element connecting terminals 101 and 102 are connected. Capacitors 107 and 108 are respectively connected between and and the ground potential GND.
【００２６】図２（ａ）乃至（ｃ）は、図１中の波形整
形用の第２のインバータ回路１２の入出力伝達特性の相
異なる例を示している。図２（ａ）は第２のインバータ
回路１２の入力閾値電圧がＶDD／２より低い場合を示し
ており、図２（ｂ）は第２のインバータ回路１２の入力
閾値電圧がＶDD／２より高い場合を示しており、図２
（ｃ）は第２のインバータ回路１２の入力閾値電圧が立
ち下がり時にはＶDD／２より低く、立ち上がり時にはＶ
DD／２より高い場合を示している。FIGS. 2A to 2C show different examples of input / output transfer characteristics of the second inverter circuit 12 for waveform shaping in FIG. FIG. 2A shows a case where the input threshold voltage of the second inverter circuit 12 is lower than VDD / 2, and FIG. 2B shows a case where the input threshold voltage of the second inverter circuit 12 is higher than VDD / 2. Figure 2 shows the case
(C) shows that the input threshold voltage of the second inverter circuit 12 is lower than VDD / 2 when it falls and Vd when it rises.
The case is higher than DD / 2.
【００２７】図３は、図１の発振回路の発振開始時の動
作波形例を示している。次に、図２および図３を参照し
ながら、図１の構成の発振回路の動作について説明す
る。FIG. 3 shows an example of operation waveforms at the start of oscillation of the oscillation circuit of FIG. Next, the operation of the oscillator circuit configured as shown in FIG. 1 will be described with reference to FIGS.
【００２８】まず、電源電圧ＶDDが“Ｈ”レベルに立ち
上がると、発振回路は発振動作を開始する。この時、発
振用の第１のインバータ回路１１は、発振波形を発生さ
せるまでの間は、その出力端の電位ＸＯはＶDD／２付近
でふらつく。First, when the power supply voltage VDD rises to the "H" level, the oscillation circuit starts the oscillation operation. At this time, in the first inverter circuit 11 for oscillation, the potential XO at the output end fluctuates near VDD / 2 until the oscillation waveform is generated.
【００２９】この際、第２のインバータ回路１２は、そ
の入力閾値電圧が上記各回路の動作電源電圧ＶDDの１／
２から偏位しているので、第１のインバータ回路１１の
出力端の電位ＸＯがＶDD／２付近でふらついても誤動作
せず、第２のインバータ回路１２の出力ＸＯＢは固定さ
れたままの状態である。At this time, the input threshold voltage of the second inverter circuit 12 is 1 / of the operating power supply voltage VDD of each circuit.
Since it is deviated from 2, even if the potential XO at the output end of the first inverter circuit 11 fluctuates near VDD / 2, no malfunction occurs, and the output XOB of the second inverter circuit 12 remains fixed. Is.
【００３０】この場合、第２のインバータ回路１２の入
出力伝達特性が図２（ａ）に示したものであれば、第２
のインバータ回路１２の出力ＸＯＢは“Ｌ”レベルに固
定される。これに対して、第２のインバータ回路１２の
入出力伝達特性が図２（ｂ）に示したものであれば、第
２のインバータ回路１２の出力ＸＯＢは“Ｈ”レベルに
固定される。また、第２のインバータ回路１２の入出力
伝達特性が図２（ｃ）に示したものであれば、第２のイ
ンバータ回路１２の出力ＸＯＢは“Ｌ”レベルあるいは
“Ｈ”レベルに固定される。In this case, if the input / output transfer characteristic of the second inverter circuit 12 is as shown in FIG.
The output XOB of the inverter circuit 12 is fixed at "L" level. On the other hand, if the input / output transfer characteristic of the second inverter circuit 12 is as shown in FIG. 2B, the output XOB of the second inverter circuit 12 is fixed to the “H” level. Further, if the input / output transfer characteristic of the second inverter circuit 12 is as shown in FIG. 2C, the output XOB of the second inverter circuit 12 is fixed to "L" level or "H" level. .
【００３１】その後、発振用の第１のインバータ回路１
１から発振波形が発生すると、第２のインバータ回路１
２の出力端からクロック信号が発生する。一方、電源電
圧ＶDDが“Ｈ”レベルに立ち上がった直後、リセット信
号ＲＥＳＥＴが“Ｌ”レベルになることによって計数回
路２０がリセットされ、その発振検出出力信号ＸＯＵＴ
が“Ｌ”レベルになる。After that, the first inverter circuit 1 for oscillation
When an oscillating waveform is generated from 1, the second inverter circuit 1
A clock signal is generated from the two output terminals. On the other hand, immediately after the power supply voltage VDD rises to the "H" level, the reset signal RESET goes to the "L" level to reset the counting circuit 20, and the oscillation detection output signal XOUT thereof.
Goes to "L" level.
【００３２】そして、リセット信号ＲＥＳＥＴが解除さ
れて“Ｈ”レベルになった後、波形整形用の第２のイン
バータ回路１２のクロック信号出力が計数回路初段のフ
リップフロップ回路Ｆ／Ｆのクロック入力端ＣＫに入力
すると、所望のタイミングで、計数回路２０の発振検出
出力信号ＸＯＵＴが“Ｈ”レベルになる。After the reset signal RESET is released and becomes "H" level, the clock signal output of the second inverter circuit 12 for waveform shaping becomes the clock input terminal of the flip-flop circuit F / F at the first stage of the counting circuit. When input to CK, the oscillation detection output signal XOUT of the counting circuit 20 becomes "H" level at a desired timing.
【００３３】つまり、第２のインバータ回路１２の入力
閾値電圧がＶDD／２から偏位していることにより、発振
開始時に発振用の第１のインバータ回路１１の出力端の
電位ＸＯがＶDD／２付近でふらついても第２のインバー
タ回路１２は誤動作しなくなり、発振用の第１のインバ
ータ回路１１から発振波形が発生した後、発振検出出力
信号ＸＯＵＴが“Ｌ”レベルから“Ｈ”レベルに変化す
るので、この発振検出出力信号ＸＯＵＴに基づいて発振
回路が発振動作状態であることを正常に検出することが
可能になる。これにより、発振検出出力信号ＸＯＵＴに
基づいて発振開始時間を正確に評価することが可能にな
る。That is, since the input threshold voltage of the second inverter circuit 12 is deviated from VDD / 2, the potential XO at the output end of the first inverter circuit 11 for oscillation is VDD / 2 at the start of oscillation. The second inverter circuit 12 does not malfunction even if it fluctuates in the vicinity, and after the oscillation waveform is generated from the first inverter circuit 11 for oscillation, the oscillation detection output signal XOUT changes from the “L” level to the “H” level. Therefore, it becomes possible to normally detect that the oscillation circuit is in the oscillation operation state based on the oscillation detection output signal XOUT. This makes it possible to accurately evaluate the oscillation start time based on the oscillation detection output signal XOUT.
【００３４】図４は、本発明の第２の実施の形態に係る
発振回路および発振用部品を示している。図４の構成
は、図１の構成と比べて、第１のインバータ回路１１に
並列にＣＭＯＳクロックドインバータ回路３１が付加接
続され、前記ＣＭＯＳクロックドインバータ回路３１を
発振回路の発振開始まで活性化させるように駆動制御す
るように相補的なクロック信号を供給するクロック駆動
制御回路３２と、前記計数回路２０にリセット信号ＲＳ
を供給するリセット制御回路３３が付加されており、そ
の他は同じであるので図１中と同一符号を付している。FIG. 4 shows an oscillation circuit and an oscillation component according to the second embodiment of the present invention. The configuration of FIG. 4 is different from the configuration of FIG. 1 in that a CMOS clocked inverter circuit 31 is additionally connected in parallel to the first inverter circuit 11 and the CMOS clocked inverter circuit 31 is activated until the oscillation circuit starts oscillating. A clock drive control circuit 32 for supplying a complementary clock signal so as to drive and control the reset signal RS to the counting circuit 20.
A reset control circuit 33 for supplying the same is added, and the other parts are the same, so the same reference numerals as in FIG.
【００３５】前記クロックドインバータ回路３１は、相
補的なクロック信号φ、φＢにより駆動されるものであ
り、その入力端および出力端は対応して前記第１のイン
バータ回路１１の入力端および出力端に接続されてい
る。The clocked inverter circuit 31 is driven by complementary clock signals φ and φB, and its input terminal and output terminal correspond to the input terminal and output terminal of the first inverter circuit 11, respectively. It is connected to the.
【００３６】クロック駆動制御回路３２は、前記計数回
路２０の次段に接続されたクロック信号整形用の第４の
ＣＭＯＳインバータ回路１４を具備し、前記計数回路２
０の出力信号およびその反転信号を前記クロック信号
φ、φＢとして供給する。The clock drive control circuit 32 includes a fourth CMOS inverter circuit 14 for clock signal shaping, which is connected to the next stage of the counting circuit 20.
An output signal of 0 and its inverted signal are supplied as the clock signals φ and φB.
【００３７】前記リセット制御回路３３は、電源電圧Ｖ
DDが入力する二段接続された第５のＣＭＯＳインバータ
回路１５および第６のＣＭＯＳインバータ回路１６と、
上記第６のＣＭＯＳインバータ回路１６の出力信号が一
方の入力端に入力し、リセット入力端子１０３からリセ
ット信号ＲＥＳＥＴが他方の入力端に入力する二入力の
アンド回路１７とを具備し、前記アンド回路１７の出力
信号が前記リセット信号ＲＳとして前記計数回路２０に
印加される。The reset control circuit 33 controls the power supply voltage V
A fifth CMOS inverter circuit 15 and a sixth CMOS inverter circuit 16, which are connected in two stages and to which DD is input;
And a two-input AND circuit 17 into which the output signal of the sixth CMOS inverter circuit 16 is input to one input terminal and the reset signal RESET is input from the reset input terminal 103 to the other input terminal. The output signal of 17 is applied to the counting circuit 20 as the reset signal RS.
【００３８】図５は、図４の発振回路中の第２のインバ
ータ回路１２が例えば図２（ａ）に示した入出力伝達特
性を有する場合の発振開始時の動作波形例を示してい
る。図４の発振回路の動作は、図１乃至図３を参照して
前述した発振回路の動作と基本的には同じであるが、ク
ロックドインバータ回路３１、クロック駆動制御回路３
２およびリセット制御回路３３が付加されているので、
さらに以下に述べるような動作が行われる。FIG. 5 shows an example of operation waveforms at the start of oscillation when the second inverter circuit 12 in the oscillation circuit of FIG. 4 has the input / output transfer characteristic shown in FIG. 2A, for example. The operation of the oscillator circuit of FIG. 4 is basically the same as the operation of the oscillator circuit described above with reference to FIGS. 1 to 3, but the clocked inverter circuit 31 and the clock drive control circuit 3 are used.
2 and the reset control circuit 33 are added,
Further, the following operation is performed.
【００３９】即ち、発振検出出力信号ＸＯＵＴがクロッ
ク信号φとして使用され、それが第４のＣＭＯＳインバ
ータ回路１４により反転されたものがクロック信号φＢ
として使用される。That is, the oscillation detection output signal XOUT is used as the clock signal φ, and a signal obtained by inverting it by the fourth CMOS inverter circuit 14 is the clock signal φB.
Used as
【００４０】クロックドインバータ回路３１は、クロッ
ク信号φ、φＢが対応して“Ｌ”、“Ｈ”の時に活性状
態になって発振用インバータ回路として働き、クロック
信号φ、φＢが対応して“Ｈ”、“Ｌ”の時に非活性状
態になる。The clocked inverter circuit 31 becomes active when the clock signals φ and φB are correspondingly “L” and “H” and functions as an oscillation inverter circuit, and the clock signals φ and φB are correspondingly “L”. When H "and" L ", it becomes inactive.
【００４１】つまり、発振回路が発振しようとしている
期間は、発振検出出力信号ＸＯＵＴが“Ｌ”レベルであ
るのでクロック信号φ、φＢが対応して“Ｌ”、“Ｈ”
となり、クロックドインバータ回路３１が活性状態にな
り、発振回路の駆動能力は第１のインバータ回路１１の
駆動能力とクロックドインバータ回路３１の駆動能力と
が加わって大きくなり、発振開始を早めるように動作す
る。That is, since the oscillation detection output signal XOUT is at the "L" level during the period when the oscillation circuit is about to oscillate, the clock signals φ and φB are correspondingly "L" and "H".
Then, the clocked inverter circuit 31 is activated, and the driving ability of the oscillation circuit is increased by the addition of the driving ability of the first inverter circuit 11 and the driving ability of the clocked inverter circuit 31 to accelerate the oscillation start. Operate.
【００４２】そして、発振を開始すると、発振検出出力
信号ＸＯＵＴが“Ｈ”レベルになり、これによりクロッ
ク信号φ、φＢが対応して“Ｈ”、“Ｌ”となり、クロ
ックドインバータ回路３１が非活性状態になり、発振回
路の駆動能力は第１のインバータ回路１１の駆動能力の
みとなる。When the oscillation is started, the oscillation detection output signal XOUT becomes "H" level, whereby the clock signals φ and φB become correspondingly "H" and "L", and the clocked inverter circuit 31 becomes non-conductive. In the active state, the driving capability of the oscillation circuit is only the driving capability of the first inverter circuit 11.
【００４３】そして、発振開始後は、リセット制御回路
３２において、第６のインバータ回路１６の“Ｈ”レベ
ル出力とリセット信号ＲＥＳＥＴの“Ｈ”レベルとのア
ンド処理によりアンド回路１７の出力（リセット信号Ｒ
Ｓ）は“Ｈ”レベルになり、この“Ｈ”レベル状態を保
持するので、計数回路２０はリセットされず、発振検出
出力信号ＸＯＵＴが“Ｈ”レベル状態を保持するように
なる。After the oscillation is started, the reset control circuit 32 performs an AND process between the "H" level output of the sixth inverter circuit 16 and the "H" level of the reset signal RESET to output the AND circuit 17 (reset signal R
S) becomes "H" level and holds this "H" level state, so that the counting circuit 20 is not reset and the oscillation detection output signal XOUT keeps the "H" level state.
【００４４】しかし、リセット制御回路３２の第５のイ
ンバータ回路１５の入出力伝達特性を例えば図２（ａ）
に示したように設定しておくと、電源電圧ＶDDが低下し
て所定値以下になると、第６のインバータ回路１６の出
力は“Ｌ”レベルになり、アンド回路１７の出力（リセ
ット信号ＲＳ）は“Ｌ”レベルになる。However, the input / output transfer characteristic of the fifth inverter circuit 15 of the reset control circuit 32 is shown in FIG.
When the power supply voltage VDD drops below a predetermined value, the output of the sixth inverter circuit 16 becomes "L" level and the output of the AND circuit 17 (reset signal RS). Goes to "L" level.
【００４５】これにより、計数回路２０がリセットさ
れ、発振検出出力信号ＸＯＵＴが“Ｌ”レベルになり、
クロック信号φ、φＢが対応して“Ｈ”、“Ｌ”とな
り、クロックドインバータ回路３１が活性状態になり、
発振回路の駆動能力は前記した発振開始時と同様に大き
くなり、発振動作状態を維持しようとする。As a result, the counting circuit 20 is reset, the oscillation detection output signal XOUT becomes "L" level,
The clock signals φ and φB correspondingly become “H” and “L”, and the clocked inverter circuit 31 is activated,
The driving capability of the oscillation circuit becomes large as at the time of starting the oscillation, and tries to maintain the oscillation operation state.
【００４６】従って、図４の発振回路によれば、図１乃
至図３を参照して前述した発振回路の効果のほか、発振
開始時間特性および発振停止電圧特性が向上するという
効果が得られる。この際、発振開始時間特性および発振
停止電圧特性を向上させるために発振用の第１のインバ
ータ回路１１の使用トランジスタのサイズを大きく設計
する必要がなく、発振中は、クロックドインバータ回路
３１は動作しないので、消費電流の増大をまねかずに済
む。Therefore, according to the oscillator circuit of FIG. 4, in addition to the effect of the oscillator circuit described with reference to FIGS. 1 to 3, the effect of improving the oscillation start time characteristic and the oscillation stop voltage characteristic can be obtained. At this time, it is not necessary to design the size of the transistor used in the first inverter circuit 11 for oscillation to be large in order to improve the oscillation start time characteristic and the oscillation stop voltage characteristic, and the clocked inverter circuit 31 operates during oscillation. Therefore, it is not necessary to increase the current consumption.
【００４７】図６は、本発明の第３の実施の形態に係る
発振回路および発振用部品を示している。図６の構成
は、図１の構成と比べて、ＣＭＯＳクロックドインバー
タ回路３１、一対のクロック信号入力端子（発振開始制
御用の第１のクロック信号入力端子６１、発振停止制御
用の第２のクロック信号入力端子６２）およびクロック
信号入力回路６３を含む発振制御回路６０が付加されて
おり、その他は同じであるので図１中と同一符号を付し
ている。FIG. 6 shows an oscillation circuit and an oscillation component according to the third embodiment of the present invention. Compared with the configuration of FIG. 1, the configuration of FIG. 6 has a CMOS clocked inverter circuit 31, a pair of clock signal input terminals (a first clock signal input terminal 61 for oscillation start control, a second clock signal input terminal for oscillation stop control). An oscillation control circuit 60 including a clock signal input terminal 62) and a clock signal input circuit 63 is added, and the other parts are the same, and therefore, the same reference numerals as those in FIG.
【００４８】前記クロックドインバータ回路３１は、相
補的なクロック信号により駆動されるものであり、その
入力端および出力端は対応して前記第１のインバータ回
路１１の入力端および出力端に接続されている。The clocked inverter circuit 31 is driven by complementary clock signals, and its input terminal and output terminal are correspondingly connected to the input terminal and output terminal of the first inverter circuit 11. ing.
【００４９】前記クロック信号入力回路６３は、外部か
ら一対のクロック信号入力端子を介して入力するクロッ
ク信号の排他的オア処理を行う排他的オア回路からな
り、上記排他的オア回路６３のクロック信号出力φＳお
よびそれがインバータ回路６４により反転された反転信
号を前記クロックドインバータ回路３１に印加するよう
に構成されている。The clock signal input circuit 63 is composed of an exclusive OR circuit for performing exclusive OR processing of a clock signal input from the outside through a pair of clock signal input terminals, and the clock signal output of the exclusive OR circuit 63. φS and its inverted signal inverted by the inverter circuit 64 are applied to the clocked inverter circuit 31.
【００５０】図７は、図６の発振回路の動作を説明する
ために示す真理値表である。ここで、図６の発振回路中
の第２のインバータ回路１２が例えば図２（ａ）に示し
た入出力伝達特性を有する場合の発振動作について説明
する。FIG. 7 is a truth table shown for explaining the operation of the oscillator circuit of FIG. Here, the oscillation operation when the second inverter circuit 12 in the oscillation circuit of FIG. 6 has the input / output transfer characteristic shown in FIG. 2A will be described.
【００５１】図６の発振回路の動作は、図１乃至図３を
参照して前述した発振回路の動作と基本的には同じであ
るが、クロックドインバータ回路３１、一対のクロック
信号入力端子６１、６２およびクロック信号入力回路６
３が付加されているので、さらに以下に述べるような動
作が行われる。The operation of the oscillator circuit of FIG. 6 is basically the same as the operation of the oscillator circuit described above with reference to FIGS. 1 to 3, but the clocked inverter circuit 31 and the pair of clock signal input terminals 61 are used. , 62 and clock signal input circuit 6
Since 3 is added, the operation described below is further performed.
【００５２】発振開始制御用の第１のクロック信号入力
端子６１には発振開始用の外部信号ＳＴＡＲＴが入力す
るものであり、このＳＴＡＲＴ信号は、発振開始時は
“Ｌ”レベルに制御され、発振中は“Ｈ”レベルに制御
される。An external signal START for oscillation start is input to the first clock signal input terminal 61 for oscillation start control. This START signal is controlled to "L" level at the start of oscillation, and the oscillation starts. The inside is controlled to "H" level.
【００５３】発振停止制御用の第２のクロック信号入力
端子６２には発振停止用の外部信号ＳＴＯＰが入力する
ものであり、このＳＴＯＰ信号は、発振中は“Ｌ”レベ
ルに制御され、発振が停止しそうになると“Ｈ”レベル
に制御される。An external signal STOP for oscillation stop is input to the second clock signal input terminal 62 for oscillation stop control, and this STOP signal is controlled to "L" level during oscillation and oscillation is stopped. When it is about to stop, it is controlled to "H" level.
【００５４】従って、図７の真理値表に示すように、Ｓ
ＴＡＲＴ信号およびＳＴＯＰ信号がそれぞれ“Ｌ”の時
とそれぞれ“Ｈ”の時には、排他的オア回路６３の出力
信号φＳは、“Ｌ”レベルになり、この時はクロックド
インバータ回路３１が活性化され、発振回路の駆動能力
は大きくなる。Therefore, as shown in the truth table of FIG. 7, S
When the TART signal and the STOP signal are "L" and "H", respectively, the output signal φS of the exclusive OR circuit 63 becomes "L" level, and at this time, the clocked inverter circuit 31 is activated. , The driving capability of the oscillation circuit is increased.
【００５５】これに対して、発振回路の発振中は、ＳＴ
ＡＲＴ信号／ＳＴＯＰ信号が各対応して“Ｈ”／“Ｌ”
となり、排他的オア回路６３の出力信号φＳは“Ｈ”レ
ベルになり、この時はクロックドインバータ回路３１が
非活性化され、発振回路の駆動能力は小さくなる。On the other hand, during oscillation of the oscillation circuit, ST
ART signal / STOP signal correspond to "H" / "L"
Then, the output signal φS of the exclusive OR circuit 63 becomes "H" level, the clocked inverter circuit 31 is inactivated at this time, and the driving capability of the oscillation circuit becomes small.
【００５６】なお、ＳＴＡＲＴ信号／ＳＴＯＰ信号が各
対応して“Ｌ”／“Ｈ”となる制御モード（発振回路を
発振させようとしている状態で発振を停止しそうな状
態）は使用しない。The control mode in which the START signal / STOP signal goes to "L" / "H" corresponding to each other (state in which oscillation is likely to be stopped while the oscillation circuit is being oscillated) is not used.
【００５７】[0057]
【発明の効果】上述したように本発明の発振回路によれ
ば、発振検出出力信号に基づいて発振開始時間を正確に
評価することができる。また、本発明の発振回路によれ
ば、消費電流の増大をまねかずに、発振開始時間特性お
よび発振停止電圧特性を向上させることができる。As described above, according to the oscillator circuit of the present invention, the oscillation start time can be accurately evaluated based on the oscillation detection output signal. Further, according to the oscillator circuit of the present invention, the oscillation start time characteristic and the oscillation stop voltage characteristic can be improved without increasing the current consumption.
【図１】本発明の第１の実施の形態に係るＬＳＩ内部に
形成された発振回路およびＬＳＩ外部に接続された発振
用部品を示す回路図。FIG. 1 is a circuit diagram showing an oscillator circuit formed inside an LSI and an oscillation component connected outside the LSI according to a first embodiment of the present invention.
【図２】図１中の波形整形用の第２のインバータ回路の
入出力伝達特性の相異なる例を示す特性図。2A and 2B are characteristic diagrams showing different examples of input / output transfer characteristics of a second inverter circuit for waveform shaping in FIG.
【図３】図１の発振回路の発振開始時の動作例を示すタ
イミング波形図。3 is a timing waveform chart showing an operation example when the oscillation circuit of FIG. 1 starts oscillation.
【図４】本発明の第２の実施の形態に係る発振回路およ
び発振用部品を示す回路図。FIG. 4 is a circuit diagram showing an oscillator circuit and an oscillator component according to a second embodiment of the present invention.
【図５】図４の発振回路の発振開始時の動作例を示すタ
イミング波形図。5 is a timing waveform chart showing an operation example when the oscillation circuit of FIG. 4 starts oscillation.
【図６】本発明の第３の実施の形態に係る発振回路およ
び発振用部品を示す回路図。FIG. 6 is a circuit diagram showing an oscillator circuit and an oscillator component according to a third embodiment of the present invention.
【図７】図６の発振回路の動作を説明するために示す真
理値表。7 is a truth table shown for explaining the operation of the oscillator circuit of FIG.
【図８】ＬＳＩ内部に形成された発振回路およびＬＳＩ
外部に接続された発振用部品の従来例を示す回路図。FIG. 8: Oscillation circuit and LSI formed inside LSI
FIG. 7 is a circuit diagram showing a conventional example of an oscillation component connected to the outside.
【図９】図８中の波形整形用の第２のインバータ回路の
入出力伝達特性を示す図。9 is a diagram showing input / output transfer characteristics of the second inverter circuit for waveform shaping in FIG.
【図１０】図８の発振回路の発振開始時の動作例を示す
タイミング波形図。10 is a timing waveform chart showing an operation example when the oscillation circuit of FIG. 8 starts oscillation.
１１…発振用の第１のＣＭＯＳインバータ回路、 １２…波形整形用の第２のＣＭＯＳインバータ回路、 ２０…発振検出回路、 １０１、１０２…一対の発振素子接続端子。 11 ... 1st CMOS inverter circuit for oscillation, 12 ... 2nd CMOS inverter circuit for waveform shaping, 20 ... Oscillation detection circuit, 101, 102 ... Pair of oscillation element connection terminals.
Claims (6)
力端および出力端が一対の発振素子接続端子に接続され
た発振用の第１のＣＭＯＳインバータ回路と、前記第１
のＣＭＯＳインバータ回路の次段に接続された波形整形
用の第２のＣＭＯＳインバータ回路と、前記第２のＣＭ
ＯＳインバータ回路の次段に接続され、リセット信号に
より初期化され、発振検出出力信号が取り出される発振
検出回路とを具備し、前記第２のＣＭＯＳインバータ回
路の入力閾値電圧は前記各回路の動作電源電圧ＶDDの１
／２から偏位していることを特徴とする発振回路。1. A first CMOS inverter circuit for oscillation, which is formed inside a semiconductor integrated circuit and whose input end and output end are connected to a pair of oscillation element connection terminals, and said first CMOS inverter circuit for oscillation.
Second CMOS inverter circuit connected to the next stage of the CMOS inverter circuit for waveform shaping, and the second CM
An oscillation detection circuit which is connected to the next stage of the OS inverter circuit and which is initialized by a reset signal and takes out an oscillation detection output signal. The input threshold voltage of the second CMOS inverter circuit is the operating power supply of each circuit. 1 of voltage VDD
An oscillation circuit characterized by being deviated from / 2.
第１のＣＭＯＳインバータ回路に並列接続され、相補的
なクロック信号により駆動されるＣＭＯＳクロックドイ
ンバータ回路と、前記ＣＭＯＳクロックドインバータ回
路を発振回路の発振開始まで活性化させるように駆動制
御するように前記相補的なクロック信号を供給するクロ
ック駆動制御回路とをさらに具備することを特徴とする
発振回路。2. The oscillator circuit according to claim 1, wherein a CMOS clocked inverter circuit, which is connected in parallel to the first CMOS inverter circuit and is driven by a complementary clock signal, and the CMOS clocked inverter circuit are oscillated. An oscillator circuit, further comprising: a clock drive control circuit that supplies the complementary clock signal so as to perform drive control so that the circuit is activated until oscillation starts.
クロック駆動制御回路は、前記発振検出回路の出力信号
およびその反転信号を前記相補的なクロック信号として
供給することを特徴とする発振回路。3. The oscillator circuit according to claim 2, wherein the clock drive control circuit supplies the output signal of the oscillation detection circuit and its inverted signal as the complementary clock signal.
第１のＣＭＯＳインバータ回路に並列接続され、相補的
なクロック信号により駆動されるＣＭＯＳクロックドイ
ンバータ回路と、発振開始時と発振中とでは異なる論理
レベルに制御される発振開始信号が外部から入力する発
振開始制御用の第１のクロック信号入力端子と、発振中
と発振が停止しそうになる状態とでは異なる論理レベル
に制御される発振停止信号が外部から入力する発振停止
制御用の第２のクロック信号入力端子と、前記一対のク
ロック信号入力端子を介して外部から入力する信号を論
理処理し、発振回路の発振開始までは前記ＣＭＯＳクロ
ックドインバータ回路を活性化させ、発振回路の発振中
は前記ＣＭＯＳクロックドインバータ回路を非活性状態
にするように前記ＣＭＯＳクロックドインバータ回路を
駆動制御するように前記相補的なクロック信号を供給す
るクロック駆動制御回路とをさらに具備することを特徴
とする発振回路。4. The oscillator circuit according to claim 1, wherein a CMOS clocked inverter circuit which is connected in parallel to the first CMOS inverter circuit and is driven by a complementary clock signal, and an oscillation start time and an oscillation start time. Oscillation stop controlled to a different logic level between the first clock signal input terminal for oscillation start control to which an oscillation start signal controlled to a different logic level is input from the outside, and the state in which oscillation is likely to stop A second clock signal input terminal for controlling oscillation stop inputted from the outside and a signal externally inputted through the pair of clock signal input terminals are logically processed, and the CMOS clock is supplied until the oscillation circuit starts oscillation. The C inverter is activated so that the CMOS clocked inverter circuit is inactivated during the oscillation of the oscillation circuit. An oscillator circuit further comprising: a clock drive control circuit that supplies the complementary clock signals to drive and control a MOS clocked inverter circuit.
発振回路において、前記発振検出回路にリセット信号を
供給するリセット制御回路は、電源電圧ＶDDが低下して
所定値以下になると前記発振検出回路にリセット信号を
供給する回路からなり、前記発振検出回路の出力および
その反転信号を用いた前記相補的なクロック信号が前記
クロックドインバータ回路を活性化させ、発振回路の駆
動能力を発振開始時と同様に大きくすることを特徴とす
る発振回路。5. The oscillator circuit according to claim 1, wherein a reset control circuit that supplies a reset signal to the oscillation detection circuit is configured to operate when the power supply voltage VDD drops below a predetermined value. A circuit for supplying a reset signal to the oscillation detection circuit, wherein the complementary clock signal using the output of the oscillation detection circuit and its inverted signal activates the clocked inverter circuit and oscillates the driving capability of the oscillation circuit. An oscillation circuit characterized by making it as large as when starting.
リセット制御回路は、電源電圧ＶDDが入力する偶数段接
続されたＣＭＯＳインバータ回路と、上記偶数段接続さ
れたＣＭＯＳインバータ回路の出力信号が一方の入力端
に入力し、リセット入力端子からリセット信号が他方の
入力端に入力する二入力のアンド回路とをさらに具備
し、前記偶数段接続されたＣＭＯＳインバータ回路の初
段回路の入力閾値電圧は前記各回路の動作電源電圧ＶDD
の１／２から偏位していることを特徴とする発振回路。6. The oscillator circuit according to claim 5, wherein the reset control circuit outputs one of an even-stage connected CMOS inverter circuit to which a power supply voltage VDD is input and an output signal of the even-stage connected CMOS inverter circuit. The input threshold voltage of the first-stage circuit of the CMOS inverter circuits connected to the even-numbered stages is further comprised of a two-input AND circuit that inputs the reset signal from the reset input terminal to the other input end. Operating power supply voltage VDD of each circuit
An oscillator circuit characterized by being deviated from ½ of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336964A JPH09181574A (en) | 1995-12-25 | 1995-12-25 | Oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336964A JPH09181574A (en) | 1995-12-25 | 1995-12-25 | Oscillation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181574A true JPH09181574A (en) | 1997-07-11 |
Family
ID=18304242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336964A Withdrawn JPH09181574A (en) | 1995-12-25 | 1995-12-25 | Oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181574A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012054828A (en) * | 2010-09-02 | 2012-03-15 | Ricoh Co Ltd | Divider circuit and integrated circuit |
-
1995
- 1995-12-25 JP JP7336964A patent/JPH09181574A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012054828A (en) * | 2010-09-02 | 2012-03-15 | Ricoh Co Ltd | Divider circuit and integrated circuit |
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