JPH09181091A - Fabrication of hetero junction biopolar transistor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method for fabricating a hetero junction bipolar transistor having a relative flat structure. SOLUTION: The hetero junction bipolar transistor in an integrated circuit has an inner region base part 60 and an outer region base part 70. The inner region base part is made of substantially epitaxial silicon/germanium alloy. The outer region base part is made of substantially polycrystalline material containing a distribution of ion-implanted impurities. An emitter 80 covers the inner region base part, while a spacer 100 covers the emitter at least partially. The spacer overhangs the outer region base part at least by a characteristic distance of a transversal spread of impurities to be ion-implanted.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、ベース層がシリコ
ン−ゲルマニウム合金からなるシリコンヘテロ接合バイ
ポーラトランジスタおよびこれを製造するための方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a silicon heterojunction bipolar transistor having a base layer made of a silicon-germanium alloy and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】シリコンヘテロ接合バイポーラトランジ
スタ（ＨＢＴ）が、低雑音および広い周波数応答という
有利な特性を有するものとすることができることは良く
知られている。これは、シリコン−ゲルマニウム合金ベ
ースが、約３０％以上の比較的高いゲルマニウム割合お
よび約５×１０¹⁹ｃｍ^-3以上の比較的高いベースドーピ
ングレベルを有するＨＢＴにおいて特にあてはまること
がわかっている。この種のデバイスは、例えば、A. Sch
ueppen等による「IEDM Tech. Digest (1994) p.377」
に示されている。It is well known that silicon heterojunction bipolar transistors (HBTs) can have the advantageous properties of low noise and wide frequency response. This has been found to be particularly true in HBTs where the silicon-germanium alloy base has a relatively high germanium fraction of about 30% or more and a relatively high base doping level of about 5 × 10 ¹⁹ cm ⁻³ or more. Devices of this kind are described, for example, in A. Sch.
"IEDM Tech. Digest (1994) p.377" by ueppen et al.
Is shown in

【０００３】[0003]

【発明が解決しようとする課題】しかし、これらのデバ
イスは、従来、パターン化されていない基板上でのブラ
ンケットエピタキシーおよびその後に行なうメサアイソ
レーションを使用して製造されている。この種の方法
は、より高い程度の平坦性を有するデバイス構造を要求
する進歩した半導体製造プロセスと両立しない。However, these devices are conventionally manufactured using blanket epitaxy on an unpatterned substrate followed by mesa isolation. This type of method is incompatible with advanced semiconductor manufacturing processes that require device structures with a higher degree of planarity.

【０００４】[0004]

【課題を解決するための手段】本発明者らは、急速熱エ
ピタキシ（rapid thermal epitaxy：ＲＴＥ）の技術を
用いて、高レベルの集積が可能となる新規でより平面上
の構造体を有するＨＢＴを形成した。SUMMARY OF THE INVENTION The present inventors have used the technique of rapid thermal epitaxy (RTE) to provide an HBT with a new, more planar structure that allows for higher levels of integration. Was formed.

【０００５】本発明は、シリコンＨＢＴを製造する方法
であり、本発明の方法によれば、実質的に単結晶シリコ
ン製のコレクタ領域が、誘電体層に規定されたウィンド
ウ内に形成される。このコレクタ領域に、反対の導電型
のＳｉＧｅ合金層がこのコレクタ領域の上と、このコレ
クタ領域に隣接する誘電体層の少なくとも一部の上に形
成される。このＳｉＧｅ合金層は、非選択性急速熱エピ
タキシ（ＲＴＥ）により形成され、その結果、このよう
にして得られた層が、コレクタ領域の上では実質的にエ
ピタキシャル成長し、誘電体層の上では実質的に多結晶
であるように行われる。コレクタ領域の上の合金層の部
分は、以下の説明においては、内側領域と称し、誘電体
層の上の合金層の部分は、外側領域と称する。この用
語、「内側領域」と「外側領域」とは、材料の構成をい
うのではなく、その部分の空間的配置を意味するだけで
ある。The present invention is a method of manufacturing a silicon HBT in which a collector region of substantially single crystal silicon is formed in a window defined in a dielectric layer. A SiGe alloy layer of the opposite conductivity type is formed in the collector region over the collector region and over at least a portion of the dielectric layer adjacent the collector region. The SiGe alloy layer is formed by non-selective rapid thermal epitaxy (RTE) so that the layer thus obtained is substantially epitaxially grown on the collector region and substantially on the dielectric layer. To be polycrystalline. The portion of the alloy layer above the collector region is referred to as the inner region and the portion of the alloy layer above the dielectric layer is referred to as the outer region in the following description. The terms "inner region" and "outer region" do not refer to the composition of the material, but only to the spatial arrangement of its parts.

【０００６】さらに、本発明によれば、コレクタ領域と
同一の導電型のシリコン層が、ＳｉＧｅ合金層の上に、
非選択的ＲＴＥにより形成され、その結果得られた層
は、コレクタ領域の上ではエピタキシャルで、誘電体層
の上では多結晶であり、これは、前述のＳｉＧｅ合金層
の場合と同じである。それぞれのシリコン層のエピタキ
シャル部分と、多結晶部分とは、以下の説明において
は、内側領域と外側領域であり、これは、ＳｉＧｅ合金
層の場合と同じである。さらに、本発明によれば、Ｓｉ
Ｇｅ合金層と同一の導電型のドーパント種が、合金層の
外側領域と、シリコン層の外側領域に注入されるが、こ
れらの層の内側領域には注入されない。この注入は、Ｓ
ｉＧｅ合金層と、シリコン層の外側領域には、形成され
たときのＳｉＧｅ合金層と同一の導電型のドーピングレ
ベルが生成されるが、コレクタ領域とＳｉＧｅ合金層の
内側部分と、シリコン層の内側部分内のドーピングレベ
ル以上となるように行われる。Further, according to the present invention, a silicon layer of the same conductivity type as the collector region is formed on the SiGe alloy layer,
The resulting layer formed by non-selective RTE is epitaxial above the collector region and polycrystalline above the dielectric layer, as is the case for the SiGe alloy layers described above. In the following description, the epitaxial part and the polycrystalline part of the respective silicon layers are the inner region and the outer region, which are the same as in the case of the SiGe alloy layer. Furthermore, according to the present invention, Si
Dopant species of the same conductivity type as the Ge alloy layer are implanted in the outer region of the alloy layer and the outer region of the silicon layer, but not in the inner regions of these layers. This injection is S
The iGe alloy layer and the outer region of the silicon layer have the same conductivity type doping level as that of the SiGe alloy layer when formed, but the collector region, the inner portion of the SiGe alloy layer, and the inner portion of the silicon layer. It is performed so as to be higher than the doping level in the portion.

【０００７】[0007]

【発明の実施の形態】本発明の一実施形態は、図１に示
されたｎｐｎトランジスタに関する。しかし、ここに開
示される技術は、ｐｎｐデバイスの製造にも同様に容易
に適応される。以下の説明においてｎｐｎトランジスタ
を選択したことは、例示の目的のためであって、本発明
の範囲を制限することを意図するものではない。DETAILED DESCRIPTION OF THE INVENTION One embodiment of the invention relates to the npn transistor shown in FIG. However, the techniques disclosed herein are equally applicable to the manufacture of pnp devices. The selection of npn transistors in the following description is for illustrative purposes and is not intended to limit the scope of the invention.

【０００８】図示しないシリコン基板の上に少なくとも
１つのｎ＋サブコレクタ領域１０が形成される。ｎ型コ
レクタ領域２０は、領域１０の一部分の上に形成され、
絶縁フィールド酸化物領域３０横方向に有する。領域３
０は、典型的に二酸化珪素からなるが、窒化珪素のよう
な他の誘電体材料も使用することができる。コレクタ領
域の典型的な厚さの範囲は、１００〜１０００ｎｍであ
る。下限値は、高速デジタルデバイスにおいて好まし
く、上限値は、パワーデバイスにおいて好ましい。この
コレクタ領域は、１×１０¹⁶ｃｍ^-3ないし１×１０¹⁸ｃ
ｍ^-3の範囲に典型的にあるドーピングレベルにおいて砒
素がドープされる。デバイスの降伏電圧を増大させるた
めに、コレクタ領域の上側部分におけるドーピングレベ
ルを減少させることが好ましい。At least one n + subcollector region 10 is formed on a silicon substrate (not shown). n-type collector region 20 is formed on a portion of region 10,
Insulating field oxide region 30 laterally. Area 3
0 is typically composed of silicon dioxide, but other dielectric materials such as silicon nitride can also be used. A typical thickness range for the collector region is 100-1000 nm. The lower limit is preferred for high speed digital devices and the upper limit is preferred for power devices. This collector region is 1 × 10 ¹⁶ cm ^-3 to 1 × 10 ¹⁸ c
Arsenic is doped at doping levels that are typically in the m ^-3 range. In order to increase the breakdown voltage of the device, it is preferable to reduce the doping level in the upper part of the collector region.

【０００９】薄いシリコンの核となる層４０，５０が、
後続の製造ステップを容易にするために、領域２０およ
び３０の上に形成される。この層が非選択ＲＴＥにより
形成される場合、誘電体材料の上にある外側領域部分４
０は、実質的に多結晶層となり、単結晶シリコンの上に
ある内側領域部分５０は、実質的に単結晶層となる。薄
い層４０，５０は、少なくとも１００〜５００オングス
トロームの範囲の厚さに形成される場合、誘電体領域３
０上の多結晶シリコンの成長の核となるための種層とし
て有効である。一般に、核となる層の内側領域部分５０
は、デバイスのコレクタの一部として機能することにな
る。The thin silicon core layers 40, 50 are:
Formed over regions 20 and 30 to facilitate subsequent manufacturing steps. If this layer is formed by non-selective RTE, the outer region portion 4 overlying the dielectric material
0 is substantially a polycrystalline layer, and the inner region portion 50 on the single crystal silicon is substantially a single crystal layer. The thin layers 40, 50, when formed to a thickness in the range of at least 100-500 angstroms, provide dielectric regions 3
It is effective as a seed layer to serve as a nucleus for the growth of polycrystalline silicon on 0. Generally, the inner layer portion 50 of the core layer
Will act as part of the device's collector.

【００１０】内側領域ベース６０は、部分５０の上に形
成される。内側領域ベースは、典型的には５％〜５０％
の範囲、好ましくは３０％のゲルマニウム分子の割合を
有するエピタキシャルＳｉＧｅ合金からなる。内側領域
ベースは、ｐ形ドーパント、好ましくはホウ素で本来の
場所にドープされる。内側領域ベースの全体の厚さは、
典型的には、１５〜１００ｎｍの範囲にある。所定のゲ
ルマニウム分子の割合において、この厚さが、そのよう
なゲルマニウム分子の割合を有するキャップＳｉＧｅ層
のための平衡状態の決定的な厚さ以下であることが望ま
しい。Inner region base 60 is formed over portion 50. Inner region base is typically 5% to 50%
Range, preferably consisting of an epitaxial SiGe alloy with a proportion of germanium molecules of 30%. The inner region base is in-situ doped with a p-type dopant, preferably boron. The total thickness of the inner area base is
It is typically in the range of 15-100 nm. For a given percentage of germanium molecules, it is desirable that this thickness be less than or equal to the critical equilibrium thickness for a cap SiGe layer having such a percentage of germanium molecules.

【００１１】シリコンＩＣ製造の分野における実務家に
良く知られているように、ＳｉＧｅの格子定数は、純粋
なシリコンの格子定数と異なる。それにも関わらず、こ
れが充分に薄い場合、接触面に平行な格子パラメータが
等しくなるように引っ張られたＳｉＧｅの層をシリコン
上に成長させることが可能である。即ち、格子の不整合
は、ＳｉＧｅ層の厚さがクリティカルな厚さよりも小さ
い限り、弾性的な引っ張り力により適応され得る。クリ
ティカルな厚さは、例えば、「J. C. Bean etal., "Ge_x
Si_1-x/Si Strained-Layer Superlattice Grown by Mole
cular Beam Epitaxy," J.Vac. Sci. Technol. A2 (198
4) 436-440 および "Determination ofthe Critical La
yer Thickness of Si_1-xGe_x/Si Heterostructures by D
irect Observation of Misfit Dislocations," Appl. P
lys. Lett. 52 (Feb. 1988) 380-382」に記載されてい
る。As is well known to practitioners in the field of silicon IC manufacturing, the lattice constant of SiGe differs from that of pure silicon. Nevertheless, if it is thin enough, it is possible to grow a layer of SiGe on silicon with equal lattice parameters parallel to the contact surface. That is, the lattice mismatch can be accommodated by elastic tensile forces as long as the thickness of the SiGe layer is less than the critical thickness. The critical thickness is, for example, "JC Bean et al.," Ge _x
Si _1-x / Si Strained-Layer Superlattice Grown by Mole
cular Beam Epitaxy, "J. Vac. Sci. Technol. A2 (198
4) 436-440 and "Determination of the Critical La
yer Thickness of Si _1-x Ge _x / Si Heterostructures by D
irect Observation of Misfit Dislocations, "Appl. P
lys. Lett. 52 (Feb. 1988) 380-382 ”.

【００１２】ドープされた層を同じゲルマニウム分子の
一対の非ドープスペーサ層の間に納めることが好まし
い。好ましくは、１０ｎｍのドープ領域が、４ｎｍのス
ペーサ層の間に納められる。得られる全体の厚さ１８ｎ
ｍは、上記したように、ゲルマニウム分子の割合３０％
についての平衡状態の厚さより小さい。The doped layer is preferably enclosed between a pair of undoped spacer layers of the same germanium molecule. Preferably, the 10 nm doped region is contained between the 4 nm spacer layers. Total thickness obtained 18n
m is, as described above, the proportion of germanium molecules is 30%
Less than the equilibrium thickness for.

【００１３】一般にｐ＋導電形の性質を与える内側領域
ベースのドーピングは、典型的に１×１０¹⁸ｃｍ^-3〜２
×１０²⁰ｃｍ^-3の範囲にあるレベルである。５×１０¹⁸
ｃｍ^-3〜２．５×１０¹⁹ｃｍ^-3の範囲のドープされた層
におけるドーピングプロファイルを使用することが好ま
しい。ピークドーピング濃度は、ほぼこのプロファイル
の中心にある。内側領域ベースの範囲をその中に画定す
るＳｉＧｅ層の外側領域部分７０が、内側領域ベース６
０と連続的に形成される。この層が非選択ＲＴＥにより
堆積される場合、多結晶シリコン領域４０の上に堆積さ
れる外側領域部分は、実質的に多結晶材料として形成さ
れる。Inner region based doping, which generally provides p + conductivity type properties, is typically 1 × 10 ¹⁸ cm ^-3 to 2
The level is in the range of × 10 ²⁰ cm ^-3 . 5 x 10 ¹⁸
It is preferred to use doping profiles in the doped layer in the range of cm ^{-3 to} 2.5 x 10 ¹⁹ cm ^-3 . The peak doping concentration is approximately at the center of this profile. The outer region portion 70 of the SiGe layer defining the extent of the inner region base is the inner region base 6
It is continuously formed with 0. If this layer is deposited by non-selective RTE, the outer region portion deposited over polycrystalline silicon region 40 is formed substantially as a polycrystalline material.

【００１４】ｎ型単結晶シリコンからなるエミッタ８０
が内側領域ベース６０上に形成される。エミッタ８０の
範囲をその中に画定するシリコン層の外側領域部分９０
が、エミッタ８０と連続的に形成される。この層が非選
択ＲＴＥにより堆積される場合、多結晶ＳｉＧｅ領域７
０上に堆積される外側領域部分も、実質的に多結晶材料
として形成される。An emitter 80 made of n-type single crystal silicon
Are formed on the inner region base 60. Outer region portion 90 of the silicon layer that defines the extent of the emitter 80 therein.
Are formed continuously with the emitter 80. If this layer is deposited by non-selective RTE, polycrystalline SiGe region 7
The outer region portion deposited on the zero is also formed substantially as a polycrystalline material.

【００１５】外側領域部分４０，７０および９０は、イ
オン注入によりｐ形ドーパントでドープされる。典型的
には、少なくともｐ形内側領域ベース６０と同じレベ
ル、および少なくともｎ形エミッタ８０と同じレベルの
ドーピングレベルまでドープする。このドーピングレベ
ルの典型的な範囲は、１×１０¹⁹ｃｍ^-3〜５×１０²⁰ｃ
ｍ^-3であり、好ましくは２．５×１０¹⁹ｃｍ^-3である。
この注入ステップの結果は、部分４０，７０および９０
を含む外側ベース領域を形成することである。この外側
ベース領域が、部分４０および９０における多結晶シリ
コンおよび部分７０における多結晶ＳｉＧｅを含み、外
側ベース領域のそれぞれの層のような部分４０，７０お
よび９０がそれぞれ対応するエレメント５０，６０およ
び８０と連続的に形成されることがわかる。Outer region portions 40, 70 and 90 are doped with p-type dopants by ion implantation. Typically, it is doped to at least the same level as p-type inner region base 60 and at least the same level as n-type emitter 80. A typical range of this doping level is 1 × 10 ¹⁹ cm ^{−3 to} 5 × 10 ²⁰ c.
m ⁻³ , preferably 2.5 × 10 ¹⁹ cm ⁻³ .
The result of this injection step is that parts 40, 70 and 90
To form an outer base region including. This outer base region comprises polycrystalline silicon in portions 40 and 90 and polycrystalline SiGe in portion 70, such that respective layers 50, 70 and 90 of the respective layers of the outer base region correspond to corresponding elements 50, 60 and 80, respectively. It can be seen that the film is formed continuously.

【００１６】エミッタ８０は、好ましくは３００ｎｍの
厚さの、典型的にはＴＥＯＳ堆積された二酸化珪素であ
る誘電体スペーサ１００により覆われている。図２に示
されているように、スペーサ１００は、オーバハング長
ｘだけ外側領域部分９０にオーバハングするように好都
合に形成される。得られたトランジスタの性能は、注入
された外側領域ベースドーパント種の分布に敏感である
ことがわかった。具体的には以下の影響が観察された。The emitter 80 is covered by a dielectric spacer 100, preferably 300 nm thick, typically TEOS deposited silicon dioxide. As shown in FIG. 2, the spacer 100 is conveniently formed to overhang the outer region portion 90 by an overhang length x. The performance of the resulting transistor was found to be sensitive to the distribution of the implanted outer region base dopant species. Specifically, the following effects were observed.

【００１７】１．注入が単結晶材料（即ち内側領域部
分）の中に行われた場合、移動点欠陥は、横方向に拡散
する可能性もあり、内側領域ベースドーパント種（特に
ホウ素）を誘導して、内側領域ベースをコレクタ２０お
よびエミッタ８０から分離するヘテロ接合を通して拡散
させる。これは、得られるトランジスタの注入効率（し
たがって、コレクタ電流）を低下させる。逆に、注入が
実質的に多結晶（即ち外側領域）材料内において行われ
た場合、注入ダメージは、そのような材料内に留まる傾
向にあり、内側領域ベースが実質的に完全な状態に保た
れる。1. If the implant is into a single crystal material (ie, a portion of the inner region), the migration point defects can also diffuse laterally, inducing the inner region base dopant species (especially boron) to induce the inner region. Diffuse the base through a heterojunction separating the collector 20 and the emitter 80. This reduces the resulting transistor injection efficiency (and therefore collector current). Conversely, if the implant is performed in a substantially polycrystalline (ie, outer region) material, implant damage tends to remain in such material, keeping the inner region base substantially intact. Be drunk

【００１８】２．注入ステップは、外側領域ベースとエ
ミッタとの間のｐ−ｎ接合の形成を導く。注入が実質的
に多結晶材料内で行われた場合、最初に形成された接合
も多結晶材料内に存在する。しかし、ｐ−ｎ接合のその
ような配置は、比較的高い再結合電流を導き、ベース電
流を増加させることになる。逆に、注入が内側領域まで
拡張される場合、ベース電流は小さくなる傾向にあり、
ｐ−ｎ接合は、単結晶材料内に形成される。2. The implantation step leads to the formation of a pn junction between the outer region base and the emitter. If the implant is substantially in the polycrystalline material, the first formed bond is also in the polycrystalline material. However, such an arrangement of p-n junctions will lead to a relatively high recombination current and increase the base current. Conversely, if the implant extends to the inner region, the base current tends to be smaller,
The pn junction is formed in a single crystal material.

【００１９】３．ｐ−ｎ接合が単結晶材料内ではなく多
結晶材料内に形成される場合、コレクタ−ベース静電容
量（Ｃ_BC）は、大きくなる傾向にある。考察は、この影
響を、多結晶グレイン境界と結び付けられた電気的にア
クティブな欠陥位置により作られる薄い空乏領域のせい
であるとする。3. If the pn junction is formed in polycrystalline material rather than in single crystal material, the collector-base capacitance (C _BC ) tends to be large. Discussion attributes this effect to the thin depletion region created by the electrically active defect sites associated with polycrystalline grain boundaries.

【００２０】これらの３つの影響の１番目のものは、注
入された不純物種が内側領域内に止まることを阻止する
ような方法で実行される注入ステップに影響を及ぼす。
この阻止機能は、スペーサ１００により達成される。具
体的には、オーバハング長ｘは、直接的な注入または横
方向の広がりのいずれかの結果として、注入される種が
エレメント６０および８０内に停止することを実質的に
ブロックするために充分であるように選ばれる。したが
って、ｘは、横方向の広がりの特性距離と少なくとも等
しくなければならないことがわかる。この状況におい
て、エレメント６０またはエレメント８０内に形成され
る注入された種の最高濃度が外側領域ベースにおけるピ
ークドーピングレベルの１％以下である場合、そのよう
な阻止を”実質的である”と見なす。典型的な注入状態
に対して、３０ｋｅＶ、１×１０¹⁵ｃｍ^-2のフラックス
におけるＢＦ₂ の注入と、６０ｋｅＶおよび２×１０¹⁵
ｃｍ^-2におけるホウ素注入を仮定すると、オーバハング
長は、好都合に１５０ｎｍ〜４００ｎｍの範囲にあるこ
とがわかった。好ましいそのような長さは、２００ｎｍ
である。The first of these three effects affects the implantation step performed in such a way as to prevent the implanted impurity species from stopping in the inner region.
This blocking function is achieved by the spacer 100. Specifically, the overhang length x is sufficient to substantially block the implanted species from stopping within the elements 60 and 80 as a result of either direct implantation or lateral spreading. Chosen to be. Therefore, it can be seen that x must be at least equal to the lateral spread characteristic distance. In this situation, if the highest concentration of implanted species formed in element 60 or element 80 is less than 1% of the peak doping level in the outer region base, such inhibition is considered "substantial". . Implantation of BF ₂ in a flux of 30 keV, 1 × 10 ¹⁵ cm ⁻² and 60 keV and 2 × 10 ¹⁵ for a typical implantation condition.
Assuming a boron implant at cm ⁻² , the overhang length was found to be conveniently in the range 150 nm to 400 nm. A preferred such length is 200 nm
It is.

【００２１】上述した第２および第３の影響は、単結晶
材料内の上述したｐ−ｎ接合または少なくとも多結晶材
料と単結晶材料との間の接触面におけるｐ−ｎ接合の形
成にｆ作用することがわかるであろう。以下により詳細
に説明するように、最初に多結晶材料内の上述の接触面
から所定のオフセット距離にｐ−ｎ接合を形成し、注意
深く定められた温度範囲内で熱拡散によりその接触面を
移動させることを接合に許容することが有利であること
がわかった。The above-mentioned second and third effects have f-effects on the formation of the above-mentioned pn junction in the single crystal material or at least the pn junction at the contact surface between the polycrystalline material and the single crystal material. You will see that As will be described in more detail below, first a pn junction is formed at a predetermined offset distance from the above contact surface in the polycrystalline material and the contact surface is moved by thermal diffusion within a carefully defined temperature range. It has been found advantageous to allow the joining to be done.

【００２２】エミッタ８０は、部分的に下側エミッタコ
ンタクト１１０により覆われている。エミッタコンタク
ト層は、エミッタの上側部分において好ましくは砒素の
ような不純物種の浅い注入により好都合に形成される。
しかし、そのような注入プロセスにより生じる点欠陥
は、内側領域ベースに移動することもあり、そこでホウ
素ドーパントの外部拡散を活性化する。したがって、コ
ンタクト１１０は、スペーサ１００中に形成されたウィ
ンドウ内に本来の場所にドープされた多結晶シリコンを
堆積させることにより好都合に形成される。このコンタ
クトは、好ましくは１４０ｎｍの厚さであり、約５×１
０²⁰ｃｍ^-3の濃度の砒素でドープされる。The emitter 80 is partially covered by the lower emitter contact 110. The emitter contact layer is conveniently formed in the upper portion of the emitter, preferably by shallow implantation of an impurity species such as arsenic.
However, point defects created by such an implantation process may also migrate to the inner region base, where they activate outdiffusion of the boron dopant. Therefore, contact 110 is conveniently formed by depositing in-situ doped polycrystalline silicon within the window formed in spacer 100. This contact is preferably 140 nm thick and approximately 5 × 1.
Doped with arsenic at a concentration of 0 ²⁰ cm ^-3 .

【００２３】エミッタ上側コンタクト層１２０は、エミ
ッタ下側コンタクト層１１０を覆い、ベースコンタクト
層１３０は外側領域ベースの部分９０の上にある。コン
タクト層１２０および１３０は、以下に説明する自己整
合プロセスにより、チタニウム・ジシリサイドから好都
合に形成される。エミッタ電極１４０、ベース電極１５
０、およびコレクタ電極１６０は、二酸化珪素絶縁層１
７０に形成されたコンタクトホール中に好ましくはアル
ミニウム１％銅合金で１０００ｎｍの厚さに形成され
る。The upper emitter contact layer 120 covers the lower emitter contact layer 110 and the base contact layer 130 overlies the portion 90 of the outer region base. Contact layers 120 and 130 are conveniently formed from titanium disilicide by the self-aligned process described below. Emitter electrode 140, base electrode 15
0 and the collector electrode 160 are the silicon dioxide insulating layer 1
In the contact hole formed in 70, a 1% aluminum alloy of aluminum is preferably formed to a thickness of 1000 nm.

【００２４】図３〜１３において、上述のようなトラン
ジスタを作るために有用な製造ステップのシーケンスを
示す。3-13, a sequence of fabrication steps useful for making a transistor as described above is shown.

【００２５】トランジスタは、半導体層のシーケンスを
成長させることにより形成される。これらは、限定反応
処理として知られる成長モードを使用して急速熱エピタ
キシ（ＲＴＥ）により成長させられる。この成長モード
は、「J. F. Gibbons et al., Appl. Phys. Lett. 47
(1985) p. 721」に示されている。成長シーケンスにお
ける各ステップのためのキャリアガスとして水素が使用
される。ＲＴＥは、成長温度の高速調節のために大きな
放射熱を使用する化学気相成長法によるエピタキシャル
成長である。Transistors are formed by growing a sequence of semiconductor layers. They are grown by rapid thermal epitaxy (RTE) using a growth mode known as limited reaction processing. This growth mode is described in “JF Gibbons et al., Appl. Phys. Lett. 47.
(1985) p. 721 ". Hydrogen is used as the carrier gas for each step in the growth sequence. RTE is epitaxial growth by chemical vapor deposition that uses large radiant heat for rapid control of growth temperature.

【００２６】先ず、酸化物層２００が、サブコレクタ１
０の上に通常の方法で形成される。次に、図４および５
に示されているように、ウィンドウ２１０が通常の方法
で層２００中にあけられ、コレクタ２０がサブコレクタ
１０上のウィンドウにおいて本来の場所での砒素ドーピ
ングと共に選択的エピタキシャル成長（ＳＥＧ）により
成長させられる。この成長は、典型的には８００℃〜１
０００℃、好ましくは９５０℃において、ジクロロシラ
ン、塩化水素、および砒化水素の混合物の流れ中で実行
される。より早い成長は、より高い温度においても達成
可能であるが、これは、ウェハ状の他の構造を不都合な
ほど高い熱に曝す可能性がある。First, the oxide layer 200 is the subcollector 1
0 is formed in the usual way. Next, FIGS.
A window 210 is drilled in layer 200 in the conventional manner and the collector 20 is grown by selective epitaxial growth (SEG) with in-situ arsenic doping in the window on subcollector 10, as shown in FIG. . This growth is typically 800 ° C to 1
It is carried out in a stream of a mixture of dichlorosilane, hydrogen chloride and hydrogen arsenide at 000 ° C, preferably 950 ° C. Although faster growth can be achieved at higher temperatures, this can expose other structures in the wafer to undesirably high heat.

【００２７】図６に示されているように、シリコン層２
３０が、次のＳｉＧｅベースおよびエミッタの成長を容
易にするために成長させられる。層２３０は、シランか
ら成長させられる。層２３０の部分２３１（即ち外側領
域部分）は、酸化物の上に成長させられ、多結晶層とし
て形成される。層２３０の部分２３２（即ち内側領域部
分）は、単結晶シリコンの上に成長させられ、エピタキ
シャル層として形成される。次に、図７に示されている
ように、ＳｉＧｅベース層２４０が成長させられる。こ
の層は、ジクロロシラン、ジャーマイン、およびホウ素
ドーピングのためのジボランから成長させられる。先の
層と同様に、層２４０は先の層の部分２３１の上に横た
わる外側領域部分２４１における多結晶材料として形成
され、先の層の部分２３２の上に横たわる内側領域部分
２４２においてエピタキシャルに形成される。As shown in FIG. 6, the silicon layer 2
30 is grown to facilitate subsequent SiGe base and emitter growth. Layer 230 is grown from silane. Portion 231 of layer 230 (ie the outer region portion) is grown on the oxide and formed as a polycrystalline layer. Portion 232 (ie, the inner region portion) of layer 230 is grown on single crystal silicon and formed as an epitaxial layer. Next, as shown in FIG. 7, a SiGe base layer 240 is grown. This layer is grown from dichlorosilane, germine, and diborane for boron doping. Similar to the previous layer, layer 240 is formed as a polycrystalline material in outer region portion 241 overlying portion 231 of the previous layer and epitaxially formed in inner region portion 242 overlying portion 232 of the previous layer. To be done.

【００２８】次に、シリコン層２５０が、図８に示され
ているように成長させられる。この層（エミッタとなる
べき内側領域部分）は、ジクロロシランおよび砒化水素
により、好ましい厚さ１５０ｎｍに、好ましい温度８０
０℃において、好ましいドーピングレベル３×１０¹⁸ｃ
ｍ^-3で成長させられる。層２４０にドープされるホウ素
の移動を防止するために、約８２５℃よりも低い成長温
度を層２５０の成長において保つことが望ましい。先の
２つの層の場合のように、層２５０は、外側領域部分２
５１において多結晶であり、その内側領域部分２５２に
おいてエピタキシャルである。Next, a silicon layer 250 is grown as shown in FIG. This layer (the part of the inner region to be the emitter) is formed with dichlorosilane and hydrogen arsenide to a preferred thickness of 150 nm and a preferred temperature of 80.
A preferred doping level of 3 × 10 ¹⁸ c at 0 ° C.
Grown at m ^-3 . It is desirable to keep the growth temperature below about 825 ° C. during the growth of layer 250 to prevent the migration of boron doped into layer 240. As in the previous two layers, the layer 250 includes an outer region portion 2
It is polycrystalline at 51 and epitaxial at its inner region portion 252.

【００２９】次に、図９に示されているように、好まし
くは３００ｎｍの厚さの二酸化珪素層２６０が、典型的
にはＰＥＴＥＯＳ反応炉中で、ＴＥＯＳからプラズマ強
化化学気相成長法により形成される。図１０に示されて
いるように、エミッタウィンドウ２７０は、反応イオン
エッチングにより層２６０中にあけられ、多結晶シリコ
ン層２８０が堆積されて、このウィンドウ２７０を埋め
る。ＲＴＥ反応炉において層２８０を形成することが好
都合であることがわかった。エミッタ下側コンタクト層
１１０（図１参照）となるべき層２８０は、シランおよ
び砒化水素（本来の場所のドーピングのため）から好ま
しい成長温度７００℃において好ましい厚さ１４０ｎｍ
に成長させられる。Next, as shown in FIG. 9, a silicon dioxide layer 260, preferably 300 nm thick, is formed from TEOS by plasma enhanced chemical vapor deposition, typically in a PETEOS reactor. To be done. As shown in FIG. 10, an emitter window 270 is drilled into layer 260 by reactive ion etching and a polycrystalline silicon layer 280 is deposited to fill this window 270. It has been found convenient to form layer 280 in an RTE reactor. The layer 280 to be the emitter lower contact layer 110 (see FIG. 1) has a preferred thickness of 140 nm from silane and hydrogen arsenide (for in situ doping) at a preferred growth temperature of 700 ° C.
Be grown to.

【００３０】次に、図１１に示されているように、層２
６０および２８０が、レジスト処理およびその後のエッ
チングによりパターン化される。これは、図１にも示さ
れているようにエミッタ下側コンタクト１１０およびス
ペーサ１００を形成することになる。レジスト２８５を
存在させたままで、以下に説明するように外側領域ベー
ス注入が実行される。そして、デバイスが、さらなるリ
ソグラフィパターン化ステップの実行により、その後の
層２３０，２４０および２５０のエッチングにより絶縁
される。得られる構造が、図１２に示されている。Next, as shown in FIG. 11, layer 2
60 and 280 are patterned by resist treatment and subsequent etching. This will form the emitter lower contact 110 and spacer 100 as also shown in FIG. With the resist 285 still present, the outer region base implant is performed as described below. The device is then isolated by performing further lithographic patterning steps, followed by etching of layers 230, 240 and 250. The resulting structure is shown in FIG.

【００３１】図１１および１２において、外側ベース領
域２９０が、上述したように、ホウ素およびボロンジフ
ルオライドの層２３０，２４０および２５０へのイオン
注入により形成される。この注入の間、スペーサ１００
は、これらの層の内側領域部分にイオンが注入されるこ
とを阻止する。図２に示されているように、注入が注入
された種の内側領域内での実質的な停止の結果とならな
いように、スペーサ１００が少なくとも横方向の広がり
の特性距離だけ外側領域層部分２５１にオーバハングす
ることが望ましい。このステップのための好ましい注入
エネルギおよびフラックスは、それぞれ、ボロンジフル
オライドについて、３０ｋｅＶおよび１０¹⁵ｃｍ^-2であ
り、ホウ素に対して６０ｋｅＶおよび３×１０¹⁵ｃｍ^-2
である。In FIGS. 11 and 12, the outer base region 290 is formed by ion implantation into the boron and boron difluoride layers 230, 240 and 250 as described above. During this injection, the spacer 100
Block the implantation of ions into the inner region portions of these layers. As shown in FIG. 2, the spacer 100 has outer region layer portion 251 at least a characteristic distance of lateral extension such that the implant does not result in a substantial cessation within the inner region of the implanted species. It is desirable to overhang. The preferred implant energies and fluxes for this step are 30 keV and 10 ¹⁵ cm ⁻² for boron difluoride and 60 keV and 3 × 10 ¹⁵ cm ⁻² for boron, respectively.
It is.

【００３２】例示的な注入条件に対して、１５０〜４０
０ｎｍのオーバハング長が有用であり、砒素を注入され
たｐ−ｎ接合が熱拡散により移動されるべきでない少な
くともいくつかの場合において、約２００ｎｍのオーバ
ハング長を有することが好都合であることがわかった。
１０〜１００ｋｅＶの注入エネルギーにおいて、ホウ素
の垂直方向の広がりの長さは、小さなグレインサイズの
多結晶シリコンにおいて約１９ｎｍ〜約８７ｎｍの範囲
である。６０ｋｅＶの例示的な注入エネルギーにおい
て、このばらつきの長さは約６０ｎｍである。散在の長
さの議論については、例えば「S. M. Sze, VLS1 Techno
logy, McGraw-Hill, New York, 1983, pp.232-233」を
参照のこと。この散在現象は、鋭いカットオフを有しな
いので、注入された種の小さいが意味のある濃度は、典
型的には散在長さを超えて延びることになることに留意
すべきである。150-40 for exemplary implant conditions
It has been found that an overhang length of 0 nm is useful and it is advantageous to have an overhang length of about 200 nm in at least some cases where the arsenic implanted pn junction should not be moved by thermal diffusion. .
At implant energies of 10 to 100 keV, the vertical extension length of boron ranges from about 19 nm to about 87 nm in small grain size polycrystalline silicon. At the exemplary implant energy of 60 keV, the length of this variability is about 60 nm. For a discussion of scattered length, see, for example, "SM Sze, VLS1 Techno.
logy, McGraw-Hill, New York, 1983, pp.232-233. It should be noted that this sparse phenomenon does not have a sharp cutoff, so that small but meaningful concentrations of injected species will typically extend beyond the sparse length.

【００３３】次に、図１３に示されているように、エミ
ッタ上側コンタクト層１２０およびベースコンタクト層
１３０が、２つのステップ、好ましくは６４０℃で６０
秒、および次に８００℃において４０秒行われる急速熱
アニーリングプロセスで、チタニウムジシリサイド層を
成長させることにより自己整合的に形成される。このア
ニールは、好ましくは大気圧において５リットル／分の
流れで窒素中で実行される。この熱サイクルは、外側領
域ベース中の注入されたホウ素ドーパントを活性化する
ためにも有効である。Next, as shown in FIG. 13, the emitter upper contact layer 120 and the base contact layer 130 are formed in two steps, preferably 60 ° C. at 640 ° C.
It is formed in a self-aligned manner by growing a titanium disilicide layer in a rapid thermal anneal process that is performed for seconds and then at 800 ° C. for 40 seconds. This anneal is preferably carried out in nitrogen with a flow of 5 l / min at atmospheric pressure. This thermal cycle is also effective for activating the implanted boron dopant in the outer region base.

【００３４】図１において、酸化物層１７０は、好まし
くはＰＥＴＥＯＳプロセスにより３００ｎｍの厚さに形
成され、電極のためのコンタクトホールを作るために従
来の方法によりパターン化される。電極１４０，１５０
および１６０が、通常の金属堆積、およびその後のパタ
ーン化された３レベルレジストによる反応イオンエッチ
ングにより形成される。電極を形成するための金属堆積
の好ましいシーケンスは、チタニウム，３０ｎｍ；チタ
ニウムナイトライド，６０ｎｍ；アルミニウム−銅合金
（５００〜１０００ｎｍ）である。In FIG. 1, oxide layer 170 is preferably formed by a PETEOS process to a thickness of 300 nm and patterned by conventional methods to make contact holes for the electrodes. Electrodes 140, 150
And 160 are formed by conventional metal deposition followed by reactive ion etching with a patterned tri-level resist. The preferred sequence of metal deposition to form the electrode is titanium, 30 nm; titanium nitride, 60 nm; aluminum-copper alloy (500-1000 nm).

【００３５】図１４は、オフセット距離３００によるイ
オン注入、および得られたｐ−ｎ接合の場所を内側領域
と外側領域との間の接触面３１０にシフトするための熱
拡散により外側領域ベースを形成することを示す。先の
図面を参照して説明した構成要素は、同様の参照番号を
付している。すでに述べたように、内側領域ベース中の
ドーパント拡散の完全さを保護すると同時に、接合静電
容量および再結合を低減するために好都合である。この
熱拡散は、以下に説明するように、チタニウムジシリサ
イド層１２０および１３０の形成の前または後に実行さ
れる。この熱拡散が実行される場合、これは、ｐ−ｎ接
合の場所を短い距離単結晶領域中にシフトするように、
好都合に行われる。例えば、拡散は、注入され、拡散さ
れたドーパントプロファイルが、接触面におけるピーク
値から、単結晶領域内の約５０オングストローム以下、
好ましくは約２００オングストローム以下におけるピー
ク値の１０％の範囲に好都合に入ることになる。FIG. 14 shows the outer region base formed by ion implantation with an offset distance 300 and thermal diffusion to shift the location of the resulting pn junction to the contact surface 310 between the inner and outer regions. Indicates that The components described with reference to the previous figures are provided with the same reference numbers. As already mentioned, it is advantageous to protect the integrity of the dopant diffusion in the inner region base while at the same time reducing the junction capacitance and recombination. This thermal diffusion is performed before or after the formation of titanium disilicide layers 120 and 130, as described below. If this thermal diffusion is carried out, it shifts the location of the pn junction into the short distance single crystal region,
It is done conveniently. For example, the diffusion may be such that the injected and diffused dopant profile is less than about 50 angstroms within the single crystal region from the peak value at the interface.
Preferably, a range of 10% of the peak value below about 200 Å will be conveniently entered.

【００３６】この拡散は、層１２０および１３０を形成
する前に行うことが好ましい。これは、チタニウムジシ
リサイドがホウ素に対して比較的高い親和性を有すると
信じられているからであり、層１３０が拡散の間に存在
する場合、これが外側領域ベースからのホウ素に対する
拡散性のシンクとして働く可能性がある。This diffusion is preferably performed prior to forming layers 120 and 130. This is because it is believed that titanium disilicide has a relatively high affinity for boron, and if layer 130 is present during diffusion, this is a diffusive sink for boron from the outer region base. May work as

【００３７】ＳｉＧｅ（３０％ゲルマニウム）における
ホウ素の拡散の活性エネルギは、４．４ｅＶであり、多
結晶シリコンにおいては、それは２．５ｅＶに過ぎな
い。これは、内側領域ベース内での実質的なホウ素拡散
を生じさせない外側領域ベースにおける注入されたホウ
素の拡散に対する実際的な温度を選択することを可能に
する。図１５は、そのような実用的な温度が、約６５０
℃〜約８５０℃の範囲にあることを示す。約７００℃の
温度が好ましい。それは、この温度において、多結晶シ
リコン中での望ましい拡散が好都合な時間（典型的には
３時間）内に起きるからであり、単結晶ＳｉＧｅでのこ
の温度におけるホウ素拡散係数は、多結晶シリコン中よ
りも５桁以上小さい。The active energy of diffusion of boron in SiGe (30% germanium) is 4.4 eV, and in polycrystalline silicon it is only 2.5 eV. This makes it possible to choose a practical temperature for the diffusion of implanted boron in the outer region base that does not result in substantial boron diffusion in the inner region base. FIG. 15 shows that such a practical temperature is about 650.
C to about 850 ° C. A temperature of about 700 ° C. is preferred. This is because at this temperature the desired diffusion in polycrystalline silicon occurs within a convenient time (typically 3 hours), and the boron diffusion coefficient at this temperature for single crystal SiGe is Less than five digits.

【００３８】２つの個々の材料間の拡散係数におけるそ
のような大きな相違の１つの利点は、この拡散プロセス
が本来備わっている自己制限性を有することである。即
ち、拡散最前部は、単結晶材料との接触面まで広がる
が、その点までに経過した拡散時間に匹敵するその後の
いかなる時間においてもさらに意味のある程度には広が
ることはない。したがって、人間のオペレータの反応時
間および反応炉の熱応答時間により制限される場合に
も、得られるｐ−ｎ接合を上述の接触面の例えば５０ｎ
ｍ以内に信頼性良く位置させることができる。One advantage of such a large difference in diffusion coefficient between the two individual materials is that the diffusion process is inherently self-limiting. That is, the diffusion front extends to the contact surface with the single crystal material, but does not extend to any meaningful degree at any subsequent time comparable to the diffusion time elapsed up to that point. Therefore, even when limited by the reaction time of the human operator and the thermal response time of the reactor, the resulting pn junction can be made up of, for example, 50 n of the contact surface described above.
It can be positioned reliably within m.

【００３９】[0039]

【実施例】実質的に上述した通りに、一連のトランジス
タを作った。外側領域ベース内で注入されたホウ素を再
分散させるための熱処理は行わなかった。したがって、
それぞれの場合において、外側領域ベース中の注入され
たドーパント拡散は、スペーサのオーバハング長ｘによ
り決定された。このシリーズにおいて、オーバハング長
は、３００ｎｍのオーバハングから３００ｎｍのセット
バックまで変化させられた。「セットバック」は、スペ
ーサの端部が内側領域の上にあり、外側領域の上にない
ことを意味する。そのようなエッジは、図１４中にエッ
ジ３２０として示されている。それぞれの場合におい
て、エミッタの大きさは０．５μｍ×１０μｍであり、
コレクタの大きさは１．５μｍ×１１μｍであった。EXAMPLE A series of transistors was made substantially as described above. No heat treatment was performed to redisperse the implanted boron in the outer region base. Therefore,
In each case, the implanted dopant diffusion in the outer region base was determined by the spacer overhang length x. In this series, the overhang length was varied from a 300 nm overhang to a 300 nm setback. "Setback" means that the ends of the spacers are above the inner region and not the outer region. Such an edge is shown as edge 320 in FIG. In each case, the size of the emitter is 0.5 μm × 10 μm,
The size of the collector was 1.5 μm × 11 μm.

【００４０】図１６は、上記のトランジスタのシリーズ
において、オーバハング長がどのようにピークカットオ
フ周波数およびピーク電流利得に影響を与えるかを示
す。図において、オーバハング長の負の値は、多結晶領
域の上方に延びるオーバハングに対応し、オーバハング
長の正の値は、図１４中に例えばエッジ３２０により示
されたセットバックに対応する。FIG. 16 shows how the overhang length affects the peak cutoff frequency and the peak current gain in the above transistor series. In the figure, a negative value for the overhang length corresponds to an overhang extending above the polycrystalline region, and a positive value for the overhang length corresponds to the setback indicated by edge 320 in FIG. 14, for example.

【００４１】図１６から明らかなように、外側領域ベー
ス注入位置が多結晶材料と単結晶材料との接触面に近づ
くと、カットオフ周波数が約１０Ｇｈｚから５０Ｇｈｚ
以上に急激に上昇する。この上昇は、接合静電容量の減
少によるものと思われる。しかし、注入位置が上記の接
触面を超えて広がると、ピークカットオフ周波数とおよ
びピーク電流利得の双方が減少する。この減少は、注入
ダメージにより引き起こされる点欠陥（おそらくシリコ
ンの割れ目）の濃度の上昇のためであると思われる。こ
れらの欠陥の存在は、内側領域ベースからのホウ素の外
部拡散を増加させ、ベース遷移時間を増大させると思わ
れる。As is apparent from FIG. 16, when the outer region base injection position approaches the contact surface between the polycrystalline material and the single crystal material, the cutoff frequency is about 10 Ghz to 50 Ghz.
It rises sharply above. This increase is believed to be due to the decrease in junction capacitance. However, as the injection location extends beyond the contact surface, both peak cutoff frequency and peak current gain decrease. This decrease is likely due to the increased concentration of point defects (probably silicon cracks) caused by implantation damage. The presence of these defects appears to increase the outdiffusion of boron from the inner region base and increase the base transition time.

【００４２】図１７は、コレクタ電流がスペーサエッジ
の場所によりどのように変化するかを示す。注入が多結
晶材料に制限される場合（ｘの値が負である場合）、注
入効率は、大きくなり、コレクタ電流は増加する。この
図は、１００ｎｍよりも小さなオーバハング長および３
００ｎｍよりも大きなオーバハング長に対しても改善を
示している。FIG. 17 shows how the collector current varies with the location of the spacer edge. If the implant is restricted to polycrystalline materials (negative x value), the implant efficiency will be higher and the collector current will increase. This figure shows an overhang length of less than 100 nm and 3
It also shows an improvement for overhang lengths greater than 00 nm.

【００４３】[0043]

【発明の効果】以上説明したように、本発明によれば、
製造が容易な比較的平坦な構造を有するヘテロ接合バイ
ポーラトランジスタを提供することができる。As described above, according to the present invention,
It is possible to provide a heterojunction bipolar transistor having a relatively flat structure that is easy to manufacture.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施形態によるトランジスタの構造
を示す図。FIG. 1 is a diagram showing a structure of a transistor according to an embodiment of the present invention.

【図２】どのようにオーバハング長ｘが定義されるかを
示す図１のトランジスタの詳細図。2 is a detailed view of the transistor of FIG. 1 showing how the overhang length x is defined.

【図３】図１のトランジスタを作るための製造プロセス
の一連のステップを示す図。FIG. 3 shows a series of steps in a manufacturing process for making the transistor of FIG.

【図４】図１のトランジスタを作るための製造プロセス
の一連のステップを示す図。4 illustrates a series of steps in a manufacturing process for making the transistor of FIG.

【図５】図１のトランジスタを作るための製造プロセス
の一連のステップを示す図。5 illustrates a series of steps in a manufacturing process for making the transistor of FIG.

【図６】図１のトランジスタを作るための製造プロセス
の一連のステップを示す図。FIG. 6 shows a series of steps in a manufacturing process for making the transistor of FIG.

【図７】図１のトランジスタを作るための製造プロセス
の一連のステップを示す図。7 illustrates a series of steps in a manufacturing process for making the transistor of FIG.

【図８】図１のトランジスタを作るための製造プロセス
の一連のステップを示す図。8 illustrates a series of steps in a manufacturing process for making the transistor of FIG.

【図９】図１のトランジスタを作るための製造プロセス
の一連のステップを示す図。9 illustrates a series of steps in a manufacturing process for making the transistor of FIG.

【図１０】図１のトランジスタを作るための製造プロセ
スの一連のステップを示す図。10 shows a series of steps in a manufacturing process for making the transistor of FIG.

【図１１】図１のトランジスタを作るための製造プロセ
スの一連のステップを示す図。FIG. 11 illustrates a series of steps in a manufacturing process for making the transistor of FIG.

【図１２】図１のトランジスタを作るための製造プロセ
スの一連のステップを示す図。FIG. 12 shows a series of steps in a manufacturing process for making the transistor of FIG.

【図１３】図１のトランジスタを作るための製造プロセ
スの一連のステップを示す図。FIG. 13 illustrates a series of steps in a manufacturing process for making the transistor of FIG.

【図１４】本発明の一実施形態により、注入ベースドー
パント種を多結晶材料と単結晶材料との接触面に向かっ
て拡散させるステップを示す図。FIG. 14 illustrates a step of diffusing an implanted base dopant species toward a contact surface between a polycrystalline material and a single crystal material according to one embodiment of the invention.

【図１５】温度を関数として様々な材料におけるホウ素
の拡散係数を示す図であり、多結晶シリコン、単結晶シ
リコン、および単結晶シリコン−ゲルマニウム合金（３
０％ゲルマニウム分子割合）におけるホウ素拡散を比較
可能としている。FIG. 15 shows the diffusion coefficient of boron in various materials as a function of temperature for polycrystalline silicon, single crystal silicon, and single crystal silicon-germanium alloys (3
The boron diffusion at 0% germanium molecular ratio) is comparable.

【図１６】図２のオーバハング長ｘを変化させた場合に
図１のトランジスタの性能がどのように影響を受けるか
を示す図であり、このグラフに表される性能は、ピーク
カットオフ周波数およびピーク電流利得である。16 is a diagram showing how the performance of the transistor of FIG. 1 is affected when the overhang length x of FIG. 2 is changed, and the performance represented in this graph is the peak cutoff frequency and It is the peak current gain.

【図１７】図１のトランジスタの様々な値のオーバハン
グ長ｘにおけるベース−エミッタ電圧を関数としたコレ
クタ電流を示す図。17 is a plot of collector current as a function of base-emitter voltage for various values of overhang length x for the transistor of FIG. 1. FIG.

【符号の説明】[Explanation of symbols]

１０ サブコレクタ領域 ２０ コレクタ領域 ３０ 絶縁フィールド酸化物領域 ４０，７０，９０ 外側領域部分 ５０ 内側領域部分 ６０ 内側領域ベース ８０ エミッタ １００ 誘電体スペーサ １１０ エミッタ下側コンタクト層 １２０ エミッタ上側コンタクト層 １３０ ベースコンタクト層 １４０ エミッタ電極 １５０ ベース電極 １６０ コレクタ電極 10 sub-collector region 20 collector region 30 insulating field oxide region 40, 70, 90 outer region portion 50 inner region portion 60 inner region base 80 emitter 100 dielectric spacer 110 emitter lower contact layer 120 emitter upper contact layer 130 base contact layer 140 emitter electrode 150 base electrode 160 collector electrode

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 クリフォード アラン キング アメリカ合衆国，10013 ニューヨーク, ニューヨーク，リード ストリート 99, アパートメント ７ダブリュー ──────────────────────────────────────────────────続 き Continuation of the front page (71) Applicant 596077259 600 Mountain Avenue, Murray Hill, New Jersey 07974-0636 U.S.A. S. A. (72) Inventor Clifford Allan King United States, 10013 New York, NY, Reed Street 99, Apartment 7 W

Claims (13)

【特許請求の範囲】[Claims] 【請求項１】 （ａ）誘電体層により規定されるウィン
ドウ内に第１導電型の単結晶シリコンコレクタ領域を形
成するステップと、 （ｂ）前記コレクタ領域と、この領域に隣接する誘電体
層の少なくとも一部の上に、非選択性急速熱エピタキシ
により、シリコン核形成層を形成し、その後、非選択性
急速熱エピタキシにより、第１導電型とは反対の第２導
電型のシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）合金層を
形成するステップと、 このようにして得られた各層は、コレクタ領域の上の部
分（内側領域）では、エピタキシャル成長し、誘電体層
の上の部分（外側領域）では、多結晶であり、 （ｃ）前記Ｓｉ−Ｇｅ合金層の上に、非選択性急速熱エ
ピタキシにより、第１導電型のシリコン層（エミッタ層
となる）を形成するステップと、 このようにして得られたシリコン層は、コレクタ領域の
上の部分（内側領域）では、エピタキシャル成長し、誘
電体層の上の部分（外側領域）では、多結晶であり、 （ｄ）第２導電型のドーパント種を、前記Ｓｉ−Ｇｅ合
金層とエミッタ層の内側領域には注入せず、外側領域に
注入するステップと、 （ｅ）前記注入ステップにより、合金層の外側領域とエ
ミッタ層の外側領域の両方に、第２導電型がドーピング
されるようになることを特徴とするヘテロ接合バイポー
ラトランジスタの製造方法。1. A step of: (a) forming a first conductivity type single crystal silicon collector region in a window defined by the dielectric layer; (b) the collector region and a dielectric layer adjacent to this region. A non-selective rapid thermal epitaxy to form a silicon nucleation layer on at least a portion of the substrate, followed by a non-selective rapid thermal epitaxy to a second conductivity type silicon-germanium opposite to the first conductive type. The step of forming a (Si-Ge) alloy layer, and each layer thus obtained is epitaxially grown in a portion above the collector region (inner region) and in a portion above the dielectric layer (outer region). And (c) forming a first conductivity type silicon layer (which will become an emitter layer) on the Si—Ge alloy layer by non-selective rapid thermal epitaxy. The silicon layer thus obtained is epitaxially grown in the portion above the collector region (inner region) and is polycrystalline in the portion above the dielectric layer (outer region). (D) Second conductivity type Of the dopant species of (3) is not implanted into the inner region of the Si—Ge alloy layer and the emitter layer but into the outer region thereof, and (e) the implanting step comprises the outer region of the alloy layer and outer region of the emitter layer A method of manufacturing a heterojunction bipolar transistor, characterized in that both are doped with the second conductivity type. 【請求項２】 前記コレクタ領域は、選択的エピタキシ
ャル成長により形成されることを特徴とする請求項１の
方法。2. The method of claim 1, wherein the collector region is formed by selective epitaxial growth. 【請求項３】 前記（ｄ）の注入ステップの前に、 エミッタ層の少なくとも内側領域と、前記エミッタ層の
外側領域に、部分的にオーバーハング（overhang）する
ように、誘電体スペーサ層を形成するステップを有し、 前記（ｄ）の注入ステップの間、ドーパント種は、前記
スペーサ層により、前記エミッタ層と、Ｓｉ−Ｇｅ合金
層と、シリコン核形成層の内側領域に入ることを阻止さ
れることを特徴とする請求項１の方法。3. A dielectric spacer layer is formed prior to the implanting step (d) so as to partially overhang at least an inner region of the emitter layer and an outer region of the emitter layer. During the implantation step of (d), dopant species are prevented by the spacer layer from entering the emitter layer, the Si-Ge alloy layer, and the inner region of the silicon nucleation layer. The method of claim 1 wherein: 【請求項４】 前記（ｄ）の注入ステップの後に、アニ
ールステップを実行し、 その結果、少なくともエミッタ層と、シリコン核形成層
内に注入されるドーパント種の濃度が、それぞれの層の
内側領域の方向に向いて、横方向に拡散することを特徴
とする請求項３の方法。4. An annealing step is performed after the implanting step of (d) such that at least the concentration of the dopant species implanted into the emitter layer and the silicon nucleation layer is within the inner region of each layer. A method according to claim 3, characterized in that it diffuses laterally in the direction of. 【請求項５】 前記アニールステップは、少なくともエ
ミッタ層と、シリコン核形成層内に注入されるドーパン
ト種の濃度が、それぞれの層の内側領域の方向に向い
て、約５００オングストローム以下の深さで横方向に拡
散するよう実行されることを特徴とする請求項４の方
法。5. The annealing step comprises at least a concentration of dopant species implanted into the emitter layer and the silicon nucleation layer at a depth of about 500 angstroms or less toward the inner region of each layer. Method according to claim 4, characterized in that it is carried out laterally. 【請求項６】 前記アニールステップは、少なくともエ
ミッタ層と、シリコン核形成層内に注入されるドーパン
ト種の濃度が、それぞれの層の内側領域の方向に向い
て、約２００オングストローム以下の深さで横方向に拡
散するよう実行されることを特徴とする請求項４の方
法。6. The annealing step comprises at least a concentration of dopant species implanted into the emitter layer and the silicon nucleation layer at a depth of about 200 angstroms or less toward the inner region of each layer. Method according to claim 4, characterized in that it is carried out laterally. 【請求項７】 前記アニールステップは、第２導電型の
ドーパント種が合金層の内側領域に拡散するのを阻止す
るのに充分な程度の低い温度で実行されることを特徴と
する請求項４の方法。7. The annealing step is performed at a temperature low enough to prevent the second conductivity type dopant species from diffusing into the inner region of the alloy layer. the method of. 【請求項８】 前記合金層は、それを形成する際に、そ
の場でボロンでドーピングされ、 前記アニールステップは、前記その場でドーピングされ
たボロンが合金層の内側領域に拡散するのを阻止するの
に充分な程度の低い温度で実行されることを特徴とする
請求項４の方法。8. The alloy layer is doped with boron in situ during its formation, and the annealing step prevents diffusion of the boron doped in situ into an inner region of the alloy layer. The method of claim 4, wherein the method is performed at a temperature low enough to occur. 【請求項９】 前記アニールステップの温度は、６５０
〜８５０℃の範囲内にあることを特徴とする請求項７の
方法。9. The temperature of the annealing step is 650.
The method of claim 7, wherein the method is in the range of 850C. 【請求項１０】 前記合金層は、それを形成する際に、
その場でボロンでドーピングされ、 注入されるドーパント種は、ボロンを含みエミッタ層の
内側領域上にその場でＡｓをドーピングした多結晶シリ
コンを堆積することにより、エミッタ接触層を形成する
ステップをさらに有することを特徴とする請求項３の方
法。10. The alloy layer is formed when it is formed.
The in-situ boron-doped and implanted dopant species further comprises the step of forming an emitter contact layer by depositing in-situ As-doped polysilicon on the inner region of the emitter layer containing boron. The method of claim 3, comprising: 【請求項１１】 前記エミッタ層の外側領域と、エミッ
タ接触層の上に自己整合する２珪素チタン層を形成する
ステップを有し、 前記２珪素チタン層を形成するステップは、１種類、あ
るいは、複数種類のアニール温度でアニールするステッ
プを含み、 前記アニール温度は、合金層の外側領域内に注入された
ボロンを活性化するのに充分高い温度であるが、第２導
電型のドーパント種が合金層の内側領域に拡散するのを
阻止するのに充分な程度低い温度であることを特徴とす
る請求項９のステップ。11. A step of forming a self-aligned 2 silicon titanium layer on an outer region of the emitter layer and on the emitter contact layer, wherein the step of forming the 2 silicon titanium layer is one type or Annealing at multiple anneal temperatures, the anneal temperature being high enough to activate the boron implanted in the outer region of the alloy layer, while the second conductivity type dopant species is alloyed. 10. The step of claim 9 wherein the temperature is low enough to prevent diffusion into the inner region of the layer. 【請求項１２】 前記スペーサを形成するステップによ
り、エミッタ層の外側領域のスペーサが、注入されたド
ーパント種の横方向のストラグルの距離特性だけ内側領
域にオーバーハングすることを特徴とする請求項３のス
テップ。12. The step of forming a spacer causes the spacer in the outer region of the emitter layer to overhang the inner region by lateral struggle distance characteristics of the implanted dopant species. Step. 【請求項１３】 前記スペーサを形成するステップによ
り、エミッタ層の外側領域のスペーサが、注入されたド
ーパント種の横方向のストラグルの１５０ｎｍ以上４０
０ｎｍ以下の距離だけ内側領域にオーバーハングするこ
とを特徴とする請求項３のステップ。13. The step of forming the spacer causes the spacer in the outer region of the emitter layer to have a lateral straggle of the implanted dopant species of 150 nm or more 40.
4. The step of claim 3, wherein the inner region is overhanged by a distance of 0 nm or less.