JPH09180497A - Semiconductor storage - Google Patents
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- JPH09180497A JPH09180497A JP7350155A JP35015595A JPH09180497A JP H09180497 A JPH09180497 A JP H09180497A JP 7350155 A JP7350155 A JP 7350155A JP 35015595 A JP35015595 A JP 35015595A JP H09180497 A JPH09180497 A JP H09180497A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれのテスト技術に関し、例えばダイナミック
・ランダム・アクセス・メモリ(DRAMと略記する)
に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
Furthermore, regarding the test technology thereof, for example, dynamic random access memory (abbreviated as DRAM)
Related to effective technology.
【0002】[0002]
【従来の技術】DRAMは、アドレスバッファ、デコー
ダ、センス増幅器などの周辺回路にはクロックに同期し
て動作するダイナミック型の回路が用いられるため、1
〜3相の外部クロックが必要とされ、これらのクロック
に基づいて内部回路クロックを発生させて周辺回路を制
御、あるいは駆動するようにしている。そのようなDR
AMにおいては、ランダムアクセスが主体であり、アク
セス毎にロウアドレス、カラムアドレスの読み込みを順
次行うことにより、メモリセルアレイから所望のセルが
選択される。2. Description of the Related Art In a DRAM, a dynamic type circuit that operates in synchronization with a clock is used for peripheral circuits such as an address buffer, a decoder and a sense amplifier.
External clocks of three phases are required, and internal circuit clocks are generated based on these clocks to control or drive peripheral circuits. Such DR
In the AM, random access is the main constituent, and a desired cell is selected from the memory cell array by sequentially reading a row address and a column address for each access.
【0003】メモリセルアレイは、複数個のダイナミッ
ク型メモリセルをマトリクス配置して成る。メモリセル
の選択端子はロウ方向毎にワード線に結合され、メモリ
セルのデータ入力端子はカラム方向毎に相補データ線に
結合される。そして、それぞれの相補データ線は、相補
データ線に1対1で結合された複数個のカラムスイッチ
を含む選択回路を介して相補コモンデータ線に共通接続
される。The memory cell array comprises a plurality of dynamic memory cells arranged in a matrix. Select terminals of the memory cells are connected to word lines in each row direction, and data input terminals of the memory cells are connected to complementary data lines in each column direction. Then, each complementary data line is commonly connected to the complementary common data line through a selection circuit including a plurality of column switches coupled to the complementary data line in a one-to-one relationship.
【0004】尚、DRAMについて記載された文献の例
としては、昭和59年11月30日に株式会社オーム社
から発行された「LSIハンドブック(第486頁
〜)」がある。An example of a document describing DRAM is "LSI Handbook (Page 486-)" issued by Ohm Co., Ltd. on November 30, 1984.
【0005】[0005]
【発明が解決しようとする課題】大容量DRAMのテス
ト時間を短縮するため、オンチップのテストモード、特
に複数ビットの並列テストモードが採用されている。例
えば、16MビットのDRAMの16ビット並列2値テ
ストについて、JEDECにて標準化されている。In order to reduce the test time of a large capacity DRAM, an on-chip test mode, particularly a multi-bit parallel test mode is adopted. For example, a 16-bit parallel binary test of 16 Mbit DRAM is standardized by JEDEC.
【0006】また、不良には全ビット不良の場合もあ
り、2値テストモードではそれを検出することができな
いため、ベンダーテストとして3値の並列テストモード
(3値テストモードとも称する)を取込み、実際のプロ
ーブテスト、あるいは選別テストにおいて、3値テスト
を行うようにしている。この3値テストにおいては、D
RAMのメモリセルアレイからの多ビット並列読出しデ
ータの論理判定が行われ、この論理判定において、論理
値“1”で一致していた場合には、その比較結果として
論理値“1”を外部出力し、論理値“0”で一致してい
た場合には、その比較結果として、論理値“0”を外部
出力し、不一致であれば外部端子を高インピーダンス状
態(HiZ)とする。In some cases, a defect may be an all-bit defect, which cannot be detected in the binary test mode. Therefore, a ternary parallel test mode (also called a ternary test mode) is incorporated as a vendor test. A three-value test is performed in the actual probe test or selection test. In this ternary test, D
A logical decision is made on the multi-bit parallel read data from the memory cell array of the RAM, and if there is a coincidence with the logical value "1" in this logical decision, the logical value "1" is output to the outside as the comparison result. If they match with each other at the logical value "0", the logical value "0" is output to the outside as the comparison result, and if they do not match, the external terminal is set to the high impedance state (HiZ).
【0007】しかしながら、上記3値の並列テストによ
れば、メモリセルアレイに書き込まれたテストパターン
と、上記した論理値“0”出力、及び論理値“1”出力
との関係が、DRAMの通常のリード、ライト動作の場
合と同一であり、テスト対象DRAMが、現在、本当に
テストモードに入っているのか否かを判別できない。例
えば、メモリセルアレイに書き込まれたテストパターン
が論理値“1”の場合を考えると、3値テストモードに
おいて、メモリセルアレイからの並列読出しデータが論
理値“1”で一致していた場合に、その比較結果として
論理値“1”が外部出力されるが、上記メモリセルアレ
イからの通常のリード動作においても、そのときのメモ
リセルアレイからの読出しデータは論理値“1”として
外部出力されることになるため、その場合の論理値
“1”出力が、3値テストモードにおける論理値“1”
出力なのか、通常のリード動作による論理値“1”出力
であるかは、その場合の論理出力によっては判別不可能
とされる。そのため、テスト回路等の故障により、実際
には3値テストモードに入っていないにもかかわらず、
外部端子から論理値“0”出力、あるいは論理値“1”
出力が得られたことで、そのDRAMが良品と判断され
る虞がある。However, according to the above-mentioned three-value parallel test, the relationship between the test pattern written in the memory cell array and the above-mentioned logical value "0" output and logical value "1" output is the same as that of the usual DRAM. This is the same as the case of the read / write operation, and it is not possible to determine whether or not the DRAM under test is really in the test mode at present. For example, considering the case where the test pattern written in the memory cell array has the logical value “1”, when the parallel read data from the memory cell array have the same logical value “1” in the ternary test mode, Although the logical value "1" is externally output as the comparison result, even in the normal read operation from the memory cell array, the read data from the memory cell array at that time is externally output as the logical value "1". Therefore, the logical value "1" output in that case is the logical value "1" in the three-value test mode.
Whether it is an output or a logical value “1” output by a normal read operation cannot be discriminated by the logical output in that case. Therefore, due to a failure of the test circuit, etc., although the ternary test mode is not actually entered,
Logical value “0” output or logical value “1” from external terminal
Since the output is obtained, the DRAM may be determined to be a good product.
【0008】そこで、3値テストモードに入っているか
否かの判別のため、並列ビット同士の論理が異なるよう
に作成されたテストパターンデータをメモリセルアレイ
に書込んで、その場合の並列読出しデータの論理比較結
果が高インピーダンス状態になることを確かめる必要が
ある。この場合、並列読出しデータの論理比較結果とし
て、外部端子が高インピーダンス状態になれば、それは
テストモードに入っていることを示している。つまり、
DRAMの3値テストモードにおいては、DRAM本来
の3値テストとは別に、現在、そのDRAMが確実にテ
ストモードに入っているか否かを判別するための特別な
モード確認テストが必要とされる。そのようなモード確
認テストを必要とするために、DRAMのテストにどう
しても時間がかかってしまう。Therefore, in order to determine whether or not the ternary test mode is entered, the test pattern data created so that the parallel bits have different logics is written in the memory cell array, and the parallel read data in that case is written. It is necessary to make sure that the logical comparison result is in the high impedance state. In this case, if the external terminal is in the high impedance state as a result of the logical comparison of the parallel read data, it indicates that it is in the test mode. That is,
In the ternary test mode of the DRAM, in addition to the original ternary test of the DRAM, a special mode confirmation test for determining whether or not the DRAM is currently in the test mode is required. Since such a mode confirmation test is required, it takes time to test the DRAM.
【0009】本発明の目的は、半導体記憶装置のテスト
時間を短縮するための技術を提供することにある。An object of the present invention is to provide a technique for shortening the test time of a semiconductor memory device.
【0010】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0011】[0011]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.
【0012】すなわち、メモリセルアレイ(20)から
の複数ビット並列読出しデータが、論理値“1”で一
致、論理値“0”で一致、及び論理不一致の3通りを判
別可能な3値テストモードを実現するとともに、その3
値テスト結果を、通常のリード・ライト動作の場合と異
なる論理で外部出力端子から出力可能なテスト手段(7
4)を設ける。それによれば、3値テストモードにおけ
る外部端子出力論理が、上記メモリセルアレイからの通
常のデータ読出し状態と異っていることから、現在、テ
ストモードに入っていることの判別が容易となり、この
ことが、テストモードに入っているか否かを判別するた
めの特別なモード確認テストを不要として、半導体記憶
装置のテスト時間の短縮化を達成する。このとき、テス
トモードのセットを外部から指示可能とするため、外部
制御信号に基づいて上記テスト手段を活性化することに
より、上記3値テストモードをセットするための制御手
段(16)とを設けることができる。That is, a three-valued test mode in which a plurality of bits of parallel read data from the memory cell array (20) can be discriminated in three ways: a match with a logical value "1", a match with a logical value "0", and a logical mismatch. It will be realized, and part 3
A test means (7) capable of outputting the value test result from the external output terminal with a logic different from that in the normal read / write operation.
4) is provided. According to this, since the external terminal output logic in the ternary test mode is different from the normal data read state from the memory cell array, it becomes easy to determine that the test mode is currently entered. However, it is possible to shorten the test time of the semiconductor memory device by eliminating the need for a special mode confirmation test for determining whether the semiconductor memory device is in the test mode. At this time, a control means (16) for setting the ternary test mode is provided by activating the test means based on an external control signal in order to externally instruct the setting of the test mode. be able to.
【0013】具体的には、図11に示されるように、メ
モリセルアレイからの多ビット並列読出しデータ(D0
〜Dn-1)の論理判定により、それらが論理値“1”で
一致した場合に論理値“0”を、論理値“0”で一致し
た場合に論理値“1”を、それぞれ上記外部端子を介し
て外部出力し、論理不一致の場合には上記外部端子を高
インピーダンス状態(HiZ)とする3値テストモード
を実現して、半導体記憶装置のテスト時間の短縮化を図
る。Specifically, as shown in FIG. 11, multi-bit parallel read data (D0 from the memory cell array).
~ Dn-1), the logical value "0" is obtained when they match with the logical value "1", and the logical value "1" is obtained when they match with the logical value "0". A three-valued test mode in which the external terminal is brought into a high impedance state (HiZ) in the case of logic mismatch is realized by the external output through the semiconductor memory device and the test time of the semiconductor memory device is shortened.
【0014】さらに、上記のような3値テストモードを
容易に実現するため、複数のメインアンプの出力信号を
選択的に外部出力可能な第1回路(71)と、上記複数
のメインアンプの出力信号に基づいて複数ビット並列読
出しデータの論理判定を行う第2回路(72)と、上記
第1回路の信号出力に代えて、上記第2回路の出力信号
に基づく3値テストの結果出力状態を選択的に形成する
第3回路(73)とを含んで、上記テスト手段を構成す
ると良い。Furthermore, in order to easily realize the above-mentioned three-value test mode, the first circuit (71) capable of selectively outputting the output signals of the plurality of main amplifiers to the output of the plurality of main amplifiers. A second circuit (72) that makes a logical decision of a multi-bit parallel read data based on a signal, and a result output state of a ternary test based on the output signal of the second circuit instead of the signal output of the first circuit. The test means may be configured to include a third circuit (73) that is selectively formed.
【0015】[0015]
【発明の実施の形態】図1には本発明にかかる半導体記
憶装置の一実施例であるダイナミック・ランダム・アク
セス・メモリ(DRAM)が示される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a dynamic random access memory (DRAM) which is an embodiment of a semiconductor memory device according to the present invention.
【0016】図1に示されるDRAM32は、特に制限
されないが、16MビットDRAMとされ、2値テスト
モード及び3値テストモードを備える。3値テストモー
ドはベンダー・テストの一つとされる。Although not particularly limited, the DRAM 32 shown in FIG. 1 is a 16 Mbit DRAM and has a binary test mode and a ternary test mode. The ternary test mode is one of the vendor tests.
【0017】メモリセルアレイ20、ロウアドレスをデ
コードすることによってメモリセルアレイ20のワード
線を選択レベルに駆動するための信号を生成するロウデ
コーダ(XDEC)22、及びカラムアドレスをデコー
ドするためのカラムデコーダ(YDEC)19、その出
力信号に基づいて、メモリセルアレイ20の相補データ
線を選択的に相補コモンデータ線に結合するための選択
回路や、メモリセルデータを増幅するためのセンスアン
プ等を含むカラム系直接周辺回路(YSC)21が設け
られる。また、動作制御のためのクロック信号として、
ロウアドレスストローブ信号RAS*(*は、ロウアク
ティブ又は信号反転を示す)、カラムアドレスストロー
ブ信号CAS*、ライトイネーブル信号WE*、及びア
ウトプットイネーブル信号OE*を取込むための外部端
子を有し、それに対応して、入力バッファ機能を備えた
ジェネレータ11,12,13,14が設けられてい
る。ジェネレータ11は、ロウアドレスストローブ信号
RAS*の入力により、内部制御信号φriを所定タイ
ミングで出力し、タイミングジェネレータ12は、カラ
ムアドレスストローブ信号CAS*の入力により、内部
制御信号φciを所定タイミングで出力し、タイミング
ジェネレータ13は、ライトイネーブル信号WE*の入
力により、内部制御信号φwiを所定タイミングで出力
し、タイミングジェネレータ14は、アウトプットイネ
ーブル信号OE*の入力により、内部制御信号DoEを
所定タイミングで出力する。A memory cell array 20, a row decoder (XDEC) 22 for generating a signal for driving a word line of the memory cell array 20 to a select level by decoding a row address, and a column decoder (for decoding a column address ( YDEC) 19, a column system including a selection circuit for selectively coupling the complementary data line of the memory cell array 20 to the complementary common data line based on its output signal, a sense amplifier for amplifying the memory cell data, and the like. A direct peripheral circuit (YSC) 21 is provided. Also, as a clock signal for operation control,
An external terminal for taking in the row address strobe signal RAS * (* indicates row active or signal inversion), the column address strobe signal CAS *, the write enable signal WE *, and the output enable signal OE *, Correspondingly, generators 11, 12, 13, 14 having an input buffer function are provided. The generator 11 outputs the internal control signal φri at a predetermined timing when the row address strobe signal RAS * is input, and the timing generator 12 outputs the internal control signal φci at a predetermined timing when the column address strobe signal CAS * is input. The timing generator 13 outputs the internal control signal φwi at a predetermined timing when the write enable signal WE * is input, and the timing generator 14 outputs the internal control signal DoE at a predetermined timing when the output enable signal OE * is input. To do.
【0018】そして、上記制御信号φri,φci,φ
wiに基づいてテストモード信号φtestをアサート
するためのWCBR判定回路15が設けられている。W
CBRテストモードは、図2に示されるように、ロウア
ドレスストローブ信号RAS*がローレベルにアサート
される前に、カラムアドレスストローブ信号CAS*、
及びライトイネーブル信号WE*がローレベルにアサー
トされることによってセットされる。つまり、WCBR
判定回路15では、上記制御信号φri,φci,φw
iをモニタすることによって、図2に示される条件成立
により、2値テストモードをセットするためのテストモ
ード信号φtestをアサートする。The control signals φri, φci, φ
A WCBR determination circuit 15 for asserting the test mode signal φtest based on wi is provided. W
In the CBR test mode, as shown in FIG. 2, before the row address strobe signal RAS * is asserted to the low level, the column address strobe signal CAS *,
And the write enable signal WE * is asserted to low level. That is, WCBR
In the determination circuit 15, the control signals φri, φci, φw are given.
By monitoring i, the test mode signal φtest for setting the binary test mode is asserted when the condition shown in FIG. 2 is satisfied.
【0019】さらに、ベンダー・テストの一つとされる
3値テストモードをセットするための制御信号φtr1
を生成する3値判定回路16が設けられている。この3
値判定回路16は、特に制限されないが、上記WCBR
判定回路15によって出力信号φtestがハイレベル
にアサートされた状態で、所定の外部端子に高電圧(S
VC)が印加され、且つ、所定アドレスビットBYi
(i=0,1,2,3,…)により3値テストモードが
指定された場合に、3値テストモード設定のための制御
信号φtr1をアサートする。すなわち、図5に示され
るように、ロウアドレスストローブ信号RAS*のアサ
ート前にカラムアドレスストローブ信号CAS*、及び
ライトイネーブル信号WE*がローレベルにアサートさ
れ、且つ、後述の高電圧印加判定信号φsvcがハイレ
ベルにアサートされ、そしてアドレスRYiの論理成立
により、3値テストモード設定のための制御信号φtr
1がアサートされる。尚、アドレスの論理の組合わせに
よっては、上記3値テストモードとは別のベンダー・テ
ストモードの指定が可能とされる。Further, a control signal φtr1 for setting a ternary test mode which is one of the vendor tests.
A three-value determination circuit 16 for generating is provided. This 3
The value determination circuit 16 is not particularly limited, but may be the WCBR described above.
While the output signal φtest is asserted to the high level by the determination circuit 15, a high voltage (S
VC) is applied and the predetermined address bit BYi
When the three-value test mode is designated by (i = 0, 1, 2, 3, ...), the control signal φtr1 for setting the three-value test mode is asserted. That is, as shown in FIG. 5, the column address strobe signal CAS * and the write enable signal WE * are asserted to a low level before the row address strobe signal RAS * is asserted, and a high voltage application determination signal φsvc described later is obtained. Is asserted to the high level, and the logical establishment of the address RYi establishes the control signal φtr for setting the ternary test mode.
1 is asserted. Depending on the combination of address logics, it is possible to specify a vendor test mode different from the above three-value test mode.
【0020】上記テストモード信号φtestがアサー
トされることによりセットされたテストモードをリセッ
トしてDRAM32を通常動作状態に戻すために、RA
Sーオンリ判定回路23、及びCBR判定回路24が設
けられている。In order to reset the test mode set by asserting the test mode signal φtest and return the DRAM 32 to the normal operation state, RA
An S-only determination circuit 23 and a CBR determination circuit 24 are provided.
【0021】RASオンリー判定回路23は、図3に示
されるように、カラムアドレスストローブ信号CAS
*、及びライトイネーブル信号WE*がハイレベルにネ
ゲートされた状態で、ロウアドレスストローブ信号RA
S*のみがローレベルにアサートされたことを判定し
て、RASオンリーリセットサイクルをセットするため
の制御信号φROをアサートする。また、CBR判定回
路24は、図4に示されるように、ライトイネーブル信
号WE*がハイレベルにネゲートされた状態で、ロウア
ドレスストローブ信号RAS*よりも先にカラムアドレ
スストローブ信号CAS*がローレベルにアサートされ
たことを判定して、CBRリセットサイクルをセットす
るための制御信号φCBRをアサートする。The RAS-only decision circuit 23, as shown in FIG. 3, has a column address strobe signal CAS.
* And the write enable signal WE * are negated to a high level, the row address strobe signal RA
It is determined that only S * is asserted to the low level, and the control signal φRO for setting the RAS only reset cycle is asserted. Further, as shown in FIG. 4, the CBR determination circuit 24 sets the column address strobe signal CAS * to the low level before the row address strobe signal RAS * while the write enable signal WE * is negated to the high level. The control signal φCBR for setting the CBR reset cycle is asserted.
【0022】つまり、この実施例では、JDEC標準の
2値テストモードは、WCBRによりセットされ、3値
テストモードは、WCBRに加えて、高電圧SVC印
加、及び所定のアドレスの組合わせによりセットされ、
そしてそのようなテストモードは、上記RASオンリー
リセットサイクル、又はCBRリセットサイクルによっ
てリセットされるようになっている。In other words, in this embodiment, the JDEC standard binary test mode is set by the WCBR, and the ternary test mode is set by the combination of the high voltage SVC and a predetermined address in addition to the WCBR. ,
The test mode is reset by the RAS only reset cycle or the CBR reset cycle.
【0023】図1に示される上記メモリセルアレイ20
は、特に制限されないが、複数個のダイナミック型メモ
リセルをマトリクス配置して成る。メモリセルの選択端
子はロウ方向毎にワード線に結合され、メモリセルのデ
ータ入力端子はカラム方向毎に相補データ線に結合さ
れ、それぞれの相補データ線は、それに結合されたセン
スアンプ(SA)やカラムスイッチ(YSC)を含むカ
ラム系直接周辺回路21を介して相補コモンデータ線に
共通接続される。相補コモンデータ線には、信号増幅の
ためのメインアンプ群25〜28が結合され、その後段
にテスト回路74が配置される。The memory cell array 20 shown in FIG.
Is not particularly limited, but is composed of a plurality of dynamic memory cells arranged in a matrix. The select terminal of the memory cell is coupled to the word line in each row direction, the data input terminal of the memory cell is coupled to the complementary data line in each column direction, and each complementary data line is coupled to the sense amplifier (SA). And column complementary direct data lines 21 including a column switch (YSC). Main amplifier groups 25 to 28 for signal amplification are coupled to the complementary common data line, and a test circuit 74 is arranged at the subsequent stage.
【0024】また、4個の外部端子DI/O0〜DI/
O3が設けられ、一つのメインアンプ群が、データ入出
力のための一つの外部端子に対応する。各メインアンプ
群を構成するメインアンプを選択的に活性化することに
より、×4ビット(4ビット並列)構成のデータ出力を
行うことができる。Also, four external terminals DI / O0 to DI /
O3 is provided, and one main amplifier group corresponds to one external terminal for data input / output. By selectively activating the main amplifiers forming each main amplifier group, data of x4 bit (4 bit parallel) configuration can be output.
【0025】メインアンプ群25〜28や、テスト回路
74には、アドレスXi,Yi、タイミングジェネレー
タ12から出力される制御信号φci、WCBR判定回
路15から出力される制御信号φtest、3値判定回
路16から出力される制御信号φtr1など各種信号が
入力される。The main amplifier groups 25 to 28 and the test circuit 74 have addresses Xi, Yi, a control signal φci output from the timing generator 12, a control signal φtest output from the WCBR determination circuit 15, and a three-value determination circuit 16. Various signals such as the control signal φtr1 output from the are input.
【0026】上記テスト回路74では、2値テストモー
ド、及び3値テストモードを選択的に実現することがで
きる。そして、nビット並列テストモードの真理値表が
図11に示されるように、2値テストモードにおいて
は、メモリセルアレイ20からの多ビット並列読出しデ
ータが論理値“1”で一致した場合、及び論理値“0”
で一致した場合に、外部端子を介して論理値“1”を出
力し、データの論理が不一致の場合には、外部端子を介
して論理値“0”を出力する。それに対して、3値テス
トモードにおいては、メモリセルアレイ20からの多ビ
ット並列読出しデータの論理判定により、データが論理
値“1”で一致した場合に論理値“0”を、論理値
“0”で一致した場合に論理値“1”を、それぞれ外部
端子を介して外部出力し、また、データの論理が不一致
の場合には、上記外部端子を高インピーダンス状態とす
る。The test circuit 74 can selectively implement the binary test mode and the ternary test mode. Then, as shown in the truth table of the n-bit parallel test mode in FIG. 11, in the binary test mode, when the multi-bit parallel read data from the memory cell array 20 match with a logical value “1”, and Value "0"
If they match, the logical value "1" is output via the external terminal, and if the data logics do not match, the logical value "0" is output via the external terminal. On the other hand, in the ternary test mode, the logical determination of the multi-bit parallel read data from the memory cell array 20 determines the logical value “0” and the logical value “0” when the data match with the logical value “1”. If they match, the logical value "1" is externally output via the external terminals. If the data logics do not match, the external terminals are set to the high impedance state.
【0027】DRAM32の通常のリード・ライト動作
においては、外部からメモリセルアレイ20に論理値
“1”が書込まれた場合、その記憶データは、外部端子
を介して論理値“1”として出力されるのに対して、こ
の実施例におけるDRAM32の3値テストモードで
は、メモリセルアレイ20からの多ビット並列読出しデ
ータが論理値“1”で一致した場合に論理値“0”を、
論理値“0”で一致した場合に論理値“1”を、夫々外
部端子を介して外部出力するようにしており、そのよう
に、3値テストモードにおける外部端子からの出力論理
が、上記メモリセルアレイ20からの通常のデータ読出
し状態と異ならせている。そのような論理を採用するこ
とにより、DRAM32のテスト時間の短縮を可能とし
ている。In the normal read / write operation of the DRAM 32, when a logical value "1" is written to the memory cell array 20 from the outside, the stored data is output as a logical value "1" via the external terminal. On the other hand, in the three-value test mode of the DRAM 32 in this embodiment, when the multi-bit parallel read data from the memory cell array 20 has the logical value "1", the logical value "0" is set to the logical value "0".
When they match with each other in the logical value "0", the logical value "1" is output to the outside through the external terminal, respectively. Thus, the output logic from the external terminal in the three-value test mode is the above-mentioned memory. This is different from the normal data read state from the cell array 20. By adopting such a logic, the test time of the DRAM 32 can be shortened.
【0028】すなわち、メモリセルアレイ20からの多
ビット並列読出しデータが論理値“1”で一致した場合
に論理値“1”を、論理値“0”で一致した場合に論理
値“0”を、それぞれ外部出力する方式では、3値テス
トモードに入っているのか否かの判別のため、並列ビッ
ト同士で論理の異なるように作成されたテストパターン
データをメモリセルアレイに書込んで、その場合の並列
読出しデータの論理比較結果が高インピーダンス状態に
なることを確かめるため、本来行うべき3値テストとは
別に、テストモード判定のためのテストを別個に行う必
要があるのに対して、上記のように、3値テストモード
における外部端子出力論理を、上記メモリセルアレイ2
0からの通常のデータ読出し状態と異ならせることで、
その場合の外部端子の論理によって、現在、3値テスト
モードに入っていること、及びその場合のテスト結果を
同時に得ることができるので、上記テストモード判定の
ためのテストを別個に行う必要が無く、その分、DRA
M32のテストに要する時間を短縮することができる。That is, when the multi-bit parallel read data from the memory cell array 20 has the logical value "1", the logical value "1" is given, and when the logical value "0" is given, the logical value "0" is given. In the method of outputting each to the outside, in order to determine whether or not the three-value test mode is entered, the test pattern data created so that the parallel bits have different logics is written to the memory cell array, and the parallel pattern in that case is written. In order to confirm that the logical comparison result of the read data is in the high impedance state, it is necessary to separately perform the test for judging the test mode in addition to the ternary test that should be originally performed. The external terminal output logic in the three-value test mode is set to the memory cell array 2 described above.
By making it different from the normal data read state from 0,
In that case, it is possible to obtain the test value in the ternary test mode and the test result in that case at the same time by the logic of the external terminal. Therefore, it is not necessary to separately perform the test for determining the test mode. , That much, DRA
The time required for testing the M32 can be shortened.
【0029】尚、図示されないが、上記外部端子DI/
O0〜DI/O3には、書込みデータを内部に取込むた
めのデータ入力バッファが結合され、このバッファを介
して書込みデータの内部取込みが行われるようになって
いる。取込まれたデータは、上記相補コモンデータ線
や、カラムスイッチを介してメモリセルアレイ20に伝
達されるようになっている。Although not shown, the external terminal DI /
A data input buffer for fetching write data internally is coupled to O0 to DI / O3, and write data is internally fetched via this buffer. The fetched data is transmitted to the memory cell array 20 via the complementary common data line and the column switch.
【0030】さらに、外部アドレス端子を介して入力さ
れたiビット構成のアドレス信号Aiのバッファリング
やアドレスラッチのためのバッファ及びラッチ17が設
けられ、このバッファ及びラッチ17を介することによ
り、それぞれiビット構成の内部ロウアドレス信号Xi
及び内部カラムアドレス信号Yiが得られるようになっ
ている。内部ロウアドレス信号は、ロウアドレスデコー
ダ22に入力され、内部カラムアドレス信号Yiはカラ
ムデコーダ19に入力される。また、特に制限されない
が、アドレス特定のアドレスA0に相当する外部端子
は、3値テスト指定のための高電圧印加端子としても機
能する。つまり、SVC判定回路18は、0ビット目の
アドレスA0に相当する外部端子に高電圧が印加された
ことを判定して、高電圧印加判定信号φsvcを生成す
る。Further, a buffer and a latch 17 are provided for buffering and address latching the address signal Ai of the i-bit configuration inputted via the external address terminal. By passing through the buffer and the latch 17, i and i are respectively provided. Internal row address signal Xi of bit configuration
And the internal column address signal Yi. The internal row address signal is input to the row address decoder 22, and the internal column address signal Yi is input to the column decoder 19. Further, although not particularly limited, the external terminal corresponding to the address specific address A0 also functions as a high voltage application terminal for specifying a ternary test. That is, the SVC determination circuit 18 determines that a high voltage is applied to the external terminal corresponding to the 0th bit address A0, and generates the high voltage application determination signal φsvc.
【0031】図6には上記SVC判定回路18の構成例
が示される。FIG. 6 shows a configuration example of the SVC determination circuit 18.
【0032】pチャンネル型MOSトランジスタ64、
及びオン抵抗が比較的大きく設定されたnチャンネル型
MOSトランジスタ65が互いに直列接続され、その後
段にインバータ67,68が設けられている。pチャン
ネル型MOSトランジスタ64及びnチャンネル型MO
Sトランジスタ65のゲート電極には高電位側電源Vc
cが印加されるようになっている。pチャンネル型MO
Sトランジスタ64のソース電極には、ダイオード結合
された複数のnチャンネル型MOSトランジスタ61,
62,63、及び抵抗61が結合され、この抵抗61の
他端に、0ビット目のアドレスA0に対応する外部端子
60が結合されている。また、nチャンネル型MOSト
ランジスタ65のソース電極は低電位側電源Vssに結
合されている。P-channel type MOS transistor 64,
And n-channel MOS transistors 65 whose on-resistances are set to be relatively large are connected in series with each other, and inverters 67 and 68 are provided in the subsequent stage. p-channel type MOS transistor 64 and n-channel type MO
The gate electrode of the S transistor 65 has a high-potential-side power supply Vc.
c is applied. p-channel type MO
The source electrode of the S-transistor 64 has a plurality of diode-coupled n-channel MOS transistors 61,
62 and 63 and a resistor 61 are coupled, and the external terminal 60 corresponding to the 0th bit address A0 is coupled to the other end of the resistor 61. Further, the source electrode of the n-channel type MOS transistor 65 is coupled to the low potential side power source Vss.
【0033】特に制限されないが、ゲートに入力される
論理値“1”の最大レベル(Vih)を6.5Vとする
とき、外部からの高電圧SVCは7V以上とされる。も
し、0ビット目のアドレスA0に対応する外部端子60
の電位が7Vに満たないとき、インバータ67の入力端
子の論理は、nチャンネル型MOSトランジスタ65の
電流リークによりにより、ローレベルに固定され、その
ためにインバータ68の出力端子がローレベルとされ
る。このとき、pチャンネル型MOSトランジスタ64
は、そのソース電極の電位が、抵抗61や、ダイオード
結合されたnチャンネル型MOSトランジスタ62,6
3での電圧降下により、ゲート電位(Vcc)よりも低
くなるため、オフ状態とされる。それに対して、外部端
子60に、7V以上の高電圧SVCが印加された場合に
は、pチャンネル型MOSトランジスタ64のソース電
位が、ゲート電位(Vcc)よりも高くなるため、pチ
ャンネル型MOSトランジスタ64がオンされて、イン
バータ67の入力端子にハイレベルが印加されるため、
高電圧印加判定信号φsvcがハイレベルにアサートさ
れる。そのようにして、0ビット目のアドレスA0に対
応する外部端子60に、高電圧が印加されたか否かを判
定することができる。Although not particularly limited, when the maximum level (Vih) of the logic value "1" input to the gate is 6.5 V, the external high voltage SVC is set to 7 V or more. If the external terminal 60 corresponding to the 0th bit address A0
When the potential of is less than 7V, the logic of the input terminal of the inverter 67 is fixed to the low level due to the current leak of the n-channel MOS transistor 65, and therefore the output terminal of the inverter 68 is set to the low level. At this time, the p-channel MOS transistor 64
Has a source electrode whose potential is a resistor 61 or diode-coupled n-channel MOS transistors 62, 6
Due to the voltage drop at 3, the voltage becomes lower than the gate potential (Vcc), so that it is turned off. On the other hand, when a high voltage SVC of 7 V or higher is applied to the external terminal 60, the source potential of the p-channel type MOS transistor 64 becomes higher than the gate potential (Vcc), and therefore the p-channel type MOS transistor. Since 64 is turned on and a high level is applied to the input terminal of the inverter 67,
The high voltage application determination signal φsvc is asserted to the high level. In this way, it is possible to determine whether or not the high voltage is applied to the external terminal 60 corresponding to the 0th bit address A0.
【0034】図7にはメモリセルアレイ20、及びメイ
ンアンプMAのレイアウト例が示される。FIG. 7 shows a layout example of the memory cell array 20 and the main amplifier MA.
【0035】メモリセルアレイ20は、図7に示される
ように、互いに平行に配列されたアレイ部20A,20
Bを有する。アレイ部20Aは、0U〜31Uで示され
る32個のマットに分割され、アレイ部20Bは0D〜
31Dで示される32個のマットに分割されている。そ
のように分割されたマットは、ロウアドレスの一部を利
用して選択可能とされる。分割された個々のマットの両
側には、相補データ線の信号レベルを増幅するためのセ
ンスアンプSAやカラムスイッチを含むカラム系直接周
辺回路21a,21bが配置されている。また、アレイ
部20A側には、ロウアドレスデコーダ(XDEC)2
2−1,22−2が配置され、アレイ部20B側には、
ロウアドレスデコーダ(XDEC)22−3,22−4
が配置される。上記ロウアドレスデコーダ22−1,2
2−2,22−3,22−4は、図1に示されるロウア
ドレスデコーダ22に相当する。アレイ部20A側のカ
ラムデコーダ19−1は、マット15U,16U間に配
置され、アレイ部20B側のカラムデコーダ19−2
は、マット15D,16D間に配置される。このカラム
デコーダ19−1,19−2は、図1に示されるカラム
デコーダ19に相当する。特に制限されないが、16ビ
ット並列読出しデータに基づく3値テストを可能とする
ため、ロウアドレスデコーダ22−1,22−2と、ロ
ウアドレスデコーダ22−3,22−4との間に、メイ
ンアンプ群25〜28が配置される。メインアンプ群2
5は、マット0U〜7U及び0D〜7Dによって共有さ
れるメインアンプMA0〜MA3を含む。メインアンプ
群26は、マット8U〜15U及び8D〜15Dによっ
て共有されるメインアンプMA4〜MA7を含む。メイ
ンアンプ群27は、マット16U〜23U及び16D〜
23Dによって共有されるメインアンプMA8〜MA1
1を含む。メインアンプ群28は、マット25U〜31
U及び24D〜31Dによって共有されるメインアンプ
MA12〜MA15を含む。The memory cell array 20, as shown in FIG. 7, has array sections 20A, 20 arranged in parallel with each other.
B. The array section 20A is divided into 32 mats indicated by 0U to 31U, and the array section 20B is divided into 0D to.
It is divided into 32 mats indicated by 31D. The mat thus divided can be selected by using a part of the row address. Column-system direct peripheral circuits 21a and 21b including sense amplifiers SA and column switches for amplifying the signal level of the complementary data lines are arranged on both sides of each divided mat. The row address decoder (XDEC) 2 is provided on the array section 20A side.
2-1 and 22-2 are arranged, and on the array section 20B side,
Row address decoder (XDEC) 22-3, 22-4
Is arranged. The row address decoders 22-1 and 22-2
Reference numerals 2-2, 22-3 and 22-4 correspond to the row address decoder 22 shown in FIG. The column decoder 19-1 on the array section 20A side is arranged between the mats 15U and 16U, and the column decoder 19-2 on the array section 20B side.
Is arranged between the mats 15D and 16D. The column decoders 19-1 and 19-2 correspond to the column decoder 19 shown in FIG. Although not particularly limited, in order to enable a ternary test based on 16-bit parallel read data, a main amplifier is provided between the row address decoders 22-1 and 22-2 and the row address decoders 22-3 and 22-4. Groups 25-28 are arranged. Main amplifier group 2
5 includes main amplifiers MA0-MA3 shared by mats 0U-7U and 0D-7D. Main amplifier group 26 includes main amplifiers MA4 to MA7 shared by mats 8U to 15U and 8D to 15D. The main amplifier group 27 includes mats 16U to 23U and 16D to
Main amplifiers MA8 to MA1 shared by 23D
Including 1. The main amplifier group 28 includes mats 25U to 31
U and main amplifiers MA12-MA15 shared by 24D-31D.
【0036】図8には上記マット0U及びその周辺の構
成例が示される。FIG. 8 shows a structural example of the mat 0U and its periphery.
【0037】マット0Uは、代表的に示される複数のワ
ード線WL0〜WL5と、それに交差するように配列さ
れた複数の相補データ線DL1,DL1*〜DL6,D
L6*と、ワード線とデータ線の交差箇所に配置された
複数のダイナミック型メモリセルMCとを含む。複数の
ダイナミック型メモリセルMCは、そのうちの一つが代
表的に示されるように、nチャンネル型MOSトランジ
スタと、それに直列接続された電荷蓄積容量とによって
構成される。ダイナミック型メモリセルMCは、特に制
限されないが、最も集積度が上がる1/4ピッチセル配
列とされ、相補データ線を一本置きに配置してセンスア
ンプのレイアウトピッチを緩和している。そのようなダ
イナミック型メモリセルMCでは、対応するワード線が
選択レベルに駆動されることで、nチャンネル型MOS
トランジスタがオンされ、データのリード・ライトが可
能とされる。The mat 0U includes a plurality of representative word lines WL0 to WL5 and a plurality of complementary data lines DL1, DL1 * to DL6, D arranged so as to intersect therewith.
L6 * and a plurality of dynamic memory cells MC arranged at intersections of word lines and data lines. Each of the plurality of dynamic memory cells MC includes an n-channel MOS transistor and a charge storage capacitor connected in series to the n-channel MOS transistor, one of which is typically shown. Although the dynamic memory cell MC is not particularly limited, it has a 1/4 pitch cell arrangement with the highest degree of integration, and the layout pitch of the sense amplifier is eased by arranging every other complementary data line. In such a dynamic memory cell MC, the corresponding word line is driven to a selected level, so that an n-channel MOS
The transistor is turned on, and data can be read / written.
【0038】カラム系直接周辺回路21a,21bは、
それぞれ相補データ線に対応して配置されたセンスアン
プSA、プリチャージ回路PCC,及びカラムスイッチ
SELを含む。相補データ線DL2,DL2*に対応す
るものが代表的に示されるように、センスアンプSA、
プリチャージ回路PCC,及びカラムスイッチSELは
それぞれ以下のように構成される。The column system direct peripheral circuits 21a and 21b are
It includes a sense amplifier SA, a precharge circuit PCC, and a column switch SEL arranged corresponding to the complementary data lines. As representatively shown are those corresponding to the complementary data lines DL2, DL2 *, the sense amplifiers SA,
The precharge circuit PCC and the column switch SEL are configured as follows, respectively.
【0039】センスアンプSAは、それぞれpチャンネ
ル型MOSトランジスタとnチャンネル型MOSトラン
ジスタとが直列接続されて成る二つのインバータがルー
プ結合され、それの入出力ノードが相補データ線DL
2,DL2*に結合されて成る。また、所定のタイミン
グでセンスアンプSAを動作させるための電源スイッチ
として、それぞれセンスアンプ制御信号SAP,SAN
によって動作制御されるpチャンネル型MOSトランジ
スタ51,52が設けられている。pチャンネル型MO
Sトランジスタ51,52がオンされて、センスアンプ
SAが動作状態になっているとき、メモリセルからのデ
ータ読出しにより、相補データ線DL2,DL2*の電
位差がわずかに変化されたのを検出して、相補データ線
DL2,DL2*の電位差がセンスアンプSAによって
増幅される。In the sense amplifier SA, two inverters each having a p-channel type MOS transistor and an n-channel type MOS transistor connected in series are loop-coupled, and their input / output nodes are complementary data lines DL.
2, DL2 *. In addition, sense amplifier control signals SAP and SAN are provided as power switches for operating the sense amplifier SA at predetermined timings.
P-channel type MOS transistors 51 and 52 whose operation is controlled by p-channel type MO
When the S transistors 51 and 52 are turned on and the sense amplifier SA is in the operating state, it is detected that the potential difference between the complementary data lines DL2 and DL2 * is slightly changed due to the data reading from the memory cell. , The potential difference between the complementary data lines DL2, DL2 * is amplified by the sense amplifier SA.
【0040】また、プリチャージ回路PCCは、カラム
系直接周辺回路21bにおいて、相補データ線をプリチ
ャージするために設けられており、相補データ線を橋絡
するように結合されたnチャンネル型MOSトランジス
タ53,54,55によって構成される。nチャンネル
型MOSトランジスタ53,54は互いに直列接続さ
れ、プリチャージ信号PCBによって動作制御されるこ
とで、Vcc/2を相補データ線に供給する。また、n
チャンネル型MOSトランジスタ55は上記プリチャー
ジ信号PCBよりも高レベルのプリチャージ制御信号P
CHBによって動作制御されて、相補データ線を短絡す
る。The precharge circuit PCC is provided for precharging the complementary data line in the column direct peripheral circuit 21b, and is an n-channel MOS transistor connected so as to bridge the complementary data line. 53, 54, 55. The n-channel type MOS transistors 53 and 54 are connected in series with each other and their operations are controlled by the precharge signal PCB to supply Vcc / 2 to the complementary data line. Also, n
The channel-type MOS transistor 55 has a precharge control signal P higher than the precharge signal PCB.
Controlled by CHB to short the complementary data lines.
【0041】カラムスイッチSELは、カラムデコーダ
19の出力に基づいて生成されたカラム選択制御信号Y
S0によって動作制御されるnチャンネル型MOSトラ
ンジスタ56,57によって構成される。カラムデコー
ダ19から出力されるカラム選択制御信号YS0がハイ
レベルにアサートされるとき、それに対応するnチャン
ネル型MOSトランジスタがオンされることにより、相
補データ線DL2,DL2*が相補コモンデータ線Io
0,Io0*に結合される。その状態で、相補データ線
DL2,DL2*のデータを相補コモンデータ線Io
0,Io0*に出力することができ、また、相補コモン
データ線Io0,Io0*の書込みデータを相補データ
DL2,DL2*に取込むことができる。The column switch SEL is a column selection control signal Y generated based on the output of the column decoder 19.
It is composed of n-channel MOS transistors 56 and 57 whose operation is controlled by S0. When the column selection control signal YS0 output from the column decoder 19 is asserted to the high level, the n-channel MOS transistor corresponding thereto is turned on, so that the complementary data lines DL2 and DL2 * become complementary common data lines Io.
0, Io0 *. In this state, the data on the complementary data lines DL2, DL2 * is transferred to the complementary common data line Io.
0, Io0 * can be output, and the write data of the complementary common data lines Io0, Io0 * can be taken into the complementary data DL2, DL2 *.
【0042】カラム系直接周辺回路21bの内部におい
て、センスアンプSAに至るデータ線をその途中で断続
可能なnチャンネル型MOSトランジスタ(シェアード
MOSトランジスタという)81〜86、91〜96が
設けられ、このシェアードMOSトランジスタを、第1
シェアード制御信号SHRL、及び第2シェアード制御
信号SHRRで制御することによって、相補データ線を
選択的にセンスアンプSAに選択的に結合するようにし
ている。例えば、シェアードMOSトランジスタ81〜
86が第1シェアード制御信号SHRLによってオンさ
れる場合には、シェアードMOSトランジスタ91〜9
6は第2シェアード制御信号SHRRによってオフさ
れ、その場合には、マット0Uに属するデータ線が選択
的にセンスアンプSAに結合される。それに対して、シ
ェアードMOSトランジスタ91〜96が第2シェアー
ド制御信号SHRRによってオンされる場合には、シェ
アードMOSトランジスタ81〜86は第1シェアード
制御信号SHRLによってオフされ、その場合には、マ
ット1Uに属するデータ線が選択的にセンスアンプSA
に結合される。Inside the column system direct peripheral circuit 21b, n-channel type MOS transistors (called shared MOS transistors) 81 to 86, 91 to 96 capable of connecting / disconnecting the data line to the sense amplifier SA on the way are provided. First shared MOS transistor
By controlling with the shared control signal SHRL and the second shared control signal SHRR, the complementary data lines are selectively coupled to the sense amplifier SA. For example, the shared MOS transistors 81 to
When 86 is turned on by the first shared control signal SHRL, the shared MOS transistors 91-9
6 is turned off by the second shared control signal SHRR, in which case the data line belonging to the mat 0U is selectively coupled to the sense amplifier SA. On the other hand, when the shared MOS transistors 91 to 96 are turned on by the second shared control signal SHRR, the shared MOS transistors 81 to 86 are turned off by the first shared control signal SHRL. The data line to which it belongs is selectively sense amplifier SA
Is combined with
【0043】尚、上記の説明では相補データDL2,D
L2*に対応する回路について代表的に述べたが、他の
相補データ線に対応する回路も上記と同様に構成され
る。In the above description, the complementary data DL2, D
Although a circuit corresponding to L2 * has been representatively described, circuits corresponding to other complementary data lines are also configured in the same manner as above.
【0044】図1に示されるテスト回路74は、図7に
示されるメインアンプ群25〜28に対応して設けられ
た4個のテスト論理から成る。この4個のテスト論理は
互いに同一構成とされるため、図9には、テスト回路を
構成する4個のテスト論理のうちの一つが代表的に示さ
れる。図9に示されるように、4個のメインアンプMA
0〜MA3に対応するテスト論理は、メインアンプ出力
選択回路71、論理判定回路72、テスト出力選択回路
73、及び出力回路75を含んで成る。The test circuit 74 shown in FIG. 1 is composed of four test logics provided corresponding to the main amplifier groups 25 to 28 shown in FIG. Since these four test logics have the same configuration as each other, FIG. 9 representatively shows one of the four test logics constituting the test circuit. As shown in FIG. 9, four main amplifiers MA
The test logic corresponding to 0 to MA3 includes a main amplifier output selection circuit 71, a logic determination circuit 72, a test output selection circuit 73, and an output circuit 75.
【0045】メインアンプMA0〜MA3は、アドレス
信号に基づいて生成されるメインアンプ動作制御信号R
MAiにより選択されて、それぞれ対応するコモンデー
タ線Io0,Io0*、Io1,Io1*、Io2,I
o2*、Io3,Io3*の信号を増幅する。そのよう
なメインアンプの後段にメインアンプ出力選択回路71
が配置される。×4ビット動作の場合、メインアンプM
A0〜MA3のうちの一つが、メインアンプ動作制御信
号RMAiにより選択的に活性化される。そして、その
とき活性化されたメインアンプの出力信号がメインアン
プ出力選択回路71によって選択されるようになってい
る。The main amplifiers MA0 to MA3 have main amplifier operation control signals R generated based on the address signals.
The common data lines Io0, Io0 *, Io1, Io1 *, Io2, I, which are selected by MAi and correspond respectively,
The signals o2 *, Io3, Io3 * are amplified. The main amplifier output selection circuit 71 is provided at the subsequent stage of such a main amplifier.
Is arranged. × 4 bit operation, main amplifier M
One of A0 to MA3 is selectively activated by the main amplifier operation control signal RMAi. Then, the output signal of the main amplifier activated at that time is selected by the main amplifier output selection circuit 71.
【0046】このメインアンプ出力選択回路71におい
ては、pチャンネル型MOSトランジスタ109とnチ
ャンネル型MOSトランジスタ110とが並列接続さ
れ、pチャンネル型MOSトランジスタ111とnチャ
ンネル型MOSトランジスタ112とが並列接続され、
pチャンネル型MOSトランジスタ113とnチャンネ
ル型MOSトランジスタ114とが並列接続され、pチ
ャンネル型MOSトランジスタ115とnチャンネル型
MOSトランジスタ116とが並列接続されて、それぞ
れトランスファ回路が形成される。このトランスファ回
路はアドレス信号に基づいて生成される制御信号MPA
0*〜MPA3*によって動作制御される。すなわち、
MOSトランジスタ109,110は、制御信号MPA
0及びそれをインバータ102で反転した信号によって
動作制御され、MOSトランジスタ111,112は、
制御信号MPA1及びそれをインバータ103で反転し
た信号によって動作制御され、MOSトランジスタ11
3,114は、制御信号MPA2及びそれをインバータ
105で反転した信号によって動作制御され、MOSト
ランジスタ115,116は、制御信号MPA3及びそ
れをインバータ107で反転した信号によって動作制御
される。制御信号MPA0*〜MPA3*のうちの一つ
がハイレベルにアサートされることで、それに対応する
メインアンプの出力信号が、上記トランスファ回路によ
って選択的に後段のインバータ117に伝達される。個
のインバータ117の出力データMP0は、後段のイン
バータ118,119を介して、pチャンネル型MOS
トランジスタ122とnチャンネル型MOSトランジス
タ123とから成るトランスファ回路に伝達され、ま
た、インバータ120を介して、nチャンネル型MOS
トランジスタ124とpチャンネル型MOSトランジス
タ125とから成るトランスファ回路に伝達される。制
御信号DLP、及びそれをインバータ121で反転した
信号によってトランスファ回路の動作が制御されるよう
になっている。制御信号DLPがハイレベルにアサート
された場合には、MOSトランジスタ122,123,
124,125がオンされて、上記インバータ119,
120の出力信号が、それぞれ後段のインバータ17
1,172から成る第1ラッチ回路、及びインバータ1
73,174から成る第2ラッチ回路を介して出力回路
75に伝達される。つまり、制御信号DLPがハイレベ
ルにアサートされた場合には、インバータ117の出力
データMP0が相補レベルの信号DT0,DB0に変換
されて、上記出力回路75に伝達される。In the main amplifier output selection circuit 71, the p-channel type MOS transistor 109 and the n-channel type MOS transistor 110 are connected in parallel, and the p-channel type MOS transistor 111 and the n-channel type MOS transistor 112 are connected in parallel. ,
The p-channel type MOS transistor 113 and the n-channel type MOS transistor 114 are connected in parallel, and the p-channel type MOS transistor 115 and the n-channel type MOS transistor 116 are connected in parallel to form a transfer circuit. This transfer circuit uses a control signal MPA generated based on the address signal.
The operation is controlled by 0 * to MPA3 *. That is,
The MOS transistors 109 and 110 are controlled by the control signal MPA.
The operation is controlled by 0 and a signal obtained by inverting it by the inverter 102, and the MOS transistors 111 and 112 are
The operation of the MOS transistor 11 is controlled by the control signal MPA1 and a signal obtained by inverting the control signal MPA1 by the inverter 103.
The operation of 3 and 114 is controlled by the control signal MPA2 and a signal obtained by inverting the signal in the inverter 105, and the operation of the MOS transistors 115 and 116 is performed by the control signal MPA3 and a signal obtained by inverting the control signal MPA3 in the inverter 107. When one of the control signals MPA0 * to MPA3 * is asserted to the high level, the output signal of the corresponding main amplifier is selectively transmitted to the inverter 117 at the subsequent stage by the transfer circuit. The output data MP0 of each inverter 117 is transferred to the p-channel MOS through the inverters 118 and 119 in the subsequent stage.
It is transmitted to a transfer circuit composed of a transistor 122 and an n-channel MOS transistor 123, and is also transmitted via an inverter 120 to an n-channel MOS transistor.
It is transmitted to a transfer circuit including a transistor 124 and a p-channel type MOS transistor 125. The operation of the transfer circuit is controlled by the control signal DLP and a signal obtained by inverting the control signal DLP by the inverter 121. When the control signal DLP is asserted to the high level, the MOS transistors 122, 123,
When 124 and 125 are turned on, the inverter 119,
The output signal of 120 is output to the inverter 17 in the subsequent stage.
First latch circuit composed of 1,172 and inverter 1
It is transmitted to the output circuit 75 through the second latch circuit composed of 73 and 174. That is, when the control signal DLP is asserted to the high level, the output data MP0 of the inverter 117 is converted into the complementary level signals DT0 and DB0 and transmitted to the output circuit 75.
【0047】出力回路75は次のように構成される。The output circuit 75 is constructed as follows.
【0048】データ出力制御信号DoEによって活性化
されるノア(NOR)回路130,131が設けられ、
それの後段には、インバータ132,133、抵抗13
4,135、nチャンネル型MOSトランジスタ13
6,137,138が配置されている。インバータ13
2の出力信号は、後段の抵抗132を介してnチャンネ
ル型MOSトランジスタ137のゲート電極に伝達され
る。また、インバータ133の出力信号は、後段の抵抗
135を介してnチャンネル型MOSトランジスタ13
8のゲート電極に伝達される。nチャンネル型MOSト
ランジスタ137,138が直列接続され、nチャンネ
ル型MOSトランジスタ137のドレイン電極が高電位
側電源Vccに結合され、nチャンネル型MOSトラン
ジスタ138のソース電極が低電位側電源Vssに結合
される。また、nチャンネル型MOSトランジスタ13
7のゲート・ソース間にnチャンネル型MOSトランジ
スタ136が結合される。このnチャンネル型MOSト
ランジスタ136のゲート電極は低電位側電源Vssに
結合される。NOR circuits 130 and 131 activated by the data output control signal DoE are provided.
In the subsequent stage, inverters 132, 133 and a resistor 13 are provided.
4,135, n-channel type MOS transistor 13
6, 137 and 138 are arranged. Inverter 13
The output signal of No. 2 is transmitted to the gate electrode of the n-channel type MOS transistor 137 via the resistor 132 in the subsequent stage. In addition, the output signal of the inverter 133 is output to the n-channel MOS transistor 13 via the resistor 135 in the subsequent stage.
8 gate electrodes. The n-channel type MOS transistors 137 and 138 are connected in series, the drain electrode of the n-channel type MOS transistor 137 is coupled to the high potential side power source Vcc, and the source electrode of the n-channel type MOS transistor 138 is coupled to the low potential side power source Vss. It In addition, the n-channel type MOS transistor 13
An n-channel type MOS transistor 136 is coupled between the gate and source of 7. The gate electrode of the n-channel type MOS transistor 136 is coupled to the low potential side power source Vss.
【0049】nチャンネル型MOSトランジスタ13
7,138の直列接続ノードには、外部端子DI/O0
に結合されており、データ出力制御信号DoEがハイレ
ベルにアサートされた場合に、nチャンネル型MOSト
ランジスタ137,138に相補レベルの信号が入力さ
れ、nチャンネル型MOSトランジスタ137,138
によるプッシュプル動作が行われることで、データ入出
力のための外部端子DI/O0からの信号出力が可能と
される。N-channel type MOS transistor 13
The external connection terminal DI / O0 is connected to the serial connection node of 7,138.
When the data output control signal DoE is asserted to the high level, the signals of the complementary level are input to the n-channel type MOS transistors 137 and 138, and the n-channel type MOS transistors 137 and 138.
By performing the push-pull operation by, the signal output from the external terminal DI / O0 for data input / output is enabled.
【0050】論理判定回路72は以下のように構成され
る。The logic decision circuit 72 is constructed as follows.
【0051】メインアンプMA0〜MA3の出力信号を
取込む4入力ノア(NOR)回路139、及び4入力ナ
ンド回路140が設けられる。このノア回路139の後
段には、pチャンネル型MOSトランジスタ143、n
チャンネル型MOSトランジスタ144が並列接続され
て成るトランスファ回路が配置され、ナンド回路140
の後段には、インバータ142、及びpチャンネル型M
OSトランジスタ145、nチャンネル型MOSトラン
ジスタ146が並列接続されて成るトランスファ回路が
配置される。nチャンネル型MOSトランジスタ14
4,146、及びpチャンネル型MOSトランジスタ1
43,145は、テスト信号φtest及びそれをイン
バータ141で反転した信号によって動作制御される。
テスト信号φtestがハイレベルにアサートされたテ
ストモードにおいては、nチャンネル型MOSトランジ
スタ144,146、及びpチャンネル型MOSトラン
ジスタ143,145がオンされ、ノア回路139の出
力信号、及びインバータ142の出力信号が、それぞれ
上記トランスファ回路を介して後段のテスト出力選択回
路73に伝達される。テスト信号φtestがローレベ
ルにネゲートされた通常動作状態では、nチャンネル型
MOSトランジスタ144,146、及びpチャンネル
型MOSトランジスタ143,145がオフされ、ノア
回路139の出力信号、及びインバータ142の出力信
号の伝達系路が遮断されている。A 4-input NOR (NOR) circuit 139 and a 4-input NAND circuit 140 for receiving the output signals of the main amplifiers MA0 to MA3 are provided. In the subsequent stage of the NOR circuit 139, p-channel type MOS transistors 143, n
A transfer circuit including channel-type MOS transistors 144 connected in parallel is arranged, and the NAND circuit 140 is provided.
In the subsequent stage, an inverter 142 and a p-channel type M
A transfer circuit including an OS transistor 145 and an n-channel MOS transistor 146 connected in parallel is arranged. n-channel type MOS transistor 14
4, 146 and p-channel MOS transistor 1
The operation of 43 and 145 is controlled by the test signal φtest and a signal obtained by inverting the test signal φtest by the inverter 141.
In the test mode in which the test signal φtest is asserted to the high level, the n-channel MOS transistors 144 and 146 and the p-channel MOS transistors 143 and 145 are turned on, and the output signal of the NOR circuit 139 and the output signal of the inverter 142 are output. Are transmitted to the test output selection circuit 73 in the subsequent stage via the transfer circuits. In the normal operation state in which the test signal φtest is negated to the low level, the n-channel type MOS transistors 144 and 146 and the p-channel type MOS transistors 143 and 145 are turned off, and the output signal of the NOR circuit 139 and the output signal of the inverter 142 are output. The transmission path of is cut off.
【0052】テスト出力選択回路73は、以下のように
構成される。The test output selection circuit 73 is configured as follows.
【0053】上記論理判定回路72の出力信号を取込む
2入力ノア回路147が設けられ、それの後段にインバ
ータ14が配置される。また、pチャンネル型MOSト
ランジスタ149とnチャンネル型MOSトランジスタ
150とが並列接続されてトランスファ回路が形成さ
れ、pチャンネル型MOSトランジスタ151とnチャ
ンネル型MOSトランジスタ152とが並列接続されて
トランスファ回路が形成され、pチャンネル型MOSト
ランジスタ153とnチャンネル型MOSトランジスタ
154とが並列接続されてトランスファ回路が形成さ
れ、pチャンネル型MOSトランジスタ155とnチャ
ンネル型MOSトランジスタ156とが並列接続されて
トランスファ回路が形成される。3値判定回路16から
出力される制御信号φtr1、及びそれをインバータ1
57で反転した信号によって、上記nチャンネル型MO
Sトランジスタ150,152,154,156、及び
pチャンネル型MOSトランジスタ149,151,1
53,155が動作制御される。A 2-input NOR circuit 147 for taking in the output signal of the logic decision circuit 72 is provided, and the inverter 14 is arranged in the subsequent stage thereof. Further, the p-channel MOS transistor 149 and the n-channel MOS transistor 150 are connected in parallel to form a transfer circuit, and the p-channel MOS transistor 151 and the n-channel MOS transistor 152 are connected in parallel to form a transfer circuit. The p-channel MOS transistor 153 and the n-channel MOS transistor 154 are connected in parallel to form a transfer circuit, and the p-channel MOS transistor 155 and the n-channel MOS transistor 156 are connected in parallel to form a transfer circuit. To be done. The control signal φtr1 output from the three-value determination circuit 16 and the inverter 1
According to the signal inverted at 57, the n-channel MO
S transistors 150, 152, 154, 156 and p-channel type MOS transistors 149, 151, 1
The operations of 53 and 155 are controlled.
【0054】制御信号φtr1は、3値テストモードの
セットを指示ための信号であり、それがハイレベルにア
サートされた場合には、3値テストモードが指定され、
pチャンネル型MOSトランジスタ149,155、及
びnチャンネル型MOSトランジスタ150,156が
オン状態とされて、上記論理判定回路72の出力信号が
後段のインバータ158,160に伝達され、それぞれ
後段のインバータ159,161を介して、pチャンネ
ル型MOSトランジスタ162とnチャンネル型MOS
トランジスタ163が並列接続されて成るトランスファ
回路に伝達される。The control signal φtr1 is a signal for instructing the setting of the ternary test mode, and when it is asserted to the high level, the ternary test mode is designated.
The p-channel type MOS transistors 149, 155 and the n-channel type MOS transistors 150, 156 are turned on, and the output signal of the logic judgment circuit 72 is transmitted to the inverters 158, 160 in the subsequent stages, respectively. P channel type MOS transistor 162 and n channel type MOS via 161.
It is transmitted to a transfer circuit formed by connecting the transistors 163 in parallel.
【0055】また、制御信号φtr1がローレベルにネ
ゲートされた状態では、2値テストモードの指定とさ
れ、pチャンネル型MOSトランジスタ151,15
3、及びnチャンネル型MOSトランジスタ152,1
54がオンされて、インバータ148、及びノア回路1
47の出力信号がそれぞれインバータ158,160に
伝達され、それぞれ後段のインバータ159,161を
介して、トランスファ回路に伝達される。When the control signal φtr1 is negated to the low level, the binary test mode is designated and the p-channel type MOS transistors 151 and 15 are selected.
3, and n-channel type MOS transistors 152, 1
54 is turned on, the inverter 148 and the NOR circuit 1
The output signal of 47 is transmitted to the inverters 158 and 160, respectively, and is transmitted to the transfer circuit via the inverters 159 and 161 in the subsequent stages, respectively.
【0056】nチャンネル型MOSトランジスタ16
3,164、及びpチャンネル型MOSトランジスタ1
62,165は、制御信号DLPT、及びそれをインバ
ータ166で反転した信号によって動作制御される。制
御信号DLPTがハイレベルにアサートされた場合、n
チャンネル型MOSトランジスタ163,164、及び
pチャンネル型MOSトランジスタ162,165がオ
ンされて、インバータ159,161の出力信号が、そ
れぞれ上記出力回路75におけるナンド回路130,1
31に入力される。制御信号DLPTは、上記メインア
ンプ出力選択回路71に入力される制御信号DLPと相
補的な信号である。N-channel type MOS transistor 16
3,164, and p-channel MOS transistor 1
The operation of 62 and 165 is controlled by a control signal DLPT and a signal obtained by inverting the control signal DLPT by an inverter 166. When the control signal DLPT is asserted to the high level, n
The channel-type MOS transistors 163 and 164 and the p-channel-type MOS transistors 162 and 165 are turned on, and the output signals of the inverters 159 and 161 are output to the NAND circuits 130 and 1 in the output circuit 75, respectively.
31 is input. The control signal DLPT is a signal complementary to the control signal DLP input to the main amplifier output selection circuit 71.
【0057】通常動作の場合には、メインアンプ出力選
択回路71の出力信号が出力回路75を介して外部出力
されるが、テストモードにおいては、テスト出力選択回
路73の出力信号が、出力回路75を介して外部出力さ
れる。例えば、制御信号DLPがハイレベルにアサート
されて、インバータ117の出力データMP0が相補レ
ベルの信号DT0,DB0に変換されて上記出力回路7
5に伝達される場合には、制御信号DLPTはローレベ
ルにネゲートされて、nチャンネル型MOSトランジス
タ163,164、及びpチャンネル型MOSトランジ
スタ162,165がオフされることにより、本実施例
の通常動作における信号DT0,DB0の伝達に影響を
与えない。テストモードにおいては、制御信号DLPT
がハイレベルにアサートされ、nチャンネル型MOSト
ランジスタ163,164、及びpチャンネル型MOS
トランジスタ162,165がオンされて、インバータ
159,161の出力信号が、それぞれ上記出力回路7
5におけるナンド回路130,131に入力される場合
には、制御信号DLPがローレベルにネゲートされて、
上記インバータ159,161から上記ナンド回路13
0,131への信号伝達に影響を与えない。In the normal operation, the output signal of the main amplifier output selection circuit 71 is externally output via the output circuit 75. In the test mode, the output signal of the test output selection circuit 73 is the output circuit 75. Is output externally via. For example, the control signal DLP is asserted to the high level, the output data MP0 of the inverter 117 is converted into the complementary level signals DT0 and DB0, and the output circuit 7 is output.
5, the control signal DLPT is negated to the low level, and the n-channel type MOS transistors 163 and 164 and the p-channel type MOS transistors 162 and 165 are turned off. It does not affect the transmission of the signals DT0 and DB0 in the operation. In the test mode, the control signal DLPT
Is asserted to a high level, the n-channel type MOS transistors 163 and 164, and the p-channel type MOS transistors are
The transistors 162 and 165 are turned on, and the output signals of the inverters 159 and 161 are respectively output to the output circuit 7 described above.
5 is input to the NAND circuits 130 and 131, the control signal DLP is negated to a low level,
From the inverters 159 and 161 to the NAND circuit 13
It does not affect the signal transmission to 0, 131.
【0058】図10にはメインアンプMA0の構成例が
示される。FIG. 10 shows a configuration example of the main amplifier MA0.
【0059】データ読出し後にコモンデータ線Io0,
Io0*をイコライズするため、イコライズ制御信号E
QCによって動作制御されるpチャンネル型MOSトラ
ンジスタ180,181,182が設けられる。pチャ
ンネル型MOSトランジスタ180は高電位側電源Vc
cとコモンデータ線Io0*に結合され、pチャンネル
型MOSトランジスタ181は高電位側電源Vccとコ
モンデータ線Io0に結合される。pチャンネル型MO
Sトランジスタ182はコモンデータ線Io0,Io0
*を橋絡するように結合される。また、データ書込み後
にコモンデータ線Io0,Io0*をイコライズするた
め、イコライズ制御信号IoV*によって動作制御され
るpチャンネル型MOSトランジスタ185,186,
191が設けられる。pチャンネル型MOSトランジス
タ158は高電位側電源Vccとコモンデータ線Io0
*に結合され、pチャンネル型MOSトランジスタ18
6は高電位側電源Vccとコモンデータ線Io0に結合
される。pチャンネル型MOSトランジスタ191はコ
モンデータ線Io0,Io0*を橋絡するように結合さ
れる。After reading the data, the common data line Io0,
Equalize control signal E to equalize Io0 *
P-channel type MOS transistors 180, 181, 182 whose operation is controlled by QC are provided. The p-channel type MOS transistor 180 is a high potential side power source Vc
c is connected to the common data line Io0 *, and the p-channel MOS transistor 181 is connected to the high potential side power supply Vcc and the common data line Io0. p-channel type MO
The S transistor 182 is connected to the common data lines Io0 and Io0.
It is connected so as to bridge *. Further, since the common data lines Io0 and Io0 * are equalized after data writing, p-channel type MOS transistors 185, 186 whose operations are controlled by the equalization control signal IoV *.
191 is provided. The p-channel type MOS transistor 158 has a high potential side power supply Vcc and a common data line Io0.
P-channel MOS transistor 18 coupled to *
6 is coupled to the high potential side power supply Vcc and the common data line Io0. The p-channel MOS transistor 191 is coupled to bridge the common data lines Io0 and Io0 *.
【0060】pチャンネル型MOSトランジスタ18
3,184、及びnチャンネル型MOSトランジスタ1
89,190が結合されて成る第1カレントミラー回路
251が設けられ、pチャンネル型MOSトランジスタ
187,188、及びnチャンネル型MOSトランジス
タ192,193が結合されて成る第2カレントミラー
回路252が設けられる。第1カレントミラー回路25
1及び第2カレントミラー回路252によって、コモン
データ線Io0,Io0*の信号レベル差が検出され、
その検出出力が、後段のラッチ回路253でラッチされ
るようになっている。P-channel MOS transistor 18
3,184, and n-channel MOS transistor 1
A first current mirror circuit 251 formed by combining 89 and 190 is provided, and a second current mirror circuit 252 formed by combining p-channel type MOS transistors 187 and 188 and n-channel type MOS transistors 192 and 193 is provided. . First current mirror circuit 25
The signal level difference between the common data lines Io0 and Io0 * is detected by the first and second current mirror circuits 252,
The detection output is latched by the latch circuit 253 in the subsequent stage.
【0061】ラッチ回路253は、nチャンネル型MO
Sトランジスタ201,202,204,205が結合
されて成る。nチャンネル型MOSトランジスタ20
1,204が直列接続され、そこが第1の出力ノードN
1とされる。また、nチャンネル型MOSトランジスタ
202,205が直列接続されて、そこが第2出力ノー
ドN2とされる。nチャンネル型MOSトランジスタ2
01のゲート電極は第2出力ノードN2に結合され、n
チャンネル型MOSトランジスタ202のゲート電極は
第1出力ノードに結合される。メインアンプMA0の動
作制御信号RHAによって制御されるnチャンネル型M
OSトランジスタ194,207、及びpチャンネル型
MOSトランジスタ195,197,203,206が
設けられる。また、ラッチ回路253の入力ライン、及
び出力ラインをイコライズするため、イコライズ制御信
号EQ0*で動作制御されるpチャンネル型MOSトラ
ンジスタ196,200が設けられる。The latch circuit 253 is an n-channel MO
The S-transistors 201, 202, 204 and 205 are combined. n-channel MOS transistor 20
1, 204 are connected in series, which is the first output node N
It is set to 1. In addition, the n-channel type MOS transistors 202 and 205 are connected in series and serve as the second output node N2. n-channel type MOS transistor 2
The gate electrode of 01 is coupled to the second output node N2, n
The gate electrode of the channel type MOS transistor 202 is coupled to the first output node. N-channel type M controlled by operation control signal RHA of main amplifier MA0
OS transistors 194, 207 and p-channel MOS transistors 195, 197, 203, 206 are provided. Further, in order to equalize the input line and the output line of the latch circuit 253, p-channel type MOS transistors 196 and 200 whose operations are controlled by the equalize control signal EQ0 * are provided.
【0062】メインアンプMA0は、スタンバイ時に各
ノードが、イコライズ制御信号EQ*や、EQ0*によ
り、一時的に短絡されて、次の動作における論理反転の
高速化が図られている。動作制御信号RHAがハイレベ
ルにアサートされた場合にのみ、第1カレントミラー回
路251、第2カレントミラー回路252、及びラッチ
回路253が活性化される。動作制御信号RHAは、ア
ドレス変化又はロウアドレスストローブ信号RAS*系
の信号に基づいて生成される。そのような動作制御信号
RHAにより、各回路を断続的に活性化させることによ
り、消費電力の低減が図られている。In the main amplifier MA0, each node is temporarily short-circuited by the equalize control signals EQ * and EQ0 * during standby, so that the logic inversion in the next operation can be speeded up. The first current mirror circuit 251, the second current mirror circuit 252, and the latch circuit 253 are activated only when the operation control signal RHA is asserted to a high level. The operation control signal RHA is generated based on an address change or a row address strobe signal RAS * system signal. Power consumption is reduced by intermittently activating each circuit by such an operation control signal RHA.
【0063】尚、メインアンプMA0について詳述した
が、他のメインアンプMA1〜ま15も同様に構成され
る。Although the main amplifier MA0 has been described in detail, the other main amplifiers MA1 to MA15 are similarly configured.
【0064】上記の構成において、16ビット並列読出
しによる3値テストは以下のように行われる。In the above structure, the ternary test by 16-bit parallel reading is performed as follows.
【0065】3値テストのため、メモリセルアレイ20
の全てのテスト対象メモリセルに、論理値“0”又は論
理値“1”などの所定のテストパターンが書き込まれ
る。このテストパターンの書込みは、本実施例DRAM
32の通常の書込み動作によって行われる。For the three-value test, the memory cell array 20
A predetermined test pattern such as a logical value "0" or a logical value "1" is written in all the memory cells to be tested. Writing of this test pattern is performed by the DRAM of this embodiment.
32 normal write operations.
【0066】図1に示されるWCBRの条件成立により
WCBR判定回路15からの出力信号φtestがハイ
レベルにアサートされた状態で、所定の外部端子に高電
圧(SVC)が印加され、且つ、所定アドレスビットB
Yi(i=0,1,2,3,…)により3値テストモー
ドが指定されると、3値テストモード設定のための制御
信号φtr1がハイレベルにアサートされることによ
り、3値テストモードがセットされる。すなわち、WC
BR判定回路15からの出力信号φtestがハイレベ
ルにアサートされ、3値テストモード設定のための制御
信号φtr1がハイレベルにアサートされることによ
り、テスト回路74において、MOSトランジスタ14
3,144,145,146,149,150,15
5,156がオンされる。このとき、制御信号MPA0
〜MPA3がローレベルにネゲートされて、メインアン
プMA0〜MA3からの出力信号のメインアンプ出力選
択回路71内への伝達経路が遮断される。また、制御信
号DLPがローレベルにネゲートされるのと同時に、制
御信号DLPTがハイレベルにアサートされることによ
り、ノア回路139の出力信号がMOSトランジスタ1
43,144,149,150,162,163を介し
てナンド回路130に伝達され、また、ナンド回路14
0の出力信号がMOSトランジスタ145,146,1
55,156,164,165を介してナンド回路13
1に伝達されることにより、データ出力制御信号DoE
がハイレベルにアサートされるタイミングで、3値テス
トの結果の外部出力が可能とされる。データ出力制御信
号DoEは、制御信号φci、DoEに基づいて生成さ
れる。With the WCBR condition shown in FIG. 1 being satisfied, the output signal φtest from the WCBR determination circuit 15 is asserted to a high level, a high voltage (SVC) is applied to a predetermined external terminal, and a predetermined address is applied. Bit B
When the three-value test mode is designated by Yi (i = 0,1,2,3, ...), the control signal φtr1 for setting the three-value test mode is asserted to the high level, whereby the three-value test mode is set. Is set. That is, WC
The output signal φtest from the BR determination circuit 15 is asserted at a high level, and the control signal φtr1 for setting the three-value test mode is asserted at a high level.
3,144,145,146,149,150,15
5, 156 is turned on. At this time, the control signal MPA0
~ MPA3 is negated to a low level, and the transmission path of the output signals from the main amplifiers MA0 to MA3 into the main amplifier output selection circuit 71 is cut off. Further, the control signal DLP is negated to the low level, and at the same time, the control signal DLPT is asserted to the high level, so that the output signal of the NOR circuit 139 is changed to the MOS transistor 1
43, 144, 149, 150, 162, 163 and transmitted to the NAND circuit 130.
The output signal of 0 is the MOS transistors 145, 146, 1
NAND circuit 13 via 55, 156, 164 and 165
1 is transmitted to the data output control signal DoE
The external output of the result of the ternary test is enabled at the timing when is asserted to the high level. The data output control signal DoE is generated based on the control signals φci and DoE.
【0067】メモリセルアレイ20からのデータ読出し
により、メインアンプMA0〜MA3の出力が、論理値
“1”で互いに一致した場合には、出力回路75のMO
Sトランジスタ137がオフされ、MOSトランジスタ
138がオンされることにより、出力回路75の出力信
号は、論理値“0”とされ、また、メモリセルアレイ2
0からのデータ読出しにより、メインアンプMA0〜M
A3の出力が、論理値“0”で互いに一致した場合に
は、出力回路75のMOSトランジスタ137がオンさ
れ、MOSトランジスタ138がオフされることによ
り、出力回路75の出力信号は、論理値“1”とされ
る。そして、もし、メモリセルアレイ20に不良ビット
が存在するなどの原因により、メインアンプMA0〜M
A3の出力が一致しなかった場合には、MOSトランジ
スタ137,138の双方がオフされることで、外部端
子DI/O0は高インピーダンス状態(HiZ)とされ
る。When the outputs of the main amplifiers MA0 to MA3 match each other at the logical value "1" by reading the data from the memory cell array 20, the MO of the output circuit 75 is obtained.
Since the S transistor 137 is turned off and the MOS transistor 138 is turned on, the output signal of the output circuit 75 is set to the logical value “0”, and the memory cell array 2
By reading data from 0, main amplifiers MA0 to M
When the outputs of A3 coincide with each other at the logical value "0", the MOS transistor 137 of the output circuit 75 is turned on and the MOS transistor 138 is turned off, so that the output signal of the output circuit 75 has the logical value " 1 ”. Then, if the memory cell array 20 has a defective bit or the like, the main amplifiers MA0 to MA0 to MA
When the outputs of A3 do not match, both of the MOS transistors 137 and 138 are turned off, and the external terminal DI / O0 is set to the high impedance state (HiZ).
【0068】ここで、本実施例方式と異なる3値テスト
方式、すなわち、メモリセルアレイからの読出しデータ
が論理値“1”で一致した場合に論理値“1”を外部出
力し、論理値“0”で一致した場合に論理値“0”を外
部出力する方式では、3値テストモードに入っているの
か否かの判別のため、並列ビット同士で論理の異なるよ
うに作成されたテストパターンデータをメモリセルアレ
イに書込んで、その場合の並列読出しデータの論理比較
結果が高インピーダンス状態になることを確かめる必要
があることから、本来行うべき3値テストとは別に、テ
ストモード判定のためのテストを別個に行う必要があ
る。それに対して本実施例によれば、上記のように、メ
モリセルアレイ20からの多ビット並列読出しデータが
論理値“1”で一致した場合に論理値“0”が外部出力
され、論理値“0”で一致した場合に論理値“1”が外
部出力され、論理不一致の場合には外部端子DI/O0
が高インピーダンス状態にされる。そのような3値テス
ト結果出力は、メモリセルアレイ20からの論理値
“0”の読出しに対して、論理値“0”を外部出力する
ような通常動作の場合と論理関係が異なっているため、
メモリセルアレイ20に先に書込まれたテストパターン
と、外部端子DI/O0の出力論理との関係から、外部
端子DI/O0からの出力が3値テスト結果であること
を明確に知ることができる。換言すれば、3値テストモ
ードにおける外部端子出力論理を、メモリセルアレイ2
0からの通常のデータ読出し状態と異ならせることで、
現在、3値テストモードに入っていること、及びその場
合のテスト結果を同時に得ることができる。このため、
本実施例方式と異なる3値テスト方式の場合と異なり、
テストモード判定のためのテストを別個に行う必要が無
く、その分、DRAM32のテストに要する時間を短縮
することができる。Here, a ternary test method different from the method of this embodiment, that is, when the read data from the memory cell array coincides with the logical value "1", the logical value "1" is externally output and the logical value "0". In the method of outputting the logical value “0” to the outside when they match with each other, the test pattern data created so that the parallel bits have different logics is used to determine whether the three-value test mode is entered. It is necessary to write to the memory cell array and confirm that the logical comparison result of the parallel read data in that case is in the high impedance state. Therefore, in addition to the ternary test which should be originally performed, a test for determining the test mode is performed. Must be done separately. On the other hand, according to the present embodiment, as described above, when the multi-bit parallel read data from the memory cell array 20 match with the logical value "1", the logical value "0" is externally output and the logical value "0" is output. If they match, the logical value "1" is output to the outside, and if they do not match, the external terminal DI / O0
Is brought to a high impedance state. Such a ternary test result output has a different logical relationship from the normal operation in which the logical value “0” is externally output when the logical value “0” is read from the memory cell array 20,
From the relationship between the test pattern previously written in the memory cell array 20 and the output logic of the external terminal DI / O0, it can be clearly known that the output from the external terminal DI / O0 is a ternary test result. . In other words, the external terminal output logic in the ternary test mode is set to the memory cell array 2
By making it different from the normal data read state from 0,
It is possible to obtain the fact that the ternary test mode is currently entered and the test result in that case at the same time. For this reason,
Unlike the case of the three-value test method different from the method of this embodiment,
It is not necessary to separately perform the test for determining the test mode, and the time required for testing the DRAM 32 can be shortened accordingly.
【0069】上記DRAM32は、特に制限されない
が、図12に示されるようなコンピュータシステムに適
用することができる。The DRAM 32 can be applied to a computer system as shown in FIG. 12, though not particularly limited thereto.
【0070】このコンピュータシステムは、システムバ
スBUSを介して、CPU(中央処理装置)31、SR
AM33、ROM(リード・オンリー・メモリ)34、
周辺装置制御部35、表示制御部36などが、互いに信
号のやり取り可能に結合され、予め定められたプログラ
ムに従って所定のデータ処理を行う。上記CPU30
は、本システムの論理的中核とされ、主として、アドレ
ス指定、情報の読み出しと書き込み、データの演算、命
令のシーケンス、割り込の受付け、記憶装置と入出力装
置との情報交換のセット等の機能を有し、演算制御部
や、バス制御部、メモリアクセス制御部などから構成さ
れる。本実施例DRAM32や、SRAM33、及びR
OM34は内部記憶装置として位置付けられている。R
OM34にはプログラムが格納される。DRAM32に
は、CPU30での計算や制御に必要なプログラム、あ
るいは各種データが格納される。SRAM33はメイン
メモリとして機能する。周辺装置制御部35によって、
外部憶装置38の動作制御や、キーボード39などから
の情報入力制御が行われる。また、上記表示制御部36
によって、CRTディスプレイ40への情報表示制御が
行われる。This computer system includes a CPU (central processing unit) 31, SR and a system bus BUS.
AM33, ROM (Read Only Memory) 34,
The peripheral device control unit 35, the display control unit 36, and the like are connected to each other so as to be able to exchange signals, and perform predetermined data processing according to a predetermined program. CPU30
Is the logical core of this system and mainly functions such as addressing, reading and writing of information, operation of data, sequence of instructions, acceptance of interrupts, set of information exchange between storage device and input / output device, etc. And has an arithmetic control unit, a bus control unit, a memory access control unit, and the like. This embodiment DRAM 32, SRAM 33, and R
The OM 34 is positioned as an internal storage device. R
A program is stored in the OM 34. The DRAM 32 stores programs necessary for calculation and control in the CPU 30, or various data. The SRAM 33 functions as a main memory. By the peripheral device control unit 35,
The operation control of the external storage device 38 and the information input control from the keyboard 39 and the like are performed. In addition, the display control unit 36
Thus, information display control on the CRT display 40 is performed.
【0071】上記実施例によれば、以下の作用効果を得
ることができる。According to the above embodiment, the following operational effects can be obtained.
【0072】(1)メモリセルアレイ20からの多ビッ
ト並列読出しデータの論理判定により、論理値“1”で
一致した場合、論理値“0”で一致した場合、及び論理
不一致の場合の3通りを判別可能な3値テストモードを
実現するとともに、その3値テストモードにおける外部
端子出力論理を、上記メモリセルアレイからの通常のデ
ータ読出し状態と異ならせるためのテスト回路74と、
外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記3値テストモードをセットするための3
値判定回路16とを設けることにより、3値テストモー
ドにおける外部端子出力論理を、上記メモリセルアレイ
20からの通常のデータ読出し状態と異ならせることに
より、テストモードに入っていることの判別が容易とな
る。つまり、メモリセルアレイからの多ビット並列読出
しデータの論理判定により、論理値“1”で一致した場
合に論理値“0”を、論理値“0”で一致した場合に論
理値“1”を、それぞれ上記外部端子を介して外部出力
し、論理不一致の場合には上記外部端子DI/O0〜D
I/O3を高インピーダンス状態とする3値テストモー
ドを実現する。(1) According to the logic judgment of the multi-bit parallel read data from the memory cell array 20, there are three kinds of cases, that is, a match with a logical value "1", a match with a logical value "0", and a logical mismatch. A test circuit 74 for realizing a distinguishable ternary test mode and for making the external terminal output logic in the ternary test mode different from the normal data read state from the memory cell array;
By activating the test circuit based on an external control signal, a 3 value test mode is set.
By providing the value determination circuit 16, the external terminal output logic in the ternary test mode is made different from the normal data read state from the memory cell array 20 to facilitate the determination of the test mode. Become. That is, according to the logical judgment of the multi-bit parallel read data from the memory cell array, the logical value "0" is obtained when the logical values are "1" and the logical value "1" is obtained when the logical values are "0". Externally output through the respective external terminals, and in the case of logic disagreement, the external terminals DI / O0-D
A ternary test mode in which I / O3 is in a high impedance state is realized.
【0073】例えば、論理値“1”で一致した場合に論
理値“1”を外部出力し、論理値“0”で一致した場合
に論理値“0”を外部出力する方式では、3値テストモ
ードに入っているのか否かの判別のため、並列ビット同
士で論理の異なるように作成されたテストパターンデー
タをメモリセルアレイに書込んで、その場合の並列読出
しデータの論理比較結果が高インピーダンス状態になる
ことを確かめる必要から、本来行うべき3値テストとは
別に、テストモード判定のためのテストを別個に行う必
要があるのに対して、上記実施例によれば、3値テスト
モードにおける外部端子出力論理を、上記メモリセルア
レイ20からの通常のデータ読出し状態と異ならせるよ
うにしているので、その場合の外部端子の論理によっ
て、現在、3値テストモードに入っていること、及びそ
の場合のテスト結果を同時に得ることができる。このた
め、上記テストモード判定のためのテストを別個に行う
必要が無く、その分、DRAM32のテストに要する時
間を短縮することができる。そして、そのようにテスト
時間が短縮されることにより、DRAM32の製造コス
トの低減を図ることができる。For example, in the system in which the logical value "1" is output to the outside when the logical value "1" is matched and the logical value "0" is output to the external when the logical value "0" is matched, the three-value test is performed. To determine whether or not the mode is entered, write the test pattern data created so that the parallel bits have different logics, and write the logic comparison result of the parallel read data in that case to the high impedance state. Therefore, it is necessary to separately perform a test for judging the test mode in addition to the ternary test that should be originally performed, whereas according to the above embodiment, the external test in the ternary test mode is performed. Since the terminal output logic is made to be different from the normal data read state from the memory cell array 20, depending on the logic of the external terminal in that case, the ternary test is currently performed. That has entered the mode, and if the test results can be obtained at the same time. Therefore, it is not necessary to separately perform the test for determining the test mode, and accordingly, the time required for testing the DRAM 32 can be shortened. By reducing the test time in this way, the manufacturing cost of the DRAM 32 can be reduced.
【0074】(2)また、上記複数のメインアンプの出
力信号を選択的に外部出力可能なメインアンプ選択出力
回路71と、上記複数のメインアンプの出力信号に基づ
いて多ビット並列読出しデータの論理判定を行う論理判
定回路72と、上記メインアンプ選択出力回路71の信
号出力に代えて、上記論理判定回路72の出力信号に基
づく3値テスト出力状態を選択的に形成するテスト出力
選択回路73とを含んで、上記テスト回路を構成するこ
とにより、上記(1)の作用効果を得るためのテスト回
路74を容易に構成することができる。(2) Further, the main amplifier selection output circuit 71 capable of selectively outputting the output signals of the plurality of main amplifiers to the outside, and the logic of the multi-bit parallel read data based on the output signals of the plurality of main amplifiers. A logical decision circuit 72 for making a decision, and a test output selection circuit 73 for selectively forming a ternary test output state based on the output signal of the logical decision circuit 72 instead of the signal output of the main amplifier selection output circuit 71. By configuring the test circuit including the above, it is possible to easily configure the test circuit 74 for obtaining the operation and effect of (1) above.
【0075】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。The present invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited thereto, and needless to say, various modifications can be made without departing from the gist thereof. Yes.
【0076】例えば、上記実施例では、nチャンネル型
MOSトランジスタ137,138によるプッシュプル
構成としたが、それに代えてハイレベル側にブーストす
るタイプのバッファ回路を採用して、論理値“1”の出
力レベルを上げるようにすれば、データ出力の高速化を
図ることができる。For example, in the above embodiment, the push-pull configuration of the n-channel type MOS transistors 137 and 138 is adopted. Instead, however, a buffer circuit of the type that boosts to the high level side is adopted, and the logical value of "1" is obtained. By increasing the output level, the speed of data output can be increased.
【0077】また、上記実施例では、×4ビット出力の
場合を一例として説明したが、それに限定されるもので
はなく、×n(nは自然数)ビット出力構成の場合に広
く適用することができる。In the above embodiment, the case of x4 bit output has been described as an example, but the present invention is not limited to this, and can be widely applied to the case of xn (n is a natural number) bit output configuration. .
【0078】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるDRA
Mに適用した場合について説明したが、本発明はそれに
限定されるものではなく、スタティック型のメモリセル
を複数配列して成るSRAMや、その他の半導体記憶装
置に広く適用することができる。In the above explanation, the invention made by the present inventor is the field of application which is the background of the invention.
Although the case of application to M has been described, the present invention is not limited thereto, and can be widely applied to an SRAM formed by arranging a plurality of static type memory cells and other semiconductor memory devices.
【0079】本発明は、少なくともメモリセルアレイを
含むことを条件に適用することができる。The present invention can be applied on condition that at least the memory cell array is included.
【0080】[0080]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【0081】すなわち、メモリセルアレイからの多ビッ
ト並列読出しデータの論理判定により、論理値“1”で
一致、論理値“0”で一致、及び論理不一致の3通りを
判別可能な3値テストモードを実現するとともに、その
3値テストモードにおける外部端子出力論理を、上記メ
モリセルアレイからの通常のデータ読出し状態と異なら
せるためのテスト手段を設けることにより、3値テスト
モードにおける外部端子出力論理が、上記メモリセルア
レイからの通常のデータ読出し状態と異っていることか
ら、現在、テストモードに入っていることの判別が容易
となり、それにより、テストモードに入っているか否か
を判別するための特別なモード確認テストが不要とされ
るので、半導体記憶装置のテスト時間の短縮化を図るこ
とができる。That is, a three-value test mode capable of determining three types of a logic value "1", a logic value "0", and a logic mismatch according to the logic determination of multi-bit parallel read data from the memory cell array. By implementing a test means for realizing the external terminal output logic in the ternary test mode from the normal data read state from the memory cell array, the external terminal output logic in the ternary test mode is Since it is different from the normal data read state from the memory cell array, it is easy to determine that the test mode is currently entered, and as a result, a special case for determining whether or not the test mode is entered. Since the mode confirmation test is unnecessary, the test time of the semiconductor memory device can be shortened.
【0082】また、上記テスト手段により、メモリセル
アレイからの多ビット並列読出しデータの論理判定によ
り、論理値“1”で一致した場合に論理値“0”を、論
理値“0”で一致した場合に論理値“1”を、それぞれ
上記外部端子を介して外部出力し、論理不一致の場合に
は上記外部端子を高インピーダンス状態とする3値テス
トモードを実現することにより、テストモードに入って
いるか否かを判別するための特別なモード確認テストが
不要とされるので、半導体記憶装置のテスト時間の短縮
化を図ることができる。When the test means determines the logical value of the multi-bit parallel read data from the memory cell array, the logical value "0" is matched when the logical value is "1" and the logical value "0" is matched. Whether the test mode is entered by externally outputting a logical value "1" to each of the external terminals through the external terminal, and in the case of a logic mismatch, realizing a three-value test mode in which the external terminal is in a high impedance state. Since a special mode confirmation test for determining whether or not it is necessary is not necessary, the test time of the semiconductor memory device can be shortened.
【0083】さらに、上記複数のメインアンプの出力信
号を選択的に外部出力可能な第1回路と、上記複数のメ
インアンプの出力信号に基づいて多ビット並列読出しデ
ータの論理判定を行う第2回路と、上記第1回路の信号
出力に代えて、上記第2回路の出力信号に基づく3値テ
スト出力状態を選択的に形成する第3回路とを含んで、
上記テスト手段を構成することにより、上記3値テスト
モードを容易に実現することができる。Further, the first circuit capable of selectively outputting the output signals of the plurality of main amplifiers to the outside, and the second circuit performing the logical decision of the multi-bit parallel read data based on the output signals of the plurality of main amplifiers. And a third circuit for selectively forming a ternary test output state based on the output signal of the second circuit, instead of the signal output of the first circuit,
By configuring the test means, the ternary test mode can be easily realized.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明にかかる半導体記憶装置の一実施例であ
るDRAMの構成例ブロック図である。FIG. 1 is a block diagram of a configuration example of a DRAM which is an embodiment of a semiconductor memory device according to the present invention.
【図2】上記DRAMにおけるWCBRテストモードセ
ットサイクル説明のためのタイミング図である。FIG. 2 is a timing diagram for explaining a WCBR test mode set cycle in the DRAM.
【図3】上記DRAMにおけるRASオンリーリセット
サイクル説明のためのタイミング図である。FIG. 3 is a timing diagram for explaining a RAS only reset cycle in the DRAM.
【図4】上記DRAMにおけるCBRリセットサイクル
説明のためのタイミング図である。FIG. 4 is a timing diagram for explaining a CBR reset cycle in the DRAM.
【図5】上記DRAMにおける3値テストモードセット
サイクル説明のためのタイミング図である。FIG. 5 is a timing diagram for explaining a three-value test mode set cycle in the DRAM.
【図6】上記DRAMにおけるSVC判定回路の構成例
回路図である。FIG. 6 is a circuit diagram of a configuration example of an SVC determination circuit in the DRAM.
【図7】上記DRAMにおけるメモリセルアレイ及びメ
インアンプのレイアウト例の説明図である。FIG. 7 is an explanatory diagram of a layout example of a memory cell array and a main amplifier in the DRAM.
【図8】上記DRAMにおけるメモリセルアレイ、及び
その周辺の構成例回路図である。FIG. 8 is a circuit diagram showing a configuration example of a memory cell array in the DRAM and its periphery.
【図9】上記DRAMにおけるテスト回路の構成例回路
図である。FIG. 9 is a circuit diagram showing a configuration example of a test circuit in the DRAM.
【図10】上記DRAMにおけるメインアンプの構成例
回路図である。FIG. 10 is a circuit diagram of a configuration example of a main amplifier in the DRAM.
【図11】上記DRAMにおけるテストモード真理値の
説明図である。FIG. 11 is an explanatory diagram of a test mode truth value in the DRAM.
【図12】上記DRAMを含むコンピュータシステムの
構成例ブロック図である。FIG. 12 is a block diagram of a configuration example of a computer system including the DRAM.
11,12,13,14 タイミングジェネレータ 15 WCBR判定回路 16 3値判定回路 17 バッファ及びラッチ 18 SVC判定回路 19 カラムデコーダ 20 メモリセルアレイ 20A,20B アレイ部 21 カラム系直接周辺回路 22 ロウデコーダ 23 RASオンリー判定回路 24 CBR判定回路 25〜28 メインアンプ群 31 CPU 32 DRAM 33 SRAM 34 ROM 35 周辺装置制御部 36 表示制御部 38 外部記憶装置 39 キーボード 40 CRTディスプレイ 71 メインアンプ選択出力回路 72 論理判定回路 73 テスト出力選択回路 74 テスト回路 75 出力回路 MA0〜MA15 メインアンプ 0U〜31U,0D〜31D マット 11, 12, 13, 14 Timing Generator 15 WCBR Judgment Circuit 16 Three Value Judgment Circuit 17 Buffer and Latch 18 SVC Judgment Circuit 19 Column Decoder 20 Memory Cell Array 20A, 20B Array Part 21 Column Direct Peripheral Circuit 22 Row Decoder 23 RAS Only Judgment Circuit 24 CBR determination circuit 25-28 Main amplifier group 31 CPU 32 DRAM 33 SRAM 34 ROM 35 Peripheral device control unit 36 Display control unit 38 External storage device 39 Keyboard 40 CRT display 71 Main amplifier selection output circuit 72 Logic determination circuit 73 Test output Selection circuit 74 Test circuit 75 Output circuit MA0 to MA15 Main amplifier 0U to 31U, 0D to 31D Matt
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 正人 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 葭本 眞一 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masato Suzuki 5-20-1 Kamimizumoto-cho, Kodaira-shi, Tokyo Hiritsu Cho-LS Engineering Co., Ltd. (72) Inventor Shinichi Shinmoto Tokyo 5-20-1 Kamimizuhonmachi, Kodaira-shi Incorporated company Hitachi Ltd. Semiconductor Division
Claims (4)
と、上記メモリセルアレイからの読出しデータを外部出
力可能な外部端子とを含む半導体記憶装置において、 上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“1”で一致、論理値“0”で一致、及び
論理不一致の3通りを判別可能な3値テストモードを実
現するとともに、その3値テスト結果を、通常動作の場
合と異なる論理で上記外部端子を介して出力可能なテス
ト手段を含むことを特徴とする半導体記憶装置。1. A semiconductor memory device including a memory cell array capable of storing data, and an external terminal capable of outputting read data from the memory cell array to an external terminal, wherein a plurality of bits of parallel read data from the memory cell array are logical values. In addition to realizing a ternary test mode capable of discriminating between three types of "1" for coincidence, logical value "0" for coincidence, and logical non-coincidence, the ternary test result is output with the logic different from that in the normal operation. A semiconductor memory device comprising a test means capable of outputting via a terminal.
を活性化することにより、上記3値テストモードをセッ
トするための制御手段を含む請求項1記載の半導体記憶
装置。2. The semiconductor memory device according to claim 1, further comprising control means for setting said ternary test mode by activating said test circuit based on an external control signal.
と、上記メモリセルアレイからの読出しデータを外部出
力可能な外部端子とを含む半導体記憶装置において、 上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“1”で一致した場合に論理値“0”を、
論理値“0”で一致した場合に論理値“1”を、それぞ
れ上記外部端子を介して外部出力し、論理不一致の場合
には上記外部端子を高インピーダンス状態とする3値テ
ストモードを実現可能なテスト手段と、 外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記3値テストモードをセットするための制
御手段と、 を含むことを特徴とする半導体記憶装置。3. A semiconductor memory device including a memory cell array capable of storing data, and an external terminal capable of outputting read data from the memory cell array to an external device, wherein a plurality of bits of parallel read data from the memory cell array are logical values. If they match with “1”, the logical value “0” is
It is possible to realize a three-valued test mode in which the logical value "1" is output to the outside through the external terminals when the logical values match with "0", and the external terminals are in a high impedance state when the logical values do not match. And a control means for setting the ternary test mode by activating the test circuit based on an external control signal.
と、上記メモリセルアレイからの読出しデータを増幅す
るための複数のメインアンプと、上記メインアンプの出
力データを外部出力可能な外部端子と、 上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“1”で一致した場合に論理値“0”を、
論理値“0”で一致した場合に論理値“1”を、それぞ
れ上記外部端子を介して外部出力し、論理不一致の場合
には上記外部端子を高インピーダンス状態する3値テス
トモードを実現可能なテスト手段と、 外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記3値テストモードをセットするための制
御手段とを含む半導体記憶装置であって、 上記複数のメインアンプの出力信号を選択的に外部出力
可能な第1回路と、 上記複数のメインアンプの出力信号に基づいて上記メモ
リセルアレイからの複数ビット並列読出しデータの論理
判定を行う第2回路と、 上記第1回路からの外部信号出力に代えて、上記第2回
路の出力信号に基づく3値テストの結果出力状態を選択
的に形成する第3回路とを含んで、上記テスト手段を構
成したことを特徴とする半導体記憶装置。4. A memory cell array capable of storing data, a plurality of main amplifiers for amplifying read data from the memory cell array, an external terminal capable of outputting output data of the main amplifier to the outside, and the memory cell array. When the multi-bit parallel read data from the two match with the logical value "1", the logical value "0"
When the logical values are "0", the logical value "1" is externally output via the external terminals, and when the logical values do not match, the three-value test mode in which the external terminals are in a high impedance state can be realized. What is claimed is: 1. A semiconductor memory device comprising: test means; and control means for setting the ternary test mode by activating the test circuit based on an external control signal. A first circuit that can selectively output to the outside, a second circuit that makes a logical determination of multi-bit parallel read data from the memory cell array based on output signals of the plurality of main amplifiers, and a first circuit from the first circuit. The test means is configured to include a third circuit that selectively forms a result output state of a ternary test based on the output signal of the second circuit, instead of the external signal output. A semiconductor memory device characterized by the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7350155A JPH09180497A (en) | 1995-12-22 | 1995-12-22 | Semiconductor storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7350155A JPH09180497A (en) | 1995-12-22 | 1995-12-22 | Semiconductor storage |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09180497A true JPH09180497A (en) | 1997-07-11 |
Family
ID=18408603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7350155A Withdrawn JPH09180497A (en) | 1995-12-22 | 1995-12-22 | Semiconductor storage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09180497A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176283A (en) * | 1999-10-04 | 2001-06-29 | Seiko Epson Corp | Semiconductor integrated circuit, ink cartridge having the semiconductor integrated circuit, ink-jet recording device attached with the ink cartridge |
-
1995
- 1995-12-22 JP JP7350155A patent/JPH09180497A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176283A (en) * | 1999-10-04 | 2001-06-29 | Seiko Epson Corp | Semiconductor integrated circuit, ink cartridge having the semiconductor integrated circuit, ink-jet recording device attached with the ink cartridge |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |