JPH09180497A - Semiconductor storage - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce test time of semiconductor storage. SOLUTION: A three-value test mode is achieved and at the same time a test circuit 74 for making different an external terminal output logic in the three-value test mode from the case of the normal read/write of a memory cell array 20 and a three-value judging circuit 16 for starting the above three- value test mode by enabling the test circuit 74 are provided. Then, the external terminal output logic in the three-value test mode is made different from a normal data read state from the above memory cell array 20, thus easily discriminating the test mode state and reducing test time.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれのテスト技術に関し、例えばダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭと略記する）
に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
Furthermore, regarding the test technology thereof, for example, dynamic random access memory (abbreviated as DRAM)
Related to effective technology.

【０００２】[0002]

【従来の技術】ＤＲＡＭは、アドレスバッファ、デコー
ダ、センス増幅器などの周辺回路にはクロックに同期し
て動作するダイナミック型の回路が用いられるため、１
〜３相の外部クロックが必要とされ、これらのクロック
に基づいて内部回路クロックを発生させて周辺回路を制
御、あるいは駆動するようにしている。そのようなＤＲ
ＡＭにおいては、ランダムアクセスが主体であり、アク
セス毎にロウアドレス、カラムアドレスの読み込みを順
次行うことにより、メモリセルアレイから所望のセルが
選択される。2. Description of the Related Art In a DRAM, a dynamic type circuit that operates in synchronization with a clock is used for peripheral circuits such as an address buffer, a decoder and a sense amplifier.
External clocks of three phases are required, and internal circuit clocks are generated based on these clocks to control or drive peripheral circuits. Such DR
In the AM, random access is the main constituent, and a desired cell is selected from the memory cell array by sequentially reading a row address and a column address for each access.

【０００３】メモリセルアレイは、複数個のダイナミッ
ク型メモリセルをマトリクス配置して成る。メモリセル
の選択端子はロウ方向毎にワード線に結合され、メモリ
セルのデータ入力端子はカラム方向毎に相補データ線に
結合される。そして、それぞれの相補データ線は、相補
データ線に１対１で結合された複数個のカラムスイッチ
を含む選択回路を介して相補コモンデータ線に共通接続
される。The memory cell array comprises a plurality of dynamic memory cells arranged in a matrix. Select terminals of the memory cells are connected to word lines in each row direction, and data input terminals of the memory cells are connected to complementary data lines in each column direction. Then, each complementary data line is commonly connected to the complementary common data line through a selection circuit including a plurality of column switches coupled to the complementary data line in a one-to-one relationship.

【０００４】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。An example of a document describing DRAM is "LSI Handbook (Page 486-)" issued by Ohm Co., Ltd. on November 30, 1984.

【０００５】[0005]

【発明が解決しようとする課題】大容量ＤＲＡＭのテス
ト時間を短縮するため、オンチップのテストモード、特
に複数ビットの並列テストモードが採用されている。例
えば、１６ＭビットのＤＲＡＭの１６ビット並列２値テ
ストについて、ＪＥＤＥＣにて標準化されている。In order to reduce the test time of a large capacity DRAM, an on-chip test mode, particularly a multi-bit parallel test mode is adopted. For example, a 16-bit parallel binary test of 16 Mbit DRAM is standardized by JEDEC.

【０００６】また、不良には全ビット不良の場合もあ
り、２値テストモードではそれを検出することができな
いため、ベンダーテストとして３値の並列テストモード
（３値テストモードとも称する）を取込み、実際のプロ
ーブテスト、あるいは選別テストにおいて、３値テスト
を行うようにしている。この３値テストにおいては、Ｄ
ＲＡＭのメモリセルアレイからの多ビット並列読出しデ
ータの論理判定が行われ、この論理判定において、論理
値“１”で一致していた場合には、その比較結果として
論理値“１”を外部出力し、論理値“０”で一致してい
た場合には、その比較結果として、論理値“０”を外部
出力し、不一致であれば外部端子を高インピーダンス状
態（ＨｉＺ）とする。In some cases, a defect may be an all-bit defect, which cannot be detected in the binary test mode. Therefore, a ternary parallel test mode (also called a ternary test mode) is incorporated as a vendor test. A three-value test is performed in the actual probe test or selection test. In this ternary test, D
A logical decision is made on the multi-bit parallel read data from the memory cell array of the RAM, and if there is a coincidence with the logical value "1" in this logical decision, the logical value "1" is output to the outside as the comparison result. If they match with each other at the logical value "0", the logical value "0" is output to the outside as the comparison result, and if they do not match, the external terminal is set to the high impedance state (HiZ).

【０００７】しかしながら、上記３値の並列テストによ
れば、メモリセルアレイに書き込まれたテストパターン
と、上記した論理値“０”出力、及び論理値“１”出力
との関係が、ＤＲＡＭの通常のリード、ライト動作の場
合と同一であり、テスト対象ＤＲＡＭが、現在、本当に
テストモードに入っているのか否かを判別できない。例
えば、メモリセルアレイに書き込まれたテストパターン
が論理値“１”の場合を考えると、３値テストモードに
おいて、メモリセルアレイからの並列読出しデータが論
理値“１”で一致していた場合に、その比較結果として
論理値“１”が外部出力されるが、上記メモリセルアレ
イからの通常のリード動作においても、そのときのメモ
リセルアレイからの読出しデータは論理値“１”として
外部出力されることになるため、その場合の論理値
“１”出力が、３値テストモードにおける論理値“１”
出力なのか、通常のリード動作による論理値“１”出力
であるかは、その場合の論理出力によっては判別不可能
とされる。そのため、テスト回路等の故障により、実際
には３値テストモードに入っていないにもかかわらず、
外部端子から論理値“０”出力、あるいは論理値“１”
出力が得られたことで、そのＤＲＡＭが良品と判断され
る虞がある。However, according to the above-mentioned three-value parallel test, the relationship between the test pattern written in the memory cell array and the above-mentioned logical value "0" output and logical value "1" output is the same as that of the usual DRAM. This is the same as the case of the read / write operation, and it is not possible to determine whether or not the DRAM under test is really in the test mode at present. For example, considering the case where the test pattern written in the memory cell array has the logical value “1”, when the parallel read data from the memory cell array have the same logical value “1” in the ternary test mode, Although the logical value "1" is externally output as the comparison result, even in the normal read operation from the memory cell array, the read data from the memory cell array at that time is externally output as the logical value "1". Therefore, the logical value "1" output in that case is the logical value "1" in the three-value test mode.
Whether it is an output or a logical value “1” output by a normal read operation cannot be discriminated by the logical output in that case. Therefore, due to a failure of the test circuit, etc., although the ternary test mode is not actually entered,
Logical value “0” output or logical value “1” from external terminal
Since the output is obtained, the DRAM may be determined to be a good product.

【０００８】そこで、３値テストモードに入っているか
否かの判別のため、並列ビット同士の論理が異なるよう
に作成されたテストパターンデータをメモリセルアレイ
に書込んで、その場合の並列読出しデータの論理比較結
果が高インピーダンス状態になることを確かめる必要が
ある。この場合、並列読出しデータの論理比較結果とし
て、外部端子が高インピーダンス状態になれば、それは
テストモードに入っていることを示している。つまり、
ＤＲＡＭの３値テストモードにおいては、ＤＲＡＭ本来
の３値テストとは別に、現在、そのＤＲＡＭが確実にテ
ストモードに入っているか否かを判別するための特別な
モード確認テストが必要とされる。そのようなモード確
認テストを必要とするために、ＤＲＡＭのテストにどう
しても時間がかかってしまう。Therefore, in order to determine whether or not the ternary test mode is entered, the test pattern data created so that the parallel bits have different logics is written in the memory cell array, and the parallel read data in that case is written. It is necessary to make sure that the logical comparison result is in the high impedance state. In this case, if the external terminal is in the high impedance state as a result of the logical comparison of the parallel read data, it indicates that it is in the test mode. That is,
In the ternary test mode of the DRAM, in addition to the original ternary test of the DRAM, a special mode confirmation test for determining whether or not the DRAM is currently in the test mode is required. Since such a mode confirmation test is required, it takes time to test the DRAM.

【０００９】本発明の目的は、半導体記憶装置のテスト
時間を短縮するための技術を提供することにある。An object of the present invention is to provide a technique for shortening the test time of a semiconductor memory device.

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１１】[0011]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.

【００１２】すなわち、メモリセルアレイ（２０）から
の複数ビット並列読出しデータが、論理値“１”で一
致、論理値“０”で一致、及び論理不一致の３通りを判
別可能な３値テストモードを実現するとともに、その３
値テスト結果を、通常のリード・ライト動作の場合と異
なる論理で外部出力端子から出力可能なテスト手段（７
４）を設ける。それによれば、３値テストモードにおけ
る外部端子出力論理が、上記メモリセルアレイからの通
常のデータ読出し状態と異っていることから、現在、テ
ストモードに入っていることの判別が容易となり、この
ことが、テストモードに入っているか否かを判別するた
めの特別なモード確認テストを不要として、半導体記憶
装置のテスト時間の短縮化を達成する。このとき、テス
トモードのセットを外部から指示可能とするため、外部
制御信号に基づいて上記テスト手段を活性化することに
より、上記３値テストモードをセットするための制御手
段（１６）とを設けることができる。That is, a three-valued test mode in which a plurality of bits of parallel read data from the memory cell array (20) can be discriminated in three ways: a match with a logical value "1", a match with a logical value "0", and a logical mismatch. It will be realized, and part 3
A test means (7) capable of outputting the value test result from the external output terminal with a logic different from that in the normal read / write operation.
4) is provided. According to this, since the external terminal output logic in the ternary test mode is different from the normal data read state from the memory cell array, it becomes easy to determine that the test mode is currently entered. However, it is possible to shorten the test time of the semiconductor memory device by eliminating the need for a special mode confirmation test for determining whether the semiconductor memory device is in the test mode. At this time, a control means (16) for setting the ternary test mode is provided by activating the test means based on an external control signal in order to externally instruct the setting of the test mode. be able to.

【００１３】具体的には、図１１に示されるように、メ
モリセルアレイからの多ビット並列読出しデータ（Ｄ0
〜Ｄn-1）の論理判定により、それらが論理値“１”で
一致した場合に論理値“０”を、論理値“０”で一致し
た場合に論理値“１”を、それぞれ上記外部端子を介し
て外部出力し、論理不一致の場合には上記外部端子を高
インピーダンス状態（ＨｉＺ）とする３値テストモード
を実現して、半導体記憶装置のテスト時間の短縮化を図
る。Specifically, as shown in FIG. 11, multi-bit parallel read data (D0 from the memory cell array).
~ Dn-1), the logical value "0" is obtained when they match with the logical value "1", and the logical value "1" is obtained when they match with the logical value "0". A three-valued test mode in which the external terminal is brought into a high impedance state (HiZ) in the case of logic mismatch is realized by the external output through the semiconductor memory device and the test time of the semiconductor memory device is shortened.

【００１４】さらに、上記のような３値テストモードを
容易に実現するため、複数のメインアンプの出力信号を
選択的に外部出力可能な第１回路（７１）と、上記複数
のメインアンプの出力信号に基づいて複数ビット並列読
出しデータの論理判定を行う第２回路（７２）と、上記
第１回路の信号出力に代えて、上記第２回路の出力信号
に基づく３値テストの結果出力状態を選択的に形成する
第３回路（７３）とを含んで、上記テスト手段を構成す
ると良い。Furthermore, in order to easily realize the above-mentioned three-value test mode, the first circuit (71) capable of selectively outputting the output signals of the plurality of main amplifiers to the output of the plurality of main amplifiers. A second circuit (72) that makes a logical decision of a multi-bit parallel read data based on a signal, and a result output state of a ternary test based on the output signal of the second circuit instead of the signal output of the first circuit. The test means may be configured to include a third circuit (73) that is selectively formed.

【００１５】[0015]

【発明の実施の形態】図１には本発明にかかる半導体記
憶装置の一実施例であるダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）が示される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a dynamic random access memory (DRAM) which is an embodiment of a semiconductor memory device according to the present invention.

【００１６】図１に示されるＤＲＡＭ３２は、特に制限
されないが、１６ＭビットＤＲＡＭとされ、２値テスト
モード及び３値テストモードを備える。３値テストモー
ドはベンダー・テストの一つとされる。Although not particularly limited, the DRAM 32 shown in FIG. 1 is a 16 Mbit DRAM and has a binary test mode and a ternary test mode. The ternary test mode is one of the vendor tests.

【００１７】メモリセルアレイ２０、ロウアドレスをデ
コードすることによってメモリセルアレイ２０のワード
線を選択レベルに駆動するための信号を生成するロウデ
コーダ（ＸＤＥＣ）２２、及びカラムアドレスをデコー
ドするためのカラムデコーダ（ＹＤＥＣ）１９、その出
力信号に基づいて、メモリセルアレイ２０の相補データ
線を選択的に相補コモンデータ線に結合するための選択
回路や、メモリセルデータを増幅するためのセンスアン
プ等を含むカラム系直接周辺回路（ＹＳＣ）２１が設け
られる。また、動作制御のためのクロック信号として、
ロウアドレスストローブ信号ＲＡＳ＊（＊は、ロウアク
ティブ又は信号反転を示す）、カラムアドレスストロー
ブ信号ＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及びア
ウトプットイネーブル信号ＯＥ＊を取込むための外部端
子を有し、それに対応して、入力バッファ機能を備えた
ジェネレータ１１，１２，１３，１４が設けられてい
る。ジェネレータ１１は、ロウアドレスストローブ信号
ＲＡＳ＊の入力により、内部制御信号φｒｉを所定タイ
ミングで出力し、タイミングジェネレータ１２は、カラ
ムアドレスストローブ信号ＣＡＳ＊の入力により、内部
制御信号φｃｉを所定タイミングで出力し、タイミング
ジェネレータ１３は、ライトイネーブル信号ＷＥ＊の入
力により、内部制御信号φｗｉを所定タイミングで出力
し、タイミングジェネレータ１４は、アウトプットイネ
ーブル信号ＯＥ＊の入力により、内部制御信号ＤｏＥを
所定タイミングで出力する。A memory cell array 20, a row decoder (XDEC) 22 for generating a signal for driving a word line of the memory cell array 20 to a select level by decoding a row address, and a column decoder (for decoding a column address ( YDEC) 19, a column system including a selection circuit for selectively coupling the complementary data line of the memory cell array 20 to the complementary common data line based on its output signal, a sense amplifier for amplifying the memory cell data, and the like. A direct peripheral circuit (YSC) 21 is provided. Also, as a clock signal for operation control,
An external terminal for taking in the row address strobe signal RAS * (* indicates row active or signal inversion), the column address strobe signal CAS *, the write enable signal WE *, and the output enable signal OE *, Correspondingly, generators 11, 12, 13, 14 having an input buffer function are provided. The generator 11 outputs the internal control signal φri at a predetermined timing when the row address strobe signal RAS * is input, and the timing generator 12 outputs the internal control signal φci at a predetermined timing when the column address strobe signal CAS * is input. The timing generator 13 outputs the internal control signal φwi at a predetermined timing when the write enable signal WE * is input, and the timing generator 14 outputs the internal control signal DoE at a predetermined timing when the output enable signal OE * is input. To do.

【００１８】そして、上記制御信号φｒｉ，φｃｉ，φ
ｗｉに基づいてテストモード信号φｔｅｓｔをアサート
するためのＷＣＢＲ判定回路１５が設けられている。Ｗ
ＣＢＲテストモードは、図２に示されるように、ロウア
ドレスストローブ信号ＲＡＳ＊がローレベルにアサート
される前に、カラムアドレスストローブ信号ＣＡＳ＊、
及びライトイネーブル信号ＷＥ＊がローレベルにアサー
トされることによってセットされる。つまり、ＷＣＢＲ
判定回路１５では、上記制御信号φｒｉ，φｃｉ，φｗ
ｉをモニタすることによって、図２に示される条件成立
により、２値テストモードをセットするためのテストモ
ード信号φｔｅｓｔをアサートする。The control signals φri, φci, φ
A WCBR determination circuit 15 for asserting the test mode signal φtest based on wi is provided. W
In the CBR test mode, as shown in FIG. 2, before the row address strobe signal RAS * is asserted to the low level, the column address strobe signal CAS *,
And the write enable signal WE * is asserted to low level. That is, WCBR
In the determination circuit 15, the control signals φri, φci, φw are given.
By monitoring i, the test mode signal φtest for setting the binary test mode is asserted when the condition shown in FIG. 2 is satisfied.

【００１９】さらに、ベンダー・テストの一つとされる
３値テストモードをセットするための制御信号φｔｒ１
を生成する３値判定回路１６が設けられている。この３
値判定回路１６は、特に制限されないが、上記ＷＣＢＲ
判定回路１５によって出力信号φｔｅｓｔがハイレベル
にアサートされた状態で、所定の外部端子に高電圧（Ｓ
ＶＣ）が印加され、且つ、所定アドレスビットＢＹｉ
（ｉ＝０，１，２，３，…）により３値テストモードが
指定された場合に、３値テストモード設定のための制御
信号φｔｒ１をアサートする。すなわち、図５に示され
るように、ロウアドレスストローブ信号ＲＡＳ＊のアサ
ート前にカラムアドレスストローブ信号ＣＡＳ＊、及び
ライトイネーブル信号ＷＥ＊がローレベルにアサートさ
れ、且つ、後述の高電圧印加判定信号φｓｖｃがハイレ
ベルにアサートされ、そしてアドレスＲＹｉの論理成立
により、３値テストモード設定のための制御信号φｔｒ
１がアサートされる。尚、アドレスの論理の組合わせに
よっては、上記３値テストモードとは別のベンダー・テ
ストモードの指定が可能とされる。Further, a control signal φtr1 for setting a ternary test mode which is one of the vendor tests.
A three-value determination circuit 16 for generating is provided. This 3
The value determination circuit 16 is not particularly limited, but may be the WCBR described above.
While the output signal φtest is asserted to the high level by the determination circuit 15, a high voltage (S
VC) is applied and the predetermined address bit BYi
When the three-value test mode is designated by (i = 0, 1, 2, 3, ...), the control signal φtr1 for setting the three-value test mode is asserted. That is, as shown in FIG. 5, the column address strobe signal CAS * and the write enable signal WE * are asserted to a low level before the row address strobe signal RAS * is asserted, and a high voltage application determination signal φsvc described later is obtained. Is asserted to the high level, and the logical establishment of the address RYi establishes the control signal φtr for setting the ternary test mode.
1 is asserted. Depending on the combination of address logics, it is possible to specify a vendor test mode different from the above three-value test mode.

【００２０】上記テストモード信号φｔｅｓｔがアサー
トされることによりセットされたテストモードをリセッ
トしてＤＲＡＭ３２を通常動作状態に戻すために、ＲＡ
Ｓーオンリ判定回路２３、及びＣＢＲ判定回路２４が設
けられている。In order to reset the test mode set by asserting the test mode signal φtest and return the DRAM 32 to the normal operation state, RA
An S-only determination circuit 23 and a CBR determination circuit 24 are provided.

【００２１】ＲＡＳオンリー判定回路２３は、図３に示
されるように、カラムアドレスストローブ信号ＣＡＳ
＊、及びライトイネーブル信号ＷＥ＊がハイレベルにネ
ゲートされた状態で、ロウアドレスストローブ信号ＲＡ
Ｓ＊のみがローレベルにアサートされたことを判定し
て、ＲＡＳオンリーリセットサイクルをセットするため
の制御信号φＲＯをアサートする。また、ＣＢＲ判定回
路２４は、図４に示されるように、ライトイネーブル信
号ＷＥ＊がハイレベルにネゲートされた状態で、ロウア
ドレスストローブ信号ＲＡＳ＊よりも先にカラムアドレ
スストローブ信号ＣＡＳ＊がローレベルにアサートされ
たことを判定して、ＣＢＲリセットサイクルをセットす
るための制御信号φＣＢＲをアサートする。The RAS-only decision circuit 23, as shown in FIG. 3, has a column address strobe signal CAS.
* And the write enable signal WE * are negated to a high level, the row address strobe signal RA
It is determined that only S * is asserted to the low level, and the control signal φRO for setting the RAS only reset cycle is asserted. Further, as shown in FIG. 4, the CBR determination circuit 24 sets the column address strobe signal CAS * to the low level before the row address strobe signal RAS * while the write enable signal WE * is negated to the high level. The control signal φCBR for setting the CBR reset cycle is asserted.

【００２２】つまり、この実施例では、ＪＤＥＣ標準の
２値テストモードは、ＷＣＢＲによりセットされ、３値
テストモードは、ＷＣＢＲに加えて、高電圧ＳＶＣ印
加、及び所定のアドレスの組合わせによりセットされ、
そしてそのようなテストモードは、上記ＲＡＳオンリー
リセットサイクル、又はＣＢＲリセットサイクルによっ
てリセットされるようになっている。In other words, in this embodiment, the JDEC standard binary test mode is set by the WCBR, and the ternary test mode is set by the combination of the high voltage SVC and a predetermined address in addition to the WCBR. ,
The test mode is reset by the RAS only reset cycle or the CBR reset cycle.

【００２３】図１に示される上記メモリセルアレイ２０
は、特に制限されないが、複数個のダイナミック型メモ
リセルをマトリクス配置して成る。メモリセルの選択端
子はロウ方向毎にワード線に結合され、メモリセルのデ
ータ入力端子はカラム方向毎に相補データ線に結合さ
れ、それぞれの相補データ線は、それに結合されたセン
スアンプ（ＳＡ）やカラムスイッチ（ＹＳＣ）を含むカ
ラム系直接周辺回路２１を介して相補コモンデータ線に
共通接続される。相補コモンデータ線には、信号増幅の
ためのメインアンプ群２５〜２８が結合され、その後段
にテスト回路７４が配置される。The memory cell array 20 shown in FIG.
Is not particularly limited, but is composed of a plurality of dynamic memory cells arranged in a matrix. The select terminal of the memory cell is coupled to the word line in each row direction, the data input terminal of the memory cell is coupled to the complementary data line in each column direction, and each complementary data line is coupled to the sense amplifier (SA). And column complementary direct data lines 21 including a column switch (YSC). Main amplifier groups 25 to 28 for signal amplification are coupled to the complementary common data line, and a test circuit 74 is arranged at the subsequent stage.

【００２４】また、４個の外部端子ＤＩ／Ｏ０〜ＤＩ／
Ｏ３が設けられ、一つのメインアンプ群が、データ入出
力のための一つの外部端子に対応する。各メインアンプ
群を構成するメインアンプを選択的に活性化することに
より、×４ビット（４ビット並列）構成のデータ出力を
行うことができる。Also, four external terminals DI / O0 to DI /
O3 is provided, and one main amplifier group corresponds to one external terminal for data input / output. By selectively activating the main amplifiers forming each main amplifier group, data of x4 bit (4 bit parallel) configuration can be output.

【００２５】メインアンプ群２５〜２８や、テスト回路
７４には、アドレスＸｉ，Ｙｉ、タイミングジェネレー
タ１２から出力される制御信号φｃｉ、ＷＣＢＲ判定回
路１５から出力される制御信号φｔｅｓｔ、３値判定回
路１６から出力される制御信号φｔｒ１など各種信号が
入力される。The main amplifier groups 25 to 28 and the test circuit 74 have addresses Xi, Yi, a control signal φci output from the timing generator 12, a control signal φtest output from the WCBR determination circuit 15, and a three-value determination circuit 16. Various signals such as the control signal φtr1 output from the are input.

【００２６】上記テスト回路７４では、２値テストモー
ド、及び３値テストモードを選択的に実現することがで
きる。そして、ｎビット並列テストモードの真理値表が
図１１に示されるように、２値テストモードにおいて
は、メモリセルアレイ２０からの多ビット並列読出しデ
ータが論理値“１”で一致した場合、及び論理値“０”
で一致した場合に、外部端子を介して論理値“１”を出
力し、データの論理が不一致の場合には、外部端子を介
して論理値“０”を出力する。それに対して、３値テス
トモードにおいては、メモリセルアレイ２０からの多ビ
ット並列読出しデータの論理判定により、データが論理
値“１”で一致した場合に論理値“０”を、論理値
“０”で一致した場合に論理値“１”を、それぞれ外部
端子を介して外部出力し、また、データの論理が不一致
の場合には、上記外部端子を高インピーダンス状態とす
る。The test circuit 74 can selectively implement the binary test mode and the ternary test mode. Then, as shown in the truth table of the n-bit parallel test mode in FIG. 11, in the binary test mode, when the multi-bit parallel read data from the memory cell array 20 match with a logical value “1”, and Value "0"
If they match, the logical value "1" is output via the external terminal, and if the data logics do not match, the logical value "0" is output via the external terminal. On the other hand, in the ternary test mode, the logical determination of the multi-bit parallel read data from the memory cell array 20 determines the logical value “0” and the logical value “0” when the data match with the logical value “1”. If they match, the logical value "1" is externally output via the external terminals. If the data logics do not match, the external terminals are set to the high impedance state.

【００２７】ＤＲＡＭ３２の通常のリード・ライト動作
においては、外部からメモリセルアレイ２０に論理値
“１”が書込まれた場合、その記憶データは、外部端子
を介して論理値“１”として出力されるのに対して、こ
の実施例におけるＤＲＡＭ３２の３値テストモードで
は、メモリセルアレイ２０からの多ビット並列読出しデ
ータが論理値“１”で一致した場合に論理値“０”を、
論理値“０”で一致した場合に論理値“１”を、夫々外
部端子を介して外部出力するようにしており、そのよう
に、３値テストモードにおける外部端子からの出力論理
が、上記メモリセルアレイ２０からの通常のデータ読出
し状態と異ならせている。そのような論理を採用するこ
とにより、ＤＲＡＭ３２のテスト時間の短縮を可能とし
ている。In the normal read / write operation of the DRAM 32, when a logical value "1" is written to the memory cell array 20 from the outside, the stored data is output as a logical value "1" via the external terminal. On the other hand, in the three-value test mode of the DRAM 32 in this embodiment, when the multi-bit parallel read data from the memory cell array 20 has the logical value "1", the logical value "0" is set to the logical value "0".
When they match with each other in the logical value "0", the logical value "1" is output to the outside through the external terminal, respectively. Thus, the output logic from the external terminal in the three-value test mode is the above-mentioned memory. This is different from the normal data read state from the cell array 20. By adopting such a logic, the test time of the DRAM 32 can be shortened.

【００２８】すなわち、メモリセルアレイ２０からの多
ビット並列読出しデータが論理値“１”で一致した場合
に論理値“１”を、論理値“０”で一致した場合に論理
値“０”を、それぞれ外部出力する方式では、３値テス
トモードに入っているのか否かの判別のため、並列ビッ
ト同士で論理の異なるように作成されたテストパターン
データをメモリセルアレイに書込んで、その場合の並列
読出しデータの論理比較結果が高インピーダンス状態に
なることを確かめるため、本来行うべき３値テストとは
別に、テストモード判定のためのテストを別個に行う必
要があるのに対して、上記のように、３値テストモード
における外部端子出力論理を、上記メモリセルアレイ２
０からの通常のデータ読出し状態と異ならせることで、
その場合の外部端子の論理によって、現在、３値テスト
モードに入っていること、及びその場合のテスト結果を
同時に得ることができるので、上記テストモード判定の
ためのテストを別個に行う必要が無く、その分、ＤＲＡ
Ｍ３２のテストに要する時間を短縮することができる。That is, when the multi-bit parallel read data from the memory cell array 20 has the logical value "1", the logical value "1" is given, and when the logical value "0" is given, the logical value "0" is given. In the method of outputting each to the outside, in order to determine whether or not the three-value test mode is entered, the test pattern data created so that the parallel bits have different logics is written to the memory cell array, and the parallel pattern in that case is written. In order to confirm that the logical comparison result of the read data is in the high impedance state, it is necessary to separately perform the test for judging the test mode in addition to the ternary test that should be originally performed. The external terminal output logic in the three-value test mode is set to the memory cell array 2 described above.
By making it different from the normal data read state from 0,
In that case, it is possible to obtain the test value in the ternary test mode and the test result in that case at the same time by the logic of the external terminal. Therefore, it is not necessary to separately perform the test for determining the test mode. , That much, DRA
The time required for testing the M32 can be shortened.

【００２９】尚、図示されないが、上記外部端子ＤＩ／
Ｏ０〜ＤＩ／Ｏ３には、書込みデータを内部に取込むた
めのデータ入力バッファが結合され、このバッファを介
して書込みデータの内部取込みが行われるようになって
いる。取込まれたデータは、上記相補コモンデータ線
や、カラムスイッチを介してメモリセルアレイ２０に伝
達されるようになっている。Although not shown, the external terminal DI /
A data input buffer for fetching write data internally is coupled to O0 to DI / O3, and write data is internally fetched via this buffer. The fetched data is transmitted to the memory cell array 20 via the complementary common data line and the column switch.

【００３０】さらに、外部アドレス端子を介して入力さ
れたｉビット構成のアドレス信号Ａｉのバッファリング
やアドレスラッチのためのバッファ及びラッチ１７が設
けられ、このバッファ及びラッチ１７を介することによ
り、それぞれｉビット構成の内部ロウアドレス信号Ｘｉ
及び内部カラムアドレス信号Ｙｉが得られるようになっ
ている。内部ロウアドレス信号は、ロウアドレスデコー
ダ２２に入力され、内部カラムアドレス信号Ｙｉはカラ
ムデコーダ１９に入力される。また、特に制限されない
が、アドレス特定のアドレスＡ０に相当する外部端子
は、３値テスト指定のための高電圧印加端子としても機
能する。つまり、ＳＶＣ判定回路１８は、０ビット目の
アドレスＡ０に相当する外部端子に高電圧が印加された
ことを判定して、高電圧印加判定信号φｓｖｃを生成す
る。Further, a buffer and a latch 17 are provided for buffering and address latching the address signal Ai of the i-bit configuration inputted via the external address terminal. By passing through the buffer and the latch 17, i and i are respectively provided. Internal row address signal Xi of bit configuration
And the internal column address signal Yi. The internal row address signal is input to the row address decoder 22, and the internal column address signal Yi is input to the column decoder 19. Further, although not particularly limited, the external terminal corresponding to the address specific address A0 also functions as a high voltage application terminal for specifying a ternary test. That is, the SVC determination circuit 18 determines that a high voltage is applied to the external terminal corresponding to the 0th bit address A0, and generates the high voltage application determination signal φsvc.

【００３１】図６には上記ＳＶＣ判定回路１８の構成例
が示される。FIG. 6 shows a configuration example of the SVC determination circuit 18.

【００３２】ｐチャンネル型ＭＯＳトランジスタ６４、
及びオン抵抗が比較的大きく設定されたｎチャンネル型
ＭＯＳトランジスタ６５が互いに直列接続され、その後
段にインバータ６７，６８が設けられている。ｐチャン
ネル型ＭＯＳトランジスタ６４及びｎチャンネル型ＭＯ
Ｓトランジスタ６５のゲート電極には高電位側電源Ｖｃ
ｃが印加されるようになっている。ｐチャンネル型ＭＯ
Ｓトランジスタ６４のソース電極には、ダイオード結合
された複数のｎチャンネル型ＭＯＳトランジスタ６１，
６２，６３、及び抵抗６１が結合され、この抵抗６１の
他端に、０ビット目のアドレスＡ０に対応する外部端子
６０が結合されている。また、ｎチャンネル型ＭＯＳト
ランジスタ６５のソース電極は低電位側電源Ｖｓｓに結
合されている。P-channel type MOS transistor 64,
And n-channel MOS transistors 65 whose on-resistances are set to be relatively large are connected in series with each other, and inverters 67 and 68 are provided in the subsequent stage. p-channel type MOS transistor 64 and n-channel type MO
The gate electrode of the S transistor 65 has a high-potential-side power supply Vc.
c is applied. p-channel type MO
The source electrode of the S-transistor 64 has a plurality of diode-coupled n-channel MOS transistors 61,
62 and 63 and a resistor 61 are coupled, and the external terminal 60 corresponding to the 0th bit address A0 is coupled to the other end of the resistor 61. Further, the source electrode of the n-channel type MOS transistor 65 is coupled to the low potential side power source Vss.

【００３３】特に制限されないが、ゲートに入力される
論理値“１”の最大レベル（Ｖｉｈ）を６．５Ｖとする
とき、外部からの高電圧ＳＶＣは７Ｖ以上とされる。も
し、０ビット目のアドレスＡ０に対応する外部端子６０
の電位が７Ｖに満たないとき、インバータ６７の入力端
子の論理は、ｎチャンネル型ＭＯＳトランジスタ６５の
電流リークによりにより、ローレベルに固定され、その
ためにインバータ６８の出力端子がローレベルとされ
る。このとき、ｐチャンネル型ＭＯＳトランジスタ６４
は、そのソース電極の電位が、抵抗６１や、ダイオード
結合されたｎチャンネル型ＭＯＳトランジスタ６２，６
３での電圧降下により、ゲート電位（Ｖｃｃ）よりも低
くなるため、オフ状態とされる。それに対して、外部端
子６０に、７Ｖ以上の高電圧ＳＶＣが印加された場合に
は、ｐチャンネル型ＭＯＳトランジスタ６４のソース電
位が、ゲート電位（Ｖｃｃ）よりも高くなるため、ｐチ
ャンネル型ＭＯＳトランジスタ６４がオンされて、イン
バータ６７の入力端子にハイレベルが印加されるため、
高電圧印加判定信号φｓｖｃがハイレベルにアサートさ
れる。そのようにして、０ビット目のアドレスＡ０に対
応する外部端子６０に、高電圧が印加されたか否かを判
定することができる。Although not particularly limited, when the maximum level (Vih) of the logic value "1" input to the gate is 6.5 V, the external high voltage SVC is set to 7 V or more. If the external terminal 60 corresponding to the 0th bit address A0
When the potential of is less than 7V, the logic of the input terminal of the inverter 67 is fixed to the low level due to the current leak of the n-channel MOS transistor 65, and therefore the output terminal of the inverter 68 is set to the low level. At this time, the p-channel MOS transistor 64
Has a source electrode whose potential is a resistor 61 or diode-coupled n-channel MOS transistors 62, 6
Due to the voltage drop at 3, the voltage becomes lower than the gate potential (Vcc), so that it is turned off. On the other hand, when a high voltage SVC of 7 V or higher is applied to the external terminal 60, the source potential of the p-channel type MOS transistor 64 becomes higher than the gate potential (Vcc), and therefore the p-channel type MOS transistor. Since 64 is turned on and a high level is applied to the input terminal of the inverter 67,
The high voltage application determination signal φsvc is asserted to the high level. In this way, it is possible to determine whether or not the high voltage is applied to the external terminal 60 corresponding to the 0th bit address A0.

【００３４】図７にはメモリセルアレイ２０、及びメイ
ンアンプＭＡのレイアウト例が示される。FIG. 7 shows a layout example of the memory cell array 20 and the main amplifier MA.

【００３５】メモリセルアレイ２０は、図７に示される
ように、互いに平行に配列されたアレイ部２０Ａ，２０
Ｂを有する。アレイ部２０Ａは、０Ｕ〜３１Ｕで示され
る３２個のマットに分割され、アレイ部２０Ｂは０Ｄ〜
３１Ｄで示される３２個のマットに分割されている。そ
のように分割されたマットは、ロウアドレスの一部を利
用して選択可能とされる。分割された個々のマットの両
側には、相補データ線の信号レベルを増幅するためのセ
ンスアンプＳＡやカラムスイッチを含むカラム系直接周
辺回路２１ａ，２１ｂが配置されている。また、アレイ
部２０Ａ側には、ロウアドレスデコーダ（ＸＤＥＣ）２
２−１，２２−２が配置され、アレイ部２０Ｂ側には、
ロウアドレスデコーダ（ＸＤＥＣ）２２−３，２２−４
が配置される。上記ロウアドレスデコーダ２２−１，２
２−２，２２−３，２２−４は、図１に示されるロウア
ドレスデコーダ２２に相当する。アレイ部２０Ａ側のカ
ラムデコーダ１９−１は、マット１５Ｕ，１６Ｕ間に配
置され、アレイ部２０Ｂ側のカラムデコーダ１９−２
は、マット１５Ｄ，１６Ｄ間に配置される。このカラム
デコーダ１９−１，１９−２は、図１に示されるカラム
デコーダ１９に相当する。特に制限されないが、１６ビ
ット並列読出しデータに基づく３値テストを可能とする
ため、ロウアドレスデコーダ２２−１，２２−２と、ロ
ウアドレスデコーダ２２−３，２２−４との間に、メイ
ンアンプ群２５〜２８が配置される。メインアンプ群２
５は、マット０Ｕ〜７Ｕ及び０Ｄ〜７Ｄによって共有さ
れるメインアンプＭＡ０〜ＭＡ３を含む。メインアンプ
群２６は、マット８Ｕ〜１５Ｕ及び８Ｄ〜１５Ｄによっ
て共有されるメインアンプＭＡ４〜ＭＡ７を含む。メイ
ンアンプ群２７は、マット１６Ｕ〜２３Ｕ及び１６Ｄ〜
２３Ｄによって共有されるメインアンプＭＡ８〜ＭＡ１
１を含む。メインアンプ群２８は、マット２５Ｕ〜３１
Ｕ及び２４Ｄ〜３１Ｄによって共有されるメインアンプ
ＭＡ１２〜ＭＡ１５を含む。The memory cell array 20, as shown in FIG. 7, has array sections 20A, 20 arranged in parallel with each other.
B. The array section 20A is divided into 32 mats indicated by 0U to 31U, and the array section 20B is divided into 0D to.
It is divided into 32 mats indicated by 31D. The mat thus divided can be selected by using a part of the row address. Column-system direct peripheral circuits 21a and 21b including sense amplifiers SA and column switches for amplifying the signal level of the complementary data lines are arranged on both sides of each divided mat. The row address decoder (XDEC) 2 is provided on the array section 20A side.
2-1 and 22-2 are arranged, and on the array section 20B side,
Row address decoder (XDEC) 22-3, 22-4
Is arranged. The row address decoders 22-1 and 22-2
Reference numerals 2-2, 22-3 and 22-4 correspond to the row address decoder 22 shown in FIG. The column decoder 19-1 on the array section 20A side is arranged between the mats 15U and 16U, and the column decoder 19-2 on the array section 20B side.
Is arranged between the mats 15D and 16D. The column decoders 19-1 and 19-2 correspond to the column decoder 19 shown in FIG. Although not particularly limited, in order to enable a ternary test based on 16-bit parallel read data, a main amplifier is provided between the row address decoders 22-1 and 22-2 and the row address decoders 22-3 and 22-4. Groups 25-28 are arranged. Main amplifier group 2
5 includes main amplifiers MA0-MA3 shared by mats 0U-7U and 0D-7D. Main amplifier group 26 includes main amplifiers MA4 to MA7 shared by mats 8U to 15U and 8D to 15D. The main amplifier group 27 includes mats 16U to 23U and 16D to
Main amplifiers MA8 to MA1 shared by 23D
Including 1. The main amplifier group 28 includes mats 25U to 31
U and main amplifiers MA12-MA15 shared by 24D-31D.

【００３６】図８には上記マット０Ｕ及びその周辺の構
成例が示される。FIG. 8 shows a structural example of the mat 0U and its periphery.

【００３７】マット０Ｕは、代表的に示される複数のワ
ード線ＷＬ０〜ＷＬ５と、それに交差するように配列さ
れた複数の相補データ線ＤＬ１，ＤＬ１＊〜ＤＬ６，Ｄ
Ｌ６＊と、ワード線とデータ線の交差箇所に配置された
複数のダイナミック型メモリセルＭＣとを含む。複数の
ダイナミック型メモリセルＭＣは、そのうちの一つが代
表的に示されるように、ｎチャンネル型ＭＯＳトランジ
スタと、それに直列接続された電荷蓄積容量とによって
構成される。ダイナミック型メモリセルＭＣは、特に制
限されないが、最も集積度が上がる１／４ピッチセル配
列とされ、相補データ線を一本置きに配置してセンスア
ンプのレイアウトピッチを緩和している。そのようなダ
イナミック型メモリセルＭＣでは、対応するワード線が
選択レベルに駆動されることで、ｎチャンネル型ＭＯＳ
トランジスタがオンされ、データのリード・ライトが可
能とされる。The mat 0U includes a plurality of representative word lines WL0 to WL5 and a plurality of complementary data lines DL1, DL1 * to DL6, D arranged so as to intersect therewith.
L6 * and a plurality of dynamic memory cells MC arranged at intersections of word lines and data lines. Each of the plurality of dynamic memory cells MC includes an n-channel MOS transistor and a charge storage capacitor connected in series to the n-channel MOS transistor, one of which is typically shown. Although the dynamic memory cell MC is not particularly limited, it has a 1/4 pitch cell arrangement with the highest degree of integration, and the layout pitch of the sense amplifier is eased by arranging every other complementary data line. In such a dynamic memory cell MC, the corresponding word line is driven to a selected level, so that an n-channel MOS
The transistor is turned on, and data can be read / written.

【００３８】カラム系直接周辺回路２１ａ，２１ｂは、
それぞれ相補データ線に対応して配置されたセンスアン
プＳＡ、プリチャージ回路ＰＣＣ，及びカラムスイッチ
ＳＥＬを含む。相補データ線ＤＬ２，ＤＬ２＊に対応す
るものが代表的に示されるように、センスアンプＳＡ、
プリチャージ回路ＰＣＣ，及びカラムスイッチＳＥＬは
それぞれ以下のように構成される。The column system direct peripheral circuits 21a and 21b are
It includes a sense amplifier SA, a precharge circuit PCC, and a column switch SEL arranged corresponding to the complementary data lines. As representatively shown are those corresponding to the complementary data lines DL2, DL2 *, the sense amplifiers SA,
The precharge circuit PCC and the column switch SEL are configured as follows, respectively.

【００３９】センスアンプＳＡは、それぞれｐチャンネ
ル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトラン
ジスタとが直列接続されて成る二つのインバータがルー
プ結合され、それの入出力ノードが相補データ線ＤＬ
２，ＤＬ２＊に結合されて成る。また、所定のタイミン
グでセンスアンプＳＡを動作させるための電源スイッチ
として、それぞれセンスアンプ制御信号ＳＡＰ，ＳＡＮ
によって動作制御されるｐチャンネル型ＭＯＳトランジ
スタ５１，５２が設けられている。ｐチャンネル型ＭＯ
Ｓトランジスタ５１，５２がオンされて、センスアンプ
ＳＡが動作状態になっているとき、メモリセルからのデ
ータ読出しにより、相補データ線ＤＬ２，ＤＬ２＊の電
位差がわずかに変化されたのを検出して、相補データ線
ＤＬ２，ＤＬ２＊の電位差がセンスアンプＳＡによって
増幅される。In the sense amplifier SA, two inverters each having a p-channel type MOS transistor and an n-channel type MOS transistor connected in series are loop-coupled, and their input / output nodes are complementary data lines DL.
2, DL2 *. In addition, sense amplifier control signals SAP and SAN are provided as power switches for operating the sense amplifier SA at predetermined timings.
P-channel type MOS transistors 51 and 52 whose operation is controlled by p-channel type MO
When the S transistors 51 and 52 are turned on and the sense amplifier SA is in the operating state, it is detected that the potential difference between the complementary data lines DL2 and DL2 * is slightly changed due to the data reading from the memory cell. , The potential difference between the complementary data lines DL2, DL2 * is amplified by the sense amplifier SA.

【００４０】また、プリチャージ回路ＰＣＣは、カラム
系直接周辺回路２１ｂにおいて、相補データ線をプリチ
ャージするために設けられており、相補データ線を橋絡
するように結合されたｎチャンネル型ＭＯＳトランジス
タ５３，５４，５５によって構成される。ｎチャンネル
型ＭＯＳトランジスタ５３，５４は互いに直列接続さ
れ、プリチャージ信号ＰＣＢによって動作制御されるこ
とで、Ｖｃｃ／２を相補データ線に供給する。また、ｎ
チャンネル型ＭＯＳトランジスタ５５は上記プリチャー
ジ信号ＰＣＢよりも高レベルのプリチャージ制御信号Ｐ
ＣＨＢによって動作制御されて、相補データ線を短絡す
る。The precharge circuit PCC is provided for precharging the complementary data line in the column direct peripheral circuit 21b, and is an n-channel MOS transistor connected so as to bridge the complementary data line. 53, 54, 55. The n-channel type MOS transistors 53 and 54 are connected in series with each other and their operations are controlled by the precharge signal PCB to supply Vcc / 2 to the complementary data line. Also, n
The channel-type MOS transistor 55 has a precharge control signal P higher than the precharge signal PCB.
Controlled by CHB to short the complementary data lines.

【００４１】カラムスイッチＳＥＬは、カラムデコーダ
１９の出力に基づいて生成されたカラム選択制御信号Ｙ
Ｓ０によって動作制御されるｎチャンネル型ＭＯＳトラ
ンジスタ５６，５７によって構成される。カラムデコー
ダ１９から出力されるカラム選択制御信号ＹＳ０がハイ
レベルにアサートされるとき、それに対応するｎチャン
ネル型ＭＯＳトランジスタがオンされることにより、相
補データ線ＤＬ２，ＤＬ２＊が相補コモンデータ線Ｉｏ
０，Ｉｏ０＊に結合される。その状態で、相補データ線
ＤＬ２，ＤＬ２＊のデータを相補コモンデータ線Ｉｏ
０，Ｉｏ０＊に出力することができ、また、相補コモン
データ線Ｉｏ０，Ｉｏ０＊の書込みデータを相補データ
ＤＬ２，ＤＬ２＊に取込むことができる。The column switch SEL is a column selection control signal Y generated based on the output of the column decoder 19.
It is composed of n-channel MOS transistors 56 and 57 whose operation is controlled by S0. When the column selection control signal YS0 output from the column decoder 19 is asserted to the high level, the n-channel MOS transistor corresponding thereto is turned on, so that the complementary data lines DL2 and DL2 * become complementary common data lines Io.
0, Io0 *. In this state, the data on the complementary data lines DL2, DL2 * is transferred to the complementary common data line Io.
0, Io0 * can be output, and the write data of the complementary common data lines Io0, Io0 * can be taken into the complementary data DL2, DL2 *.

【００４２】カラム系直接周辺回路２１ｂの内部におい
て、センスアンプＳＡに至るデータ線をその途中で断続
可能なｎチャンネル型ＭＯＳトランジスタ（シェアード
ＭＯＳトランジスタという）８１〜８６、９１〜９６が
設けられ、このシェアードＭＯＳトランジスタを、第１
シェアード制御信号ＳＨＲＬ、及び第２シェアード制御
信号ＳＨＲＲで制御することによって、相補データ線を
選択的にセンスアンプＳＡに選択的に結合するようにし
ている。例えば、シェアードＭＯＳトランジスタ８１〜
８６が第１シェアード制御信号ＳＨＲＬによってオンさ
れる場合には、シェアードＭＯＳトランジスタ９１〜９
６は第２シェアード制御信号ＳＨＲＲによってオフさ
れ、その場合には、マット０Ｕに属するデータ線が選択
的にセンスアンプＳＡに結合される。それに対して、シ
ェアードＭＯＳトランジスタ９１〜９６が第２シェアー
ド制御信号ＳＨＲＲによってオンされる場合には、シェ
アードＭＯＳトランジスタ８１〜８６は第１シェアード
制御信号ＳＨＲＬによってオフされ、その場合には、マ
ット１Ｕに属するデータ線が選択的にセンスアンプＳＡ
に結合される。Inside the column system direct peripheral circuit 21b, n-channel type MOS transistors (called shared MOS transistors) 81 to 86, 91 to 96 capable of connecting / disconnecting the data line to the sense amplifier SA on the way are provided. First shared MOS transistor
By controlling with the shared control signal SHRL and the second shared control signal SHRR, the complementary data lines are selectively coupled to the sense amplifier SA. For example, the shared MOS transistors 81 to
When 86 is turned on by the first shared control signal SHRL, the shared MOS transistors 91-9
6 is turned off by the second shared control signal SHRR, in which case the data line belonging to the mat 0U is selectively coupled to the sense amplifier SA. On the other hand, when the shared MOS transistors 91 to 96 are turned on by the second shared control signal SHRR, the shared MOS transistors 81 to 86 are turned off by the first shared control signal SHRL. The data line to which it belongs is selectively sense amplifier SA
Is combined with

【００４３】尚、上記の説明では相補データＤＬ２，Ｄ
Ｌ２＊に対応する回路について代表的に述べたが、他の
相補データ線に対応する回路も上記と同様に構成され
る。In the above description, the complementary data DL2, D
Although a circuit corresponding to L2 * has been representatively described, circuits corresponding to other complementary data lines are also configured in the same manner as above.

【００４４】図１に示されるテスト回路７４は、図７に
示されるメインアンプ群２５〜２８に対応して設けられ
た４個のテスト論理から成る。この４個のテスト論理は
互いに同一構成とされるため、図９には、テスト回路を
構成する４個のテスト論理のうちの一つが代表的に示さ
れる。図９に示されるように、４個のメインアンプＭＡ
０〜ＭＡ３に対応するテスト論理は、メインアンプ出力
選択回路７１、論理判定回路７２、テスト出力選択回路
７３、及び出力回路７５を含んで成る。The test circuit 74 shown in FIG. 1 is composed of four test logics provided corresponding to the main amplifier groups 25 to 28 shown in FIG. Since these four test logics have the same configuration as each other, FIG. 9 representatively shows one of the four test logics constituting the test circuit. As shown in FIG. 9, four main amplifiers MA
The test logic corresponding to 0 to MA3 includes a main amplifier output selection circuit 71, a logic determination circuit 72, a test output selection circuit 73, and an output circuit 75.

【００４５】メインアンプＭＡ０〜ＭＡ３は、アドレス
信号に基づいて生成されるメインアンプ動作制御信号Ｒ
ＭＡｉにより選択されて、それぞれ対応するコモンデー
タ線Ｉｏ０，Ｉｏ０＊、Ｉｏ１，Ｉｏ１＊、Ｉｏ２，Ｉ
ｏ２＊、Ｉｏ３，Ｉｏ３＊の信号を増幅する。そのよう
なメインアンプの後段にメインアンプ出力選択回路７１
が配置される。×４ビット動作の場合、メインアンプＭ
Ａ０〜ＭＡ３のうちの一つが、メインアンプ動作制御信
号ＲＭＡｉにより選択的に活性化される。そして、その
とき活性化されたメインアンプの出力信号がメインアン
プ出力選択回路７１によって選択されるようになってい
る。The main amplifiers MA0 to MA3 have main amplifier operation control signals R generated based on the address signals.
The common data lines Io0, Io0 *, Io1, Io1 *, Io2, I, which are selected by MAi and correspond respectively,
The signals o2 *, Io3, Io3 * are amplified. The main amplifier output selection circuit 71 is provided at the subsequent stage of such a main amplifier.
Is arranged. × 4 bit operation, main amplifier M
One of A0 to MA3 is selectively activated by the main amplifier operation control signal RMAi. Then, the output signal of the main amplifier activated at that time is selected by the main amplifier output selection circuit 71.

【００４６】このメインアンプ出力選択回路７１におい
ては、ｐチャンネル型ＭＯＳトランジスタ１０９とｎチ
ャンネル型ＭＯＳトランジスタ１１０とが並列接続さ
れ、ｐチャンネル型ＭＯＳトランジスタ１１１とｎチャ
ンネル型ＭＯＳトランジスタ１１２とが並列接続され、
ｐチャンネル型ＭＯＳトランジスタ１１３とｎチャンネ
ル型ＭＯＳトランジスタ１１４とが並列接続され、ｐチ
ャンネル型ＭＯＳトランジスタ１１５とｎチャンネル型
ＭＯＳトランジスタ１１６とが並列接続されて、それぞ
れトランスファ回路が形成される。このトランスファ回
路はアドレス信号に基づいて生成される制御信号ＭＰＡ
０＊〜ＭＰＡ３＊によって動作制御される。すなわち、
ＭＯＳトランジスタ１０９，１１０は、制御信号ＭＰＡ
０及びそれをインバータ１０２で反転した信号によって
動作制御され、ＭＯＳトランジスタ１１１，１１２は、
制御信号ＭＰＡ１及びそれをインバータ１０３で反転し
た信号によって動作制御され、ＭＯＳトランジスタ１１
３，１１４は、制御信号ＭＰＡ２及びそれをインバータ
１０５で反転した信号によって動作制御され、ＭＯＳト
ランジスタ１１５，１１６は、制御信号ＭＰＡ３及びそ
れをインバータ１０７で反転した信号によって動作制御
される。制御信号ＭＰＡ０＊〜ＭＰＡ３＊のうちの一つ
がハイレベルにアサートされることで、それに対応する
メインアンプの出力信号が、上記トランスファ回路によ
って選択的に後段のインバータ１１７に伝達される。個
のインバータ１１７の出力データＭＰ０は、後段のイン
バータ１１８，１１９を介して、ｐチャンネル型ＭＯＳ
トランジスタ１２２とｎチャンネル型ＭＯＳトランジス
タ１２３とから成るトランスファ回路に伝達され、ま
た、インバータ１２０を介して、ｎチャンネル型ＭＯＳ
トランジスタ１２４とｐチャンネル型ＭＯＳトランジス
タ１２５とから成るトランスファ回路に伝達される。制
御信号ＤＬＰ、及びそれをインバータ１２１で反転した
信号によってトランスファ回路の動作が制御されるよう
になっている。制御信号ＤＬＰがハイレベルにアサート
された場合には、ＭＯＳトランジスタ１２２，１２３，
１２４，１２５がオンされて、上記インバータ１１９，
１２０の出力信号が、それぞれ後段のインバータ１７
１，１７２から成る第１ラッチ回路、及びインバータ１
７３，１７４から成る第２ラッチ回路を介して出力回路
７５に伝達される。つまり、制御信号ＤＬＰがハイレベ
ルにアサートされた場合には、インバータ１１７の出力
データＭＰ０が相補レベルの信号ＤＴ０，ＤＢ０に変換
されて、上記出力回路７５に伝達される。In the main amplifier output selection circuit 71, the p-channel type MOS transistor 109 and the n-channel type MOS transistor 110 are connected in parallel, and the p-channel type MOS transistor 111 and the n-channel type MOS transistor 112 are connected in parallel. ,
The p-channel type MOS transistor 113 and the n-channel type MOS transistor 114 are connected in parallel, and the p-channel type MOS transistor 115 and the n-channel type MOS transistor 116 are connected in parallel to form a transfer circuit. This transfer circuit uses a control signal MPA generated based on the address signal.
The operation is controlled by 0 * to MPA3 *. That is,
The MOS transistors 109 and 110 are controlled by the control signal MPA.
The operation is controlled by 0 and a signal obtained by inverting it by the inverter 102, and the MOS transistors 111 and 112 are
The operation of the MOS transistor 11 is controlled by the control signal MPA1 and a signal obtained by inverting the control signal MPA1 by the inverter 103.
The operation of 3 and 114 is controlled by the control signal MPA2 and a signal obtained by inverting the signal in the inverter 105, and the operation of the MOS transistors 115 and 116 is performed by the control signal MPA3 and a signal obtained by inverting the control signal MPA3 in the inverter 107. When one of the control signals MPA0 * to MPA3 * is asserted to the high level, the output signal of the corresponding main amplifier is selectively transmitted to the inverter 117 at the subsequent stage by the transfer circuit. The output data MP0 of each inverter 117 is transferred to the p-channel MOS through the inverters 118 and 119 in the subsequent stage.
It is transmitted to a transfer circuit composed of a transistor 122 and an n-channel MOS transistor 123, and is also transmitted via an inverter 120 to an n-channel MOS transistor.
It is transmitted to a transfer circuit including a transistor 124 and a p-channel type MOS transistor 125. The operation of the transfer circuit is controlled by the control signal DLP and a signal obtained by inverting the control signal DLP by the inverter 121. When the control signal DLP is asserted to the high level, the MOS transistors 122, 123,
When 124 and 125 are turned on, the inverter 119,
The output signal of 120 is output to the inverter 17 in the subsequent stage.
First latch circuit composed of 1,172 and inverter 1
It is transmitted to the output circuit 75 through the second latch circuit composed of 73 and 174. That is, when the control signal DLP is asserted to the high level, the output data MP0 of the inverter 117 is converted into the complementary level signals DT0 and DB0 and transmitted to the output circuit 75.

【００４７】出力回路７５は次のように構成される。The output circuit 75 is constructed as follows.

【００４８】データ出力制御信号ＤｏＥによって活性化
されるノア（ＮＯＲ）回路１３０，１３１が設けられ、
それの後段には、インバータ１３２，１３３、抵抗１３
４，１３５、ｎチャンネル型ＭＯＳトランジスタ１３
６，１３７，１３８が配置されている。インバータ１３
２の出力信号は、後段の抵抗１３２を介してｎチャンネ
ル型ＭＯＳトランジスタ１３７のゲート電極に伝達され
る。また、インバータ１３３の出力信号は、後段の抵抗
１３５を介してｎチャンネル型ＭＯＳトランジスタ１３
８のゲート電極に伝達される。ｎチャンネル型ＭＯＳト
ランジスタ１３７，１３８が直列接続され、ｎチャンネ
ル型ＭＯＳトランジスタ１３７のドレイン電極が高電位
側電源Ｖｃｃに結合され、ｎチャンネル型ＭＯＳトラン
ジスタ１３８のソース電極が低電位側電源Ｖｓｓに結合
される。また、ｎチャンネル型ＭＯＳトランジスタ１３
７のゲート・ソース間にｎチャンネル型ＭＯＳトランジ
スタ１３６が結合される。このｎチャンネル型ＭＯＳト
ランジスタ１３６のゲート電極は低電位側電源Ｖｓｓに
結合される。NOR circuits 130 and 131 activated by the data output control signal DoE are provided.
In the subsequent stage, inverters 132, 133 and a resistor 13 are provided.
4,135, n-channel type MOS transistor 13
6, 137 and 138 are arranged. Inverter 13
The output signal of No. 2 is transmitted to the gate electrode of the n-channel type MOS transistor 137 via the resistor 132 in the subsequent stage. In addition, the output signal of the inverter 133 is output to the n-channel MOS transistor 13 via the resistor 135 in the subsequent stage.
8 gate electrodes. The n-channel type MOS transistors 137 and 138 are connected in series, the drain electrode of the n-channel type MOS transistor 137 is coupled to the high potential side power source Vcc, and the source electrode of the n-channel type MOS transistor 138 is coupled to the low potential side power source Vss. It In addition, the n-channel type MOS transistor 13
An n-channel type MOS transistor 136 is coupled between the gate and source of 7. The gate electrode of the n-channel type MOS transistor 136 is coupled to the low potential side power source Vss.

【００４９】ｎチャンネル型ＭＯＳトランジスタ１３
７，１３８の直列接続ノードには、外部端子ＤＩ／Ｏ０
に結合されており、データ出力制御信号ＤｏＥがハイレ
ベルにアサートされた場合に、ｎチャンネル型ＭＯＳト
ランジスタ１３７，１３８に相補レベルの信号が入力さ
れ、ｎチャンネル型ＭＯＳトランジスタ１３７，１３８
によるプッシュプル動作が行われることで、データ入出
力のための外部端子ＤＩ／Ｏ０からの信号出力が可能と
される。N-channel type MOS transistor 13
The external connection terminal DI / O0 is connected to the serial connection node of 7,138.
When the data output control signal DoE is asserted to the high level, the signals of the complementary level are input to the n-channel type MOS transistors 137 and 138, and the n-channel type MOS transistors 137 and 138.
By performing the push-pull operation by, the signal output from the external terminal DI / O0 for data input / output is enabled.

【００５０】論理判定回路７２は以下のように構成され
る。The logic decision circuit 72 is constructed as follows.

【００５１】メインアンプＭＡ０〜ＭＡ３の出力信号を
取込む４入力ノア（ＮＯＲ）回路１３９、及び４入力ナ
ンド回路１４０が設けられる。このノア回路１３９の後
段には、ｐチャンネル型ＭＯＳトランジスタ１４３、ｎ
チャンネル型ＭＯＳトランジスタ１４４が並列接続され
て成るトランスファ回路が配置され、ナンド回路１４０
の後段には、インバータ１４２、及びｐチャンネル型Ｍ
ＯＳトランジスタ１４５、ｎチャンネル型ＭＯＳトラン
ジスタ１４６が並列接続されて成るトランスファ回路が
配置される。ｎチャンネル型ＭＯＳトランジスタ１４
４，１４６、及びｐチャンネル型ＭＯＳトランジスタ１
４３，１４５は、テスト信号φｔｅｓｔ及びそれをイン
バータ１４１で反転した信号によって動作制御される。
テスト信号φｔｅｓｔがハイレベルにアサートされたテ
ストモードにおいては、ｎチャンネル型ＭＯＳトランジ
スタ１４４，１４６、及びｐチャンネル型ＭＯＳトラン
ジスタ１４３，１４５がオンされ、ノア回路１３９の出
力信号、及びインバータ１４２の出力信号が、それぞれ
上記トランスファ回路を介して後段のテスト出力選択回
路７３に伝達される。テスト信号φｔｅｓｔがローレベ
ルにネゲートされた通常動作状態では、ｎチャンネル型
ＭＯＳトランジスタ１４４，１４６、及びｐチャンネル
型ＭＯＳトランジスタ１４３，１４５がオフされ、ノア
回路１３９の出力信号、及びインバータ１４２の出力信
号の伝達系路が遮断されている。A 4-input NOR (NOR) circuit 139 and a 4-input NAND circuit 140 for receiving the output signals of the main amplifiers MA0 to MA3 are provided. In the subsequent stage of the NOR circuit 139, p-channel type MOS transistors 143, n
A transfer circuit including channel-type MOS transistors 144 connected in parallel is arranged, and the NAND circuit 140 is provided.
In the subsequent stage, an inverter 142 and a p-channel type M
A transfer circuit including an OS transistor 145 and an n-channel MOS transistor 146 connected in parallel is arranged. n-channel type MOS transistor 14
4, 146 and p-channel MOS transistor 1
The operation of 43 and 145 is controlled by the test signal φtest and a signal obtained by inverting the test signal φtest by the inverter 141.
In the test mode in which the test signal φtest is asserted to the high level, the n-channel MOS transistors 144 and 146 and the p-channel MOS transistors 143 and 145 are turned on, and the output signal of the NOR circuit 139 and the output signal of the inverter 142 are output. Are transmitted to the test output selection circuit 73 in the subsequent stage via the transfer circuits. In the normal operation state in which the test signal φtest is negated to the low level, the n-channel type MOS transistors 144 and 146 and the p-channel type MOS transistors 143 and 145 are turned off, and the output signal of the NOR circuit 139 and the output signal of the inverter 142 are output. The transmission path of is cut off.

【００５２】テスト出力選択回路７３は、以下のように
構成される。The test output selection circuit 73 is configured as follows.

【００５３】上記論理判定回路７２の出力信号を取込む
２入力ノア回路１４７が設けられ、それの後段にインバ
ータ１４が配置される。また、ｐチャンネル型ＭＯＳト
ランジスタ１４９とｎチャンネル型ＭＯＳトランジスタ
１５０とが並列接続されてトランスファ回路が形成さ
れ、ｐチャンネル型ＭＯＳトランジスタ１５１とｎチャ
ンネル型ＭＯＳトランジスタ１５２とが並列接続されて
トランスファ回路が形成され、ｐチャンネル型ＭＯＳト
ランジスタ１５３とｎチャンネル型ＭＯＳトランジスタ
１５４とが並列接続されてトランスファ回路が形成さ
れ、ｐチャンネル型ＭＯＳトランジスタ１５５とｎチャ
ンネル型ＭＯＳトランジスタ１５６とが並列接続されて
トランスファ回路が形成される。３値判定回路１６から
出力される制御信号φｔｒ１、及びそれをインバータ１
５７で反転した信号によって、上記ｎチャンネル型ＭＯ
Ｓトランジスタ１５０，１５２，１５４，１５６、及び
ｐチャンネル型ＭＯＳトランジスタ１４９，１５１，１
５３，１５５が動作制御される。A 2-input NOR circuit 147 for taking in the output signal of the logic decision circuit 72 is provided, and the inverter 14 is arranged in the subsequent stage thereof. Further, the p-channel MOS transistor 149 and the n-channel MOS transistor 150 are connected in parallel to form a transfer circuit, and the p-channel MOS transistor 151 and the n-channel MOS transistor 152 are connected in parallel to form a transfer circuit. The p-channel MOS transistor 153 and the n-channel MOS transistor 154 are connected in parallel to form a transfer circuit, and the p-channel MOS transistor 155 and the n-channel MOS transistor 156 are connected in parallel to form a transfer circuit. To be done. The control signal φtr1 output from the three-value determination circuit 16 and the inverter 1
According to the signal inverted at 57, the n-channel MO
S transistors 150, 152, 154, 156 and p-channel type MOS transistors 149, 151, 1
The operations of 53 and 155 are controlled.

【００５４】制御信号φｔｒ１は、３値テストモードの
セットを指示ための信号であり、それがハイレベルにア
サートされた場合には、３値テストモードが指定され、
ｐチャンネル型ＭＯＳトランジスタ１４９，１５５、及
びｎチャンネル型ＭＯＳトランジスタ１５０，１５６が
オン状態とされて、上記論理判定回路７２の出力信号が
後段のインバータ１５８，１６０に伝達され、それぞれ
後段のインバータ１５９，１６１を介して、ｐチャンネ
ル型ＭＯＳトランジスタ１６２とｎチャンネル型ＭＯＳ
トランジスタ１６３が並列接続されて成るトランスファ
回路に伝達される。The control signal φtr1 is a signal for instructing the setting of the ternary test mode, and when it is asserted to the high level, the ternary test mode is designated.
The p-channel type MOS transistors 149, 155 and the n-channel type MOS transistors 150, 156 are turned on, and the output signal of the logic judgment circuit 72 is transmitted to the inverters 158, 160 in the subsequent stages, respectively. P channel type MOS transistor 162 and n channel type MOS via 161.
It is transmitted to a transfer circuit formed by connecting the transistors 163 in parallel.

【００５５】また、制御信号φｔｒ１がローレベルにネ
ゲートされた状態では、２値テストモードの指定とさ
れ、ｐチャンネル型ＭＯＳトランジスタ１５１，１５
３、及びｎチャンネル型ＭＯＳトランジスタ１５２，１
５４がオンされて、インバータ１４８、及びノア回路１
４７の出力信号がそれぞれインバータ１５８，１６０に
伝達され、それぞれ後段のインバータ１５９，１６１を
介して、トランスファ回路に伝達される。When the control signal φtr1 is negated to the low level, the binary test mode is designated and the p-channel type MOS transistors 151 and 15 are selected.
3, and n-channel type MOS transistors 152, 1
54 is turned on, the inverter 148 and the NOR circuit 1
The output signal of 47 is transmitted to the inverters 158 and 160, respectively, and is transmitted to the transfer circuit via the inverters 159 and 161 in the subsequent stages, respectively.

【００５６】ｎチャンネル型ＭＯＳトランジスタ１６
３，１６４、及びｐチャンネル型ＭＯＳトランジスタ１
６２，１６５は、制御信号ＤＬＰＴ、及びそれをインバ
ータ１６６で反転した信号によって動作制御される。制
御信号ＤＬＰＴがハイレベルにアサートされた場合、ｎ
チャンネル型ＭＯＳトランジスタ１６３，１６４、及び
ｐチャンネル型ＭＯＳトランジスタ１６２，１６５がオ
ンされて、インバータ１５９，１６１の出力信号が、そ
れぞれ上記出力回路７５におけるナンド回路１３０，１
３１に入力される。制御信号ＤＬＰＴは、上記メインア
ンプ出力選択回路７１に入力される制御信号ＤＬＰと相
補的な信号である。N-channel type MOS transistor 16
3,164, and p-channel MOS transistor 1
The operation of 62 and 165 is controlled by a control signal DLPT and a signal obtained by inverting the control signal DLPT by an inverter 166. When the control signal DLPT is asserted to the high level, n
The channel-type MOS transistors 163 and 164 and the p-channel-type MOS transistors 162 and 165 are turned on, and the output signals of the inverters 159 and 161 are output to the NAND circuits 130 and 1 in the output circuit 75, respectively.
31 is input. The control signal DLPT is a signal complementary to the control signal DLP input to the main amplifier output selection circuit 71.

【００５７】通常動作の場合には、メインアンプ出力選
択回路７１の出力信号が出力回路７５を介して外部出力
されるが、テストモードにおいては、テスト出力選択回
路７３の出力信号が、出力回路７５を介して外部出力さ
れる。例えば、制御信号ＤＬＰがハイレベルにアサート
されて、インバータ１１７の出力データＭＰ０が相補レ
ベルの信号ＤＴ０，ＤＢ０に変換されて上記出力回路７
５に伝達される場合には、制御信号ＤＬＰＴはローレベ
ルにネゲートされて、ｎチャンネル型ＭＯＳトランジス
タ１６３，１６４、及びｐチャンネル型ＭＯＳトランジ
スタ１６２，１６５がオフされることにより、本実施例
の通常動作における信号ＤＴ０，ＤＢ０の伝達に影響を
与えない。テストモードにおいては、制御信号ＤＬＰＴ
がハイレベルにアサートされ、ｎチャンネル型ＭＯＳト
ランジスタ１６３，１６４、及びｐチャンネル型ＭＯＳ
トランジスタ１６２，１６５がオンされて、インバータ
１５９，１６１の出力信号が、それぞれ上記出力回路７
５におけるナンド回路１３０，１３１に入力される場合
には、制御信号ＤＬＰがローレベルにネゲートされて、
上記インバータ１５９，１６１から上記ナンド回路１３
０，１３１への信号伝達に影響を与えない。In the normal operation, the output signal of the main amplifier output selection circuit 71 is externally output via the output circuit 75. In the test mode, the output signal of the test output selection circuit 73 is the output circuit 75. Is output externally via. For example, the control signal DLP is asserted to the high level, the output data MP0 of the inverter 117 is converted into the complementary level signals DT0 and DB0, and the output circuit 7 is output.
5, the control signal DLPT is negated to the low level, and the n-channel type MOS transistors 163 and 164 and the p-channel type MOS transistors 162 and 165 are turned off. It does not affect the transmission of the signals DT0 and DB0 in the operation. In the test mode, the control signal DLPT
Is asserted to a high level, the n-channel type MOS transistors 163 and 164, and the p-channel type MOS transistors are
The transistors 162 and 165 are turned on, and the output signals of the inverters 159 and 161 are respectively output to the output circuit 7 described above.
5 is input to the NAND circuits 130 and 131, the control signal DLP is negated to a low level,
From the inverters 159 and 161 to the NAND circuit 13
It does not affect the signal transmission to 0, 131.

【００５８】図１０にはメインアンプＭＡ０の構成例が
示される。FIG. 10 shows a configuration example of the main amplifier MA0.

【００５９】データ読出し後にコモンデータ線Ｉｏ０，
Ｉｏ０＊をイコライズするため、イコライズ制御信号Ｅ
ＱＣによって動作制御されるｐチャンネル型ＭＯＳトラ
ンジスタ１８０，１８１，１８２が設けられる。ｐチャ
ンネル型ＭＯＳトランジスタ１８０は高電位側電源Ｖｃ
ｃとコモンデータ線Ｉｏ０＊に結合され、ｐチャンネル
型ＭＯＳトランジスタ１８１は高電位側電源Ｖｃｃとコ
モンデータ線Ｉｏ０に結合される。ｐチャンネル型ＭＯ
Ｓトランジスタ１８２はコモンデータ線Ｉｏ０，Ｉｏ０
＊を橋絡するように結合される。また、データ書込み後
にコモンデータ線Ｉｏ０，Ｉｏ０＊をイコライズするた
め、イコライズ制御信号ＩｏＶ＊によって動作制御され
るｐチャンネル型ＭＯＳトランジスタ１８５，１８６，
１９１が設けられる。ｐチャンネル型ＭＯＳトランジス
タ１５８は高電位側電源Ｖｃｃとコモンデータ線Ｉｏ０
＊に結合され、ｐチャンネル型ＭＯＳトランジスタ１８
６は高電位側電源Ｖｃｃとコモンデータ線Ｉｏ０に結合
される。ｐチャンネル型ＭＯＳトランジスタ１９１はコ
モンデータ線Ｉｏ０，Ｉｏ０＊を橋絡するように結合さ
れる。After reading the data, the common data line Io0,
Equalize control signal E to equalize Io0 *
P-channel type MOS transistors 180, 181, 182 whose operation is controlled by QC are provided. The p-channel type MOS transistor 180 is a high potential side power source Vc
c is connected to the common data line Io0 *, and the p-channel MOS transistor 181 is connected to the high potential side power supply Vcc and the common data line Io0. p-channel type MO
The S transistor 182 is connected to the common data lines Io0 and Io0.
It is connected so as to bridge *. Further, since the common data lines Io0 and Io0 * are equalized after data writing, p-channel type MOS transistors 185, 186 whose operations are controlled by the equalization control signal IoV *.
191 is provided. The p-channel type MOS transistor 158 has a high potential side power supply Vcc and a common data line Io0.
P-channel MOS transistor 18 coupled to *
6 is coupled to the high potential side power supply Vcc and the common data line Io0. The p-channel MOS transistor 191 is coupled to bridge the common data lines Io0 and Io0 *.

【００６０】ｐチャンネル型ＭＯＳトランジスタ１８
３，１８４、及びｎチャンネル型ＭＯＳトランジスタ１
８９，１９０が結合されて成る第１カレントミラー回路
２５１が設けられ、ｐチャンネル型ＭＯＳトランジスタ
１８７，１８８、及びｎチャンネル型ＭＯＳトランジス
タ１９２，１９３が結合されて成る第２カレントミラー
回路２５２が設けられる。第１カレントミラー回路２５
１及び第２カレントミラー回路２５２によって、コモン
データ線Ｉｏ０，Ｉｏ０＊の信号レベル差が検出され、
その検出出力が、後段のラッチ回路２５３でラッチされ
るようになっている。P-channel MOS transistor 18
3,184, and n-channel MOS transistor 1
A first current mirror circuit 251 formed by combining 89 and 190 is provided, and a second current mirror circuit 252 formed by combining p-channel type MOS transistors 187 and 188 and n-channel type MOS transistors 192 and 193 is provided. . First current mirror circuit 25
The signal level difference between the common data lines Io0 and Io0 * is detected by the first and second current mirror circuits 252,
The detection output is latched by the latch circuit 253 in the subsequent stage.

【００６１】ラッチ回路２５３は、ｎチャンネル型ＭＯ
Ｓトランジスタ２０１，２０２，２０４，２０５が結合
されて成る。ｎチャンネル型ＭＯＳトランジスタ２０
１，２０４が直列接続され、そこが第１の出力ノードＮ
１とされる。また、ｎチャンネル型ＭＯＳトランジスタ
２０２，２０５が直列接続されて、そこが第２出力ノー
ドＮ２とされる。ｎチャンネル型ＭＯＳトランジスタ２
０１のゲート電極は第２出力ノードＮ２に結合され、ｎ
チャンネル型ＭＯＳトランジスタ２０２のゲート電極は
第１出力ノードに結合される。メインアンプＭＡ０の動
作制御信号ＲＨＡによって制御されるｎチャンネル型Ｍ
ＯＳトランジスタ１９４，２０７、及びｐチャンネル型
ＭＯＳトランジスタ１９５，１９７，２０３，２０６が
設けられる。また、ラッチ回路２５３の入力ライン、及
び出力ラインをイコライズするため、イコライズ制御信
号ＥＱ０＊で動作制御されるｐチャンネル型ＭＯＳトラ
ンジスタ１９６，２００が設けられる。The latch circuit 253 is an n-channel MO
The S-transistors 201, 202, 204 and 205 are combined. n-channel MOS transistor 20
1, 204 are connected in series, which is the first output node N
It is set to 1. In addition, the n-channel type MOS transistors 202 and 205 are connected in series and serve as the second output node N2. n-channel type MOS transistor 2
The gate electrode of 01 is coupled to the second output node N2, n
The gate electrode of the channel type MOS transistor 202 is coupled to the first output node. N-channel type M controlled by operation control signal RHA of main amplifier MA0
OS transistors 194, 207 and p-channel MOS transistors 195, 197, 203, 206 are provided. Further, in order to equalize the input line and the output line of the latch circuit 253, p-channel type MOS transistors 196 and 200 whose operations are controlled by the equalize control signal EQ0 * are provided.

【００６２】メインアンプＭＡ０は、スタンバイ時に各
ノードが、イコライズ制御信号ＥＱ＊や、ＥＱ０＊によ
り、一時的に短絡されて、次の動作における論理反転の
高速化が図られている。動作制御信号ＲＨＡがハイレベ
ルにアサートされた場合にのみ、第１カレントミラー回
路２５１、第２カレントミラー回路２５２、及びラッチ
回路２５３が活性化される。動作制御信号ＲＨＡは、ア
ドレス変化又はロウアドレスストローブ信号ＲＡＳ＊系
の信号に基づいて生成される。そのような動作制御信号
ＲＨＡにより、各回路を断続的に活性化させることによ
り、消費電力の低減が図られている。In the main amplifier MA0, each node is temporarily short-circuited by the equalize control signals EQ * and EQ0 * during standby, so that the logic inversion in the next operation can be speeded up. The first current mirror circuit 251, the second current mirror circuit 252, and the latch circuit 253 are activated only when the operation control signal RHA is asserted to a high level. The operation control signal RHA is generated based on an address change or a row address strobe signal RAS * system signal. Power consumption is reduced by intermittently activating each circuit by such an operation control signal RHA.

【００６３】尚、メインアンプＭＡ０について詳述した
が、他のメインアンプＭＡ１〜ま１５も同様に構成され
る。Although the main amplifier MA0 has been described in detail, the other main amplifiers MA1 to MA15 are similarly configured.

【００６４】上記の構成において、１６ビット並列読出
しによる３値テストは以下のように行われる。In the above structure, the ternary test by 16-bit parallel reading is performed as follows.

【００６５】３値テストのため、メモリセルアレイ２０
の全てのテスト対象メモリセルに、論理値“０”又は論
理値“１”などの所定のテストパターンが書き込まれ
る。このテストパターンの書込みは、本実施例ＤＲＡＭ
３２の通常の書込み動作によって行われる。For the three-value test, the memory cell array 20
A predetermined test pattern such as a logical value "0" or a logical value "1" is written in all the memory cells to be tested. Writing of this test pattern is performed by the DRAM of this embodiment.
32 normal write operations.

【００６６】図１に示されるＷＣＢＲの条件成立により
ＷＣＢＲ判定回路１５からの出力信号φｔｅｓｔがハイ
レベルにアサートされた状態で、所定の外部端子に高電
圧（ＳＶＣ）が印加され、且つ、所定アドレスビットＢ
Ｙｉ（ｉ＝０，１，２，３，…）により３値テストモー
ドが指定されると、３値テストモード設定のための制御
信号φｔｒ１がハイレベルにアサートされることによ
り、３値テストモードがセットされる。すなわち、ＷＣ
ＢＲ判定回路１５からの出力信号φｔｅｓｔがハイレベ
ルにアサートされ、３値テストモード設定のための制御
信号φｔｒ１がハイレベルにアサートされることによ
り、テスト回路７４において、ＭＯＳトランジスタ１４
３，１４４，１４５，１４６，１４９，１５０，１５
５，１５６がオンされる。このとき、制御信号ＭＰＡ０
〜ＭＰＡ３がローレベルにネゲートされて、メインアン
プＭＡ０〜ＭＡ３からの出力信号のメインアンプ出力選
択回路７１内への伝達経路が遮断される。また、制御信
号ＤＬＰがローレベルにネゲートされるのと同時に、制
御信号ＤＬＰＴがハイレベルにアサートされることによ
り、ノア回路１３９の出力信号がＭＯＳトランジスタ１
４３，１４４，１４９，１５０，１６２，１６３を介し
てナンド回路１３０に伝達され、また、ナンド回路１４
０の出力信号がＭＯＳトランジスタ１４５，１４６，１
５５，１５６，１６４，１６５を介してナンド回路１３
１に伝達されることにより、データ出力制御信号ＤｏＥ
がハイレベルにアサートされるタイミングで、３値テス
トの結果の外部出力が可能とされる。データ出力制御信
号ＤｏＥは、制御信号φｃｉ、ＤｏＥに基づいて生成さ
れる。With the WCBR condition shown in FIG. 1 being satisfied, the output signal φtest from the WCBR determination circuit 15 is asserted to a high level, a high voltage (SVC) is applied to a predetermined external terminal, and a predetermined address is applied. Bit B
When the three-value test mode is designated by Yi (i = 0,1,2,3, ...), the control signal φtr1 for setting the three-value test mode is asserted to the high level, whereby the three-value test mode is set. Is set. That is, WC
The output signal φtest from the BR determination circuit 15 is asserted at a high level, and the control signal φtr1 for setting the three-value test mode is asserted at a high level.
3,144,145,146,149,150,15
5, 156 is turned on. At this time, the control signal MPA0
~ MPA3 is negated to a low level, and the transmission path of the output signals from the main amplifiers MA0 to MA3 into the main amplifier output selection circuit 71 is cut off. Further, the control signal DLP is negated to the low level, and at the same time, the control signal DLPT is asserted to the high level, so that the output signal of the NOR circuit 139 is changed to the MOS transistor 1
43, 144, 149, 150, 162, 163 and transmitted to the NAND circuit 130.
The output signal of 0 is the MOS transistors 145, 146, 1
NAND circuit 13 via 55, 156, 164 and 165
1 is transmitted to the data output control signal DoE
The external output of the result of the ternary test is enabled at the timing when is asserted to the high level. The data output control signal DoE is generated based on the control signals φci and DoE.

【００６７】メモリセルアレイ２０からのデータ読出し
により、メインアンプＭＡ０〜ＭＡ３の出力が、論理値
“１”で互いに一致した場合には、出力回路７５のＭＯ
Ｓトランジスタ１３７がオフされ、ＭＯＳトランジスタ
１３８がオンされることにより、出力回路７５の出力信
号は、論理値“０”とされ、また、メモリセルアレイ２
０からのデータ読出しにより、メインアンプＭＡ０〜Ｍ
Ａ３の出力が、論理値“０”で互いに一致した場合に
は、出力回路７５のＭＯＳトランジスタ１３７がオンさ
れ、ＭＯＳトランジスタ１３８がオフされることによ
り、出力回路７５の出力信号は、論理値“１”とされ
る。そして、もし、メモリセルアレイ２０に不良ビット
が存在するなどの原因により、メインアンプＭＡ０〜Ｍ
Ａ３の出力が一致しなかった場合には、ＭＯＳトランジ
スタ１３７，１３８の双方がオフされることで、外部端
子ＤＩ／Ｏ０は高インピーダンス状態（ＨｉＺ）とされ
る。When the outputs of the main amplifiers MA0 to MA3 match each other at the logical value "1" by reading the data from the memory cell array 20, the MO of the output circuit 75 is obtained.
Since the S transistor 137 is turned off and the MOS transistor 138 is turned on, the output signal of the output circuit 75 is set to the logical value “0”, and the memory cell array 2
By reading data from 0, main amplifiers MA0 to M
When the outputs of A3 coincide with each other at the logical value "0", the MOS transistor 137 of the output circuit 75 is turned on and the MOS transistor 138 is turned off, so that the output signal of the output circuit 75 has the logical value " 1 ”. Then, if the memory cell array 20 has a defective bit or the like, the main amplifiers MA0 to MA0 to MA
When the outputs of A3 do not match, both of the MOS transistors 137 and 138 are turned off, and the external terminal DI / O0 is set to the high impedance state (HiZ).

【００６８】ここで、本実施例方式と異なる３値テスト
方式、すなわち、メモリセルアレイからの読出しデータ
が論理値“１”で一致した場合に論理値“１”を外部出
力し、論理値“０”で一致した場合に論理値“０”を外
部出力する方式では、３値テストモードに入っているの
か否かの判別のため、並列ビット同士で論理の異なるよ
うに作成されたテストパターンデータをメモリセルアレ
イに書込んで、その場合の並列読出しデータの論理比較
結果が高インピーダンス状態になることを確かめる必要
があることから、本来行うべき３値テストとは別に、テ
ストモード判定のためのテストを別個に行う必要があ
る。それに対して本実施例によれば、上記のように、メ
モリセルアレイ２０からの多ビット並列読出しデータが
論理値“１”で一致した場合に論理値“０”が外部出力
され、論理値“０”で一致した場合に論理値“１”が外
部出力され、論理不一致の場合には外部端子ＤＩ／Ｏ０
が高インピーダンス状態にされる。そのような３値テス
ト結果出力は、メモリセルアレイ２０からの論理値
“０”の読出しに対して、論理値“０”を外部出力する
ような通常動作の場合と論理関係が異なっているため、
メモリセルアレイ２０に先に書込まれたテストパターン
と、外部端子ＤＩ／Ｏ０の出力論理との関係から、外部
端子ＤＩ／Ｏ０からの出力が３値テスト結果であること
を明確に知ることができる。換言すれば、３値テストモ
ードにおける外部端子出力論理を、メモリセルアレイ２
０からの通常のデータ読出し状態と異ならせることで、
現在、３値テストモードに入っていること、及びその場
合のテスト結果を同時に得ることができる。このため、
本実施例方式と異なる３値テスト方式の場合と異なり、
テストモード判定のためのテストを別個に行う必要が無
く、その分、ＤＲＡＭ３２のテストに要する時間を短縮
することができる。Here, a ternary test method different from the method of this embodiment, that is, when the read data from the memory cell array coincides with the logical value "1", the logical value "1" is externally output and the logical value "0". In the method of outputting the logical value “0” to the outside when they match with each other, the test pattern data created so that the parallel bits have different logics is used to determine whether the three-value test mode is entered. It is necessary to write to the memory cell array and confirm that the logical comparison result of the parallel read data in that case is in the high impedance state. Therefore, in addition to the ternary test which should be originally performed, a test for determining the test mode is performed. Must be done separately. On the other hand, according to the present embodiment, as described above, when the multi-bit parallel read data from the memory cell array 20 match with the logical value "1", the logical value "0" is externally output and the logical value "0" is output. If they match, the logical value "1" is output to the outside, and if they do not match, the external terminal DI / O0
Is brought to a high impedance state. Such a ternary test result output has a different logical relationship from the normal operation in which the logical value “0” is externally output when the logical value “0” is read from the memory cell array 20,
From the relationship between the test pattern previously written in the memory cell array 20 and the output logic of the external terminal DI / O0, it can be clearly known that the output from the external terminal DI / O0 is a ternary test result. . In other words, the external terminal output logic in the ternary test mode is set to the memory cell array 2
By making it different from the normal data read state from 0,
It is possible to obtain the fact that the ternary test mode is currently entered and the test result in that case at the same time. For this reason,
Unlike the case of the three-value test method different from the method of this embodiment,
It is not necessary to separately perform the test for determining the test mode, and the time required for testing the DRAM 32 can be shortened accordingly.

【００６９】上記ＤＲＡＭ３２は、特に制限されない
が、図１２に示されるようなコンピュータシステムに適
用することができる。The DRAM 32 can be applied to a computer system as shown in FIG. 12, though not particularly limited thereto.

【００７０】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１、ＳＲ
ＡＭ３３、ＲＯＭ（リード・オンリー・メモリ）３４、
周辺装置制御部３５、表示制御部３６などが、互いに信
号のやり取り可能に結合され、予め定められたプログラ
ムに従って所定のデータ処理を行う。上記ＣＰＵ３０
は、本システムの論理的中核とされ、主として、アドレ
ス指定、情報の読み出しと書き込み、データの演算、命
令のシーケンス、割り込の受付け、記憶装置と入出力装
置との情報交換のセット等の機能を有し、演算制御部
や、バス制御部、メモリアクセス制御部などから構成さ
れる。本実施例ＤＲＡＭ３２や、ＳＲＡＭ３３、及びＲ
ＯＭ３４は内部記憶装置として位置付けられている。Ｒ
ＯＭ３４にはプログラムが格納される。ＤＲＡＭ３２に
は、ＣＰＵ３０での計算や制御に必要なプログラム、あ
るいは各種データが格納される。ＳＲＡＭ３３はメイン
メモリとして機能する。周辺装置制御部３５によって、
外部憶装置３８の動作制御や、キーボード３９などから
の情報入力制御が行われる。また、上記表示制御部３６
によって、ＣＲＴディスプレイ４０への情報表示制御が
行われる。This computer system includes a CPU (central processing unit) 31, SR and a system bus BUS.
AM33, ROM (Read Only Memory) 34,
The peripheral device control unit 35, the display control unit 36, and the like are connected to each other so as to be able to exchange signals, and perform predetermined data processing according to a predetermined program. CPU30
Is the logical core of this system and mainly functions such as addressing, reading and writing of information, operation of data, sequence of instructions, acceptance of interrupts, set of information exchange between storage device and input / output device, etc. And has an arithmetic control unit, a bus control unit, a memory access control unit, and the like. This embodiment DRAM 32, SRAM 33, and R
The OM 34 is positioned as an internal storage device. R
A program is stored in the OM 34. The DRAM 32 stores programs necessary for calculation and control in the CPU 30, or various data. The SRAM 33 functions as a main memory. By the peripheral device control unit 35,
The operation control of the external storage device 38 and the information input control from the keyboard 39 and the like are performed. In addition, the display control unit 36
Thus, information display control on the CRT display 40 is performed.

【００７１】上記実施例によれば、以下の作用効果を得
ることができる。According to the above embodiment, the following operational effects can be obtained.

【００７２】（１）メモリセルアレイ２０からの多ビッ
ト並列読出しデータの論理判定により、論理値“１”で
一致した場合、論理値“０”で一致した場合、及び論理
不一致の場合の３通りを判別可能な３値テストモードを
実現するとともに、その３値テストモードにおける外部
端子出力論理を、上記メモリセルアレイからの通常のデ
ータ読出し状態と異ならせるためのテスト回路７４と、
外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記３値テストモードをセットするための３
値判定回路１６とを設けることにより、３値テストモー
ドにおける外部端子出力論理を、上記メモリセルアレイ
２０からの通常のデータ読出し状態と異ならせることに
より、テストモードに入っていることの判別が容易とな
る。つまり、メモリセルアレイからの多ビット並列読出
しデータの論理判定により、論理値“１”で一致した場
合に論理値“０”を、論理値“０”で一致した場合に論
理値“１”を、それぞれ上記外部端子を介して外部出力
し、論理不一致の場合には上記外部端子ＤＩ／Ｏ０〜Ｄ
Ｉ／Ｏ３を高インピーダンス状態とする３値テストモー
ドを実現する。(1) According to the logic judgment of the multi-bit parallel read data from the memory cell array 20, there are three kinds of cases, that is, a match with a logical value "1", a match with a logical value "0", and a logical mismatch. A test circuit 74 for realizing a distinguishable ternary test mode and for making the external terminal output logic in the ternary test mode different from the normal data read state from the memory cell array;
By activating the test circuit based on an external control signal, a 3 value test mode is set.
By providing the value determination circuit 16, the external terminal output logic in the ternary test mode is made different from the normal data read state from the memory cell array 20 to facilitate the determination of the test mode. Become. That is, according to the logical judgment of the multi-bit parallel read data from the memory cell array, the logical value "0" is obtained when the logical values are "1" and the logical value "1" is obtained when the logical values are "0". Externally output through the respective external terminals, and in the case of logic disagreement, the external terminals DI / O0-D
A ternary test mode in which I / O3 is in a high impedance state is realized.

【００７３】例えば、論理値“１”で一致した場合に論
理値“１”を外部出力し、論理値“０”で一致した場合
に論理値“０”を外部出力する方式では、３値テストモ
ードに入っているのか否かの判別のため、並列ビット同
士で論理の異なるように作成されたテストパターンデー
タをメモリセルアレイに書込んで、その場合の並列読出
しデータの論理比較結果が高インピーダンス状態になる
ことを確かめる必要から、本来行うべき３値テストとは
別に、テストモード判定のためのテストを別個に行う必
要があるのに対して、上記実施例によれば、３値テスト
モードにおける外部端子出力論理を、上記メモリセルア
レイ２０からの通常のデータ読出し状態と異ならせるよ
うにしているので、その場合の外部端子の論理によっ
て、現在、３値テストモードに入っていること、及びそ
の場合のテスト結果を同時に得ることができる。このた
め、上記テストモード判定のためのテストを別個に行う
必要が無く、その分、ＤＲＡＭ３２のテストに要する時
間を短縮することができる。そして、そのようにテスト
時間が短縮されることにより、ＤＲＡＭ３２の製造コス
トの低減を図ることができる。For example, in the system in which the logical value "1" is output to the outside when the logical value "1" is matched and the logical value "0" is output to the external when the logical value "0" is matched, the three-value test is performed. To determine whether or not the mode is entered, write the test pattern data created so that the parallel bits have different logics, and write the logic comparison result of the parallel read data in that case to the high impedance state. Therefore, it is necessary to separately perform a test for judging the test mode in addition to the ternary test that should be originally performed, whereas according to the above embodiment, the external test in the ternary test mode is performed. Since the terminal output logic is made to be different from the normal data read state from the memory cell array 20, depending on the logic of the external terminal in that case, the ternary test is currently performed. That has entered the mode, and if the test results can be obtained at the same time. Therefore, it is not necessary to separately perform the test for determining the test mode, and accordingly, the time required for testing the DRAM 32 can be shortened. By reducing the test time in this way, the manufacturing cost of the DRAM 32 can be reduced.

【００７４】（２）また、上記複数のメインアンプの出
力信号を選択的に外部出力可能なメインアンプ選択出力
回路７１と、上記複数のメインアンプの出力信号に基づ
いて多ビット並列読出しデータの論理判定を行う論理判
定回路７２と、上記メインアンプ選択出力回路７１の信
号出力に代えて、上記論理判定回路７２の出力信号に基
づく３値テスト出力状態を選択的に形成するテスト出力
選択回路７３とを含んで、上記テスト回路を構成するこ
とにより、上記（１）の作用効果を得るためのテスト回
路７４を容易に構成することができる。(2) Further, the main amplifier selection output circuit 71 capable of selectively outputting the output signals of the plurality of main amplifiers to the outside, and the logic of the multi-bit parallel read data based on the output signals of the plurality of main amplifiers. A logical decision circuit 72 for making a decision, and a test output selection circuit 73 for selectively forming a ternary test output state based on the output signal of the logical decision circuit 72 instead of the signal output of the main amplifier selection output circuit 71. By configuring the test circuit including the above, it is possible to easily configure the test circuit 74 for obtaining the operation and effect of (1) above.

【００７５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。The present invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited thereto, and needless to say, various modifications can be made without departing from the gist thereof. Yes.

【００７６】例えば、上記実施例では、ｎチャンネル型
ＭＯＳトランジスタ１３７，１３８によるプッシュプル
構成としたが、それに代えてハイレベル側にブーストす
るタイプのバッファ回路を採用して、論理値“１”の出
力レベルを上げるようにすれば、データ出力の高速化を
図ることができる。For example, in the above embodiment, the push-pull configuration of the n-channel type MOS transistors 137 and 138 is adopted. Instead, however, a buffer circuit of the type that boosts to the high level side is adopted, and the logical value of "1" is obtained. By increasing the output level, the speed of data output can be increased.

【００７７】また、上記実施例では、×４ビット出力の
場合を一例として説明したが、それに限定されるもので
はなく、×ｎ（ｎは自然数）ビット出力構成の場合に広
く適用することができる。In the above embodiment, the case of x4 bit output has been described as an example, but the present invention is not limited to this, and can be widely applied to the case of xn (n is a natural number) bit output configuration. .

【００７８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、スタティック型のメモリセル
を複数配列して成るＳＲＡＭや、その他の半導体記憶装
置に広く適用することができる。In the above explanation, the invention made by the present inventor is the field of application which is the background of the invention.
Although the case of application to M has been described, the present invention is not limited thereto, and can be widely applied to an SRAM formed by arranging a plurality of static type memory cells and other semiconductor memory devices.

【００７９】本発明は、少なくともメモリセルアレイを
含むことを条件に適用することができる。The present invention can be applied on condition that at least the memory cell array is included.

【００８０】[0080]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００８１】すなわち、メモリセルアレイからの多ビッ
ト並列読出しデータの論理判定により、論理値“１”で
一致、論理値“０”で一致、及び論理不一致の３通りを
判別可能な３値テストモードを実現するとともに、その
３値テストモードにおける外部端子出力論理を、上記メ
モリセルアレイからの通常のデータ読出し状態と異なら
せるためのテスト手段を設けることにより、３値テスト
モードにおける外部端子出力論理が、上記メモリセルア
レイからの通常のデータ読出し状態と異っていることか
ら、現在、テストモードに入っていることの判別が容易
となり、それにより、テストモードに入っているか否か
を判別するための特別なモード確認テストが不要とされ
るので、半導体記憶装置のテスト時間の短縮化を図るこ
とができる。That is, a three-value test mode capable of determining three types of a logic value "1", a logic value "0", and a logic mismatch according to the logic determination of multi-bit parallel read data from the memory cell array. By implementing a test means for realizing the external terminal output logic in the ternary test mode from the normal data read state from the memory cell array, the external terminal output logic in the ternary test mode is Since it is different from the normal data read state from the memory cell array, it is easy to determine that the test mode is currently entered, and as a result, a special case for determining whether or not the test mode is entered. Since the mode confirmation test is unnecessary, the test time of the semiconductor memory device can be shortened.

【００８２】また、上記テスト手段により、メモリセル
アレイからの多ビット並列読出しデータの論理判定によ
り、論理値“１”で一致した場合に論理値“０”を、論
理値“０”で一致した場合に論理値“１”を、それぞれ
上記外部端子を介して外部出力し、論理不一致の場合に
は上記外部端子を高インピーダンス状態とする３値テス
トモードを実現することにより、テストモードに入って
いるか否かを判別するための特別なモード確認テストが
不要とされるので、半導体記憶装置のテスト時間の短縮
化を図ることができる。When the test means determines the logical value of the multi-bit parallel read data from the memory cell array, the logical value "0" is matched when the logical value is "1" and the logical value "0" is matched. Whether the test mode is entered by externally outputting a logical value "1" to each of the external terminals through the external terminal, and in the case of a logic mismatch, realizing a three-value test mode in which the external terminal is in a high impedance state. Since a special mode confirmation test for determining whether or not it is necessary is not necessary, the test time of the semiconductor memory device can be shortened.

【００８３】さらに、上記複数のメインアンプの出力信
号を選択的に外部出力可能な第１回路と、上記複数のメ
インアンプの出力信号に基づいて多ビット並列読出しデ
ータの論理判定を行う第２回路と、上記第１回路の信号
出力に代えて、上記第２回路の出力信号に基づく３値テ
スト出力状態を選択的に形成する第３回路とを含んで、
上記テスト手段を構成することにより、上記３値テスト
モードを容易に実現することができる。Further, the first circuit capable of selectively outputting the output signals of the plurality of main amplifiers to the outside, and the second circuit performing the logical decision of the multi-bit parallel read data based on the output signals of the plurality of main amplifiers. And a third circuit for selectively forming a ternary test output state based on the output signal of the second circuit, instead of the signal output of the first circuit,
By configuring the test means, the ternary test mode can be easily realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明にかかる半導体記憶装置の一実施例であ
るＤＲＡＭの構成例ブロック図である。FIG. 1 is a block diagram of a configuration example of a DRAM which is an embodiment of a semiconductor memory device according to the present invention.

【図２】上記ＤＲＡＭにおけるＷＣＢＲテストモードセ
ットサイクル説明のためのタイミング図である。FIG. 2 is a timing diagram for explaining a WCBR test mode set cycle in the DRAM.

【図３】上記ＤＲＡＭにおけるＲＡＳオンリーリセット
サイクル説明のためのタイミング図である。FIG. 3 is a timing diagram for explaining a RAS only reset cycle in the DRAM.

【図４】上記ＤＲＡＭにおけるＣＢＲリセットサイクル
説明のためのタイミング図である。FIG. 4 is a timing diagram for explaining a CBR reset cycle in the DRAM.

【図５】上記ＤＲＡＭにおける３値テストモードセット
サイクル説明のためのタイミング図である。FIG. 5 is a timing diagram for explaining a three-value test mode set cycle in the DRAM.

【図６】上記ＤＲＡＭにおけるＳＶＣ判定回路の構成例
回路図である。FIG. 6 is a circuit diagram of a configuration example of an SVC determination circuit in the DRAM.

【図７】上記ＤＲＡＭにおけるメモリセルアレイ及びメ
インアンプのレイアウト例の説明図である。FIG. 7 is an explanatory diagram of a layout example of a memory cell array and a main amplifier in the DRAM.

【図８】上記ＤＲＡＭにおけるメモリセルアレイ、及び
その周辺の構成例回路図である。FIG. 8 is a circuit diagram showing a configuration example of a memory cell array in the DRAM and its periphery.

【図９】上記ＤＲＡＭにおけるテスト回路の構成例回路
図である。FIG. 9 is a circuit diagram showing a configuration example of a test circuit in the DRAM.

【図１０】上記ＤＲＡＭにおけるメインアンプの構成例
回路図である。FIG. 10 is a circuit diagram of a configuration example of a main amplifier in the DRAM.

【図１１】上記ＤＲＡＭにおけるテストモード真理値の
説明図である。FIG. 11 is an explanatory diagram of a test mode truth value in the DRAM.

【図１２】上記ＤＲＡＭを含むコンピュータシステムの
構成例ブロック図である。FIG. 12 is a block diagram of a configuration example of a computer system including the DRAM.

【符号の説明】[Explanation of symbols]

１１，１２，１３，１４ タイミングジェネレータ １５ ＷＣＢＲ判定回路 １６ ３値判定回路 １７ バッファ及びラッチ １８ ＳＶＣ判定回路 １９ カラムデコーダ ２０ メモリセルアレイ ２０Ａ，２０Ｂ アレイ部 ２１ カラム系直接周辺回路 ２２ ロウデコーダ ２３ ＲＡＳオンリー判定回路 ２４ ＣＢＲ判定回路 ２５〜２８ メインアンプ群 ３１ ＣＰＵ ３２ ＤＲＡＭ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示制御部 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ ７１ メインアンプ選択出力回路 ７２ 論理判定回路 ７３ テスト出力選択回路 ７４ テスト回路 ７５ 出力回路 ＭＡ０〜ＭＡ１５ メインアンプ ０Ｕ〜３１Ｕ，０Ｄ〜３１Ｄ マット 11, 12, 13, 14 Timing Generator 15 WCBR Judgment Circuit 16 Three Value Judgment Circuit 17 Buffer and Latch 18 SVC Judgment Circuit 19 Column Decoder 20 Memory Cell Array 20A, 20B Array Part 21 Column Direct Peripheral Circuit 22 Row Decoder 23 RAS Only Judgment Circuit 24 CBR determination circuit 25-28 Main amplifier group 31 CPU 32 DRAM 33 SRAM 34 ROM 35 Peripheral device control unit 36 Display control unit 38 External storage device 39 Keyboard 40 CRT display 71 Main amplifier selection output circuit 72 Logic determination circuit 73 Test output Selection circuit 74 Test circuit 75 Output circuit MA0 to MA15 Main amplifier 0U to 31U, 0D to 31D Matt

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 正人 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 葭本 眞一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masato Suzuki 5-20-1 Kamimizumoto-cho, Kodaira-shi, Tokyo Hiritsu Cho-LS Engineering Co., Ltd. (72) Inventor Shinichi Shinmoto Tokyo 5-20-1 Kamimizuhonmachi, Kodaira-shi Incorporated company Hitachi Ltd. Semiconductor Division

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 データを記憶可能なメモリセルアレイ
と、上記メモリセルアレイからの読出しデータを外部出
力可能な外部端子とを含む半導体記憶装置において、 上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“１”で一致、論理値“０”で一致、及び
論理不一致の３通りを判別可能な３値テストモードを実
現するとともに、その３値テスト結果を、通常動作の場
合と異なる論理で上記外部端子を介して出力可能なテス
ト手段を含むことを特徴とする半導体記憶装置。1. A semiconductor memory device including a memory cell array capable of storing data, and an external terminal capable of outputting read data from the memory cell array to an external terminal, wherein a plurality of bits of parallel read data from the memory cell array are logical values. In addition to realizing a ternary test mode capable of discriminating between three types of "1" for coincidence, logical value "0" for coincidence, and logical non-coincidence, the ternary test result is output with the logic different from that in the normal operation. A semiconductor memory device comprising a test means capable of outputting via a terminal. 【請求項２】 外部制御信号に基づいて上記テスト回路
を活性化することにより、上記３値テストモードをセッ
トするための制御手段を含む請求項１記載の半導体記憶
装置。2. The semiconductor memory device according to claim 1, further comprising control means for setting said ternary test mode by activating said test circuit based on an external control signal. 【請求項３】 データを記憶可能なメモリセルアレイ
と、上記メモリセルアレイからの読出しデータを外部出
力可能な外部端子とを含む半導体記憶装置において、 上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“１”で一致した場合に論理値“０”を、
論理値“０”で一致した場合に論理値“１”を、それぞ
れ上記外部端子を介して外部出力し、論理不一致の場合
には上記外部端子を高インピーダンス状態とする３値テ
ストモードを実現可能なテスト手段と、 外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記３値テストモードをセットするための制
御手段と、 を含むことを特徴とする半導体記憶装置。3. A semiconductor memory device including a memory cell array capable of storing data, and an external terminal capable of outputting read data from the memory cell array to an external device, wherein a plurality of bits of parallel read data from the memory cell array are logical values. If they match with “1”, the logical value “0” is
It is possible to realize a three-valued test mode in which the logical value "1" is output to the outside through the external terminals when the logical values match with "0", and the external terminals are in a high impedance state when the logical values do not match. And a control means for setting the ternary test mode by activating the test circuit based on an external control signal. 【請求項４】 データを記憶可能なメモリセルアレイ
と、上記メモリセルアレイからの読出しデータを増幅す
るための複数のメインアンプと、上記メインアンプの出
力データを外部出力可能な外部端子と、 上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“１”で一致した場合に論理値“０”を、
論理値“０”で一致した場合に論理値“１”を、それぞ
れ上記外部端子を介して外部出力し、論理不一致の場合
には上記外部端子を高インピーダンス状態する３値テス
トモードを実現可能なテスト手段と、 外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記３値テストモードをセットするための制
御手段とを含む半導体記憶装置であって、 上記複数のメインアンプの出力信号を選択的に外部出力
可能な第１回路と、 上記複数のメインアンプの出力信号に基づいて上記メモ
リセルアレイからの複数ビット並列読出しデータの論理
判定を行う第２回路と、 上記第１回路からの外部信号出力に代えて、上記第２回
路の出力信号に基づく３値テストの結果出力状態を選択
的に形成する第３回路とを含んで、上記テスト手段を構
成したことを特徴とする半導体記憶装置。4. A memory cell array capable of storing data, a plurality of main amplifiers for amplifying read data from the memory cell array, an external terminal capable of outputting output data of the main amplifier to the outside, and the memory cell array. When the multi-bit parallel read data from the two match with the logical value "1", the logical value "0"
When the logical values are "0", the logical value "1" is externally output via the external terminals, and when the logical values do not match, the three-value test mode in which the external terminals are in a high impedance state can be realized. What is claimed is: 1. A semiconductor memory device comprising: test means; and control means for setting the ternary test mode by activating the test circuit based on an external control signal. A first circuit that can selectively output to the outside, a second circuit that makes a logical determination of multi-bit parallel read data from the memory cell array based on output signals of the plurality of main amplifiers, and a first circuit from the first circuit. The test means is configured to include a third circuit that selectively forms a result output state of a ternary test based on the output signal of the second circuit, instead of the external signal output. A semiconductor memory device characterized by the above.