JPH0918001A - Vertical power mosfet and manufacture thereof - Google Patents
Vertical power mosfet and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、Ｐチャネル縦型パワー
ＭＯＳＦＥＴおよび、その製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a P-channel vertical power MOSFET and its manufacturing method.
【０００２】[0002]
【従来の技術】縦型パワーＭＯＳＦＥＴのツェナーダイ
オード形成方法に関しては、例えば特開平５−９０５
９４号公報、特開平５−９０２９５号公報に開示され
ている。これらの方法は、いずれもツェナーダイオード
部のＰ+ 領域を形成する方法に関するものである。は
ツェナーダイオード部のＰ+ 領域に単独で不純物を注入
した後、熱処理を加えて活性化した後、ゲート領域への
不純物の注入を行うことを特徴し、はツェナーダイオ
ード部のＰ+ 領域に先に不純物を注入したのち、その活
性化をＮ+領域の活性化と同時に行うことを特徴として
いる。2. Description of the Related Art A method of forming a Zener diode of a vertical power MOSFET is disclosed in, for example, Japanese Patent Laid-Open No. 5-905
No. 94 and Japanese Patent Application Laid-Open No. 5-90295. These methods are all related to the method of forming the P + region of the Zener diode portion. Ahead after implanting impurities alone P + region of the zener diode portion, after activation by the addition of heat treatment, and characterized in that the injection of impurities into the gate region, the P + region of the zener diode unit The feature is that after the impurity is implanted into the substrate, the activation is performed simultaneously with the activation of the N + region.
【０００３】[0003]
【発明が解決しようとする課題】Ｐチャネル縦型パワー
ＭＯＳＦＥＴでは、ゲート絶縁膜の静電破壊防止対策と
して、ゲート電極とソース電極の間にＰ+ Ｎ- ３段の双
方向ツェナーダイオードを入れている。また、従来のＰ
チャネル縦型パワーＭＯＳＦＥＴでは、ツェナーダイオ
ードのＰ+ 領域形成の際、ゲート領域、ツェナーダイオ
ード領域のそれぞれのポリシリコンに同時にボロンを注
入し、その後８５０℃〜９００℃の熱処理を２０分〜４
０分加えて活性化させることにより、前記Ｐ+ 領域を形
成している。In P-channel vertical power MOSFET [0005], an electrostatic breakdown prevention of the gate insulating film, between the gate electrode and the source electrode P + N - Put three stages bidirectional Zener diode There is. In addition, conventional P
In the channel vertical power MOSFET, when the P + region of the Zener diode is formed, boron is simultaneously implanted into the polysilicon of each of the gate region and the Zener diode region, and then a heat treatment at 850 ° C. to 900 ° C. is performed for 20 minutes to 4 minutes.
The P + region is formed by adding 0 minutes for activation.
【０００４】ところが、前記熱処理を十分に行わない
と、ツェナーダイオード部のボロンの拡散が不十分にな
り、そのためＰ+ 領域が下まで形成されず、ツェナーダ
イオードのリーク電流の増大を引き起こす。すなわち図
９（ａ）は、Ｐ+ が十分に拡散された場合のツェナーダ
イオードの断面図であり、このツェナーダイオードは図
９（ｂ）のように正常な特性を示す。これに対し図１０
（ａ）は、Ｐ+ の拡散が不十分な場合のツェナーダイオ
ードの断面図で、このツェナーダイオードでは図１０
（ｂ）に示すようにリークが多くなる。However, if the heat treatment is not sufficiently carried out, the diffusion of boron in the Zener diode portion is insufficient, and therefore the P + region is not formed to the lower part, which causes an increase in the leak current of the Zener diode. That is, FIG. 9A is a sectional view of the Zener diode when P + is sufficiently diffused, and this Zener diode exhibits normal characteristics as shown in FIG. 9B. On the other hand, FIG.
FIG. 10A is a cross-sectional view of a Zener diode when P + diffusion is insufficient, and FIG.
As shown in (b), there are many leaks.
【０００５】しかしながら、ボロンの拡散を十分にする
ために熱処理を過剰に行うと、ゲートポリシリコン領域
においてはボロンが突き抜けて、トランジスタの特性不
良が発生する問題がある。そのため熱処理の条件を最適
化することが非常に重要であり、更にそのばらつきが製
品特性に大きく影響する。However, if the heat treatment is excessively performed in order to sufficiently diffuse boron, there is a problem that boron penetrates in the gate polysilicon region, resulting in defective transistor characteristics. Therefore, it is very important to optimize the heat treatment conditions, and the variation greatly affects the product characteristics.
【０００６】本発明は、上記問題点を解決することを目
的とするもので、ツェナーダイオードのＰ+ 領域となる
ポリシリコン部の上部をエッチングしてＰ+ 領域のみ、
そのポリシリコン膜厚を薄くすることで、ツェナーダイ
オードにおける不純物注入の際に、ボロンが下方に容易
に到達できるようにしたものである。さらに本発明は、
ツェナーダイオードのＰ+ 領域へのＰ+ 注入と、ゲート
ポリシリコンへのＰ+ 注入を分けて行うことで、ツェナ
ーダイオードのＰ+ 領域のボロン濃度を所望値に制御す
ることができ、かつ、後の熱処理工程の条件設定に自由
度をもたせるようにしたものである。An object of the present invention is to solve the above-mentioned problems, in which only the P + region is formed by etching the upper portion of the polysilicon portion which becomes the P + region of the Zener diode.
By reducing the thickness of the polysilicon film, boron can easily reach below when impurities are injected into the Zener diode. Further, the present invention is
And the P + implantation into the P + region of the zener diode, by performing separately P + implantation into the gate polysilicon, it is possible to control the boron concentration of the P + region of the zener diode to a desired value, and, after This is to allow flexibility in setting conditions for the heat treatment step.
【０００７】[0007]
【課題を解決するための手段】請求項１に記載の縦型パ
ワーＭＯＳＦＥＴの製造方法は、Ｐチャネル縦型パワー
ＭＯＳＦＥＴの製造に際し、ツェナーダイオード部のＰ
+ 領域の表面をエッチングすることにより、ツェナーダ
イオード部を構成するポリシリコンの膜厚について、Ｐ
+ 領域のポリシリコンのみを薄くすることを特徴とす
る。A method of manufacturing a vertical power MOSFET according to a first aspect of the present invention is a method of manufacturing a P-channel vertical power MOSFET.
By etching the surface of the + region, the thickness of the polysilicon forming the Zener diode part is
The feature is that only the polysilicon in the + region is thinned.
【０００８】請求項２に記載の縦型パワーＭＯＳＦＥＴ
は、ツェナーダイオード部を構成するポリシリコンの膜
厚について、Ｐ+ 領域のポリシリコンのみを薄くしたこ
とを特徴とする。A vertical power MOSFET according to claim 2.
Is characterized in that only the polysilicon in the P + region is thin with respect to the film thickness of the polysilicon forming the Zener diode portion.
【０００９】請求項３に記載の縦型パワーＭＯＳＦＥＴ
の製造方法は、ツェナーダイオード部のＰ+ 領域へのＰ
型不純物の注入操作と、ゲートポリシリコン領域へのＰ
型不純物の注入操作とを、独立に行うか、または並行し
て行い、これらの領域におけるＰ+ 不純物の濃度に差を
もたせることを特徴とする。A vertical power MOSFET according to claim 3.
The method of manufacture, P to P + region of the zener diode unit
Type impurity implantation operation and P to the gate polysilicon region
It is characterized in that the operation of implanting the type impurities is carried out independently or in parallel so that the concentration of the P + impurities in these regions is made different.
【００１０】請求項４に記載の縦型パワーＭＯＳＦＥＴ
は、ツェナーダイオード部のＰ+ 領域におけるＰ+ 不純
物の濃度と、ゲートポリシリコン領域におけるＰ+ 不純
物の濃度との間に差をもたせたことを特徴とする。A vertical power MOSFET according to claim 4.
It is characterized with the concentration of the P + impurity in the P + region of the zener diode portion, that remembering the difference between the concentration of P + impurity in the gate polysilicon region.
【００１１】[0011]
【作用】請求項１の製造方法による縦型パワーＭＯＳＦ
ＥＴ、請求項２の縦型パワーＭＯＳＦＥＴでは、Ｐ+ 領
域のポリシリコンのみを薄くするので、該Ｐ+ 領域にお
いてＰ+ 型不純物が下方に到達しやすくなり、Ｐ+ 型不
純物の拡散を十分に行うことができる。A vertical power MOSF according to the manufacturing method of claim 1.
ET, in the vertical power MOSFET according to claim 2, since only the polysilicon in the P + region is thinned, the P + type impurity easily reaches the P + region downward, and the P + type impurity is sufficiently diffused. It can be carried out.
【００１２】請求項３の製造方法による縦型パワーＭＯ
ＳＦＥＴ、請求項４の縦型パワーＭＯＳＦＥＴでは、ツ
ェナーダイオードのＰ+ 領域とゲートポリシリコン領域
とで、Ｐ+ 不純物濃度分布に差をつけたので、後に行う
活性化ための熱処理工程の条件設定に自由度をもたせる
ことができる。A vertical power MO according to the manufacturing method of claim 3.
In the SFET and the vertical power MOSFET of claim 4, since the P + impurity concentration distribution is different between the P + region and the gate polysilicon region of the Zener diode, it is possible to set the condition of the heat treatment step for activation performed later. You can have a degree of freedom.
【００１３】[0013]
【実施例】以下、本発明の実施例を図面を基に説明す
る。 実施例１ 図１〜８は、縦型パワーＭＯＳＦＥＴの製造工程を断面
図で示したものである。まず図１に示すように、Ｐ型シ
リコンウエーハからなる基板１上にＰ型エピ層２を成長
させ、このＰ型エピ層上２に酸化膜３を３０００Å〜６
０００Åに形成した後、この酸化膜３を写真製版工程を
経てエッチングし、リンを注入してＮ型ウエル領域４を
形成する。Embodiments of the present invention will be described below with reference to the drawings. Example 1 FIGS. 1 to 8 are sectional views showing a manufacturing process of a vertical power MOSFET. First, as shown in FIG. 1, a P-type epi layer 2 is grown on a substrate 1 made of a P-type silicon wafer, and an oxide film 3 is formed on the P-type epi layer 2 at a thickness of 3000 Å-6.
After being formed to 000Å, this oxide film 3 is etched through a photolithography process, and phosphorus is injected to form an N-type well region 4.
【００１４】図２に示すように、酸化膜３を除去し、Ｎ
型ウエル領域４上にフィールド酸化膜５を５０００Å〜
１００００Åに形成した後、トランジスタ領域上にゲー
ト酸化膜６を３００Å〜１０００Åに形成する。As shown in FIG. 2, the oxide film 3 is removed and N
A field oxide film 5 of 5000 Å to the well region 4 is formed.
After being formed to 10000Å, a gate oxide film 6 is formed to 300Å to 1000Å on the transistor region.
【００１５】図３に示すように、ポリシリコン７を約５
０００Åデポした後、ポリシリコン７の全面にリン注入
を３０ｋｅＶ、ドーズ量１×１０13〜１×１０14ｃｍ-2
の条件で行う（Ｎ型不純物イオンの低濃度注入）。As shown in FIG.
After depositing 000Å, phosphorus is implanted into the entire surface of the polysilicon 7 by 30 keV and the dose amount is 1 × 10 13 to 1 × 10 14 cm -2.
Is performed under the conditions (low concentration implantation of N-type impurity ions).
【００１６】図４に示すように、ポリシリコン７のパタ
ーンニングを行った後、ポリシリコン７とＰ型エピ層領
域にＮ型不純物をドーズ量１×１０13〜１×１０14ｃｍ
-2の条件で注入する（Ｎ型不純物イオンの低濃度注
入）。その後、１１００℃〜１２００℃の熱処理を行っ
てＮ型ボディ８を形成する。As shown in FIG. 4, after patterning the polysilicon 7, an N-type impurity is dosed in the polysilicon 7 and the P-type epi layer region at a dose of 1 × 10 13 to 1 × 10 14 cm.
Implant under the condition of -2 (low concentration implantation of N-type impurity ions). Then, heat treatment at 1100 ° C. to 1200 ° C. is performed to form the N-type body 8.
【００１７】図５に示すように、写真製版技術によりフ
ォトレジスト９のパターンニングを行い、Ｎ型不純物を
ドーズ量１×１０15〜１×１０16ｃｍ-2の条件で注入す
る（Ｎ型不純物イオンの高濃度注入）。フォトレジスト
９を除去した後、１１００℃〜１２００℃の熱処理を行
ってＮ型ボディ８中にＮ+ 領域１０を形成する。このＮ
+ 領域１０は、Ｎ型ボディ８の電位をとるためのもので
ある。As shown in FIG. 5, the photoresist 9 is patterned by photolithography, and N-type impurities are implanted under the conditions of a dose amount of 1 × 10 15 to 1 × 10 16 cm -2 (N-type impurities). High concentration ion implantation). After removing the photoresist 9, heat treatment at 1100 ° C. to 1200 ° C. is performed to form an N + region 10 in the N type body 8. This N
The + region 10 is for taking the potential of the N-type body 8.
【００１８】図６に示すように、写真製版技術によりツ
ェナーダイオードのＰ+ 領域となるべき部分以外をレジ
スト１１で覆い、ポリシリコン７のエッチングを約２０
００Å行う。この場合、ツェナーダイオードのＮ- 領域
となるべき部分は従来の膜厚のままである。この状態で
ツェナーダイオードのＰ+ 領域にのみボロンのようなＰ
型不純物を注入すること（Ｐ型不純物イオンの高濃度注
入）は可能である。このように、ポリシリコン７のうち
ツェナーダイオードのＰ+ 領域となる部分のみをエッチ
ングすることにより、該部分のポリシリコン膜厚を他の
部分に比べて薄くすることができる。図６において１２
はゲートポリシリコン、１３はツェナーダイオード部ポ
リシリコンである。As shown in FIG. 6, a portion other than the portion to be the P + region of the Zener diode is covered with a resist 11 by photolithography, and the polysilicon 7 is etched by about 20 times.
Do 00Å. In this case, the portion to be the N − region of the Zener diode has the conventional film thickness. In this state, only the P + region of the Zener diode has a P like boron.
It is possible to implant a type impurity (high-concentration implantation of P-type impurity ions). In this way, by etching only the portion of the polysilicon 7 that becomes the P + region of the Zener diode, the polysilicon film thickness of that portion can be made thinner than the other portions. 12 in FIG.
Is a gate polysilicon, and 13 is a Zener diode portion polysilicon.
【００１９】図７に示すように写真製版技術により、図
５の工程で形成したＮ+ 領域１０とツェナーダイオード
でＮ- 領域となる部分をレジスト１４でマスクし、ボロ
ンのようなＰ型不純物をドーズ量１×１０15〜１×１０
16ｃｍ-2の条件で注入する（Ｐ型不純物イオンの高濃度
注入）。なお、図６の工程でツェナーダイオードのＰ+
領域にＰ型不純物を注入しておけば、ツェナーダイオー
ドのＰ+ 領域もレジスト１４で覆うことは可能である。
すなわち、ゲート領域のＰ+ ポリシリコン１２ａと、ツ
ェナーダイオード１５のＰ+ 領域１５ａとで、不純物濃
度に差をもたせることができる。その後、注入したＰ型
イオンを活性化するため、８５０℃〜９５０℃の熱処理
を行う。但し、熱処理の条件はゲートポリシリコン１２
に注入したＰ型不純物がゲート酸化膜６を突き抜けない
ように設定する必要がある。As shown in FIG. 7, the photolithography technique is used to mask the N + region 10 formed in the step of FIG. 5 and the portion of the Zener diode which will be the N − region with a resist 14 to remove P-type impurities such as boron. Dose amount 1 × 10 15 to 1 × 10
Implantation is performed under the condition of 16 cm -2 (high concentration implantation of P-type impurity ions). Incidentally, the Zener diode in the step of FIG. 6 P +
If P-type impurities are implanted in the region, the P + region of the Zener diode can be covered with the resist 14.
That is, the P + polysilicon 12a in the gate region and the P + region 15a of the Zener diode 15 can have a difference in impurity concentration. After that, heat treatment at 850 ° C. to 950 ° C. is performed to activate the implanted P-type ions. However, the heat treatment conditions are the gate polysilicon 12
It is necessary to set so that the P-type impurity implanted into the gate oxide does not penetrate through the gate oxide film 6.
【００２０】図８に示すように、層間絶縁膜１６を５０
００Å〜１００００Åにデポし、コンタクト穴を形成し
た後、アルミニウムをパターンニングして縦型パワーＭ
ＯＳＦＥＴのソース電極１７とゲート電極１８を形成す
る。As shown in FIG. 8, the interlayer insulating film 16 is formed by 50
After depositing from 00Å to 10000Å and forming contact holes, patterning aluminum and vertical power M
The source electrode 17 and the gate electrode 18 of the OSFET are formed.
【００２１】[0021]
【発明の効果】以上の説明で明らかなように、請求項１
の製造方法により作製された縦型パワーＭＯＳＦＥＴ、
または請求項２の構造を有する縦型パワーＭＯＳＦＥＴ
によれば、ツェナーダイオードにおいてＰ+ 領域のポリ
シリコンのみが薄くなっているため、該領域ではＰ+ 不
純物が下方に到達しやすくなるので、拡散不足によるツ
ェナーダイオードリークの発生を的確に抑えることがで
きる。請求項３の製造方法により作製された縦型パワー
ＭＯＳＦＥＴ、または請求項４の構造を有する縦型パワ
ーＭＯＳＦＥＴによれば、ツェナーダイオードのＰ+領
域とゲートポリシリコン領域とで、Ｐ+ 不純物濃度分布
に差をつけたので、後に行う活性化のための熱処理工程
の条件設定に自由度をもたせることができる。これによ
り、ツェナーダイオードの特性（リーク特性、ブレーク
ダウン特性など）の最適化が容易になる。As is apparent from the above description, claim 1
A vertical power MOSFET manufactured by the manufacturing method of
Alternatively, a vertical power MOSFET having the structure of claim 2.
According to this, since only the polysilicon in the P + region of the Zener diode is thinned, the P + impurity easily reaches the lower region of the Zener diode, so that the Zener diode leak due to insufficient diffusion can be appropriately suppressed. it can. According to the vertical power MOSFET manufactured by the manufacturing method of claim 3 or the vertical power MOSFET having the structure of claim 4, the P + impurity concentration distribution in the P + region and the gate polysilicon region of the Zener diode is increased. Since there is a difference between the two, it is possible to give the degree of freedom in setting the conditions of the heat treatment step for activation to be performed later. This facilitates optimization of the characteristics (leakage characteristics, breakdown characteristics, etc.) of the Zener diode.
【図１】本発明の実施例における縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す断面図であって、Ｎウエル領域形成
工程までを示すものである。FIG. 1 is a vertical power MOSFE according to an embodiment of the present invention.
It is a sectional view showing the manufacturing process of T, showing the N well region forming process.
【図２】図１に続く工程を示す断面図であって、ゲート
酸化膜形成工程までを示すものである。FIG. 2 is a cross-sectional view showing a step that follows FIG. 1, showing up to the step of forming a gate oxide film.
【図３】図２に続く工程を示す断面図であって、リン注
入工程までを示すものである。FIG. 3 is a cross-sectional view showing a step that follows FIG. 2, showing up to the phosphorus implantation step.
【図４】図３に続く工程を示す断面図であって、Ｎ型ボ
ディ形成工程までを示すものである。FIG. 4 is a cross-sectional view showing a step that follows FIG. 3, showing up to an N-type body forming step.
【図５】図４に続く工程を示す断面図であって、Ｎ+ 領
域形成工程までを示すものである。FIG. 5 is a cross-sectional view showing a step that follows FIG. 4, showing up to the N + region forming step.
【図６】図５に続く工程を示す断面図であって、ポリシ
リコンのエッチング工程までを示すものである。6 is a cross-sectional view showing a step that follows FIG. 5, showing up to the step of etching polysilicon.
【図７】図６に続く工程を示す断面図であって、Ｐ型イ
オンを活性化するための熱処理工程までを示すものであ
る。7 is a cross-sectional view showing a step that follows FIG. 6, showing up to a heat treatment step for activating P-type ions.
【図８】図７に続く最終工程を示す断面図であって、ソ
ース電極とゲート電極を形成する工程までを示すもので
ある。8 is a cross-sectional view showing a final step following FIG. 7, showing up to the step of forming a source electrode and a gate electrode.
【図９】（ａ）は、従来のＰチャネル縦型パワーＭＯＳ
ＦＥＴにおいて、ツェナーダイオード部のボロン拡散が
十分に行われた場合の、該ツェナーダイオード部の断面
構造を示す説明図である。（ｂ）は、このツェナーダイ
オード部の正常なツェナー特性を示す説明図である。FIG. 9A is a conventional P-channel vertical power MOS.
It is explanatory drawing which shows the cross-section of the Zener diode part in case the boron diffusion of the Zener diode part was fully performed in FET. (B) is an explanatory view showing a normal Zener characteristic of the Zener diode portion.
【図１０】（ａ）は、従来のＰチャネル縦型パワーＭＯ
ＳＦＥＴにおいて、ツェナーダイオード部のボロン拡散
が不十分な場合の、該ツェナーダイオード部の断面構造
を示す説明図である。（ｂ）は、このツェナーダイオー
ド部の異常なツェナー特性を示す説明図である。FIG. 10A is a conventional P-channel vertical power MO.
It is explanatory drawing which shows the cross-section of the Zener diode part when boron diffusion of a Zener diode part is insufficient in SFET. (B) is an explanatory view showing an abnormal Zener characteristic of the Zener diode portion.
１ 基板 ２ Ｐ型エピ層 ３ 酸化膜 ４ Ｎ型ウエル領域 ５ フィールド酸化膜 ６ ゲート酸化膜 ７ ポリシリコン ８ Ｎ型ボディ ９ フォトレジスト １０ Ｎ+ 領域 １１ レジスト １２ ゲートポリシリコン １２ａ Ｐ+ ポリシリコン １３ ツェナーダイオード部ポリシリコン １４ レジスト １５ ツェナーダイオード １５ａ Ｐ+ 領域 １６ 層間絶縁膜 １７ ソース電極 １８ ゲート電極1 substrate 2 P type epi layer 3 oxide film 4 N type well region 5 field oxide film 6 gate oxide film 7 polysilicon 8 N type body 9 photoresist 10 N + region 11 resist 12 gate polysilicon 12a P + polysilicon 13 Zener Diode part Polysilicon 14 Resist 15 Zener diode 15a P + region 16 Interlayer insulating film 17 Source electrode 18 Gate electrode
Claims (4)
造に際し、ツェナーダイオード部のＰ+ 領域の表面をエ
ッチングすることにより、ツェナーダイオード部を構成
するポリシリコンの膜厚について、Ｐ+ 領域のポリシリ
コンのみを薄くすることを特徴とする縦型パワーＭＯＳ
ＦＥＴの製造方法。1. When manufacturing a P-channel vertical power MOSFET, by etching the surface of the P + region of the Zener diode portion, the film thickness of the polysilicon forming the Zener diode portion is limited to that of the P + region. Vertical power MOS characterized by thinning
Manufacturing method of FET.
リコンの膜厚について、Ｐ+ 領域のポリシリコンのみを
薄くしたことを特徴とする縦型パワーＭＯＳＦＥＴ。2. A vertical power MOSFET, wherein only the polysilicon in the P + region is thinned with respect to the film thickness of the polysilicon forming the Zener diode portion.
型不純物の注入操作と、ゲートポリシリコン領域へのＰ
型不純物の注入操作とを、独立に行うか、または並行し
て行い、これらの領域におけるＰ+ 不純物の濃度に差を
もたせることを特徴とする縦型パワーＭＯＳＦＥＴの製
造方法。3. A P + to the P + region of the Zener diode section
Type impurity implantation operation and P to the gate polysilicon region
A method for manufacturing a vertical power MOSFET, characterized in that the operation of implanting a type impurity is carried out independently or in parallel to make a difference in the concentration of P + impurities in these regions.
るＰ+ 不純物の濃度と、ゲートポリシリコン領域におけ
るＰ+ 不純物の濃度との間に差をもたせたことを特徴と
する縦型パワーＭＯＳＦＥＴ。4. A vertical power MOSFET characterized in that there is a difference between the concentration of P + impurities in the P + region of the Zener diode portion and the concentration of P + impurities in the gate polysilicon region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18217895A JPH0918001A (en) | 1995-06-26 | 1995-06-26 | Vertical power mosfet and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18217895A JPH0918001A (en) | 1995-06-26 | 1995-06-26 | Vertical power mosfet and manufacture thereof |
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| Publication Number | Publication Date |
|---|---|
| JPH0918001A true JPH0918001A (en) | 1997-01-17 |
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ID=16113713
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|---|---|---|---|
| JP18217895A Pending JPH0918001A (en) | 1995-06-26 | 1995-06-26 | Vertical power mosfet and manufacture thereof |
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| Country | Link |
|---|---|
| JP (1) | JPH0918001A (en) |
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