JPH09172363A - Input circuit and input circuit characteristic setting method - Google Patents
Input circuit and input circuit characteristic setting methodInfo
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- JPH09172363A JPH09172363A JP7332277A JP33227795A JPH09172363A JP H09172363 A JPH09172363 A JP H09172363A JP 7332277 A JP7332277 A JP 7332277A JP 33227795 A JP33227795 A JP 33227795A JP H09172363 A JPH09172363 A JP H09172363A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電源電圧よりも小
さい電圧振幅をもつ小振幅信号を受信し電源電圧の振幅
をもつ信号に変換して内部回路に伝達する入力回路、お
よびその入力回路の特性を設定する入力回路特性設定方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input circuit for receiving a small-amplitude signal having a voltage amplitude smaller than a power supply voltage, converting the signal into a signal having an amplitude of the power supply voltage and transmitting the signal to an internal circuit, and an input circuit thereof. The present invention relates to an input circuit characteristic setting method for setting characteristics.
【０００２】[0002]
【従来の技術】近年、マイクロコンピュータの動作周波
数の、益々の高周波数化に伴い、半導体チップ間を接続
するバス上における信号も、例えば１００ＭＨｚ以上の
周波数で伝搬されるようになり、このため、その信号に
よる消費電力の増大や放射ノイズの増大等が問題になっ
ている。そこで、この問題を解決するためにバス上にお
ける信号の電圧振幅を、例えば０．８Ｖ等と小さく抑え
た、いわゆる高速インターフェースの規格が各種提案さ
れている。このような高速インターフェースの規格に基
づいて出力された小振幅信号は、バス上に接続された半
導体チップのＩ／Ｏ部分に構成された入力回路に入力さ
れ、その入力回路で電源電圧の振幅をもつ信号に変換さ
れ、半導体チップの内部回路に伝達される。2. Description of the Related Art In recent years, as operating frequencies of microcomputers have become higher and higher, signals on a bus connecting semiconductor chips have also been propagated at frequencies of 100 MHz or higher, for example. The increase in power consumption due to the signal and the increase in radiation noise have become problems. Therefore, in order to solve this problem, various so-called high-speed interface standards have been proposed in which the voltage amplitude of the signal on the bus is suppressed to a small value such as 0.8V. A small-amplitude signal output based on such a high-speed interface standard is input to an input circuit formed in the I / O part of the semiconductor chip connected to the bus, and the input circuit changes the amplitude of the power supply voltage. It is converted into a signal having the same and transmitted to the internal circuit of the semiconductor chip.
【０００３】図４は、高速インターフェースの規格の１
つであるＧＴＬ（ＧｕｎｎｉｎｇＴｒａｎｓｃｅｉｖｅ
ｒ Ｌｏｇｉｃ）規格に基づいて出力された小振幅信号
を電源電圧の振幅をもつ信号に変換するための入力回路
である。図４に示す入力回路４００は、差動増幅器１０
とインバータ３１，４１とから構成されている。差動増
幅器１０を構成するＰＭＯＳトランジスタ１１のゲート
には、基準電圧ＶREF （０．８Ｖ）が入力される。この
ＰＭＯＳトランジスタ１１の一端は、ＰＭＯＳトランジ
スタ１２，１３の各一端に接続されている。ＰＭＯＳト
ランジスタ１３の他端は電源ＶDD（３．３Ｖ）に接続さ
れている。またＰＭＯＳトランジスタ１２，１３の各ゲ
ートが互いに接続され、これらのゲートにＧＴＬ規格に
基づく０．４Ｖ〜１．２Ｖの範囲内の電圧振幅をもつ小
振幅信号Ｖｉｎが入力される。またＰＭＯＳトランジス
タ１１、１２の各他端それぞれは、ＮＭＯＳトランジス
タ１４，１５それぞれを経由してグラウンドＧＮＤに接
続されている。さらにＰＭＯＳトランジスタ１１の他端
はＮＭＯＳトランジスタ１４，１５の各ゲートにも接続
されており、これによりＮＭＯＳトランジスタ１４，１
５からなるカレントミラー負荷回路が構成されている。
差動増幅器１０からはこの負荷回路とＰＭＯＳトランジ
スタ１３から供給される定電流に基づく利得に応じた電
圧振幅の信号が出力される。またＰＭＯＳトランジスタ
１２とＮＭＯＳトランジスタ１５の接続点（ノードＡ）
にインバータ３１の入力が接続され、そのインバータ３
１の出力（ノードＢ）にインバータ４１の入力が接続さ
れている。このように構成された入力回路４００に、小
振幅信号Ｖｉｎとして例えば０．４Ｖの電圧が入力され
ると、この電圧は差動増幅器１０に基準電圧ＶREF とし
て入力されている０．８Ｖの電圧よりも十分低いため、
ノードＡはインバータ３１のしきい値よりも十分高い電
位となり、インバータ３１から‘Ｌ’レベルの信号が出
力される。この‘Ｌ’レベルの信号はインバータ４１に
入力され、これによりインバータ４１から‘Ｈ’レベル
の信号Ｖｏｕｔ（およそ３．３Ｖ）が出力される。FIG. 4 shows a high speed interface standard 1
GTL (GunningTransceive)
This is an input circuit for converting a small-amplitude signal output based on the r Logic standard into a signal having the amplitude of the power supply voltage. The input circuit 400 shown in FIG.
And inverters 31 and 41. The reference voltage V REF (0.8V) is input to the gate of the PMOS transistor 11 that constitutes the differential amplifier 10. One end of the PMOS transistor 11 is connected to each end of the PMOS transistors 12 and 13. The other end of the PMOS transistor 13 is connected to the power supply V DD (3.3V). Further, the gates of the PMOS transistors 12 and 13 are connected to each other, and a small amplitude signal Vin having a voltage amplitude within the range of 0.4V to 1.2V based on the GTL standard is input to these gates. The other ends of the PMOS transistors 11 and 12 are connected to the ground GND via the NMOS transistors 14 and 15, respectively. Furthermore, the other end of the PMOS transistor 11 is also connected to the gates of the NMOS transistors 14 and 15, whereby the NMOS transistors 14 and 1 are connected.
A current mirror load circuit composed of 5 is configured.
The differential amplifier 10 outputs a signal having a voltage amplitude corresponding to the gain based on the constant current supplied from the load circuit and the PMOS transistor 13. Also, the connection point (node A) between the PMOS transistor 12 and the NMOS transistor 15
The input of the inverter 31 is connected to the
The output of 1 (node B) is connected to the input of the inverter 41. When a voltage of 0.4 V, for example, is input as the small-amplitude signal Vin to the input circuit 400 configured as described above, this voltage is 0.8 V which is input to the differential amplifier 10 as the reference voltage V REF. Much lower than
The node A has a potential that is sufficiently higher than the threshold value of the inverter 31, and the inverter 31 outputs an “L” level signal. This'L 'level signal is input to the inverter 41, which causes the inverter 41 to output an'H' level signal Vout (approximately 3.3V).
【０００４】一方、入力回路４００に、小振幅信号Ｖｉ
ｎとして例えば１．２Ｖの電圧が入力されると、この電
圧は差動増幅器１０に基準電圧ＶREF として入力されて
いる０．８Ｖの電圧よりも十分高いため、ノードＡはイ
ンバータ３１のしきい値よりも十分低い電位となり、イ
ンバータ３１から‘Ｈ’レベルの信号が出力される。こ
の‘Ｈ’レベルの信号はインバータ３１に入力され、こ
れによりインバータ３１から‘‘Ｌ’レベル信号Ｖｏｕ
ｔ（およそ０Ｖ）が出力される。On the other hand, the small amplitude signal Vi is input to the input circuit 400.
When a voltage of 1.2 V, for example, is input as n, this voltage is sufficiently higher than the voltage of 0.8 V input as the reference voltage V REF to the differential amplifier 10, so that the threshold of the inverter 31 at the node A is increased. The potential becomes sufficiently lower than the value, and the'H 'level signal is output from the inverter 31. This'H 'level signal is input to the inverter 31, whereby the “L” level signal Vou is output from the inverter 31.
t (about 0 V) is output.
【０００５】このようにして、入力回路４００で電源電
圧よりも小さい電圧振幅である０．４Ｖ〜１．２Ｖの範
囲内の小振幅信号Ｖｉｎが電源電圧の振幅をもつ０Ｖ〜
３．３Ｖのフルスイングの信号Ｖｏｕｔに変換される。In this way, in the input circuit 400, the small amplitude signal Vin within the range of 0.4V to 1.2V, which is a voltage amplitude smaller than the power supply voltage, has a power supply voltage of 0V to 0V.
It is converted into a 3.3 V full swing signal Vout.
【０００６】[0006]
【発明が解決しようとする課題】上述したように、入力
回路４００に入力される小振幅信号Ｖｉｎは電源電圧よ
りも小さい電圧振幅の信号であり、かつ高周波帯域にお
ける信号でもあるため、その小振幅信号Ｖｉｎには反射
などに起因する高周波ノイズが含まれる場合が多く、そ
の場合その小振幅信号Ｖｉｎの、基準電圧ＶREF 付近に
この高周波ノイズが含まれると、その高周波ノイズで入
力回路４００が誤動作する場合がある。以下、図５を参
照して説明する。As described above, the small-amplitude signal Vin input to the input circuit 400 is a signal having a voltage amplitude smaller than the power supply voltage, and is also a signal in a high frequency band. In many cases, the signal Vin includes high-frequency noise caused by reflection, and in this case, when the high-frequency noise is included near the reference voltage V REF of the small-amplitude signal Vin, the high-frequency noise causes the input circuit 400 to malfunction. There is a case. Hereinafter, description will be made with reference to FIG.
【０００７】図５は、図４に示す入力回路４００に入力
される小振幅信号Ｖｉｎの、基準電圧ＶREF 付近に高周
波ノイズが含まれた波形図である。図５に示す時刻ｔ0
の時点では、小振幅信号Ｖｉｎの電圧は基準電圧ＶREF
（０．８Ｖ）よりも十分低いため、前述したようにノー
ドＡはインバータ３１のしきい値よりも十分高い電位に
なり、従ってインバータ４１から‘Ｈ’レベルの信号Ｖ
ｏｕｔが出力される。次に時刻ｔ1 の時点では、小振幅
信号Ｖｉｎの電圧は基準電圧ＶREF （０．８Ｖ）よりも
十分高いため、やはり前述したようにノードＡはインバ
ータ３１のしきい値よりも十分低い電位になり、従って
インバータ４１から‘Ｌ’レベルの信号Ｖｏｕｔが出力
される。FIG. 5 is a waveform diagram in which high-frequency noise is included near the reference voltage V REF of the small-amplitude signal Vin input to the input circuit 400 shown in FIG. Time t 0 shown in FIG.
At the time point of, the voltage of the small amplitude signal Vin is equal to the reference voltage V REF.
Since it is sufficiently lower than (0.8V), the node A has a potential sufficiently higher than the threshold value of the inverter 31 as described above, and therefore the inverter 41 outputs the signal V of the “H” level
out is output. Next, at time t 1 , the voltage of the small-amplitude signal Vin is sufficiently higher than the reference voltage V REF (0.8 V), so that the node A has a potential sufficiently lower than the threshold value of the inverter 31 as described above. Therefore, the inverter 41 outputs the signal Vout at the “L” level.
【０００８】次に時刻ｔ2 の時点では、小振幅信号Ｖｉ
ｎに高周波ノイズが含まれてその小振幅信号Ｖｉｎの電
圧は基準電圧ＶREF （０．８Ｖ）よりもやや低くなって
おり、このためノードＡは差動増幅器１０の利得に応じ
た、インバータ３１のしきい値付近の電位になり、この
電位がインバータ３１で‘Ｈ’レベルとみなされると、
インバータ３１の出力が反転するという誤動作が発生す
る。Next, at time t 2 , a small amplitude signal Vi
The high-frequency noise is included in n, and the voltage of the small-amplitude signal Vin is slightly lower than the reference voltage V REF (0.8 V). Therefore, the node A has the inverter 31 depending on the gain of the differential amplifier 10. Becomes a potential near the threshold value of, and when this potential is regarded as'H 'level by the inverter 31,
A malfunction occurs that the output of the inverter 31 is inverted.
【０００９】本発明は、上記事情に鑑み、入力された小
振幅信号に高周波ノイズが含まれる場合であっても誤動
作の防止が図られた入力回路および入力回路特性設定方
法を提供することを目的とする。In view of the above circumstances, it is an object of the present invention to provide an input circuit and an input circuit characteristic setting method capable of preventing malfunction even when the input small amplitude signal contains high frequency noise. And
【００１０】[0010]
【課題を解決するための手段】上記目的を達成する本発
明の入力回路は、電源電圧よりも小さい電圧振幅をもつ
小振幅信号を受信し電源電圧の振幅をもつ信号に変換し
て内部回路に伝達する入力回路において、 （１−１）上記小振幅信号を所定の基準電圧信号と比較
し、これら小振幅信号と基準電圧信号との差分を増幅す
る差動増幅器 （１−２）上記差動増幅器の出力信号を入力して波形整
形する、所定の入力ヒステリシス幅を有するシュミット
回路 を備えたことを特徴とする。The input circuit of the present invention which achieves the above object receives a small-amplitude signal having a voltage amplitude smaller than the power supply voltage, converts it into a signal having the amplitude of the power supply voltage, and converts it into an internal circuit. In the transmitting input circuit, (1-1) a differential amplifier that compares the small amplitude signal with a predetermined reference voltage signal and amplifies a difference between the small amplitude signal and the reference voltage signal (1-2) the differential A Schmitt circuit having a predetermined input hysteresis width for inputting the output signal of the amplifier and shaping the waveform is provided.
【００１１】また上記目的を達成する本発明の入力回路
特性設定方法は、電源電圧よりも小さい電圧振幅をもつ
小振幅信号を所定の基準電圧信号と比較し、これら小振
幅信号と基準電圧信号との差分を増幅する差動増幅器
と、その差動増幅器の出力信号を入力して波形整形す
る、所定の入力ヒステリシス幅を有するシュミット回路
とを備えた入力回路の特性を設定する入力回路特性設定
方法において、（２−１）上記差動増幅器の周波数特性
を、上記小振幅信号として使用される周波数以上の周波
数帯域において高周波側ほど増幅率が低下した周波数特
性に設定するとともに、（２−２）上記シュミット回路
のヒステリシス幅を、上記差動増幅器に上記小振幅信号
が入力されたときのその差動増幅器の出力信号の振幅よ
りも小さく、かつ、上記差動増幅器に上記小振幅信号と
同一振幅の、その小振幅信号の周波数よりも高周波の、
除去しようとするノイズが入力されたときのその差動増
幅器の出力信号の振幅よりも大きいヒステリシス幅に設
定することを特徴とする。Further, according to the input circuit characteristic setting method of the present invention which achieves the above object, a small amplitude signal having a voltage amplitude smaller than the power supply voltage is compared with a predetermined reference voltage signal, and the small amplitude signal and the reference voltage signal are compared. Input circuit characteristic setting method for setting the characteristic of an input circuit including a differential amplifier for amplifying the difference between the differential amplifier and a Schmitt circuit having a predetermined input hysteresis width for inputting the output signal of the differential amplifier and shaping the waveform In (2-1), the frequency characteristic of the differential amplifier is set to a frequency characteristic in which an amplification factor is lowered toward a higher frequency side in a frequency band equal to or higher than the frequency used as the small amplitude signal, and (2-2). The hysteresis width of the Schmitt circuit is smaller than the amplitude of the output signal of the differential amplifier when the small amplitude signal is input to the differential amplifier, and Of the small amplitude signal and the same amplitude to the differential amplifier, the high frequency than the frequency of the small amplitude signals,
It is characterized in that the hysteresis width is set to be larger than the amplitude of the output signal of the differential amplifier when the noise to be removed is input.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の一実施形態の入力回路を示
す図である。尚、図４に示す入力回路の構成要素と同一
の要素には同一の番号を付し、重複説明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below. FIG. 1 is a diagram showing an input circuit according to an embodiment of the present invention. The same elements as those of the input circuit shown in FIG. 4 are designated by the same reference numerals, and the duplicate description will be omitted.
【００１３】図１に示す入力回路１００には、図４に示
すインバータ３１に代えてシュミット回路２０が備えら
れている。先ず、シュミット回路２０の構成について説
明する。シュミット回路２０を構成するインバータ２１
の入力は、前述した差動増幅器１０の、ＰＭＯＳトラン
ジスタ１２とＮＭＯＳトランジスタ１５の接続点に接続
されている。またインバータ２１の出力は、ＰＭＯＳト
ランジスタ２２の一端とインバータ２３の入力に接続さ
れている。ＰＭＯＳトランジスタ２２の他端は電源ＶDD
に接続されている。さらにＰＭＯＳトランジスタ２２の
ゲートはインバータ２３の出力に接続されている。この
ように構成されたシュミット回路２０のインバータ２３
の出力にインバータ４１の入力が接続されている。The input circuit 100 shown in FIG. 1 is provided with a Schmitt circuit 20 in place of the inverter 31 shown in FIG. First, the configuration of the Schmitt circuit 20 will be described. Inverter 21 that constitutes the Schmitt circuit 20
Is connected to the connection point between the PMOS transistor 12 and the NMOS transistor 15 of the differential amplifier 10 described above. The output of the inverter 21 is connected to one end of the PMOS transistor 22 and the input of the inverter 23. The other end of the PMOS transistor 22 has a power source V DD
It is connected to the. Further, the gate of the PMOS transistor 22 is connected to the output of the inverter 23. The inverter 23 of the Schmitt circuit 20 configured as described above
Is connected to the input of the inverter 41.
【００１４】次に、シュミット回路２０の動作につい
て、図１に加え図２を参照して説明する。図２は、図１
に示すシュミット回路２０のヒステリシス幅を示す図で
ある。このヒステリシス幅の設定方法については、後述
する。図１に示すノードＡが、図２に示すヒステリシス
電圧Ｖ2 よりも低い‘Ｌ’レベルにあり、この‘Ｌ’レ
ベルの信号がシュミット回路２０のインバータ２１で反
転されて、インバータ２１から‘Ｈ’レベルが出力され
ているものとする。このとき、この‘Ｈ’レベルの信号
がインバータ２３で反転されてノードＢは‘Ｌ’レベル
になっている。この‘Ｌ’レベルの信号がＰＭＯＳトラ
ンジスタ２２のゲートに入力され、ＰＭＯＳトランジス
タ２２はオン状態にある。Next, the operation of the Schmitt circuit 20 will be described with reference to FIG. 2 in addition to FIG. FIG. 2 shows FIG.
It is a figure which shows the hysteresis width of the Schmitt circuit 20 shown in FIG. The method of setting the hysteresis width will be described later. The node A shown in FIG. 1 is at the'L 'level lower than the hysteresis voltage V 2 shown in FIG. 2, and this'L' level signal is inverted by the inverter 21 of the Schmitt circuit 20, and the inverter 21 outputs'H '. 'It is assumed that the level is output. At this time, the signal at the “H” level is inverted by the inverter 23, and the node B is at the “L” level. This'L 'level signal is input to the gate of the PMOS transistor 22, and the PMOS transistor 22 is in the ON state.
【００１５】この状態から、ノードＡが徐々に‘Ｈ’レ
ベルに向かって移行すると、インバータ２１を構成する
ＮＭＯＳトランジスタがオン状態になり、またＰＭＯＳ
トランジスタ２２はオン状態にあるため、電源ＶDD→Ｐ
ＭＯＳトランジスタ２２→インバータ２１を構成するＮ
ＭＯＳトランジスタの経路を通ってグラウンドに電流が
流れ始める。ノードＡが徐々に‘Ｈ’レベルに向かって
移行を開始した初期はまだインバータ２１とＰＭＯＳト
ランジスタ２２との接続点の電位は高い。ノードＡの電
位がさらに‘Ｈ’側に向かうとインバータ２１の抵抗が
下がって、インバータ２１とＰＭＯＳトランジスタ２２
との接続点電位が下がる。ノードＡの電位がさらに上昇
し、図２に示すヒステリシス電圧Ｖ2 に達し、インバー
タ２３が反転するとノードＢが‘Ｈ’レベルに遷移す
る。この‘Ｈ’レベルの信号がＰＭＯＳトランジスタ２
２のゲートに入力されるため、ＰＭＯＳトランジスタ２
２はオフ状態となり、電源ＶDD→ＰＭＯＳトランジスタ
２２→インバータ２１を経由してグラウンドに流れてい
た電流が遮断され、ノードＢの電位は急激に‘Ｈ’レベ
ルとなる。このように‘Ｌ’レベルから‘Ｈ’レベルへ
の遷移が急激に行われる。またヒステリシス電圧Ｖ2 も
高いため、‘Ｌ’レベルから‘Ｈ’レベルに遷移する際
の耐ノイズマージンが大きい。From this state, when the node A gradually shifts toward the'H 'level, the NMOS transistor forming the inverter 21 is turned on, and the PMOS transistor is turned on.
Since the transistor 22 is in the ON state, the power supply V DD → P
MOS transistor 22 → N forming the inverter 21
Current begins to flow through the path of the MOS transistor to ground. The potential at the connection point between the inverter 21 and the PMOS transistor 22 is still high in the initial stage when the node A gradually starts moving toward the “H” level. When the potential of the node A further goes to the “H” side, the resistance of the inverter 21 decreases and the inverter 21 and the PMOS transistor 22
The potential at the connection point with decreases. When the potential of the node A further rises to reach the hysteresis voltage V 2 shown in FIG. 2 and the inverter 23 inverts, the node B transits to the “H” level. This'H 'level signal is the PMOS transistor 2
2 is input to the gate of PMOS transistor 2
2 is turned off, the current flowing to the ground via the power supply VDD → PMOS transistor 22 → inverter 21 is cut off, and the potential of the node B suddenly becomes “H” level. In this way, the transition from the “L” level to the “H” level is rapidly performed. Moreover, since the hysteresis voltage V 2 is also high, the noise resistance margin at the time of transition from the “L” level to the “H” level is large.
【００１６】一方、ノードＡがヒステリシス電圧Ｖ2 よ
りも高い‘Ｈ’レベルにあるときから‘Ｌ’レベルに移
行するときには通常のインバータの動作となり、インバ
ータ２１のしきい値Ｖ1 に達したときにシュミット回路
２０の出力Ｂは‘Ｌ’レベルとなる。このように本実施
形態のシュミット回路２０は、ヒステリシス電圧Ｖ1か
らヒステリシス電圧Ｖ2 までの入力ヒステリシス幅Ｖｈ
を有している。On the other hand, when the node A shifts from the “H” level higher than the hysteresis voltage V 2 to the “L” level, the normal inverter operation is performed, and when the threshold V 1 of the inverter 21 is reached. Moreover, the output B of the Schmitt circuit 20 becomes the “L” level. As described above, the Schmitt circuit 20 of the present embodiment has the input hysteresis width Vh from the hysteresis voltage V 1 to the hysteresis voltage V 2.
have.
【００１７】次に、このヒステリシス幅Ｖｈの設定方法
について図３を参照して説明する。図３は、図１に示す
差動増幅器１０の周波数特性を示す図である。図３に示
す差動増幅器１０の周波数特性、すなわち各周波数の、
所定の電圧振幅の入力信号に対する出力信号の振幅が示
されている。図３に示すように、この差動増幅器１０
は、高周波側ほど増幅率が低下した周波数特性を有して
いる。Next, a method of setting the hysteresis width Vh will be described with reference to FIG. FIG. 3 is a diagram showing frequency characteristics of the differential amplifier 10 shown in FIG. The frequency characteristics of the differential amplifier 10 shown in FIG.
The amplitude of the output signal is shown for an input signal of given voltage amplitude. As shown in FIG. 3, this differential amplifier 10
Has frequency characteristics in which the amplification factor decreases toward the higher frequency side.
【００１８】一方、本実施形態の入力回路１００におけ
る差動増幅器１０に入力される小振幅信号Ｖｉｎの周波
数領域は、およそ５０ＭＨｚ〜２００ＭＨｚの範囲であ
り、このような小振幅信号Ｖｉｎに８００ＭＨｚ以上の
高周波ノイズが含まれる場合が多い。ここで、差動増幅
器１０の、５０ＭＨｚ〜２００ＭＨｚで入力された小振
幅信号Ｖｉｎに対する出力電圧の振幅は、図３より、お
よそ８００ｍＶ〜１．１Ｖの範囲内であり、またその小
振幅信号Ｖｉｎに８００ＭＨｚ以上の高周波ノイズが含
まれた場合、その８００ＭＨｚ以上のノイズに対する出
力電圧の振幅は３００ｍＶ以下である。そこでシュミッ
ト回路２０の、前述したヒステリンス幅Ｖｈを、差動増
幅１０の、５０ＭＨｚ〜２００ＭＨｚの周波数領域にお
ける電圧振幅（８００ｍＶ〜１．１Ｖ）よりも小さく、
かつ差動増幅器１０の、８００ＭＨｚ以上の高周波ノイ
ズの電圧振幅（３００ｍＶ）よりも大きいヒステリシス
幅Ｖｈに設定することにより、５０ＭＨｚ〜２００ＭＨ
ｚの周波数領域の小振幅信号Ｖｉｎに含まれる８００Ｍ
Ｈｚ以上の高周波ノイズが除去される。このヒステリシ
ス幅Ｖｈの設定は、シュミット回路２０を構成するＰＭ
ＯＳトランジスタ，ＮＭＯＳトランジスタのゲート長Ｌ
やゲート幅Ｗにより自在に設定できる。 このように本
実施形態ではヒステリシス幅Ｖｈを、カットしたい周波
数領域（高周波ノイズ）に応じて設定することができ
る。On the other hand, the frequency range of the small amplitude signal Vin input to the differential amplifier 10 in the input circuit 100 of this embodiment is in the range of about 50 MHz to 200 MHz, and such a small amplitude signal Vin has a frequency of 800 MHz or more. It often contains high frequency noise. Here, the amplitude of the output voltage of the differential amplifier 10 with respect to the small amplitude signal Vin input at 50 MHz to 200 MHz is within the range of approximately 800 mV to 1.1 V from FIG. When the high frequency noise of 800 MHz or higher is included, the amplitude of the output voltage with respect to the noise of 800 MHz or higher is 300 mV or less. Therefore, the hysteretic width Vh of the Schmitt circuit 20 is smaller than the voltage amplitude (800 mV to 1.1 V) of the differential amplifier 10 in the frequency region of 50 MHz to 200 MHz,
Moreover, by setting the hysteresis width Vh larger than the voltage amplitude (300 mV) of the high frequency noise of 800 MHz or more of the differential amplifier 10, 50 MHz to 200 MH
800M included in the small amplitude signal Vin in the z frequency domain
High frequency noise of Hz or higher is removed. This hysteresis width Vh is set by setting the PM that constitutes the Schmitt circuit 20.
Gate length L of OS transistor and NMOS transistor
And the gate width W can be set freely. As described above, in this embodiment, the hysteresis width Vh can be set according to the frequency region (high frequency noise) to be cut.
【００１９】[0019]
【発明の効果】以上説明したように、本発明の入力回路
および入力回路特性設定方法によれば、高周波ノイズに
よる誤動作が防止される。As described above, according to the input circuit and the input circuit characteristic setting method of the present invention, malfunction due to high frequency noise can be prevented.
【図１】本発明の一実施形態の入力回路を示す図であ
る。FIG. 1 is a diagram showing an input circuit according to an embodiment of the present invention.
【図２】図１に示すシュミット回路２０のヒステリシス
幅を示す図である。FIG. 2 is a diagram showing a hysteresis width of the Schmitt circuit 20 shown in FIG.
【図３】図１に示す差動増幅器１０の周波数特性を示す
図である。FIG. 3 is a diagram showing frequency characteristics of the differential amplifier 10 shown in FIG.
【図４】高速インターフェースの規格の１つであるＧＴ
Ｌ規格に基づいて出力された小振幅信号を電源電圧の振
幅をもつ信号に変換するための入力回路である。[Fig. 4] GT which is one of the standards for high-speed interface
It is an input circuit for converting a small-amplitude signal output based on the L standard into a signal having an amplitude of a power supply voltage.
【図５】図４に示す入力回路４００に入力される小振幅
信号Ｖｉｎの、基準電圧ＶREF付近に高周波ノイズが含
まれた波形図である。5 is a waveform diagram of the small-amplitude signal Vin input to the input circuit 400 shown in FIG. 4, in which high-frequency noise is included near the reference voltage V REF .
１０ 差動増幅器 １１，１２，１３，２２ ＰＭＯＳトランジスタ １４，１５ ＮＭＯＳトランジスタ ２０ シュミット回路 ２１，２３，３１ インバータ １００ 入力回路 10 differential amplifier 11, 12, 13, 22 PMOS transistor 14, 15 NMOS transistor 20 Schmitt circuit 21, 23, 31 inverter 100 input circuit
Claims (2)
振幅信号を受信し電源電圧の振幅をもつ信号に変換して
内部回路に伝達する入力回路において、 前記小振幅信号を所定の基準電圧信号と比較し、これら
小振幅信号と基準電圧信号との差分を増幅する差動増幅
器と、 前記差動増幅器の出力信号を入力して波形整形する、所
定の入力ヒステリシス幅を有するシュミット回路とを備
えたことを特徴とする入力回路。1. An input circuit for receiving a small amplitude signal having a voltage amplitude smaller than a power supply voltage, converting it into a signal having the amplitude of the power supply voltage, and transmitting the signal to an internal circuit, wherein the small amplitude signal is a predetermined reference voltage signal. A differential amplifier for amplifying the difference between the small amplitude signal and the reference voltage signal, and a Schmitt circuit having a predetermined input hysteresis width for inputting the output signal of the differential amplifier and shaping the waveform. An input circuit characterized by that.
振幅信号を所定の基準電圧信号と比較し、これら小振幅
信号と基準電圧信号との差分を増幅する差動増幅器と、
該差動増幅器の出力信号を入力して波形整形する、所定
の入力ヒステリシス幅を有するシュミット回路とを備え
た入力回路の特性を設定する入力回路特性設定方法にお
いて、 前記差動増幅器の周波数特性を、前記小振幅信号として
使用される周波数以上の周波数帯域において高周波側ほ
ど増幅率が低下した周波数特性に設定するとともに、 前記シュミット回路のヒステリシス幅を、前記差動増幅
器に前記小振幅信号が入力されたときの該差動増幅器の
出力信号の振幅よりも小さく、かつ、前記差動増幅器に
前記小振幅信号と同一振幅の、該小振幅信号の周波数よ
りも高周波の、除去しようとするノイズが入力されたと
きの該差動増幅器の出力信号の振幅よりも大きいヒステ
リシス幅に設定することを特徴とする入力回路特性設定
方法。2. A differential amplifier for comparing a small amplitude signal having a voltage amplitude smaller than a power supply voltage with a predetermined reference voltage signal and amplifying a difference between the small amplitude signal and the reference voltage signal.
In an input circuit characteristic setting method for setting the characteristic of an input circuit including a Schmitt circuit having a predetermined input hysteresis width for inputting an output signal of the differential amplifier and shaping the waveform, the frequency characteristic of the differential amplifier is set. In the frequency band above the frequency used as the small-amplitude signal, the frequency characteristic is set so that the amplification factor decreases toward the higher frequency side, and the hysteresis width of the Schmitt circuit is set to the differential amplifier when the small-amplitude signal is input. The noise that is smaller than the amplitude of the output signal of the differential amplifier and that has the same amplitude as the small amplitude signal and is higher than the frequency of the small amplitude signal to be removed is input to the differential amplifier. The input circuit characteristic setting method is characterized in that the hysteresis width is set to be larger than the amplitude of the output signal of the differential amplifier at the time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332277A JPH09172363A (en) | 1995-12-20 | 1995-12-20 | Input circuit and input circuit characteristic setting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332277A JPH09172363A (en) | 1995-12-20 | 1995-12-20 | Input circuit and input circuit characteristic setting method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172363A true JPH09172363A (en) | 1997-06-30 |
Family
ID=18253155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332277A Withdrawn JPH09172363A (en) | 1995-12-20 | 1995-12-20 | Input circuit and input circuit characteristic setting method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172363A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339344B1 (en) | 1999-02-17 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| KR100863025B1 (en) * | 2007-08-08 | 2008-10-13 | 주식회사 하이닉스반도체 | Apparatus for supplying voltage of semiconductor integrated circuit |
-
1995
- 1995-12-20 JP JP7332277A patent/JPH09172363A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339344B1 (en) | 1999-02-17 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6483349B2 (en) | 1999-02-17 | 2002-11-19 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| KR100863025B1 (en) * | 2007-08-08 | 2008-10-13 | 주식회사 하이닉스반도체 | Apparatus for supplying voltage of semiconductor integrated circuit |
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