JPH09172183A - Semiconductor device, its fabrication and active matrix substrate - Google Patents
Semiconductor device, its fabrication and active matrix substrateInfo
- Publication number
- JPH09172183A JPH09172183A JP8237056A JP23705696A JPH09172183A JP H09172183 A JPH09172183 A JP H09172183A JP 8237056 A JP8237056 A JP 8237056A JP 23705696 A JP23705696 A JP 23705696A JP H09172183 A JPH09172183 A JP H09172183A
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- conductivity type
- conductivity
- source
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は異なる導電型薄膜ト
ランジスタ(以下TFTと略省する。)やTFTと容量
素子とを備えるアクティブマトリクス基板等の半導体装
置、及びその製造方法に関するもので有る。更に詳しく
はこれら半導体装置の製造工程を簡略化しながら、TF
Tの電気的特性を最適化する為の技術に関するもので有
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as an active matrix substrate having different conductivity type thin film transistors (hereinafter abbreviated as TFT) or TFT and a capacitive element, and a manufacturing method thereof. More specifically, while simplifying the manufacturing process of these semiconductor devices, TF
The present invention relates to a technique for optimizing the electrical characteristics of T.
【0002】[0002]
【従来の技術】TFTを用いた半導体装置としては液晶
表示装置の駆動回路内蔵型のアクティブマトリクス基板
などが有る。アクティブマトリクス基板では、図29
に、その左側領域から右側領域に向かって駆動回路部及
び画素領域を模式的に示す様に、P型の駆動回路用TF
T30″、N型の駆動回路用TFT20″、及びN型の
画素用TFT10″が同一の絶縁基板2の上に形成され
て居る。ここで、各TFTをセルフアライン構造で形成
すると、図30にN型のTFTのオン・オフリーク電流
特性を実線L1で示し、P型のTFTのオン・オフリー
ク電流特性を点線L2で示す様に、オフリーク電流が大
きいと云う問題点が有る。この様にオフリーク電流の大
きなTFTを画素用TFTとして用いると、表示むらな
どの原因となりやすい。また駆動回路用TFTでも、オ
フリーク電流が大きいと、無駄な電力消費や誤動作の原
因となりやすい。さらにセルフアライン構造のTFTで
は、図31(a)にN型のTFTに於ける耐電圧特性を
実線L23で示し、図31(b)にP型のTFTに於け
る耐電圧特性を実線L24で示すとおり、TFTのソー
ス・ドレイン間の耐電圧が十分でない為、チャネル長を
長めに設定せざるを得ない。2. Description of the Related Art As a semiconductor device using a TFT, there is an active matrix substrate having a built-in drive circuit of a liquid crystal display device. In the active matrix substrate, FIG.
In addition, as shown schematically from the left side region to the right side region, the P type drive circuit TF is shown.
T30 ″, N-type drive circuit TFT 20 ″, and N-type pixel TFT 10 ″ are formed on the same insulating substrate 2. Here, when each TFT is formed in a self-aligned structure, FIG. There is a problem that the off-leakage current is large, as shown by the solid line L1 for the on-off leak current characteristic of the N-type TFT and the dotted line L2 for the on-off leak current characteristic of the P-type TFT. When a large TFT is used as a pixel TFT, display unevenness is likely to occur, and also in a drive circuit TFT, a large off-leak current tends to cause unnecessary power consumption and malfunction. 31 (a) shows the withstand voltage characteristic of the N-type TFT by a solid line L23, and FIG. 31 (b) shows the withstand voltage characteristic of the P-type TFT. As shown in L24, since the withstand voltage between the source and drain of the TFT is not sufficient, longer inevitably set the channel length.
【0003】そこで図29に示すアクティブマトリクス
基板では、各TFTをLDD構造にして有る。(本願で
はこれをLDD TFTと略称する事も有る。)このア
クティブマトリクス基板に構成されているTFTはいず
れも、ソース・ドレイン領域11、12、21、22、
31、32の内ゲート電極15、25、35の端部と対
峙する部分が低濃度ソース・ドレイン領域111、12
1、211、221、311、321になって居る。こ
の為、図32にN型のTFTのオン・オフリーク電流特
性を実線L3で示し、P型のTFTのオン・オフリーク
電流特性を点線L4で示す様に、オフリーク電流が小さ
い。従って、表示むらやフリッカなどの発生を防止する
と共に、誤動作や無駄な電力消費を抑える事が出来る。
又LDD構造のTFTは、図31(a)にN型のTFT
に於ける耐電圧特性を実線L21で示し、図31(b)
にP型のTFTに於ける耐電圧特性を実線L22で示す
様に、ソース・ドレイン間耐電圧が高いので、チャネル
長を短く出来ると云う利点が有る。Therefore, in the active matrix substrate shown in FIG. 29, each TFT has an LDD structure. (In the present application, this may be abbreviated as LDD TFT.) All the TFTs formed on this active matrix substrate have source / drain regions 11, 12, 21, 22,
The portions of the 31, 32 facing the ends of the gate electrodes 15, 25, 35 are lightly doped source / drain regions 111, 12 respectively.
It is 1, 211, 221, 311, and 321. Therefore, in FIG. 32, the on / off leakage current characteristic of the N-type TFT is shown by a solid line L3, and the on / off leakage current characteristic of the P-type TFT is shown by a dotted line L4, so that the off-leakage current is small. Therefore, it is possible to prevent the occurrence of display unevenness and flicker, and to suppress malfunction and wasteful power consumption.
In addition, the LDD structure TFT is an N-type TFT shown in FIG.
The withstand voltage characteristics in Fig. 31 (b) are shown by the solid line L21.
As shown by the solid line L22 in the withstand voltage characteristic of the P-type TFT, the source-drain withstand voltage is high, so that there is an advantage that the channel length can be shortened.
【0004】一方、アクティブマトリクス基板に上述し
た半導体装置を適用する場合、液晶セルに於ける電荷の
保持特性を向上する為に、同一の絶縁基板2上に保持容
量40″を形成する場合もある(図29参照)。従来こ
の保持容量40″は、シリコン膜を導電化した低濃度N
型シリコン膜を下層側電極部40gとして有して居る。
ここで、下層側電極部40gの表面側には、TFTのゲ
ート絶縁膜14、24、34と同時に形成されたシリコ
ン酸化膜を誘電体膜44として形成して有る。誘電体膜
44の表面側には、TFTのゲート電極15、25、3
5と同時形成された専用の容量ラインの一部または前段
の信号線の一部を上層側電極部45として形成して有
る。On the other hand, when the above-mentioned semiconductor device is applied to the active matrix substrate, the storage capacitor 40 ″ may be formed on the same insulating substrate 2 in order to improve the charge holding characteristic in the liquid crystal cell. (Refer to FIG. 29.) Conventionally, this storage capacitor 40 ″ has a low concentration N formed by making a silicon film conductive.
A type silicon film is provided as the lower layer side electrode portion 40g.
Here, a silicon oxide film formed at the same time as the gate insulating films 14, 24 and 34 of the TFT is formed as a dielectric film 44 on the surface side of the lower layer side electrode portion 40g. On the surface side of the dielectric film 44, the gate electrodes 15, 25, 3 of the TFT are provided.
5, a part of the dedicated capacitance line formed at the same time as 5 or a part of the signal line in the previous stage is formed as the upper layer side electrode part 45.
【0005】かかる構造のアクティブマトリクス基板
1″は、従来、以下の方法で製造されて居る。The active matrix substrate 1 "having such a structure is conventionally manufactured by the following method.
【0006】まず、図33(a)に示す様に、絶縁基板
2の表面に形成した島状のシリコン膜10a、20a、
30a、40aに対して、ゲート絶縁膜14、24、3
4、及び誘電体膜44を形成した後、約1×1012cm
-2のドーズ量でボロンイオンを打ち込む。チャネルドー
プを行なう為で有る(1回目の不純物導入工程)。その
結果、各シリコン膜10a、20a、30a、40aは
低濃度P型となる。これは薄膜トランジスタの閾値電圧
(Vth)を調整する為に行われる。(本願ではこれを
チャンネル・ドープ、C/Dと省略する事も有る。) 次に、図33(b)に示す様に、各TFTの形成領域を
レジストマスク151で覆う(1回目のマスク形成工
程)。続いて、約3×1014cm-2のドーズ量でリン
イオンを打ち込んで、シリコン膜40aをN型に反転さ
せて保持容量40″を形成する為の下層側電極部40g
とする(2回目の不純物導入工程)。First, as shown in FIG. 33 (a), island-shaped silicon films 10a, 20a formed on the surface of the insulating substrate 2,
Gate insulating films 14, 24, 3 for 30a, 40a
4, and after forming the dielectric film 44, about 1 × 10 12 cm
Implant boron ions with a dose of -2 . This is because channel doping is performed (first impurity introducing step). As a result, each silicon film 10a, 20a, 30a, 40a becomes a low concentration P type. This is performed to adjust the threshold voltage (Vth) of the thin film transistor. (In the present application, this may be abbreviated as channel dope or C / D.) Next, as shown in FIG. 33B, the formation region of each TFT is covered with a resist mask 151 (first mask formation). Process). Subsequently, phosphorus ions are implanted with a dose amount of about 3 × 10 14 cm −2 to invert the silicon film 40a into an N type to form a storage capacitor 40 ″, thereby forming a lower layer side electrode portion 40g.
(Second impurity introduction step).
【0007】次に、図33(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45を形成し、
保持容量40″を形成した後、N型の画素用TFT1
0″及びN型の駆動回路用TFT20″の形成領域をレ
ジストマスク152で覆う(2回目のマスク形成工
程)。続いて、約2×1013cm-2のドーズ量でボロン
イオンを打ち込んで、不純物濃度が約2.1×1018c
m-3の低濃度P型のソース・ドレイン領域31、32を
形成する(3回目の不純物導入工程)。尚不純物が導入
されなかった部分がチャネル領域33となる。Next, as shown in FIG. 33C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 are formed,
After forming the storage capacitor 40 ″, the N-type pixel TFT 1 is formed.
The formation regions of the 0 ″ and N-type drive circuit TFTs 20 ″ are covered with a resist mask 152 (second mask forming step). Subsequently, boron ions are implanted with a dose amount of about 2 × 10 13 cm -2 , and the impurity concentration is about 2.1 × 10 18 c.
Low concentration P-type source / drain regions 31 and 32 of m −3 are formed (third impurity introducing step). The portion where no impurities are introduced becomes the channel region 33.
【0008】次に、図33(d)に示す様に、P型の駆
動回路用TFT30″の形成領域をレジストマスク15
3で覆う(3回目のマスク形成工程)。続いて、約1×
1013cm-2のドーズ量でリンイオンを打ち込んで、不
純物濃度が約0.9×1018cm-3の低濃度N型のソー
ス・ドレイン領域11、12、21、22を形成する
(4回目の不純物導入工程)。Next, as shown in FIG. 33D, a resist mask 15 is formed in the formation region of the P-type drive circuit TFT 30 ".
3 (3rd mask formation step). Then about 1x
Phosphorus ions are implanted at a dose of 10 13 cm -2 to form low-concentration N-type source / drain regions 11, 12, 21, 22 having an impurity concentration of about 0.9 × 10 18 cm -3 (fourth time). Impurity introduction step).
【0009】次に、図33(e)に示す様に、N型の画
素用TFT10″の形成領域、N型の駆動回路用TFT
20″の形成領域、及び保持容量40″に加えて、ゲー
ト電極35をも広めに覆うレジストマスク154を形成
する(4回目のマスク形成工程)。続いて、約1×10
15cm-2のドーズ量でボロンイオンを打ち込んで、不純
物濃度が約1×1020cm-3の高濃度ソース・ドレイン
領域312、322を形成する(5回目の不純物導入工
程)。この結果、低濃度P型のソース・ドレイン領域3
1、32の内、レジストマスク154で覆われていた部
分はそのまま不純物濃度が約2.1×1018cm-3の低
濃度ソース・ドレイン領域311、321となる。この
様にして、P型の駆動回路用TFT30″を形成する。Next, as shown in FIG. 33 (e), an N-type pixel TFT 10 "forming region and an N-type drive circuit TFT are formed.
In addition to the formation region of 20 ″ and the storage capacitor 40 ″, a resist mask 154 that broadly covers the gate electrode 35 is formed (fourth mask forming step). Then, about 1 x 10
Boron ions are implanted with a dose amount of 15 cm −2 to form high-concentration source / drain regions 312 and 322 having an impurity concentration of about 1 × 10 20 cm −3 (fifth impurity introducing step). As a result, the low concentration P-type source / drain region 3 is formed.
Of the parts 1 and 32, the part covered with the resist mask 154 becomes the low-concentration source / drain regions 311 and 321 with the impurity concentration of about 2.1 × 10 18 cm −3 . In this way, the P-type drive circuit TFT 30 ″ is formed.
【0010】次に、図33(f)に示す様に、P型の駆
動回路用TFT30″の形成領域に加えて、ゲート電極
15、25をも広めに覆うレジストマスク155を形成
する(5回目のマスク形成工程)。続いて、約1×10
15cm-2のドーズ量でリンイオンを打ち込んで、不純物
濃度が約1×1020cm-3の高濃度ソース・ドレイン領
域112、122、212、222を形成する(6回目
の不純物導入工程)。低濃度N型のソース・ドレイン領
域11、12、21、22の内、レジストマスク155
で覆われていた部分はそのまま不純物濃度が約0.9×
1018cm-3の低濃度ソース・ドレイン領域111、
121、211、221となる。この様にしてN型の画
素用TFT10″及びN型の駆動回路用TFT20″を
形成する。Next, as shown in FIG. 33F, a resist mask 155 is formed to widely cover the gate electrodes 15 and 25 in addition to the formation region of the P-type drive circuit TFT 30 "(fifth time). Mask forming step).
Phosphorus ions are implanted with a dose amount of 15 cm −2 to form high concentration source / drain regions 112, 122, 212, 222 having an impurity concentration of about 1 × 10 20 cm −3 (sixth impurity introduction step). Of the low concentration N-type source / drain regions 11, 12, 21, and 22, the resist mask 155
The impurity concentration of the part covered with is about 0.9 ×
1018 cm -3 low concentration source / drain region 111,
121, 211, and 221. In this way, the N-type pixel TFT 10 ″ and the N-type drive circuit TFT 20 ″ are formed.
【0011】以降図29に示す様に層間絶縁膜4を形成
した後、活性化の為のアニールを行い、しかる後にコン
タクトホールを形成してソース・ドレイン電極16、1
7、26、27、36、37を形成すればアクティブマ
トリクス基板1″が完成する。斯様に従来はドナー又は
アクセプター不純物を半導体膜に添加する為だけに5回
のマスク形成工程(レジストマスク151〜155の形
成)と6回の不純物導入工程とが行われて居た。但し保
持容量40″を形成しないのであれば、ドナー又はアク
セプター不純物を半導体膜に添加する為だけに4回のマ
スク形成工程(レジストマスク152〜155の形成)
と、5回の不純物導入工程が行われる事に成る。Thereafter, as shown in FIG. 29, after forming the interlayer insulating film 4, annealing for activation is performed, and then contact holes are formed to form the source / drain electrodes 16 and 1.
The active matrix substrate 1 ″ is completed by forming 7, 26, 27, 36, and 37. Thus, conventionally, the mask formation step (resist mask 151) is performed five times only to add a donor or acceptor impurity to the semiconductor film. ˜155) and six impurity introduction steps. However, if the storage capacitor 40 ″ is not formed, mask formation is performed four times just to add the donor or acceptor impurities to the semiconductor film. Process (formation of resist masks 152 to 155)
Then, the impurity introducing step is performed five times.
【0012】[0012]
【発明が解決しようとする課題】しかしながらアクティ
ブマトリクス基板の製造コストはマスク形成工程の数
と、不純物導入工程の数とに大きく支配される為、従来
の様にTFTの最適化を図ろうとすると製造工程数が大
幅に増えてしまうと云う問題点が有る。例えば図33
(a)〜(f)を参照して説明した製造方法の様にLD
D TFTにてCMOS構成を成し、保持容量40″も
形成する場合には、ドナー又はアクセプター不純物を半
導体膜に添加する為だけに5回のマスク形成工程と6回
の不純物導入工程とが必要に成って居る。これが故アク
ティブマトリクス基板の製造コストが著しく増大すると
の問題点が認められる。この問題点はアクティブマトリ
クス基板に限らず、導電型の異なるTFTを有するその
他の半導体装置やTFTと容量素子の双方を有するその
他の半導体装置でも同様に存在する。However, the manufacturing cost of the active matrix substrate is largely controlled by the number of mask forming steps and the number of impurity introducing steps. There is a problem that the number of processes will increase significantly. For example, in FIG.
LD as in the manufacturing method described with reference to (a) to (f)
When the CMOS structure is formed by the DTFT and the storage capacitor 40 ″ is also formed, five mask forming steps and six impurity introducing steps are necessary only for adding a donor or acceptor impurity to the semiconductor film. Therefore, there is a problem that the manufacturing cost of the active matrix substrate is significantly increased.This problem is not limited to the active matrix substrate, and other semiconductor devices having TFTs of different conductivity types and the capacity of the TFT and the capacitor are different. The same applies to other semiconductor devices having both elements.
【0013】以上の問題点に鑑みて、本発明の課題は駆
動回路内蔵のアクティブマトリクス基板の様に少なくと
もTFTとこのTFTと導電型の異なるTFT、或いは
容量素子を備えた半導体装置に於いて、最小限の製造工
程数によって各TFTの電気的特性を向上させた半導体
装置とその製造方法、及びアクティブマトリクス基板を
提供する事に有る。In view of the above problems, an object of the present invention is to provide a semiconductor device including at least a TFT and a TFT having a conductivity type different from that of the TFT, such as an active matrix substrate having a built-in drive circuit, or a semiconductor device. It is intended to provide a semiconductor device in which electric characteristics of each TFT are improved by a minimum number of manufacturing steps, a manufacturing method thereof, and an active matrix substrate.
【0014】[0014]
【課題を解決する為の手段】上記課題を解決する為、本
発明では半導体装置を以下の様に構成する。以下に説明
する各発明はいずれも最小限の製造工程数によって、各
TFTの電気的特性を向上させた半導体装置やその製造
方法を共通の目的と課題とするが、それらを更に分類す
れば、請求項1乃至26に係る発明と請求項27乃至4
8に係る発明とに大別される。In order to solve the above problems, the present invention configures a semiconductor device as follows. Each of the inventions described below has a common object and problem to be a semiconductor device having improved electrical characteristics of each TFT and a method of manufacturing the same by a minimum number of manufacturing steps, but if they are further classified, The invention according to claims 1 to 26 and claims 27 to 4
The invention is broadly divided into the invention according to 8.
【0015】請求項1乃至26に係る発明は同一基板上
に第一導電型及び第二導電型のTFTを有する半導体装
置、及びそれを適応した液晶表示装置用等のアクティブ
マトリクス基板に関する発明で有る。請求項8乃至11
と請求項19乃至22はこれらの半導体装置の製造方法
に関する発明で有る。The invention according to claims 1 to 26 relates to a semiconductor device having a first-conductivity-type TFT and a second-conductivity-type TFT on the same substrate, and an active-matrix substrate adapted for the same, such as a liquid crystal display device. . Claims 8 to 11
Claims 19 to 22 are inventions relating to a method of manufacturing these semiconductor devices.
【0016】これに対して請求項27乃至39に係る発
明は同一基板上にTFTと容量素子を有する半導体装
置、及びそれを適応した液晶表示装置用等のアクティブ
マトリクス基板に関する発明で有る。請求項40乃至4
8に係る発明はこれらの半導体装置の製造方法に関する
発明で有る。On the other hand, the invention according to claims 27 to 39 relates to a semiconductor device having a TFT and a capacitive element on the same substrate, and an active matrix substrate adapted for the same such as a liquid crystal display device. Claims 40 to 4
The invention according to No. 8 is an invention relating to a method for manufacturing these semiconductor devices.
【0017】[請求項1に係る発明]本発明は第一ゲー
ト電極に第一ゲート絶縁膜を介して対峙する第一チャネ
ル領域と第一導電型高濃度ソース・ドレイン領域を備え
る第一導電型薄膜トランジスタと、第二ゲート電極に第
二ゲート絶縁膜を介して対峙する第二チャネル領域と第
二導電型高濃度ソース・ドレイン領域を備える第二導電
型薄膜トランジスタ、とを有する半導体装置に於いて、
該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するLDD構造
を成し、該第一チャネル領域は極低濃度の第二導電型不
純物を含み、該第二導電型薄膜トランジスタは該第二導
電型高濃度ソース・ドレイン領域と該第二チャネル領域
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット構造を成し、該第二
チャネル領域は極低濃度の第二導電型不純物を含んで居
る事を特徴とする。[Invention of Claim 1] The present invention is a first conductivity type including a first channel region and a first conductivity type high concentration source / drain region facing the first gate electrode with a first gate insulating film interposed therebetween. In a semiconductor device having a thin film transistor, a second conductivity type thin film transistor having a second channel region and a second conductivity type high-concentration source / drain region facing the second gate electrode via a second gate insulating film,
The first conductivity type thin film transistor has an LDD structure including a first conductivity type high concentration source / drain region and a first conductivity type low concentration source / drain region between the first conductivity type high concentration source / drain region and the first channel. The region contains an extremely low concentration second conductivity type impurity, and the second conductivity type thin film transistor has the same impurity concentration as the second channel region between the second conductivity type high concentration source / drain region and the second channel region. And the second channel region contains an extremely low concentration of the second conductivity type impurity.
【0018】この様に構成すると、いずれのTFTもゲ
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又TFTのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用TFTに於いて、ゲート電極の端部
に対峙する低濃度領域はチャネル領域と同じ不純物濃度
を有するオフセット領域として形成して有る。従って総
てのTFTをLDD構造で製造する場合よりもマスク形
成工程及び不純物導入工程を其々1回分ずつ少なくする
事が出来る。又極低濃度で導入された第二導電型不純物
はチャネル内ではVthを調整し、オフセット領域では
低濃度多数キャリアーとして作用する。斯くして最小限
の製造工程数にて各TFTの電気的特性を最適化した半
導体装置を実現されるので有る。According to this structure, the off-current is small in all TFTs because the portion facing the end of the gate electrode is a low concentration region. Also, since the withstand voltage between the source and drain of the TFT is high, the channel length can be shortened. Therefore, the on-current increases, and the transistor capacitance can be further reduced, which has the advantage of enabling high-speed operation. Further, in the second-conductivity-type drive circuit TFT, the low-concentration region facing the end of the gate electrode is formed as an offset region having the same impurity concentration as the channel region. Therefore, it is possible to reduce the mask forming step and the impurity introducing step by one each, as compared with the case of manufacturing all the TFTs with the LDD structure. The second conductivity type impurity introduced at an extremely low concentration adjusts Vth in the channel and acts as a low concentration majority carrier in the offset region. Thus, a semiconductor device in which the electric characteristics of each TFT are optimized can be realized with the minimum number of manufacturing steps.
【0019】[請求項2に係る発明]本発明は請求項1
に記載する半導体装置に於いて、前記第一導電型薄膜ト
ランジスタのソース・ドレイン電圧をVDS1、ゲート電
圧をVGS1、ソース・ドレイン電流をIDS1とし、前記第
二導電型薄膜トランジスタのソース・ドレイン電圧をV
DS2、ゲート電圧をVGS2、ソース・ドレイン電流をIDS
2とした時に|VDS1|=|VDS2|、且つVGS1=VGS2
=0の条件下にてIDS2>IDS1と成る様に、前記第二チ
ャネル領域と前記オフセット領域の第二導電型不純物濃
度が定められて居る事を特徴とする。[Invention of Claim 2] The present invention provides claim 1
The source / drain voltage of the first conductivity type thin film transistor is V DS1 , the gate voltage is V GS1 , the source / drain current is I DS1, and the source / drain voltage of the second conductivity type thin film transistor is To V
DS2 , gate voltage V GS2 , source / drain current I DS
When set to 2 , | V DS1 | = | V DS2 |, and V GS1 = V GS2
The second conductivity type impurity concentrations of the second channel region and the offset region are set so that I DS2 > I DS1 under the condition of = 0.
【0020】この様に構成すると、オフセット領域の寄
生抵抗に起因する第二導電型TFTのオン電流の減少を
最小とし、第一導電型TFTと第二導電型TFTのオン
電流やトランジスタ容量を略同等とする事が可能と成
る。従ってこうしたTFTにてCMOS回路を構成した
場合、回路は高速で動作し、誤動作も生じにくい。又同
時に回路の構成やレイアウトも簡略化される。(第一導
電型TFTと第二導電型TFTのサイズやディメンジョ
ンを同一とし得る為。) [請求項3に係る発明]本発明は請求項1に記載する半
導体装置に於いて、前記第一導電型薄膜トランジスタの
ソース・ドレイン電圧をVDS1、ゲート電圧をVGS1、ソ
ース・ドレイン電流をIDS1とし、前記第二導電型薄膜
トランジスタのソース・ドレイン電圧をVDS2、ゲート
電圧をVGS2、ソース・ドレイン電流をIDS 2とした時に
|VDS1|=|VDS2|、且つVGS1=VGS2の条件下にて
IDS2=IDS 1と成る時のゲート電圧が0Vから前記第一
導電型薄膜トランジスタがオン状態と成る方向にシフト
して居る様に、前記第二チャネル領域と前記オフセット
領域の第二導電型不純物濃度が定められて居る事を特徴
とする。With this configuration, the decrease in the on-current of the second conductivity type TFT due to the parasitic resistance in the offset region is minimized, and the on-current and the transistor capacitance of the first conductivity type TFT and the second conductivity type TFT are substantially reduced. It is possible to make them equivalent. Therefore, when a CMOS circuit is configured with such TFTs, the circuit operates at high speed and malfunction does not easily occur. At the same time, the circuit configuration and layout are simplified. (Because the first conductivity type TFT and the second conductivity type TFT can have the same size and dimension.) [Invention of Claim 3] The present invention provides the semiconductor device according to claim 1 in which the first conductivity type is the same as the first conductivity type TFT. The source / drain voltage of the second type thin film transistor is V DS1 , the gate voltage is V GS1 , the source / drain current is I DS1, and the source / drain voltage of the second conductivity type thin film transistor is V DS2 , the gate voltage is V GS2 , the source / drain. current when the I DS 2 | V DS1 | = | V DS2 |, and the first conductive type thin film transistor gate voltage from 0V when serving as the I DS2 = I DS 1 under conditions of V GS1 = V GS2 The second conductivity type impurity concentrations of the second channel region and the offset region are determined so that the second channel region and the offset region are shifted toward the ON state.
【0021】この様に構成すると、第二導電型TFTの
チャネル領域及びオフセット領域に於ける第二導電型の
不純物濃度を最適化するだけで、オフセット構造である
第二導電型のTFTを弱いデプレーション・モードと
し、LDD構造で有る第一導電型のTFTを弱いエンハ
ンス・モードとする事が出来る。こうしてオフセット領
域の寄生抵抗に起因する第二導電型TFTのオン電流の
減少を最小とし、第一導電型TFTと第二導電型TFT
のオン電流やトランジスタ容量を略同等とする事が可能
と成る。従ってこうしたTFTにてCMOS回路を構成
した場合、回路は高速で動作し、誤動作も生じにくい。
又同時に回路の構成やレイアウトも簡略化される。(第
一導電型TFTと第二導電型TFTのサイズやディメン
ジョンを同一とし得る為。) [請求項4に係る発明]本発明は請求項1乃至3に記載
する半導体装置に於いて、前記第一チャネル領域が含有
する第二導電型不純物濃度と、前記第二チャネル領域が
含む第二導電型不純物濃度と、前記オフセット領域が含
む第二導電型不純物濃度が総て等しい事を特徴とする。According to this structure, the second conductivity type TFT having the offset structure is weakly depleted by only optimizing the impurity concentration of the second conductivity type in the channel region and the offset region of the second conductivity type TFT. In this case, the first conduction type TFT having the LDD structure can be set to the weak enhancement mode. Thus, the decrease in the on-current of the second conductivity type TFT due to the parasitic resistance in the offset region is minimized, and the first conductivity type TFT and the second conductivity type TFT are
It is possible to make the on-current and the transistor capacitance of the two substantially equal. Therefore, when a CMOS circuit is configured with such TFTs, the circuit operates at high speed and malfunction does not easily occur.
At the same time, the circuit configuration and layout are simplified. (Because the first conductivity type TFT and the second conductivity type TFT can have the same size and dimension.) [Invention of Claim 4] The present invention provides the semiconductor device according to any one of claims 1 to 3. The second conductivity type impurity concentration contained in one channel region, the second conductivity type impurity concentration contained in the second channel region, and the second conductivity type impurity concentration contained in the offset region are all the same.
【0022】即ち第二導電型TFTのチャネル領域に第
二導電型不純物を導入する際に第一導電型のTFTのチ
ャネル領域にも第二導電型不純物を導入し、同時にオフ
セット領域にも第二導電型不純物を導入出来る。それ故
工程数を削減出来る。That is, when the second conductivity type impurity is introduced into the channel region of the second conductivity type TFT, the second conductivity type impurity is also introduced into the channel region of the first conductivity type TFT, and at the same time, the second conductivity type impurity is also introduced into the offset region. Conductive impurities can be introduced. Therefore, the number of processes can be reduced.
【0023】[請求項5、6に係る発明]本願発明では
第一導電型と第二導電型とは互いに逆導電型で有る事を
意味し、第一導電型をN型とした場合には第二導電型は
P型で有る。逆に第一導電型をP型として場合には第二
導電型はN型で有る。[Inventions of Claims 5 and 6] In the present invention, it means that the first conductivity type and the second conductivity type are opposite conductivity types, and when the first conductivity type is N type, The second conductivity type is P type. Conversely, when the first conductivity type is P-type, the second conductivity type is N-type.
【0024】[請求項7に係る発明]斯様な半導体装置
を適応した液晶表示装置用のアクティブマトリクス基板
では、前記第一導電型及び前記第二導電型薄膜トランジ
スタは駆動回路に於いてCMOS回路を構成し、前記第
一導電型及び第二導電型薄膜トランジスタの内の一方の
薄膜トランジスタは画素領域に於いて画素用薄膜トラン
ジスタを構成する。[Invention of Claim 7] In an active matrix substrate for a liquid crystal display device to which such a semiconductor device is applied, the first conductivity type and the second conductivity type thin film transistors are CMOS circuits in a driving circuit. One of the first conductive type thin film transistor and the second conductive type thin film transistor constitutes a pixel thin film transistor in the pixel region.
【0025】[請求項8に係る発明]本発明は請求項1
に記載する半導体装置の製造方法に於いて、前記第一チ
ャネル領域と前記第二チャネル領域と前記オフセット領
域を形成する為に第二導電型不純物を極低濃度にて半導
体膜に導入する極低濃度第二導電型不純物導入工程と、
前記第一ゲート電極と前記第二ゲート電極を形成するゲ
ート電極形成工程と、前記第一導電型低濃度ソース・ド
レイン領域を形成する為に第一導電型不純物を低濃度に
て半導体膜に導入する低濃度第一導電型不純物導入工程
と、前記第一導電型高濃度ソース・ドレイン領域を形成
する為に第一導電型不純物を高濃度にて半導体膜に導入
する高濃度第一導電型不純物導入工程と、前記第二導電
型高濃度ソース・ドレイン領域を形成する為に第二導電
型不純物を高濃度にて半導体膜に導入する高濃度第二導
電型不純物導入工程とを有し、該極低濃度第二導電型不
純物導入工程は該ゲート電極形成工程前に行われ、該低
濃度第一導電型不純物導入工程は該ゲート電極形成後に
行われる事を特徴とする。[Invention of Claim 8] The present invention provides claim 1
In the method for manufacturing a semiconductor device described in (1), an extremely low concentration of a second conductivity type impurity is introduced into the semiconductor film to form the first channel region, the second channel region and the offset region. Concentration second conductivity type impurity introduction step,
A gate electrode forming step of forming the first gate electrode and the second gate electrode, and introducing a low concentration first conductivity type impurity into the semiconductor film to form the first conductivity type low concentration source / drain regions. Low-concentration first-conductivity-type impurity introduction step, and high-concentration first-conductivity-type impurities for introducing the first-conductivity-type impurities into the semiconductor film in high concentration to form the first-conductivity-type high-concentration source / drain regions A high-concentration second-conductivity-type impurity introducing step of introducing a high-concentration second-conductivity-type impurity into the semiconductor film to form the second-conductivity-type high-concentration source / drain regions, The step of introducing the extremely low concentration second conductivity type impurities is performed before the step of forming the gate electrode, and the step of introducing the low concentration first conductivity type impurities is performed after the formation of the gate electrode.
【0026】[請求項9に係る発明]本発明に於いて極
低濃度第二導電型不純物導入工程は第二導電型不純物を
極低濃度含むドープト半導体膜を成膜する工程として行
い、この工程を行なった後に半導体膜表面にゲート絶縁
膜を形成する事が有る。[Invention of Claim 9] In the present invention, the step of introducing an extremely low concentration second conductivity type impurity is performed as a step of forming a doped semiconductor film containing an extremely low concentration of the second conductivity type impurity. After that, a gate insulating film may be formed on the surface of the semiconductor film.
【0027】[請求項10に係る発明]本発明に於いて
極低濃度第二導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対して第二導電型不純物を低
濃度にて導入する工程として行い、この工程を行なった
後に半導体膜表面にゲート絶縁膜を形成する事が有る。[Invention of Claim 10] In the present invention, the step of introducing an extremely low concentration second conductivity type impurity is carried out at a low concentration of the second conductivity type impurity with respect to the semiconductor film formed before this step. It may be performed as a step of introducing, and after this step, a gate insulating film may be formed on the surface of the semiconductor film.
【0028】[請求項11に係る発明]本発明に於いて
極低濃度第二導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対してその表面に形成したゲ
ート絶縁膜を介して第二導電型不純物を極低濃度にて導
入する工程として行う事が有る。[Invention of Claim 11] In the present invention, the step of introducing an extremely low concentration second conductivity type impurity is performed through a gate insulating film formed on the surface of a semiconductor film formed before this step. In some cases, the second conductivity type impurity is introduced at an extremely low concentration.
【0029】[請求項12に係る発明]本発明は第一ゲ
ート電極に第一ゲート絶縁膜を介して対峙する第一チャ
ネル領域と第一導電型高濃度ソース・ドレイン領域を備
える第一導電型薄膜トランジスタと、第二ゲート電極に
第二ゲート絶縁膜を介して対峙する第二チャネル領域と
第二導電型高濃度ソース・ドレイン領域を備える第二導
電型薄膜トランジスタ、とを有する半導体装置に於い
て、該第一導電型薄膜トランジスタは該第一導電型高濃
度ソース・ドレイン領域と該第一チャネル領域の間に第
一導電型低濃度ソース・ドレイン領域を具備するLDD
構造を成し、該第一チャネル領域は極低濃度の第一導電
型不純物を含み、該第二導電型薄膜トランジスタは該第
二導電型高濃度ソース・ドレイン領域と該第二チャネル
領域の間に該第二チャネル領域と同じ不純物濃度を有す
るオフセット領域を具備するオフセット構造を成し、該
第二チャネル領域は極低濃度の第一導電型不純物を含ん
で居る事を特徴とする。[Invention of Claim 12] The present invention provides a first conductivity type having a first channel region and a first conductivity type high concentration source / drain region facing the first gate electrode through a first gate insulating film. In a semiconductor device having a thin film transistor, a second conductivity type thin film transistor having a second channel region and a second conductivity type high-concentration source / drain region facing the second gate electrode via a second gate insulating film, The first conductivity type thin film transistor includes an LDD having a first conductivity type low concentration source / drain region between the first conductivity type high concentration source / drain region and the first channel region.
Forming a structure, the first channel region contains a very low concentration first conductivity type impurity, and the second conductivity type thin film transistor is provided between the second conductivity type high concentration source / drain region and the second channel region. An offset structure having an offset region having the same impurity concentration as the second channel region is formed, and the second channel region contains an extremely low concentration of the first conductivity type impurity.
【0030】この様に構成すると、いずれのTFTもゲ
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又TFTのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用TFTに於いて、ゲート電極の端部
に対峙する低濃度領域はチャネル領域と同じ不純物濃度
を有するオフセット領域として形成して有る。従って総
てのTFTをLDD構造で製造する場合よりもマスク形
成工程及び不純物導入工程を其々1回分ずつ少なくする
事が出来る。又極低濃度で導入された第一導電型不純物
はチャネル内ではVthを調整し、オフセット領域では
低濃度多数キャリアーとして作用する。斯くして最小限
の製造工程数にて各TFTの電気的特性を最適化した半
導体装置を実現されるので有る。According to this structure, the off current is small because all the TFTs have a low-concentration region facing the end of the gate electrode. Also, since the withstand voltage between the source and drain of the TFT is high, the channel length can be shortened. Therefore, the on-current increases, and the transistor capacitance can be further reduced, which has the advantage of enabling high-speed operation. Further, in the second-conductivity-type drive circuit TFT, the low-concentration region facing the end of the gate electrode is formed as an offset region having the same impurity concentration as the channel region. Therefore, it is possible to reduce the mask forming step and the impurity introducing step by one each, as compared with the case of manufacturing all the TFTs with the LDD structure. The first conductivity type impurity introduced at an extremely low concentration adjusts Vth in the channel, and acts as a low concentration majority carrier in the offset region. Thus, a semiconductor device in which the electric characteristics of each TFT are optimized can be realized with the minimum number of manufacturing steps.
【0031】[請求項13に係る発明]本発明は請求項
12に記載する半導体装置に於いて、前記第一導電型薄
膜トランジスタのソース・ドレイン電圧をVDS1、ゲー
ト電圧をVGS1、ソース・ドレイン電流をIDS1とし、前
記第二導電型薄膜トランジスタのソース・ドレイン電圧
をVDS2、ゲート電圧をVGS2、ソース・ドレイン電流を
IDS2とした時に|VDS1|=|VDS2|、且つVGS1=V
GS2=0の条件下にてIDS2>IDS1と成る様に、前記第
二チャネル領域と前記オフセット領域の第一導電型不純
物濃度が定められて居る事を特徴とする。[Invention of Claim 13] The present invention provides the semiconductor device according to claim 12, wherein the source / drain voltage of the first conductivity type thin film transistor is V DS1 , the gate voltage is V GS1 , and the source / drain. When the current is I DS1 , the source / drain voltage of the second conductivity type thin film transistor is V DS2 , the gate voltage is V GS2 , and the source / drain current is I DS2 , | V DS1 | = | V DS2 |, and V GS1 = V
The first conductivity type impurity concentrations of the second channel region and the offset region are set so that I DS2 > I DS1 under the condition of GS2 = 0.
【0032】この様に構成すると、オフセット領域の寄
生抵抗に起因する第二導電型TFTのオン電流の減少を
最小とし、第一導電型TFTと第二導電型TFTのオン
電流やトランジスタ容量を略同等とする事が可能と成
る。従ってこうしたTFTにてCMOS回路を構成した
場合、回路は高速で動作し、誤動作も生じにくい。又同
時に回路の構成やレイアウトも簡略化される。(第一導
電型TFTと第二導電型TFTのサイズやディメンジョ
ンを同一とし得る為。) [請求項14に係る発明]本発明は請求項12に記載す
る半導体装置に於いて、前記第一導電型薄膜トランジス
タのソース・ドレイン電圧をVDS1、ゲート電圧を
VGS1、ソース・ドレイン電流をIDS1とし、前記第二導
電型薄膜トランジスタのソース・ドレイン電圧を
VDS2、ゲート電圧をVGS2、ソース・ドレイン電流をI
DS2とした時に|VDS1|=|VDS2|、且つVGS1=V
GS2の条件下にてIDS2=IDS1と成る時のゲート電圧が
0Vから前記第一導電型薄膜トランジスタがオン状態と
成る方向にシフトして居る様に、前記第二チャネル領域
と前記オフセット領域の第一導電型不純物濃度が定めら
れて居る事を特徴とする。With this configuration, the decrease in the on-current of the second conductivity type TFT due to the parasitic resistance in the offset region is minimized, and the on-current and the transistor capacitance of the first conductivity type TFT and the second conductivity type TFT are substantially reduced. It is possible to make them equivalent. Therefore, when a CMOS circuit is configured with such TFTs, the circuit operates at high speed and malfunction does not easily occur. At the same time, the circuit configuration and layout are simplified. (Because the first conductivity type TFT and the second conductivity type TFT can have the same size and dimension.) [Invention of Claim 14] The present invention provides the semiconductor device according to claim 12, wherein the first conductivity type TFT is the same as the first conductivity type TFT. The source / drain voltage of the second type thin film transistor is V DS1 , the gate voltage is V GS1 , the source / drain current is I DS1, and the source / drain voltage of the second conductivity type thin film transistor is V DS2 , the gate voltage is V GS2 , the source / drain. Current I
When DS2 is set, | V DS1 | = | V DS2 |, and V GS1 = V
Under the condition of GS2 , the gate voltage when I DS2 = I DS1 is shifted from 0 V toward the ON state of the first conductivity type thin film transistor, so that the second channel region and the offset region are The first conductivity type impurity concentration is defined.
【0033】この様に構成すると、第二導電型TFTの
チャネル領域及びオフセット領域に於ける第一導電型の
不純物濃度を最適化するだけで、オフセット構造である
第二導電型のTFTを弱いデプレーション・モードと
し、LDD構造で有る第一導電型のTFTを弱いエンハ
ンス・モードとする事が出来る。こうしてオフセット領
域の寄生抵抗に起因する第二導電型TFTのオン電流の
減少を最小とし、第一導電型TFTと第二導電型TFT
のオン電流やトランジスタ容量を略同等とする事が可能
と成る。従ってこうしたTFTにてCMOS回路を構成
した場合、回路は高速で動作し、誤動作も生じにくい。
又同時に回路の構成やレイアウトも簡略化される。(第
一導電型TFTと第二導電型TFTのサイズやディメン
ジョンを同一とし得る為。) [請求項15に係る発明]本発明は請求項12乃至14
に記載する半導体装置に於いて、前記第一チャネル領域
が含有する第一導電型不純物濃度と、前記第二チャネル
領域が含む第一導電型不純物濃度と、前記オフセット領
域が含む第一導電型不純物濃度が総て等しい事を特徴と
する。According to this structure, only by optimizing the impurity concentration of the first conductivity type in the channel region and the offset region of the second conductivity type TFT, the weak conductivity of the second conductivity type TFT having the offset structure can be obtained. In this case, the first conduction type TFT having the LDD structure can be set to the weak enhancement mode. Thus, the decrease in the on-current of the second conductivity type TFT due to the parasitic resistance in the offset region is minimized, and the first conductivity type TFT and the second conductivity type TFT are
It is possible to make the on-current and the transistor capacitance of the two substantially equal. Therefore, when a CMOS circuit is configured with such TFTs, the circuit operates at high speed and malfunction does not easily occur.
At the same time, the circuit configuration and layout are simplified. (Because the first conductivity type TFT and the second conductivity type TFT can have the same size and dimension.) [Invention of Claim 15] The present invention provides Claims 12 to 14.
In the semiconductor device described in the paragraph 1, the first conductivity type impurity concentration contained in the first channel region, the first conductivity type impurity concentration contained in the second channel region, and the first conductivity type impurity contained in the offset region. It is characterized in that the concentrations are all the same.
【0034】即ち第二導電型TFTのチャネル領域に第
一導電型不純物を導入する際に第一導電型のTFTのチ
ャネル領域にも第一導電型不純物を導入し、同時にオフ
セット領域にも第一導電型不純物を導入出来る。それ故
工程数を削減出来る。That is, when introducing the first conductivity type impurity into the channel region of the second conductivity type TFT, the first conductivity type impurity is introduced into the channel region of the first conductivity type TFT, and at the same time, the first conductivity type impurity is also introduced into the offset region. Conductive impurities can be introduced. Therefore, the number of processes can be reduced.
【0035】[請求項16、17に係る発明]本願発明
では第一導電型と第二導電型とは互いに逆導電型で有る
事を意味し、第一導電型をN型とした場合には第二導電
型はP型で有る。逆に第一導電型をP型として場合には
第二導電型はN型で有る。[Invention of Claims 16 and 17] In the present invention, it means that the first conductivity type and the second conductivity type are opposite conductivity types, and when the first conductivity type is N type, The second conductivity type is P type. Conversely, when the first conductivity type is P-type, the second conductivity type is N-type.
【0036】[請求項18に係る発明]斯様な半導体装
置を適応した液晶表示装置用のアクティブマトリクス基
板では、前記第一導電型及び前記第二導電型薄膜トラン
ジスタは駆動回路に於いてCMOS回路を構成し、前記
第一導電型及び第二導電型薄膜トランジスタの内の一方
の薄膜トランジスタは画素領域に於いて画素用薄膜トラ
ンジスタを構成する。[Invention of Claim 18] In an active matrix substrate for a liquid crystal display device to which such a semiconductor device is applied, the first conductivity type and the second conductivity type thin film transistors are CMOS circuits in a driving circuit. One of the first conductive type thin film transistor and the second conductive type thin film transistor constitutes a pixel thin film transistor in the pixel region.
【0037】[請求項19に係る発明]本発明は請求項
12に記載する半導体装置の製造方法に於いて、前記第
一チャネル領域と前記第二チャネル領域と前記オフセッ
ト領域を形成する為に第一導電型不純物を極低濃度にて
半導体膜に導入する極低濃度第一導電型不純物導入工程
と、前記第一ゲート電極と前記第二ゲート電極を形成す
るゲート電極形成工程と、前記第一導電型低濃度ソース
・ドレイン領域を形成する為に第一導電型不純物を低濃
度にて半導体膜に導入する低濃度第一導電型不純物導入
工程と、前記第一導電型高濃度ソース・ドレイン領域を
形成する為に第一導電型不純物を高濃度にて半導体膜に
導入する高濃度第一導電型不純物導入工程と、前記第二
導電型高濃度ソース・ドレイン領域を形成する為に第二
導電型不純物を高濃度にて半導体膜に導入する高濃度第
二導電型不純物導入工程とを有し、該極低濃度第一導電
型不純物導入工程は該ゲート電極形成工程前に行われ、
該低濃度第一導電型不純物導入工程は該ゲート電極形成
後に行われる事を特徴とする。[Invention of Claim 19] The present invention provides a method of manufacturing a semiconductor device according to claim 12, wherein the first channel region, the second channel region and the offset region are formed. An extremely low concentration first conductivity type impurity introduction step of introducing one conductivity type impurity into the semiconductor film at an extremely low concentration; a gate electrode forming step of forming the first gate electrode and the second gate electrode; A low-concentration first-conductivity-type impurity introduction step of introducing a first-conductivity-type impurity into the semiconductor film at a low concentration to form a low-concentration-conductivity-type source / drain region; A high-concentration first-conductivity-type impurity introduction step of introducing a high-concentration first-conductivity-type impurity into the semiconductor film to form the second conductivity-type high-concentration source / drain region. High type impurities And a high concentration second conductivity-type impurity introduction step of introducing into the semiconductor film in degrees, polar low concentration first conductivity type impurity doping process is performed before the gate electrode formation step,
The low-concentration first conductivity type impurity introducing step is performed after the gate electrode is formed.
【0038】[請求項20に係る発明]本発明に於いて
極低濃度第一導電型不純物導入工程は第一導電型不純物
を極低濃度含むドープト半導体膜を成膜する工程として
行い、この工程を行なった後に半導体膜表面にゲート絶
縁膜を形成する事が有る。[Invention of Claim 20] In the present invention, the step of introducing an extremely low concentration first conductivity type impurity is performed as a step of forming a doped semiconductor film containing an extremely low concentration of the first conductivity type impurity. After that, a gate insulating film may be formed on the surface of the semiconductor film.
【0039】[請求項21に係る発明]本発明に於いて
極低濃度第一導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対して第一導電型不純物を低
濃度にて導入する工程として行い、この工程を行なった
後に半導体膜表面にゲート絶縁膜を形成する事が有る。[Invention of Claim 21] In the present invention, the step of introducing an extremely low concentration first conductivity type impurity is performed with a low concentration of the first conductivity type impurity in a semiconductor film formed before this step. It may be performed as a step of introducing, and after this step, a gate insulating film may be formed on the surface of the semiconductor film.
【0040】[請求項22に係る発明]本発明に於いて
極低濃度第一導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対してその表面に形成したゲ
ート絶縁膜を介して第一導電型不純物を極低濃度にて導
入する工程として行う事が有る。[Invention of Claim 22] In the present invention, the step of introducing an extremely low concentration first conductivity type impurity is performed through a gate insulating film formed on the surface of a semiconductor film formed before this step. Therefore, it may be performed as a step of introducing the first conductivity type impurity at an extremely low concentration.
【0041】[請求項23に係る発明]本発明は第一ゲ
ート電極に第一ゲート絶縁膜を介して対峙する第一チャ
ネル領域と第一導電型高濃度ソース・ドレイン領域を備
える第一導電型薄膜トランジスタと、第二ゲート電極に
第二ゲート絶縁膜を介して対峙する第二チャネル領域と
第二導電型高濃度ソース・ドレイン領域を備える第二導
電型薄膜トランジスタ、とを有する半導体装置に於い
て、該第一導電型薄膜トランジスタは該第一導電型高濃
度ソース・ドレイン領域と該第一チャネル領域の間に第
一導電型低濃度ソース・ドレイン領域を具備するLDD
構造を成し、該第一チャネル領域は略真性で有り、該第
二導電型薄膜トランジスタは該第二導電型高濃度ソース
・ドレイン領域と該第二チャネル領域の間に該第二チャ
ネル領域と同じ不純物濃度を有するオフセット領域を具
備するオフセット構造を成し、該第二チャネル領域は略
真性で有る事を特徴とする。[Invention of Claim 23] The present invention provides a first conductivity type having a first channel region and a first conductivity type high concentration source / drain region facing the first gate electrode with a first gate insulating film interposed therebetween. In a semiconductor device having a thin film transistor, a second conductivity type thin film transistor having a second channel region and a second conductivity type high-concentration source / drain region facing the second gate electrode via a second gate insulating film, The first conductivity type thin film transistor includes an LDD having a first conductivity type low concentration source / drain region between the first conductivity type high concentration source / drain region and the first channel region.
The first channel region is substantially intrinsic, and the second conductivity type thin film transistor is the same as the second channel region between the second conductivity type high concentration source / drain region and the second channel region. The offset structure has an offset region having an impurity concentration, and the second channel region is substantially intrinsic.
【0042】この様に構成すると、いずれのTFTもゲ
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又TFTのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用TFTに於いて、ゲート電極の端部
に対峙する半導体はチャネル領域と同じ不純物濃度を有
するオフセット領域として形成して有る。従って総ての
TFTをLDD構造で製造する場合よりもマスク形成工
程を一回、不純物導入工程を2回少なくする事が出来
る。斯くして最小限の製造工程数にて各TFTの電気的
特性を最適化した半導体装置を実現されるので有る。According to this structure, the off-current is small in all TFTs because the portion facing the end of the gate electrode is the low concentration region. Also, since the withstand voltage between the source and drain of the TFT is high, the channel length can be shortened. Therefore, the on-current increases, and the transistor capacitance can be further reduced, which has the advantage of enabling high-speed operation. Further, in the second-conductivity-type drive circuit TFT, the semiconductor facing the end of the gate electrode is formed as an offset region having the same impurity concentration as the channel region. Therefore, it is possible to reduce the number of mask forming steps once and the number of impurity introducing steps twice as compared with the case where all TFTs are manufactured with the LDD structure. Thus, a semiconductor device in which the electric characteristics of each TFT are optimized can be realized with the minimum number of manufacturing steps.
【0043】[請求項24、25に係る発明]本願発明
では第一導電型と第二導電型とは互いに逆導電型で有る
事を意味し、第一導電型をN型とした場合には第二導電
型はP型で有る。逆に第一導電型をP型として場合には
第二導電型はN型で有る。[Inventions of Claims 24 and 25] In the present invention, it means that the first conductivity type and the second conductivity type are opposite conductivity types, and when the first conductivity type is N type, The second conductivity type is P type. Conversely, when the first conductivity type is P-type, the second conductivity type is N-type.
【0044】[請求項26に係る発明]斯様な半導体装
置を適応した液晶表示装置用のアクティブマトリクス基
板では、前記第一導電型及び前記第二導電型薄膜トラン
ジスタは駆動回路に於いてCMOS回路を構成し、前記
第一導電型及び第二導電型薄膜トランジスタの内の一方
の薄膜トランジスタは画素領域に於いて画素用薄膜トラ
ンジスタを構成する。[Invention of Claim 26] In an active matrix substrate for a liquid crystal display device to which such a semiconductor device is applied, the first conductivity type and the second conductivity type thin film transistors are CMOS circuits in a driving circuit. One of the first conductive type thin film transistor and the second conductive type thin film transistor constitutes a pixel thin film transistor in the pixel region.
【0045】[請求項27に係る発明]本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
薄膜トランジスタ、及び誘電体膜を介して対向する第一
電極部と第二電極部から成る容量素子とを有する半導体
装置に於いて、前記薄膜トランジスタはソース・ドレイ
ン領域がゲート電極の端部にゲート絶縁膜を介して対峙
する低濃度ソース・ドレイン領域及び該低濃度ソース・
ドレイン領域に隣接する高濃度ソース・ドレイン領域を
具備するLDD構造を成し、前記第一電極部は前記低濃
度ソース・ドレイン領域と導電型が同じで該導電型の不
純物濃度が同等の同一の半導体膜から構成されている事
を特徴とする。[Invention of Claim 27] In the present invention, a thin film transistor having a channel region facing a gate electrode via a gate insulating film and source / drain regions connected to the channel region, and a thin film transistor facing each other via a dielectric film. In the semiconductor device having a first electrode part and a capacitive element composed of a second electrode part, the thin film transistor has low concentration source / drain regions in which the source / drain regions face the ends of the gate electrode via a gate insulating film. Area and the low concentration source
An LDD structure having a high-concentration source / drain region adjacent to the drain region is formed, and the first electrode portion has the same conductivity type as the low-concentration source / drain region and the same impurity concentration of the conductivity type. It is characterized by being composed of a semiconductor film.
【0046】この様な構成にすると、低濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、LDD TFTの利点を活かして尚、少ない工程数
で斯様な半導体装置が製造される。With such a structure, it becomes possible to simultaneously form the low-concentration source / drain regions and the first electrode portion, and by utilizing the advantages of the LDD TFT, such a semiconductor device can be manufactured with a small number of steps. Manufactured.
【0047】[請求項28に係る発明]本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
薄膜トランジスタ、及び誘電体膜を介して対向する第一
電極部と第二電極部から成る容量素子とを有する半導体
装置に於いて、前記薄膜トランジスタはソース・ドレイ
ン領域がゲート電極の端部にゲート絶縁膜を介して対峙
する低濃度ソース・ドレイン領域及び該低濃度ソース・
ドレイン領域に隣接する高濃度ソース・ドレイン領域を
具備するLDD構造を成し、前記第一電極部は前記高濃
度ソース・ドレイン領域と導電型が同じで該導電型の不
純物濃度が同等の同一の半導体膜から構成されている事
を特徴とする。[Invention of Claim 28] According to the present invention, a thin film transistor having a channel region facing a gate electrode via a gate insulating film and source / drain regions connected to the channel region, and a thin film transistor facing each other via a dielectric film. In the semiconductor device having a first electrode part and a capacitive element composed of a second electrode part, the thin film transistor has low concentration source / drain regions in which the source / drain regions face the ends of the gate electrode via a gate insulating film. Area and the low concentration source
An LDD structure having a high-concentration source / drain region adjacent to a drain region is formed, and the first electrode portion has the same conductivity type as the high-concentration source / drain region and the same impurity concentration of the conductivity type. It is characterized by being composed of a semiconductor film.
【0048】この様な構成にすると、高濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、LDD TFTの利点を活かして尚、少ない工程数
で斯様な半導体装置が製造される。更に低濃度ソース・
ドレイン領域をゲート電極に対して自己整合的に作成す
る事が可能と成り、寄生容量の少ない良好なTFTが得
られる。With such a structure, it becomes possible to simultaneously form the high-concentration source / drain regions and the first electrode portion, and by utilizing the advantages of the LDD TFT, such a semiconductor device can be manufactured in a small number of steps. Manufactured. Further low concentration sauce
The drain region can be formed in a self-aligned manner with respect to the gate electrode, and a good TFT with a small parasitic capacitance can be obtained.
【0049】[請求項29に係る発明]本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域とド
ナー不純物又はアクセプター不純物を高濃度に含むソー
ス・ドレイン領域を備える薄膜トランジスタ、及び誘電
体膜を介して対向する第一電極部と第二電極部から成る
容量素子とを有する半導体装置に於いて、前記薄膜トラ
ンジスタは該ソース・ドレイン領域端部と該チャンネル
領域端部の間に該チャンネル領域と同等の不純物濃度を
有するオフセット領域を備え、前記第一電極部は前記高
濃度ソース・ドレイン領域と導電型が同じで該導電型の
不純物濃度が同等の同一の半導体膜から構成されている
事を特徴とする。[Invention of Claim 29] The present invention provides a thin film transistor having a channel region facing a gate electrode via a gate insulating film and a source / drain region containing a high concentration of a donor impurity or an acceptor impurity, and a dielectric film. In a semiconductor device having a first electrode portion and a capacitive element formed of a second electrode portion that face each other, the thin film transistor includes the channel region between the source / drain region end and the channel region end. An offset region having an equivalent impurity concentration is provided, and the first electrode portion is composed of the same semiconductor film having the same conductivity type as the high-concentration source / drain region and the same impurity concentration of the conductivity type. Characterize.
【0050】この様な構成にすると、高濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、オフセット TFTの利点を活かして尚、少ない工
程数で斯様な半導体装置が製造される。更に低濃度ソー
ス・ドレイン領域をゲート電極に対して自己整合的に作
成する事が可能と成り、寄生容量の少ない良好なTFT
が得られる。With such a structure, it becomes possible to simultaneously form the high-concentration source / drain regions and the first electrode portion, and by utilizing the advantage of the offset TFT, such a semiconductor device can be manufactured with a small number of steps. Manufactured. Furthermore, it becomes possible to create low-concentration source / drain regions in a self-aligned manner with the gate electrode, and a good TFT with less parasitic capacitance
Is obtained.
【0051】[請求項30に係る発明]本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
第一導電型及び第二導電型薄膜トランジスタと、誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、前記第一導電型
及び第二導電型薄膜トランジスタはソース・ドレイン領
域がゲート電極の端部にゲート絶縁膜を介して対峙する
低濃度ソース・ドレイン領域と該低濃度ソース・ドレイ
ン領域に隣接する高濃度ソース・ドレイン領域とを備え
るLDD構造を成し、前記第一電極部は前記第一導電型
及び第二導電型薄膜トランジスタの前記低濃度ソース・
ドレイン領域と導電型が同じで該導電型の不純物濃度が
同等の同一の半導体膜から構成されている事を特徴とす
る。[Invention of Claim 30] The present invention is a thin film transistor of the first conductivity type and the second conductivity type, which comprises a channel region facing a gate electrode through a gate insulating film and source / drain regions connected to the channel region. And a capacitor device comprising a first electrode part and a second electrode part which are opposed to each other with a dielectric film interposed therebetween, in the first conductivity type and second conductivity type thin film transistors, the source / drain regions are gates. An LDD structure is provided which includes a low-concentration source / drain region facing the end of the electrode via a gate insulating film, and a high-concentration source / drain region adjacent to the low-concentration source / drain region. Is the low-concentration source of the first conductivity type and second conductivity type thin film transistors.
It is characterized in that it is composed of the same semiconductor film having the same conductivity type as the drain region and the same impurity concentration of the conductivity type.
【0052】この様な構成にすると、低濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、LDD CMOS TFTの利点を活かして尚、少
ない工程数で斯様な半導体装置が製造される。With such a structure, it becomes possible to simultaneously form the low-concentration source / drain regions and the first electrode portion, and by utilizing the advantages of the LDD CMOS TFT, such a semiconductor device can be manufactured with a small number of steps. Is manufactured.
【0053】[請求項31に係る発明]本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
第一導電型及び第二導電型薄膜トランジスタと、誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、前記第一導電型
及び第二導電型薄膜トランジスタはソース・ドレイン領
域がゲート電極の端部にゲート絶縁膜を介して対峙する
低濃度ソース・ドレイン領域と該低濃度ソース・ドレイ
ン領域に隣接する高濃度ソース・ドレイン領域とを備え
るLDD構造を成し、前記第一電極部は前記第一導電型
及び第二導電型薄膜トランジスタの前記高濃度ソース・
ドレイン領域と導電型が同じで該導電型の不純物濃度が
同等の同一の半導体膜から構成されている事を特徴とす
る。[Invention of Claim 31] The present invention is a first-conductivity-type and second-conductivity-type thin film transistor having a channel region facing a gate electrode through a gate insulating film and source / drain regions connected to the channel region. And a capacitor device comprising a first electrode part and a second electrode part which are opposed to each other with a dielectric film interposed therebetween, in the first conductivity type and second conductivity type thin film transistors, the source / drain regions are gates. An LDD structure is provided which includes a low-concentration source / drain region facing the end of the electrode via a gate insulating film, and a high-concentration source / drain region adjacent to the low-concentration source / drain region. Is the high concentration source of the first conductivity type and second conductivity type thin film transistors.
It is characterized in that it is composed of the same semiconductor film having the same conductivity type as the drain region and the same impurity concentration of the conductivity type.
【0054】この様な構成にすると、高濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、LDD CMOS TFTの利点を活かして尚、少
ない工程数で斯様な半導体装置が製造される。更に低濃
度ソース・ドレイン領域をゲート電極に対して自己整合
的に作成する事が可能と成り、寄生容量の少ない良好な
TFTが得られる。With such a structure, it becomes possible to simultaneously form the high-concentration source / drain regions and the first electrode portion, and by utilizing the advantages of the LDD CMOS TFT, such a semiconductor device can be manufactured with a small number of steps. Is manufactured. Further, it becomes possible to form the low-concentration source / drain regions in a self-aligned manner with respect to the gate electrode, and a good TFT with less parasitic capacitance can be obtained.
【0055】[請求項32に係る発明]本発明は請求項
30に記載に半導体装置に於いて、前記第一電極部は前
記第一導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域が有する第一導電型不純物と同量の第一導電型不
純物を含有する半導体膜から構成され、該第一導電型薄
膜トランジスタの低濃度ソース・ドレイン領域は第一導
電型不純物と共に該第一導電型不純物量よりも少なく、
且つ前記第二導電型薄膜トランジスタの低濃度ソース・
ドレイン領域と同量の第二導電型不純物を含む事を特徴
とする。[Invention of Claim 32] The present invention is the semiconductor device as set forth in claim 30, wherein the first electrode portion has the first conductivity type in the low concentration source / drain region of the first conductivity type thin film transistor. And a low-concentration source / drain region of the first-conductivity-type thin film transistor, together with the first-conductivity-type impurities, is less than the first-conductivity-type impurities. ,
And the low concentration source of the second conductivity type thin film transistor
It is characterized in that it contains the same amount of impurities of the second conductivity type as the drain region.
【0056】この様な構成にすると、LDD CMOS
TFTの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。With this configuration, the LDD CMOS
By taking advantage of the TFT, the photo process can be further reduced by one process, and such a semiconductor device can be manufactured with a smaller number of processes.
【0057】[請求項33に係る発明]本発明は請求項
30に記載の半導体装置に於いて、前記第一電極部は前
記第二導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域が有する第二導電型不純物と同量の第二導電型不
純物を含有する半導体膜から構成され、前記第一導電型
薄膜トランジスタの低濃度ソース・ドレイン領域は第一
導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。[Invention of Claim 33] The present invention is the semiconductor device according to claim 30, wherein the first electrode portion has the second conductivity type in the low concentration source / drain region of the second conductivity type thin film transistor. And a low-concentration source / drain region of the first-conductivity-type thin film transistor together with the first-conductivity-type impurity. In addition, the second conductivity type thin film transistor includes the same concentration of second conductivity type impurities as the low concentration source / drain regions.
【0058】この様な構成にすると、LDD CMOS
TFTの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。With this configuration, the LDD CMOS
By taking advantage of the TFT, the photo process can be further reduced by one process, and such a semiconductor device can be manufactured with a smaller number of processes.
【0059】[請求項34に係る発明]本発明は請求項
31に記載する半導体装置に於いて、前記第一電極部は
前記第一導電型薄膜トランジスタの高濃度ソース・ドレ
イン領域が有する第一導電型不純物と同量の第一導電型
不純物を含有する半導体膜から構成され、該第一導電型
薄膜トランジスタの低濃度ソース・ドレイン領域は第一
導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。[Invention of Claim 34] The present invention is the semiconductor device according to claim 31, wherein the first electrode portion has the first conductivity type of the high-concentration source / drain region of the first conductivity type thin film transistor. And a low-concentration source / drain region of the first-conductivity-type thin film transistor, together with the first-conductivity-type impurities, is less than the first-conductivity-type impurities. In addition, the second conductivity type thin film transistor includes the same concentration of second conductivity type impurities as the low concentration source / drain regions.
【0060】この様な構成にすると、LDD CMOS
TFTの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。With this configuration, the LDD CMOS
By taking advantage of the TFT, the photo process can be further reduced by one process, and such a semiconductor device can be manufactured with a smaller number of processes.
【0061】[請求項35に係る発明]本発明は請求項
31に記載する半導体装置に於いて、前記第一電極部は
前記第二導電型薄膜トランジスタの高濃度ソース・ドレ
イン領域が有する第二導電型不純物と同量の第二導電型
不純物を含有する半導体膜から構成され、前記第一導電
型薄膜トランジスタの低濃度ソース・ドレイン領域は第
一導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。[Invention of Claim 35] The present invention is the semiconductor device as set forth in claim 31, wherein the first electrode portion has the second conductivity type in the high-concentration source / drain region of the second conductivity type thin film transistor. And a low-concentration source / drain region of the first-conductivity-type thin film transistor together with the first-conductivity-type impurity. In addition, the second conductivity type thin film transistor includes the same concentration of second conductivity type impurities as the low concentration source / drain regions.
【0062】この様な構成にすると、LDD CMOS
TFTの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。With this structure, the LDD CMOS
By taking advantage of the TFT, the photo process can be further reduced by one process, and such a semiconductor device can be manufactured with a smaller number of processes.
【0063】[請求項36に係る発明]本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子、とを有する半導体装置に於
いて、前記第一導電型薄膜トランジスタは前記高濃度第
一導電型ソース・ドレイン領域端部と前記チャンネル領
域端部の間に低濃度第一導電型ソース・ドレイン領域を
具備するLDD構造を成し、前記第二導電型薄膜トラン
ジスタは前記高濃度第二導電型ソース・ドレイン領域端
部と前記チャンネル領域端部の間に該チャンネル領域と
同等の不純物濃度を有するオフセット領域を備え、前記
第一電極部は前記第一導電型薄膜トランジスタの低濃度
第一導電型ソース・ドレイン領域と同量の第一導電型不
純物を含む半導体膜から構成されている事を特徴とす
る。[Invention of Claim 36] The present invention comprises a channel region facing the gate electrode via a gate insulating film and a high concentration first conductivity type source / drain region containing a high concentration of first conductivity type impurity. A first conductivity type thin film transistor, a second conductivity type thin film transistor having a high-concentration second conductivity type source / drain region containing a high-concentration channel region facing the gate electrode via a gate insulating film and a second conductivity type impurity, In a semiconductor device having a first electrode part and a capacitive element composed of a second electrode part facing each other with a dielectric film interposed therebetween, the first conductivity type thin film transistor is the high concentration first conductivity type source / drain region end. Forming an LDD structure having a low-concentration first-conductivity type source / drain region between a channel portion and an end of the channel region, and the second-conductivity-type thin film transistor is the high-concentration region. An offset region having an impurity concentration equivalent to that of the channel region is provided between the ends of the two-conductivity type source / drain regions and the end of the channel region, and the first electrode portion has a low concentration first region of the first conductivity type thin film transistor. It is characterized in that it is composed of a semiconductor film containing the same amount of impurities of the first conductivity type as the conductivity type source / drain regions.
【0064】この様な構成にすると、LDD TFTと
オフセットTFTの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。With such a structure, the advantage of the LDD TFT and the offset TFT can be utilized, and the photo process can be further reduced by one process, and such a semiconductor device can be manufactured by a smaller number of processes.
【0065】[請求項37に係る発明]本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子とを有する半導体装置に於い
て、前記第一導電型薄膜トランジスタは前記高濃度第一
導電型ソース・ドレイン領域端部と前記チャンネル領域
端部の間に低濃度第一導電型ソース・ドレイン領域を具
備するLDD構造を成し、前記第二導電型薄膜トランジ
スタは前記高濃度第二導電型ソース・ドレイン領域端部
と前記チャンネル領域端部の間に該チャンネル領域と同
等の不純物濃度を有するオフセット領域を備え、前記第
一電極部は前記第一導電型薄膜トランジスタの高濃度第
一導電型ソース・ドレイン領域と同量の第一導電型不純
物を含む半導体膜から構成されている事を特徴とする。[Invention of Claim 37] The present invention comprises a channel region facing the gate electrode via a gate insulating film and a high-concentration first-conductivity type source / drain region containing a first-conductivity-type impurity at a high concentration. A first conductivity type thin film transistor, a second conductivity type thin film transistor having a high-concentration second conductivity type source / drain region containing a high-concentration channel region facing the gate electrode via a gate insulating film and a second conductivity type impurity, In a semiconductor device having a first electrode part and a capacitive element composed of a second electrode part facing each other with a dielectric film interposed therebetween, the first conductivity type thin film transistor is the high concentration first conductivity type source / drain region end part. An LDD structure having a low-concentration first-conductivity type source / drain region between the channel region and an end portion of the channel region, and the second-conductivity-type thin film transistor is the high-concentration first transistor. An offset region having an impurity concentration equivalent to that of the channel region is provided between an end of the conductive type source / drain region and an end of the channel region, and the first electrode unit has a high-concentration first conductivity of the first conductive type thin film transistor. It is characterized in that it is composed of a semiconductor film containing the same amount of impurities of the first conductivity type as the type source / drain regions.
【0066】この様な構成にすると、LDD TFTと
オフセットTFTの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。With such a structure, the advantage of the LDD TFT and the offset TFT can be utilized, and the photo process can be further reduced by one process, and such a semiconductor device can be manufactured with a smaller number of processes.
【0067】[請求項38に係る発明]本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子とを有する半導体装置に於い
て、前記第一導電型薄膜トランジスタは前記高濃度第一
導電型ソース・ドレイン領域端部と前記チャンネル領域
端部の間に低濃度第一導電型ソース・ドレイン領域を具
備するLDD構造を成し、前記第二導電型薄膜トランジ
スタは前記高濃度第二導電型ソース・ドレイン領域端部
と前記チャンネル領域端部の間に該チャンネル領域と同
等の不純物濃度を有するオフセット領域を備え、前記第
一電極部は前記第二導電型薄膜トランジスタの高濃度第
二導電型ソース・ドレイン領域と同量の第二導電型不純
物を含む半導体膜から構成されている事を特徴とする。[Invention of Claim 38] The present invention comprises a channel region facing the gate electrode via a gate insulating film and a high-concentration first conductivity type source / drain region containing a high concentration of the first conductivity type impurity. A first conductivity type thin film transistor, a second conductivity type thin film transistor having a high-concentration second conductivity type source / drain region containing a high-concentration channel region facing the gate electrode via a gate insulating film and a second conductivity type impurity, In a semiconductor device having a first electrode part and a capacitive element composed of a second electrode part facing each other with a dielectric film interposed therebetween, the first conductivity type thin film transistor is the high concentration first conductivity type source / drain region end part. An LDD structure having a low-concentration first-conductivity type source / drain region between the channel region and an end portion of the channel region, and the second-conductivity-type thin film transistor is the high-concentration first transistor. An offset region having an impurity concentration equivalent to that of the channel region is provided between an end of the conductive type source / drain region and an end of the channel region, and the first electrode unit has a high-concentration second conductivity of the second conductive type thin film transistor. It is characterized by being composed of a semiconductor film containing the same amount of second conductivity type impurities as the type source / drain regions.
【0068】この様な構成にすると、LDD TFTと
オフセットTFTの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。With such a structure, the advantage of the LDD TFT and the offset TFT can be utilized, and the photo process can be further reduced by one process, and such a semiconductor device can be manufactured with a smaller number of processes.
【0069】[請求項39に係る発明]本発明は請求項
27乃至38のいずれかの項に規定する半導体装置を用
いたアクティブマトリクス基板であって、前記第一導電
型及び前記第二導電型薄膜トランジスタは駆動回路部に
於いてCMOS回路を構成し、前記第一導電型及び第二
導電型薄膜トランジスタの内の少なくとも一方の薄膜ト
ランジスタは画素領域に於いて画素用薄膜トランジスタ
を構成し、前記容量素子は前記画素領域に於いて液晶セ
ルに対する保持容量を構成している事を特徴とする。[Invention of Claim 39] The present invention is an active matrix substrate using the semiconductor device defined in any one of claims 27 to 38, wherein the first conductivity type and the second conductivity type are provided. The thin film transistor constitutes a CMOS circuit in a driving circuit portion, at least one of the first conductivity type and second conductivity type thin film transistors constitutes a pixel thin film transistor in a pixel region, and the capacitance element is It is characterized in that a storage capacitor for the liquid crystal cell is formed in the pixel region.
【0070】[請求項40に係る発明]本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度ソース・ドレイン領域を介して導電接続する高濃
度ソース・ドレイン領域とを具備するLDD型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、少なくとも該チャンネル領域と該低濃度ソ
ース・ドレイン領域と該第一電極部を構成する半導体膜
を形成する第一工程と、該半導体膜の一部に低濃度にて
ドナー又はアクセプターと成る不純物を導入して該低濃
度ソース・ドレイン領域と該第一電極部を形成する第二
工程と、該第二工程終了後にゲート電極と第二電極部を
形成する第三工程とを含む事を特徴とする。[Invention of Claim 40] The present invention comprises a gate electrode, a gate insulating film, a channel region, and a high concentration source / drain region conductively connected to the channel region through a low concentration source / drain region. In a method of manufacturing a semiconductor device having an LDD thin film transistor and a capacitive element composed of a first electrode portion and a second electrode portion facing each other with a dielectric film interposed therebetween, at least the channel region and the low-concentration source / drain regions are provided. A first step of forming a semiconductor film that constitutes the first electrode portion; and a step of introducing a dopant or acceptor impurity into a portion of the semiconductor film at a low concentration to form the low concentration source / drain regions and the first It is characterized by including a second step of forming an electrode portion and a third step of forming a gate electrode and a second electrode portion after the second step is completed.
【0071】[請求項41に係る発明]本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度ソース・ドレイン領域を介して導電接続する高濃
度ソース・ドレイン領域とを具備するLDD型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、少なくとも該チャンネル領域と該高濃度ソ
ース・ドレイン領域と該第一電極部を構成する半導体膜
を形成する第一工程と、該半導体膜の一部に高濃度にて
ドナー又はアクセプターと成る不純物を導入して該高濃
度ソース・ドレイン領域と該第一電極部を形成する第二
工程と、該第二工程終了後にゲート電極と第二電極部を
形成する第三工程とを含む事を特徴とする。[Invention of Claim 41] The present invention comprises a gate electrode, a gate insulating film, a channel region, and a high concentration source / drain region conductively connected to the channel region through a low concentration source / drain region. In a method of manufacturing a semiconductor device having an LDD thin film transistor and a capacitive element composed of a first electrode portion and a second electrode portion facing each other with a dielectric film interposed therebetween, at least the channel region and the high-concentration source / drain regions are provided. A first step of forming a semiconductor film forming the first electrode portion, and introducing a high-concentration impurity that becomes a donor or an acceptor into a part of the semiconductor film to form the high-concentration source / drain regions and the first It is characterized by including a second step of forming an electrode portion and a third step of forming a gate electrode and a second electrode portion after the second step is completed.
【0072】[請求項42に係る発明]本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域と
同量の不純物を含むオフセット領域と該オフセット領域
を介して該チャネル領域に導電接続する高濃度ソース・
ドレイン領域とを具備するオフセット型薄膜トランジス
タと、誘電体膜を介して対向する第一電極部と第二電極
部から成る容量素子を有する半導体装置の製造方法に於
いて、少なくとも該チャンネル領域と該高濃度ソース・
ドレイン領域と該第一電極部を構成する半導体膜を形成
する第一工程と、該半導体膜の一部に高濃度にてドナー
又はアクセプターと成る不純物を導入して該高濃度ソー
ス・ドレイン領域と該第一電極部を形成する第二工程
と、該第二工程終了後にゲート電極と第二電極部を形成
する第三工程とを含む事を特徴とする。[Invention of Claim 42] According to the present invention, a gate electrode, a gate insulating film, a channel region, an offset region containing the same amount of impurities as the channel region, and a conductive connection to the channel region via the offset region. High concentration sauce
In a method of manufacturing a semiconductor device having an offset thin film transistor having a drain region and a capacitive element composed of a first electrode portion and a second electrode portion facing each other with a dielectric film interposed therebetween, at least the channel region and the capacitor Concentration source
A first step of forming a semiconductor film forming the drain region and the first electrode portion, and introducing a high concentration impurity as a donor or an acceptor into a part of the semiconductor film to form the high concentration source / drain regions It is characterized by including a second step of forming the first electrode portion and a third step of forming a gate electrode and a second electrode portion after the second step is completed.
【0073】[請求項43に係る発明]本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度第一導電型ソース・ドレイン領域を介して導電接
続する高濃度第一導電型ソース・ドレイン領域とを具備
するLDD型第一導電型薄膜トランジスタと、ゲート電
極とゲート絶縁膜とチャネル領域と該チャネル領域に低
濃度第二導電型ソース・ドレイン領域を介して導電接続
する高濃度第二導電型ソース・ドレイン領域とを具備す
るLDD型第二導電型薄膜トランジスタと、誘電体膜を
介して対向する第一電極部と第二電極部から成る容量素
子を有する半導体装置の製造方法に於いて、少なくとも
該LDD型第一導電型薄膜トランジスタのチャンネル領
域と低濃度第一導電型ソース・ドレイン領域と、該LD
D型第二導電型薄膜トランジスタのチャンネル領域と、
該第一電極部を構成する半導体膜を形成する第一工程
と、該半導体膜の一部に低濃度にて第一導電型不純物を
導入して該低濃度第一導電型ソース・ドレイン領域と該
第一電極部を形成する第二工程と、該第二工程終了後に
ゲート電極と第二電極部を形成する第三工程とを含む事
を特徴とする。[Invention of Claim 43] The present invention relates to a gate electrode, a gate insulating film, a channel region, and a high-concentration first conductivity type conductively connected to the channel region through a low-concentration first conductivity type source / drain region. An LDD type first conductivity type thin film transistor having a source / drain region, a gate electrode, a gate insulating film, a channel region, and a high concentration first conductivity type conductive connection to the channel region via a low concentration second conductivity type source / drain region. A method of manufacturing a semiconductor device having an LDD type second conductivity type thin film transistor having two conductivity type source / drain regions, and a capacitive element composed of a first electrode part and a second electrode part facing each other with a dielectric film interposed therebetween. And at least the channel region of the LDD type first conductivity type thin film transistor, the low concentration first conductivity type source / drain region, and the LD
A channel region of the D-type second conductivity type thin film transistor,
A first step of forming a semiconductor film forming the first electrode portion, and introducing a low concentration first conductivity type impurity into a part of the semiconductor film to form the low concentration first conductivity type source / drain regions. It is characterized by including a second step of forming the first electrode portion and a third step of forming a gate electrode and a second electrode portion after the second step is completed.
【0074】[請求項44に係る発明]本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度第一導電型ソース・ドレイン領域を介して導電接
続する高濃度第一導電型ソース・ドレイン領域とを具備
するLDD型第一導電型薄膜トランジスタと、ゲート電
極とゲート絶縁膜とチャネル領域と該チャネル領域に低
濃度第二導電型ソース・ドレイン領域を介して導電接続
する高濃度第二導電型ソース・ドレイン領域とを具備す
るLDD型第二導電型薄膜トランジスタと、誘電体膜を
介して対向する第一電極部と第二電極部から成る容量素
子を有する半導体装置の製造方法に於いて、少なくとも
該LDD型第一導電型薄膜トランジスタのチャンネル領
域と高濃度第一導電型ソース・ドレイン領域と、該LD
D型第二導電型薄膜トランジスタのチャンネル領域と、
該第一電極部を構成する半導体膜を形成する第一工程
と、該半導体膜の一部に高濃度にて第一導電型不純物を
導入して該高濃度第一導電型ソース・ドレイン領域と該
第一電極部を形成する第二工程と、該第二工程終了後に
ゲート電極と第二電極部を形成する第三工程とを含む事
を特徴とする。[Invention of Claim 44] The present invention provides a high-concentration first-conductivity type which is conductively connected to a gate electrode, a gate insulating film, a channel region, and a low-concentration first-conductivity type source / drain region. An LDD type first conductivity type thin film transistor having a source / drain region, a gate electrode, a gate insulating film, a channel region, and a high concentration first conductivity type conductive connection to the channel region via a low concentration second conductivity type source / drain region. A method of manufacturing a semiconductor device having an LDD type second conductivity type thin film transistor having two conductivity type source / drain regions, and a capacitive element composed of a first electrode part and a second electrode part facing each other with a dielectric film interposed therebetween. And at least the channel region of the LDD type first conductivity type thin film transistor, the high-concentration first conductivity type source / drain region, and the LD
A channel region of the D-type second conductivity type thin film transistor,
A first step of forming a semiconductor film forming the first electrode portion; and a high concentration first conductivity type source / drain region by introducing a high concentration first conductivity type impurity into a part of the semiconductor film. It is characterized by including a second step of forming the first electrode portion and a third step of forming a gate electrode and a second electrode portion after the second step is completed.
【0075】[請求項45に係る発明]本発明は請求項
43乃至44に記載した半導体装置の製造方法に於い
て、前記LDD型第一導電型薄膜トランジスタの低濃度
第一導電型ソース・ドレイン領域を形成する為に第一導
電型不純物を低濃度にて該半導体膜に導入する低濃度第
一導電型不純物導入工程、又は前記LDD型第二導電型
薄膜トランジスタの低濃度第二導電型ソース・ドレイン
領域を形成する為に第二導電型不純物を低濃度にて該半
導体膜に導入する低濃度第二導電型不純物導入工程の一
方の低濃度不純物導入工程をマスクを形成せずに行い、
該第一導電型不純物と該第二導電型不純物の双方の不純
物が導入される領域の導電型及び実質的な不純物濃度に
ついては、該第一導電型不純物と該第二導電型不純物の
導入量の差によって規定する事を特徴とする。[Invention of Claim 45] The present invention is the method of manufacturing a semiconductor device according to any one of claims 43 to 44, wherein the low concentration first conductivity type source / drain region of the LDD type first conductivity type thin film transistor is used. Low-concentration first-conductivity-type impurity introduction step of introducing a first-conductivity-type impurity into the semiconductor film at a low concentration to form a low-concentration second-conductivity-type source / drain of the LDD second-conductivity-type thin film transistor One of the low-concentration second-conductivity-type impurity introduction steps of introducing the second-conductivity-type impurities into the semiconductor film at a low concentration to form a region is performed without forming a mask,
Regarding the conductivity type and the substantial impurity concentration of the region into which both the first conductivity type impurity and the second conductivity type impurity are introduced, the introduction amount of the first conductivity type impurity and the second conductivity type impurity It is characterized by being defined by the difference of.
【0076】[請求項46に係る発明]本発明はゲート
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するLDD型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該低濃度第一導電型ソース・ドレイン領域と該第二チャ
ンネル領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に低濃度にて第一導電
型不純物を導入して該低濃度第一導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。[Invention of Claim 46] The present invention provides a high-concentration gate electrode, a gate insulating film, a first channel region, and a high-concentration conductive connection to the first channel region via a low-concentration first conductivity type source / drain region. An LDD type first conductivity type thin film transistor comprising a first conductivity type source / drain region;
The gate electrode, the gate insulating film, the second channel region, the high concentration second conductivity type source / drain region, and the second region between the second channel region end and the high concentration second conductivity type source / drain region end. A semiconductor device having an offset type second conductivity type thin film transistor having an offset region having the same impurity concentration as that of a channel region, and a capacitive element including a first electrode part and a second electrode part facing each other with a dielectric film interposed therebetween. In the manufacturing method, a first step of forming at least the first channel region, the low-concentration first conductivity type source / drain region, the second channel region, and a semiconductor film forming the first electrode portion, A second step of introducing the first-conductivity-type impurity into a part of the semiconductor film at a low concentration to form the low-concentration first-conductivity-type source / drain regions and the first electrode portion, and after the second step is completed Gate Characterized in that it comprises a third step of forming a pole and the second electrode portion.
【0077】[請求項47に係る発明]本発明はゲート
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するLDD型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該高濃度第一導電型ソース・ドレイン領域と該第二チャ
ンネル領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に高濃度にて第一導電
型不純物を導入して該高濃度第一導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。[Invention of Claim 47] The present invention provides a gate electrode, a gate insulating film, a first channel region, and a high concentration conductive connection to the first channel region via a low concentration first conductivity type source / drain region. An LDD type first conductivity type thin film transistor comprising a first conductivity type source / drain region;
The gate electrode, the gate insulating film, the second channel region, the high concentration second conductivity type source / drain region, and the second region between the second channel region end and the high concentration second conductivity type source / drain region end. A semiconductor device having an offset type second conductivity type thin film transistor having an offset region having the same impurity concentration as that of a channel region, and a capacitive element including a first electrode part and a second electrode part facing each other with a dielectric film interposed therebetween. In the manufacturing method, a first step of forming a semiconductor film forming at least the first channel region, the high-concentration first conductivity type source / drain region, the second channel region, and the first electrode portion, A second step of introducing a high-concentration first-conductivity-type impurity into a part of the semiconductor film to form the high-concentration first-conductivity-type source / drain regions and the first electrode portion, and after the second step Gate Characterized in that it comprises a third step of forming a pole and the second electrode portion.
【0078】[請求項48に係る発明]本発明はゲート
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するLDD型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該第二チャンネル領域と該高濃度第二導電型ソース・ド
レイン領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に高濃度にて第二導電
型不純物を導入して該高濃度第二導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。[Invention of Claim 48] The present invention relates to a gate electrode, a gate insulating film, a first channel region, and a high concentration conductive connection to the first channel region through a low concentration first conductivity type source / drain region. An LDD type first conductivity type thin film transistor comprising a first conductivity type source / drain region;
The gate electrode, the gate insulating film, the second channel region, the high concentration second conductivity type source / drain region, and the second region between the second channel region end and the high concentration second conductivity type source / drain region end. A semiconductor device having an offset type second conductivity type thin film transistor having an offset region having the same impurity concentration as that of a channel region, and a capacitive element including a first electrode part and a second electrode part facing each other with a dielectric film interposed therebetween. In the manufacturing method, a first step of forming a semiconductor film forming at least the first channel region, the second channel region, the high-concentration second conductivity type source / drain region, and the first electrode portion; A second step of introducing a second conductivity type impurity at a high concentration into a part of the semiconductor film to form the high concentration second conductivity type source / drain regions and the first electrode portion, and after the second step is completed. Gate Characterized in that it comprises a third step of forming a pole and the second electrode portion.
【0079】[0079]
【発明の実施の形態】図面を参照して本発明の実施例を
説明する。尚以下に説明するいずれの実施例も本発明に
係る半導体装置を液晶表示装置に於ける駆動回路内蔵型
のアクティブマトリクス基板に適用した例で説明する。
但し本発明の半導体装置はアクティブマトリクス基板の
他にもLSIやセラミック基板上に構成された半導体装
置にも適用出来る。又以下に説明するいずれのアクティ
ブマトリクス基板もTFT等の基本的な構造が図29に
示したアクティブマトリクス基板と略同じで有る為、以
下の説明では対応する機能を有する部分には同じ符号を
付して有る。又本例では第一導電型をN型とし、第二導
電型をP型として説明して有るが、無論第一導電型をP
型とし、第二導電型をN型としても良い。Embodiments of the present invention will be described with reference to the drawings. Each of the embodiments described below is an example in which the semiconductor device according to the present invention is applied to a drive circuit built-in active matrix substrate in a liquid crystal display device.
However, the semiconductor device of the present invention can be applied to a semiconductor device formed on an LSI or a ceramic substrate in addition to the active matrix substrate. In addition, since any active matrix substrate described below has substantially the same basic structure as that of the active matrix substrate shown in FIG. 29 such as a TFT, the same reference numerals are given to portions having corresponding functions in the following description. There is. In this example, the first conductivity type is N type and the second conductivity type is P type. However, of course, the first conductivity type is P type.
The second conductivity type may be N type.
【0080】各実施例はいずれも最小限の製造工程数に
よって、各TFTの電気的特性を向上させた半導体装置
とその製造方法を開示するもので有るが、それらを分類
するとすると、実施例1乃至2のグループと実施例3乃
至16のグループに大別出来る。Each of the embodiments discloses a semiconductor device in which the electrical characteristics of each TFT are improved by a minimum number of manufacturing steps and a method of manufacturing the semiconductor device. To 2 and the groups of Examples 3 to 16.
【0081】実施例1乃至2は、請求項1乃至26に係
る発明に対応する。即ち同一基板上に第一導電型及び第
二導電型のTFTを有する構成をベースとして居る。こ
れに対して実施例3乃至16は請求項27乃至48に係
る発明に対応する。即ち同一基板上にTFTと容量素子
とを有する構成をベースとして居る。Examples 1 and 2 correspond to the invention according to claims 1 to 26. That is, it is based on a structure having TFTs of the first conductivity type and the second conductivity type on the same substrate. On the other hand, Embodiments 3 to 16 correspond to the inventions according to claims 27 to 48. That is, it is based on a structure having a TFT and a capacitive element on the same substrate.
【0082】[実施例1] (アクテティブマトリクス基板の構成)図1は、本発明
に係る半導体装置を液晶表示装置に於ける駆動回路内蔵
型のアクティブマトリクス基板に適用した時の構造を模
式的に示す断面図で有る。[Embodiment 1] (Structure of Active Matrix Substrate) FIG. 1 schematically shows the structure when the semiconductor device according to the present invention is applied to a drive circuit built-in active matrix substrate in a liquid crystal display device. It is a sectional view shown in FIG.
【0083】図1に於いて、アクティブマトリクス基板
1の基体たる絶縁基板2の表面側には3つタイプのTF
Tが形成され、その内、右側に表されているのは第一導
電型の画素用TFT10(第一導電型TFT)で有り、
中央に表されているのは第一導電型の駆動回路用TFT
20(第一導電型TFT)で有り、左側に表されている
のは第二導電型の駆動回路用TFT30′(第二導電型
TFT)で有る。これらのTFTの内、第一導電型の駆
動回路用TFT20と第二導電型の駆動回路用TFT3
0′は、CMOS回路として駆動回路のインバータなど
を構成して居る。即ち図1に示すアクティブマトリクス
基板1は、第一導電型のTFTと第二導電型のTFTと
を有する半導体装置となって居る。In FIG. 1, three types of TF are provided on the surface side of the insulating substrate 2 which is the base of the active matrix substrate 1.
T is formed, of which the one shown on the right side is the first conductivity type pixel TFT 10 (first conductivity type TFT),
In the center is the TFT for the first conductivity type drive circuit.
20 (first conductivity type TFT), and shown on the left side is a second conductivity type drive circuit TFT 30 ′ (second conductivity type TFT). Of these TFTs, the first conductivity type drive circuit TFT 20 and the second conductivity type drive circuit TFT 3
Reference numeral 0'constitutes a drive circuit inverter or the like as a CMOS circuit. That is, the active matrix substrate 1 shown in FIG. 1 is a semiconductor device having a first conductivity type TFT and a second conductivity type TFT.
【0084】図2(a)に示す様に、液晶表示装置は、
そのアクティブマトリクス基板上に信号線90及び走査
線91で区画形成された画素領域を有し、そこには、画
素用TFT92を介して画像信号が入力される液晶セル
の液晶容量94が存在する。又信号線90に対しては、
シフトレジスタ84、レベルシフタ85、ビデオライン
87、アナログスイッチ86を備えるデータドライバ部
82がアクティブマトリクス基板上に形成されて居る。
走査線91に対しては、シフトレジスタ88及びレベル
シフタ89を備える走査ドライバ部83がアクティブマ
トリクス基板上に形成されて居る。尚画素領域には前段
の走査線との間に保持容量40も形成されて居る。ここ
で、駆動回路用のTFTは、シフトレジスタをはじめ、
レベルシフタやアナログスイッチなどに用いられている
が、シフトレジスタを例に説明する。シフトレジスタ8
4、88では、図2(b)に2段のインバータを示す様
に、第一導電型のTFTn1、n2と、第二導電型のT
FTp1、p2とによって其々CMOS回路が構成され
て居る。これらのTFTの内、第一導電型のTFTn
1、n2は、図1に示す第一導電型の駆動回路用TFT
20に対応し、第二導電型のTFTp1、p2は、図1
に示す第二導電型の駆動回路用TFT30′に対応し、
画素用TFT92は、図1に示す第一導電型の画素用T
FT10に対応する。As shown in FIG. 2A, the liquid crystal display device is
On the active matrix substrate, there is a pixel region defined by signal lines 90 and scanning lines 91, and there is a liquid crystal capacitor 94 of a liquid crystal cell to which an image signal is input via a pixel TFT 92. For the signal line 90,
A data driver unit 82 including a shift register 84, a level shifter 85, a video line 87, and an analog switch 86 is formed on the active matrix substrate.
For the scanning line 91, the scanning driver unit 83 including the shift register 88 and the level shifter 89 is formed on the active matrix substrate. A storage capacitor 40 is also formed in the pixel region between the scanning line of the previous stage. Here, the TFT for the drive circuit includes a shift register,
Although used for level shifters and analog switches, a shift register will be described as an example. Shift register 8
In Nos. 4 and 88, as shown in the two-stage inverter in FIG. 2B, the first conductivity type TFTs n1 and n2 and the second conductivity type Tn are provided.
A CMOS circuit is constituted by FTp1 and p2, respectively. Of these TFTs, the first conductivity type TFTn
1 and n2 are TFTs for the drive circuit of the first conductivity type shown in FIG.
20 corresponding to the second conductivity type TFTs p1 and p2 shown in FIG.
Corresponding to the second conductivity type drive circuit TFT 30 'shown in
The pixel TFT 92 is a first conductivity type pixel T shown in FIG.
Corresponds to FT10.
【0085】再び、図1に於いて、第一導電型の画素用
TFT10、及び第一導電型の駆動回路用TFT20
は、ソース・ドレイン領域11、12、21、22の間
にチャネルを形成する為のチャネル領域13、23を有
し、これらのチャネル領域13、23は、低濃度の第二
導電型不純物(本例では、P型導電性を示すホウ素
(B)、アルミニウム(Al)、ガリウム(Ga)、イ
ンジウム(In)などのアクセプター不純物)を含んで
居る。又第一導電型の画素用TFT10、及び第一導電
型の駆動回路用TFT20は、ゲート電極15、25の
端部に対してゲート絶縁膜14、24を介して対峙する
第一導電型の低濃度ソース・ドレイン領域111、12
1、211、221と、ソース・ドレイン電極16、1
7、26、27が電気的に接続された第一導電型の高濃
度ソース・ドレイン領域112、122、212、22
2とを有して居る。本例では、第一導電型TFTとし
て、N型TFTを用いて説明している為、ソース・ドレ
イン領域に含まれるN型不純物は、N型導電性を示すリ
ン(P)、ヒ素(As)、アンチモン(Sb)等で有
る。Again referring to FIG. 1, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20.
Has channel regions 13 and 23 for forming channels between the source / drain regions 11, 12, 21 and 22, and these channel regions 13 and 23 have a low concentration of the second conductivity type impurity (mainly, In the example, it contains boron (B), aluminum (Al), gallium (Ga), indium (In), and other acceptor impurities that exhibit P-type conductivity. The first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT 20 are opposed to the end portions of the gate electrodes 15 and 25 via the gate insulating films 14 and 24 and are of the first-conductivity type low. Concentration source / drain regions 111 , 12
1, 211, 221, and source / drain electrodes 16, 1
First-conductivity-type high-concentration source / drain regions 112, 122, 212, 22 to which 7, 26, 27 are electrically connected
Have two. In this example, since the N-type TFT is used as the first conductivity type TFT, the N-type impurities contained in the source / drain regions are phosphorus (P) and arsenic (As) exhibiting N-type conductivity. , Antimony (Sb), etc.
【0086】一方、第二導電型の駆動回路用TFT3
0′は、低濃度の第二導電型不純物を含むチャネル領域
33と、このチャネル領域と同じ不純物濃度をもってゲ
ート電極35の端部に対してゲート絶縁膜34を介して
対峙するオフセット領域311′、321′と、ソース
・ドレイン電極36、37が電気的に接続された第二導
電型の高濃度ソース・ドレイン領域312、322とを
有して居る。On the other hand, the second conductivity type drive circuit TFT 3
Reference numeral 0'denotes a channel region 33 containing a low-concentration second conductivity type impurity, and an offset region 311 'facing the end of the gate electrode 35 with the same impurity concentration as the channel region through the gate insulating film 34. 321 'and second-concentration high-concentration source / drain regions 312, 322 to which the source / drain electrodes 36, 37 are electrically connected.
【0087】両導電型のTFTのチャネル領域13、2
3、33、及びソース・ドレイン領域11、12、2
1、22、31、32は、シリコン(Si)、ゲルマニ
ウム(Ge)等の半導体膜からなる。半導体膜の種類と
しては、これら四族元素単体からなっている膜の他に、
シリコン・ゲルマニウム(Six Ge1-x ;0<x<
1)、シリコン・カーバイト(Six C1-x ;0<x
<1)、ゲルマニウム・カーバイト(Gex C1-x ;
0<x<1)等の四族元素複合体やガリウム・ヒ素(G
aAs)、インジウム・アンチモン(InSb)等の三
族元素と五族元素との複合体、さらには、カドミウム・
セレン(CdSe)等の二族元素と五族元素との複合体
も可能で有る。又これら半導体の物理的状態は、単結晶
状態、多結晶状態、微結晶状態、混晶状態、非晶質状態
などが可能で有る。本例では、多結晶状態にあるシリコ
ン膜(poly−Si膜)を半導体膜として用いて居
る。Channel regions 13 and 2 of both conductivity type TFTs
3, 33, and source / drain regions 11, 12, 2
1, 22, 31, 32 are made of semiconductor films such as silicon (Si) and germanium (Ge). As the type of semiconductor film, in addition to the film made of these Group IV elements,
Silicon-germanium (Si x Ge 1-x ; 0 <x <
1), Silicon Carbide (Si x C 1-x ; 0 <x
<1), germanium carbide (Ge x C 1-x ;
Group IV element composites such as 0 <x <1 and gallium arsenide (G
aAs), indium antimony (InSb), etc., a complex of a Group 3 element and a Group 5 element, and further cadmium.
A composite of a Group 2 element such as selenium (CdSe) and a Group 5 element is also possible. The physical state of these semiconductors can be a single crystal state, a polycrystalline state, a microcrystalline state, a mixed crystal state, an amorphous state, or the like. In this example, a polycrystalline silicon film (poly-Si film) is used as a semiconductor film.
【0088】この様に構成したアクティブマトリクス基
板1に於いて、チャネル領域13、23、33は、いず
れも低濃度のボロンイオンによってチャネルドープされ
ている為、不純物濃度が約1×1016cm-3から約5×
1017cm-3程度の低濃度第二導電型領域で有る。In the active matrix substrate 1 thus constructed, the channel regions 13, 23 and 33 are all channel-doped with a low concentration of boron ions, so that the impurity concentration is about 1 × 10 16 cm −. 3 to about 5x
It is a low-concentration second conductivity type region of about 10 17 cm −3 .
【0089】本発明の駆動回路部に於いては、CMOS
回路を多数段に接続した場合でも、オフセット型または
LDD構造のTFTを採用している為、ゲート電極−ソ
ース・ドレイン領域間に於ける寄生容量が小さくなり、
それ故、高速動作が可能で有る。更にトランジスタサイ
ズを小さくする事(チャネル長を短くする事)により、
オン電流は増大する。これに伴い、ゲート−チャネル間
のトランジスタ容量も小さくなり、きわめて高速な動作
が実現される。しかも、後述するとおり、チャネルドー
プと同じ工程に於いて、ソース・ドレイン領域に低濃度
領域を形成する為の不純物を導入するので、アクティブ
マトリクス基板1の製造工程数を減らす事が出来ると云
う利点も有る。In the drive circuit section of the present invention, the CMOS
Even when the circuits are connected in multiple stages, the offset type or LDD structure TFTs are used, so that the parasitic capacitance between the gate electrode and the source / drain region is reduced.
Therefore, high speed operation is possible. Furthermore, by reducing the transistor size (shortening the channel length),
The on-current increases. Along with this, the transistor capacity between the gate and the channel is also reduced, and extremely high speed operation is realized. Moreover, as will be described later, since impurities for forming a low concentration region are introduced into the source / drain regions in the same step as the channel doping, the number of manufacturing steps of the active matrix substrate 1 can be reduced. There is also.
【0090】尚本例では、第二導電型の不純物によって
チャネルドープしたが、第一導電型の不純物をチャネル
ドープした場合でも、高速動作と製造工程数の削減とを
図る事が出来る。In this example, the channel doping is performed with the second conductivity type impurities, but even when the first conductivity type impurities are channel doped, high speed operation and reduction in the number of manufacturing steps can be achieved.
【0091】又第一導電型の画素用TFT10、第一導
電型の駆動回路用TFT20、及び第二導電型の駆動回
路用TFT30′は、チャネル領域13、23、33の
表面側に対して、ゲート絶縁膜14、24、34(厚さ
が約1200オングストロームのシリコン酸化膜)を介
して対峙するゲート電極15、25、35を有し、各T
FT間では、チャネル領域13、23、33の長さや幅
などを同一寸法にして、トランジスタ容量のバランスな
どを確保してもよい。The first conductivity type pixel TFT 10, the first conductivity type drive circuit TFT 20, and the second conductivity type drive circuit TFT 30 ′ are provided on the front surface side of the channel regions 13, 23, 33. The gate electrodes 15, 25 and 35 are provided to face each other through the gate insulating films 14, 24 and 34 (silicon oxide film having a thickness of about 1200 Å), and each T
Between the FTs, the channel regions 13, 23, and 33 may have the same length and width to ensure the balance of transistor capacitance.
【0092】アクティブマトリクス基板1に於いて、ソ
ース・ドレイン領域11、12、21、22は、ゲート
電極15、25の端部に対してゲート絶縁膜14、24
を介して対峙する部分に第一導電型の低濃度ソース・ド
レイン領域111、121、211、221を備えてお
り、第一導電型の画素用TFT10、及び第一導電型の
駆動回路用TFT20は、LDD構造になって居る。In the active matrix substrate 1, the source / drain regions 11, 12, 21, 22 are formed on the gate insulating films 14, 24 with respect to the end portions of the gate electrodes 15, 25.
The low-concentration source / drain regions 111, 121, 211, and 221 of the first conductivity type are provided in a portion facing each other through, and the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are , LDD structure.
【0093】これに対して、ソース・ドレイン領域3
1、32は、ゲート電極35の端部に対してゲート絶縁
膜34を介して対峙する部分がオフセット領域31
1′、321′で有り、このオフセット領域311′、
321′は、チャネル領域33と同じく不純物濃度が約
1×1016cm-3から約5×1017cm-3程度の低濃度
第二導電型領域で有る。On the other hand, the source / drain regions 3
In the offset regions 31 and 32, the portions facing the ends of the gate electrode 35 with the gate insulating film 34 interposed therebetween are offset regions 31.
1 ', 321', and this offset area 311 ',
321 'is a low-concentration second conductivity type region having an impurity concentration of about 1 × 10 16 cm -3 to about 5 × 10 17 cm -3 , like the channel region 33.
【0094】尚第一導電型の画素用TFT10、及び第
一導電型の駆動回路用TFT20のソース・ドレイン領
域11、12、21、22に於いて、第一導電型の低濃
度ソース・ドレイン領域111、121、211、22
1を除く領域は不純物濃度が約5×1019cm-3から約
5×1020cm-3程度の第一導電型の高濃度ソース・ド
レイン領域112、122、212、222で有り、こ
れらの高濃度領域に対して、各TFTに対する信号線や
画素電極などのソース・ドレイン電極16、17、2
6、27が、層間絶縁膜4のコンタクトホールを介して
電気的に接続して居る。In the source / drain regions 11, 12, 21, 22 of the first-conductivity-type pixel TFT 10 and the first-conductivity-type driver circuit TFT 20, the first-conductivity-type low-concentration source / drain regions are formed. 111, 121, 211, 22
Regions other than 1 are high-concentration source / drain regions 112, 122, 212, 222 of the first conductivity type having an impurity concentration of about 5 × 10 19 cm −3 to about 5 × 10 20 cm −3 . Source / drain electrodes 16, 17, 2 such as signal lines and pixel electrodes for each TFT in the high concentration region
6 and 27 are electrically connected through the contact hole of the interlayer insulating film 4.
【0095】又第二導電型の駆動回路用TFT30′の
ソース・ドレイン領域31、32において、オフセット
領域311′、321′に隣接する部分は不純物濃度が
約5×1019cm-3から約5×1020cm-3程度の第二
導電型の高濃度ソース・ドレイン領域312、322で
有り、これらの高濃度領域に対して、信号線や画素電極
などのソース・ドレイン電極36、37が層間絶縁膜4
のコンタクトホールを介して電気的に接続して居る。In the source / drain regions 31 and 32 of the second-conductivity-type drive circuit TFT 30 ′, the portion adjacent to the offset regions 311 ′ and 321 ′ has an impurity concentration of about 5 × 10 19 cm −3 to about 5. High-concentration source / drain regions 312 and 322 of the second conductivity type of about 10 20 cm −3 , and source / drain electrodes 36 and 37 such as signal lines and pixel electrodes are provided between these high-concentration regions as interlayers. Insulation film 4
It is electrically connected through the contact hole.
【0096】尚本発明では、第二導電型TFTは、ソー
ス・ドレイン領域、オフセット領域、チャネル領域の総
てが同一の導電性(P型導電性)を有しており、第一導
電型のTFTは、ソース・ドレイン領域とLDD領域
(N型導電性)に対して、チャネル領域が逆の導電性
(P型導電性)となって居る。これに対して、この反対
に、第二導電型TFTでは、ソース・ドレイン領域(P
型導電性)に対してオフセット領域とチャネル領域を逆
の導電性(N型導電性)とし、第一導電型TFTを、ソ
ース・ドレイン領域、LDD領域、チャネル領域の総て
が同一の導電性(N型導電性)とする事も可能で有る。
但し、この場合、トランジスタのオン時に第二導電型T
FTのチャネル(反転して第二導電性/P型導電性)
と、オフセット領域とソース・ドレイン領域(第一導電
性/N型導電性)との間に弱いPN接合が出来、オフ電
流を制限する事となる。In the present invention, the second conductivity type TFT has the same conductivity (P-type conductivity) in all of the source / drain region, the offset region and the channel region, and is of the first conductivity type. In the TFT, the channel region has the opposite conductivity (P-type conductivity) to the source / drain region and the LDD region (N-type conductivity). On the contrary, in the second conductivity type TFT, the source / drain region (P
(Type conductivity), the offset region and the channel region have opposite conductivity (N-type conductivity), and the first conductivity type TFT has the same conductivity in all of the source / drain region, the LDD region, and the channel region. (N-type conductivity) is also possible.
However, in this case, when the transistor is turned on, the second conductivity type T
FT channel (inverted and second conductivity / P-type conductivity)
And a weak PN junction is formed between the offset region and the source / drain region (first conductivity / N-type conductivity), which limits the off current.
【0097】(TFTのオン・オフ電流特性)この様に
構成したTFTのオン・オフ電流特性では、いずれのT
FTにおいても、ゲート電極15、25、35の端部に
対峙する部分が低濃度領域(第一導電型の低濃度ソース
・ドレイン領域111、121、211、221、また
はオフセット領域311′、321′)になっているの
で、ドレイン端に於ける電界強度が緩和されて居る。そ
れ故、図3にLDD構造の第一導電型のTFT(第一導
電型の画素用TFT10、及び第一導電型の駆動回路用
TFT20)のドレイン電流−ゲート電圧特性を実線L
3で示し、それと比較する様に、オフセットゲート構造
の第二導電型のTFT(第二導電型の駆動回路用TFT
30′)のドレイン電流−ゲート電圧特性を点線L4′
で示す様に、いずれのTFTも、まず、TFTのオフ電
流が著しく小さい。(TFT On / Off Current Characteristics) In the on / off current characteristics of the TFT thus constructed, which T
Also in the FT, the portion facing the end portions of the gate electrodes 15, 25, 35 is a low concentration region (first conductivity type low concentration source / drain regions 111, 121, 211, 221, or offset regions 311 ', 321'. ), The electric field strength at the drain end is relaxed. Therefore, the drain current-gate voltage characteristics of the first conductivity type TFT (first conductivity type pixel TFT 10 and first conductivity type drive circuit TFT 20) of the LDD structure are shown in FIG.
As shown in FIG. 3 and compared therewith, a second conductivity type TFT having an offset gate structure (a second conductivity type drive circuit TFT
The drain current-gate voltage characteristics of 30 ') are shown by dotted line L4'.
As shown by, the off current of each TFT is extremely small.
【0098】又図31(a)にLDD構造の第一導電型
のTFT(第一導電型の画素用TFT10、及び第一導
電型の駆動回路用TFT20)に於ける耐電圧特性を実
線L21で示し、図31(b)にLDD構造の第二導電
型のTFTに於ける耐電圧特性を実線L22で示した様
に、LDD構造のTFTは、セルフアライン構造のTF
Tに比較して耐電圧が高いので、チャネル長を短くする
事が出来る事は勿論の事、オフセットゲート構造のTF
T(第二導電型の駆動回路用TFT30′)に於ける耐
電圧特性は、LDD構造のTFTに於ける耐電圧特性よ
りさらに優れて居る。従って、第二導電型の駆動回路用
TFT30′も、セルフアライン構造のTFTに比較し
て耐電圧が著しく高いので、チャネル長をより短くする
事が出来る。それ故、トランジスタ容量を低減する事に
より、高速動作を実現出来る。In FIG. 31A, the solid line L21 shows the withstand voltage characteristics of the first conductivity type TFT (first conductivity type pixel TFT 10 and first conductivity type drive circuit TFT 20) of the LDD structure. As shown by the solid line L22 in FIG. 31B, the withstand voltage characteristic of the second conductivity type TFT of the LDD structure shows that the LDD structure TFT has a self-aligned TF.
Since the withstand voltage is higher than that of T, not only can the channel length be shortened, but the TF of the offset gate structure can also be used.
The withstand voltage characteristic of the T (second conductive type drive circuit TFT 30 ') is further superior to the withstand voltage characteristic of the LDD structure TFT. Therefore, the second-conductivity-type drive circuit TFT 30 'also has a much higher withstand voltage than the self-aligned structure TFT, so that the channel length can be further shortened. Therefore, high speed operation can be realized by reducing the transistor capacitance.
【0099】尚本例では、第一導電型を第一導電型と
し、第二導電型を第二導電型としたが、逆にしてもよ
い。即ち画素用TFTを第二導電型で構成してもよい。
又第二導電型の駆動回路用TFT30′のオフセット領
域311′、321′、及びチャネル領域33の不純物
濃度を約1×1016cm-3から約5×1017cm-3程度
としたが、かかる濃度についても、アクティブマトリク
ス基板1の仕様やチャネル長の寸法などに応じて最適な
値に設定されるべき性質のもので有り、上記の数値に限
らない。In this example, the first conductivity type is the first conductivity type and the second conductivity type is the second conductivity type, but they may be reversed. That is, the pixel TFT may be of the second conductivity type.
Further, the impurity concentrations of the offset regions 311 'and 321' and the channel region 33 of the second conductivity type drive circuit TFT 30 'are set to about 1 × 10 16 cm -3 to about 5 × 10 17 cm -3 . This concentration also has a property that it should be set to an optimum value according to the specifications of the active matrix substrate 1 and the dimensions of the channel length, and is not limited to the above numerical values.
【0100】(TFTの製造方法)斯様な構造のアクテ
ィブマトリクス基板1は、例えば以下の方法により製造
出来る。尚以下の説明に於いて、不純物濃度はいずれも
活性化アニール後の不純物濃度で表して有る。(Method of Manufacturing TFT) The active matrix substrate 1 having such a structure can be manufactured, for example, by the following method. In the following description, all impurity concentrations are expressed as impurity concentrations after activation annealing.
【0101】図4(a)に示す様に、石英基板などの絶
縁基板2の表面の内、第一導電型の画素用TFT10、
第一導電型の駆動回路用TFT20、及び第二導電型の
駆動回路用TFT30′の形成領域に低濃度第二導電型
のシリコン膜10a、20a、30a及びゲート絶縁膜
14、24、34を形成する。As shown in FIG. 4A, among the surfaces of the insulating substrate 2 such as a quartz substrate, the first conductivity type pixel TFT 10,
Low-concentration second conductivity type silicon films 10a, 20a, 30a and gate insulating films 14, 24, 34 are formed in regions where the first conductivity type drive circuit TFT 20 and the second conductivity type drive circuit TFT 30 'are formed. To do.
【0102】それには、まず、ガラス基板や石英基板な
どの絶縁基板2の表面に、LPCVD法またはプラズマ
CVD法などを用いて真性のポリシリコン膜を形成した
後、ポリシリコン膜をフォトリソグラフィ法によってパ
ターニングして、それを島状のシリコン膜10a、20
a、30aにする(シリコン膜形成工程)。尚ポリシリ
コン膜は、アモルファスシリコン膜を形成した後、レー
ザアニール法または固相成長法により結晶粒を成長させ
て形成する場合も有る。First, an intrinsic polysilicon film is formed on the surface of an insulating substrate 2 such as a glass substrate or a quartz substrate by the LPCVD method or the plasma CVD method, and then the polysilicon film is formed by the photolithography method. After patterning, the island-shaped silicon films 10a, 20
a and 30a (silicon film forming step). The polysilicon film may be formed by growing crystal grains by a laser annealing method or a solid phase growth method after forming an amorphous silicon film.
【0103】次に、島状のシリコン膜10a、20a、
30aに対して、熱酸化法、TEOS−CVD法、LP
CVD法、プラズマCVD法、HTO法などにより、厚
さが約200オングストローム程度から約1500オン
グストローム程度、一例として約1200オングストロ
ームのシリコン酸化膜からなるゲート絶縁膜14、2
4、34を形成する(ゲート絶縁膜形成工程)。Next, the island-shaped silicon films 10a, 20a,
30a, thermal oxidation method, TEOS-CVD method, LP
The gate insulating film 14 or 2 made of a silicon oxide film having a thickness of about 200 Å to about 1500 Å, for example, about 1200 Å, is formed by a CVD method, a plasma CVD method, an HTO method, or the like.
4, 34 are formed (gate insulating film forming step).
【0104】しかる後に、例えば、ゲート絶縁膜14、
24、34の厚さが約1200オングストロームで、1
×1017cm-3程度の不純物とする場合には、1×10
12cm-2のドーズ量でボロンイオン(第二導電型不純
物)を打ち込んでチャネルドープを行なう(チャネルド
ープ工程/低濃度第二導電型不純物導入工程/1回目の
不純物導入工程)。After that, for example, the gate insulating film 14,
The thickness of 24 and 34 is about 1200 angstroms and 1
In the case of impurities of about × 10 17 cm -3 , 1 × 10
Channel doping is performed by implanting boron ions (second conductivity type impurities) with a dose amount of 12 cm −2 (channel doping step / low concentration second conductivity type impurity introducing step / first impurity introducing step).
【0105】その結果、島状のシリコン膜10a、20
a、30aは、いずれも低濃度第二導電型のシリコン膜
10a、20a、30aとなる。As a result, the island-shaped silicon films 10a and 20 are formed.
Both a and 30a become low concentration second conductivity type silicon films 10a, 20a and 30a.
【0106】次に、図4(b)に示す様に、ゲート絶縁
膜14、24、34の表面に、ドープドシリコン、シリ
サイド膜、或いは金属薄膜などからなるゲート電極1
5、25、35を形成する(ゲート電極形成工程)。Next, as shown in FIG. 4B, the gate electrode 1 made of doped silicon, a silicide film, a metal thin film or the like is formed on the surfaces of the gate insulating films 14, 24 and 34.
5, 25 and 35 are formed (gate electrode forming step).
【0107】次に、第二導電型の画素用TFT30′の
形成領域をレジストマスク61で覆う一方、第一導電型
の画素用TFT10、及び第一導電型の駆動回路用TF
T20の形成領域については開放状態とする(1回目の
マスク形成工程) この状態で、第一導電型の画素用TFT10、及び第一
導電型の駆動回路用TFT20の形成領域に対して、第
一導電型不純物、例えばリンイオンを約1.0×101
3cm−2のドーズ量でイオン注入し、ゲート電極1
5、25に対して自己整合的に不純物濃度が約1.0×
1018cm-3の低濃度のソース・ドレイン領域11、1
2、21、22を形成する(低濃度第一導電型不純物導
入工程/2回目の不純物導入工程)。尚不純物が導入さ
れなかった部分がチャネル領域13、23となる。Next, the formation region of the second conductivity type pixel TFT 30 'is covered with the resist mask 61, while the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TF are used.
The formation region of T20 is opened (first mask formation step). In this state, the formation region of the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 is Conductive impurities, such as phosphorus ions, about 1.0 × 101
Ion implantation is performed with a dose amount of 3 cm-2 to form the gate electrode 1.
The impurity concentration is about 1.0 × in a self-aligning manner with respect to 5, 25
Low concentration source / drain regions 11 and 1 of 10 18 cm -3
2, 21, and 22 are formed (low-concentration first conductivity type impurity introduction step / second impurity introduction step). The portions where no impurities are introduced become the channel regions 13 and 23.
【0108】しかる後に、レジストマスク61を除去す
る。After that, the resist mask 61 is removed.
【0109】次に、図4(c)に示す様に、第一導電型
の画素用TFT10及び第一導電型の駆動回路用TFT
20に加えて、第二導電型の駆動回路用TFT30′の
ゲート電極35をも広めに覆うレジストマスク62を形
成する(2回目のマスク形成工程)。ここで、レジスト
マスク62の端部と、ゲート電極35の端部との距離
は、0.5μm〜2.0μm程度が適して居る。Next, as shown in FIG. 4C, the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT.
In addition to 20, the resist mask 62 that broadly covers the gate electrode 35 of the second-conductivity-type drive circuit TFT 30 'is formed (second mask forming step). Here, the distance between the end of the resist mask 62 and the end of the gate electrode 35 is preferably about 0.5 μm to 2.0 μm.
【0110】この状態で、第二導電型の不純物、例えば
ボロンイオンを1.0×1015cm-2のドーズ量でイオ
ン注入する(高濃度第二導電型不純物導入工程/3回目
の不純物導入工程)。In this state, second conductivity type impurities, for example, boron ions are ion-implanted at a dose amount of 1.0 × 10 15 cm -2 (high-concentration second conductivity type impurity introduction step / third impurity introduction). Process).
【0111】その結果、低濃度第二導電型のシリコン膜
30aには、第二導電型不純物濃度が1.0×1020c
m-3の第二導電型の高濃度ソース・ドレイン領域31
2、322が形成される。一方、低濃度第二導電型のシ
リコン膜30aの内、レジストマスク62で覆われてい
た部分はそのまま第二導電型不純物濃度が約1.0×1
017cm-3のオフセット領域311′、321′とな
る。勿論、チャネル領域33は第二導電型不純物濃度が
約1.0×1017cm-3の低濃度第二導電型領域のまま
で有る。As a result, the second-conductivity-type impurity concentration is 1.0 × 10 20 c in the low-concentration second-conductivity-type silicon film 30a.
m -3 second conductivity type high concentration source / drain region 31
2, 322 are formed. On the other hand, the portion of the low-concentration second-conductivity-type silicon film 30a covered by the resist mask 62 has the second-conductivity-type impurity concentration of about 1.0 × 1.
The offset regions 311 'and 321' are 0 17 cm -3 . Of course, the channel region 33 remains as a low-concentration second-conductivity-type region having a second-conductivity-type impurity concentration of about 1.0 × 10 17 cm −3 .
【0112】この様にして、第二導電型の駆動回路用T
FT30′を形成する。しかる後に、レジストマスク6
2を除去する。In this way, the second conductivity type drive circuit T
Form FT 30 '. After that, the resist mask 6
Remove 2.
【0113】次に、図4(d)に示す様に、第二導電型
の駆動回路用TFT30′の形成領域に加えて、第一導
電型の画素用TFT10及び第一導電型の駆動回路用T
FT20のゲート電極15、25をも広めに覆うレジス
トマスク63を形成する(3回目のマスク形成工程)。
ここでも、レジストマスク63の端部とゲート電極1
5、25の端部との距離は、0.5μm〜2.0μm程
度が適して居る。Next, as shown in FIG. 4D, in addition to the formation region of the second-conductivity-type drive circuit TFT 30 ', the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT are formed. T
A resist mask 63 is formed to widely cover the gate electrodes 15 and 25 of the FT 20 (third mask forming step).
Again, the end of the resist mask 63 and the gate electrode 1
A suitable distance from the ends of Nos. 5 and 25 is 0.5 μm to 2.0 μm.
【0114】この状態で、第一導電型の不純物、例えば
リンイオンを1.0×1015cm-2のドーズ量でイオン
注入する(高濃度第一導電型不純物導入工程/4回目の
不純物導入工程)。In this state, impurities of the first conductivity type, for example, phosphorus ions are ion-implanted at a dose amount of 1.0 × 10 15 cm -2 (high-concentration first conductivity-type impurity introduction step / 4th impurity introduction step). ).
【0115】その結果、低濃度のソース・ドレイン領域
11、12、21、22には、第一導電型不純物濃度が
1.0×1020cm-3の第一導電型の高濃度ソース・ド
レイン領域112、122、212、222が形成され
る。一方、低濃度のソース・ドレイン領域11、12、
21、22の内、レジストマスク63で覆われていた部
分は、そのまま第一導電型不純物濃度が約1.0×10
18cm-3の第一導電型の低濃度ソース・ドレイン領域1
11、121、211、222となる。勿論、チャネル
領域13、23は、第二導電型不純物濃度が約1.0×
1017cm-3の低濃度第二導電型領域のままで有る。As a result, the first-conductivity-type high-concentration source / drain having the first-conductivity-type impurity concentration of 1.0 × 10 20 cm −3 is formed in the low-concentration source-drain regions 11, 12, 21, and 22. Regions 112, 122, 212, 222 are formed. On the other hand, low concentration source / drain regions 11 and 12,
Of the parts 21 and 22, the part covered with the resist mask 63 has the first conductivity type impurity concentration of about 1.0 × 10.
18 cm -3 first conductivity type low concentration source / drain region 1
11, 121, 211, 222. Of course, the channel regions 13 and 23 have a second conductivity type impurity concentration of about 1.0 ×.
The low-concentration second conductivity type region of 10 17 cm −3 remains.
【0116】この様にして、第一導電型の画素用TFT
10及び第一導電型の駆動回路用TFT20を形成す
る。しかる後に、レジストマスク63を除去する。In this way, the first conductivity type pixel TFT
10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 63 is removed.
【0117】以降、図1に示す様に、層間絶縁膜4を形
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極1
6、17、26、27、36、37を形成すれば、レジ
ストマスク61〜63を形成する為の3回のマスク形成
工程と、4回の不純物導入工程によって、CMOS構造
をとるTFTのソース・ドレイン領域とチャネル領域と
を形成でき、アクティブマトリクス基板1を製造出来
る。Thereafter, as shown in FIG. 1, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter,
Source / drain electrodes 1 by forming contact holes
When 6, 17, 26, 27, 36, and 37 are formed, the source of the TFT having the CMOS structure is formed by three mask forming steps for forming the resist masks 61 to 63 and four impurity introducing steps. The drain region and the channel region can be formed, and the active matrix substrate 1 can be manufactured.
【0118】この様に、本例のアクティブマトリクス基
板1の製造方法では、第二導電型の駆動回路用TFT3
0′に於いて、ゲート電極35に対峙する部分を低濃度
領域とするにあたって、LDD構造ではなく、チャネル
と同一導電型で同一濃度を有するオフセットゲート構造
にして居る。この為、図33(a)〜(e)を参照して
説明した従来の製造方法に比較して、マスク形成工程及
び不純物導入工程のいずれについても1回ずつ少ない。
即ち本例では、低濃度第二導電型不純物導入工程を、ゲ
ート電極形成工程を行なう以前に、各TFTのチャネル
領域に対するチャネルドープと同時に行なう為、総ての
TFTをLDD構造で製造する場合よりも不純物導入工
程を1回分少なくする事が出来る。又低濃度第2導電型
不純物導入工程は、あくまでチャネルドープと同時に行
ない、この工程で形成した低濃度第二導電型領域の内、
第一導電型のソース・ドレイン領域となるべき領域に
は、より高濃度の第一導電型の不純物を導入する。従っ
て、低濃度第二導電型不純物導入工程では、マスクを必
要としないので、総てのTFTをLDD構造で製造する
場合よりもマスク形成工程も1回分少なくする事が出来
る。それ故、最小限の製造工程数によって、画素領域及
び駆動回路部のTFTの電気的特性を向上する事が出来
る。As described above, in the method of manufacturing the active matrix substrate 1 of this example, the second conductivity type drive circuit TFT 3 is used.
In 0 ', when making the portion facing the gate electrode 35 the low concentration region, not the LDD structure but the offset gate structure having the same conductivity type and the same concentration as the channel is used. Therefore, as compared with the conventional manufacturing method described with reference to FIGS. 33A to 33E, each of the mask forming step and the impurity introducing step is reduced once.
That is, in this example, the low-concentration second-conductivity-type impurity introduction step is performed at the same time as the channel doping for the channel region of each TFT before the gate electrode formation step, so that all the TFTs are manufactured with the LDD structure. Also, the impurity introduction step can be reduced by one time. Further, the low-concentration second-conductivity-type impurity introducing step is performed at the same time as the channel doping, so
A higher concentration of impurities of the first conductivity type is introduced into the regions to be the source / drain regions of the first conductivity type. Therefore, a mask is not required in the low-concentration second-conductivity-type impurity introducing step, so that the number of mask forming steps can be reduced by one time as compared with the case of manufacturing all the TFTs with the LDD structure. Therefore, the electrical characteristics of the pixel region and the TFT of the drive circuit unit can be improved with the minimum number of manufacturing steps.
【0119】(TFTの別の製造方法)又本例のアクテ
ィブマトリクス基板1は、以下に説明する方法でも製造
出来る。(Another TFT Manufacturing Method) The active matrix substrate 1 of this example can also be manufactured by the method described below.
【0120】図5(a)に示す様に、ガラス基板や石英
基板などの絶縁基板2の表面のうち、画素用TFT1
0、第一導電型の駆動回路用TFT20、及び第二導電
型の駆動回路用TFT30′の形成領域に低濃度第二導
電型のシリコン膜10a、20a、30aおよびゲート
絶縁膜14、24、34を形成する。As shown in FIG. 5A, the pixel TFT 1 on the surface of the insulating substrate 2 such as a glass substrate or a quartz substrate.
0, the first conductivity type drive circuit TFT 20 and the second conductivity type drive circuit TFT 30 'are formed in the low concentration second conductivity type silicon films 10a, 20a, 30a and the gate insulating films 14, 24, 34. To form.
【0121】それには、まず、石英基板などの絶縁基板
2の表面に、LPCVD法またはプラズマCVD法など
を用いて真性のポリシリコン膜を形成した後、ポリシリ
コン膜をフォトリソグラフィ法によってパターニングし
て、それを島状のシリコン膜10a、20a、30aに
する(シリコン膜形成工程)。First, an intrinsic polysilicon film is formed on the surface of an insulating substrate 2 such as a quartz substrate by LPCVD or plasma CVD, and then the polysilicon film is patterned by photolithography. , The island-shaped silicon films 10a, 20a, 30a are formed (silicon film forming step).
【0122】次に、島状のシリコン膜10a、20a、
30aに対して、熱酸化法、TEOS−CVD法、LP
CVD法、プラズマCVD法、HTO法などにより、厚
さが200オングストローム程度から約1500オング
ストローム程度、一例として約1200オングストロー
ムのシリコン酸化膜からなるゲート絶縁膜14、24、
34を形成する(ゲート絶縁膜形成工程)。Next, the island-shaped silicon films 10a, 20a,
30a, thermal oxidation method, TEOS-CVD method, LP
The gate insulating films 14 and 24 made of a silicon oxide film having a thickness of about 200 Å to about 1500 Å, for example, about 1200 Å, are formed by a CVD method, a plasma CVD method, an HTO method, or the like.
34 is formed (gate insulating film forming step).
【0123】しかる後に、1×1012cm-2のドーズ量
でボロンイオン(第二導電型不純物)を打ち込んで、チ
ャネルドープを行なう(チャネルドープ工程/低濃度第
二導電型不純物導入工程/1回目の不純物導入工程)。Thereafter, channel doping is performed by implanting boron ions (second conductivity type impurities) at a dose of 1 × 10 12 cm -2 (channel doping step / low concentration second conductivity type impurity introducing step / 1. Second impurity introduction step).
【0124】その結果、島状のシリコン膜10a、20
a、30aは、いずれも低濃度第二導電型のシリコン膜
10a、20a、30aとなる。As a result, the island-shaped silicon films 10a and 20 are formed.
Both a and 30a become low concentration second conductivity type silicon films 10a, 20a and 30a.
【0125】次に、図5(b)に示す様に、ゲート絶縁
膜14、24、34の表面に、ドープドシリコン、シリ
サイド膜、或いは金属薄膜などからなるゲート電極1
5、25、35を形成する(ゲート電極形成工程)。Next, as shown in FIG. 5B, the gate electrode 1 made of doped silicon, a silicide film, or a metal thin film is formed on the surfaces of the gate insulating films 14, 24, 34.
5, 25 and 35 are formed (gate electrode forming step).
【0126】以上の工程は、図4(a)〜(d)を参照
して説明した製造方法と同様で有る。The above steps are the same as those in the manufacturing method described with reference to FIGS.
【0127】次に、第二導電型の駆動回路用TFT3
0′の形成領域に加えて、第一導電型の画素用TFT1
0及び第一導電型の駆動回路用TFT20のゲート電極
15、25をも広めに覆うレジストマスク71を形成す
る(1回目のマスク形成工程)。ここでも、レジストマ
スク71の端部と、ゲート電極15、25の端部との距
離は、0.5μm〜2.0μm程度が適して居る。Next, the second conductivity type drive circuit TFT 3 is formed.
In addition to the formation region of 0 ', the first conductivity type pixel TFT 1
A resist mask 71 that broadly covers the gate electrodes 15 and 25 of the drive circuit TFT 20 of the first conductivity type and 0 is formed (first mask forming step). Also in this case, the distance between the end of the resist mask 71 and the ends of the gate electrodes 15 and 25 is preferably about 0.5 μm to 2.0 μm.
【0128】この状態で、第一導電型の不純物、例えば
リンイオンを1.0×1015cm-2のドーズ量でイオン
注入する(高濃度第一導電型不純物導入工程/2回目の
不純物導入工程)。In this state, first conductivity type impurities, for example, phosphorus ions are ion-implanted at a dose amount of 1.0 × 10 15 cm -2 (high-concentration first conductivity type impurity introduction step / second impurity introduction step). ).
【0129】その結果、低濃度第二導電型のシリコン膜
10a、20aには、第一導電型不純物濃度が1.0×
1020cm-3の第一導電型の高濃度ソース・ドレイン領
域112、122、212、222が形成される。一
方、低濃度第二導電型のシリコン膜10a、20aのう
ち、レジストマスク71で覆われていた部分は、第二導
電型不純物濃度が約1.0×1017cm-3の低濃度第二
導電型領域のままで有る。As a result, the first-conductivity-type impurity concentration is 1.0 × in the low-concentration second-conductivity-type silicon films 10a and 20a.
High-concentration source / drain regions 112, 122, 212, 222 of the first conductivity type of 10 20 cm −3 are formed. On the other hand, in the low-concentration second-conductivity-type silicon films 10a and 20a, the portion covered with the resist mask 71 has a second-conductivity-type impurity concentration of about 1.0 × 10 17 cm −3 . It remains the conductivity type region.
【0130】しかる後に、レジストマスク71を除去す
る。After that, the resist mask 71 is removed.
【0131】次に、図5(c)に示す様に、第一導電型
の画素用TFT10及び第一導電型の駆動回路用TFT
20に加えて、第二導電型の駆動回路用TFT30′の
ゲート電極35をも広めに覆うレジストマスク72を形
成する(2回目のマスク形成工程)。ここで、レジスト
マスク72の端部と、ゲート電極35の端部との距離
は、0.5μm〜2.0μm程度が適して居る。Next, as shown in FIG. 5C, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT.
In addition to 20, a resist mask 72 is formed to widely cover the gate electrode 35 of the second-conductivity-type drive circuit TFT 30 '(second mask forming step). Here, the distance between the end of the resist mask 72 and the end of the gate electrode 35 is preferably about 0.5 μm to 2.0 μm.
【0132】この状態で、例えばボロンイオンを1.0
×1015cm-2のドーズ量でイオン注入する(高濃度第
二導電型不純物導入工程/3回目の不純物導入工程)。
その結果、低濃度第二導電型のシリコン膜30aには、
第二導電型不純物濃度が1.0×1020cm-3の第二導
電型の高濃度ソース・ドレイン領域312、322が形
成される。一方、低濃度第二導電型のシリコン膜30a
の内、レジストマスク72で覆われていた部分は、その
まま第二導電型不純物濃度が約1.0×1017cm-3の
オフセット領域311′、321′となる。勿論、チャ
ネル領域33は、第二導電型不純物濃度が約1.0×1
017cm-3の低濃度第二導電型領域のままで有る。In this state, for example, boron ions are added to 1.0
Ion implantation is performed at a dose of × 10 15 cm -2 (high-concentration second conductivity type impurity introduction step / third impurity introduction step).
As a result, in the low-concentration second conductivity type silicon film 30a,
Second-conductivity-type high-concentration source / drain regions 312 and 322 having a second-conductivity-type impurity concentration of 1.0 × 10 20 cm −3 are formed. On the other hand, the low concentration second conductivity type silicon film 30a
Among them, the portions covered with the resist mask 72 become the offset regions 311 ′ and 321 ′ having the second conductivity type impurity concentration of about 1.0 × 10 17 cm −3 as they are. Of course, the channel region 33 has a second conductivity type impurity concentration of about 1.0 × 1.
The low-concentration second conductivity type region of 0 17 cm −3 remains as it is.
【0133】この様にして、第二導電型の駆動回路用T
FT30′を形成する。しかる後に、レジストマスク7
2を除去する。In this way, the second conductivity type drive circuit T
Form FT 30 '. After that, the resist mask 7
Remove 2.
【0134】次に、第二導電型の画素用TFT30′の
形成領域をレジストマスク73で覆う一方、第一導電型
の画素用TFT10、及び第一導電型の駆動回路用TF
T20の形成領域については開放状態とする(3回目の
マスク形成工程)。この状態で、第一導電型の画素用T
FT10、及び第一導電型の駆動回路用TFT20の形
成領域に対して、例えばリンイオンを約1.0×1013
cm-2のドーズ量でイオン注入する(低濃度第一導電型
不純物導入工程/4回目の不純物導入工程)。Next, the formation region of the second conductivity type pixel TFT 30 'is covered with the resist mask 73, while the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TF are used.
The formation region of T20 is opened (third mask formation step). In this state, the first conductivity type pixel T
About 1.0 × 10 13 phosphorus ions, for example, are applied to the formation region of the FT 10 and the drive circuit TFT 20 of the first conductivity type.
Ion implantation is performed with a dose amount of cm −2 (low-concentration first conductivity type impurity introduction step / 4th impurity introduction step).
【0135】その結果、ソース・ドレイン領域10、2
0には、ゲート電極15、25に対して自己整合的に第
一導電型不純物濃度が約1.0×1018cm-3の第一導
電型の低濃度ソース・ドレイン領域111、121、2
11、221が形成される。尚不純物が導入されなかっ
た部分がチャネル領域13、23となる。As a result, the source / drain regions 10, 2
0 is the first conductivity type low concentration source / drain regions 111, 121, 2 having a first conductivity type impurity concentration of about 1.0 × 10 18 cm −3 in a self-aligned manner with respect to the gate electrodes 15, 25.
11, 221 are formed. The portions where no impurities are introduced become the channel regions 13 and 23.
【0136】この様にして、第一導電型の画素用TFT
10、及び第一導電型の駆動回路用TFT20を形成す
る。しかる後に、レジストマスク73を除去する。In this way, the first conductivity type pixel TFT
10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 73 is removed.
【0137】以降、図1に示す様に、層間絶縁膜4を形
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極1
6、17、26、27、36、37を形成すれば、レジ
ストマスク71〜73を形成する為の3回のマスク形成
工程と、4回の不純物導入工程によって、CMOS構造
をとるTFTのソース・ドレイン領域とチャネル領域と
を形成でき、アクティブマトリクス基板1を製造出来
る。Thereafter, as shown in FIG. 1, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter,
Source / drain electrodes 1 by forming contact holes
When 6, 17, 26, 27, 36 and 37 are formed, the source of the TFT having the CMOS structure is formed by three mask forming steps for forming the resist masks 71 to 73 and four impurity introducing steps. The drain region and the channel region can be formed, and the active matrix substrate 1 can be manufactured.
【0138】斯様な製造方法でも、第二導電型の駆動回
路用TFT30′に於いて、ゲート電極35に対峙する
部分を低濃度領域とするにあたり、LDD構造ではな
く、チャネルと同一導電型で同一濃度を有するオフセッ
トゲート構造にして居る。この為、図33(a)〜
(e)を参照して説明した従来の製造方法に比較して、
マスク形成工程及び不純物導入工程のいずれについても
1回ずつ少ない。それ故、最小限の製造工程数によっ
て、画素領域及び駆動回路部のTFTの電気的特性を向
上する事が出来る。Even in such a manufacturing method, in the second conductivity type drive circuit TFT 30 ′, when the portion facing the gate electrode 35 is set to the low concentration region, it is not the LDD structure but the same conductivity type as the channel. The offset gate structure has the same concentration. Therefore, as shown in FIG.
Compared with the conventional manufacturing method described with reference to (e),
The number of mask formation steps and the number of impurity introduction steps are reduced once. Therefore, the electrical characteristics of the pixel region and the TFT of the drive circuit unit can be improved with the minimum number of manufacturing steps.
【0139】[実施例2]本例では、各TFTへのチャ
ネルドープ条件を最適化する事によって、第一導電型の
TFTと第二導電型のTFTとの間に於けるオン電流バ
ランスを向上する発明に関するもので有り、その基本的
な構造及び製造方法は、実施例1と概ね同様で有る為、
基本的な構造については図1を参照して簡単に説明する
と共に、その製造方法については説明を省略する。[Embodiment 2] In this embodiment, the on-current balance between the first conductivity type TFT and the second conductivity type TFT is improved by optimizing the channel doping condition for each TFT. Since the basic structure and the manufacturing method thereof are substantially the same as those of the first embodiment,
The basic structure will be briefly described with reference to FIG. 1, and the manufacturing method thereof will be omitted.
【0140】本例に於いても、図1に示す様に、第一導
電型の画素用TFT10、及び第一導電型の駆動回路用
TFT20は、ソース・ドレイン領域11、12、2
1、22の間にチャネルを形成する為のチャネル領域1
3、23を有し、これらのチャネル領域13、23は、
低濃度の第二導電型不純物(本例では、P型導電性を示
すホウ素(B)、アルミニウム(Al)、ガリウム(G
a)、インジウム(In)などのアクセプター不純物)
を含んで居る。第一導電型の画素用TFT10、及び第
一導電型の駆動回路用TFT20は、ゲート電極15、
25の端部に対してゲート絶縁膜14、24を介して対
峙する第一導電型の低濃度ソース・ドレイン領域11
1、121、121、122と、ソース・ドレイン電極
16、17、26、27が電気的に接続された第一導電
型の高濃度ソース・ドレイン領域112、122、21
2、222とを有して居る。本例では、第一導電型TF
Tとして、N型TFTを用いて説明している為、ソース
・ドレイン領域に含まれる第一導電型不純物は、N型導
電性を示すリン(P)、ヒ素(As)、アンチモン(S
b)等で有る。Also in the present example, as shown in FIG. 1, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 have source / drain regions 11, 12, 2
Channel region 1 for forming a channel between 1 and 22
3 and 23, and these channel regions 13 and 23 are
Low-concentration second conductivity type impurities (in this example, boron (B), aluminum (Al), gallium (G) having P-type conductivity)
a), acceptor impurities such as indium (In))
Is included. The first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 include a gate electrode 15,
First-conductivity-type low-concentration source / drain region 11 facing the end portion of 25 through gate insulating films 14 and 24.
1, 121, 121, 122 and the high-concentration source / drain regions 112, 122, 21 of the first conductivity type in which the source / drain electrodes 16, 17, 26, 27 are electrically connected.
2 and 222. In this example, the first conductivity type TF
Since an N-type TFT is used as T for explanation, the first conductivity type impurities contained in the source / drain regions are phosphorus (P), arsenic (As), antimony (S) having N-type conductivity.
b) etc.
【0141】一方、第二導電型の駆動回路用TFT3
0′は、低濃度の第二導電型不純物を含むチャネル領域
33と、このチャネル領域と同じ不純物濃度をもってゲ
ート電極35の端部に対してゲート絶縁膜34を介して
対峙するオフセット領域311′、321′と、ソース
・ドレイン電極36、37が電気的に接続された第二導
電型の高濃度ソース・ドレイン領域312、322とを
有して居る。On the other hand, the second conductivity type drive circuit TFT 3
Reference numeral 0'denotes a channel region 33 containing a low-concentration second conductivity type impurity, and an offset region 311 'facing the end of the gate electrode 35 with the same impurity concentration as the channel region through the gate insulating film 34. 321 'and second-concentration high-concentration source / drain regions 312, 322 to which the source / drain electrodes 36, 37 are electrically connected.
【0142】この様に構成したアクティブマトリクス基
板1に於いて、チャネル領域13、23、33は、実施
例1と同様、いずれも低濃度のボロンイオンによってチ
ャネルドープされ、低濃度第二導電型領域で有るが、そ
の不純物濃度は、以下の説明する条件を満たす様に設定
され、例えば、約5×1016cm-3〜約1×1018cm
-3で有る。通常、オフセット構造を有する第二導電型の
駆動回路用TFT30′は、LDD構造を有する第一導
電型の駆動回路用TFT20に比較してオン電流がやや
小さくなる傾向に有る。その主なる理由は、オフセット
構造とLDD構造の比抵抗の相違にあり、しかも、第二
導電型を第二導電型、第一導電型を第一導電型とした場
合には、更に正孔の移動度が電子の移動度に比して小さ
い事も起因して居る。In the thus constructed active matrix substrate 1, the channel regions 13, 23 and 33 are all channel-doped with a low concentration of boron ions as in the case of the first embodiment, and the low concentration second conductivity type region is formed. However, the impurity concentration is set so as to satisfy the conditions described below, for example, about 5 × 10 16 cm −3 to about 1 × 10 18 cm.
-3 . Generally, the second conductivity type drive circuit TFT 30 'having the offset structure tends to have a slightly smaller on-current than the first conductivity type drive circuit TFT 20 having the LDD structure. The main reason for this is the difference in the specific resistance between the offset structure and the LDD structure. Moreover, when the second conductivity type is the second conductivity type and the first conductivity type is the first conductivity type, more holes are generated. This is also due to the fact that the mobility is smaller than that of electrons.
【0143】そこで、本例では、チャネルドープされる
不純物量を多めに設定する事によって、第二導電型(第
二導電型で有る)の駆動回路用TFT30′を弱いデプ
レーション・モードとし、第一導電型(第一導電型で有
る)の駆動回路用TFT20を弱いエンハンス・モード
とする。それにより、第二導電型の駆動回路用TFT3
0′のオフセット領域311′、312′は、実質的に
は抵抗の小さなLDD領域となる。しかも、オン状態
(例えば、第二導電型の駆動回路用TFT30′では、
ソース・ドレイン電圧VDS=−5V、ゲート電圧VGS=
−10V、第一導電型の駆動回路用TFT20では、ソ
ース・ドレイン電圧VDS=+5V、ゲート電圧VGS=+
10Vの状態)に於けるオン電流のレベルを両導電型の
TFTの間でそろえる事が可能となる。Therefore, in this example, by setting a large amount of impurities to be channel-doped, the second conductivity type (second conductivity type) drive circuit TFT 30 'is set to the weak depletion mode, and The drive circuit TFT 20 of one conductivity type (which is the first conductivity type) is set to the weak enhancement mode. As a result, the second conductivity type drive circuit TFT 3
The 0'offset regions 311 'and 312' are substantially LDD regions having low resistance. Moreover, in the ON state (for example, in the second conductivity type drive circuit TFT 30 ',
Source / drain voltage V DS = -5V, gate voltage V GS =
In the driving circuit TFT 20 of −10 V, the first conductivity type, the source / drain voltage V DS = + 5 V, the gate voltage V GS = +
It is possible to make the level of the on-current in the 10 V state) uniform between the TFTs of both conductivity types.
【0144】即ち図6に示す様に、第一導電型のTFT
(第一導電型の画素用TFT10、および第一導電型の
駆動回路用TFT20)のドレイン電流−ゲート電圧特
性を実線L5で示し、第二導電型のTFT(第二導電型
の駆動回路用TFT30′)のドレイン電流−ゲート電
圧特性を点線L6で示し、第一導電型のTFT(第一導
電型の駆動回路用TFT20)のソース・ドレイン電圧
をVDS1 、ゲート電圧をVGS1 、ソース・ドレイ
ン電流をIDS1 とし、第二導電型のTFT(第二導
電型の駆動回路用TFT30′)のソース・ドレイン電
圧をVDS2 、ゲート電圧をVGS2 、ソース・ドレイン電
流をIDS2 とした時、|VDS1 |=|VDS 2 |、VGS1
=VGS2 =0の条件下で、IDS2 >IDS1 と成る様に、
第二導電型のTFT(第二導電型の駆動回路用TFT3
0′)のオフセット領域311′、321′、及び各T
FTのチャネル領域13、23、33に於ける第二導電
型不純物濃度を設定して有る。That is, as shown in FIG. 6, a first conductivity type TFT
The drain current-gate voltage characteristics of (the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20) are indicated by a solid line L5, and the second conductivity type TFT (second conductivity type drive circuit TFT 30) is shown. The drain current-gate voltage characteristic of ′) is indicated by a dotted line L6, and the source / drain voltage of the first conductivity type TFT (first conductivity type drive circuit TFT 20) is VDS1, the gate voltage is VGS1, and the source / drain current is Let IDS1 be the source / drain voltage of the second conductivity type TFT (the second conductivity type drive circuit TFT 30 ') be V DS2 , the gate voltage be V GS2 and the source / drain current be I DS2 , then | V DS1 | = | V DS 2 |, V GS1
= V GS2 = 0, so that I DS2 > I DS1
Second conductivity type TFT (second conductivity type drive circuit TFT 3
0 ') offset areas 311', 321 ', and each T
The second conductivity type impurity concentration is set in the channel regions 13, 23, 33 of the FT.
【0145】言い換えれば、|VDS1 |=|VDS2 |の
条件下で、第一導電型のTFTのソース・ドレイン電流
IDS1 を表す実線L5と、第二導電型のTFTのソース
・ドレイン電流IDS2 を表す点線L6との交点R(V
GS1 =VGS2 でIDS1 =IDS2)に対応するゲート電圧
の値は、第一導電型の駆動回路用TFT20に於いて、
ソース・ドレイン電流IDS1 のオン領域側に相当するゲ
ート電圧領域(第二導電型の駆動回路用TFT30′に
於いて、ソース・ドレイン電流IDS2 のオフ領域側に相
当するゲート電圧領域)、即ち正のゲート電圧領域に有
る。In other words, under the condition of | V DS1 | = | V DS2 |, the solid line L5 representing the source / drain current I DS1 of the first conductivity type TFT and the source / drain current of the second conductivity type TFT Intersection R (V with the dotted line L6 representing I DS2
The value of the gate voltage corresponding to GS1 = V GS2 and I DS1 = I DS2 ) is obtained in the TFT 20 for the drive circuit of the first conductivity type.
A gate voltage region corresponding to the on-region side of the source / drain current I DS1 (a gate voltage region corresponding to the off-region side of the source / drain current I DS2 in the second-conductivity-type drive circuit TFT 30 ′), that is, It is in the positive gate voltage region.
【0146】尚図6には、参考までに、図3に示した実
施例1に係る第一導電型のTFT(第一導電型の画素用
TFT10、及び第一導電型の駆動回路用TFT20)
のドレイン電流−ゲート電圧特性を一点鎖線L3で示
し、実施例1に第二導電型のTFT(第二導電型の駆動
回路用TFT30′)のドレイン電流−ゲート電圧特性
を一点鎖線L4′で示して有る。For reference, FIG. 6 shows the first-conductivity-type TFT according to the first embodiment shown in FIG. 3 (first-conductivity-type pixel TFT 10 and first-conductivity-type drive circuit TFT 20).
Of the drain current-gate voltage characteristic of the second conductivity type TFT (second conductivity type driving circuit TFT 30 ') is indicated by a chain line L4' in Example 1. There is.
【0147】この様に、本例では、第二導電型の駆動回
路用TFT30′のオフセット領域311′、312′
を、実質的に抵抗の小さなLDD領域とする事によっ
て、この部分に起因する寄生抵抗を低減して有る。又オ
フセット領域とLDD領域とを比較すると、LDD領域
の方が抵抗値が小さいの一般的で有るが、本例では、オ
フセット構造の第二導電型の駆動回路用TFT30′に
ついては、弱いデプレーション・モードとし、LDD構
造の第一導電型の駆動回路用TFT20については、弱
いエンハンス・モードとしてある為、オフセット構造の
第二導電型の駆動回路用TFT30′のオン状態に於け
るゲート・バイアス値をLDD構造の第一導電型の駆動
回路用TFT20のオン状態に於けるゲート・バイアス
値よりも大きくとり得る。図6に示す例で説明すると、
例えば、交点Rの位置をVGS=+2Vとし、オン状態を
|VGS|=10Vとする。こうすると、オフセット構造
の第二導電型の駆動回路用TFT30′のオン状態に於
けるゲート・バイアス値は、一点鎖線L4′で表す特性
では約−12Vに相当し、LDD構造の第一導電型の駆
動回路用TFT20のオン状態に於けるゲート・バイア
ス値は、一点鎖線L3で表す特性では約+8Vに相当す
るので、オン電流のバランスをとる事が可能となる。又
この手法では、オフセット構造の第二導電型の駆動回路
用TFT30′と、LDD構造の第一導電型の駆動回路
用TFT20との間に於いて、トランジスタ容量を同等
にする事も可能で有る。即ち第二導電型の駆動回路用T
FT30′と、第一導電型の駆動回路用TFT20との
間に於けるオン電流のバランスは、チャネルドープ(オ
フセット領域311′、321′に於けるドープ量)に
よって確保している為、両TFTの間でチャネル長/チ
ャネル幅を同等とする事によって、両TFTの間でのト
ランジスタ容量のバランスを確保する事が出来る。それ
故、トランジスタ容量が同等で、且つ、オン電流が同等
で有る為、安定に高速動作するCMOS回路を得る事が
出来る。As described above, in this example, the offset regions 311 'and 312' of the second conductivity type drive circuit TFT 30 'are provided.
Is a LDD region having a substantially small resistance, thereby reducing the parasitic resistance caused by this portion. Further, when comparing the offset region and the LDD region, it is general that the resistance value is smaller in the LDD region, but in this example, a weak depletion is applied to the second conductivity type drive circuit TFT 30 'of the offset structure. The mode and the LDD structure of the first conductivity type drive circuit TFT 20 is in the weak enhancement mode. Therefore, the gate bias value in the ON state of the offset structure of the second conductivity type drive circuit TFT 30 '. Can be larger than the gate bias value in the ON state of the drive circuit TFT 20 of the first conductivity type having the LDD structure. Explaining with the example shown in FIG. 6,
For example, the position of the intersection R is set to V GS = + 2V, and the ON state is set to | V GS | = 10V. In this case, the gate bias value in the ON state of the drive circuit TFT 30 'of the second conductivity type having the offset structure corresponds to about -12 V in the characteristic represented by the alternate long and short dash line L4', and the first conductivity type of the LDD structure is obtained. Since the gate bias value in the ON state of the drive circuit TFT 20 is equivalent to about +8 V in the characteristic represented by the alternate long and short dash line L3, it is possible to balance the ON currents. In this method, it is also possible to make the transistor capacitances of the second conductivity type drive circuit TFT 30 'of the offset structure and the first conductivity type drive circuit TFT 20 of the LDD structure equal. . That is, the second conductivity type drive circuit T
The on-current balance between the FT 30 'and the drive circuit TFT 20 of the first conductivity type is ensured by channel doping (the amount of doping in the offset regions 311' and 321 '). By making the channel length / channel width equal between the two, it is possible to secure the balance of the transistor capacitance between the two TFTs. Therefore, since the transistor capacities are the same and the on-currents are the same, it is possible to obtain a CMOS circuit that operates stably at high speed.
【0148】斯様な構成のTFTの製造方法は、実施例
1と概ね同様で有る為、製造方法の説明を省略するが、
各領域への不純物の導入量については、チャネルドープ
量に対応して最適な値に設定される。又最適チャネルド
ープ量は、ゲート絶縁膜質や下地保護膜(半導体層と基
板との間の保護膜)の質などにより異なる。Since the method of manufacturing the TFT having such a structure is almost the same as that of the first embodiment, the description of the manufacturing method will be omitted.
The amount of impurities introduced into each region is set to an optimum value corresponding to the channel doping amount. The optimum channel doping amount varies depending on the quality of the gate insulating film and the quality of the base protective film (protective film between the semiconductor layer and the substrate).
【0149】[実施例1、2の変形例]尚本例の様に、
オフセット領域311′、321′を形成する事によ
り、ゲート電極35に対峙する部分を低濃度領域とする
方法であれば、シリコン膜10a、20a、30aにゲ
ート絶縁膜14、24、34を形成した後、低濃度第二
導電型シリコン膜形成工程に於いてボロンイオン(低濃
度第二導電型の不純物)を打ち込む方法に代えて、シリ
コン膜10a、20a、30aに対してゲート絶縁膜1
4、24、34を形成する前に、低濃度第二導電型シリ
コン膜形成工程に於いてボロンイオンを打ち込み、その
後に、ゲート絶縁膜14、24、34を形成してもよ
い。[Modifications of Embodiments 1 and 2] As in this embodiment,
The gate insulating films 14, 24, 34 are formed on the silicon films 10a, 20a, 30a if the method is to form the offset regions 311 ', 321' so that the portion facing the gate electrode 35 is a low concentration region. After that, instead of the method of implanting boron ions (impurities of low concentration second conductivity type) in the low concentration second conductivity type silicon film forming step, the gate insulating film 1 is applied to the silicon films 10a, 20a and 30a.
Before forming 4, 24, 34, boron ions may be implanted in the low-concentration second conductivity type silicon film forming step, and then the gate insulating films 14, 24, 34 may be formed.
【0150】又真性のシリコン膜10a、20a、30
aを形成した後に、低濃度第二導電型シリコン膜形成工
程に於いて低濃度第二導電型の不純物を打ち込む方法に
代えて、B2H6 とSiH6 との混合ガスを用いて低
濃度のボロンをドープしたシリコン膜(ドープトシリコ
ン膜/ドープト半導体膜)を低濃度第二導電型のシリコ
ン膜10a、20a、30aとしてCVD法により形成
した後、それにゲート絶縁膜14、24、34を形成
し、しかる後に、図4(b)〜(d)に示す工程、また
は図5(b)〜(d)に示す工程を行なってもよい。In addition, the intrinsic silicon films 10a, 20a, 30
After forming a, instead of the method of implanting the low-concentration second-conductivity-type impurities in the low-concentration second-conductivity-type silicon film forming step, a low-concentration boron doping is performed using a mixed gas of B2H6 and SiH6. The silicon film (doped silicon film / doped semiconductor film) is formed as the low-concentration second conductivity type silicon films 10a, 20a, 30a by the CVD method, and then the gate insulating films 14, 24, 34 are formed thereon. After that, the steps shown in FIGS. 4B to 4D or the steps shown in FIGS. 5B to 5D may be performed.
【0151】更に本例のアクティブマトリクス基板の製
造方法では、いずれの場合にも、少なくとも、低濃度第
二導電型不純物導入工程、ゲート電極形成工程、低濃度
第一導電型不純物導入工程、高濃度第一導電型不純物導
入工程、及び高濃度第2導電型不純物導入工程を行なう
が、これらの工程間に於いて、その順序については、低
濃度第二導電型不純物導入工程を、ゲート電極形成工程
を行なう以前に各TFTのチャネル領域に対するチャネ
ルドープと同時に行い、低濃度第一導電型不純物導入工
程を、ゲート電極形成工程を行なった後にゲート電極を
マスクとして行うのであれば、表1に示す条件A〜条件
Tのいずれの工程順序を用いてもよい。Further, in the active matrix substrate manufacturing method of this embodiment, in any case, at least the low concentration second conductivity type impurity introducing step, the gate electrode forming step, the low concentration first conductivity type impurity introducing step, and the high concentration The first-conductivity-type impurity introduction step and the high-concentration second-conductivity-type impurity introduction step are performed. The order of the steps is as follows: low-concentration second-conductivity-type impurity introduction step, gate electrode formation step If the channel doping of the channel region of each TFT is performed at the same time as the above, and the low-concentration first conductivity type impurity introduction step is performed using the gate electrode as a mask after the gate electrode formation step, the conditions shown in Table 1 are used. Any process sequence from A to condition T may be used.
【0152】[0152]
【表1】 [Table 1]
【0153】即ち表1には、低濃度第二導電型不純物導
入工程をC/D(P- )、ゲート電極形成工程をGat
e、低濃度第一導電型不純物導入工程をN- 、高濃度第
一導電型不純物導入工程をN+ 、及び高濃度第二導電型
不純物導入工程をP+ で示してあり、その内の条件A
は、図4を参照して説明した工程順序で有り、その内の
条件Cは、図5を参照して説明した工程順序で有る。That is, in Table 1, the low-concentration second conductivity type impurity introduction step is C / D (P − ), and the gate electrode formation step is Gat.
e, the low concentration first conductivity type impurity introduction step is indicated by N − , the high concentration first conductivity type impurity introduction step is indicated by N + , and the high concentration second conductivity type impurity introduction step is indicated by P +. A
Is the process sequence described with reference to FIG. 4, and the condition C therein is the process sequence described with reference to FIG.
【0154】低濃度第二導電型不純物導入工程は、低濃
度第二導電型不純物を含むドープト半導体膜を成膜する
工程で作成してもよい。例えば、ボロンをドープすると
き、CVD炉にモノシラン(SiH4 )やジシラン(S
i2 H6 )と同時にジボラン(B2 H6 )を導入する事
によって得られる。LPCPD法でこれらドープト半導
体膜を堆積する場合、ジボラン等の添加物の濃度は、
0.1ppmから100ppm程度が好ましく、希釈ガ
スは水素、ヘリウム、窒素が適して居る。一方、PEC
VD法で堆積する場合は、濃度は先と同じで有るが、希
釈ガスは、ヘリウム、アルゴンなどが適して居る。こう
して、ドープト半導体膜を堆積した後、パターニングを
施し、さらにゲート絶縁膜を半導体膜の表面に形成して
もよい。The low-concentration second-conductivity-type impurity introducing step may be formed by a step of forming a doped semiconductor film containing a low-concentration second-conductivity-type impurity. For example, when doping boron, monosilane (SiH 4 ) or disilane (S
obtained by i 2 H 6) at the same time introducing a diborane (B 2 H 6). When depositing these doped semiconductor films by the LPCPD method, the concentration of the additive such as diborane is
About 0.1 ppm to 100 ppm is preferable, and hydrogen, helium, and nitrogen are suitable as the diluent gas. On the other hand, PEC
In the case of depositing by the VD method, the concentration is the same as above, but helium, argon, etc. are suitable as the diluent gas. Thus, the doped semiconductor film may be deposited and then patterned, and a gate insulating film may be further formed on the surface of the semiconductor film.
【0155】又不純物導入方法としては、例えば、ドー
パントガスから発生した全てのイオンを質量分離せずに
打ち込む方法、いわゆるイオンドーピング法を用いても
よい。この方法で、例えば、第一導電型の不純物を高濃
度に打ち込む場合には、PH3 を約1%〜約10%含
み、残部が水素ガスやヘリウムガスからなる混合ガスを
用い、この混合ガスから発生する全てのイオンを質量分
離せずに打ち込む。これに対して、第一導電型の不純物
を低濃度に打ち込む場合には、PH3 を約0.01%〜
約1%含み、残部が水素ガス等からなる混合ガスから発
生する全てのイオンを質量分離せずに打ち込んだ後、純
水素ガスから発生するイオンを質量分離せずに打ち込ん
で、シリコン膜中の不整結合を終端化する事が好まし
い。更に不純物の導入方法については、イオン注入法や
イオンドーピング法の他にも、プラズマドーピング法、
レーザドーピング法などを用いてもよい。As the impurity introducing method, for example, a method of implanting all ions generated from the dopant gas without mass separation, that is, a so-called ion doping method may be used. In this method, for example, when implanting impurities of the first conductivity type to a high concentration, a mixed gas containing PH 3 of about 1% to about 10% and the balance of hydrogen gas or helium gas is used. All ions generated from are implanted without mass separation. On the other hand, in the case of implanting the first conductivity type impurity in a low concentration, PH 3 is about 0.01% to
After implanting all the ions generated from a mixed gas containing about 1% and the rest being hydrogen gas without mass separation, the ions generated from pure hydrogen gas are injected without mass separation, and It is preferable to terminate the asymmetric bond. Further, regarding the method of introducing impurities, in addition to the ion implantation method and the ion doping method, the plasma doping method,
A laser doping method or the like may be used.
【0156】本例のアクティブマトリクス基板1では、
第一導電型の画素用TFT10及び第一導電型の駆動回
路用TFT20の第一導電型の低濃度ソース・ドレイン
領域111、121、211、221の不純物濃度を約
1.0×1018cm-3とし、第一導電型の高濃度ソース
・ドレイン領域112、122、212、222の不純
物濃度を約1.0×1020cm-3としたが、かかる濃度
については、アクティブマトリクス基板1の仕様などに
応じて最適な値に設定されるべき性質のもので有り、上
記の数値に限らない。さらに又マスクの材質についても
レジストマスクに限らない。In the active matrix substrate 1 of this example,
The impurity concentration of the first-conductivity-type low-concentration source / drain regions 111, 121, 211, and 221 of the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT 20 is about 1.0 × 10 18 cm −. 3 and has a high concentration impurity doped source and drain regions 112,122,212,222 of the first conductivity type is approximately 1.0 × 10 20 cm -3, for such concentration, the specifications of the active matrix substrate 1 It is a property that should be set to an optimum value according to the above, and is not limited to the above numerical values. Furthermore, the material of the mask is not limited to the resist mask.
【0157】[実施例3] (アクティブマトリクス基板の構成)図7は、本例の液
晶表示装置に於ける駆動回路内蔵型のアクティブマトリ
クス基板の構造を模式的に示す断面図、図8は、液晶表
示装置の構成を模式的に示すブロック図で有る。[Embodiment 3] (Structure of Active Matrix Substrate) FIG. 7 is a sectional view schematically showing the structure of a drive circuit built-in type active matrix substrate in the liquid crystal display device of the present embodiment. It is a block diagram which shows the structure of a liquid crystal display device typically.
【0158】図7に於いて、本例の液晶表示装置の駆動
回路内蔵型のアクティブマトリクス基板では、その左側
領域から右側領域に向かって駆動回路部、画素領域、及
びこの画素領域内の保持容量形成領域を模式的に示す様
に、第二導電型の駆動回路用TFT30、第一導電型の
駆動回路用TFT20、第一導電型の画素用TFT1
0、及び保持容量40が同一の絶縁基板2の上に形成さ
れて居る。In FIG. 7, in the active matrix substrate with a built-in drive circuit of the liquid crystal display device of this example, the drive circuit portion, the pixel region, and the storage capacitor in this pixel region are arranged from the left side region to the right side region. As schematically shown in the formation region, the second conductivity type drive circuit TFT 30, the first conductivity type drive circuit TFT 20, and the first conductivity type pixel TFT 1
0 and the storage capacitor 40 are formed on the same insulating substrate 2.
【0159】本例では、図8に示す様に、画素領域には
前段の走査線91との間に保持容量40が形成され、こ
の保持容量40は液晶セル(液晶容量94)での電荷の
保持特性を高める機能を有して居る。この保持容量40
は、画素用TFT10を形成する為のシリコン膜S1と
同時形成されたシリコン膜S2を導電化したものを下層
側電極部40c(第一の電極部)とし、この下層側電極
部40cに対して前段の走査線91から張り出した上層
側電極部45(第二の電極部)が重なった状態に有る。
尚保持容量40は、各画素領域に於いて前段の走査線9
1との間に構成されているが、専用の容量線との間に構
成される場合も有る。In this example, as shown in FIG. 8, a storage capacitor 40 is formed in the pixel region between the scanning line 91 in the preceding stage, and this storage capacitor 40 stores the charge in the liquid crystal cell (liquid crystal capacitor 94). It has the function of enhancing the retention characteristics. This holding capacity 40
Is the lower layer side electrode portion 40c (first electrode portion) which is obtained by making the silicon film S2 simultaneously formed with the silicon film S1 for forming the pixel TFT 10 conductive, and with respect to the lower layer side electrode portion 40c. The upper layer side electrode portion 45 (second electrode portion) protruding from the preceding scanning line 91 is in an overlapping state.
The storage capacitor 40 is used for the scanning line 9 in the preceding stage in each pixel area.
However, it may be formed with a dedicated capacitance line.
【0160】再び、図7に於いて、第一導電型の画素用
TFT10、第一導電型の駆動回路用TFT20、及び
第二導電型の駆動回路用TFT30は、いずれも、ソー
ス・ドレイン領域11、12、21、22、31、32
の間にチャネルを形成する為のチャネル領域13、2
3、33を有して居る。これらのチャネル領域13、2
3、33は、低濃度のボロンイオンによってチャネルド
ープしてある為、不純物濃度が約1×1017cm-3の低
濃度第二導電型領域で有る。従って、第一導電型の駆動
回路用TFT20および第二導電型の駆動回路用TFT
30のスレッショルド電圧(Vth)を所定の値に設定
して有る。一般に、正孔の移動度は電子の移動度に比し
て小さい為、従来は、第二導電型の駆動回路用TFTの
オン電流が第一導電型の駆動回路用TFTのオン電流に
比して著しく小さい傾向にあった。かかる問題点は、本
例では、Vthを調整する事により、ほぼ解消できて居
る。それ故、本例のアクティブマトリクス基板1では、
CMOS回路を構成するTFT間に於けるオン電流のバ
ランスがよい。Again, referring to FIG. 7, the first conductivity type pixel TFT 10, the first conductivity type drive circuit TFT 20, and the second conductivity type drive circuit TFT 30 are all source / drain regions 11. , 12, 21, 22, 31, 32
Channel regions 13 and 2 for forming a channel between
I have 3, 33. These channel regions 13, 2
Channels 3 and 33 are low-concentration second conductivity type regions having an impurity concentration of about 1 × 10 17 cm −3 because they are channel-doped with low-concentration boron ions. Therefore, the first conductivity type drive circuit TFT 20 and the second conductivity type drive circuit TFT
The threshold voltage (Vth) of 30 is set to a predetermined value. In general, the mobility of holes is smaller than the mobility of electrons. Therefore, conventionally, the on-current of the drive circuit TFT of the second conductivity type is smaller than the on-current of the drive circuit TFT of the first conductivity type. Tended to be significantly smaller. In the present example, such a problem can be almost eliminated by adjusting Vth. Therefore, in the active matrix substrate 1 of this example,
Good balance of on-current between the TFTs forming the CMOS circuit.
【0161】第一導電型の画素用TFT10、第一導電
型の駆動回路用TFT20、及び第二導電型の駆動回路
用TFT30は、チャネル領域13、23、33の表面
側に対して、ゲート絶縁膜14、24、34(厚さが約
1200オングストロームのシリコン酸化膜)を介して
対峙するゲート電極15、25、35を有する。The first conductivity type pixel TFT 10, the first conductivity type drive circuit TFT 20, and the second conductivity type drive circuit TFT 30 are gate-insulated with respect to the surface side of the channel regions 13, 23, and 33. It has gate electrodes 15, 25 and 35 facing each other through films 14, 24 and 34 (silicon oxide film having a thickness of about 1200 Å).
【0162】この様に構成したアクティブマトリクス基
板1に於いて、ソース・ドレイン領域11、12、2
1、22、31、32は、ゲート電極15、25、35
の端部に対してゲート絶縁膜14、24、34を介して
対峙する部分に低濃度ソース・ドレイン領域111、1
21、211、221、311、321を有しており、
いずれのTFTもLDD構造になって居る。In the active matrix substrate 1 thus constructed, the source / drain regions 11, 12, 2 are formed.
1, 22, 31, 32 are gate electrodes 15, 25, 35
The low-concentration source / drain regions 111, 1 are formed in the portions facing the ends of the gate insulating films 14, 24, 34, respectively.
21, 211, 221, 311 and 321,
Each TFT has an LDD structure.
【0163】尚第一導電型の画素用TFT10、第一導
電型の駆動回路用TFT20、及び第二導電型の駆動回
路用TFT30のソース・ドレイン領域11、12、2
1、22、31、32の内、低濃度ソース・ドレイン領
域111、121、211、221、311、321を
除く領域は、不純物濃度が約1×1020cm-3の高濃度
ソース・ドレイン領域112、122、212、22
2、312、322で有る。これらの高濃度領域に対し
て、各TFTに対する信号線や画素電極などのソース・
ドレイン電極16、17、26、27、36、37が層
間絶縁膜4のコンタクトホールを介して電気的に接続し
て居る。The source / drain regions 11, 12, and 2 of the first-conductivity-type pixel TFT 10, the first-conductivity-type driver circuit TFT 20, and the second-conductivity-type driver circuit TFT 30.
Of the regions 1, 22, 31, 32, except for the low concentration source / drain regions 111, 121, 211, 221, 311 and 321, the high concentration source / drain regions having an impurity concentration of about 1 × 10 20 cm −3. 112, 122, 212, 22
2, 312, 322. For these high-concentration regions, the signal line for each TFT, the source of the pixel electrode, etc.
The drain electrodes 16, 17, 26, 27, 36, 37 are electrically connected through the contact holes of the interlayer insulating film 4.
【0164】(TFTのオン・オフリーク電流特性)こ
の様に構成したTFTは、ゲート電極15、25、35
の端部に対峙する部分が低濃度領域(低濃度ソース・ド
レイン領域111、121、211、221)で有る
為、ドレイン端に於ける電界強度が緩和された状態に有
る。それ故、図32に第一導電型のTFT(第一導電型
の画素用TFT10、及び第一導電型の駆動回路用TF
T20)のドレイン電流−ゲート電圧特性を実線L3で
示し、第二導電型のTFT(第二導電型の駆動回路用T
FT30)のドレイン電流−ゲート電圧特性を点線L4
で示す様に、TFTのオフリーク電流が著しく小さい。(TFT On / Off Leakage Current Characteristic) The TFT thus constructed has gate electrodes 15, 25 and 35.
Since there is a low concentration region (low concentration source / drain regions 111, 121, 211, 221) facing the end portion of, the electric field strength at the drain end is relaxed. Therefore, FIG. 32 shows a first-conductivity-type TFT (first-conductivity-type pixel TFT 10 and first-conductivity-type drive circuit TF).
The drain current-gate voltage characteristic of T20) is shown by the solid line L3, and the second conductivity type TFT (T for the second conductivity type drive circuit) is shown.
The drain current-gate voltage characteristics of FT30) are shown by the dotted line L4.
As shown by, the off-leakage current of the TFT is extremely small.
【0165】又図31(a)にLDD構造の第一導電型
のTFT(第一導電型の画素用TFT10、及び第一導
電型の駆動回路用TFT20)に於ける耐電圧特性を実
線L21で示し、図31(b)にLDD構造の第二導電
型のTFTに於ける耐電圧特性を実線L22で示す様
に、LDD構造のTFTは、セルフアライン構造のTF
Tに比較して、ソース・ドレイン間の耐電圧が高いの
で、チャネル長を短くする事が出来る。In FIG. 31A, the solid line L21 shows the withstand voltage characteristics of the first conductivity type TFT (first conductivity type pixel TFT 10 and first conductivity type drive circuit TFT 20) of the LDD structure. As shown by the solid line L22 in FIG. 31 (b), which shows the withstand voltage characteristic of the second conductivity type TFT of the LDD structure, the TFT of the LDD structure has a self-aligned TF.
Since the withstand voltage between the source and the drain is higher than T, the channel length can be shortened.
【0166】(TFTの製造方法)斯様な構造のアクテ
ィブマトリクス基板1は、例えば以下の方法により製造
出来る。尚以下の説明に於いて、不純物濃度はいずれも
活性化アニール後の不純物濃度で表して有る。(Method for Manufacturing TFT) The active matrix substrate 1 having such a structure can be manufactured by, for example, the following method. In the following description, all impurity concentrations are expressed as impurity concentrations after activation annealing.
【0167】まず、TFTのVthを調整する為に、半
導体膜に低濃度で不純物を導入する。即ち図9(a)に
示す様に、石英基板などの絶縁基板2の表面の内、画素
用TFT10、第一導電型の駆動回路用TFT20、第
二導電型の駆動回路用TFT30、及び保持容量40の
形成領域に、例えば、不純物濃度が1×1017cm-3の
低濃度第二導電型のシリコン膜10a、20a、30
a、40a、ゲート絶縁膜14、24、34、及び誘電
体膜44を同時に形成する(低濃度第二導電型シリコン
膜形成工程)。First, in order to adjust the Vth of the TFT, impurities are introduced into the semiconductor film at a low concentration. That is, as shown in FIG. 9A, among the surface of the insulating substrate 2 such as a quartz substrate, the pixel TFT 10, the first conductivity type drive circuit TFT 20, the second conductivity type drive circuit TFT 30, and the storage capacitor. In the formation region of 40, for example, the low-concentration second-conductivity-type silicon films 10a, 20a, 30 having an impurity concentration of 1 × 10 17 cm −3.
a, 40a, the gate insulating films 14, 24, 34, and the dielectric film 44 are simultaneously formed (low concentration second conductivity type silicon film forming step).
【0168】それには、絶縁基板2の表面に、LPCV
D法またはプラズマCVD法などを用いて真性のポリシ
リコン膜を形成した後、ポリシリコン膜をフォトリソグ
ラフィ法によってパタニングして、それを島状のシリコ
ン膜10a、20a、30a、40aにする(シリコン
膜形成工程)。To that end, on the surface of the insulating substrate 2, LPCV
After the intrinsic polysilicon film is formed by using the D method or the plasma CVD method, the polysilicon film is patterned by the photolithography method to form the island-shaped silicon films 10a, 20a, 30a, 40a (silicon. Film formation process).
【0169】尚ポリシリコン膜は、アモルファスシリコ
ン膜を形成した後、レーザアニール法または固相成長法
により結晶粒を成長させて形成する場合も有る。次に、
島状のシリコン膜10a、20a、30a、40aに対
して、熱酸化法、TEOS−CVD法、LPCVD法、
プラズマCVD法、HTO法などにより、厚さが約12
00オングストロームのシリコン酸化膜からなるゲート
絶縁膜14、24、34、及び誘電体膜44を同時に形
成する(ゲート絶縁膜形成工程)。The polysilicon film may be formed by forming crystal grains by a laser annealing method or a solid phase growth method after forming an amorphous silicon film. next,
For the island-shaped silicon films 10a, 20a, 30a, 40a, a thermal oxidation method, a TEOS-CVD method, an LPCVD method,
The thickness is about 12 by plasma CVD method, HTO method, etc.
Gate insulating films 14, 24, 34 made of a silicon oxide film of 00 angstrom and a dielectric film 44 are simultaneously formed (gate insulating film forming step).
【0170】しかる後に、約1×1012cm-2のドーズ
量でボロンイオン(第二導電型不純物/第2導電型不純
物)を打ち込んでチャネルドープを行なう(チャネルド
ープ工程/1回目の不純物導入工程)。その結果、シリ
コン膜10a、20a、30a、40aは、不純物濃度
が約1×1017cm-3の低濃度第二導電型のシリコン膜
10a、20a、30a、40aとなる。Thereafter, channel ions are implanted by implanting boron ions (second conductivity type impurities / second conductivity type impurities) with a dose amount of about 1 × 10 12 cm -2 (channel doping step / first impurity introduction). Process). As a result, the silicon films 10a, 20a, 30a, 40a become the low-concentration second conductivity type silicon films 10a, 20a, 30a, 40a having an impurity concentration of about 1 × 10 17 cm −3 .
【0171】次に、図9(b)に示す様に、第二導電型
の駆動回路用TFT30の形成領域を覆うと共に、ゲー
ト電極15、25の形成予定領域をわずか広めに覆うレ
ジストマスク101を形成する(1回目のマスク形成工
程)。Next, as shown in FIG. 9B, a resist mask 101 is formed which covers the formation region of the second conductivity type drive circuit TFT 30 and slightly widens the formation regions of the gate electrodes 15 and 25. Forming (first mask forming step).
【0172】続いて、例えば、リンイオン(第一導電型
不純物/第一導電型不純物)を約1×1014cm-2のド
ーズ量でイオン注入する(2回目の不純物導入工程/低
濃度第一導電型不純物導入工程)。Subsequently, for example, phosphorus ions (first conductivity type impurities / first conductivity type impurities) are ion-implanted at a dose amount of about 1 × 10 14 cm -2 (second impurity introduction step / low concentration first step). Conductive impurity introduction step).
【0173】その結果、低濃度第二導電型のシリコン膜
10a、20aの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約1×1019cm-3
の低濃度第一導電型のソース・ドレイン領域11、1
2、21、22となる。又低濃度第二導電型のシリコン
膜40aは、導電型が反転して不純物濃度が約1×10
19cm−3の低濃度第一導電型の下層側電極部40c
(第一の電極部)となる。又不純物が導入されなかった
部分がチャネル領域13、23となる。しかる後に、レ
ジストマスク101を除去する。As a result, in the low-concentration second-conductivity-type silicon films 10a and 20a, the region in which phosphorus ions have been implanted has the conductivity type reversed and the impurity concentration is about 1 × 10 19 cm −3.
Low concentration first conductivity type source / drain regions 11 and 1
It becomes 2, 21, and 22. The low-concentration second-conductivity-type silicon film 40a has an impurity concentration of about 1 × 10 6 because the conductivity type is reversed.
19 cm-3 low-concentration first conductivity type lower layer side electrode portion 40c
(First electrode portion). Further, the portions where no impurities are introduced become the channel regions 13 and 23. After that, the resist mask 101 is removed.
【0174】次に、図9(c)に示す様に、ゲート絶縁
膜14、24、34の表面にドープドシリコンやシリサ
イド膜などからなるゲート電極15、25、35を形成
する。同時に、誘電体膜44の表面には上層側電極部4
5(第二の電極部)を形成する(ゲート電極形成工
程)。この上層側電極部45は前段の信号線の一部であ
ってもよい。この様にして、下層側電極部40cと上層
側電極部45とが誘電体膜44を介して対向する保持容
量40を形成する。Next, as shown in FIG. 9C, gate electrodes 15, 25 and 35 made of doped silicon or a silicide film are formed on the surfaces of the gate insulating films 14, 24 and 34. At the same time, the upper electrode 4 is formed on the surface of the dielectric film 44.
5 (second electrode portion) is formed (gate electrode forming step). This upper layer side electrode portion 45 may be a part of the signal line in the previous stage. In this way, the storage capacitor 40 in which the lower layer side electrode portion 40c and the upper layer side electrode portion 45 face each other with the dielectric film 44 in between is formed.
【0175】次に、第一導電型の画素用TFT10の形
成領域、第一導電型の駆動回路用TFT20の形成領
域、及び保持容量40を覆うレジストマスク102を形
成する(2回目のマスク形成工程)。Next, a resist mask 102 is formed to cover the formation region of the first-conductivity-type pixel TFT 10, the formation region of the first-conductivity-type drive circuit TFT 20, and the storage capacitor 40 (second mask formation step). ).
【0176】続いて、ボロンイオンを約1×1013cm
-2のドーズ量でイオン注入する(3回目の不純物導入工
程/低濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 13 cm.
Ion implantation is performed at a dose of -2 (third impurity introduction step / low concentration second conductivity type impurity introduction step).
【0177】その結果、低濃度第二導電型のシリコン膜
30aには、ゲート電極35に対して自己整合的に不純
物濃度が約1.1×1018cm-3の低濃度第二導電型の
ソース・ドレイン領域31、32が形成される。尚不純
物が導入されなかった部分がチャネル領域33となる。
しかる後に、レジストマスク102を除去する。As a result, the low-concentration second-conductivity-type silicon film 30a has a low-concentration second-conductivity-type impurity concentration of about 1.1 × 10 18 cm −3 in a self-aligned manner with the gate electrode 35. Source / drain regions 31 and 32 are formed. The portion where no impurities are introduced becomes the channel region 33.
After that, the resist mask 102 is removed.
【0178】次に、図9(d)に示す様に、第一導電型
の画素用TFT10の形成領域、第一導電型の駆動回路
用TFT20の形成領域、及び保持容量40を覆うと共
に、ゲート電極35を広めに覆うレジストマスク103
を形成する(3回目のマスク形成工程)。Next, as shown in FIG. 9D, the formation region of the first-conductivity-type pixel TFT 10, the formation region of the first-conductivity-type drive circuit TFT 20, and the storage capacitor 40 are covered and the gate is formed. A resist mask 103 that widely covers the electrode 35.
Are formed (third mask formation step).
【0179】続いて、ボロンイオンを約1×1015cm
-2のドーズ量でイオン注入する(4回目の不純物導入工
程/高濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 15 cm
Ion implantation is performed at a dose of -2 (fourth impurity introduction step / high-concentration second conductivity type impurity introduction step).
【0180】その結果、低濃度第二導電型のソース・ド
レイン領域31、32には不純物濃度が1×1020cm
-3の高濃度ソース・ドレイン領域312、322が形成
される。又低濃度第二導電型のソース・ドレイン領域3
1、32の内、レジストマスク103で覆われていた部
分はそのまま不純物濃度が約1.1×1018cm-3の低
濃度ソース・ドレイン領域311、321となる。As a result, the impurity concentration of the low concentration second conductivity type source / drain regions 31 and 32 is 1 × 10 20 cm 2.
-3 high concentration source / drain regions 312 and 322 are formed. In addition, the low concentration second conductivity type source / drain region 3
Of the parts 1 and 32, the part covered with the resist mask 103 becomes the low-concentration source / drain regions 311 and 321 with an impurity concentration of about 1.1 × 10 18 cm −3 .
【0181】この様にして、第二導電型の駆動回路用T
FT30を形成する。しかる後に、レジストマスク10
3を除去する。In this way, the second conductivity type drive circuit T
FT30 is formed. After that, the resist mask 10
3 is removed.
【0182】次に、図9(e)に示す様に、第二導電型
の駆動回路用TFT30に加えて、ゲート電極15、2
5をも広めに覆うレジストマスク104を形成する(4
回目のマスク形成工程)。Next, as shown in FIG. 9E, in addition to the second-conductivity-type drive circuit TFT 30, the gate electrodes 15 and 2 are formed.
A resist mask 104 is formed to cover 5 as well (4
Second mask formation step).
【0183】続いて、リンイオンを1×1015cm-2の
ドーズ量でイオン注入する(5回目の不純物導入工程/
高濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions are ion-implanted at a dose of 1 × 10 15 cm -2 (fifth impurity introducing step /
High concentration first conductivity type impurity introduction step).
【0184】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22には、不純物濃度が
1×1020cm-3の高濃度ソース・ドレイン領域11
2、122、221、222が形成される。又低濃度第
一導電型のソース・ドレイン領域11、12、21、2
2の内、レジストマスク104で覆われていた部分はそ
のまま不純物濃度が約1×1019cm-3の低濃度ソース
・ドレイン領域111、121、211、221とな
る。As a result, the low-concentration first conductivity type source / drain regions 11, 12, 21, 22 have a high-concentration source / drain region 11 with an impurity concentration of 1 × 10 20 cm −3.
2, 122, 221, 222 are formed. In addition, low-concentration first conductivity type source / drain regions 11, 12, 21, 2
Of the two, the portion covered with the resist mask 104 becomes the low-concentration source / drain regions 111, 121, 211, 221 with an impurity concentration of about 1 × 10 19 cm −3 .
【0185】この様にして、第一導電型の画素用TFT
10、及び第一導電型の駆動回路用TFT20を形成す
る。しかる後に、レジストマスク104を除去する。In this way, the first-conductivity-type pixel TFT
10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 104 is removed.
【0186】以降、図7に示す様に、層間絶縁膜4を形
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極1
6、17、26、27、36、37を形成すれば、レジ
ストマスク101〜104を形成する為の4回のマスク
形成工程と、5回の不純物導入工程によってアクティブ
マトリクス基板1等の半導体装置を製造出来る。After that, as shown in FIG. 7, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter,
Source / drain electrodes 1 by forming contact holes
When 6, 17, 26, 27, 36, and 37 are formed, a semiconductor device such as the active matrix substrate 1 is formed by four mask forming steps for forming the resist masks 101 to 104 and five impurity introducing steps. Can be manufactured.
【0187】この様に、本例のアクティブマトリクス基
板1の製造方法では、図9(b)に示した様に、ゲート
電極15、25、35、及び上層側電極45を形成する
前に、低濃度ソース・ドレイン領域111、121、2
11、221を形成する為の低濃度第一導電型不純物導
入工程を行い、この工程を援用して、下層側電極部40
cを形成して居る。従って、従来の製造方法に比較して
マスク形成工程の数及び不純物導入工程の数を1回ずつ
減らす事が可能で有る。それ故、少ない製造工程数によ
ってTFTと容量素子(保持容量40)を形成しなが
ら、各TFTの電気的特性を向上する事が出来る。As described above, in the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 9B, before forming the gate electrodes 15, 25, 35 and the upper electrode 45, Concentration source / drain regions 111, 121, 2
The low-concentration first-conductivity-type impurity introduction step for forming 11, 221 is performed, and by using this step, the lower-layer side electrode portion 40
forming c. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps one by one as compared with the conventional manufacturing method. Therefore, the electrical characteristics of each TFT can be improved while forming the TFT and the capacitive element (holding capacitor 40) by a small number of manufacturing steps.
【0188】尚表2乃至表4に於いて、チャネルドープ
工程を「C/D」、低濃度第1導電型不純物導入工程を
「N- 」、高濃度第一導電型不純物導入工程を「N
+ 」、低濃度第二導電型不純物導入工程を「P- 」、高
濃度第二導電型不純物導入工程を「P+ 」、ゲート電極
形成工程を「G」で略しながら工程順序を示す様に、図
9(c)に示す低濃度第二導電型不純物導入工程、図9
(d)に示す高濃度第二導電型不純物導入工程、及び図
9(e)に示す高濃度第一導電型不純物導入工程の間で
その順序を入れ換えるなど、ゲート電極15、25、3
5、および上層側電極45を形成する前に、低濃度ソー
ス・ドレイン領域111、121、211、221を形
成する為の低濃度第一導電型不純物導入工程を行い、こ
の工程を援用して、下層側電極部40cを形成するので
あれば、いずれの工程順序であってもよい。In Tables 2 to 4, the channel doping step is “C / D”, the low concentration first conductivity type impurity introduction step is “N − ”, and the high concentration first conductivity type impurity introduction step is “N − ”.
“ + ”, The low concentration second conductivity type impurity introduction step is “P − ”, the high concentration second conductivity type impurity introduction step is “P + ”, and the gate electrode formation step is abbreviated as “G”. 9A and 9B, a low-concentration second conductivity type impurity introducing step shown in FIG.
The gate electrodes 15, 25, 3 are formed by switching the order between the high concentration second conductivity type impurity introduction step shown in (d) and the high concentration first conductivity type impurity introduction step shown in FIG. 9 (e).
5, and before forming the upper-layer side electrode 45, a low-concentration first conductivity type impurity introduction step for forming the low-concentration source / drain regions 111, 121, 211, and 221 is performed, and by using this step, Any process order may be used as long as the lower layer side electrode portion 40c is formed.
【0189】[0189]
【表2】 [Table 2]
【0190】[0190]
【表3】 [Table 3]
【0191】[0191]
【表4】 [Table 4]
【0192】[実施例4]本例のアクティブマトリクス
基板の構造については、実施例3と同じく図7を参照し
て説明する。[Embodiment 4] The structure of the active matrix substrate of this embodiment will be described with reference to FIG.
【0193】図7に於いて、本例のアクティブマトリク
ス基板1の特徴点は、実施例3に係る製造方法と同じ工
程数で製造しながら、第一導電型の画素用TFT10及
び第一導電型の駆動回路用TFT20の低濃度ソース・
ドレイン領域111、121、211、221を保持容
量40の下層側電極部40cよりも低濃度化した点に有
る。In FIG. 7, the feature of the active matrix substrate 1 of this example is that the first conductive type pixel TFT 10 and the first conductive type TFT 10 are manufactured by the same number of steps as the manufacturing method according to the third embodiment. Low concentration source of the drive circuit TFT 20
The point is that the drain regions 111, 121, 211, 221 have a lower concentration than the lower layer side electrode portion 40c of the storage capacitor 40.
【0194】即ち保持容量40の下層側電極部40c
は、実施例3と同様、不純物濃度が約1×1019cm
−3の低濃度第一導電型領域で有るが、第一導電型の画
素用TFT10、及び第一導電型の駆動回路用TFT2
0の低濃度ソース・ドレイン領域111、121、21
1、221は、保持容量40の下層側電極部40cと同
等量のリンイオン(不純物濃度で約1×1019cm-3の
リンイオン)で有ると共に、第二導電型の駆動回路用T
FT30の低濃度領域311、321と同等量のボロン
イオン(不純物濃度で約1.1×1018cm-3のボロン
イオン)が導入された低濃度第第一導電型領域で有る。
従って、低濃度ソース・ドレイン領域111、121、
211、221の不純物濃度は、約9×1018cm-3で
有る。That is, the lower layer side electrode portion 40c of the storage capacitor 40.
Has an impurity concentration of about 1 × 1019 cm, as in the third embodiment.
-3 of the low-concentration first conductivity type region, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 2
0 low concentration source / drain regions 111, 121, 21
Reference numerals 1 and 221 contain phosphorus ions (phosphorus ions having an impurity concentration of about 1 × 10 19 cm −3 ) of the same amount as the lower electrode portion 40c of the storage capacitor 40, and the second conductivity type drive circuit T
It is a low-concentration first conductivity type region into which the same amount of boron ions as the low-concentration regions 311 and 321 of the FT 30 (boron ions having an impurity concentration of about 1.1 × 10 18 cm −3 ) are introduced.
Therefore, the low concentration source / drain regions 111, 121,
The impurity concentration of 211 and 221 is about 9 × 10 18 cm −3 .
【0195】斯様な構成のアクティブマトリクス基板1
は、以下に説明する製造方法により製造する事が出来
る。尚以下に説明する製造方法は、実施例3と共通する
工程を有するので、かかる工程については簡単に説明す
る。The active matrix substrate 1 having such a configuration
Can be manufactured by the manufacturing method described below. Note that the manufacturing method described below has steps common to those of the third embodiment, and therefore these steps will be briefly described.
【0196】まず、図10(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 10A, on the surface of the insulating substrate 2, island-shaped silicon films 10a, 20a, 30a,
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0197】次に、1×1012cm-2のドーズ量でボロ
ンイオンを打ち込んでチャネルドープを行なう(チャネ
ルドープ工程/1回目の不純物導入工程)。Then, boron ions are implanted at a dose of 1 × 10 12 cm -2 to perform channel doping (channel doping step / first impurity introducing step).
【0198】次に、図10(b)に示す様に、第二導電
型の駆動回路用TFT30の形成領域を覆うと共に、第
一導電型の画素用TFT10及び第一導電型の駆動回路
用TFT20のゲート電極15、25の形成領域をわず
か広めに覆うレジストマスク201を形成する(1回目
のマスク形成工程)。Next, as shown in FIG. 10B, while covering the formation region of the second conductivity type drive circuit TFT 30, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed. A resist mask 201 is formed so as to cover the regions where the gate electrodes 15 and 25 are to be formed slightly wider (first mask forming step).
【0199】続いて、リンイオンを約1×1014cm-2
のドーズ量でイオン注入し(2回目の不純物導入工程/
低濃度第一導電型不純物導入工程)、不純物濃度が約1
×1019cm-3の低濃度第一導電型のソース・ドレイン
領域11、12、21、22、および低濃度第一導電型
の下層側電極部40cを形成する。Subsequently, phosphorus ions were added to about 1 × 10 14 cm -2.
Ion implantation with a dose of (second impurity introduction step /
Low concentration first conductivity type impurity introduction step), impurity concentration is about 1
The low-concentration first conductivity type source / drain regions 11, 12, 21, 22 of × 10 19 cm −3 and the low-concentration first conductivity type lower layer side electrode portion 40 c are formed.
【0200】次に、図10(c)に示す様に、ゲート電
極15、25、35及び上層側電極部45を形成する
(ゲート電極形成工程)。この様にして保持容量40を
形成する。Next, as shown in FIG. 10C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 are formed (gate electrode forming step). In this way, the storage capacitor 40 is formed.
【0201】以上の各工程は、実施例3に係る製造方法
と同じで有る。The above steps are the same as in the manufacturing method according to the third embodiment.
【0202】次に、保持容量40の形成領域を覆うと共
に、レジストマスク201と同様、ゲート電極15、2
5をもわずか広めに覆うレジストマスク202を形成す
る(2回目のマスク形成工程)。Next, while covering the formation region of the storage capacitor 40, the gate electrodes 15 and 2 are formed in the same manner as the resist mask 201.
A resist mask 202 is formed so as to slightly cover 5 as well (second mask forming step).
【0203】続いて、ボロンイオンを約1×1013cm
-2のドーズ量でイオン注入する(3回目の不純物導入工
程/低濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 13 cm.
Ion implantation is performed at a dose of -2 (third impurity introduction step / low concentration second conductivity type impurity introduction step).
【0204】その結果、シリコン膜30aには、ゲート
電極35に対して自己整合的に不純物濃度が約1.1×
1018cm-3の低濃度第二導電型のソース・ドレイン領
域31、32が形成される。As a result, the silicon film 30a has an impurity concentration of about 1.1 × in a self-aligned manner with the gate electrode 35.
Low-concentration second conductivity type source / drain regions 31 and 32 of 10 18 cm −3 are formed.
【0205】一方、低濃度第一導電型のソース・ドレイ
ン領域11、12、21、22は、そこに打ち込まれた
ボロンイオンによって実質的に低濃度化し、低濃度第一
導電型のソース・ドレイン領域11、12、11、12
の不純物濃度は、約9×1018cm-3となる。しかる後
に、レジストマスク202を除去する。On the other hand, the low-concentration first-conductivity-type source / drain regions 11, 12, 21, and 22 are substantially reduced in concentration by the boron ions implanted therein, so that the low-concentration first-conductivity-type source / drain regions are formed. Areas 11, 12, 11, 12
Has an impurity concentration of about 9 × 10 18 cm −3 . After that, the resist mask 202 is removed.
【0206】以降は、実施例3と同様、図10(d)に
示す様に、第一導電型の画素用TFT10の形成領域、
第一導電型の駆動回路用TFT20の形成領域、及び保
持容量40を覆うと共に、ゲート電極35を広めに覆う
レジストマスク203を形成する(3回目のマスク形成
工程)。Thereafter, as in the third embodiment, as shown in FIG. 10D, the formation region of the first conductivity type pixel TFT 10 is formed.
A resist mask 203 is formed to cover the formation region of the first-conductivity-type drive circuit TFT 20 and the storage capacitor 40 and to widely cover the gate electrode 35 (third mask formation step).
【0207】続いて、ボロンイオン(第二導電型不純
物)を約1×1015cm-2のドーズ量でイオン注入する
(4回目の不純物導入工程/高濃度第二導電型不純物導
入工程)。 その結果、低濃度第二導電型のソース・ド
レイン領域31、32は、不純物濃度が1×1020cm
-3の高濃度ソース・ドレイン領域312、322、及び
不純物濃度が約1.1×1018cm-3の低濃度ソース・
ドレイン領域311、321となる。この様にして第二
導電型の駆動回路用TFT30を形成する。しかる後
に、レジストマスク203を除去する。Subsequently, boron ions (second conductivity type impurities) are ion-implanted at a dose of about 1 × 10 15 cm -2 (fourth impurity introduction step / high-concentration second conductivity type impurity introduction step). As a result, the low-concentration second conductivity type source / drain regions 31 and 32 have an impurity concentration of 1 × 10 20 cm 2.
-3 high-concentration source / drain regions 312 and 322, and a low-concentration source / drain region with an impurity concentration of about 1.1 × 10 18 cm −3.
The drain regions 311 and 321 are formed. In this way, the second conductivity type drive circuit TFT 30 is formed. After that, the resist mask 203 is removed.
【0208】次に、図10(e)に示す様に、第二導電
型の駆動回路用TFT30に加えて、ゲート電極15、
25をも広めに覆うレジストマスク204を形成する
(4回目のマスク形成工程)。Next, as shown in FIG. 10E, in addition to the second conductivity type drive circuit TFT 30, the gate electrode 15,
A resist mask 204 is formed so as to cover 25 as well (the fourth mask formation step).
【0209】続いて、リンイオン(第一導電型不純物)
を1×1015cm-2のドーズ量でイオン注入する(5回
目の不純物導入工程/高濃度第一導電型不純物導入工
程)。Subsequently, phosphorus ion (first conductivity type impurity)
Is ion-implanted at a dose of 1 × 10 15 cm −2 (fifth impurity introducing step / high-concentration first conductivity type impurity introducing step).
【0210】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22は、不純物濃度が1
×1020cm-3の高濃度ソース・ドレイン領域112、
122、212、222、及び不純物濃度が約9×10
18cm-3の低濃度ソース・ドレイン領域111、12
1、211、221となる。この様にして第一導電型の
画素用TFT10及び第一導電型の駆動回路用TFT2
0を形成する。しかる後に、レジストマスク204を除
去する。As a result, the low concentration first conductivity type source / drain regions 11, 12, 21, 22 have an impurity concentration of 1.
× 10 20 cm -3 high concentration source / drain region 112,
122, 212, 222, and an impurity concentration of about 9 × 10
18 cm -3 low concentration source / drain regions 111 and 12
It becomes 1, 211, 221. Thus, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 2
Form 0. After that, the resist mask 204 is removed.
【0211】その結果、レジストマスク201〜204
を形成する為の4回のマスク形成工程と、5回の不純物
導入工程によって、アクティブマトリクス基板1等の半
導体装置を製造出来る。As a result, resist masks 201-204
A semiconductor device such as the active matrix substrate 1 can be manufactured by four mask forming steps for forming the film and five impurity introducing steps.
【0212】この様に、本例のアクティブマトリクス基
板1の製造方法では、図10(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、低濃度ソース・ドレイン領域111、121、
211、221を形成する為の低濃度第一導電型不純物
導入工程を行い、この工程を援用して、下層側電極部4
0cを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を1回
ずつ減らす事が可能で有るなど、実施例3と同様な効果
を奏する。As described above, according to the method of manufacturing the active matrix substrate 1 of the present embodiment, as shown in FIG. 10B, before forming the gate electrodes 15, 25, 35 and the upper electrode 45, Concentration source / drain regions 111, 121,
The low-concentration first-conductivity-type impurity introducing step for forming 211 and 221 is performed, and the lower-layer side electrode portion 4 is incorporated by using this step.
It forms 0c. Therefore, as compared with the conventional manufacturing method, the number of mask forming steps and the number of impurity introducing steps can be reduced once, and the same effects as in the third embodiment can be obtained.
【0213】又図10(c)に示す様に、低濃度ソース
・ドレイン領域311、321を形成する為の低濃度第
二導電型不純物導入工程に於いて、このとき打ち込むボ
ロンイオンを第一導電型の画素用TFT10及び第一導
電型の駆動回路用TFT20の形成領域にも打ち込んで
居る。即ち低濃度ソース・ドレイン領域311、321
を形成する為の低濃度第二導電型不純物導入工程を援用
して、低濃度第一導電型のソース・ドレイン領域11、
12、21、22の不純物濃度を変えて居る。この為、
実施例3に比較して工程数を増やす事なく、保持容量4
0の下層側電極部40cよりも低濃度化した低濃度ソー
ス・ドレイン領域111、121、211、221を形
成出来る。それ故、少ない工程数で、各TFTの電気的
特性をさらに向上する事が出来る。Further, as shown in FIG. 10C, in the low-concentration second-conductivity-type impurity introducing step for forming the low-concentration source / drain regions 311, 321, the boron ions implanted at this time are first-conductive. Type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are also formed. That is, the low concentration source / drain regions 311, 321
A low-concentration first-conductivity-type source / drain region 11 by using a low-concentration second-conductivity-type impurity introduction step for forming
The impurity concentrations of 12, 21, and 22 are changed. Because of this,
The storage capacity is 4 without increasing the number of steps as compared with the third embodiment.
It is possible to form low-concentration source / drain regions 111, 121, 211, and 221 whose concentration is lower than that of the lower electrode part 40c of 0. Therefore, the electrical characteristics of each TFT can be further improved with a small number of steps.
【0214】尚実施例3と同様、表2乃至表4に示す様
に、図10(c)に示す低濃度第二導電型不純物導入工
程、図10(d)に示す高濃度第二導電型不純物導入工
程、及び図10(e)に示す高濃度第一導電型不純物導
入工程の間でその順序を入れ換えるなど、ゲート電極1
5、25、35、及び上層側電極45を形成する前に、
低濃度ソース・ドレイン領域111、121、211、
221を形成する為の低濃度第一導電型不純物導入工程
を行い、この工程を援用して下層側電極部40cを形成
するのであれば、いずれの工程順序であってもよい。As in Example 3, as shown in Tables 2 to 4, the low concentration second conductivity type impurity introducing step shown in FIG. 10C, and the high concentration second conductivity type shown in FIG. 10D. The order of the impurity introduction step and the high-concentration first conductivity type impurity introduction step shown in FIG.
5, 25, 35, and before forming the upper electrode 45,
Low concentration source / drain regions 111, 121, 211,
Any step order may be adopted as long as the low-concentration first-conductivity-type impurity introducing step for forming 221 is performed and the lower layer side electrode portion 40c is formed by using this step.
【0215】[実施例5]図10(c)に於いて、低濃
度ソース・ドレイン領域311、321を形成する為の
低濃度第二導電型不純物導入工程を援用して、低濃度第
一導電型のソース・ドレイン領域11、12、21、2
2の内の一方だけの不純物濃度を変えてもよい。[Embodiment 5] Referring to FIG. 10C, a low-concentration first conductivity type impurity is added to the low-concentration second-conductivity-type impurity introducing step for forming the low-concentration source / drain regions 311 and 321. Type source / drain regions 11, 12, 21, 2
The impurity concentration of only one of the two may be changed.
【0216】例えば、本例では、実施例3、4に係る製
造方法と同じ工程数で製造しながら、図7に示す第一導
電型の画素用TFT10の低濃度ソース・ドレイン領域
111、121の不純物濃度を第一導電型の駆動回路用
TFTの低濃度ソース・ドレイン領域211、221よ
りも低濃度化して居る。即ち本例のアクティブマトリク
ス基板1に於いて、保持容量40の下層側電極部40
c、及び第一導電型の駆動回路用TFTの低濃度ソース
・ドレイン領域211、221は、実施例3と同様、不
純物濃度が約1×1019cm-3の低濃度第一導電型領域
で有るが、第一導電型の画素用TFTの低濃度ソース・
ドレイン領域111、121は、保持容量40の下層側
電極部40cと同等量のリンイオン(不純物濃度で約1
×1019cm-3のリンイオン)とともに、第二導電型の
駆動回路用TFT30の低濃度領域311、321と同
等量のボロンイオン(不純物濃度で約1.1×1018c
m-3のボロンイオン)が導入された低濃度第第一導電型
領域で有る。従って、低濃度ソース・ドレイン領域11
1、121の不純物濃度は、約9×1018cm-3で有
る。For example, in this example, the low-concentration source / drain regions 111 and 121 of the first-conductivity-type pixel TFT 10 shown in FIG. 7 are manufactured by the same number of steps as the manufacturing method according to the third and fourth embodiments. The impurity concentration is lower than that of the low-concentration source / drain regions 211 and 221 of the first conductivity type drive circuit TFT. That is, in the active matrix substrate 1 of this example, the lower layer side electrode portion 40 of the storage capacitor 40 is
c and the low-concentration source / drain regions 211 and 221 of the first-conductivity-type drive circuit TFT are low-concentration first-conductivity-type regions having an impurity concentration of about 1 × 10 19 cm −3 , as in the third embodiment. There is a low-concentration source of the first conductivity type pixel TFT.
The drain regions 111 and 121 have the same amount of phosphorus ions as the lower electrode portion 40c of the storage capacitor 40 (impurity concentration of about 1%).
Along with × 10 19 cm -3 of phosphorus ions, boron ions of the same amount as the low-concentration regions 311 and 321 of the second conductivity type driving circuit TFT 30 (impurity concentration of about 1.1 × 10 18 c).
m −3 boron ion) is introduced in the low concentration first conductivity type region. Therefore, the low concentration source / drain region 11
The impurity concentration of 1,121 is about 9 × 10 18 cm −3 .
【0217】斯様な構成のアクティブマトリクス基板1
を製造するにあたって、本例では、以下の製造方法を用
いて居る。Active matrix substrate 1 having such a configuration
In manufacturing this, in this example, the following manufacturing method is used.
【0218】まず、図11(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34及び、誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 11A, island-shaped silicon films 10a, 20a, 30a,
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0219】しかる後に、1×1012cm-2のドーズ量
でボロンイオンを打ち込んでチャネルドープを行なう
(1回目の不純物導入工程)。Thereafter, channel doping is performed by implanting boron ions with a dose amount of 1 × 10 12 cm -2 (first impurity introducing step).
【0220】次に、図11(b)に示す様に、第二導電
型の駆動回路用TFT30の形成領域を覆うと共に、第
一導電型の画素用TFT10及び第一導電型の駆動回路
用TFT20のゲート電極15、25の形成領域を広め
に覆うレジストマスク301を形成する(1回目のマス
ク形成工程)。Next, as shown in FIG. 11B, while covering the formation region of the second conductivity type drive circuit TFT 30, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed. A resist mask 301 is formed so as to widely cover the regions where the gate electrodes 15 and 25 are formed (first mask forming step).
【0221】続いて、リンイオンを約1×1014cm-2
のドーズ量でイオン注入し(2回目の不純物導入工程/
低濃度第一導電型不純物導入工程)、不純物濃度が約1
×1019cm-3の低濃度第一導電型のソース・ドレイン
領域11、12、21、22、および下層側電極部40
cを形成する。Subsequently, phosphorus ions were added to about 1 × 10 14 cm -2.
Ion implantation with a dose of (second impurity introduction step /
Low concentration first conductivity type impurity introduction step), impurity concentration is about 1
Low-concentration first-conductivity-type source / drain regions 11, 12, 21, 22 of × 10 19 cm −3 , and the lower-layer side electrode portion 40
Form c.
【0222】次に、図11(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45を形成す
る。この様にして保持容量40を形成する。Next, as shown in FIG. 11C, the gate electrodes 15, 25, 35 and the upper electrode portion 45 are formed. In this way, the storage capacitor 40 is formed.
【0223】以上の各工程は、実施例3、4に係る製造
方法と同じで有る。The above steps are the same as those in the manufacturing method according to the third and fourth embodiments.
【0224】次に、第一導電型の駆動回路用TFT2
0、及び保持容量40の形成領域を覆うとともに、レジ
ストマスク301と同様、ゲート電極15をもわずか広
めに覆うレジストマスク302を形成する(2回目のマ
スク形成工程)。Next, the TFT 2 for the drive circuit of the first conductivity type
A resist mask 302 is formed to cover 0 and the region where the storage capacitor 40 is formed and to cover the gate electrode 15 slightly like the resist mask 301 (second mask forming step).
【0225】続いて、ボロンイオンを約1×1013cm
-2のドーズ量でイオン注入する(3回目の不純物導入工
程/低濃度第二導電型不純物導入工程)。Then, boron ions are added to about 1 × 10 13 cm.
Ion implantation is performed at a dose of -2 (third impurity introduction step / low concentration second conductivity type impurity introduction step).
【0226】その結果、シリコン膜30aには、ゲート
電極35に対して自己整合的に不純物濃度が約1.1×
1018cm-3の低濃度第二導電型のソース・ドレイン領
域31、32が形成される。又低濃度第一導電型のソー
ス・ドレイン領域11、12は、そこに打ち込まれたボ
ロンイオンによって実質的に低濃度化し、低濃度第一導
電型のソース・ドレイン領域11、12の不純物濃度
は、約9×1018cm-3となる。しかる後に、レジスト
マスク302を除去する。As a result, the impurity concentration of the silicon film 30a is about 1.1 × in a self-aligned manner with the gate electrode 35.
Low-concentration second conductivity type source / drain regions 31 and 32 of 10 18 cm −3 are formed. The low-concentration first conductivity type source / drain regions 11 and 12 are substantially reduced in concentration by the boron ions implanted therein, and the impurity concentration of the low-concentration first conductivity type source / drain regions 11 and 12 is , About 9 × 10 18 cm −3 . After that, the resist mask 302 is removed.
【0227】以降は、実施例3と同様、図11(d)に
示す様に、第一導電型の画素用TFT10の形成領域、
第一導電型の駆動回路用TFT20の形成領域、及び保
持容量40を覆うと共に、ゲート電極35を広めに覆う
レジストマスク303を形成する(3回目のマスク形成
工程)。Thereafter, as in the third embodiment, as shown in FIG. 11D, the formation region of the pixel TFT 10 of the first conductivity type,
A resist mask 303 is formed to cover the formation region of the first-conductivity-type drive circuit TFT 20 and the storage capacitor 40 and to widely cover the gate electrode 35 (third mask formation step).
【0228】続いて、ボロンイオンを約1×1015cm
-2のドーズ量でイオン注入する(4回目の不純物導入工
程/高濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 15 cm
Ion implantation is performed at a dose of -2 (fourth impurity introduction step / high-concentration second conductivity type impurity introduction step).
【0229】その結果、低濃度第二導電型のソース・ド
レイン領域31、32は、不純物濃度が1×1020cm
-3の高濃度ソース・ドレイン領域312、322、及び
不純物濃度が約1.1×1018cm-3の低濃度ソース・
ドレイン領域311、321となる。この様にして、第
二導電型の駆動回路用TFT30を形成する。しかる後
に、レジストマスク303を除去する。As a result, the low concentration second conductivity type source / drain regions 31 and 32 have an impurity concentration of 1 × 10 20 cm 2.
-3 high-concentration source / drain regions 312 and 322, and a low-concentration source / drain region with an impurity concentration of about 1.1 × 10 18 cm −3.
The drain regions 311 and 321 are formed. In this way, the second conductivity type drive circuit TFT 30 is formed. After that, the resist mask 303 is removed.
【0230】次に、図11(e)に示す様に、第二導電
型の駆動回路用TFT30に加えて、ゲート電極15、
25をも広めに覆うレジストマスク304を形成する
(4回目のマスク形成工程)。Next, as shown in FIG. 11E, in addition to the second conductivity type drive circuit TFT 30, the gate electrode 15,
A resist mask 304 is formed to cover 25 as well (the fourth mask formation step).
【0231】続いて、リンイオン(第一導電型不純物)
を1×1015cm-2のドーズ量でイオン注入する(5回
目の不純物導入工程/高濃度第一導電型不純物導入工
程)。Subsequently, phosphorus ions (first conductivity type impurities)
Is ion-implanted at a dose of 1 × 10 15 cm −2 (fifth impurity introducing step / high-concentration first conductivity type impurity introducing step).
【0232】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22は、不純物濃度が1
×1020cm-3の高濃度ソース・ドレイン領域112、
122、212、222、不純物濃度が約9×1018c
m-3の低濃度ソース・ドレイン領域111、121、及
び不純物濃度が約1×1019cm-3の低濃度ソース・ド
レイン領域211、221となる。この様にして、第一
導電型の画素用TFT10および第一導電型の駆動回路
用TFT20を形成する。しかる後に、レジストマスク
304を除去する。As a result, the low-concentration first conductivity type source / drain regions 11, 12, 21, 22 have an impurity concentration of 1.
× 10 20 cm -3 high concentration source / drain region 112,
122, 212, 222, impurity concentration is about 9 × 10 18 c
The low-concentration source / drain regions 111 and 121 of m −3 and the low-concentration source / drain regions 211 and 221 of impurity concentration of about 1 × 10 19 cm −3 are formed. In this manner, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 304 is removed.
【0233】従って、レジストマスク301〜304を
形成する為の4回のマスク形成工程と、5回の不純物導
入工程によって、アクティブマトリクス基板1等の半導
体装置を製造出来る。Therefore, a semiconductor device such as the active matrix substrate 1 can be manufactured by four mask forming steps for forming the resist masks 301 to 304 and five impurity introducing steps.
【0234】この様に、本例のアクティブマトリクス基
板1の製造方法では実施例3、4と同様な効果を奏する
のに加えて、図11(c)に示した様に、低濃度ソース
・ドレイン領域311、321を形成する為の低濃度第
二導電型不純物導入工程を援用して低濃度第一導電型の
ソース・ドレイン領域11、12の不純物濃度を変えて
居る。この為、実施例3、4に比較して工程数を増やす
事なく、保持容量40の下層側電極部40c、及び低濃
度ソース・ドレイン領域211、221よりも低濃度化
した低濃度ソース・ドレイン領域111、121を形成
出来る。それ故、第一導電型の駆動回路用TFT20の
低濃度ソース・ドレイン領域211、221、及び下層
側電極部40cの不純物濃度をそのままにして画素用T
FT10の低濃度ソース・ドレイン領域111、121
を低濃度化し、駆動回路に於ける動作速度を犠牲にする
事なく、画素用TFT10のオフリーク電流をさらに低
減するなど、少ない工程数で、各TFTの電気的特性を
領域毎に最適化する事が出来る。As described above, the method of manufacturing the active matrix substrate 1 of the present example has the same effects as those of the third and fourth embodiments, and, in addition, as shown in FIG. The impurity concentration of the low-concentration first conductivity type source / drain regions 11 and 12 is changed by using the low-concentration second conductivity-type impurity introduction step for forming the regions 311 and 321. For this reason, the low-concentration source / drain having a lower concentration than the lower-layer side electrode portion 40c of the storage capacitor 40 and the low-concentration source / drain regions 211 and 221 can be obtained without increasing the number of steps as compared with the third and fourth embodiments. Regions 111 and 121 can be formed. Therefore, the impurity concentration of the low-concentration source / drain regions 211 and 221 of the first-conductivity-type drive circuit TFT 20 and the lower-layer side electrode portion 40c is kept unchanged, and the pixel T is maintained.
Low concentration source / drain regions 111 and 121 of FT10
The TFT's electrical characteristics can be optimized for each region with a small number of steps, such as by reducing the concentration and reducing the off-leak current of the pixel TFT 10 without sacrificing the operating speed in the drive circuit. Can be done.
【0235】尚図11(c)に示す低濃度第二導電型不
純物導入工程、図11(d)に示す高濃度第二導電型不
純物導入工程、及び図11(e)に示す高濃度第一導電
型不純物導入工程の間では、順序を入れ換えてもよい事
は勿論で有る。The low concentration second conductivity type impurity introduction step shown in FIG. 11C, the high concentration second conductivity type impurity introduction step shown in FIG. 11D, and the high concentration first impurity step shown in FIG. 11E. It is needless to say that the order may be exchanged between the conductive type impurity introducing steps.
【0236】[実施例6]図12は、本例の液晶表示装
置に於ける駆動回路内蔵型のアクティブマトリクス基板
の構造を模式的に示す断面図で有る。[Embodiment 6] FIG. 12 is a cross-sectional view schematically showing the structure of an active matrix substrate having a built-in drive circuit in the liquid crystal display device of this embodiment.
【0237】図12に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板1では、第一
導電型の画素用TFT10、第一導電型の駆動回路用T
FT20、及び第二導電型の駆動回路用TFT30′の
チャネル領域13、23、33は、低濃度のボロンイオ
ンによってチャネルドープしてある為、不純物濃度が約
1×1017cm-3の低濃度第二導電型領域で有る。従っ
て、第一導電型の画素用TFT10、第一導電型の駆動
回路用TFT20、及び第二導電型の駆動回路用TFT
30′のスレッショルド電圧を所定の値に設定して有
る。In FIG. 12, in the active matrix substrate 1 with a built-in drive circuit of the liquid crystal display device of this example, the first conductive type pixel TFT 10 and the first conductive type drive circuit T are provided.
Since the FT 20 and the channel regions 13, 23 and 33 of the second conductivity type drive circuit TFT 30 ′ are channel-doped with low concentration boron ions, the impurity concentration is low at about 1 × 10 17 cm −3 . It is a second conductivity type region. Therefore, the first conductivity type pixel TFT 10, the first conductivity type drive circuit TFT 20, and the second conductivity type drive circuit TFT
The threshold voltage of 30 'is set to a predetermined value.
【0238】この様に構成したアクティブマトリクス基
板1に於いて、ソース・ドレイン領域11、12、2
1、22は、ゲート電極15、25の端部に対してゲー
ト絶縁膜14、24を介して対峙する部分に低濃度ソー
ス・ドレイン領域111、121、211、221を備
えており、第一導電型の画素用TFT10、及び第一導
電型の駆動回路用TFT20は、LDD構造になって居
る。In the active matrix substrate 1 thus constructed, the source / drain regions 11, 12, 2 are formed.
1, 22 are provided with low-concentration source / drain regions 111, 121, 211, and 221 at portions facing the ends of the gate electrodes 15 and 25 with the gate insulating films 14 and 24 interposed therebetween. Type pixel TFT 10 and the first conductivity type drive circuit TFT 20 have an LDD structure.
【0239】これに対して、第二導電型の駆動回路用T
FT30′は、オフセットゲート構造を有しており、ソ
ース・ドレイン領域31、32に於いて、ゲート電極3
5の端部に対してゲート絶縁膜34を介して対峙する部
分はオフセット領域311′、321′で有る。このオ
フセット領域311′、321′は、チャネル領域33
と同じく、不純物濃度が約1×1017cm−3の低濃度
第二導電型領域で有る。On the other hand, the second conductivity type drive circuit T
The FT 30 'has an offset gate structure, and in the source / drain regions 31 and 32, the gate electrode 3 is formed.
Offset portions 311 ′ and 321 ′ are portions facing the end portion 5 of the gate insulating film 34. The offset regions 311 ′ and 321 ′ correspond to the channel region 33.
Similarly, the impurity concentration is about 1 × 10 17 cm −3 in the low concentration second conductivity type region.
【0240】又保持容量40に於いて、その下層側電極
部40cは、低濃度ソース・ドレイン領域111、12
1、211、221と同時形成された低濃度第一導電型
領域で有る。In the storage capacitor 40, the lower layer side electrode portion 40c has the low-concentration source / drain regions 111, 12
1, 211, and 221 are low-concentration first conductivity type regions formed simultaneously.
【0241】尚第一導電型の画素用TFT10、及び第
一導電型の駆動回路用TFT20のソース領域11、2
1、及びドレイン領域12、22の内、低濃度ソース領
域111、211、及び低濃度ドレイン領域121、2
21を除く領域は、不純物濃度が約1×1020cm−
3の高濃度ソース・ドレイン領域112、122、21
2、222で有る。これらの高濃度領域に対して、各T
FTに対する信号線や画素電極などのソース・ドレイン
電極16、17、26、27が、層間絶縁膜4のコンタ
クトホールを介して電気的に接続して居る。又第二導電
型の駆動回路用TFT30′のソース・ドレイン領域3
1、32では、オフセット領域311′、321′に隣
接する不純物濃度が約1×1020cm-3の高濃度ソース
・ドレイン領域312、322に対して、信号線などの
ソース・ドレイン電極36、37が層間絶縁膜4のコン
タクトホールを介して電気的に接続して居る。Source regions 11 and 2 of the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT 20.
1 and the drain regions 12 and 22, low-concentration source regions 111 and 211 and low-concentration drain regions 121 and 2
The region except 21 has an impurity concentration of about 1 × 10 20 cm −.
High-concentration source / drain regions 112, 122, 21
It is 2, 222. For each of these high density regions, each T
Source / drain electrodes 16, 17, 26, 27 such as signal lines and pixel electrodes for the FT are electrically connected through the contact holes of the interlayer insulating film 4. In addition, the source / drain region 3 of the second conductivity type drive circuit TFT 30 '.
1 and 32, the high-concentration source / drain regions 312 and 322 having an impurity concentration of about 1 × 10 20 cm −3 adjacent to the offset regions 311 ′ and 321 ′, the source / drain electrodes 36 such as signal lines, 37 is electrically connected through the contact hole of the interlayer insulating film 4.
【0242】(TFTのオン・オフリーク電流特性)こ
の様に構成したアクティブマトリクス基板1に於いて、
オフセットゲート構造のTFTはLDD構造のTFTと
同等のオン・オフリーク電流特性を有するので、いずれ
のTFTもオフリーク電流が著しく小さい。又オフセッ
トゲート構造のTFTは、耐電圧特性に於いてもLDD
構造のTFTと同等の特性を示す。従って、いずれのT
FTもセルフアライン構造のTFTに比較して耐電圧が
高いので、チャネル長を短くする事が出来る。(TFT On / Off Leakage Current Characteristic) In the active matrix substrate 1 thus constructed,
Since the TFT having the offset gate structure has the on / off leak current characteristic equivalent to that of the LDD structure TFT, the off leak current of each of the TFTs is extremely small. In addition, the TFT having the offset gate structure has an LDD even in the withstand voltage characteristic.
It exhibits the same characteristics as the structured TFT. Therefore, which T
Since the FT also has a higher withstand voltage than the TFT having the self-aligned structure, the channel length can be shortened.
【0243】(TFTの製造方法)斯様な構造のアクテ
ィブマトリクス基板1は、以下の方法により製造出来
る。(Method of Manufacturing TFT) The active matrix substrate 1 having such a structure can be manufactured by the following method.
【0244】まず、実施例3と同様、図13(a)に示
す様に、絶縁基板2の表面に島状のシリコン膜10a、
20a、30a、40aを形成した後(シリコン膜形成
工程)、ゲート絶縁膜14、24、34、及び誘電体膜
44を形成する(ゲート絶縁膜形成工程)。First, as in the third embodiment, as shown in FIG. 13A, an island-shaped silicon film 10a is formed on the surface of the insulating substrate 2.
After forming 20a, 30a, 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0245】次に、1×1012cm-2のドーズ量でボロ
ンイオンを打ち込んでチャネルドープを行なう(チャネ
ルドープ工程/1回目の不純物導入工程)。Next, channel doping is performed by implanting boron ions with a dose of 1 × 10 12 cm -2 (channel doping step / first impurity introducing step).
【0246】次に、図13(b)に示す様に、第二導電
型の駆動回路用TFT30′の形成領域を覆うと共に、
第一導電型の画素用TFT10及び第一導電型の駆動回
路用TFT20のゲート電極15、25の形成領域をわ
ずか広めに覆うレジストマスク401を形成する(1回
目のマスク形成工程)。Next, as shown in FIG. 13B, while covering the formation region of the second conductivity type drive circuit TFT 30 ',
A resist mask 401 is formed to slightly widen the formation regions of the gate electrodes 15 and 25 of the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT 20 (first mask forming step).
【0247】続いて、リンイオンを約1×1014cm-2
のドーズ量でイオン注入し(2回目の不純物導入工程/
低濃度第一導電型不純物導入工程)、不純物濃度が約1
×1019cm-3の低濃度第一導電型のソース・ドレイン
領域11、12、21、22、および下層側電極部40
cを形成する。Subsequently, phosphorus ions were added to about 1 × 10 14 cm -2.
Ion implantation with a dose of (second impurity introduction step /
Low concentration first conductivity type impurity introduction step), impurity concentration is about 1
Low-concentration first-conductivity-type source / drain regions 11, 12, 21, 22 of × 10 19 cm −3 , and the lower-layer side electrode portion 40
Form c.
【0248】次に、図13(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45を形成す
る。この様にして保持容量40を形成する。Next, as shown in FIG. 13C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 are formed. In this way, the storage capacitor 40 is formed.
【0249】次に、第一導電型の画素用TFT10、第
一導電型の駆動回路用TFT20、及び保持容量40の
形成領域を覆うと共に、ゲート電極35をも広めに覆う
レジストマスク402を形成する(2回目のマスク形成
工程)。Next, a resist mask 402 is formed which covers the formation regions of the first-conductivity-type pixel TFT 10, the first-conductivity-type drive circuit TFT 20, and the storage capacitor 40, and also broadly covers the gate electrode 35. (Second mask forming step).
【0250】この状態で、ボロンイオンを1×1015c
m-2のドーズ量でイオン注入する(高濃度第二導電型不
純物導入工程/3回目の不純物導入工程)。In this state, boron ions are added at 1 × 10 15 c
Ion implantation is performed with a dose amount of m −2 (high-concentration second conductivity type impurity introduction step / third impurity introduction step).
【0251】その結果、低濃度第二導電型のシリコン膜
30aには、不純物濃度が1×1020cm-3の高濃度ソ
ース・ドレイン領域312、322が形成される。一
方、低濃度第二導電型のシリコン膜30aの内、レジス
トマスク402で覆われていた部分はそのまま不純物濃
度が約1×1017cm-3のオフセット領域311′、3
21′となる。勿論、チャネル領域33は不純物濃度が
約1×1017cm-3の低濃度第二導電型領域のままで有
る。As a result, high concentration source / drain regions 312 and 322 having an impurity concentration of 1 × 10 20 cm −3 are formed in the low concentration second conductivity type silicon film 30a. On the other hand, in the low-concentration second-conductivity-type silicon film 30a, the portion covered with the resist mask 402 has the impurity concentration of about 1 × 10 17 cm −3 as the offset regions 311 ′, 3 ′.
21 '. Of course, the channel region 33 remains as a low-concentration second conductivity type region having an impurity concentration of about 1 × 10 17 cm −3 .
【0252】この様にして、第二導電型の駆動回路用T
FT30′を形成する。しかる後に、レジストマスク4
02を除去する。In this way, the second conductivity type drive circuit T
Form FT 30 '. After that, the resist mask 4
02 is removed.
【0253】次に、図13(d)に示す様に、第二導電
型の駆動回路用TFT30′の形成領域に加えて、ゲー
ト電極15、25をも広めに覆うレジストマスク403
を形成する(3回目のマスク形成工程)。Next, as shown in FIG. 13D, a resist mask 403 which broadly covers the gate electrodes 15 and 25 in addition to the formation region of the second conductivity type drive circuit TFT 30 '.
Are formed (third mask formation step).
【0254】続いて、リンイオン(第一導電型不純物)
を1×1015cm-2のドーズ量でイオン注入する(4回
目の不純物導入工程/高濃度第一導電型不純物導入工
程)。Subsequently, phosphorus ion (first conductivity type impurity)
Is ion-implanted with a dose amount of 1 × 10 15 cm −2 (fourth impurity introduction step / high-concentration first conductivity type impurity introduction step).
【0255】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22は、不純物濃度が1
×1020cm-3の高濃度ソース・ドレイン領域112、
122、212、222、及び不純物濃度が約1×10
19cm-3の低濃度ソース・ドレイン領域111、12
1、211、221となる。この様にして、第一導電型
の画素用TFT10及び第一導電型の駆動回路用TFT
20を形成する。しかる後に、レジストマスク403を
除去する。As a result, the low-concentration first conductivity type source / drain regions 11, 12, 21, 22 have an impurity concentration of 1.
× 10 20 cm -3 high concentration source / drain region 112,
122, 212, 222, and the impurity concentration is about 1 × 10
19 cm -3 low concentration source / drain regions 111 and 12
It becomes 1, 211, 221. In this way, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT
20 is formed. After that, the resist mask 403 is removed.
【0256】従って、レジストマスク401〜403を
形成する為の3回のマスク形成工程と、4回の不純物導
入工程によって、アクティブマトリクス基板1等の半導
体装置を製造出来る。Therefore, a semiconductor device such as the active matrix substrate 1 can be manufactured by three mask forming steps for forming the resist masks 401 to 403 and four impurity introducing steps.
【0257】この様に、本例のアクティブマトリクス基
板1の製造方法では、図13(b)に示す様に、ゲート
電極15、25、35、及び上層側電極45を形成する
前に、低濃度ソース・ドレイン領域111、121、2
11、221を形成する為の低濃度第一導電型不純物導
入工程を行い、この工程を援用して下層側電極部40c
を形成して居る。従って、従来の製造方法に比較してマ
スク形成工程の数及び不純物導入工程の数を減らす事が
可能で有る。As described above, in the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 13B, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, the low concentration Source / drain regions 111, 121, 2
The low-concentration first-conductivity-type impurity introduction step for forming 11, 221 is performed, and this step is used to assist the lower-layer side electrode portion 40c.
Has formed. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps as compared with the conventional manufacturing method.
【0258】更に本例では、図13(c)に示す様に、
第二導電型の駆動回路用TFT30′に於いて、ゲート
電極35に対峙する部分を低濃度領域とするにあたっ
て、LDD構造ではなく、オフセットゲート構造として
居る。この為、実施例3に比較してマスク形成工程及び
不純物導入工程のいずれについても1回ずつ少ない。即
ち従来の製造方法に比較してマスク形成工程及び不純物
導入工程のいずれについても2回ずつ少ない。それ故、
最も少ない製造工程数によって、画素領域及び駆動回路
部のTFTの電気的特性を向上する事が出来る。Further, in this example, as shown in FIG.
In the second-conductivity-type drive circuit TFT 30 ', an offset gate structure is used instead of the LDD structure in order to make the portion facing the gate electrode 35 a low concentration region. Therefore, as compared with the third embodiment, the number of mask formation steps and the number of impurity introduction steps are reduced once. That is, compared with the conventional manufacturing method, the number of times of the mask forming step and the impurity introducing step is twice each. Therefore,
The electrical characteristics of the TFTs in the pixel region and the driving circuit section can be improved by the smallest number of manufacturing steps.
【0259】尚表5及び表6に於いて、チャネルドープ
工程を「C/D」、低濃度第1導電型不純物導入工程を
「N- 」、高濃度第一導電型不純物導入工程を「N
+ 」、高濃度第二導電型不純物導入工程を「P+ 」、ゲ
ート電極形成工程を「G」で略しながら工程順序を示す
様に、ゲート電極15、25、35、及び上層側電極4
5を形成する前に、低濃度ソース・ドレイン領域11
1、121、211、221を形成する為の低濃度第一
導電型不純物導入工程を行い、この工程を援用して、下
層側電極部40cを形成するのであれば、いずれの工程
順序であってもよい。[0259] Naohyo 5 and In Table 6, the channel doping process, "C / D", a low concentration first conductivity type impurity doping process "N -", a high-concentration first conductivity type impurity doping process "N
+ ", The high-concentration second-conductivity-type impurity introduction step is abbreviated as" P + ", and the gate electrode formation step is abbreviated as" G ", so that the gate electrodes 15, 25, 35 and the upper electrode 4
5 is formed, the low concentration source / drain region 11 is formed.
If the low-concentration first-conductivity-type impurity introduction step for forming 1, 121, 211, and 221 is performed and the lower-layer side electrode portion 40c is formed by using this step, the order of steps is not limited. Good.
【0260】[0260]
【表5】 [Table 5]
【0261】[0261]
【表6】 [Table 6]
【0262】[実施例7]図14は、本例の液晶表示装
置に於ける駆動回路内蔵型のアクティブマトリクス基板
の構造を模式的に示す断面図で有る。[Embodiment 7] FIG. 14 is a sectional view schematically showing the structure of an active matrix substrate having a built-in drive circuit in the liquid crystal display device of this embodiment.
【0263】図14に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板1では、第一
導電型の画素用TFT10、第一導電型の駆動回路用T
FT20、及び第二導電型の駆動回路用TFT30は、
いずれもLDD構造を有し、いずれのTFTに於いて
も、チャネル領域13、23、33は、低濃度のボロン
イオンによってチャネルドープしてある為、不純物濃度
が約1×1017cm-3の低濃度第二導電型領域で有る。In FIG. 14, in the active matrix substrate 1 with a built-in drive circuit of the liquid crystal display device of this example, the first conductive type pixel TFT 10 and the first conductive type drive circuit T are provided.
The FT 20 and the second conductivity type drive circuit TFT 30 are
Each has an LDD structure, and in any TFT, the channel regions 13, 23, and 33 are channel-doped with low-concentration boron ions, so that the impurity concentration is about 1 × 10 17 cm −3 . It is a low-concentration second conductivity type region.
【0264】本例では、保持容量40の下層側電極部4
0d(第一の電極部)は、第一導電型の画素用TFT1
0、及び第一導電型の駆動回路用TFT20の高濃度ソ
ース・ドレイン領域112、122、212、222と
同時形成された不純物濃度が1×1020cm-3の高濃度
第一導電型領域で有る。In this example, the lower layer side electrode portion 4 of the storage capacitor 40 is used.
0d (first electrode portion) is the first conductivity type pixel TFT 1
0 and the high-concentration first-conductivity-type region having an impurity concentration of 1 × 10 20 cm −3 formed simultaneously with the high-concentration source / drain regions 112, 122, 212, and 222 of the first-conductivity-type drive circuit TFT 20. There is.
【0265】斯様な構造のアクティブマトリクス基板1
は、例えば以下の方法により製造出来る。Active matrix substrate 1 having such a structure
Can be produced, for example, by the following method.
【0266】まず、図15(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 15A, the island-shaped silicon films 10a, 20a, 30a,
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0267】次に、約1×1012cm-2のドーズ量でボ
ロンイオン(第二導電型不純物/第二導電型不純物)を
打ち込んでチャネルドープを行ない(チャネルドープ工
程/1回目の不純物導入工程)。Then, boron ions (second conductivity type impurities / second conductivity type impurities) are implanted at a dose of about 1 × 10 12 cm -2 to perform channel doping (channel doping step / first impurity introduction). Process).
【0268】次に、図15(b)に示す様に、第二導電
型の駆動回路用TFT30の形成領域を覆うと共に、後
に形成するゲート電極15、25の形成予定領域を広め
に覆うレジストマスク501を形成する(1回目のマス
ク形成工程)。Next, as shown in FIG. 15B, a resist mask which covers the formation region of the second-conductivity-type drive circuit TFT 30 and broadly covers the formation regions of the gate electrodes 15 and 25 to be formed later. 501 is formed (first mask forming step).
【0269】続いて、例えば、リンイオン(第一導電型
不純物/第一導電型不純物)を約1×1015cm-2のド
ーズ量でイオン注入する(2回目の不純物導入工程/高
濃度第一導電型不純物導入工程)。Subsequently, for example, phosphorus ions (first conductivity type impurities / first conductivity type impurities) are ion-implanted at a dose amount of about 1 × 10 15 cm −2 (second impurity introduction step / high concentration first Conductive impurity introduction step).
【0270】その結果、低濃度第二導電型のシリコン膜
10a、20aの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約1×1020cm-3
の高濃度ソース・ドレイン領域112、122、21
2、222となる。又低濃度第二導電型のシリコン膜4
0aも導電型が反転して不純物濃度が約1×1020cm
-3の高濃度第一導電型の下層側電極部40dとなる。し
かる後に、レジストマスク501を除去する。As a result, in the low-concentration second-conductivity-type silicon films 10a and 20a, the region in which phosphorus ions have been implanted has the conductivity type reversed and the impurity concentration is about 1 × 10 20 cm −3.
High concentration source / drain regions 112, 122, 21 of
2, 222. Also, a low concentration second conductivity type silicon film 4
The conductivity type of 0a is also reversed and the impurity concentration is about 1 × 10 20 cm
-3 of the high-concentration first conductivity type lower layer side electrode portion 40d. After that, the resist mask 501 is removed.
【0271】次に、図15(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45(第二の電
極部)を形成する(ゲート電極形成工程)。この様にし
て、下層側電極部40dと上層側電極部45とが誘電体
膜44を介して対向する保持容量40を形成する。Next, as shown in FIG. 15C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 (second electrode portion) are formed (gate electrode forming step). In this way, the storage capacitor 40 in which the lower layer side electrode portion 40d and the upper layer side electrode portion 45 face each other with the dielectric film 44 in between is formed.
【0272】次に、第一導電型の画素用TFT10、第
一導電型の駆動回路用TFT20、及び保持容量40の
形成領域を覆うレジストマスク502を形成する(2回
目のマスク形成工程)。Next, a resist mask 502 covering the formation regions of the first-conductivity-type pixel TFT 10, the first-conductivity-type drive circuit TFT 20, and the storage capacitor 40 is formed (second mask formation step).
【0273】続いて、ボロンイオンを約1×1013cm
-2のドーズ量でイオン注入する(3回目の不純物導入工
程/低濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 13 cm.
Ion implantation is performed at a dose of -2 (third impurity introduction step / low concentration second conductivity type impurity introduction step).
【0274】その結果、低濃度第二導電型のシリコン膜
30aには、ゲート電極35に対して自己整合的に不純
物濃度が約1.1×1018cm-3の低濃度第二導電型の
ソース・ドレイン領域31、32が形成される。尚不純
物が導入されなかった部分がチャネル領域33となる。
しかる後に、レジストマスク502を除去する。As a result, the low-concentration second-conductivity-type silicon film 30a has a low-concentration second-conductivity-type impurity concentration of about 1.1 × 10 18 cm −3 in a self-aligned manner with the gate electrode 35. Source / drain regions 31 and 32 are formed. The portion where no impurities are introduced becomes the channel region 33.
After that, the resist mask 502 is removed.
【0275】次に、図15(d)に示す様に、第二導電
型の駆動回路用TFT30の形成領域を覆うレジストマ
スク503を形成する(3回目のマスク形成工程)。Next, as shown in FIG. 15D, a resist mask 503 covering the formation region of the second conductivity type drive circuit TFT 30 is formed (third mask forming step).
【0276】続いて、リンイオンを約1×1013cm-2
のドーズ量でイオン注入する(4回目の不純物導入工程
/低濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions were added to about 1 × 10 13 cm -2.
Ion implantation with a dose amount of (4th impurity introducing step / low-concentration first conductivity type impurity introducing step).
【0277】その結果、高濃度ソース・ドレイン領域1
12、122、212、222に挟まれた低濃度第二導
電型のシリコン膜10a、20aには、ゲート電極1
5、25に対して自己整合的に不純物濃度が約0.9×
1018cm-3の低濃度ソース・ドレイン領域211、2
21が形成される。尚不純物が導入されなかった部分が
チャネル領域23、33となる。この様にして、第一導
電型の画素用TFT10、および第一導電型の駆動回路
用TFT20を形成する。しかる後に、レジストマスク
503を除去する。As a result, the high concentration source / drain region 1
The gate electrode 1 is formed on the low-concentration second-conductivity-type silicon films 10a and 20a sandwiched between 12, 122, 212, and 222.
The impurity concentration is about 0.9 × in a self-aligned manner with respect to 5 and 25.
10 18 cm −3 low concentration source / drain regions 211, 2
21 is formed. The portions into which the impurities have not been introduced become the channel regions 23 and 33. In this way, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 503 is removed.
【0278】次に、図15(e)に示す様に、第一導電
型の画素用TFT10、第一導電型の駆動回路用TFT
20、及び保持容量40の形成領域を覆うと共に、ゲー
ト電極35を広めに覆うレジストマスク504を形成す
る(4回目のマスク形成工程)。ここで、レジストマス
ク504の端部とゲート電極35の端部との距離は、
0.5μm〜2μm程度が適して居る。Next, as shown in FIG. 15E, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT are provided.
A resist mask 504 is formed to cover the formation region of the storage capacitor 20 and the storage capacitor 40 and to widely cover the gate electrode 35 (fourth mask formation step). Here, the distance between the end of the resist mask 504 and the end of the gate electrode 35 is
0.5 μm to 2 μm is suitable.
【0279】続いて、ボロンイオンを約1×1015cm
-2のドーズ量でイオン注入する(5回目の不純物導入工
程/高濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 15 cm
Ion implantation is performed at a dose of -2 (fifth impurity introduction step / high-concentration second conductivity type impurity introduction step).
【0280】その結果、低濃度第二導電型のソース・ド
レイン領域31、32には不純物濃度が1×1020cm
-3の高濃度ソース・ドレイン領域312、322が形成
される。又低濃度第二導電型のソース・ドレイン領域3
1、32の内、レジストマスク504で覆われていた部
分はそのまま不純物濃度が約1.1×1018cm-3の低
濃度ソース・ドレイン領域311、321となる。As a result, the low concentration second conductivity type source / drain regions 31 and 32 have an impurity concentration of 1 × 10 20 cm 2.
-3 high concentration source / drain regions 312 and 322 are formed. In addition, the low concentration second conductivity type source / drain region 3
Of the parts 1 and 32, the part covered with the resist mask 504 becomes the low-concentration source / drain regions 311 and 321 with the impurity concentration of about 1.1 × 10 18 cm −3 .
【0281】この様にして、第二導電型の駆動回路用T
FT30を形成する。しかる後に、レジストマスク50
4を除去する。In this way, the second conductivity type drive circuit T
FT30 is formed. After that, the resist mask 50
Remove 4.
【0282】以降、図14に示す様に、層間絶縁膜4を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
16、17、26、27、36、37を形成すれば、レ
ジストマスク501〜504を形成する為の4回のマス
ク形成工程と、5回の不純物導入工程によって、アクテ
ィブマトリクス基板1等の半導体装置を製造出来る。Thereafter, as shown in FIG. 14, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter, contact holes are formed to form the source / drain electrodes 16, 17, 26, 27. , 36, 37, a semiconductor device such as the active matrix substrate 1 can be manufactured by four mask forming steps for forming the resist masks 501 to 504 and five impurity introducing steps.
【0283】この様に、本例のアクティブマトリクス基
板1の製造方法では、図15(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、高濃度ソース・ドレイン領域112、122、
212、222を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部40
dを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を1回
ずつ減らす事が可能で有る。それ故、少ない製造工程数
によってTFTと容量素子(保持容量40)を形成しな
がら、各TFTの電気的特性を向上する事が出来る。As described above, in the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 15B, before forming the gate electrodes 15, 25 and 35 and the upper electrode 45, Concentration source / drain regions 112, 122,
A high-concentration first-conductivity-type impurity introduction step for forming 212, 222 is performed, and this step is used to assist the lower-layer side electrode section 40.
forming d. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps one by one as compared with the conventional manufacturing method. Therefore, the electrical characteristics of each TFT can be improved while forming the TFT and the capacitive element (holding capacitor 40) by a small number of manufacturing steps.
【0284】尚表7に於いて、チャネルドープ工程を
「C/D」、低濃度第一導電型不純物導入工程を「N
- 」、高濃度第一導電型不純物導入工程を「N+ 」、低
濃度第二導電型不純物導入工程を「P- 」、高濃度第二
導電型不純物導入工程を「P+ 」、ゲート電極形成工程
を「G」で略して工程順序を示す様に、ゲート電極1
5、25、35、及び上層側電極45を形成する前に、
高濃度ソース・ドレイン領域112、122、212、
222を形成する為の高濃度第一導電型不純物導入工程
を行い、この工程を援用して、下層側電極部40dを形
成するのであれば、いずれの工程順序であってもよい。In Table 7, the channel doping step is "C / D", and the low-concentration first conductivity type impurity introducing step is "N".
- ", a high-concentration first conductivity type impurity doping process" N + ", a low concentration second conductivity-type impurity introduction step" P - ", the high-concentration second conductivity-type impurity introduction step" P + ", the gate electrode The formation process is abbreviated as “G” to indicate the process sequence, and the gate electrode 1
5, 25, 35, and before forming the upper electrode 45,
High concentration source / drain regions 112, 122, 212,
Any step order may be used as long as a high-concentration first-conductivity-type impurity introduction step for forming 222 is performed and this step is used to form the lower-layer side electrode portion 40d.
【0285】[0285]
【表7】 [Table 7]
【0286】[実施例8]本例のアクティブマトリクス
基板の構造については実施例7と同じく図14を参照し
て説明する。[Embodiment 8] The structure of the active matrix substrate of this embodiment will be described with reference to FIG. 14 as in Embodiment 7.
【0287】図14に於いて、本例のアクティブマトリ
クス基板1の特徴点は、実施例7に係る製造方法に比し
てマスク形成工程が1回少ない点にあり、その製造方法
は以下に説明するとおりで有る。In FIG. 14, the feature of the active matrix substrate 1 of the present example is that the number of mask forming steps is one less than that of the manufacturing method according to the seventh embodiment. The manufacturing method will be described below. Exactly as you would.
【0288】まず、図16(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 16 (a), island-shaped silicon films 10a, 20a, 30a, and
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0289】次に、約1×1012cm-2のドーズ量でボ
ロンイオン(第二導電型不純物/第二導電型不純物)を
打ち込んでチャネルドープを行なう(チャネルドープ工
程/1回目の不純物導入工程)。Then, boron ions (second conductivity type impurities / second conductivity type impurities) are implanted with a dose amount of about 1 × 10 12 cm -2 to perform channel doping (channel doping step / first impurity introduction). Process).
【0290】次に、図16(b)に示す様に、第二導電
型の駆動回路用TFT30の形成領域を覆うと共に、後
に形成するゲート電極15、25の形成予定領域を広め
に覆うレジストマスク601を形成する(1回目のマス
ク形成工程)。Next, as shown in FIG. 16B, a resist mask which covers the formation region of the second-conductivity-type drive circuit TFT 30 and broadly covers the formation regions of the gate electrodes 15 and 25 to be formed later. 601 is formed (first mask forming step).
【0291】続いて、例えばリンイオン(第一導電型不
純物/第一導電型不純物)を約1×1015cm-2のドー
ズ量でイオン注入する(2回目の不純物導入工程/高濃
度第一導電型不純物導入工程)。Subsequently, for example, phosphorus ions (first conductivity type impurities / first conductivity type impurities) are ion-implanted at a dose amount of about 1 × 10 15 cm −2 (second impurity introduction step / high-concentration first conductivity type). Type impurity introduction step).
【0292】その結果、低濃度第二導電型のシリコン膜
10a、20aの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約1×1020cm-3
の高濃度ソース・ドレイン領域112、122、21
2、222となる。又低濃度第二導電型のシリコン膜4
0aも、導電型が反転して不純物濃度が約1×1020c
m-3の高濃度第一導電型の下層側電極部40dとなる。
しかる後に、レジストマスク601を除去する。As a result, in the low-concentration second-conductivity-type silicon films 10a and 20a, the region in which phosphorus ions have been implanted has the conductivity type reversed and the impurity concentration is about 1 × 10 20 cm −3.
High concentration source / drain regions 112, 122, 21 of
2, 222. Also, a low concentration second conductivity type silicon film 4
In 0a, the conductivity type is reversed and the impurity concentration is about 1 × 10 20 c.
It becomes the lower layer side electrode portion 40d of the high concentration first conductivity type of m -3 .
After that, the resist mask 601 is removed.
【0293】次に、図16(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45を形成する
(ゲート電極形成工程)。この様にして保持容量40を
形成する。Next, as shown in FIG. 16C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 are formed (gate electrode forming step). In this way, the storage capacitor 40 is formed.
【0294】次に、第一導電型の画素用TFT10、第
一導電型の駆動回路用TFT20、及び保持容量40の
形成領域を覆うレジストマスク602を形成する(2回
目のマスク形成工程)。Next, a resist mask 602 covering the formation regions of the first-conductivity-type pixel TFT 10, the first-conductivity-type drive circuit TFT 20, and the storage capacitor 40 is formed (second mask formation step).
【0295】続いて、ボロンイオンを約3×1013cm
-2のドーズ量でイオン注入する(3回目の不純物導入工
程/低濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 3 × 10 13 cm.
Ion implantation is performed at a dose of -2 (third impurity introduction step / low concentration second conductivity type impurity introduction step).
【0296】その結果、低濃度第二導電型のシリコン膜
30aには、ゲート電極35に対して自己整合的に不純
物濃度が約3.1×1018cm-3の低濃度第二導電型の
ソース・ドレイン領域31、32が形成される。尚不純
物が導入されなかった部分がチャネル領域33となる。
しかる後に、レジストマスク602を除去する。As a result, the low-concentration second-conductivity type silicon film 30a has a low-concentration second-conductivity-type impurity concentration of about 3.1 × 10 18 cm −3 in a self-aligned manner with the gate electrode 35. Source / drain regions 31 and 32 are formed. The portion where no impurities are introduced becomes the channel region 33.
After that, the resist mask 602 is removed.
【0297】次に、図16(d)に示す様に、レジスト
マスクを形成する事なく、リンイオンを約1×1013c
m-2のドーズ量でイオン注入する(4回目の不純物導入
工程/低濃度第一導電型不純物導入工程)。Next, as shown in FIG. 16D, phosphorus ions are added to about 1 × 10 13 c without forming a resist mask.
Ion implantation is performed with a dose amount of m −2 (fourth impurity introduction step / low-concentration first conductivity type impurity introduction step).
【0298】その結果、高濃度ソース・ドレイン領域1
12、122、212、222に挟まれた低濃度第二導
電型のシリコン膜10a、20aには、ゲート電極1
5、25に対して自己整合的に不純物濃度が約0.9×
1018cm-3の低濃度ソース・ドレイン領域111、1
21、211、221が形成される。尚不純物が導入さ
れなかった部分がチャネル領域23、33となる。この
様にして、第一導電型の画素用TFT10及び第一導電
型の駆動回路用TFT20を形成する。As a result, the high concentration source / drain region 1
The gate electrode 1 is formed on the low-concentration second-conductivity-type silicon films 10a and 20a sandwiched between 12, 122, 212, and 222.
The impurity concentration is about 0.9 × in a self-aligned manner with respect to 5 and 25.
10 18 cm -3 low concentration source / drain regions 111, 1
21, 211, 221 are formed. The portions into which the impurities have not been introduced become the channel regions 23 and 33. In this way, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed.
【0299】ここで、低濃度第二導電型のソース・ドレ
イン領域31、32にも、リンイオンが1×1013cm
-2のドーズ量でイオン注入されるが、この低濃度第二導
電型のソース・ドレイン領域31、32の不純物濃度
は、約3.1×1018cm-3で有る。従って、低濃度第
二導電型のソース・ドレイン領域31、32は、実質的
にアクセプター型不純物濃度が約2.1×1018cm-3
に低濃度化するだけで有り、導電型は反転しない。Here, the low concentration second conductivity type source / drain regions 31 and 32 also have phosphorus ions of 1 × 10 13 cm 3.
Ions are implanted with a dose amount of −2 , and the impurity concentration of the low concentration second conductivity type source / drain regions 31 and 32 is about 3.1 × 10 18 cm −3 . Therefore, the low-concentration second conductivity type source / drain regions 31 and 32 substantially have an acceptor-type impurity concentration of about 2.1 × 10 18 cm −3.
However, the conductivity type is not reversed.
【0300】次に、図16(e)に示す様に、第一導電
型の画素用TFT10、第一導電型の駆動回路用TFT
20、及び保持容量40の形成領域を覆うと共に、ゲー
ト電極35を広めに覆うレジストマスク603を形成す
る(3回目のマスク形成工程)。Next, as shown in FIG. 16E, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT are provided.
A resist mask 603 is formed to cover the formation region of the storage capacitor 40 and the storage capacitor 40 and to widely cover the gate electrode 35 (third mask formation step).
【0301】続いて、ボロンイオンを約1×1015cm
-2のドーズ量でイオン注入する(5回目の不純物導入工
程/高濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 15 cm
Ion implantation is performed at a dose of -2 (fifth impurity introduction step / high-concentration second conductivity type impurity introduction step).
【0302】その結果、低濃度第二導電型のソース・ド
レイン領域31、32には不純物濃度が1×1020cm
-3の高濃度ソース・ドレイン領域312、322が形成
される。又低濃度第二導電型のソース・ドレイン領域3
1、32の内、レジストマスク603で覆われていた部
分はそのまま不純物濃度が約2.1×1018cm-3の低
濃度ソース・ドレイン領域311、321となる。As a result, the impurity concentration of the low concentration second conductivity type source / drain regions 31 and 32 is 1 × 10 20 cm 2.
-3 high concentration source / drain regions 312 and 322 are formed. In addition, the low concentration second conductivity type source / drain region 3
Of the parts 1 and 32, the part covered with the resist mask 603 becomes the low-concentration source / drain regions 311 and 321 with the impurity concentration of about 2.1 × 10 18 cm −3 .
【0303】この様にして、第二導電型の駆動回路用T
FT30を形成する。しかる後に、レジストマスク60
3を除去する。In this way, the second conductivity type drive circuit T
FT30 is formed. After that, the resist mask 60
3 is removed.
【0304】以降、図14に示す様に、層間絶縁膜4を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
16、17、26、27、36、37を形成すれば、レ
ジストマスク601〜603を形成する為の3回のマス
ク形成工程と、5回の不純物導入工程によって、アクテ
ィブマトリクス基板1等の半導体装置を製造出来る。Thereafter, as shown in FIG. 14, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter, contact holes are formed to form the source / drain electrodes 16, 17, 26, 27. , 36, 37, a semiconductor device such as the active matrix substrate 1 can be manufactured by three mask forming steps for forming the resist masks 601 to 603 and five impurity introducing steps.
【0305】この様に、本例のアクティブマトリクス基
板1の製造方法では、図16(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、高濃度ソース・ドレイン領域112、122、
212、222を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部40
dを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。As described above, according to the method of manufacturing the active matrix substrate 1 of the present example, as shown in FIG. 16B, before forming the gate electrodes 15, 25 and 35 and the upper electrode 45, Concentration source / drain regions 112, 122,
A high-concentration first-conductivity-type impurity introduction step for forming 212, 222 is performed, and this step is used to assist the lower-layer side electrode section 40.
forming d. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps as compared with the conventional manufacturing method.
【0306】しかも、低濃度ソース・ドレイン領域11
1、121、211、221を形成する為の工程では、
マスクを形成せずに、リンイオンの注入を行う。それ
故、3回のマスク形成工程と5回の不純物導入工程によ
って、各TFT及び保持容量40を製造する事が出来
る。In addition, the low concentration source / drain region 11
In the process for forming 1, 121, 211, 221,
Phosphorus ion implantation is performed without forming a mask. Therefore, each of the TFTs and the storage capacitor 40 can be manufactured by performing the mask forming step 3 times and the impurity introducing step 5 times.
【0307】尚実施例7と同様、ゲート電極15、2
5、35、及び上層側電極45を形成する前に、高濃度
ソース・ドレイン領域112、122、212、222
を形成する為の高濃度第一導電型不純物導入工程を行
い、この工程を援用して、下層側電極部40dを形成す
るのであれば、表7に示すいずれの工程順序であっても
よい。As in the seventh embodiment, the gate electrodes 15 and 2 are
5, 35, and the high-concentration source / drain regions 112, 122, 212, 222 before forming the upper electrode 45.
A high-concentration first-conductivity-type impurity introducing step for forming the above is performed, and any step sequence shown in Table 7 may be used as long as the lower-layer side electrode portion 40d is formed by using this step.
【0308】[実施例9]本例のアクティブマトリクス
基板の構造については、実施例7と同じく図14を参照
して説明する。本例の特徴点は、実施例8と同様、実施
例7に係る製造方法に比してマスク形成工程が1回少な
い点にあり、その製造方法は、以下に説明するとおりで
有る。[Ninth Embodiment] The structure of the active matrix substrate of this embodiment will be described with reference to FIG. 14 as in the seventh embodiment. Similar to the eighth embodiment, the feature of this embodiment is that the number of mask forming steps is one less than that of the manufacturing method according to the seventh embodiment, and the manufacturing method is as described below.
【0309】まず、図17(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程。) 次に、約1×1012cm−2のドーズ量でボロンイオ
ン(第二導電型不純物/第二導電型不純物)を打ち込ん
で、チャネルドープを行なう(チャネルドープ工程/1
回目の不純物導入工程)。First, as shown in FIG. 17A, island-shaped silicon films 10a, 20a, 30a, on the surface of the insulating substrate 2,
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step.) Next, with a dose amount of about 1 × 10 12 cm −2. Channel doping is performed by implanting boron ions (second conductivity type impurities / second conductivity type impurities) (channel doping step / 1
Second impurity introduction step).
【0310】次に、図17(b)に示す様に、第二導電
型の駆動回路用TFT30の形成領域を覆うと共に、後
に形成するゲート電極15、25の形成予定領域を広め
に覆うレジストマスク701を形成する(1回目のマス
ク形成工程)。Next, as shown in FIG. 17B, a resist mask which covers the formation region of the second-conductivity-type drive circuit TFT 30 and widens the formation regions of the gate electrodes 15 and 25 to be formed later. 701 is formed (first mask forming step).
【0311】続いて、例えば、リンイオン(第一導電型
不純物/第一導電型不純物)を約1×1015cm-2のド
ーズ量でイオン注入する(2回目の不純物導入工程/高
濃度第一導電型不純物導入工程)。Subsequently, for example, phosphorus ions (first conductivity type impurities / first conductivity type impurities) are ion-implanted at a dose amount of about 1 × 10 15 cm −2 (second impurity introduction step / high concentration first Conductive impurity introduction step).
【0312】その結果、低濃度第二導電型のシリコン膜
10a、20aの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約1×1020cm-3
の高濃度ソース・ドレイン領域112、122、21
2、222となる。又低濃度第二導電型のシリコン膜4
0aも、導電型が反転して不純物濃度が約1×1020c
m-3の高濃度第一導電型の下層側電極部40dとなる。
しかる後に、レジストマスク701を除去する。As a result, in the low-concentration second-conductivity-type silicon films 10a and 20a, the region in which phosphorus ions have been implanted has the conductivity type reversed and the impurity concentration is about 1 × 10 20 cm −3.
High concentration source / drain regions 112, 122, 21 of
2, 222. Also, a low concentration second conductivity type silicon film 4
In 0a, the conductivity type is reversed and the impurity concentration is about 1 × 10 20 c.
It becomes the lower layer side electrode portion 40d of the high concentration first conductivity type of m -3 .
After that, the resist mask 701 is removed.
【0313】次に、図17(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45を形成する
(ゲート電極形成工程)。この様にして保持容量40を
形成する。Next, as shown in FIG. 17C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 are formed (gate electrode forming step). In this way, the storage capacitor 40 is formed.
【0314】次に、p型の駆動回路用TFT30の形成
領域を覆うレジストマスク702を形成する(2回目の
マスク形成工程)。Next, a resist mask 702 covering the formation region of the p-type drive circuit TFT 30 is formed (second mask forming step).
【0315】続いて、リンイオンを約3×1013cm-2
のドーズ量でイオン注入する(3回目の不純物導入工程
/低濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions were added to about 3 × 10 13 cm -2.
Ion implantation with a dose amount of (third impurity introduction step / low-concentration first conductivity type impurity introduction step).
【0316】その結果、高濃度ソース・ドレイン領域1
12、122、212、222に挟まれた低濃度第二導
電型のシリコン膜10a、20aには、ゲート電極1
5、25に対して自己整合的に不純物濃度が約2.9×
1018cm-3の低濃度ソース・ドレイン領域111、1
21、211、221が形成される。尚不純物が導入さ
れなかった部分がチャネル領域23、33となる。この
様にして、第一導電型の画素用TFT10及び第一導電
型の駆動回路用TFT20を形成する。As a result, the high concentration source / drain region 1
The gate electrode 1 is formed on the low-concentration second-conductivity-type silicon films 10a and 20a sandwiched between 12, 122, 212, and 222.
The impurity concentration is about 2.9 × in a self-aligning manner with respect to 5 and 25.
10 18 cm -3 low concentration source / drain regions 111, 1
21, 211, 221 are formed. The portions into which the impurities have not been introduced become the channel regions 23 and 33. In this way, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed.
【0317】次に、図17(d)に示す様に、レジスト
マスク702を除去し、そのままレジストマスクを形成
する事なく、ボロンイオンを約1×1013cm-2のドー
ズ量でイオン注入する(4回目の不純物導入工程/低濃
度第二導電型不純物導入工程)。Next, as shown in FIG. 17D, the resist mask 702 is removed, and boron ions are ion-implanted at a dose of about 1 × 10 13 cm -2 without directly forming the resist mask. (Fourth impurity introducing step / low-concentration second conductivity type impurity introducing step).
【0318】その結果、低濃度第二導電型のシリコン膜
30aには、ゲート電極35に対して自己整合的に不純
物濃度が約1.1×1018cm-3の低濃度p型領域3
1,32が形成される。尚不純物が導入されなかった部
分がチャネル領域33となる。As a result, in the low-concentration second conductivity type silicon film 30a, the low-concentration p-type region 3 having an impurity concentration of about 1.1 × 10 18 cm −3 is self-aligned with the gate electrode 35.
1, 32 are formed. The portion where no impurities are introduced becomes the channel region 33.
【0319】ここで、第一導電型の画素用TFT10及
び第一導電型の駆動回路用TFT20の側にも、ボロン
イオンが1×1013cm-2のドーズ量でイオン注入され
るが、その低濃度ソース・ドレイン領域111、12
1、211、221の不純物濃度は、約2.9×1018
cm-3で有る。従って、低濃度ソース・ドレイン領域1
11、121、211、221は、実質的にドナー型不
純物濃度が約1.9×1018cm-3に低濃度化するだけ
で有り、導電型は反転しない。又高濃度ドース・ドレイ
ン領域112、122、212、222も、わずかに低
濃度化するだけで有り、導電型は反転せず、いぜんとし
て高濃度で有る。Here, boron ions are also ion-implanted into the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT 20 at a dose of 1 × 10 13 cm -2. Low concentration source / drain regions 111 and 12
The impurity concentration of 1, 211, 221 is about 2.9 × 10 18
It is cm -3 . Therefore, the low concentration source / drain region 1
Nos. 11, 121, 211 and 221 substantially lower the donor type impurity concentration to about 1.9 × 10 18 cm −3 , and do not invert the conductivity type. Further, the high-concentration dose / drain regions 112, 122, 212, 222 are also only slightly lowered in concentration, the conductivity type is not reversed, and the concentration is still high.
【0320】次に、図17(e)に示す様に、第一導電
型の画素用TFT10の形成領域、第一導電型の駆動回
路用TFT20の形成領域、及び保持容量40を覆うと
共に、ゲート電極35を広めに覆うレジストマスク70
3を形成する(3回目のマスク形成工程)。Next, as shown in FIG. 17E, while covering the formation region of the first-conductivity-type pixel TFT 10, the formation region of the first-conductivity-type drive circuit TFT 20, and the storage capacitor 40, the gate is formed. A resist mask 70 covering the electrode 35 widely.
3 is formed (third mask forming step).
【0321】続いて、ボロンイオンを約1×1015cm
-2のドーズ量でイオン注入する(5回目の不純物導入工
程/高濃度第二導電型不純物導入工程)。Then, boron ions are added to about 1 × 10 15 cm
Ion implantation is performed at a dose of -2 (fifth impurity introduction step / high-concentration second conductivity type impurity introduction step).
【0322】その結果、低濃度第二導電型のソース・ド
レイン領域31、32には、不純物濃度が1×1020c
m-3の高濃度ソース・ドレイン領域312、322が形
成される。又低濃度第二導電型のソース・ドレイン領域
31、32の内、レジストマスク703で覆われていた
部分は、そのまま不純物濃度が約2.1×1018cm-3
の低濃度ソース・ドレイン領域311、321となる。As a result, the impurity concentration of the low-concentration second conductivity type source / drain regions 31 and 32 is 1 × 10 20 c.
High concentration source / drain regions 312 and 322 of m −3 are formed. In the low concentration second conductivity type source / drain regions 31 and 32, the portion covered with the resist mask 703 has an impurity concentration of about 2.1 × 10 18 cm −3.
Of the low concentration source / drain regions 311 and 321.
【0323】この様にして、第二導電型の駆動回路用T
FT30を形成する。しかる後に、レジストマスク70
3を除去する。In this way, the second conductivity type drive circuit T
FT30 is formed. After that, the resist mask 70
3 is removed.
【0324】以降、図14に示す様に、層間絶縁膜4を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
16、17、26、27、36、37を形成すれば、レ
ジストマスク701〜703を形成する為の3回のマス
ク形成工程と、5回の不純物導入工程によって、アクテ
ィブマトリクス基板1等の半導体装置を製造出来る。Thereafter, as shown in FIG. 14, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter, contact holes are formed to form the source / drain electrodes 16, 17, 26, 27. , 36, 37, a semiconductor device such as the active matrix substrate 1 can be manufactured by three mask forming steps for forming the resist masks 701 to 703 and five impurity introducing steps.
【0325】この様に、本例のアクティブマトリクス基
板1の製造方法では、図17(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、高濃度ソース・ドレイン領域112、122、
212、222を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部40
dを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。As described above, according to the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 17B, the high electrode is formed before the gate electrodes 15, 25, 35 and the upper electrode 45 are formed. Concentration source / drain regions 112, 122,
A high-concentration first-conductivity-type impurity introduction step for forming 212, 222 is performed, and this step is used to assist the lower-layer side electrode section 40.
forming d. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps as compared with the conventional manufacturing method.
【0326】しかも、低濃度ソース・ドレイン領域31
1、321を形成する為の工程では、マスクを形成せず
に、ボロンイオンの注入を行う。それ故、3回のマスク
形成工程と5回の不純物導入工程によって、各TFT及
び保持容量40を製造する事が出来る。In addition, the low concentration source / drain region 31
In the step of forming Nos. 1 and 321, boron ions are implanted without forming a mask. Therefore, each of the TFTs and the storage capacitor 40 can be manufactured by performing the mask forming step 3 times and the impurity introducing step 5 times.
【0327】尚実施例7と同様、ゲート電極15、2
5、35、及び上層側電極45を形成する前に、高濃度
ソース・ドレイン領域112、122、212、222
を形成する為の高濃度第一導電型不純物導入工程を行
い、この工程を援用して、下層側電極部40dを形成す
るのであれば、表7に示すいずれの工程順序であっても
よい。Note that the gate electrodes 15 and 2 are the same as in the seventh embodiment.
5, 35, and the high-concentration source / drain regions 112, 122, 212, 222 before forming the upper electrode 45.
A high-concentration first-conductivity-type impurity introducing step for forming the above is performed, and any step sequence shown in Table 7 may be used as long as the lower-layer side electrode portion 40d is formed by using this step.
【0328】[実施例10]図18は、本例の液晶表示
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。[Embodiment 10] FIG. 18 is a cross-sectional view schematically showing the structure of an active matrix substrate having a built-in drive circuit in the liquid crystal display device of this embodiment.
【0329】図18に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板1では、第一
導電型の画素用TFT10、及び第一導電型の駆動回路
用TFT20は、LDD構造になって居る。これに対し
て、第二導電型の駆動回路用TFT30′は、オフセッ
トゲート構造を有して居る。In FIG. 18, in the active matrix substrate 1 with a built-in drive circuit of the liquid crystal display device of this example, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 have an LDD structure. It has become. On the other hand, the second conductivity type drive circuit TFT 30 ′ has an offset gate structure.
【0330】本例では、保持容量402の下層側電極部
40dは、第一導電型の駆動回路用TFT20、及び第
一導電型の画素用TFT10の高濃度ソース・ドレイン
領域112、122、212、222と同時形成された
不純物濃度が1×1020cm-3の高濃度の第一導電型領
域で有る。In this example, the lower layer side electrode portion 40d of the storage capacitor 402 is composed of the high-concentration source / drain regions 112, 122, 212 of the first-conductivity-type drive circuit TFT 20 and the first-conductivity-type pixel TFT 10. It is a high-concentration first conductivity type region having an impurity concentration of 1 × 10 20 cm −3 which is formed simultaneously with 222.
【0331】斯様な構造のアクティブマトリクス基板1
は、以下の方法により製造出来る。Active matrix substrate 1 having such a structure
Can be produced by the following method.
【0332】まず、図19(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 19 (a), island-shaped silicon films 10a, 20a, 30a, are formed on the surface of the insulating substrate 2.
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0333】しかる後に、1×1012cm-2のドーズ量
でボロンイオンを打ち込んでチャネルドープを行なう
(チャネルドープ工程/1回目の不純物導入工程)。Thereafter, channel doping is performed by implanting boron ions with a dose amount of 1 × 10 12 cm −2 (channel doping step / first impurity introducing step).
【0334】次に、図19(b)に示す様に、第二導電
型の駆動回路用TFT30′の形成領域を覆うと共に、
第一導電型の画素用TFT10及び第一導電型の駆動回
路用TFT20のゲート電極15、25の形成予定領域
を広めに覆うレジストマスク801を形成する(1回目
のマスク形成工程)。Next, as shown in FIG. 19B, while covering the formation region of the second conductivity type drive circuit TFT 30 ',
A resist mask 801 which broadly covers the regions where the gate electrodes 15 and 25 of the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT 20 are to be formed is formed (first mask forming step).
【0335】続いて、第一導電型不純物、例えばリンイ
オンを約1×1015cm-2のドーズ量でイオン注入する
(2回目の不純物導入工程/高濃度第一導電型不純物導
入工程)。Subsequently, first conductivity type impurities such as phosphorus ions are ion-implanted at a dose of about 1 × 10 15 cm -2 (second impurity introduction step / high-concentration first conductivity type impurity introduction step).
【0336】その結果、シリコン膜10a、20aの
内、リンイオンが打ち込まれた領域は導電型が反転して
不純物濃度が約1×1020cm-3の高濃度ソース・ドレ
イン領域112、122、211、221となる。又シ
リコン膜40aは導電型が反転して不純物濃度が約1×
1020cm-3の高濃度第一導電型の下層側電極部40d
となる。しかる後に、レジストマスク801を除去す
る。As a result, in the silicon films 10a and 20a, the regions in which phosphorus ions have been implanted have the conductivity type inverted and the high-concentration source / drain regions 112, 122 and 211 with an impurity concentration of about 1 × 10 20 cm -3. It becomes 221. The conductivity type of the silicon film 40a is reversed and the impurity concentration is about 1 ×.
High-concentration first conductivity type lower layer side electrode portion 40d of 10 20 cm -3
Becomes After that, the resist mask 801 is removed.
【0337】次に、図19(c)に示す様に、ゲート絶
縁膜14、24、34の表面にドープドシリコンやシリ
サイド膜などからなるゲート電極15、25、35を形
成する(ゲート電極形成工程)。同時に、誘電体膜44
の表面には、上層側電極部45を形成する。この上層側
電極部45は、前段の信号線の一部であってもよい。こ
の様にして、下層側電極部40cと上層側電極部45と
が誘電体膜44を介して対向する保持容量40を形成す
る。Next, as shown in FIG. 19C, gate electrodes 15, 25 and 35 made of doped silicon or a silicide film are formed on the surfaces of the gate insulating films 14, 24 and 34 (gate electrode formation). Process). At the same time, the dielectric film 44
The upper electrode portion 45 is formed on the surface of the. The upper layer side electrode portion 45 may be a part of the signal line in the previous stage. In this way, the storage capacitor 40 in which the lower layer side electrode portion 40c and the upper layer side electrode portion 45 face each other with the dielectric film 44 in between is formed.
【0338】次に、第二導電型の駆動回路用TFT30
を覆うレジストマスク802を形成する(2回目のマス
ク形成工程)。Next, the second-conductivity-type drive circuit TFT 30.
Forming a resist mask 802 covering the mask (second mask forming step).
【0339】この状態で、リンイオンを1×1013cm
-2のドーズ量でイオン注入する(低濃度第一導電型不純
物導入工程/3回目の不純物導入工程)。In this state, phosphorus ions are added at 1 × 10 13 cm
Ion implantation is performed at a dose of -2 (low-concentration first conductivity type impurity introduction step / third impurity introduction step).
【0340】その結果、高濃度ソース・ドレイン領域1
12、122、212、222に挟まれた低濃度第二導
電型のシリコン膜20a、30aには、ゲート電極1
5、25に対して自己整合的に不純物濃度が約0.9×
1018cm−3の低濃度ソース・ドレイン領域111、
121、211、221が形成される。尚不純物が導入
されなかった部分がチャネル領域23、33となる。こ
の様にして、第一導電型の画素用TFT10及び第一導
電型の駆動回路用TFT20を形成する。As a result, the high concentration source / drain region 1
The gate electrode 1 is formed on the low-concentration second conductivity type silicon films 20a and 30a sandwiched between 12, 122, 212 and 222.
The impurity concentration is about 0.9 × in a self-aligned manner with respect to 5 and 25.
A low concentration source / drain region 111 of 10 18 cm −3,
121, 211, and 221 are formed. The portions into which the impurities have not been introduced become the channel regions 23 and 33. In this way, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed.
【0341】次に、図19(d)に示す様に、第一導電
型の画素用TFT10、第一導電型の駆動回路用TFT
20、及び保持容量40の形成領域を覆うと共に、ゲー
ト電極35を広めに覆うレジストマスク803を形成す
る(3回目のマスク形成工程)。Next, as shown in FIG. 19D, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT
A resist mask 803 is formed to cover the formation region of the storage capacitor 40 and the storage capacitor 40 and to widely cover the gate electrode 35 (third mask formation step).
【0342】この状態で、ボロンイオンを1×1015c
m-2のドーズ量でイオン注入する(高濃度第二導電型不
純物導入工程/4回目の不純物導入工程)。In this state, boron ions are added at 1 × 10 15 c
Ion implantation is performed with a dose amount of m −2 (high-concentration second conductivity type impurity introduction step / 4th impurity introduction step).
【0343】その結果、低濃度第二導電型のシリコン膜
30aには、不純物濃度が1×1020cm−3の高濃
度ソース・ドレイン領域312、322が形成される。
一方、低濃度第二導電型のシリコン膜30aの内、レジ
ストマスク803で覆われていた部分は、そのまま不純
物濃度が約1×1017cm-3のオフセット領域31
1′、321′と成る。チャンネル領域33は、不純物
濃度が約1×1017cm-3の低濃度第二導電型領域のま
まで有る。As a result, high concentration source / drain regions 312 and 322 having an impurity concentration of 1 × 10 20 cm −3 are formed in the low concentration second conductivity type silicon film 30a.
On the other hand, in the low-concentration second conductivity type silicon film 30a, the portion covered with the resist mask 803 has the impurity concentration of about 1 × 10 17 cm −3 as the offset region 31.
1 ', 321'. The channel region 33 remains as a low-concentration second conductivity type region having an impurity concentration of about 1 × 10 17 cm −3 .
【0344】この様にして、第二導電型の駆動回路用T
FT30′を形成する。しかる後に、レジストマスク8
03を除去する。In this way, the second conductivity type drive circuit T
Form FT 30 '. After that, the resist mask 8
03 is removed.
【0345】従って、レジストマスク801〜803を
形成する為の3回のマスク形成工程と、4回の不純物導
入工程によって、アクティブマトリクス基板1を製造出
来る。Therefore, the active matrix substrate 1 can be manufactured by three mask forming steps for forming the resist masks 801 to 803 and four impurity introducing steps.
【0346】この様に、本例のアクティブマトリクス基
板1の製造方法では、図19(b)に示す様に、ゲート
電極15、25、35、及び上層側電極45を形成する
前に、高濃度ソース・ドレイン領域112、122、2
12、222を形成する為の高濃度第一導電型不純物導
入工程を行い、この工程を援用して、下層側電極部40
dを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。As described above, according to the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 19B, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, a high concentration Source / drain regions 112, 122, 2
The high-concentration first-conductivity-type impurity introducing step for forming the first and second conductive layers 122 and 222 is performed, and this step is used to assist the lower electrode section 40.
forming d. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps as compared with the conventional manufacturing method.
【0347】更に本例では、図19(c)に示す様に、
第二導電型の駆動回路用TFT30′に於いて、ゲート
電極35の端部に対峙する部分を低濃度領域とするにあ
たって、LDD構造ではなく、オフセットゲート構造と
して居る。この為、実施例3に比較して、マスク形成工
程及び不純物導入工程のいずれについても1回ずつ少な
い。即ち従来の製造方法に比較して、マスク形成工程及
び不純物導入工程のいずれについても2回ずつ少ない。
それ故、最も少ない製造工程数によって、画素領域及び
駆動回路部のTFTの電気的特性を向上する事が出来
る。Further, in this example, as shown in FIG.
In the second-conductivity-type drive circuit TFT 30 ', an offset gate structure is used instead of the LDD structure in order to make the portion facing the end of the gate electrode 35 a low concentration region. Therefore, as compared with the third embodiment, the number of mask formation steps and the number of impurity introduction steps are reduced by one each. That is, compared with the conventional manufacturing method, the number of times of the mask forming step and the impurity introducing step is twice each.
Therefore, the electrical characteristics of the TFTs in the pixel region and the drive circuit section can be improved with the least number of manufacturing steps.
【0348】尚表8に於いて、チャネルドープ工程を
「C/D」、低濃度第一導電型不純物導入工程を「N−
」、高濃度第一導電型不純物導入工程を「N+ 」、高
濃度第二導電型不純物導入工程を「P+ 」、ゲート電極
形成工程を「G」で略しながら工程順序を示す様に、ゲ
ート電極15、25、35、及び上層側電極45を形成
する前に、高濃度ソース・ドレイン領域112、12
2、212、222を形成する為の低濃度第一導電型不
純物導入工程を行い、この工程を援用して、下層側電極
部40dを形成するのであれば、いずれの工程順序であ
ってもよい。In Table 8, the channel doping step is "C / D" and the low-concentration first conductivity type impurity introducing step is "N-."
, The high-concentration first conductivity type impurity introducing step is abbreviated as “N + ”, the high-concentration second conductivity type impurity introducing step is abbreviated as “P + ”, and the gate electrode forming step is abbreviated as “G”. Before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, the high concentration source / drain regions 112, 12 are formed.
Any step order may be adopted as long as a low-concentration first conductivity type impurity introducing step for forming 2, 212, 222 is performed and the lower layer side electrode portion 40d is formed by using this step. .
【0349】[0349]
【表8】 [Table 8]
【0350】[実施例11]図20に示す様に、本例の
アクティブマトリクス基板1では、第二導電型の駆動回
路用TFT30、第一導電型の駆動回路用TFT20、
及び第一導電型の画素用TFT10は、いずれもLDD
構造になって居る。[Embodiment 11] As shown in FIG. 20, in the active matrix substrate 1 of this embodiment, the second conductivity type drive circuit TFT 30, the first conductivity type drive circuit TFT 20,
And the first conductivity type pixel TFT 10 are both LDD
It is structured.
【0351】又本例のアクティブマトリクス基板1で
は、保持容量40の下層側電極部40e(第一の電極
部)は、第二導電型の駆動回路用TFT30の低濃度ソ
ース・ドレイン領域311、312と同時形成された不
純物濃度が1×1019cm-3の低濃度第二導電型領域で
有る。Further, in the active matrix substrate 1 of this example, the lower layer side electrode portion 40e (first electrode portion) of the storage capacitor 40 is the low concentration source / drain regions 311 and 312 of the second conductivity type drive circuit TFT 30. And a low-concentration second conductivity type region having an impurity concentration of 1 × 10 19 cm −3 formed at the same time.
【0352】斯様な構造のアクティブマトリクス基板1
は、例えば、以下の方法により製造出来る。Active matrix substrate 1 having such a structure
Can be produced, for example, by the following method.
【0353】まず、図21(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 21A, on the surface of the insulating substrate 2, island-shaped silicon films 10a, 20a, 30a,
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0354】次に、約1×1012cm-2のドーズ量でボ
ロンイオン(第二導電型不純物/第二導電型不純物)を
打ち込んで、チャネルドープを行なう(チャネルドープ
工程/1回目の不純物導入工程)。Next, channel ions are implanted by implanting boron ions (second conductivity type impurities / second conductivity type impurities) with a dose amount of about 1 × 10 12 cm −2 (channel doping step / first impurity). Introduction process).
【0355】次に、図21(b)に示す様に、第一導電
型の画素用TFT10及び第一導電型の駆動回路用TF
T20の形成領域を覆うと共に、後に形成するゲート電
極35の形成領域をわずか広めに覆うレジストマスク9
01を形成する(1回目のマスク形成工程)。Next, as shown in FIG. 21B, the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TF.
A resist mask 9 which covers the formation region of T20 and covers a formation region of a gate electrode 35 which will be formed later slightly.
01 is formed (first mask forming step).
【0356】続いて、例えば、ボロンリンイオン(第二
導電型不純物/第二導電型不純物)を約1×1014cm
-2のドーズ量でイオン注入する(2回目の不純物導入工
程/低濃度第二導電型不純物導入工程)。Subsequently, for example, boron phosphorus ions (second conductivity type impurities / second conductivity type impurities) are added to about 1 × 10 14 cm 2.
Ion implantation is performed at a dose of -2 (second impurity introduction step / low concentration second conductivity type impurity introduction step).
【0357】その結果、低濃度第二導電型のシリコン膜
30aには、不純物濃度が約1×1019cm-3の低濃度
第二導電型のソース・ドレイン領域31、32が形成さ
れる。又低濃度第二導電型のシリコン膜40aは、不純
物濃度が約1×1019cm-3の低濃度第二導電型の下層
側電極部40eとなる。しかる後に、レジストマスク9
01を除去する。As a result, low concentration second conductivity type source / drain regions 31 and 32 having an impurity concentration of about 1 × 10 19 cm −3 are formed in the low concentration second conductivity type silicon film 30a. The low-concentration second-conductivity-type silicon film 40a becomes the low-concentration second-conductivity-type lower-layer-side electrode portion 40e having an impurity concentration of about 1 × 10 19 cm −3 . After that, the resist mask 9
01 is removed.
【0358】次に、図21(c)に示す様に、ゲート絶
縁膜14、24、34の表面に、ドープドシリコンやシ
リサイド膜などからなるゲート電極15、25、35を
形成する。同時に、誘電体膜44の表面には、上層側電
極部45(第二の電極部)を形成する(ゲート電極形成
工程)。この上層側電極部45は、前段の信号線の一部
であってもよい。この様にして、下層側電極部40eと
上層側電極部45とが誘電体膜44を介して対向する保
持容量40を形成する。Next, as shown in FIG. 21C, gate electrodes 15, 25 and 35 made of doped silicon, a silicide film or the like are formed on the surfaces of the gate insulating films 14, 24 and 34. At the same time, the upper layer side electrode portion 45 (second electrode portion) is formed on the surface of the dielectric film 44 (gate electrode forming step). The upper layer side electrode portion 45 may be a part of the signal line in the previous stage. In this way, the storage capacitor 40 in which the lower layer side electrode portion 40e and the upper layer side electrode portion 45 are opposed to each other with the dielectric film 44 interposed therebetween is formed.
【0359】次に、第二導電型の駆動回路用TFT3
0、及び保持容量40の形成領域を覆うレジストマスク
902を形成する(2回目のマスク形成工程)。Next, the second conductivity type drive circuit TFT 3
A resist mask 902 that covers 0 and the region where the storage capacitor 40 is formed is formed (second mask forming step).
【0360】続いて、リンイオンを約1×1013cm-2
のドーズ量でイオン注入する(3回目の不純物導入工程
/低濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions were added to about 1 × 10 13 cm -2.
Ion implantation with a dose amount of (third impurity introduction step / low-concentration first conductivity type impurity introduction step).
【0361】その結果、低濃度第二導電型のシリコン膜
10a、20aには、ゲート電極15、25に対して自
己整合的に不純物濃度が約0.9×1018cm-3の低濃
度第一導電型のソース・ドレイン領域11、12、2
1、22が形成される。尚不純物が導入されなかった部
分がチャネル領域13、23となる。しかる後に、レジ
ストマスク902を除去する。As a result, the low-concentration second-conductivity-type silicon films 10a and 20a have a low-concentration impurity concentration of about 0.9 × 10 18 cm −3 in a self-aligned manner with the gate electrodes 15 and 25. One conductivity type source / drain regions 11, 12, 2
1, 22 are formed. The portions where no impurities are introduced become the channel regions 13 and 23. After that, the resist mask 902 is removed.
【0362】次に、図21(d)に示す様に、第一導電
型の画素用TFT10、第一導電型の駆動回路用TFT
20、及び保持容量40の形成領域を覆うと共に、ゲー
ト電極35を広めに覆うレジストマスク903を形成す
る(3回目のマスク形成工程)。Next, as shown in FIG. 21D, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT
A resist mask 903 which covers the gate electrode 35 and the formation region of the storage capacitor 40 and the storage capacitor 20 is formed (third mask forming step).
【0363】続いて、ボロンイオンを約1×1015cm
-2のドーズ量でイオン注入する(4回目の不純物導入工
程/高濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 15 cm
Ion implantation is performed at a dose of -2 (fourth impurity introduction step / high-concentration second conductivity type impurity introduction step).
【0364】その結果、低濃度第二導電型のソース・ド
レイン領域31、32には、不純物濃度が1×1020c
m-3の高濃度ソース・ドレイン領域312、322が形
成される。又低濃度第二導電型のソース・ドレイン領域
31、32の内、レジストマスク103で覆われていた
部分は、そのまま不純物濃度が約1.1×1018cm-3
の低濃度ソース・ドレイン領域311、321となる。As a result, the low concentration second conductivity type source / drain regions 31 and 32 have an impurity concentration of 1 × 10 20 c.
High concentration source / drain regions 312 and 322 of m −3 are formed. In the low concentration second conductivity type source / drain regions 31 and 32, the portion covered with the resist mask 103 has an impurity concentration of about 1.1 × 10 18 cm −3.
Of the low concentration source / drain regions 311 and 321.
【0365】この様にして、第二導電型の駆動回路用T
FT30を形成する。しかる後に、レジストマスク90
3を除去する。In this way, the second conductivity type drive circuit T
FT30 is formed. After that, the resist mask 90
3 is removed.
【0366】次に、図21(e)に示す様に、第二導電
型の駆動回路用TFT30を覆うとともに、ゲート電極
15、25を広めに覆うレジストマスク904を形成す
る(4回目のマスク形成工程)。Next, as shown in FIG. 21E, a resist mask 904 is formed to cover the second conductivity type drive circuit TFT 30 and widely cover the gate electrodes 15 and 25 (fourth mask formation). Process).
【0367】続いて、リンイオンを1×1015cm-2の
ドーズ量でイオン注入する(5回目の不純物導入工程/
高濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions are ion-implanted at a dose of 1 × 10 15 cm -2 (fifth impurity introducing step /
High concentration first conductivity type impurity introduction step).
【0368】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22には、不純物濃度が
1×1020cm-3の高濃度ソース・ドレイン領域11
2、122、212、222が形成される。又低濃度第
一導電型のソース・ドレイン領域11、12、21、2
2の内、レジストマスク904で覆われていた部分は、
そのまま不純物濃度が約0.9×1018cm-3の低濃度
ソース・ドレイン領域111、121、211、221
となる。As a result, the low-concentration first conductivity type source / drain regions 11, 12, 21, 22 have a high-concentration source / drain region 11 with an impurity concentration of 1 × 10 20 cm −3.
2, 122, 212, 222 are formed. In addition, low-concentration first conductivity type source / drain regions 11, 12, 21, 2
Of the two, the part covered with the resist mask 904 is
As it is, the low-concentration source / drain regions 111, 121, 211, 221 whose impurity concentration is about 0.9 × 10 18 cm −3
Becomes
【0369】この様にして、第一導電型の画素用TFT
10及び第一導電型の駆動回路用TFT20を形成す
る。しかる後に、レジストマスク904を除去する。In this way, the first-conductivity-type pixel TFT
10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 904 is removed.
【0370】以降、図20に示す様に、層間絶縁膜4を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
16、17、26、27、36、37を形成すれば、レ
ジストマスク901〜904を形成する為の4回のマス
ク形成工程と、5回の不純物導入工程によって、アクテ
ィブマトリクス基板1等の半導体装置を製造出来る。After that, as shown in FIG. 20, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter, contact holes are formed to form the source / drain electrodes 16, 17, 26, 27. , 36, 37, the semiconductor device such as the active matrix substrate 1 can be manufactured by four mask forming steps for forming the resist masks 901 to 904 and five impurity introducing steps.
【0371】この様に、本例のアクティブマトリクス基
板1の製造方法では、図21(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、低濃度ソース・ドレイン領域311、321を
形成する為の低濃度第二導電型不純物導入工程を行い、
この工程を援用して、下層側電極部40eを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を1回ずつ減らす事が可
能で有る。それ故、少ない製造工程数によって、TFT
と容量素子(保持容量40)を形成しながら、画素領域
および駆動回路部の各TFTの電気的特性を向上する事
が出来る。As described above, according to the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 21B, before forming the gate electrodes 15, 25, 35 and the upper electrode 45, A low-concentration second-conductivity-type impurity introduction step for forming the high-concentration source / drain regions 311 and 321;
The lower layer side electrode portion 40e is formed by using this step. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps one by one as compared with the conventional manufacturing method. Therefore, with a small number of manufacturing steps,
It is possible to improve the electrical characteristics of each TFT in the pixel region and the drive circuit portion while forming the capacitor element (holding capacitor 40) with the above.
【0372】尚本例の製造方法は、表2乃至表4に示し
た実施例3に係る製造方法に於いて、「N- 」で示す低
濃度第一導電型不純物導入工程と、「P- 」で示す低濃
度第二導電型不純物導入工程とを入れ換えた方法に相当
するので、ゲート電極15、25、35、及び上層側電
極45を形成する前に、低濃度ソース・ドレイン領域3
11、321を形成する為の低濃度第二導電型不純物導
入工程を行い、この工程を援用して、下層側電極部40
eを形成するのであれば、60通りの工程順序の内、い
ずれの工程順序であってもよい。[0372] Note that the manufacturing method of this embodiment, in the manufacturing method according to Example 3 shown in Table 2 to Table 4, "N -" a low concentration first conductivity type impurity introducing step indicated by "P - It corresponds to a method in which the low-concentration second conductivity type impurity introduction step shown in FIG. 10 is replaced, and therefore, the low-concentration source / drain regions 3 are formed before the gate electrodes 15, 25, 35 and the upper electrode 45 are formed.
The low-concentration second-conductivity-type impurity introduction step for forming 11, 321 is performed, and the lower-layer side electrode section 40 is incorporated by using this step.
As long as e is formed, any of 60 process steps may be performed.
【0373】[実施例12〕本例のアクティブマトリク
ス基板1の特徴点は、実施例11に係る製造方法と同じ
工程数で製造しながら、第二導電型の駆動回路用TFT
30の低濃度ソース・ドレイン領域311、321を保
持容量40の下層側電極部40eよりも低濃度化した点
に有る。[Embodiment 12] A feature of the active matrix substrate 1 of the present embodiment is that it is manufactured by the same number of steps as the manufacturing method according to Embodiment 11, while the second conductivity type TFT for drive circuit is manufactured.
The low concentration source / drain regions 311 and 321 of 30 have a lower concentration than the lower layer side electrode portion 40e of the storage capacitor 40.
【0374】即ち図20に於いて、保持容量40の下層
側電極部40eは、実施例11と同様、第二導電型の駆
動回路用TFT30の低濃度ソース・ドレイン領域31
1、321と同時に形成されたもので有るが、下層側電
極部40eの不純物濃度が約1×1019cm-3の低濃度
第二導電型領域で有るのに対し、第二導電型の駆動回路
用TFT30の低濃度ソース・ドレイン領域311、3
21は不純物濃度が約9×1018cm-3で有る。That is, in FIG. 20, the lower layer side electrode portion 40e of the storage capacitor 40 is similar to the eleventh embodiment in that the low-concentration source / drain region 31 of the second conductivity type drive circuit TFT 30 is used.
Although formed at the same time as that of No. 1 and 321, the impurity concentration of the lower layer side electrode portion 40e is a low concentration second conductivity type region of about 1 × 10 19 cm −3 , while driving of the second conductivity type is performed. Low concentration source / drain regions 311 and 3 of the circuit TFT 30
21 has an impurity concentration of about 9 × 10 18 cm −3 .
【0375】尚本例のアクティブマトリクス基板1で
は、第二導電型の駆動回路用TFT30、第一導電型の
駆動回路用TFT20、第一導電型の画素用TFT10
のいずれもが、ゲート電極15、25、35の端部に対
してゲート絶縁膜14、24、34を介して対峙する部
分に低濃度ソース・ドレイン領域111、121、21
1、221、311、321を備えるLDD構造になっ
て居る。In the active matrix substrate 1 of this example, the second conductivity type drive circuit TFT 30, the first conductivity type drive circuit TFT 20, and the first conductivity type pixel TFT 10 are used.
Any one of the low concentration source / drain regions 111, 121, 21 is formed in a portion facing the ends of the gate electrodes 15, 25, 35 via the gate insulating films 14, 24, 34.
It has an LDD structure including 1, 221, 311, and 321.
【0376】斯様な構造のアクティブマトリクス基板1
は、例えば以下の方法により製造出来る。尚以下の説明
に於いて、不純物濃度はいずれも活性化アニール後の不
純物濃度で表して有る。Active matrix substrate 1 having such a structure
Can be produced, for example, by the following method. In the following description, all impurity concentrations are expressed as impurity concentrations after activation annealing.
【0377】まず、図22(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 22A, on the surface of the insulating substrate 2, island-shaped silicon films 10a, 20a, 30a,
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0378】次に、約1×1012cm-2のドーズ量でボ
ロンイオン(第二導電型不純物/第二導電型不純物)を
打ち込んでチャネルドープを行なう(チャネルドープ工
程/1回目の不純物導入工程)。Then, boron ions (second conductivity type impurities / second conductivity type impurities) are implanted at a dose of about 1 × 10 12 cm −2 to perform channel doping (channel doping step / first impurity introduction). Process).
【0379】次に、図22(b)に示す様に、第一導電
型の画素用TFT10及び第一導電型の駆動回路用TF
T20の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用TFT30のゲート電極35の形成予定
領域をわずか広めに覆うレジストマスク1101を形成
する(1回目のマスク形成工程)。Next, as shown in FIG. 22B, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TF.
A resist mask 1101 is formed to cover the formation region of T20 and to slightly widen the formation planned region of the gate electrode 35 of the second-conductivity-type drive circuit TFT 30 to be formed later (first mask formation step).
【0380】続いて、例えば、ボロンイオン(第二導電
型不純物/第二導電型不純物)を約1×1014cm-2の
ドーズ量でイオン注入する(2回目の不純物導入工程/
低濃度第2導電型不純物導入工程)。Then, for example, boron ions (second conductivity type impurities / second conductivity type impurities) are ion-implanted at a dose of about 1 × 10 14 cm -2 (second impurity introduction step /
Low concentration second conductivity type impurity introduction step).
【0381】その結果、低濃度第二導電型のシリコン膜
30aには、不純物濃度が約1×1019cm-3の低濃度
第二導電型のソース・ドレイン領域31、32が形成さ
れる。又低濃度第二導電型のシリコン膜40aは、不純
物濃度が約1×1019cm-3の低濃度第二導電型の下層
側電極部40eとなる。しかる後にレジストマスク11
01を除去する。As a result, low concentration second conductivity type source / drain regions 31 and 32 having an impurity concentration of about 1 × 10 19 cm −3 are formed in the low concentration second conductivity type silicon film 30a. The low-concentration second-conductivity-type silicon film 40a becomes the low-concentration second-conductivity-type lower-layer-side electrode portion 40e having an impurity concentration of about 1 × 10 19 cm −3 . After that, the resist mask 11
01 is removed.
【0382】次に、図22(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45を形成する
(ゲート電極形成工程)。この様にして保持容量40を
形成する。Next, as shown in FIG. 22C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 are formed (gate electrode forming step). In this way, the storage capacitor 40 is formed.
【0383】次に、保持容量40の形成領域を覆うレジ
ストマスク1102を形成する(2回目のマスク形成工
程)。Next, a resist mask 1102 which covers the formation region of the storage capacitor 40 is formed (second mask forming step).
【0384】続いて、リンイオンを約1×1013cm-2
のドーズ量でイオン注入する(3回目の不純物導入工程
/低濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions were added to about 1 × 10 13 cm -2.
Ion implantation with a dose amount of (third impurity introduction step / low-concentration first conductivity type impurity introduction step).
【0385】その結果、低濃度第二導電型のシリコン膜
10a、20aには、ゲート電極15、25に対して自
己整合的に不純物濃度が約0.9×1018cm-3の低濃
度第一導電型のソース・ドレイン領域11、12、2
1、22が形成される。尚不純物が導入されなかった部
分がチャネル領域13、23となる。As a result, the low-concentration second-conductivity-type silicon films 10a and 20a have a low-concentration impurity concentration of about 0.9 × 10 18 cm −3 in a self-aligned manner with the gate electrodes 15 and 25. One conductivity type source / drain regions 11, 12, 2
1, 22 are formed. The portions where no impurities are introduced become the channel regions 13 and 23.
【0386】ここで、低濃度第二導電型のシリコン膜3
1、32にも、リンイオンが約1×1013cm-2のドー
ズ量でイオン注入されるが、低濃度第二導電型のシリコ
ン膜31、32の不純物濃度は、約1×1019cm-3で
有る。従って、低濃度第二導電型のシリコン膜31、3
2は、実質的にアクセプター型不純物濃度が約9×10
18cm-3にまで低濃度化するが、導電型は反転しない。Here, the low concentration second conductivity type silicon film 3 is formed.
To 1,32, phosphorus ions but it is ion-implanted at a dose of about 1 × 10 13 cm -2, a low concentration impurity concentration of the second conductivity type silicon films 31 and 32 is about 1 × 10 19 cm - Is 3 . Therefore, the low concentration second conductivity type silicon films 31 and 3 are formed.
2 has a substantially acceptor-type impurity concentration of about 9 × 10
The concentration is reduced to 18 cm -3 , but the conductivity type is not reversed.
【0387】しかる後に、レジストマスク1102を除
去する。After that, the resist mask 1102 is removed.
【0388】次に、図22(d)に示す様に、第一導電
型の画素用TFT10、第一導電型の駆動回路用TFT
20、及び保持容量40の形成領域を覆うと共に、ゲー
ト電極35を広めに覆うレジストマスク1103を形成
する(3回目のマスク形成工程)。Next, as shown in FIG. 22D, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT
A resist mask 1103 is formed to cover the gate electrode 35 and the formation region of the storage capacitors 40 and 20 (third mask formation step).
【0389】続いて、ボロンイオンを約1×1015cm
-2のドーズ量でイオン注入する(4回目の不純物導入工
程/高濃度第二導電型不純物導入工程)。Then, boron ions are added to about 1 × 10 15 cm
Ion implantation is performed at a dose of -2 (fourth impurity introduction step / high-concentration second conductivity type impurity introduction step).
【0390】その結果、低濃度第二導電型のソース・ド
レイン領域31、32には、不純物濃度が1×1020c
m-3の高濃度ソース・ドレイン領域312、322が形
成される。又低濃度第二導電型のソース・ドレイン領域
31、32の内、レジストマスク1103で覆われてい
た部分は、そのまま不純物濃度が約9×1018cm-3の
低濃度ソース・ドレイン領域311、321となる。As a result, the impurity concentration of the low concentration second conductivity type source / drain regions 31 and 32 is 1 × 10 20 c.
High concentration source / drain regions 312 and 322 of m −3 are formed. Of the low-concentration second conductivity type source / drain regions 31 and 32, the portion covered with the resist mask 1103 has a low-concentration source / drain region 311 having an impurity concentration of about 9 × 10 18 cm −3 . It becomes 321.
【0391】この様にして、第二導電型の駆動回路用T
FT30を形成する。しかる後に、レジストマスク11
03を除去する。In this way, the second conductivity type drive circuit T
FT30 is formed. After that, the resist mask 11
03 is removed.
【0392】次に、図22(e)に示す様に、第二導電
型の駆動回路用TFT30及び保持容量40の形成領域
を覆うと共に、ゲート電極15、25を広めに覆うレジ
ストマスク1104を形成する(4回目のマスク形成工
程)。Next, as shown in FIG. 22E, a resist mask 1104 is formed to cover the formation regions of the second-conductivity-type drive circuit TFT 30 and the storage capacitor 40 and to widely cover the gate electrodes 15 and 25. (4th mask forming step).
【0393】続いて、リンイオンを1×1015cm-2の
ドーズ量でイオン注入する(5回目の不純物導入工程/
高濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions are ion-implanted at a dose of 1 × 10 15 cm -2 (fifth impurity introduction step /
High concentration first conductivity type impurity introduction step).
【0394】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22には、不純物濃度が
1×1020cm-3の高濃度ソース・ドレイン領域11
2、122、222、222が形成される。又低濃度第
一導電型のソース・ドレイン領域11、12、21、2
2の内、レジストマスク1104で覆われていた部分
は、そのまま不純物濃度が約0.9×1018cm-3の低
濃度ソース・ドレイン領域111、121、211、2
21となる。As a result, the low-concentration first conductivity type source / drain regions 11, 12, 21, 22 have a high-concentration source / drain region 11 with an impurity concentration of 1 × 10 20 cm −3.
2, 122, 222, 222 are formed. In addition, low-concentration first conductivity type source / drain regions 11, 12, 21, 2
Of the two, the portion covered with the resist mask 1104 is the low concentration source / drain regions 111, 121, 211, 2 with the impurity concentration of about 0.9 × 10 18 cm −3.
It becomes 21.
【0395】この様にして、第一導電型の画素用TFT
10及び第一導電型の駆動回路用TFT20を形成す
る。しかる後に、レジストマスク1104を除去する。In this way, the first conductivity type pixel TFT
10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 1104 is removed.
【0396】以降、図20に示す様に、層間絶縁膜4を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
16、17、26、27、36、37を形成すれば、レ
ジストマスク1101〜1104を形成する為の4回の
マスク形成工程と、5回の不純物導入工程によって、ア
クティブマトリクス基板1等の半導体装置を製造出来
る。After that, as shown in FIG. 20, after the interlayer insulating film 4 is formed, annealing for activation is performed, and thereafter, contact holes are formed to form the source / drain electrodes 16, 17, 26, 27. , 36, 37, a semiconductor device such as the active matrix substrate 1 can be manufactured by four mask forming steps for forming the resist masks 1101 to 1104 and five impurity introducing steps.
【0397】この様に、本例のアクティブマトリクス基
板1の製造方法では、図22(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、低濃度ソース・ドレイン領域311、321を
形成する為の低濃度第一導電型不純物導入工程を行い、
この工程を援用して、下層側電極部40eを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を1回ずつ減らす事が可
能で有るなど、実施例12と同様な効果を奏する。As described above, according to the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 22B, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, A low-concentration first conductivity type impurity introduction step for forming the high-concentration source / drain regions 311 and 321;
The lower layer side electrode portion 40e is formed by using this step. Therefore, compared with the conventional manufacturing method, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps one by one, and the same effect as that of the twelfth embodiment is obtained.
【0398】又図22(c)に示した様に、低濃度ソー
ス・ドレイン領域111、121、211、221を形
成する為の低濃度第一導電型不純物導入工程において、
このとき打ち込むリンイオンを第二導電型の駆動回路用
TFT30の形成領域にも打ち込んで居る。即ち低濃度
第一導電型不純物導入工程を援用して、低濃度ソース・
ドレイン領域311、321を形成する為の低濃度第二
導電型のソース・ドレイン領域31、32の不純物濃度
を変えて居る。この為、実施例11に比較して工程数を
増やす事なく、保持容量40の下層側電極部40eより
も低濃度化した低濃度ソース・ドレイン領域311、3
21を形成出来る。Further, as shown in FIG. 22C, in the low concentration first conductivity type impurity introducing step for forming the low concentration source / drain regions 111, 121, 211, 221,
The phosphorus ions that are implanted at this time are also implanted in the formation region of the second conductivity type drive circuit TFT 30. That is, the low-concentration source /
The impurity concentration of the low concentration second conductivity type source / drain regions 31 and 32 for forming the drain regions 311 and 321 is changed. Therefore, without increasing the number of steps as compared with the eleventh embodiment, the low-concentration source / drain regions 311 and 31, whose concentration is lower than that of the lower electrode portion 40e of the storage capacitor 40, are obtained.
21 can be formed.
【0399】尚本例の製造方法は、実施例4に係る製造
方法に於いて、低濃度第一導電型不純物導入工程と、低
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極15、25、35、及び上層側
電極45を形成する前に、低濃度ソース・ドレイン領域
311、321を形成する為の低濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部4
0eを形成するのであれば、表2乃至表4に示す60通
りの工程順序の内、「N- 」で示す低濃度第一導電型不
純物導入工程と、「P- 」で示す低濃度第二導電型不純
物導入工程とを入れ換えたいずれの工程順序であっても
よい。The manufacturing method of this example corresponds to the manufacturing method according to the fourth embodiment in which the low-concentration first conductivity type impurity introducing step and the low-concentration second conductivity type impurity introducing step are replaced. Therefore, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, a low-concentration second conductivity type impurity introduction step for forming the low-concentration source / drain regions 311 and 321 is performed. Incorporating the lower electrode part 4
0e is to be formed, the low-concentration first conductivity type impurity introduction step indicated by “N − ” and the low-concentration second step indicated by “P − ” in the 60-step sequence shown in Tables 2 to 4 The order of the steps may be interchanged with the step of introducing the conductive impurity.
【0400】[実施例13]図23は、本例の液晶表示
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。尚本例のアクテ
ィブマトリクス基板では、各TFTの基本的な構造が図
7に示したアクティブマトリクス基板と略同じで有る。[Embodiment 13] FIG. 23 is a sectional view schematically showing the structure of an active matrix substrate having a built-in drive circuit in the liquid crystal display device of this embodiment. In the active matrix substrate of this example, the basic structure of each TFT is substantially the same as that of the active matrix substrate shown in FIG.
【0401】図23に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板1では、第一
導電型の画素用TFT10、第一導電型の駆動回路用T
FT20、及び第二導電型の駆動回路用TFT30は、
いずれもLDD構造を有し、いずれのTFTに於いて
も、チャネル領域13、23、33は、低濃度のボロン
イオンによってチャネルドープしてある為、不純物濃度
が約1×1017cm-3の低濃度第二導電型領域で有る。In FIG. 23, in the active matrix substrate 1 with a built-in drive circuit of the liquid crystal display device of this example, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit T are provided.
The FT 20 and the second conductivity type drive circuit TFT 30 are
Each has an LDD structure, and in any TFT, the channel regions 13, 23, and 33 are channel-doped with low-concentration boron ions, so that the impurity concentration is about 1 × 10 17 cm −3 . It is a low-concentration second conductivity type region.
【0402】本例では、保持容量402の下層側電極部
40f(第一の電極部)は、第二導電型の駆動回路用T
FT30の高濃度ソース・ドレイン領域311、312
と同時形成された不純物濃度が1×1020cm-3の高濃
度第二導電型領域で有る。In this example, the lower layer side electrode portion 40f (first electrode portion) of the storage capacitor 402 is the second conductivity type drive circuit T.
High concentration source / drain regions 311, 312 of FT30
And a high-concentration second conductivity type region having an impurity concentration of 1 × 10 20 cm −3 formed at the same time.
【0403】斯様な構造のアクティブマトリクス基板1
は、例えば、以下の方法により製造出来る。Active matrix substrate 1 having such a structure
Can be produced, for example, by the following method.
【0404】まず、図24(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、誘電体膜44を同時に形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 24 (a), island-shaped silicon films 10a, 20a, 30a, are formed on the surface of the insulating substrate 2.
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are simultaneously formed (gate insulating film forming step).
【0405】次に、約1×1012cm-2のドーズ量でボ
ロンイオン(第二導電型不純物/第二導電型不純物)を
打ち込んで、チャネルドープを行なう(チャネルドープ
工程/1回目の不純物導入工程)。Then, boron ions (second conductivity type impurities / second conductivity type impurities) are implanted at a dose of about 1 × 10 12 cm −2 to perform channel doping (channel doping step / first impurity). Introduction process).
【0406】次に、図24(b)に示す様に、第一導電
型の画素用TFT10及び第一導電型の駆動回路用TF
T20の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用TFT30のゲート電極35の形成予定
領域をわずか広めに覆うレジストマスク1201を形成
する(1回目のマスク形成工程)。Next, as shown in FIG. 24B, the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TF.
A resist mask 1201 is formed to cover the formation region of T20 and to cover a formation region of the gate electrode 35 of the second-conductivity-type drive circuit TFT 30 that will be formed later slightly wider (first mask formation step).
【0407】続いて、例えば、ボロンイオン(第二導電
型不純物/第二導電型不純物)を約1×1015cm-2の
ドーズ量でイオン注入する(2回目の不純物導入工程/
高濃度第2導電型不純物導入工程)。Subsequently, for example, boron ions (second conductivity type impurities / second conductivity type impurities) are ion-implanted at a dose of about 1 × 10 15 cm −2 (second impurity introduction step /
High-concentration second conductivity type impurity introduction step).
【0408】その結果、低濃度第二導電型のシリコン膜
30aの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約1×1020cm-3の高濃度ソース・
ドレイン領域312、322となる。又低濃度第二導電
型のシリコン膜40aも、不純物濃度が約1×1020c
m-3の高濃度第二導電型の下層側電極部40fとなる。
しかる後に、レジストマスク1201を除去する。[0408] As a result, among the low concentration second conductivity type silicon film 30a, a region where a high concentration of boron ions is implanted is, high concentration source of impurity concentration of about 1 × 10 20 cm -3
The drain regions 312 and 322 are formed. The low concentration second conductivity type silicon film 40a also has an impurity concentration of about 1 × 10 20 c.
It becomes the lower layer side electrode portion 40f of the high concentration second conductivity type of m −3 .
After that, the resist mask 1201 is removed.
【0409】次に、図24(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45(第二の電
極部)を形成する(ゲート電極形成工程)。この様にし
て保持容量40を形成する。Next, as shown in FIG. 24C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 (second electrode portion) are formed (gate electrode forming step). In this way, the storage capacitor 40 is formed.
【0410】次に、第二導電型の駆動回路用TFT3
0、及び保持容量40の形成領域を覆うレジストマスク
1202を形成する(2回目のマスク形成工程)。Next, the second conductivity type drive circuit TFT 3
A resist mask 1202 is formed to cover 0 and the region where the storage capacitor 40 is formed (second mask forming step).
【0411】続いて、リンイオンを約1×1013cm-2
のドーズ量でイオン注入する(3回目の不純物導入工程
/低濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions were added to about 1 × 10 13 cm -2.
Ion implantation with a dose amount of (third impurity introduction step / low-concentration first conductivity type impurity introduction step).
【0412】その結果、低濃度第二導電型のシリコン膜
10a、20aには、ゲート電極15、25に対して自
己整合的に不純物濃度が約0.9×1018cm-3の低濃
度第一導電型のソース・ドレイン領域11、12、2
1、22が形成される。尚不純物が導入されなかった部
分がチャネル領域13、23となる。しかる後に、レジ
ストマスク1202を除去する。As a result, the low-concentration second conductivity type silicon films 10a and 20a have a low-concentration impurity concentration of about 0.9 × 10 18 cm −3 in a self-aligned manner with the gate electrodes 15 and 25. One conductivity type source / drain regions 11, 12, 2
1, 22 are formed. The portions where no impurities are introduced become the channel regions 13 and 23. After that, the resist mask 1202 is removed.
【0413】次に、図24(d)に示す様に、第一導電
型の画素用TFT10、第一導電型の駆動回路用TFT
20、及び保持容量40の形成領域を覆うレジストマス
ク1203を形成する(3回目のマスク形成工程)。Next, as shown in FIG. 24D, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT are provided.
A resist mask 1203 is formed to cover the area where the storage capacitor 40 and the storage capacitor 40 are formed (third mask forming step).
【0414】続いて、ボロンイオンを約1×1013cm
-2のドーズ量でイオン注入する(4回目の不純物導入工
程/低濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 1 × 10 13 cm
Ion implantation is performed at a dose of -2 (the fourth impurity introduction step / low-concentration second conductivity type impurity introduction step).
【0415】その結果、高濃度ソース・ドレイン領域3
12、322に挟まれた低濃度第二導電型のシリコン膜
30aには、ゲート電極35に対して自己整合的に不純
物濃度が約1.1×1018cm-3の低濃度ソース・ドレ
イン領域311、321が形成される。尚不純物が導入
されなかった部分がチャネル領域33となる。この様に
して、第二導電型の駆動回路用TFT30を形成する。
しかる後に、レジストマスク1203を除去する。As a result, the high concentration source / drain regions 3
In the low-concentration second conductivity type silicon film 30a sandwiched between 12, 322, a low-concentration source / drain region having an impurity concentration of about 1.1 × 10 18 cm −3 in a self-aligned manner with the gate electrode 35. 311 and 321 are formed. The portion where no impurities are introduced becomes the channel region 33. In this way, the second conductivity type drive circuit TFT 30 is formed.
After that, the resist mask 1203 is removed.
【0416】次に、図24(e)に示す様に、第二導電
型の駆動回路用TFT30、及び保持容量40の形成領
域を覆うと共に、ゲート電極15、25を広めに覆うレ
ジストマスク1204を形成する(4回目のマスク形成
工程)。Next, as shown in FIG. 24E, a resist mask 1204 is formed to cover the formation regions of the second-conductivity-type drive circuit TFT 30 and the storage capacitor 40 and to broadly cover the gate electrodes 15 and 25. Forming (fourth mask forming step).
【0417】続いて、リンイオンを約1×1015cm-2
のドーズ量でイオン注入する(5回目の不純物導入工程
/高濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions were added to about 1 × 10 15 cm -2.
Ion implantation with a dose amount of (5th impurity introducing step / high-concentration first conductivity type impurity introducing step).
【0418】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22には、不純物濃度が
1×1020cm-3の高濃度ソース・ドレイン領域11
2、122、212、222が形成される。又低濃度第
二導電型のソース・ドレイン領域11、12、21、2
2の内、レジストマスク1204で覆われていた部分
は、そのまま不純物濃度が約0.9×1018cm-3の低
濃度ソース・ドレイン領域111、121、211、2
21となる。この様にして、第一導電型の画素用TFT
10、及び第一導電型の駆動回路用TFT20を形成す
る。しかる後に、レジストマスク1204を除去する。As a result, the low-concentration first conductivity type source / drain regions 11, 12, 21, 22 have a high-concentration source / drain region 11 with an impurity concentration of 1 × 10 20 cm −3.
2, 122, 212, 222 are formed. In addition, low-concentration second conductivity type source / drain regions 11, 12, 21, 2
Of the two, the portion covered with the resist mask 1204 is the low concentration source / drain regions 111, 121, 211, 2 with the impurity concentration of about 0.9 × 10 18 cm −3.
It becomes 21. In this way, the first conductivity type pixel TFT
10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 1204 is removed.
【0419】以降、図23に示す様に、層間絶縁膜4を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
16、17、26、27、36、37を形成すれば、レ
ジストマスク1201〜1204を形成する為の4回の
マスク形成工程と、5回の不純物導入工程によって、ア
クティブマトリクス基板1等の半導体装置を製造出来
る。After that, as shown in FIG. 23, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter, contact holes are formed to form the source / drain electrodes 16, 17, 26, 27. , 36, 37, the semiconductor device such as the active matrix substrate 1 can be manufactured by four mask forming steps for forming the resist masks 1201 to 1204 and five impurity introducing steps.
【0420】この様に、本例のアクティブマトリクス基
板1の製造方法では、図24(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、高濃度ソース・ドレイン領域312、322を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部40fを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を1回ずつ減らす事が可
能で有る。それ故、少ない製造工程数によって、TFT
と容量素子(保持容量40)を形成しながら、各TFT
の電気的特性を向上する事が出来る。As described above, in the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 24 (b), before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, A high-concentration second-conductivity-type impurity introduction step for forming the high-concentration source / drain regions 312 and 322;
The lower layer side electrode portion 40f is formed by using this step. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps one by one as compared with the conventional manufacturing method. Therefore, with a small number of manufacturing steps,
Each TFT while forming a capacitive element (holding capacitor 40) with
The electrical characteristics of can be improved.
【0421】尚本例の製造方法は、実施例7に係る製造
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極15、25、35、及び上層側
電極45を形成する前に、高濃度ソース・ドレイン領域
312、322を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部4
0fを形成するのであれば、表7に示す24通りの工程
順序の内、「N+ 」で示す高濃度第1導電型不純物導入
工程と、「P+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。The manufacturing method of this example corresponds to the manufacturing method according to the seventh embodiment in which the high-concentration first conductivity type impurity introducing step and the high-concentration second conductivity type impurity introducing step are replaced. Therefore, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, a high-concentration second conductivity type impurity introduction step for forming the high-concentration source / drain regions 312, 322 is performed. Incorporating the lower electrode part 4
If 0f is to be formed, in the 24 steps shown in Table 7, the high-concentration first-conductivity-type impurity introduction step indicated by "N + " and the high-concentration second-conductivity-type impurity indicated by "P + " Any order of steps may be used with the introduction step replaced.
【0422】[実施例14]本例のアクティブマトリク
ス基板1の特徴点は、実施例13に係る製造方法に比し
てマスク形成工程が1回少ない点にあり、その製造方法
は、以下に説明するとおりで有る。[Embodiment 14] A feature of the active matrix substrate 1 of this embodiment is that the number of mask forming steps is one less than that of the manufacturing method according to Embodiment 13, and the manufacturing method will be described below. Exactly as you would.
【0423】まず、図25(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 25A, the island-shaped silicon films 10a, 20a, 30a,
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0424】次に、約1×1012cm-2のドーズ量でボ
ロンイオン(第二導電型不純物/第二導電型不純物)を
打ち込んで、チャネルドープを行なう(チャネルドープ
工程/1回目の不純物導入工程)。Then, boron ions (second conductivity type impurities / second conductivity type impurities) are implanted at a dose of about 1 × 10 12 cm -2 to perform channel doping (channel doping step / first impurity). Introduction process).
【0425】次に、図25(b)に示す様に、第一導電
型の画素用TFT10及び第一導電型の駆動回路用TF
T20の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用TFT30のゲート電極35の形成予定
領域をわずか広めに覆うレジストマスク1301を形成
する(1回目のマスク形成工程)。Next, as shown in FIG. 25B, the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TF.
A resist mask 1301 is formed to cover the formation region of T20 and slightly widen the formation region of the gate electrode 35 of the second conductivity type drive circuit TFT 30 to be formed later (first mask formation step).
【0426】続いて、例えば、ボロンイオン(第二導電
型不純物/第二導電型不純物)を約1×1015cm-2の
ドーズ量でイオン注入する(2回目の不純物導入工程/
高濃度第2導電型不純物導入工程)。Subsequently, for example, boron ions (second conductivity type impurities / second conductivity type impurities) are ion-implanted at a dose amount of about 1 × 10 15 cm -2 (second impurity introduction step /
High-concentration second conductivity type impurity introduction step).
【0427】その結果、低濃度第二導電型のシリコン膜
30aの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約1×1020cm-3の高濃度ソース・
ドレイン領域312、322となる。又低濃度第二導電
型のシリコン膜40aも、不純物濃度が約1×1020c
m-3の高濃度第二導電型の下層側電極部40fとなる。
しかる後に、レジストマスク1301を除去する。[0427] As a result, among the low concentration second conductivity type silicon film 30a, a region where a high concentration of boron ions is implanted is, high concentration source of impurity concentration of about 1 × 10 20 cm -3
The drain regions 312 and 322 are formed. The low concentration second conductivity type silicon film 40a also has an impurity concentration of about 1 × 10 20 c.
It becomes the lower layer side electrode portion 40f of the high concentration second conductivity type of m −3 .
After that, the resist mask 1301 is removed.
【0428】次に、図25(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45を形成する
(ゲート電極形成工程)。この様にして保持容量40を
形成する。Next, as shown in FIG. 25C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 are formed (gate electrode forming step). In this way, the storage capacitor 40 is formed.
【0429】次に、第二導電型の駆動回路用TFT3
0、及び保持容量40の形成領域を覆うレジストマスク
1302を形成する(2回目のマスク形成工程)。Next, the second conductivity type drive circuit TFT 3 is formed.
0, and a resist mask 1302 that covers the formation region of the storage capacitor 40 is formed (second mask forming step).
【0430】続いて、リンイオンを約3×1013cm-2
のドーズ量でイオン注入する(3回目の不純物導入工程
/低濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions were added to about 3 × 10 13 cm -2.
Ion implantation with a dose amount of (third impurity introduction step / low-concentration first conductivity type impurity introduction step).
【0431】その結果、低濃度第二導電型のシリコン膜
10a、20aには、ゲート電極15、25に対して自
己整合的に不純物濃度が約2.9×1018cm-3の低濃
度第一導電型のソース・ドレイン領域11、12、2
1、22が形成される。尚不純物が導入されなかった部
分がチャネル領域13、23となる。しかる後に、レジ
ストマスク1302を除去する。As a result, the low-concentration second-conductivity-type silicon films 10a and 20a have a low-concentration impurity concentration of about 2.9 × 10 18 cm −3 in a self-aligned manner with the gate electrodes 15 and 25. One conductivity type source / drain regions 11, 12, 2
1, 22 are formed. The portions where no impurities are introduced become the channel regions 13 and 23. After that, the resist mask 1302 is removed.
【0432】次に、図25(d)に示す様に、マスクを
形成する事なく、ボロンイオンを約1×1013cm-2の
ドーズ量でイオン注入する(4回目の不純物導入工程/
低濃度第二導電型不純物導入工程)。Next, as shown in FIG. 25D, boron ions are ion-implanted at a dose of about 1 × 10 13 cm -2 without forming a mask (the fourth impurity introduction step /
Low concentration second conductivity type impurity introduction step).
【0433】その結果、高濃度ソース・ドレイン領域3
12、322に挟まれた低濃度第二導電型のシリコン膜
30aには、ゲート電極35に対して自己整合的に不純
物濃度が約1.1×1018cm-3の低濃度ソース・ドレ
イン領域311、321が形成される。尚不純物が導入
されなかった部分がチャネル領域33となる。この様に
して、第二導電型の駆動回路用TFT30を形成する。As a result, the high concentration source / drain regions 3
In the low-concentration second conductivity type silicon film 30a sandwiched between 12, 322, a low-concentration source / drain region having an impurity concentration of about 1.1 × 10 18 cm −3 in a self-aligned manner with the gate electrode 35. 311 and 321 are formed. The portion where no impurities are introduced becomes the channel region 33. In this way, the second conductivity type drive circuit TFT 30 is formed.
【0434】一方、低濃度第一導電型のシリコン膜1
1、12、21、22にも、ボロンイオンが約1×10
13cm-2のドーズ量でイオン注入されるが、低濃度第一
導電型のシリコン膜11、12、21、22の不純物濃
度は、約2.9×1018cm-3で有る。従って、低濃度
第一導電型のシリコン膜11、12、21、22は、実
質的にドナー型不純物濃度が約1.9×1018cm-3に
まで低濃度化されるが、導電型は反転しない。On the other hand, low concentration first conductivity type silicon film 1
Boron ions are also about 1 × 10 1, 2, 21 and 22.
Although the ions are implanted with a dose amount of 13 cm −2 , the impurity concentration of the low-concentration first conductivity type silicon films 11, 12, 21, 22 is about 2.9 × 10 18 cm −3 . Therefore, the low-concentration first-conductivity-type silicon films 11, 12, 21, and 22 are substantially reduced in donor-type impurity concentration to about 1.9 × 10 18 cm −3 , but Do not flip.
【0435】次に、図25(e)に示す様に、第二導電
型の駆動回路用TFT30、及び保持容量40の形成領
域を覆うと共に、ゲート電極15、25を広めに覆うレ
ジストマスク1303を形成する(3回目のマスク形成
工程)。Next, as shown in FIG. 25 (e), a resist mask 1303 is formed to cover the formation regions of the second conductivity type drive circuit TFT 30 and the storage capacitor 40 and to broadly cover the gate electrodes 15 and 25. Forming (third mask forming step).
【0436】続いて、リンイオンを約1×1015cm-2
のドーズ量でイオン注入する(5回目の不純物導入工程
/高濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions are added to about 1 × 10 15 cm -2.
Ion implantation with a dose amount of (5th impurity introducing step / high-concentration first conductivity type impurity introducing step).
【0437】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22には、不純物濃度が
1×1020cm-3の高濃度ソース・ドレイン領域11
2、122、212、222が形成される。又低濃度第
二導電型のソース・ドレイン領域11、12、21、2
2の内、レジストマスク1204で覆われていた部分
は、そのまま不純物濃度が約1.9×1018cm-3の低
濃度ソース・ドレイン領域111、121、211、2
21となる。この様にして、第一導電型の画素用TFT
10、及び第一導電型の駆動回路用TFT20を形成す
る。しかる後に、レジストマスク1303を除去する。As a result, the low-concentration first conductivity type source / drain regions 11, 12, 21, 22 have a high-concentration source / drain region 11 with an impurity concentration of 1 × 10 20 cm −3.
2, 122, 212, 222 are formed. In addition, low-concentration second conductivity type source / drain regions 11, 12, 21, 2
Of the two, the portion covered with the resist mask 1204 is the low concentration source / drain regions 111, 121, 211, 2 with the impurity concentration of about 1.9 × 10 18 cm −3.
It becomes 21. In this way, the first conductivity type pixel TFT
10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 1303 is removed.
【0438】以降、図23に示す様に、層間絶縁膜4を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
16、17、26、27、36、37を形成すれば、レ
ジストマスク1301〜1303を形成する為の3回の
マスク形成工程と、5回の不純物導入工程によって、ア
クティブマトリクス基板1等の半導体装置を製造出来
る。Thereafter, as shown in FIG. 23, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter, contact holes are formed to form the source / drain electrodes 16, 17, 26, 27. , 36, 37, a semiconductor device such as the active matrix substrate 1 can be manufactured by three mask forming steps for forming the resist masks 1301 to 1303 and five impurity introducing steps.
【0439】この様に、本例のアクティブマトリクス基
板1の製造方法では、図25(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、高濃度ソース・ドレイン領域312、322を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部40fを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。As described above, according to the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 25B, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, A high-concentration second-conductivity-type impurity introduction step for forming the high-concentration source / drain regions 312 and 322;
The lower layer side electrode portion 40f is formed by using this step. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps as compared with the conventional manufacturing method.
【0440】しかも、図25(d)に示す様に、低濃度
ソース・ドレイン領域311、321を形成する為の工
程では、マスクを形成せずに、ボロンイオンの注入を行
う。それ故、3回のマスク形成工程と5回の不純物導入
工程によって、各TFT及び保持容量40を製造する事
が出来る。Moreover, as shown in FIG. 25D, in the step of forming the low-concentration source / drain regions 311, 321 boron ions are implanted without forming a mask. Therefore, each of the TFTs and the storage capacitor 40 can be manufactured by performing the mask forming step 3 times and the impurity introducing step 5 times.
【0441】尚本例の製造方法は、実施例8に係る製造
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極15、25、35、及び上層側
電極45を形成する前に、高濃度ソース・ドレイン領域
312、322を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部4
0fを形成するのであれば、表7に示す24通りの工程
順序の内、「N+ 」で示す高濃度第1導電型不純物導入
工程と、「P+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。The manufacturing method of this example corresponds to the manufacturing method of Example 8 in which the high-concentration first conductivity-type impurity introducing step and the high-concentration second conductivity-type impurity introducing step are replaced. Therefore, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, a high-concentration second conductivity type impurity introduction step for forming the high-concentration source / drain regions 312, 322 is performed. Incorporating the lower electrode part 4
If 0f is to be formed, in the 24 steps shown in Table 7, the high-concentration first-conductivity-type impurity introduction step indicated by "N + " and the high-concentration second-conductivity-type impurity indicated by "P + " Any order of steps may be used with the introduction step replaced.
【0442】[実施例15]本例のアクティブマトリク
ス基板及びその製造方法は、基本的な部分が実施例14
と同じで有る。本例の特徴点は、実施例14と同様、実
施例13に係る製造方法に比してマスク形成工程が1回
少ない点にあり、その製造方法は、以下に説明するとお
りで有る。[Embodiment 15] The active matrix substrate of the present embodiment and the method of manufacturing the same are basically the same as those in Embodiment 14.
Is the same as. The feature of this example is that, like the fourteenth embodiment, the number of mask forming steps is one less than that of the manufacturing method according to the thirteenth embodiment, and the manufacturing method is as described below.
【0443】まず、図26(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 26A, island-shaped silicon films 10a, 20a, 30a, and
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0444】次に、約1×1012cm-2のドーズ量でボ
ロンイオン(第二導電型不純物/第二導電型不純物)を
打ち込んで、チャネルドープを行なう(チャネルドープ
工程/1回目の不純物導入工程)。Next, channel ions are implanted by implanting boron ions (second conductivity type impurities / second conductivity type impurities) with a dose amount of about 1 × 10 12 cm −2 (channel doping step / first impurity). Introduction process).
【0445】その結果、シリコン膜10a、20a、3
0a、40aは、不純物濃度が約1×1017cm−3
の低濃度第二導電型のシリコン膜10a、20a、30
a、40aとなる。As a result, the silicon films 10a, 20a, 3
0a and 40a have an impurity concentration of about 1 × 10 17 cm −3.
Low concentration second conductivity type silicon films 10a, 20a, 30
a and 40a.
【0446】次に、図26(b)に示す様に、第一導電
型の画素用TFT10及び第一導電型の駆動回路用TF
T20の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用TFT30のゲート電極35の形成予定
領域を広めに覆うレジストマスク1401を形成する
(1回目のマスク形成工程)。Next, as shown in FIG. 26B, the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TF.
A resist mask 1401 is formed to cover the formation region of T20 and widen the formation planned region of the gate electrode 35 of the second conductivity type drive circuit TFT 30 to be formed later (first mask formation step).
【0447】続いて、例えば、ボロンイオン(第二導電
型不純物/第二導電型不純物)を約1×1015cm-2の
ドーズ量でイオン注入する(2回目の不純物導入工程/
高濃度第2導電型不純物導入工程)。Subsequently, for example, boron ions (second conductivity type impurities / second conductivity type impurities) are ion-implanted at a dose amount of about 1 × 10 15 cm -2 (second impurity introduction step /
High-concentration second conductivity type impurity introduction step).
【0448】その結果、低濃度第二導電型のシリコン膜
30aの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約1×1020cm-3の高濃度ソース・
ドレイン領域312、322となる。又低濃度第二導電
型のシリコン膜40aも、不純物濃度が約1×1020c
m-3の高濃度第二導電型の下層側電極部40fとなる。
しかる後に、レジストマスク1401を除去する。As a result, in the low-concentration second-conductivity-type silicon film 30a, the region in which the high-concentration boron ions are implanted has a high-concentration source concentration of about 1 × 10 20 cm -3.
The drain regions 312 and 322 are formed. The low concentration second conductivity type silicon film 40a also has an impurity concentration of about 1 × 10 20 c.
It becomes the lower layer side electrode portion 40f of the high concentration second conductivity type of m −3 .
After that, the resist mask 1401 is removed.
【0449】次に、図26(c)に示す様に、ゲート絶
縁膜14、24、34の表面に、ドープドシリコンやシ
リサイド膜などからなるゲート電極15、25、35を
形成する。同時に、誘電体膜44の表面には、上層側電
極部45を形成する(ゲート電極形成工程)。この上層
側電極部45は、前段の信号線の一部であってもよい。
この様にして、下層側電極部40fと上層側電極部45
とが誘電体膜44を介して対向する保持容量40を形成
する。Next, as shown in FIG. 26C, gate electrodes 15, 25 and 35 made of doped silicon, a silicide film or the like are formed on the surfaces of the gate insulating films 14, 24 and 34. At the same time, the upper layer side electrode portion 45 is formed on the surface of the dielectric film 44 (gate electrode forming step). The upper layer side electrode portion 45 may be a part of the signal line in the previous stage.
In this way, the lower layer side electrode portion 40f and the upper layer side electrode portion 45
Form a storage capacitor 40 opposed to each other via the dielectric film 44.
【0450】次に、第一導電型の画素用TFT10及び
第一導電型の駆動回路用TFT20の形成領域を覆うレ
ジストマスク1402を形成する(2回目のマスク形成
工程)。Next, a resist mask 1402 covering the formation regions of the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TFT 20 is formed (second mask forming step).
【0451】続いて、ボロンイオンを約3×1013cm
-2のドーズ量でイオン注入する(3回目の不純物導入工
程/低濃度第二導電型不純物導入工程)。Subsequently, boron ions are added to about 3 × 10 13 cm.
Ion implantation is performed at a dose of -2 (third impurity introduction step / low concentration second conductivity type impurity introduction step).
【0452】その結果、高濃度ソース・ドレイン領域3
12、322に挟まれた低濃度第二導電型のシリコン膜
30aには、ゲート電極35に対して自己整合的に不純
物濃度が約3.1×1018cm-3の低濃度ソース・ドレ
イン領域311、321が形成される。尚不純物が導入
されなかった部分がチャネル領域33となる。この様に
して、第二導電型の駆動回路用TFT30を形成する。
しかる後に、レジストマスク1402を除去する。As a result, the high concentration source / drain regions 3
In the low-concentration second conductivity type silicon film 30a sandwiched between 12, 322, the low-concentration source / drain regions whose impurity concentration is about 3.1 × 10 18 cm −3 in a self-aligned manner with the gate electrode 35. 311 and 321 are formed. The portion where no impurities are introduced becomes the channel region 33. In this way, the second conductivity type drive circuit TFT 30 is formed.
After that, the resist mask 1402 is removed.
【0453】次に、図26(d)に示す様に、マスクを
形成する事なく、リンイオンを約1×1013cm-2のド
ーズ量でイオン注入する(4回目の不純物導入工程/低
濃度第一導電型不純物導入工程)。Next, as shown in FIG. 26D, phosphorus ions are ion-implanted at a dose of about 1 × 10 13 cm -2 without forming a mask (4th impurity introduction step / low concentration). First conductivity type impurity introduction step).
【0454】その結果、低濃度第二導電型のシリコン膜
10a、20aには、ゲート電極15、25に対して自
己整合的に不純物濃度が約0.9×1018cm-3の低濃
度第一導電型のソース・ドレイン領域11、12、2
1、22が形成される。尚不純物が導入されなかった部
分がチャネル領域13、23となる。As a result, the low-concentration second conductivity type silicon films 10a and 20a have a low-concentration impurity concentration of about 0.9 × 10 18 cm −3 in a self-aligned manner with the gate electrodes 15 and 25. One conductivity type source / drain regions 11, 12, 2
1, 22 are formed. The portions where no impurities are introduced become the channel regions 13 and 23.
【0455】ここで、低濃度ソース・ドレイン領域31
1、321にも、リンイオンが約1×1013cm−2
のドーズ量でイオン注入されるが、低濃度ソース・ドレ
イン領域311、321の不純物濃度は、約3.1×1
018cm-3で有る。従って、低濃度ソース・ドレイン領
域311、321は、実質的にアクセプター型不純物濃
度が約2.1×1018cm-3にまで低濃度化するが、導
電型は反転しない。Here, the low concentration source / drain region 31
In 1 and 321, phosphorus ion is about 1 × 1013 cm-2
Although the ion implantation is performed with a dose amount of, the impurity concentration of the low concentration source / drain regions 311 and 321 is about 3.1 × 1.
It is 0 18 cm -3 . Therefore, the low-concentration source / drain regions 311 and 321 have a substantially low acceptor-type impurity concentration of about 2.1 × 10 18 cm −3 , but the conductivity type is not inverted.
【0456】次に、図26(e)に示す様に、第二導電
型の駆動回路用TFT30、及び保持容量40の形成領
域を覆うと共に、ゲート電極15、25を広めに覆うレ
ジストマスク1403を形成する(3回目のマスク形成
工程)。Next, as shown in FIG. 26E, a resist mask 1403 is formed to cover the formation regions of the second-conductivity-type drive circuit TFT 30 and the storage capacitor 40 and to broadly cover the gate electrodes 15 and 25. Forming (third mask forming step).
【0457】続いて、リンイオンを約1×1015cm-2
のドーズ量でイオン注入する(5回目の不純物導入工程
/高濃度第一導電型不純物導入工程)。Subsequently, phosphorus ions were added to about 1 × 10 15 cm -2.
Ion implantation with a dose amount of (5th impurity introducing step / high-concentration first conductivity type impurity introducing step).
【0458】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22には、不純物濃度が
1×1020cm-3の高濃度ソース・ドレイン領域11
2、122、212、222が形成される。又低濃度第
一導電型のソース・ドレイン領域11、12、21、2
2の内、レジストマスク1403で覆われていた部分
は、そのまま不純物濃度が約0.9×1018cm-3の低
濃度ソース・ドレイン領域111、121、211、2
21となる。この様にして、第一導電型の画素用TFT
10、及び第一導電型の駆動回路用TFT20を形成す
る。しかる後に、レジストマスク1403を除去する。As a result, in the low concentration first conductivity type source / drain regions 11, 12, 21 and 22, the high concentration source / drain regions 11 having the impurity concentration of 1 × 10 20 cm −3 are formed.
2, 122, 212, 222 are formed. In addition, low-concentration first conductivity type source / drain regions 11, 12, 21, 2
2, the portion covered with the resist mask 1403 is the low concentration source / drain regions 111, 121, 211, 2 with the impurity concentration of about 0.9 × 10 18 cm −3.
It becomes 21. In this way, the first conductivity type pixel TFT
10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 1403 is removed.
【0459】以降、図23に示す様に、層間絶縁膜4を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
16、17、26、27、36、37を形成すれば、レ
ジストマスク1401〜1403を形成する為の3回の
マスク形成工程と、5回の不純物導入工程によって、ア
クティブマトリクス基板1等の半導体装置を製造出来
る。After that, as shown in FIG. 23, after forming the interlayer insulating film 4, annealing for activation is performed, and thereafter, contact holes are formed to form the source / drain electrodes 16, 17, 26, 27. , 36, 37, a semiconductor device such as the active matrix substrate 1 can be manufactured by three mask forming steps for forming the resist masks 1401 to 1403 and five impurity introducing steps.
【0460】この様に、本例のアクティブマトリクス基
板1の製造方法では、図26(b)に示した様に、ゲー
ト電極15、25、35、及び上層側電極45を形成す
る前に、高濃度ソース・ドレイン領域312、322を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部40fを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。As described above, according to the method of manufacturing the active matrix substrate 1 of this example, as shown in FIG. 26B, the high electrode is formed before the gate electrodes 15, 25, 35 and the upper electrode 45 are formed. A high-concentration second-conductivity-type impurity introduction step for forming the high-concentration source / drain regions 312 and 322;
The lower layer side electrode portion 40f is formed by using this step. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps as compared with the conventional manufacturing method.
【0461】しかも、図26(d)に示す様に、低濃度
ソース・ドレイン領域111、121、211、221
を形成する為の工程では、マスクを形成せずに、リンイ
オンの注入を行う。それ故、3回のマスク形成工程と5
回の不純物導入工程によって、各TFT及び保持容量4
0を製造する事が出来る。Moreover, as shown in FIG. 26D, the lightly doped source / drain regions 111, 121, 211, 221 are formed.
In the step for forming the film, phosphorus ions are implanted without forming a mask. Therefore, 3 mask formation steps and 5
Each TFT and storage capacitor 4 is
0 can be manufactured.
【0462】尚本例の製造方法は、実施例9に係る製造
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極15、25、35、及び上層側
電極45を形成する前に、高濃度ソース・ドレイン領域
312、322を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部4
0fを形成するのであれば、表7に示す24通りの工程
順序の内、「N+ 」で示す高濃度第1導電型不純物導入
工程と、「P+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。The manufacturing method of this example corresponds to the manufacturing method of the ninth embodiment in which the high-concentration first conductivity type impurity introducing step and the high-concentration second conductivity type impurity introducing step are replaced. Therefore, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, a high-concentration second conductivity type impurity introduction step for forming the high-concentration source / drain regions 312, 322 is performed. Incorporating the lower electrode part 4
If 0f is to be formed, in the 24 steps shown in Table 7, the high-concentration first-conductivity-type impurity introduction step indicated by "N + " and the high-concentration second-conductivity-type impurity indicated by "P + " Any order of steps may be used with the introduction step replaced.
【0463】[実施例16]図27は、本例の液晶表示
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。尚本例のアクテ
ィブマトリクス基板では、各TFTの基本的な構造が図
7に示したアクティブマトリクス基板と略同じで有る。[Embodiment 16] FIG. 27 is a sectional view schematically showing the structure of an active matrix substrate having a built-in drive circuit in the liquid crystal display device of this embodiment. In the active matrix substrate of this example, the basic structure of each TFT is substantially the same as that of the active matrix substrate shown in FIG.
【0464】図27に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板1でも、第一
導電型の駆動回路用TFT20、及び第一導電型の画素
用TFT10は、いずれもLDD構造になって居る。In FIG. 27, even in the active matrix substrate 1 with a built-in drive circuit of the liquid crystal display device of this example, both the first-conductivity-type drive circuit TFT 20 and the first-conductivity-type pixel TFT 10 are used. It has an LDD structure.
【0465】これに対して、第二導電型の駆動回路用T
FT30′は、オフセットゲート構造を有しており、オ
フセット領域311′、321′は、チャネル領域33
と同じく、不純物濃度が約1×1017cm-3の低濃度第
二導電型領域で有る。On the other hand, the second conductivity type drive circuit T
The FT 30 'has an offset gate structure, and the offset regions 311' and 321 'are the channel regions 33.
Similarly, the impurity concentration is about 1 × 10 17 cm −3 in the low concentration second conductivity type region.
【0466】本例では、保持容量402の下層側電極部
40dは、第二導電型の駆動回路用TFT30′の高濃
度ソース・ドレイン領域312、322と同時形成され
た不純物濃度が1×1020cm-3の高濃度第二導電型領
域で有る。In this example, the lower electrode portion 40d of the storage capacitor 402 has an impurity concentration of 1 × 10 20 formed at the same time as the high concentration source / drain regions 312 and 322 of the second conductivity type drive circuit TFT 30 '. It is a high concentration second conductivity type region of cm −3 .
【0467】斯様な構造のアクティブマトリクス基板1
は、以下の方法により製造出来る。Active matrix substrate 1 having such a structure
Can be produced by the following method.
【0468】まず、図28(a)に示す様に、絶縁基板
2の表面に島状のシリコン膜10a、20a、30a、
40aを形成した後(シリコン膜形成工程)、ゲート絶
縁膜14、24、34、及び誘電体膜44を形成する
(ゲート絶縁膜形成工程)。First, as shown in FIG. 28 (a), island-shaped silicon films 10a, 20a, 30a, are formed on the surface of the insulating substrate 2.
After forming 40a (silicon film forming step), the gate insulating films 14, 24, 34 and the dielectric film 44 are formed (gate insulating film forming step).
【0469】次に、1×1012cm-2のドーズ量でボロ
ンイオンを打ち込んで、チャネルドープを行なう(チャ
ネルドープ工程/1回目の不純物導入工程)。Then, boron ions are implanted at a dose of 1 × 10 12 cm -2 to perform channel doping (channel doping step / first impurity introduction step).
【0470】次に、図28(b)に示す様に、第一導電
型の画素用TFT10及び第一導電型の駆動回路用TF
T20の形成領域を覆うと共に、第二導電型の駆動回路
用TFT30′の形成領域の内、後に形成するゲート電
極35の形成予定領域を広めに覆うレジストマスク15
01を形成する(1回目のマスク形成工程)。Next, as shown in FIG. 28B, the first-conductivity-type pixel TFT 10 and the first-conductivity-type drive circuit TF.
A resist mask 15 that covers the formation region of T20 and widely covers the formation region of the gate electrode 35 to be formed later in the formation region of the second conductivity type drive circuit TFT 30 '.
01 is formed (first mask forming step).
【0471】続いて、第二導電型不純物、例えばボロン
イオンを約1×1015cm-2のドーズ量でイオン注入す
る(2回目の不純物導入工程/高濃度第二導電型不純物
導入工程)。Subsequently, a second conductivity type impurity such as boron ion is ion-implanted at a dose amount of about 1 × 10 15 cm -2 (second impurity introduction step / high concentration second conductivity type impurity introduction step).
【0472】その結果、低濃度第二導電型のシリコン膜
30aには、不純物濃度が1×1020cm-3の高濃度ソ
ース・ドレイン領域312、322が形成される。一
方、低濃度第二導電型のシリコン膜30aの内、レジス
トマスク1501で覆われていた部分は、そのまま不純
物濃度が約1×1017cm-3のオフセット領域31
1′、321′となる。勿論、チャネル領域33は、不
純物濃度が約1×1017cm-3の低濃度第二導電型領域
のままで有る。又シリコン膜40aは、不純物濃度が約
1×1020cm-3の高濃度第二導電型の下層側電極部4
0fとなる。しかる後に、レジストマスク1501を除
去する。As a result, high concentration source / drain regions 312 and 322 having an impurity concentration of 1 × 10 20 cm −3 are formed in the low concentration second conductivity type silicon film 30a. On the other hand, in the low-concentration second-conductivity-type silicon film 30a, the portion covered with the resist mask 1501 has an impurity concentration of about 1 × 10 17 cm −3 as an offset region 31.
1 ', 321'. Of course, the channel region 33 remains as a low-concentration second conductivity type region having an impurity concentration of about 1 × 10 17 cm −3 . The silicon film 40a has a high-concentration second-conductivity-type lower-layer side electrode portion 4 having an impurity concentration of about 1 × 10 20 cm −3.
It becomes 0f. After that, the resist mask 1501 is removed.
【0473】次に、図28(c)に示す様に、ゲート電
極15、25、35、及び上層側電極部45を形成す
る。この様にして保持容量40を形成する。Next, as shown in FIG. 28C, the gate electrodes 15, 25, 35 and the upper layer side electrode portion 45 are formed. In this way, the storage capacitor 40 is formed.
【0474】次に、第二導電型の駆動回路用TFT30
及び保持容量40の形成領域を覆うレジストマスク15
02を形成する(2回目のマスク形成工程)。Next, the second conductivity type drive circuit TFT 30 is provided.
And a resist mask 15 covering the formation region of the storage capacitor 40.
02 is formed (second mask forming step).
【0475】この状態で、リンイオンを1×1013cm
-2のドーズ量でイオン注入する(低濃度第一導電型不純
物導入工程/3回目の不純物導入工程)。In this state, phosphorus ions were added at 1 × 10 13 cm
Ion implantation is performed at a dose of -2 (low-concentration first conductivity type impurity introduction step / third impurity introduction step).
【0476】その結果、低濃度第一導電型のシリコン膜
10a、20aには、ゲート電極15、25に対して自
己整合的に不純物濃度が約0.9×1018cm-3の低濃
度第一導電型のソース・ドレイン領域11、12、2
1、22が形成される。尚不純物が導入されなかった部
分がチャネル領域13、23となる。この様にして、第
一導電型の画素用TFT10及び第一導電型の駆動回路
用TFT20を形成する。しかる後に、レジストマスク
1502を除去する。As a result, the low-concentration first-conductivity-type silicon films 10a and 20a have a low-concentration impurity concentration of about 0.9 × 10 18 cm −3 in a self-aligned manner with the gate electrodes 15 and 25. One conductivity type source / drain regions 11, 12, 2
1, 22 are formed. The portions where no impurities are introduced become the channel regions 13 and 23. In this way, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 1502 is removed.
【0477】次に、図28(d)に示す様に、第二導電
型の駆動回路用TFT30、及び保持容量40の形成領
域を覆うと共に、ゲート電極15、25をも広めに覆う
レジストマスク1503を形成する(3回目のマスク形
成工程)。Next, as shown in FIG. 28D, a resist mask 1503 which covers the formation regions of the second-conductivity-type drive circuit TFT 30 and the storage capacitor 40 and also broadly covers the gate electrodes 15 and 25. Are formed (third mask formation step).
【0478】この状態で、リンイオンを1×1015cm
-2のドーズ量でイオン注入する(高濃度第一導電型不純
物導入工程/4回目の不純物導入工程)。In this state, phosphorus ions are added at 1 × 10 15 cm
Ion implantation is performed at a dose of -2 (high-concentration first conductivity type impurity introduction step / 4th impurity introduction step).
【0479】その結果、低濃度第一導電型のソース・ド
レイン領域11、12、21、22には、不純物濃度が
1×1020cm-3の高濃度ソース・ドレイン領域11
2、122、212、222が形成される。一方、低濃
度第一導電型のソース・ドレイン領域11、12、2
1、22の内、レジストマスク1503で覆われていた
部分は、そのまま不純物濃度が約0.9×1018cm-3
の低濃度ソース・ドレイン領域111、121、21
1、221となる。この様にして、第一導電型の画素用
TFT1 0および第一導電型の駆動回路用TFT20を
形成する。しかる後に、レジストマスク1503を除去
する。As a result, the low-concentration first conductivity type source / drain regions 11, 12, 21, 22 have a high-concentration source / drain region 11 with an impurity concentration of 1 × 10 20 cm −3.
2, 122, 212, 222 are formed. On the other hand, low-concentration first conductivity type source / drain regions 11, 12, 2
Of those 1 and 22, the portion covered with the resist mask 1503 has an impurity concentration of about 0.9 × 10 18 cm −3.
Low concentration source / drain regions 111, 121, 21
It becomes 1,221. In this way, the first conductivity type pixel TFT 10 and the first conductivity type drive circuit TFT 20 are formed. After that, the resist mask 1503 is removed.
【0480】従って、レジストマスク1503〜150
3を形成する為の3回のマスク形成工程と、4回の不純
物導入工程によって、アクティブマトリクス基板1を製
造出来る。Therefore, the resist masks 1503 to 150
The active matrix substrate 1 can be manufactured by three mask forming steps for forming No. 3 and four impurity introducing steps.
【0481】この様に、本例のアクティブマトリクス基
板1の製造方法では、図28(b)に示す様に、ゲート
電極15、25、35、及び上層側電極45を形成する
前に、高濃度ソース・ドレイン領域311、321を形
成する為の高濃度第2導電型不純物導入工程を行い、こ
の工程を援用して、下層側電極部40fを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。As described above, according to the method for manufacturing the active matrix substrate 1 of this example, as shown in FIG. 28B, before forming the gate electrodes 15, 25, 35 and the upper layer side electrode 45, a high concentration A high-concentration second-conductivity-type impurity introducing step for forming the source / drain regions 311 and 321 is performed, and the lower layer side electrode portion 40f is formed by using this step. Therefore, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps as compared with the conventional manufacturing method.
【0482】更に本例では、図28(c)に示す様に、
第二導電型の駆動回路用TFT30′に於いて、ゲート
電極35に対峙する部分を低濃度領域とするにあたっ
て、LDD構造ではなく、オフセットゲート構造として
居る。この為、実施例3に比較して、マスク形成工程及
び不純物導入工程のいずれについても1回ずつ少ない。
即ち従来の製造方法に比較して、マスク形成工程及び不
純物導入工程のいずれについても2回ずつ少ない。それ
故、最も少ない製造工程数によって、画素領域及び駆動
回路部のTFTの電気的特性を向上する事が出来る。Further, in this example, as shown in FIG.
In the second-conductivity-type drive circuit TFT 30 ', an offset gate structure is used instead of the LDD structure in order to make the portion facing the gate electrode 35 a low concentration region. Therefore, as compared with the third embodiment, the number of mask formation steps and the number of impurity introduction steps are reduced by one each.
That is, compared with the conventional manufacturing method, the number of times of the mask forming step and the impurity introducing step is twice each. Therefore, the electrical characteristics of the TFTs in the pixel region and the drive circuit section can be improved with the least number of manufacturing steps.
【0483】尚本例の製造方法は、実施例10に係る製
造方法に於いて、高濃度第一導電型不純物導入工程と、
高濃度第二導電型不純物導入工程とを入れ換えた方法に
相当するので、ゲート電極15、25、35、及び上層
側電極45を形成する前に、高濃度ソース・ドレイン領
域312、322を形成する為の高濃度第二導電型不純
物導入工程を行い、この工程を援用して、下層側電極部
40fを形成するのであれば、表8に示す10通りの工
程順序の内、「N+ 」で示す高濃度第一導電型不純物導
入工程と、「P+ 」で示す高濃度第二導電型不純物導入
工程とを入れ換えたいずれの工程順序であってもよい。The manufacturing method of this example is the same as the manufacturing method of the tenth embodiment, except that a high-concentration first conductivity type impurity introducing step is performed.
This corresponds to a method in which the high-concentration second-conductivity-type impurity introduction step is replaced, so that the high-concentration source / drain regions 312 and 322 are formed before the gate electrodes 15, 25 and 35 and the upper layer side electrode 45 are formed. If a high-concentration second-conductivity-type impurity introduction step is performed and the lower-layer side electrode portion 40f is formed by using this step, “N + ” in 10 steps shown in Table 8 is used. Any step sequence may be used in which the high concentration first conductivity type impurity introduction step shown and the high concentration second conductivity type impurity introduction step shown by "P + " are interchanged.
【0484】[実施例3乃至実施例16の変形例]尚不
純物導入方法としては、例えば、ドーパントガスから発
生した全てのイオンを質量分離せずに打ち込む方法、い
わゆるイオンドーピング法を用いてもよい。この方法
で、例えば、第一導電型の不純物を高濃度に打ち込む場
合には、PH3 を約5%含み、残部が水素ガスからな
る混合ガスを用い、この混合ガスから発生する全てのイ
オンを質量分離せずに打ち込む。これに対して、第一導
電型の不純物を低濃度に打ち込む場合には、PH3 を約
5%含み、残部が水素ガスからなる混合ガスから発生す
る全てのイオンを質量分離せずに打ち込んだ後、純水素
ガスから発生するイオンを質量分離せずに打ち込んで、
シリコン膜中の不整結合を終端する事が好ましい。更に
不純物の導入方法については、イオン注入法やイオンド
ーピング法の他にも、プラズマドーピング法、レーザド
ーピング法などを用いてもよい。更にマスクの材質につ
いてもレジストマスクに限定されない。いずれの形態で
も第一導電型をN型とし、第二導電型をP型としたが、
逆にしてもよい。即ち画素用TFTをP型で構成しても
よい。[Modifications of Examples 3 to 16] As a method of introducing impurities, for example, a method of implanting all ions generated from the dopant gas without mass separation, that is, a so-called ion doping method may be used. . In this method, for example, when implanting impurities of the first conductivity type to a high concentration, a mixed gas containing about 5% PH3 and the balance hydrogen gas is used, and all the ions generated from this mixed gas are mass-produced. Drive without separating. On the other hand, in the case of implanting the first conductivity type impurity in a low concentration, all the ions generated from the mixed gas containing PH 3 of about 5% and the balance of hydrogen gas were implanted without mass separation. After that, ions generated from pure hydrogen gas are implanted without mass separation,
It is preferable to terminate the asymmetric bonds in the silicon film. Further, as a method of introducing impurities, a plasma doping method, a laser doping method, or the like may be used in addition to the ion implantation method and the ion doping method. Further, the material of the mask is not limited to the resist mask. In either form, the first conductivity type is N type and the second conductivity type is P type.
You may reverse. That is, the pixel TFT may be of P type.
【0485】[0485]
【発明の効果】以上説明した様に、本発明に係る半導体
装置では、いずれのTFTも、ゲート電極の端部に対峙
する部分が低濃度領域で有る為、オフ電流が小さい。又
TFTのソース・ドレイン間に於ける耐電圧が高い為、
チャネル長を短く出来るので、高速動作が可能で有る。
更に第二導電型の駆動回路用TFTにおいて、ゲート電
極の端部に対峙する低濃度領域は、チャネル領域と同じ
不純物濃度をもつオフセット領域として形成して有る。
従って、総てのTFTをLDD構造で製造する場合より
もマスク形成工程及び不純物導入工程を其々1回分ずつ
少なくする事が出来る。それ故、最小限の製造工程数に
よって、各TFTの電気的特性を向上可能な半導体装置
を実現する事が出来る。As described above, in the semiconductor device according to the present invention, the off current is small because all the TFTs have a low concentration region in a portion facing the end portion of the gate electrode. Also, because the withstand voltage between the source and drain of the TFT is high,
Since the channel length can be shortened, high speed operation is possible.
Further, in the second-conductivity-type drive circuit TFT, the low-concentration region facing the end of the gate electrode is formed as an offset region having the same impurity concentration as the channel region.
Therefore, the mask forming step and the impurity introducing step can be reduced by one time, respectively, compared with the case where all the TFTs are manufactured with the LDD structure. Therefore, a semiconductor device capable of improving the electrical characteristics of each TFT can be realized with the minimum number of manufacturing steps.
【0486】特に、本発明に係る半導体装置を駆動回路
内蔵型のアクティブマトリクス基板に適用した場合に
は、画素領域では、表示むらなどが発生しにくいTFT
を形成出来る一方、駆動回路部では、誤動作が発生しに
くいと共に、CMOS回路の電源端子間を貫通する電流
が小さいTFTを形成出来るなど、画素領域及び駆動回
路部毎にTFTの電気的特性を向上する事が出来る。In particular, when the semiconductor device according to the present invention is applied to a drive circuit built-in type active matrix substrate, a TFT in which uneven display is unlikely to occur in the pixel region
On the other hand, in the drive circuit section, malfunctions are less likely to occur, and a TFT with a small current passing through the power supply terminals of the CMOS circuit can be formed, so that the electrical characteristics of the TFT are improved for each pixel region and drive circuit section. You can do it.
【0487】本発明に於いて、オフセット構造で有る第
二導電型TFTを弱いデプレーション・モードとして構
成し、LDD構造で有る第一導電型TFTを弱いエンハ
ンス・モードとして構成する様に、第二導電型薄膜トラ
ンジスタのチャネル領域およびオフセット領域に於ける
第二導電型の不純物濃度を設定した場合には、一般的に
は、オフセット構造のTFTは、LDD構造のTFTよ
りもオン状態が小さい傾向にあるが、本発明によれば、
同じ絶対値のゲート電圧を印加したときでも、第二導電
型TFTには、第一導電型TFTに比して大きなゲート
・バイアス電圧が印加される事になる為、両TFTのオ
ン電流バランスを確保する事が出来る。しかも、第二導
電型薄膜トランジスタのチャネル領域及びオフセット領
域に於ける第二導電型の不純物濃度によって実現する
為、トランジスタ容量のバランスを確保する事も出来
る。それ故、高速動作が可能なCMOS回路を構成する
事が出来る。In the present invention, the second conductivity type TFT having an offset structure is configured as a weak depletion mode, and the first conductivity type TFT having an LDD structure is configured as a weak enhancement mode. When the impurity concentration of the second conductivity type is set in the channel region and the offset region of the conductivity type thin film transistor, the offset structure TFT generally tends to have a smaller on-state than the LDD structure TFT. However, according to the present invention,
Even if the same absolute value gate voltage is applied, a gate bias voltage larger than that of the first conductivity type TFT is applied to the second conductivity type TFT, so that the on-current balance of both TFTs is balanced. You can secure it. Moreover, since it is realized by the impurity concentration of the second conductivity type in the channel region and the offset region of the second conductivity type thin film transistor, it is possible to secure the balance of the transistor capacitance. Therefore, a CMOS circuit capable of high speed operation can be constructed.
【0488】本発明に於いて、第一導電型TFTのチャ
ネル領域が含む第二導電型不純物の濃度と、第二導電型
TFTのチャネル領域が含む第二導電型不純物濃度と、
第2導電型TFTのオフセット領域が含む第二導電型不
純物濃度とを総て等しくすると、即ち第二導電型TFT
のチャネル領域に第二導電型不純物を導入する際に、第
一導電型TFTのチャネル領域にも第二導電型不純物を
導入すると、マスクを用いずに、チャネル領域に第二導
電型不純物を導入出来るので、工程数を削減出来る。In the present invention, the concentration of the second conductivity type impurity contained in the channel region of the first conductivity type TFT and the concentration of the second conductivity type impurity contained in the channel region of the second conductivity type TFT,
When the second conductivity type impurity concentration included in the offset region of the second conductivity type TFT is made to be all equal, that is, the second conductivity type TFT
When the second conductivity type impurity is introduced into the channel region of the first conductivity type TFT, if the second conductivity type impurity is introduced into the channel region of the first conductivity type TFT, the second conductivity type impurity is introduced into the channel region without using a mask. Therefore, the number of processes can be reduced.
【0489】又本発明では、半導体膜の上層に容量素子
の一方の電極を形成する前に、TFTの低濃度ソース・
ドレイン領域または高濃度ソース・ドレイン領域を形成
する為の不純物導入工程を行うと共に、この工程を利用
して、容量素子を形成する為の半導体膜に不純物を導入
し、容量素子の他方の電極を構成する事に特徴を有す
る。従って、本発明によれば、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。Further, in the present invention, before forming one electrode of the capacitive element on the upper layer of the semiconductor film, the low concentration source /
An impurity introduction step for forming a drain region or high-concentration source / drain regions is performed, and an impurity is introduced into a semiconductor film for forming a capacitor element by using this step, and the other electrode of the capacitor element is removed. It has a feature in configuring. Therefore, according to the present invention, it is possible to reduce the number of mask forming steps and the number of impurity introducing steps as compared with the conventional manufacturing method.
【0490】TFTの低濃度ソース・ドレイン領域を形
成するにあたって、オフセットゲート構造とした場合に
は、LDD構造に比較して、マスク形成工程及び不純物
導入工程を1回ずつ少なくする事が出来る。When forming the low-concentration source / drain regions of the TFT, when the offset gate structure is used, the mask forming step and the impurity introducing step can be reduced once as compared with the LDD structure.
【0491】第一導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域を、第一導電型不純物と共に、第二導
電型薄膜トランジスタの低濃度ソース・ドレイン領域と
同等の第二導電型不純物を導入した低濃度第一導電型領
域として構成した場合には、この低濃度ソース・ドレイ
ン領域と第一の電極部との間で実質的な不純物濃度を変
える事が出来る。A low-concentration source / drain region of the first-conductivity-type thin film transistor is doped with a first-conductivity-type impurity together with a second-conductivity-type impurity equivalent to the low-concentration source / drain region of the second-conductivity-type thin film transistor. When it is configured as one conductivity type region, the substantial impurity concentration can be changed between the low concentration source / drain region and the first electrode portion.
【0492】第一導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域を形成する為に低濃度の第一導電型不
純物を導入する工程、及び第二導電型薄膜トランジスタ
の低濃度ソース・ドレイン領域を形成する為に低濃度の
第二導電型不純物を導入する工程の内の一方の工程をマ
スクを形成せずに行い、第一及び第二導電型の不純物の
双方が導入される領域の導電型及び不純物濃度について
は第1及び第二導電型の不純物の導入量の差によって規
定した場合には、マスク形成工程をさらに減らす事が出
来る。[0492] A step of introducing a low concentration first conductivity type impurity for forming the low concentration source / drain regions of the first conductivity type thin film transistor, and a low concentration source / drain region of the second conductivity type thin film transistor. One of the steps of introducing the low-concentration second-conductivity-type impurity into the substrate is performed without forming a mask, and the conductivity-type and the impurity concentration of the region into which both the first- and second-conductivity-type impurities are introduced. When the above is defined by the difference between the introduction amounts of the first and second conductivity type impurities, the mask forming step can be further reduced.
【図1】 本発明の実施例1に係る液晶表示装置のアク
ティブマトリクス基板等の半導体装置を模式的に示す断
面図で有る。FIG. 1 is a sectional view schematically showing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a first embodiment of the present invention.
【図2】 (a)は、図1に示すTFTを用いた液晶表
示装置のアクティブマトリクス基板等の半導体装置の説
明図、(b)は、その駆動回路に用いたCMOS回路の
説明図で有る。2A is an explanatory diagram of a semiconductor device such as an active matrix substrate of a liquid crystal display device using the TFT shown in FIG. 1, and FIG. 2B is an explanatory diagram of a CMOS circuit used for its driving circuit. .
【図3】 図1に示すアクティブマトリクス基板等の半
導体装置上の各TFTのオン・オフ電流特性を比較して
示すグラフ図で有る。FIG. 3 is a graph showing the ON / OFF current characteristics of each TFT on a semiconductor device such as the active matrix substrate shown in FIG. 1 in comparison.
【図4】 (a)〜(d)は、図1に示すアクティブマ
トリクス基板等の半導体装置の製造方法を示す工程断面
図で有る。4A to 4D are process sectional views showing a method for manufacturing a semiconductor device such as the active matrix substrate shown in FIG.
【図5】 (a)〜(d)は、図1に示すアクティブマ
トリクス基板等の半導体装置の別の製造方法を示す工程
断面図で有る。5A to 5D are process cross-sectional views showing another manufacturing method of the semiconductor device such as the active matrix substrate shown in FIG.
【図6】 本発明の実施例2に係る液晶表示装置のアク
ティブマトリクス基板等の半導体装置に形成した各TF
Tのオン・オフ電流特性を比較して示すグラフ図で有
る。FIG. 6 is a diagram showing each TF formed on a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a second embodiment of the invention.
6 is a graph showing the on / off current characteristics of T in comparison.
【図7】 本発明の実施例3乃至5に係る液晶表示装置
のアクティブマトリクス基板等の半導体装置を模式的に
示す断面図で有る。FIG. 7 is a cross-sectional view schematically showing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Examples 3 to 5 of the present invention.
【図8】 液晶表示装置のアクティブマトリクス基板等
の半導体装置に構成されている保持容量の構造を示す説
明図で有る。FIG. 8 is an explanatory diagram showing a structure of a storage capacitor formed in a semiconductor device such as an active matrix substrate of a liquid crystal display device.
【図9】 (a)〜(e)は、本発明の実施例3に係る
液晶表示装置のアクティブマトリクス基板等の半導体装
置の製造方法を示す工程断面図で有る。9A to 9E are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a third embodiment of the present invention.
【図10】 (a)〜(e)は、本発明の実施例4に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。10A to 10E are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a fourth embodiment of the present invention.
【図11】 (a)〜(e)は、本発明の実施例5に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。11A to 11E are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a fifth embodiment of the present invention.
【図12】 本発明の実施例6に係る液晶表示装置のア
クティブマトリクス基板等の半導体装置を模式的に示す
断面図で有る。FIG. 12 is a sectional view schematically showing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 6 of the present invention.
【図13】 (a)〜(d)は、本発明の実施例6に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。13A to 13D are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a sixth embodiment of the present invention.
【図14】 本発明の実施例7に係る液晶表示装置のア
クティブマトリクス基板等の半導体装置を模式的に示す
断面図で有る。FIG. 14 is a sectional view schematically showing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 7 of the present invention.
【図15】 (a)〜(e)は、本発明の実施例7に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。15A to 15E are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a seventh embodiment of the present invention.
【図16】 (a)〜(e)は、本発明の実施例8に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。16 (a) to 16 (e) are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 8 of the present invention.
【図17】 (a)〜(e)は、本発明の実施例9に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。17A to 17E are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a ninth embodiment of the present invention.
【図18】 本発明の実施例10に係る液晶表示装置の
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。FIG. 18 is a sectional view schematically showing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 10 of the present invention.
【図19】 (a)〜(d)は、本発明の実施例10に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。19A to 19D are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a tenth embodiment of the present invention.
【図20】 本発明の実施例11に係る液晶表示装置の
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。FIG. 20 is a cross-sectional view schematically showing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 11 of the present invention.
【図21】 (a)〜(e)は、本発明の実施例11に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。21A to 21E are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 11 of the present invention.
【図22】 (a)〜(e)は、本発明の実施例12に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。22A to 22E are process sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a twelfth embodiment of the present invention.
【図23】 本発明の実施例13に係る液晶表示装置の
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。FIG. 23 is a sectional view schematically showing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 13 of the present invention.
【図24】 (a)〜(e)は、本発明の実施例13に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。24A to 24E are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 13 of the present invention.
【図25】 (a)〜(e)は、本発明の実施例14に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。25A to 25E are process cross-sectional views illustrating a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a fourteenth embodiment of the present invention.
【図26】 (a)〜(e)は、本発明の実施例15に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。26A to 26E are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to a fifteenth embodiment of the present invention.
【図27】 本発明の実施例16に係る液晶表示装置の
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。FIG. 27 is a sectional view schematically showing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 16 of the present invention.
【図28】 (a)〜(d)は、本発明の実施例16に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。28A to 28D are process cross-sectional views showing a method for manufacturing a semiconductor device such as an active matrix substrate of a liquid crystal display device according to Example 16 of the present invention.
【図29】 従来のアクティブマトリクス基板等の半導
体装置を模式的に示す断面図で有る。FIG. 29 is a sectional view schematically showing a conventional semiconductor device such as an active matrix substrate.
【図30】 セルフアライン構造のTFTのオン・オフ
リーク電流特性を示すグラフ図で有る。FIG. 30 is a graph showing on / off leakage current characteristics of a TFT having a self-aligned structure.
【図31】 (a)は、N型のTFTに於けるチャネル
長とソース・ドレイン間の耐電圧との関係を示すグラフ
図、(b)は、P型のTFTに於けるチャネル長とソー
ス・ドレイン間の耐電圧との関係を示すグラフ図で有
る。FIG. 31A is a graph showing the relationship between the channel length in an N-type TFT and the withstand voltage between the source and drain, and FIG. 31B is the channel length and the source in a P-type TFT. It is a graph showing the relationship with the withstand voltage between drains.
【図32】 LDD構造のTFTのオン・オフリーク電
流特性を示すグラフ図で有る。FIG. 32 is a graph showing the on / off leakage current characteristics of the LDD structure TFT.
【図33】 (a)〜(f)は、図29に示すアクティ
ブマトリクス基板等の半導体装置の製造方法を示す工程
断面図で有る。33A to 33F are process cross-sectional views showing the method for manufacturing a semiconductor device such as the active matrix substrate shown in FIG. 29.
1、1″・・・アクティブマトリクス基板(半導体装
置) 2・・・絶縁基板 10、10″・・・N型の画素用TFT 20、20″・・・N型の駆動回路用TFT 30、30′、30″・・・P型の駆動回路用TFT n1、n2・・・N型のTFT p1、p2・・・P型のTFT 11、12、21、22、31、32・・・ソース・ド
レイン領域 13、23、33・・・チャネル領域 14、24、34・・・ゲート絶縁膜 15、25、35・・・ゲート電極 82・・・データドライバ部(駆動回路) 83・・・走査ドライバ部(駆動回路) 84、88・・・シフトレジスタ 85、89・・・レベルシフタ 90・・・信号線 91・・・走査線 92・・・画素用TFT 111、121、211、221、311、321・・
・低濃度ソース・ドレイン領域 311′、321′・・・オフセット領域1, 1 ″ ... Active matrix substrate (semiconductor device) 2 ... Insulating substrate 10, 10 ″ ... N type pixel TFT 20, 20 ″ ... N type drive circuit TFT 30, 30 ′, 30 ″ ... P-type driving circuit TFTs n1, n2 ... N-type TFTs p1, p2 ... P-type TFTs 11, 12, 21, 22, 31, 32 ... Source ... Drain region 13, 23, 33 ... Channel region 14, 24, 34 ... Gate insulating film 15, 25, 35 ... Gate electrode 82 ... Data driver part (driving circuit) 83 ... Scan driver Part (driving circuit) 84, 88 ... Shift register 85, 89 ... Level shifter 90 ... Signal line 91 ... Scan line 92 ... Pixel TFT 111, 121, 211, 221, 311, 321・ ・
.Low concentration source / drain regions 311 ', 321' ... Offset regions
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 617A ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/78 617A
Claims (48)
して対峙する第一チャネル領域と第一導電型高濃度ソー
ス・ドレイン領域を備える第一導電型薄膜トランジスタ
と、第二ゲート電極に第二ゲート絶縁膜を介して対峙す
る第二チャネル領域と第二導電型高濃度ソース・ドレイ
ン領域を備える第二導電型薄膜トランジスタ、とを有す
る半導体装置に於いて、 該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するLDD構造
を成し、該第一チャネル領域は極低濃度の第二導電型不
純物を含み、 該第二導電型薄膜トランジスタは該第二導電型高濃度ソ
ース・ドレイン領域と該第二チャネル領域の間に該第二
チャネル領域と同じ不純物濃度を有するオフセット領域
を具備するオフセット構造を成し、該第二チャネル領域
は極低濃度の第二導電型不純物を含んで居る事を特徴と
する半導体装置。1. A first-conductivity-type thin film transistor comprising a first channel region and a first-conductivity-type high-concentration source / drain region facing the first gate electrode via a first gate insulating film, and a second-gate electrode having a first-conductivity-type thin film transistor. A semiconductor device having a second conductivity type thin film transistor having a second channel region and a second conductivity type high-concentration source / drain region facing each other through a two-gate insulating film, wherein the first conductivity type thin film transistor is An LDD structure having a first conductivity type low concentration source / drain region between one conductivity type high concentration source / drain region and the first channel region is formed, and the first channel region has an extremely low concentration second conductivity. The second conductivity type thin film transistor has the same impurity concentration as the second channel region between the second conductivity type high concentration source / drain region and the second channel region. Form an offset structure comprising a that offset region, wherein the second channel region is a semiconductor device, characterized in that there comprises a second conductivity type impurity of very low concentration.
トランジスタのソース・ドレイン電圧をVDS1、ゲート
電圧をVGS1、ソース・ドレイン電流をIDS1とし、前記
第二導電型薄膜トランジスタのソース・ドレイン電圧を
VDS2、ゲート電圧をVGS2、ソース・ドレイン電流をI
DS2とした時に|VDS1|=|VDS2|、且つVGS1=V
GS2=0の条件下にてIDS2>IDS1と成る様に、前記第
二チャネル領域と前記オフセット領域の第二導電型不純
物濃度が定められて居る事を特徴とする半導体装置。2. The source of the second conductivity type thin film transistor according to claim 1, wherein the source / drain voltage of the first conductivity type thin film transistor is V DS1 , the gate voltage is V GS1 , and the source / drain current is I DS1.・ Drain voltage is V DS2 , gate voltage is V GS2 , source-drain current is I
When DS2 is set, | V DS1 | = | V DS2 |, and V GS1 = V
2. A semiconductor device, wherein the second conductivity type impurity concentrations of the second channel region and the offset region are set so that I DS2 > I DS1 under the condition of GS2 = 0.
トランジスタのソース・ドレイン電圧をVDS1、ゲート
電圧をVGS1、ソース・ドレイン電流をIDS1とし、前記
第二導電型薄膜トランジスタのソース・ドレイン電圧を
VDS2、ゲート電圧をVGS2、ソース・ドレイン電流をI
DS2とした時に|VDS1|=|VDS2|、且つVGS1=V
GS2の条件下にてIDS2=IDS1と成る時のゲート電圧が
0Vから前記第一導電型薄膜トランジスタがオン状態と
成る方向にシフトして居る様に、前記第二チャネル領域
と前記オフセット領域の第二導電型不純物濃度が定めら
れて居る事を特徴とする半導体装置。3. The source of the second conductivity type thin film transistor according to claim 1, wherein the source / drain voltage of the first conductivity type thin film transistor is V DS1 , the gate voltage is V GS1 , and the source / drain current is I DS1.・ Drain voltage is V DS2 , gate voltage is V GS2 , source-drain current is I
When DS2 is set, | V DS1 | = | V DS2 |, and V GS1 = V
Under the condition of GS2 , the gate voltage when I DS2 = I DS1 is shifted from 0 V toward the ON state of the first conductivity type thin film transistor, so that the second channel region and the offset region are A semiconductor device characterized in that a second conductivity type impurity concentration is defined.
て、前記第一チャネル領域が含有する第二導電型不純物
濃度と、前記第二チャネル領域が含む第二導電型不純物
濃度と、前記オフセット領域が含む第二導電型不純物濃
度が総て等しい事を特徴とする半導体装置。4. The impurity concentration of the second conductivity type contained in the first channel region, and the impurity concentration of the second conductivity type contained in the second channel region according to claim 1. A semiconductor device, wherein the second conductivity type impurity concentrations included in the offset regions are all equal.
て、前記第一導電型はN型で有り、前記第二導電型はP
型で有る事を特徴とする半導体装置。5. The first conductivity type according to claim 1, wherein the first conductivity type is N type, and the second conductivity type is P type.
A semiconductor device characterized by being a mold.
て、前記第一導電型はP型で有り、前記第二導電型はN
型で有る事を特徴とする半導体装置。6. The method according to claim 1, wherein the first conductivity type is P type and the second conductivity type is N type.
A semiconductor device characterized by being a mold.
る半導体装置を用いたアクティブマトリクス基板で有
り、 前記第一導電型薄膜トランジスタ及び前記第二導電型薄
膜トランジスタは駆動回路領域に於いてCMOS回路を
構成し、 前記第一導電型薄膜トランジスタ又は第二導電型薄膜ト
ランジスタの内の少なくとも一方の薄膜トランジスタは
画素領域に於いて画素用薄膜トランジスタを成している
事を特徴とするアクティブマトリクス基板。7. An active matrix substrate using the semiconductor device defined in claim 1, wherein the first conductivity type thin film transistor and the second conductivity type thin film transistor are CMOS in a driving circuit region. An active matrix substrate comprising a circuit, wherein at least one of the first conductivity type thin film transistor and the second conductivity type thin film transistor forms a pixel thin film transistor in a pixel region.
法に於いて、 前記第一チャネル領域と前記第二チャネル領域と前記オ
フセット領域を形成する為に第二導電型不純物を極低濃
度にて半導体膜に導入する極低濃度第二導電型不純物導
入工程と、 前記第一ゲート電極と前記第二ゲート電極を形成するゲ
ート電極形成工程と、 前記第一導電型低濃度ソース・ドレイン領域を形成する
為に第一導電型不純物を低濃度にて半導体膜に導入する
低濃度第一導電型不純物導入工程と、 前記第一導電型高濃度ソース・ドレイン領域を形成する
為に第一導電型不純物を高濃度にて半導体膜に導入する
高濃度第一導電型不純物導入工程と、 前記第二導電型高濃度ソース・ドレイン領域を形成する
為に第二導電型不純物を高濃度にて半導体膜に導入する
高濃度第二導電型不純物導入工程とを有し、 該極低濃度第二導電型不純物導入工程は該ゲート電極形
成工程前に行われ、該低濃度第一導電型不純物導入工程
は該ゲート電極形成後に行われる事を特徴とする半導体
装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 1, wherein the second conductivity type impurity is made to have an extremely low concentration in order to form the first channel region, the second channel region and the offset region. An extremely low-concentration second-conductivity-type impurity introducing step for introducing into the semiconductor film, a gate-electrode forming step for forming the first gate electrode and the second gate electrode, and the first-conductivity-type low-concentration source / drain region. A low-concentration first-conductivity-type impurity introduction step of introducing a low-concentration first-conductivity-type impurity into the semiconductor film to form the first-conductivity-type impurity for forming the first-conductivity-type high-concentration source / drain regions; A high-concentration first-conductivity-type impurity introduction step of introducing impurities into the semiconductor film at a high concentration; and a second-conductivity-type impurity at a high concentration to form the second-conductivity-type high-concentration source / drain regions. Takano to be introduced to A second conductivity type impurity introduction step, wherein the extremely low concentration second conductivity type impurity introduction step is performed before the gate electrode formation step, and the low concentration first conductivity type impurity introduction step is performed after the gate electrode formation. A method of manufacturing a semiconductor device, which is performed.
電型不純物導入工程は第二導電型不純物を極低濃度に含
むドープト半導体膜を成膜する工程で有り、 該極低濃度第二導電型不純物導入工程後にゲート絶縁膜
を形成する事を特徴とする半導体装置の製造方法。9. The extremely low concentration second conductivity type impurity introducing step according to claim 8, wherein the doped semiconductor film containing the second conductivity type impurity at an extremely low concentration is formed. A method of manufacturing a semiconductor device, comprising forming a gate insulating film after the second conductivity type impurity introducing step.
導電型不純物導入工程はこの工程以前に形成した半導体
膜に対して第二導電型不純物を極低濃度にて導入する工
程で有り、該極低濃度第二導電型不純物導入工程後にゲ
ート絶縁膜を形成する事を特徴とする半導体装置の製造
方法。10. The step of introducing the extremely low concentration second conductivity type impurity according to claim 8, wherein the extremely low concentration second conductivity type impurity is introduced into the semiconductor film formed before this step. A method for manufacturing a semiconductor device, wherein a gate insulating film is formed after the step of introducing the extremely low concentration second conductivity type impurity.
導電型不純物導入工程はこの工程以前に形成した半導体
膜に対してその表面に形成したゲート絶縁膜を介して第
二導電型不純物を極低濃度にて導入する工程で有る事を
特徴とする半導体装置の製造方法。11. The method of introducing an extremely low concentration second conductivity type impurity according to claim 8, wherein the semiconductor film formed before this step has a second conductivity type via a gate insulating film formed on the surface thereof. A method of manufacturing a semiconductor device, which comprises a step of introducing impurities at an extremely low concentration.
介して対峙する第一チャネル領域と第一導電型高濃度ソ
ース・ドレイン領域を備える第一導電型薄膜トランジス
タと、第二ゲート電極に第二ゲート絶縁膜を介して対峙
する第二チャネル領域と第二導電型高濃度ソース・ドレ
イン領域を備える第二導電型薄膜トランジスタ、とを有
する半導体装置に於いて、 該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するLDD構造
を成し、該第一チャネル領域は極低濃度の第一導電型不
純物を含み、 該第二導電型薄膜トランジスタは該第二導電型高濃度ソ
ース・ドレイン領域と該第二チャネル領域の間に該第二
チャネル領域と同じ不純物濃度を有するオフセット領域
を具備するオフセット構造を成し、該第二チャネル領域
は極低濃度の第一導電型不純物を含んで居る事を特徴と
する半導体装置。12. A first-conductivity-type thin film transistor comprising a first channel region and a first-conductivity-type high-concentration source / drain region facing the first gate electrode with a first gate insulating film interposed between the first-channel-type thin film transistor and the second gate electrode. A semiconductor device having a second conductivity type thin film transistor having a second channel region and a second conductivity type high-concentration source / drain region facing each other through a two-gate insulating film, wherein the first conductivity type thin film transistor is An LDD structure having a first conductivity type low concentration source / drain region between one conductivity type high concentration source / drain region and the first channel region is formed, and the first channel region has an extremely low concentration first conductivity. -Type impurities, the second conductivity type thin film transistor has the same impurity concentration as the second channel region between the second conductivity type high concentration source / drain region and the second channel region. Form an offset structure comprising an offset region, said second channel region semiconductor device, characterized in that there comprises a first conductivity type impurity of very low concentration.
薄膜トランジスタのソース・ドレイン電圧をVDS1、ゲ
ート電圧をVGS1、ソース・ドレイン電流をIDS1とし、
前記第二導電型薄膜トランジスタのソース・ドレイン電
圧をVDS2、ゲート電圧をVGS2、ソース・ドレイン電流
をIDS2とした時に|VDS1|=|VDS2|、且つVGS1=
VGS2=0の条件下にてIDS2>IDS1と成る様に、前記
第二チャネル領域と前記オフセット領域の第一導電型不
純物濃度が定められて居る事を特徴とする半導体装置。13. The source / drain voltage of the first conductivity type thin film transistor is V DS1 , the gate voltage is V GS1 , and the source / drain current is I DS1 according to claim 12.
When the source / drain voltage of the second conductivity type thin film transistor is V DS2 , the gate voltage is V GS2 , and the source / drain current is I DS2 , | V DS1 | = | V DS2 |, and V GS1 =
A semiconductor device, wherein the first conductivity type impurity concentrations of the second channel region and the offset region are set so that I DS2 > I DS1 under the condition of V GS2 = 0.
薄膜トランジスタのソース・ドレイン電圧をVDS1、ゲ
ート電圧をVGS1、ソース・ドレイン電流をIDS1とし、
前記第二導電型薄膜トランジスタのソース・ドレイン電
圧をVDS2、ゲート電圧をVGS2、ソース・ドレイン電流
をIDS2とした時に|VDS1|=|VDS2|、且つVGS1=
VGS2の条件下にてIDS2=IDS1と成る時のゲート電圧
が0Vから前記第一導電型薄膜トランジスタがオン状態
と成る方向にシフトして居る様に、前記第二チャネル領
域と前記オフセット領域の第一導電型不純物濃度が定め
られて居る事を特徴とする半導体装置。14. In claim 12, wherein the first conductivity type source-drain voltage V DS1 of the thin film transistor, the gate voltage V GS1, the source-drain current as I DS1,
When the source / drain voltage of the second conductivity type thin film transistor is V DS2 , the gate voltage is V GS2 , and the source / drain current is I DS2 , | V DS1 | = | V DS2 |, and V GS1 =
Under the condition of V GS2 , the gate voltage when I DS2 = I DS1 is shifted from 0 V in the direction in which the first conductivity type thin film transistor is turned on, so that the second channel region and the offset region are The semiconductor device characterized in that the first-conductivity-type impurity concentration is defined.
於いて、前記第一チャネル領域が含有する第一導電型不
純物濃度と、前記第二チャネル領域が含む第一導電型不
純物濃度と、前記オフセット領域が含む第一導電型不純
物濃度が総て等しい事を特徴とする半導体装置。15. The impurity concentration of the first conductivity type contained in the first channel region, and the impurity concentration of the first conductivity type contained in the second channel region according to claim 12. A semiconductor device, wherein the first conductivity type impurity concentrations included in the offset regions are all equal.
於いて、前記第一導電型はN型で有り、前記第二導電型
はP型で有る事を特徴とする半導体装置。16. The semiconductor device according to claim 12, wherein the first conductivity type is N type and the second conductivity type is P type.
於いて、前記第一導電型はP型で有り、前記第二導電型
はN型で有る事を特徴とする半導体装置。17. The semiconductor device according to claim 12, wherein the first conductivity type is P type and the second conductivity type is N type.
規定する半導体装置を用いたアクティブマトリクス基板
で有り、 前記第一導電型薄膜トランジスタ及び前記第二導電型薄
膜トランジスタは駆動回路領域に於いてCMOS回路を
構成し、 前記第一導電型薄膜トランジスタ又は第二導電型薄膜ト
ランジスタの内の少なくとも一方の薄膜トランジスタは
画素領域に於いて画素用薄膜トランジスタを成している
事を特徴とするアクティブマトリクス基板。18. An active matrix substrate using the semiconductor device according to claim 12, wherein the first conductivity type thin film transistor and the second conductivity type thin film transistor are CMOS in a drive circuit region. An active matrix substrate comprising a circuit, wherein at least one of the first conductivity type thin film transistor and the second conductivity type thin film transistor forms a pixel thin film transistor in a pixel region.
造方法に於いて、 前記第一チャネル領域と前記第二チャネル領域と前記オ
フセット領域を形成する為に第一導電型不純物を極低濃
度にて半導体膜に導入する極低濃度第一導電型不純物導
入工程と、 前記第一ゲート電極と前記第二ゲート電極を形成するゲ
ート電極形成工程と、 前記第一導電型低濃度ソース・ドレイン領域を形成する
為に第一導電型不純物を低濃度にて半導体膜に導入する
低濃度第一導電型不純物導入工程と、 前記第一導電型高濃度ソース・ドレイン領域を形成する
為に第一導電型不純物を高濃度にて半導体膜に導入する
高濃度第一導電型不純物導入工程と、 前記第二導電型高濃度ソース・ドレイン領域を形成する
為に第二導電型不純物を高濃度にて半導体膜に導入する
高濃度第二導電型不純物導入工程とを有し、 該極低濃度第一導電型不純物導入工程は該ゲート電極形
成工程前に行われ、該低濃度第一導電型不純物導入工程
は該ゲート電極形成後に行われる事を特徴とする半導体
装置の製造方法。19. The method of manufacturing a semiconductor device according to claim 12, wherein the first conductivity type impurity is made to have an extremely low concentration in order to form the first channel region, the second channel region and the offset region. An extremely low-concentration first-conductivity-type impurity introducing step for introducing into the semiconductor film, a gate-electrode forming step for forming the first gate electrode and the second gate electrode, and a first-conductivity-type low-concentration source / drain region. A low-concentration first-conductivity-type impurity introduction step of introducing a low-concentration first-conductivity-type impurity into the semiconductor film to form the first-conductivity-type impurity for forming the first-conductivity-type high-concentration source / drain regions; A high-concentration first-conductivity-type impurity introduction step of introducing impurities into the semiconductor film at a high concentration; and a second-conductivity-type impurity at a high concentration to form the second-conductivity-type high-concentration source / drain regions. To introduce Concentration second conductivity type impurity introduction step, the extremely low concentration first conductivity type impurity introduction step is performed before the gate electrode formation step, and the low concentration first conductivity type impurity introduction step is performed. A method of manufacturing a semiconductor device, which is performed later.
一導電型不純物導入工程は第一導電型不純物を極低濃度
に含むドープト半導体膜を成膜する工程で有り、 該極低濃度第一導電型不純物導入工程後にゲート絶縁膜
を形成する事を特徴とする半導体装置の製造方法。20. The ultra low concentration first conductivity type impurity introducing step according to claim 19, wherein the doped semiconductor film containing the first conductivity type impurity in an extremely low concentration is formed. A method of manufacturing a semiconductor device, which comprises forming a gate insulating film after the first conductivity type impurity introducing step.
一導電型不純物導入工程はこの工程以前に形成した半導
体膜に対して第一導電型不純物を極低濃度にて導入する
工程で有り、該極低濃度第一導電型不純物導入工程後に
ゲート絶縁膜を形成する事を特徴とする半導体装置の製
造方法。21. The extremely low concentration first conductivity type impurity introduction step according to claim 19, wherein the first conductivity type impurity is introduced at an extremely low concentration into the semiconductor film formed before this step. A method of manufacturing a semiconductor device, wherein a gate insulating film is formed after the step of introducing the extremely low concentration first conductivity type impurity.
一導電型不純物導入工程はこの工程以前に形成した半導
体膜に対してその表面に形成したゲート絶縁膜を介して
第一導電型不純物を極低濃度にて導入する工程で有る事
を特徴とする半導体装置の製造方法。22. The ultra-low concentration first conductivity type impurity introducing step according to claim 19, wherein the semiconductor film formed before this step has a first conductivity type via a gate insulating film formed on the surface thereof. A method of manufacturing a semiconductor device, which comprises a step of introducing impurities at an extremely low concentration.
介して対峙する第一チャネル領域と第一導電型高濃度ソ
ース・ドレイン領域を備える第一導電型薄膜トランジス
タと、第二ゲート電極に第二ゲート絶縁膜を介して対峙
する第二チャネル領域と第二導電型高濃度ソース・ドレ
イン領域を備える第二導電型薄膜トランジスタ、とを有
する半導体装置に於いて、 該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するLDD構造
を成し、該第一チャネル領域は略真性で有り、 該第二導電型薄膜トランジスタは該第二導電型高濃度ソ
ース・ドレイン領域と該第二チャネル領域の間に該第二
チャネル領域と同じ不純物濃度を有するオフセット領域
を具備するオフセット構造を成し、該第二チャネル領域
は略真性で有る事を特徴とする半導体装置。23. A first-conductivity-type thin film transistor comprising a first channel region and a first-conductivity-type high-concentration source / drain region facing the first gate electrode with a first gate insulating film interposed therebetween; A semiconductor device having a second conductivity type thin film transistor having a second channel region and a second conductivity type high-concentration source / drain region facing each other through a two-gate insulating film, wherein the first conductivity type thin film transistor is Forming an LDD structure having a first-conductivity-type low-concentration source / drain region between the first-conductivity-type high-concentration source / drain region and the first-channel region, the first-channel region being substantially intrinsic; The two-conductivity-type thin film transistor has an offset region having the same impurity concentration as that of the second channel region between the second-conductivity-type high-concentration source / drain region and the second channel region. Form an offset structure comprising, said second channel region semiconductor device, characterized in that there substantially intrinsic.
はN型で有り、前記第二導電型はP型で有る事を特徴と
する半導体装置。24. The semiconductor device according to claim 23, wherein the first conductivity type is N type and the second conductivity type is P type.
P型で有り、前記第二導電型はN型で有る事を特徴とす
る半導体装置。25. The semiconductor device according to claim 23, wherein the first conductivity type is P type and the second conductivity type is N type.
規定する半導体装置を用いたアクティブマトリクス基板
で有り、 前記第一導電型薄膜トランジスタ及び前記第二導電型薄
膜トランジスタは駆動回路領域に於いてCMOS回路を
構成し、 前記第一導電型薄膜トランジスタ又は第二導電型薄膜ト
ランジスタの内の少なくとも一方の薄膜トランジスタは
画素領域に於いて画素用薄膜トランジスタを成している
事を特徴とするアクティブマトリクス基板。26. An active matrix substrate using the semiconductor device defined in any one of claims 23 to 25, wherein the first conductivity type thin film transistor and the second conductivity type thin film transistor are CMOS in a drive circuit region. An active matrix substrate comprising a circuit, wherein at least one of the first conductivity type thin film transistor and the second conductivity type thin film transistor forms a pixel thin film transistor in a pixel region.
峙するチャネル領域と該チャネル領域に接続するソース
・ドレイン領域を備える薄膜トランジスタ、及び誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、 前記薄膜トランジスタはソース・ドレイン領域がゲート
電極の端部にゲート絶縁膜を介して対峙する低濃度ソー
ス・ドレイン領域及び該低濃度ソース・ドレイン領域に
隣接する高濃度ソース・ドレイン領域を具備するLDD
構造を成し、 前記第一電極部は前記低濃度ソース・ドレイン領域と導
電型が同じで該導電型の不純物濃度が同等の同一の半導
体膜から構成されている事を特徴とする半導体装置。27. A thin film transistor comprising a channel region facing a gate electrode via a gate insulating film and source / drain regions connected to the channel region, and a first electrode portion and a second electrode facing each other via a dielectric film. And a low-concentration source / drain region in which the source / drain region faces the end of the gate electrode via a gate insulating film, and the low-concentration source / drain region. LDD having high-concentration source / drain regions adjacent to
A semiconductor device having a structure, wherein the first electrode portion is composed of the same semiconductor film having the same conductivity type as the low-concentration source / drain regions and the same impurity concentration of the conductivity type.
峙するチャネル領域と該チャネル領域に接続するソース
・ドレイン領域を備える薄膜トランジスタ、及び誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、 前記薄膜トランジスタはソース・ドレイン領域がゲート
電極の端部にゲート絶縁膜を介して対峙する低濃度ソー
ス・ドレイン領域及び該低濃度ソース・ドレイン領域に
隣接する高濃度ソース・ドレイン領域を具備するLDD
構造を成し、 前記第一電極部は前記高濃度ソース・ドレイン領域と導
電型が同じで該導電型の不純物濃度が同等の同一の半導
体膜から構成されている事を特徴とする半導体装置。28. A thin film transistor comprising a channel region facing a gate electrode via a gate insulating film and source / drain regions connected to the channel region, and a first electrode portion and a second electrode facing each other via a dielectric film. And a low-concentration source / drain region in which the source / drain region faces the end of the gate electrode via a gate insulating film, and the low-concentration source / drain region. LDD having high-concentration source / drain regions adjacent to
A semiconductor device having a structure, wherein the first electrode portion is composed of the same semiconductor film having the same conductivity type as the high-concentration source / drain regions and the same impurity concentration of the conductivity type.
峙するチャネル領域とドナー不純物又はアクセプター不
純物を高濃度に含むソース・ドレイン領域を備える薄膜
トランジスタ、及び誘電体膜を介して対向する第一電極
部と第二電極部から成る容量素子とを有する半導体装置
に於いて、 前記薄膜トランジスタは該ソース・ドレイン領域端部と
該チャンネル領域端部の間に該チャンネル領域と同等の
不純物濃度を有するオフセット領域を備え、 前記第一電極部は前記高濃度ソース・ドレイン領域と導
電型が同じで該導電型の不純物濃度が同等の同一の半導
体膜から構成されている事を特徴とする半導体装置。29. A thin film transistor having a channel region facing the gate electrode with a gate insulating film interposed therebetween and a source / drain region containing a high concentration of a donor impurity or an acceptor impurity, and a first electrode portion facing with a dielectric film interposed therebetween. In the semiconductor device having a capacitive element including a second electrode portion, the thin film transistor includes an offset region having an impurity concentration equivalent to that of the channel region between the source / drain region end and the channel region end. The semiconductor device is characterized in that the first electrode portion is composed of the same semiconductor film having the same conductivity type as the high-concentration source / drain regions and the same impurity concentration of the conductivity type.
峙するチャネル領域と該チャネル領域に接続するソース
・ドレイン領域を備える第一導電型及び第二導電型薄膜
トランジスタと、誘電体膜を介して対向する第一電極部
と第二電極部から成る容量素子とを有する半導体装置に
於いて、 前記第一導電型及び第二導電型薄膜トランジスタはソー
ス・ドレイン領域がゲート電極の端部にゲート絶縁膜を
介して対峙する低濃度ソース・ドレイン領域と該低濃度
ソース・ドレイン領域に隣接する高濃度ソース・ドレイ
ン領域とを備えるLDD構造を成し、 前記第一電極部は前記第一導電型及び第二導電型薄膜ト
ランジスタの前記低濃度ソース・ドレイン領域と導電型
が同じで該導電型の不純物濃度が同等の同一の半導体膜
から構成されている事を特徴とする半導体装置。30. A first-conductivity-type thin film transistor and a second-conductivity-type thin film transistor, which have a channel region facing the gate electrode via a gate insulating film and source / drain regions connected to the channel region, and face each other via a dielectric film. In the semiconductor device having the first electrode portion and the capacitive element including the second electrode portion, the first-conductivity-type and second-conductivity-type thin film transistors have a source / drain region with a gate insulating film at an end of the gate electrode. Forming a LDD structure including a low-concentration source / drain region and a high-concentration source / drain region adjacent to the low-concentration source / drain region, and the first electrode portion includes the first conductivity type and the second conductivity type. It is characterized in that it is composed of the same semiconductor film having the same conductivity type as the low-concentration source / drain regions of the conductivity type thin film transistor and having the same impurity concentration of the conductivity type. The semiconductor device according to.
峙するチャネル領域と該チャネル領域に接続するソース
・ドレイン領域を備える第一導電型及び第二導電型薄膜
トランジスタと、誘電体膜を介して対向する第一電極部
と第二電極部から成る容量素子とを有する半導体装置に
於いて、 前記第一導電型及び第二導電型薄膜トランジスタはソー
ス・ドレイン領域がゲート電極の端部にゲート絶縁膜を
介して対峙する低濃度ソース・ドレイン領域と該低濃度
ソース・ドレイン領域に隣接する高濃度ソース・ドレイ
ン領域とを備えるLDD構造を成し、 前記第一電極部は前記第一導電型及び第二導電型薄膜ト
ランジスタの前記高濃度ソース・ドレイン領域と導電型
が同じで該導電型の不純物濃度が同等の同一の半導体膜
から構成されている事を特徴とする半導体装置。31. A first-conductivity-type thin film transistor and a second-conductivity-type thin film transistor, which have a channel region facing the gate electrode via a gate insulating film and source / drain regions connected to the channel region, and face each other via a dielectric film. In the semiconductor device having the first electrode portion and the capacitive element including the second electrode portion, the first-conductivity-type and second-conductivity-type thin film transistors have a source / drain region with a gate insulating film at an end of the gate electrode. Forming a LDD structure including a low-concentration source / drain region and a high-concentration source / drain region adjacent to the low-concentration source / drain region, and the first electrode portion includes the first conductivity type and the second conductivity type. The high-concentration source / drain regions of the conductivity type thin film transistor are formed of the same semiconductor film having the same conductivity type and the same impurity concentration of the conductivity type. The semiconductor device according to.
は前記第一導電型薄膜トランジスタの低濃度ソース・ド
レイン領域が有する第一導電型不純物と同量の第一導電
型不純物を含有する半導体膜から構成され、 該第一導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域は第一導電型不純物と共に該第一導電型不純物量
よりも少なく、且つ前記第二導電型薄膜トランジスタの
低濃度ソース・ドレイン領域と同量の第二導電型不純物
を含む事を特徴とする半導体装置。32. The first electrode part according to claim 30, wherein the first electrode part contains the same amount of the first conductivity type impurity as the first conductivity type impurity contained in the low concentration source / drain regions of the first conductivity type thin film transistor. A low-concentration source / drain region of the first-conductivity-type thin film transistor, the low-concentration source / drain regions of the first-conductivity-type thin film transistor being less than the first-conductivity-type impurity amount together with the first-conductivity-type impurity. A semiconductor device comprising the same amount of impurities of the second conductivity type as a region.
は前記第二導電型薄膜トランジスタの低濃度ソース・ド
レイン領域が有する第二導電型不純物と同量の第二導電
型不純物を含有する半導体膜から構成され、 前記第一導電型薄膜トランジスタの低濃度ソース・ドレ
イン領域は第一導電型不純物と共に該第一導電型不純物
量よりも少なく、且つ前記第二導電型薄膜トランジスタ
の低濃度ソース・ドレイン領域と同量の第二導電型不純
物を含む事を特徴とする半導体装置。33. The first electrode part according to claim 30, containing the same amount of second conductivity type impurities as the second conductivity type impurities included in the low concentration source / drain regions of the second conductivity type thin film transistor. A low-concentration source / drain region of the first-conductivity-type thin film transistor together with a first-conductivity-type impurity in an amount less than the first-conductivity-type impurity amount, and a low-concentration source / drain of the second-conductivity-type thin film transistor; A semiconductor device comprising the same amount of impurities of the second conductivity type as a region.
は前記第一導電型薄膜トランジスタの高濃度ソース・ド
レイン領域が有する第一導電型不純物と同量の第一導電
型不純物を含有する半導体膜から構成され、 該第一導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域は第一導電型不純物と共に該第一導電型不純物量
よりも少なく、且つ前記第二導電型薄膜トランジスタの
低濃度ソース・ドレイン領域と同量の第二導電型不純物
を含む事を特徴とする半導体装置。34. The first electrode portion according to claim 31, wherein the first electrode portion contains the same amount of first conductivity type impurities as the first conductivity type impurities included in the high-concentration source / drain regions of the first conductivity type thin film transistor. A low-concentration source / drain region of the first-conductivity-type thin film transistor, the low-concentration source / drain regions of the first-conductivity-type thin film transistor being less than the first-conductivity-type impurity amount together with the first-conductivity-type impurity. A semiconductor device comprising the same amount of impurities of the second conductivity type as a region.
は前記第二導電型薄膜トランジスタの高濃度ソース・ド
レイン領域が有する第二導電型不純物と同量の第二導電
型不純物を含有する半導体膜から構成され、 前記第一導電型薄膜トランジスタの低濃度ソース・ドレ
イン領域は第一導電型不純物と共に該第一導電型不純物
量よりも少なく、且つ前記第二導電型薄膜トランジスタ
の低濃度ソース・ドレイン領域と同量の第二導電型不純
物を含む事を特徴とする半導体装置。35. The first electrode portion according to claim 31, wherein the first electrode portion contains the second conductivity type impurity in the same amount as the second conductivity type impurity included in the high-concentration source / drain regions of the second conductivity type thin film transistor. A low-concentration source / drain region of the first-conductivity-type thin film transistor together with a first-conductivity-type impurity in an amount less than the first-conductivity-type impurity amount, and a low-concentration source / drain of the second-conductivity-type thin film transistor; A semiconductor device comprising the same amount of impurities of the second conductivity type as a region.
峙するチャネル領域と第一導電型不純物を高濃度に含む
高濃度第一導電型ソース・ドレイン領域を備える第一導
電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を
介して対峙するチャネル領域と第二導電型不純物を高濃
度に含む高濃度第二導電型ソース・ドレイン領域を備え
る第二導電型薄膜トランジスタと、誘電体膜を介して対
向する第一電極部と第二電極部から成る容量素子、とを
有する半導体装置に於いて、 前記第一導電型薄膜トランジスタは前記高濃度第一導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に低濃度第一導電型ソース・ドレイン領域を具備す
るLDD構造を成し、 前記第二導電型薄膜トランジスタは前記高濃度第二導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に該チャンネル領域と同等の不純物濃度を有するオ
フセット領域を備え、 前記第一電極部は前記第一導電型薄膜トランジスタの低
濃度第一導電型ソース・ドレイン領域と同量の第一導電
型不純物を含む半導体膜から構成されている事を特徴と
する半導体装置。36. A first-conductivity-type thin film transistor comprising a channel region facing the gate electrode with a gate insulating film interposed therebetween and a high-concentration first-conductivity type source / drain region containing a high-concentration first-conductivity-type impurity, and a gate electrode. A second conductive type thin film transistor having a channel region facing the gate insulating film and a high-concentration second conductive type source / drain region containing a high concentration of the second conductive type impurities, and a second conductive type thin film transistor facing the thin film transistor. In a semiconductor device having one electrode part and a capacitive element composed of a second electrode part, the first conductivity type thin film transistor is located between the high concentration first conductivity type source / drain region end part and the channel region end part. An LDD structure having a low-concentration first-conductivity-type source / drain region, and the second-conductivity-type thin film transistor includes the high-concentration second-conductivity-type source / drain region. An offset region having an impurity concentration equivalent to that of the channel region is provided between an end portion and the end of the channel region, and the first electrode portion is a low concentration first conductivity type source / drain region of the first conductivity type thin film transistor. A semiconductor device comprising a semiconductor film containing the same amount of impurities of the first conductivity type.
峙するチャネル領域と第一導電型不純物を高濃度に含む
高濃度第一導電型ソース・ドレイン領域を備える第一導
電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を
介して対峙するチャネル領域と第二導電型不純物を高濃
度に含む高濃度第二導電型ソース・ドレイン領域を備え
る第二導電型薄膜トランジスタと、誘電体膜を介して対
向する第一電極部と第二電極部から成る容量素子とを有
する半導体装置に於いて、 前記第一導電型薄膜トランジスタは前記高濃度第一導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に低濃度第一導電型ソース・ドレイン領域を具備す
るLDD構造を成し、 前記第二導電型薄膜トランジスタは前記高濃度第二導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に該チャンネル領域と同等の不純物濃度を有するオ
フセット領域を備え、 前記第一電極部は前記第一導電型薄膜トランジスタの高
濃度第一導電型ソース・ドレイン領域と同量の第一導電
型不純物を含む半導体膜から構成されている事を特徴と
する半導体装置。37. A first-conductivity-type thin film transistor having a channel region facing the gate electrode with a gate insulating film interposed therebetween and a high-concentration first-conductivity type source / drain region containing a high-concentration first-conductivity-type impurity, and a gate electrode. A second conductive type thin film transistor having a channel region facing the gate insulating film and a high-concentration second conductive type source / drain region containing a high concentration of the second conductive type impurities, and a second conductive type thin film transistor facing the thin film transistor. In a semiconductor device having a capacitive element including one electrode portion and a second electrode portion, the first conductivity type thin film transistor is provided between the high concentration first conductivity type source / drain region end portion and the channel region end portion. An LDD structure having low-concentration first conductivity type source / drain regions is formed, and the second conductivity-type thin film transistor is the high-concentration second conductivity type source / drain regions. An offset region having an impurity concentration equivalent to that of the channel region between the first portion and the end of the channel region, and the first electrode portion is the same as the high concentration first conductivity type source / drain region of the first conductivity type thin film transistor. A semiconductor device comprising a semiconductor film containing an amount of impurities of the first conductivity type.
峙するチャネル領域と第一導電型不純物を高濃度に含む
高濃度第一導電型ソース・ドレイン領域を備える第一導
電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を
介して対峙するチャネル領域と第二導電型不純物を高濃
度に含む高濃度第二導電型ソース・ドレイン領域を備え
る第二導電型薄膜トランジスタと、誘電体膜を介して対
向する第一電極部と第二電極部から成る容量素子とを有
する半導体装置に於いて、 前記第一導電型薄膜トランジスタは前記高濃度第一導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に低濃度第一導電型ソース・ドレイン領域を具備す
るLDD構造を成し、 前記第二導電型薄膜トランジスタは前記高濃度第二導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に該チャンネル領域と同等の不純物濃度を有するオ
フセット領域を備え、 前記第一電極部は前記第二導電型薄膜トランジスタの高
濃度第二導電型ソース・ドレイン領域と同量の第二導電
型不純物を含む半導体膜から構成されている事を特徴と
する半導体装置。38. A first-conductivity-type thin film transistor having a channel region facing the gate electrode with a gate insulating film interposed therebetween and a high-concentration first-conductivity type source / drain region containing a high-concentration first-conductivity-type impurity, and a gate electrode. A second conductive type thin film transistor having a channel region facing the gate insulating film and a high-concentration second conductive type source / drain region containing a high concentration of the second conductive type impurities, and a second conductive type thin film transistor facing the thin film transistor. In a semiconductor device having a capacitive element including one electrode portion and a second electrode portion, the first conductivity type thin film transistor is provided between the high concentration first conductivity type source / drain region end portion and the channel region end portion. An LDD structure having low-concentration first conductivity type source / drain regions is formed, and the second conductivity-type thin film transistor is the high-concentration second conductivity type source / drain regions. An offset region having an impurity concentration equivalent to that of the channel region between the first region and the end of the channel region, and the first electrode portion is the same as the high concentration second conductivity type source / drain region of the second conductivity type thin film transistor. A semiconductor device comprising a semiconductor film containing an amount of impurities of the second conductivity type.
規定する半導体装置を用いたアクティブマトリクス基板
であって、 前記第一導電型及び前記第二導電型薄膜トランジスタは
駆動回路部に於いてCMOS回路を構成し、 前記第一導電型及び第二導電型薄膜トランジスタの内の
少なくとも一方の薄膜トランジスタは画素領域に於いて
画素用薄膜トランジスタを構成し、 前記容量素子は前記画素領域に於いて液晶セルに対する
保持容量を構成している事を特徴とするアクティブマト
リクス基板。39. An active matrix substrate using the semiconductor device defined in claim 27, wherein the first conductivity type and the second conductivity type thin film transistors are CMOS in a drive circuit section. A circuit, wherein at least one of the first conductivity type thin film transistor and the second conductivity type thin film transistor constitutes a pixel thin film transistor in a pixel region, and the capacitive element holds a liquid crystal cell in the pixel region. An active matrix substrate characterized by comprising a capacitor.
領域と該チャネル領域に低濃度ソース・ドレイン領域を
介して導電接続する高濃度ソース・ドレイン領域とを具
備するLDD型薄膜トランジスタと、誘電体膜を介して
対向する第一電極部と第二電極部から成る容量素子を有
する半導体装置の製造方法に於いて、 少なくとも該チャンネル領域と該低濃度ソース・ドレイ
ン領域と該第一電極部を構成する半導体膜を形成する第
一工程と、 該半導体膜の一部に低濃度にてドナー又はアクセプター
と成る不純物を導入して該低濃度ソース・ドレイン領域
と該第一電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。40. An LDD thin film transistor comprising a gate electrode, a gate insulating film, a channel region, and a high concentration source / drain region conductively connected to the channel region via a low concentration source / drain region, and a dielectric film. In a method of manufacturing a semiconductor device having a capacitive element composed of a first electrode portion and a second electrode portion that face each other, a semiconductor constituting at least the channel region, the low-concentration source / drain region, and the first electrode portion. A first step of forming a film, and a second step of forming a low concentration source / drain region and the first electrode part by introducing an impurity which becomes a donor or an acceptor into a part of the semiconductor film at a low concentration A method for manufacturing a semiconductor device, comprising: a third step of forming a gate electrode and a second electrode portion after completion of the second step.
領域と該チャネル領域に低濃度ソース・ドレイン領域を
介して導電接続する高濃度ソース・ドレイン領域とを具
備するLDD型薄膜トランジスタと、誘電体膜を介して
対向する第一電極部と第二電極部から成る容量素子を有
する半導体装置の製造方法に於いて、 少なくとも該チャンネル領域と該高濃度ソース・ドレイ
ン領域と該第一電極部を構成する半導体膜を形成する第
一工程と、 該半導体膜の一部に高濃度にてドナー又はアクセプター
と成る不純物を導入して該高濃度ソース・ドレイン領域
と該第一電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。41. An LDD thin film transistor comprising a gate electrode, a gate insulating film, a channel region, and a high concentration source / drain region conductively connected to the channel region via a low concentration source / drain region, and a dielectric film. In a method of manufacturing a semiconductor device having a capacitive element composed of a first electrode portion and a second electrode portion that face each other, a semiconductor forming at least the channel region, the high-concentration source / drain region, and the first electrode portion. A first step of forming a film, and a second step of forming a high-concentration source / drain region and the first electrode part by introducing a high-concentration impurity serving as a donor or an acceptor into a part of the semiconductor film. A method for manufacturing a semiconductor device, comprising: a third step of forming a gate electrode and a second electrode portion after completion of the second step.
領域と該チャネル領域と同量の不純物を含むオフセット
領域と該オフセット領域を介して該チャネル領域に導電
接続する高濃度ソース・ドレイン領域とを具備するオフ
セット型薄膜トランジスタと、誘電体膜を介して対向す
る第一電極部と第二電極部から成る容量素子を有する半
導体装置の製造方法に於いて、 少なくとも該チャンネル領域と該高濃度ソース・ドレイ
ン領域と該第一電極部を構成する半導体膜を形成する第
一工程と、 該半導体膜の一部に高濃度にてドナー又はアクセプター
と成る不純物を導入して該高濃度ソース・ドレイン領域
と該第一電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。42. A gate electrode, a gate insulating film, a channel region, an offset region containing the same amount of impurities as the channel region, and a high-concentration source / drain region conductively connected to the channel region via the offset region. And a high-concentration source / drain region at least in the channel region and the high-concentration source / drain region. And a first step of forming a semiconductor film forming the first electrode portion, and introducing a high-concentration impurity serving as a donor or an acceptor into a part of the semiconductor film to form the high-concentration source / drain regions and the first A semiconductor device comprising: a second step of forming one electrode portion; and a third step of forming a gate electrode and a second electrode portion after the completion of the second step. Production method.
領域と該チャネル領域に低濃度第一導電型ソース・ドレ
イン領域を介して導電接続する高濃度第一導電型ソース
・ドレイン領域とを具備するLDD型第一導電型薄膜ト
ランジスタと、ゲート電極とゲート絶縁膜とチャネル領
域と該チャネル領域に低濃度第二導電型ソース・ドレイ
ン領域を介して導電接続する高濃度第二導電型ソース・
ドレイン領域とを具備するLDD型第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、 少なくとも該LDD型第一導電型薄膜トランジスタのチ
ャンネル領域と低濃度第一導電型ソース・ドレイン領域
と、該LDD型第二導電型薄膜トランジスタのチャンネ
ル領域と、該第一電極部を構成する半導体膜を形成する
第一工程と、 該半導体膜の一部に低濃度にて第一導電型不純物を導入
して該低濃度第一導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。43. An LDD including a gate electrode, a gate insulating film, a channel region, and a high-concentration first conductivity type source / drain region conductively connected to the channel region through a low-concentration first conductivity type source / drain region. Type first conductivity type thin film transistor, a gate electrode, a gate insulating film, a channel region, and a high concentration second conductivity type source for conductively connecting to the channel region through a low concentration second conductivity type source / drain region.
A method for manufacturing a semiconductor device having an LDD type second conductivity type thin film transistor having a drain region and a capacitive element composed of a first electrode portion and a second electrode portion facing each other with a dielectric film interposed between them. Forming a channel region of the first conductivity type thin film transistor of the first conductivity type, a source / drain region of a low concentration first conductivity type, a channel region of the second conductivity type thin film transistor of the LDD type, and a semiconductor film forming the first electrode portion A second step of introducing a first conductivity type impurity at a low concentration into a part of the semiconductor film to form the low concentration first conductivity type source / drain region and the first electrode portion; A method of manufacturing a semiconductor device, comprising: a third step of forming a gate electrode and a second electrode portion after completion of two steps.
領域と該チャネル領域に低濃度第一導電型ソース・ドレ
イン領域を介して導電接続する高濃度第一導電型ソース
・ドレイン領域とを具備するLDD型第一導電型薄膜ト
ランジスタと、ゲート電極とゲート絶縁膜とチャネル領
域と該チャネル領域に低濃度第二導電型ソース・ドレイ
ン領域を介して導電接続する高濃度第二導電型ソース・
ドレイン領域とを具備するLDD型第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、 少なくとも該LDD型第一導電型薄膜トランジスタのチ
ャンネル領域と高濃度第一導電型ソース・ドレイン領域
と、該LDD型第二導電型薄膜トランジスタのチャンネ
ル領域と、該第一電極部を構成する半導体膜を形成する
第一工程と、 該半導体膜の一部に高濃度にて第一導電型不純物を導入
して該高濃度第一導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。44. An LDD including a gate electrode, a gate insulating film, a channel region, and a high-concentration first conductivity type source / drain region conductively connected to the channel region through a low-concentration first conductivity type source / drain region. Type first conductivity type thin film transistor, a gate electrode, a gate insulating film, a channel region, and a high concentration second conductivity type source for conductively connecting to the channel region through a low concentration second conductivity type source / drain region.
A method for manufacturing a semiconductor device having an LDD type second conductivity type thin film transistor having a drain region and a capacitive element composed of a first electrode portion and a second electrode portion facing each other with a dielectric film interposed between them. Forming a channel region of the first-conductivity-type thin film transistor, a high-concentration first-conductivity-type source / drain region, a channel region of the LDD-type second-conductivity-type thin film transistor, and a semiconductor film forming the first electrode portion A second step of introducing a high-concentration first-conductivity-type impurity into a part of the semiconductor film to form the high-concentration first-conductivity-type source / drain regions and the first electrode portion; A method of manufacturing a semiconductor device, comprising: a third step of forming a gate electrode and a second electrode portion after completion of two steps.
導電型ソース・ドレイン領域を形成する為に第一導電型
不純物を低濃度にて該半導体膜に導入する低濃度第一導
電型不純物導入工程、又は前記LDD型第二導電型薄膜
トランジスタの低濃度第二導電型ソース・ドレイン領域
を形成する為に第二導電型不純物を低濃度にて該半導体
膜に導入する低濃度第二導電型不純物導入工程の一方の
低濃度不純物導入工程をマスクを形成せずに行い、該第
一導電型不純物と該第二導電型不純物の双方の不純物が
導入される領域の導電型及び実質的な不純物濃度につい
ては、該第一導電型不純物と該第二導電型不純物の導入
量の差によって規定する事を特徴とする半導体装置の製
造方法。45. The semiconductor according to any one of claims 43 to 44, wherein the first-conductivity-type impurity is doped at a low concentration to form a low-concentration first-conductivity-type source / drain region of the LDD-type first-conductivity-type thin film transistor. A low-concentration first-conductivity-type impurity introducing step into the film, or a low-concentration second-conductivity-type impurity for forming the low-concentration second-conductivity source / drain regions of the LDD-type second-conductivity-type thin film transistor. One of the low-concentration impurity introduction steps of the low-concentration second-conductivity-type impurity introduction step to be introduced into the semiconductor film is performed without forming a mask, and impurities of both the first-conductivity-type impurities and the second-conductivity-type impurities are introduced. The method for manufacturing a semiconductor device is characterized in that the conductivity type and the substantial impurity concentration of the region to be formed are defined by the difference between the introduction amounts of the first conductivity type impurity and the second conductivity type impurity.
ネル領域と該第一チャネル領域に低濃度第一導電型ソー
ス・ドレイン領域を介して導電接続する高濃度第一導電
型ソース・ドレイン領域とを具備するLDD型第一導電
型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第
二チャネル領域と高濃度第二導電型ソース・ドレイン領
域、及び該第二チャネル領域端と該高濃度第二導電型ソ
ース・ドレイン領域端との間に該第二チャネル領域と同
じ不純物濃度を有するオフセット領域を具備するオフセ
ット型第二導電型薄膜トランジスタと、誘電体膜を介し
て対向する第一電極部と第二電極部から成る容量素子、
とを有する半導体装置の製造方法に於いて、 少なくとも該第一チャンネル領域と該低濃度第一導電型
ソース・ドレイン領域と該第二チャンネル領域と該第一
電極部を構成する半導体膜を形成する第一工程と、 該半導体膜の一部に低濃度にて第一導電型不純物を導入
して該低濃度第一導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。46. A gate electrode, a gate insulating film, a first channel region, and a high-concentration first conductivity type source / drain region conductively connected to the first channel region through a low-concentration first conductivity type source / drain region. An LDD type first conductivity type thin film transistor, a gate electrode, a gate insulating film, a second channel region, a high concentration second conductivity type source / drain region, and an end of the second channel region and the high concentration second conductivity type An offset type second conductivity type thin film transistor having an offset region having the same impurity concentration as that of the second channel region between the source / drain region ends, and a first electrode portion and a second electrode facing each other with a dielectric film interposed therebetween. A capacitive element consisting of
In a method of manufacturing a semiconductor device having: a semiconductor film forming at least the first channel region, the low-concentration first conductivity type source / drain region, the second channel region, and the first electrode portion. A first step, and a second step of forming a low concentration first conductivity type source / drain region and the first electrode portion by introducing a low concentration first conductivity type impurity into a part of the semiconductor film; A method of manufacturing a semiconductor device, comprising: a third step of forming a gate electrode and a second electrode portion after completion of the second step.
ネル領域と該第一チャネル領域に低濃度第一導電型ソー
ス・ドレイン領域を介して導電接続する高濃度第一導電
型ソース・ドレイン領域とを具備するLDD型第一導電
型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第
二チャネル領域と高濃度第二導電型ソース・ドレイン領
域、及び該第二チャネル領域端と該高濃度第二導電型ソ
ース・ドレイン領域端との間に該第二チャネル領域と同
じ不純物濃度を有するオフセット領域を具備するオフセ
ット型第二導電型薄膜トランジスタと、誘電体膜を介し
て対向する第一電極部と第二電極部から成る容量素子、
とを有する半導体装置の製造方法に於いて、 少なくとも該第一チャンネル領域と該高濃度第一導電型
ソース・ドレイン領域と該第二チャンネル領域と該第一
電極部を構成する半導体膜を形成する第一工程と、 該半導体膜の一部に高濃度にて第一導電型不純物を導入
して該高濃度第一導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。47. A gate electrode, a gate insulating film, a first channel region, and a high-concentration first conductivity type source / drain region which is conductively connected to the first channel region through a low-concentration first conductivity type source / drain region. An LDD type first conductivity type thin film transistor, a gate electrode, a gate insulating film, a second channel region, a high concentration second conductivity type source / drain region, and an end of the second channel region and the high concentration second conductivity type An offset type second conductivity type thin film transistor having an offset region having the same impurity concentration as that of the second channel region between the source / drain region ends, and a first electrode portion and a second electrode facing each other with a dielectric film interposed therebetween. A capacitive element consisting of
In a method for manufacturing a semiconductor device having: a semiconductor film forming at least the first channel region, the high-concentration first conductivity type source / drain region, the second channel region, and the first electrode portion. A first step, and a second step of introducing a high-concentration first-conductivity-type source / drain region and the first electrode part by introducing a high-concentration first-conductivity-type impurity into a part of the semiconductor film; A method of manufacturing a semiconductor device, comprising: a third step of forming a gate electrode and a second electrode portion after completion of the second step.
ネル領域と該第一チャネル領域に低濃度第一導電型ソー
ス・ドレイン領域を介して導電接続する高濃度第一導電
型ソース・ドレイン領域とを具備するLDD型第一導電
型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第
二チャネル領域と高濃度第二導電型ソース・ドレイン領
域、及び該第二チャネル領域端と該高濃度第二導電型ソ
ース・ドレイン領域端との間に該第二チャネル領域と同
じ不純物濃度を有するオフセット領域を具備するオフセ
ット型第二導電型薄膜トランジスタと、誘電体膜を介し
て対向する第一電極部と第二電極部から成る容量素子、
とを有する半導体装置の製造方法に於いて、 少なくとも該第一チャンネル領域と該第二チャンネル領
域と該高濃度第二導電型ソース・ドレイン領域と該第一
電極部を構成する半導体膜を形成する第一工程と、 該半導体膜の一部に高濃度にて第二導電型不純物を導入
して該高濃度第二導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。48. A gate electrode, a gate insulating film, a first channel region, and a high concentration first conductivity type source / drain region conductively connected to the first channel region through a low concentration first conductivity type source / drain region. An LDD type first conductivity type thin film transistor, a gate electrode, a gate insulating film, a second channel region, a high concentration second conductivity type source / drain region, and an end of the second channel region and the high concentration second conductivity type An offset type second conductivity type thin film transistor having an offset region having the same impurity concentration as that of the second channel region between the source / drain region ends, and a first electrode portion and a second electrode facing each other with a dielectric film interposed therebetween. A capacitive element consisting of
In a method of manufacturing a semiconductor device having: a semiconductor film forming at least the first channel region, the second channel region, the high-concentration second conductivity type source / drain region, and the first electrode portion. A first step, and a second step of forming a high-concentration second-conductivity-type source / drain region and the first electrode part by introducing a second-conductivity-type impurity at a high concentration into a part of the semiconductor film; A method of manufacturing a semiconductor device, comprising: a third step of forming a gate electrode and a second electrode portion after completion of the second step.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23705696A JP3948034B2 (en) | 1995-09-06 | 1996-09-06 | Semiconductor device, manufacturing method thereof, and active matrix substrate |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22954195 | 1995-09-06 | ||
JP7-229541 | 1995-10-18 | ||
JP7-270399 | 1995-10-18 | ||
JP27039995 | 1995-10-18 | ||
JP23705696A JP3948034B2 (en) | 1995-09-06 | 1996-09-06 | Semiconductor device, manufacturing method thereof, and active matrix substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09172183A true JPH09172183A (en) | 1997-06-30 |
JP3948034B2 JP3948034B2 (en) | 2007-07-25 |
Family
ID=27331540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23705696A Expired - Fee Related JP3948034B2 (en) | 1995-09-06 | 1996-09-06 | Semiconductor device, manufacturing method thereof, and active matrix substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3948034B2 (en) |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100275931B1 (en) * | 1997-08-30 | 2001-01-15 | 구본준 | Method for fabricating thin film transistor |
JP2001077374A (en) * | 1999-07-06 | 2001-03-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
JP2004128487A (en) * | 2002-09-10 | 2004-04-22 | Nec Corp | Thin film semiconductor device and its manufacturing method |
JP2004241750A (en) * | 2002-03-26 | 2004-08-26 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacturing method |
JP2005328088A (en) * | 1999-07-06 | 2005-11-24 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method therefor |
US7012302B2 (en) | 2003-02-07 | 2006-03-14 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
KR100540131B1 (en) * | 1997-07-19 | 2006-03-22 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display Manufacturing Method |
JP2007103910A (en) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | Array substrate for liquid crystal display device, method of manufacturing same, thin film transistor for liquid crystal display device, method of manufacturing same, and liquid crystal display device |
US7274070B2 (en) | 2003-02-28 | 2007-09-25 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
JP2008047903A (en) * | 2006-08-11 | 2008-02-28 | Samsung Sdi Co Ltd | Process for producing thin film transistor array substrate |
CN100391008C (en) * | 2003-03-05 | 2008-05-28 | 统宝光电股份有限公司 | Film transistor structure with lightly doped drain area and its manufacture |
JP2010192936A (en) * | 1999-02-12 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | Transmission type liquid crystal display device, projector, and digital camera |
US8008718B2 (en) | 2004-12-14 | 2011-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and production method thereof |
JP2011181929A (en) * | 2010-03-02 | 2011-09-15 | Samsung Electronics Co Ltd | Thin film transistor and method of manufacturing the same |
JP2012058742A (en) * | 1999-04-27 | 2012-03-22 | Semiconductor Energy Lab Co Ltd | El display device |
US8368071B2 (en) | 2002-03-26 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and capacitor |
JP2018037477A (en) * | 2016-08-30 | 2018-03-08 | 京セラディスプレイ株式会社 | Dot matrix type display device |
-
1996
- 1996-09-06 JP JP23705696A patent/JP3948034B2/en not_active Expired - Fee Related
Cited By (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100540131B1 (en) * | 1997-07-19 | 2006-03-22 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display Manufacturing Method |
KR100275931B1 (en) * | 1997-08-30 | 2001-01-15 | 구본준 | Method for fabricating thin film transistor |
US8994887B2 (en) | 1999-02-12 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film |
US8896777B2 (en) | 1999-02-12 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a spacer wherein the spacer has an opening through which a pixel electrode is connected to a first transistor |
US9235095B2 (en) | 1999-02-12 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film |
JP2010192936A (en) * | 1999-02-12 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | Transmission type liquid crystal display device, projector, and digital camera |
JP2012058742A (en) * | 1999-04-27 | 2012-03-22 | Semiconductor Energy Lab Co Ltd | El display device |
US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
US9293483B2 (en) | 1999-04-27 | 2016-03-22 | Semiconductor Energy Laboratory Co. Ltd. | Electronic device and electronic apparatus |
US8994711B2 (en) | 1999-04-27 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
JP2005328088A (en) * | 1999-07-06 | 2005-11-24 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method therefor |
US7348599B2 (en) | 1999-07-06 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9236400B2 (en) | 1999-07-06 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US8227806B2 (en) | 1999-07-06 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display in which LDD regions in the driver circuit and the storage capacitor in the pixel section have the same dopant concentration |
US8664660B2 (en) | 1999-07-06 | 2014-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2001077374A (en) * | 1999-07-06 | 2001-03-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
US9070773B2 (en) | 2002-03-26 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and a capacitor |
JP2004241750A (en) * | 2002-03-26 | 2004-08-26 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacturing method |
US8368071B2 (en) | 2002-03-26 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and capacitor |
JP4736313B2 (en) * | 2002-09-10 | 2011-07-27 | 日本電気株式会社 | Thin film semiconductor device |
JP2004128487A (en) * | 2002-09-10 | 2004-04-22 | Nec Corp | Thin film semiconductor device and its manufacturing method |
US7419890B2 (en) | 2003-02-07 | 2008-09-02 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
US7012302B2 (en) | 2003-02-07 | 2006-03-14 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
US7274070B2 (en) | 2003-02-28 | 2007-09-25 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
CN100391008C (en) * | 2003-03-05 | 2008-05-28 | 统宝光电股份有限公司 | Film transistor structure with lightly doped drain area and its manufacture |
US8008718B2 (en) | 2004-12-14 | 2011-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and production method thereof |
US8183567B2 (en) | 2005-09-30 | 2012-05-22 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device and method of fabricating the same |
JP2007103910A (en) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | Array substrate for liquid crystal display device, method of manufacturing same, thin film transistor for liquid crystal display device, method of manufacturing same, and liquid crystal display device |
JP2008047903A (en) * | 2006-08-11 | 2008-02-28 | Samsung Sdi Co Ltd | Process for producing thin film transistor array substrate |
JP2011181929A (en) * | 2010-03-02 | 2011-09-15 | Samsung Electronics Co Ltd | Thin film transistor and method of manufacturing the same |
JP2018037477A (en) * | 2016-08-30 | 2018-03-08 | 京セラディスプレイ株式会社 | Dot matrix type display device |
Also Published As
Publication number | Publication date |
---|---|
JP3948034B2 (en) | 2007-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5198379A (en) | Method of making a MOS thin film transistor with self-aligned asymmetrical structure | |
EP0488801B1 (en) | Thin-film semiconductor device | |
JP3948034B2 (en) | Semiconductor device, manufacturing method thereof, and active matrix substrate | |
JP2734962B2 (en) | Thin film transistor and method of manufacturing the same | |
US9543290B2 (en) | Normally-off junction field-effect transistors and application to complementary circuits | |
US20020000554A1 (en) | Electric device, matrix device, electro-optical display device and semiconductor memory having thin-film transistors | |
JPH10321733A (en) | Integrated cmos circuit device and its manufacturing method | |
US7109554B2 (en) | Thin film semiconductor device and method for manufacturing same | |
JPH06222387A (en) | Semiconductor device | |
JP3548237B2 (en) | Thin film transistor | |
EP0457434B1 (en) | MOS thin film transistor having a drain offset region | |
US7038276B2 (en) | TFT with body contacts | |
JPH09116167A (en) | Thin film semiconductor device, liquid crystal display, and its manufacture, and electronic equipment | |
CN1758443B (en) | High voltage operating field effect transistor, and bias circuit therefor and high voltage circuit thereof | |
JPH10268254A (en) | Liquid crystal display device | |
JP3358526B2 (en) | Driving method of high breakdown voltage thin film transistor | |
JPH08160464A (en) | Liquid crystal display device | |
JPH0864830A (en) | Active matrix substrate and method of fabrication thereof | |
JPH04206971A (en) | Film semiconductor device | |
JPH09146119A (en) | Liquid crystal display device | |
JP3481902B2 (en) | Method for manufacturing TFT array | |
JP3767602B2 (en) | Liquid crystal display | |
JP4255715B2 (en) | Transistor | |
CN113644069B (en) | Novel CMOS inverter with homogeneous grid metal and preparation method thereof | |
JP3767613B2 (en) | LIQUID CRYSTAL DISPLAY DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070301 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070409 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |