JPH09172098A - Nonvolatile storage element - Google Patents
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- JPH09172098A JPH09172098A JP7348230A JP34823095A JPH09172098A JP H09172098 A JPH09172098 A JP H09172098A JP 7348230 A JP7348230 A JP 7348230A JP 34823095 A JP34823095 A JP 34823095A JP H09172098 A JPH09172098 A JP H09172098A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、フローティングゲ
ートおよびコントロールゲートを有する不揮発性メモリ
素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device having a floating gate and a control gate.
【０００２】[0002]
【従来の技術】図５は、従来のＥＰＲＯＭ（消去可能な
プログラマブル・リード・オンリ・メモリ）等の不揮発
性メモリ装置におけるメモリ素子の構成の一例を示す断
面図である。このメモリ素子では、シリコン基板１０１
上にフローティングゲート絶縁膜１０２が形成され、こ
のフローティングゲート絶縁膜１０２上にフローティン
グゲート１０３が形成され、このフローティングゲート
１０３上にコントロールゲート絶縁膜１０４が形成さ
れ、このコントロールゲート絶縁膜１０４上にコントロ
ールゲート１０５が形成されている。シリコン基板１０
１のフローティングゲート１０３およびコントロールゲ
ート１０５を挟んで互いに対向する位置には、それぞれ
ソース領域１２１およびドレイン領域１２２が形成され
ている。これらの要素によって構成されたトランジスタ
部は、ＰＳＧ（リンケイ酸ガラス）やＢＰＳＧ（ホウ素
−リンケイ酸ガラス）等を用いたパッシベーション膜１
０６によって被覆されている。2. Description of the Related Art FIG. 5 is a sectional view showing an example of the configuration of a memory element in a conventional non-volatile memory device such as an EPROM (Erasable Programmable Read Only Memory). In this memory device, the silicon substrate 101
A floating gate insulating film 102 is formed on the floating gate insulating film 102, a floating gate 103 is formed on the floating gate insulating film 102, a control gate insulating film 104 is formed on the floating gate 103, and a control gate insulating film 104 is formed on the control gate insulating film 104. The gate 105 is formed. Silicon substrate 10
A source region 121 and a drain region 122 are formed at positions facing each other with one floating gate 103 and control gate 105 interposed therebetween. The transistor portion constituted by these elements is used as a passivation film 1 using PSG (phosphosilicate glass), BPSG (boron-phosphosilicate glass), or the like.
It is covered with 06.
【０００３】ところで、上述のメモリ素子において、絶
縁膜１０２，１０４がＮａイオン等の可動イオンで汚染
された場合、特性変動が発生し問題となる。特に、フロ
ーティングゲート１０３とコントロールゲート１０５に
挟まれたコントロールゲート絶縁膜１０４が可動イオン
で汚染されると、フローティングゲート１０３中に注入
された電子の長期間の保持が困難となり、書き込み不良
となってしまう。従来は、このような可動イオンによる
絶縁膜１０２，１０４の汚染による問題を回避するため
に、図５に示したように、トランジスタ部をＰＳＧやＢ
ＰＳＧ等のゲッタリング作用を有するパッシベーション
膜１０６で被覆して、絶縁膜１０２，１０４中の可動イ
オンを捕獲（ゲッタリング）するようにしていた。By the way, in the above memory device, when the insulating films 102 and 104 are contaminated with mobile ions such as Na ions, characteristic variations occur, which becomes a problem. In particular, when the control gate insulating film 104 sandwiched between the floating gate 103 and the control gate 105 is contaminated with mobile ions, it becomes difficult to retain the electrons injected into the floating gate 103 for a long period of time, which causes a writing failure. I will end up. Conventionally, in order to avoid the problem due to the contamination of the insulating films 102 and 104 by such mobile ions, as shown in FIG.
The passivation film 106 having a gettering action, such as PSG, is used to capture (getter) the mobile ions in the insulating films 102 and 104.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、例えば
図５に示したような従来のメモリ素子の構造では、フロ
ーティングゲート１０３とコントロールゲート１０５に
挟まれたコントロールゲート絶縁膜１０４とパッシベー
ション膜１０６とは、コントロールゲート絶縁膜１０４
の側部でのみ接触しているため、両者の接触面積が小さ
く、特にパッシベーション膜１０６のカバレージ（被覆
性）が悪い場合には、パッシベーション膜１０６によっ
てコントロールゲート絶縁膜１０４中の可動イオンを効
果的に捕獲することができなかった。このため、トラン
ジスタ部の信頼性の変動が生じやすくなるという問題点
があった。However, in the structure of the conventional memory device as shown in FIG. 5, for example, the control gate insulating film 104 and the passivation film 106 sandwiched between the floating gate 103 and the control gate 105 are: Control gate insulating film 104
The contact area between the two is small and the contact area between the two is small, and in particular, when the passivation film 106 has a poor coverage (coverability), the passivation film 106 effectively causes the mobile ions in the control gate insulating film 104 to move. Could not be captured. Therefore, there is a problem in that the reliability of the transistor portion is likely to change.
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、フローティングゲートとコントロー
ルゲートに挟まれたコントロールゲート絶縁膜中の可動
イオンを効果的に捕獲することができるようにした不揮
発性メモリ素子を提供することにある。The present invention has been made in view of the above problems, and an object thereof is to make it possible to effectively capture mobile ions in a control gate insulating film sandwiched between a floating gate and a control gate. A non-volatile memory device is provided.
【０００６】[0006]
【課題を解決するための手段】本発明の不揮発性メモリ
素子は、半導体基板上にフローティングゲート絶縁膜を
介してフローティングゲートが形成され、フローティン
グゲート上にコントロールゲート絶縁膜を介してコント
ロールゲートが形成され、これらフローティングゲート
絶縁膜、フローティングゲート、コントロールゲート絶
縁膜およびコントロールゲートが、ゲッタリング作用を
有するパッシベーション膜によって被覆された不揮発性
メモリ素子であって、フローティングゲートおよびコン
トロールゲート絶縁膜の面積がコントロールゲートの面
積よりも大きく形成されているものである。In the nonvolatile memory device of the present invention, a floating gate is formed on a semiconductor substrate via a floating gate insulating film, and a control gate is formed on the floating gate via a control gate insulating film. The floating gate insulating film, the floating gate, the control gate insulating film, and the control gate are non-volatile memory devices in which a passivation film having a gettering effect is used to control the area of the floating gate and the control gate insulating film. It is formed larger than the area of the gate.
【０００７】この不揮発性メモリ素子では、フローティ
ングゲートおよびコントロールゲート絶縁膜の面積がコ
ントロールゲートの面積よりも大きく形成されているの
で、ゲッタリング作用を有するパッシベーション膜とコ
ントロールゲート絶縁膜との接触面積を広くとれ、両者
を確実に接触させることができる。In this non-volatile memory device, since the areas of the floating gate and the control gate insulating film are formed larger than the area of the control gate, the contact area between the passivation film having a gettering action and the control gate insulating film is increased. It can be widely taken and both can be surely brought into contact with each other.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【０００９】図１は本発明の一実施の形態に係る不揮発
性メモリ素子の構成を示す断面図である。このメモリ素
子では、半導体基板としてシリコン基板１上に、フロー
ティングゲート絶縁膜２が形成され、このフローティン
グゲート絶縁膜２上にフローティングゲート３が形成さ
れ、このフローティングゲート３上にコントロールゲー
ト絶縁膜４が形成され、このコントロールゲート絶縁膜
４上にコントロールゲート５が形成されている。シリコ
ン基板１のフローティングゲート３およびコントロール
ゲート５を挟んで互いに対向する位置には、それぞれソ
ース領域２１およびドレイン領域２２が形成されてい
る。これらの要素によって構成されたトランジスタ部
は、Ｎａイオン等の可動イオンに対するゲッタリング作
用を有するＰＳＧやＢＰＳＧ等を用いたパッシベーショ
ン膜６によって被覆されている。FIG. 1 is a cross-sectional view showing the structure of a nonvolatile memory element according to an embodiment of the present invention. In this memory element, a floating gate insulating film 2 is formed on a silicon substrate 1 as a semiconductor substrate, a floating gate 3 is formed on the floating gate insulating film 2, and a control gate insulating film 4 is formed on the floating gate 3. The control gate 5 is formed on the control gate insulating film 4. A source region 21 and a drain region 22 are formed on the silicon substrate 1 at positions facing each other with the floating gate 3 and the control gate 5 in between. The transistor portion constituted by these elements is covered with the passivation film 6 using PSG or BPSG having a gettering action for mobile ions such as Na ions.
【００１０】本実施の形態では、フローティングゲート
３およびコントロールゲート絶縁膜４の平面面積（上面
の面積）がコントロールゲート５の平面面積よりも大き
く形成されている。すなわち、図１に示した断面では、
フローティングゲート３およびコントロールゲート絶縁
膜４の幅がコントロールゲート５の幅よりも大きくなっ
ている。従って、パッシベーション膜６は、コントロー
ルゲート絶縁膜４の側部のみならず、上面の一部にも接
触するようになっている。In this embodiment, the planar area (top surface area) of the floating gate 3 and the control gate insulating film 4 is larger than the planar area of the control gate 5. That is, in the cross section shown in FIG.
The width of the floating gate 3 and the control gate insulating film 4 is larger than the width of the control gate 5. Therefore, the passivation film 6 contacts not only the side portion of the control gate insulating film 4 but also a part of the upper surface thereof.
【００１１】次に、図２ないし図４を参照して、本実施
の形態に係る不揮発性メモリ素子の製造方法について説
明する。Next, a method of manufacturing the non-volatile memory device according to the present embodiment will be described with reference to FIGS.
【００１２】まず、図２（ａ）に示すように、シリコン
基板１上に、熱酸化によりシリコン酸化膜（以下、酸化
膜と記す。）７を形成し、この酸化膜７上にＣＶＤ（Ch
emical Vapor Deposition ）法によりポリシリコン層８
を形成する。次に、図２（ｂ）に示すように、ポリシリ
コン層８上に、熱酸化により酸化膜９を形成し、この酸
化膜９上にＣＶＤ法によりポリシリコン層１０を形成す
る。なお、ポリシリコン層８およびポリシリコン層１０
は、ＰＯＣｌ3 等の拡散源によりＰ（リン）がドーピン
グされ、層抵抗が下げられている。次に、図２（ｃ）に
示すように、ポリシリコン層１０上にフォトレジスト膜
１１を形成する。First, as shown in FIG. 2A, a silicon oxide film (hereinafter referred to as an oxide film) 7 is formed on a silicon substrate 1 by thermal oxidation, and a CVD (Ch
Polysilicon layer 8 by the emical vapor deposition method
To form Next, as shown in FIG. 2B, an oxide film 9 is formed on the polysilicon layer 8 by thermal oxidation, and a polysilicon layer 10 is formed on the oxide film 9 by a CVD method. The polysilicon layer 8 and the polysilicon layer 10
Is doped with P (phosphorus) by a diffusion source such as POCl 3 to reduce the layer resistance. Next, as shown in FIG. 2C, a photoresist film 11 is formed on the polysilicon layer 10.
【００１３】次に、図３（ａ）に示すように、フォトレ
ジスト膜１１に対して露光・現像処理を行って、ポリシ
リコン層１０上に、フォトレジスト膜１１によるレジス
トマスク１２を形成する。次に、図３（ｂ）に示すよう
に、レジストマスク１２による窓１２ａを通して露出す
るポリシリコン層１０を、Ｆ系のＳＦ6 等、Ｃｌ−Ｆ系
のＣＨ2 Ｆ2 等またはＣｌ系のＣｌ2 等のエッチングガ
スでドライエッチングして、ポリシリコン層１０による
コントロールゲート５を形成する。この場合、Ｆ系、Ｃ
ｌ−Ｆ系またはＣｌ系のエッチングガスを適切に混合さ
せて酸化膜９でエッチングを停止させ、且つ酸化膜９を
ほとんどエッチングしない、いわゆるポリシリコンと酸
化膜との選択比を高くした条件でドライエッチングがな
される。その後、レジストマスク１２を除去する。次
に、図３（ｃ）に示すように、酸化膜９およびコントロ
ールゲート５上にフォトレジスト膜１３を形成する。Next, as shown in FIG. 3A, the photoresist film 11 is exposed and developed to form a resist mask 12 of the photoresist film 11 on the polysilicon layer 10. Next, as shown in FIG. 3 (b), the polysilicon layer 10 exposed through the window 12a by the resist mask 12, like SF 6 in F-based, Cl-F system of CH 2 F 2 or the like or a Cl-based Cl Dry etching is performed with an etching gas such as 2 to form the control gate 5 of the polysilicon layer 10. In this case, F system, C
Drying is performed under the condition that the etching ratio of the so-called polysilicon and the oxide film is high, that is, the etching of the oxide film 9 is stopped by appropriately mixing an I-F type or Cl type etching gas and the oxide film 9 is hardly etched. Etching is done. After that, the resist mask 12 is removed. Next, as shown in FIG. 3C, a photoresist film 13 is formed on the oxide film 9 and the control gate 5.
【００１４】次に、図４（ａ）に示すように、フォトレ
ジスト膜１３に対して露光・現像処理を行って、コント
ロールゲート５上およびコントロールゲート５の周囲に
おける酸化膜９上の一部に、コントロールゲート５より
も幅が広くなるように、フォトレジスト膜１３によるレ
ジストマスク１４を形成する。このレジストマスク１４
は、レジストマスク１２を形成した露光時のエネルギよ
りも低いエネルギでフォトレジスト膜１３を露光し、そ
して現像処理を行うことにより形成する。次に、図４
（ｂ）に示すように、レジストマスク１４による窓１４
ａを通して、まず、酸化膜９をＦ−Ｈ系のＣＨＦ3 等ま
たはＦ−Ｃ系のＣ2 Ｆ6 等のエッチングガスでドライエ
ッチングして、酸化膜９によるコントロールゲート絶縁
膜４を形成し、更に露出したポリシリコン層８をＦ系の
ＳＦ6 等、Ｃｌ−Ｆ系のＣＨ2 Ｆ2等またはＣｌ系のＣ
ｌ2 等のエッチングガスでドライエッチングして、ポリ
シリコン層８によるフローティングゲート３を形成す
る。次に、図４（ｃ）に示すように、イオン打ち込みに
より、シリコン基板１のフローティングゲート３および
コントロールゲート５を挟んで互いに対向する位置にソ
ース領域２１およびドレイン領域２２を形成する。その
後、図４（ｄ）に示すように、レジストマスク１４を除
去し、フローティングゲート絶縁膜２、フローティング
ゲート３、コントロールゲート絶縁膜４およびコントロ
ールゲート５上に、ＣＶＤ法により、ＰＳＧやＢＰＳＧ
等を用いたゲッタリング作用を有するパッシベーション
膜６を形成し、本実施の形態に係る不揮発性メモリ素子
を得る。Next, as shown in FIG. 4 (a), the photoresist film 13 is exposed and developed to form a portion on the control gate 5 and on the oxide film 9 around the control gate 5. A resist mask 14 made of the photoresist film 13 is formed so as to be wider than the control gate 5. This resist mask 14
Is formed by exposing the photoresist film 13 with energy lower than the energy at which the resist mask 12 was formed and performing development processing. Next, FIG.
As shown in (b), the window 14 formed by the resist mask 14 is formed.
Through a, first, the oxide film 9 is dry-etched with an etching gas such as F-H-based CHF 3 or the like or F-C-based C 2 F 6 to form the control gate insulating film 4 by the oxide film 9. Further, the exposed polysilicon layer 8 is formed of F-based SF 6 or the like, Cl-F-based CH 2 F 2 or the like, or Cl-based C.
Dry etching is performed with an etching gas such as l 2 to form the floating gate 3 of the polysilicon layer 8. Next, as shown in FIG. 4C, a source region 21 and a drain region 22 are formed in the silicon substrate 1 at positions facing each other with the floating gate 3 and the control gate 5 interposed therebetween by ion implantation. Thereafter, as shown in FIG. 4D, the resist mask 14 is removed, and PSG or BPSG is formed on the floating gate insulating film 2, the floating gate 3, the control gate insulating film 4 and the control gate 5 by the CVD method.
The passivation film 6 having a gettering effect is formed using the above materials to obtain the nonvolatile memory element according to the present embodiment.
【００１５】このように、本実施の形態に係る不揮発性
メモリ素子によれば、コントロールゲート絶縁膜４の平
面面積がコントロールゲート５の平面面積よりも大き
く、すなわち、すなわち、図１に示した断面では、コン
トロールゲート絶縁膜４の幅がコントロールゲート５の
幅よりも大きく形成され、パッシベーション膜６がコン
トロールゲート絶縁膜４の側部のみならず上面の一部に
も接触しているので、図５に示したような従来の構成に
比べて、パッシベーション膜６とコントロールゲート絶
縁膜４の接触面積を広くとれ、両者を確実に接触させる
ことができる。As described above, according to the nonvolatile memory element of the present embodiment, the plane area of the control gate insulating film 4 is larger than the plane area of the control gate 5, that is, the cross section shown in FIG. Then, since the width of the control gate insulating film 4 is formed larger than the width of the control gate 5, and the passivation film 6 contacts not only the side portion of the control gate insulating film 4 but also a part of the upper surface thereof. The contact area between the passivation film 6 and the control gate insulating film 4 can be made wider than that of the conventional configuration as shown in FIG.
【００１６】そのため、製造工程中にコントロールゲー
ト絶縁膜４がＮａイオン等の可動イオンによって汚染さ
れたとしても、コントロールゲート絶縁膜４のうち、ゲ
ッタリング作用を有するパッシベーション膜６と接触し
ている部分から、可動イオンがパッシベーション膜６へ
拡散していき、パッシベーション膜６中でゲッタリング
される。更に、パッシベーション膜６とコントロールゲ
ート絶縁膜４との接触面積が広いので、可動イオンがパ
ッシベーション膜６へ拡散していく速度が速く、コント
ロールゲート絶縁膜４のうち、パッシベーション膜６と
直接接触していないコントロールゲート５の直下の部分
に含まれた可動イオンも拡散により効果的にパッシベー
ション膜６へゲッタリングされていき、コントロールゲ
ート絶縁膜４を可動イオンのほとんど無い状態にするこ
とができる。Therefore, even if the control gate insulating film 4 is contaminated by mobile ions such as Na ions during the manufacturing process, a portion of the control gate insulating film 4 that is in contact with the passivation film 6 having a gettering action. Then, the mobile ions diffuse into the passivation film 6 and gettered in the passivation film 6. Furthermore, since the contact area between the passivation film 6 and the control gate insulating film 4 is large, the speed at which mobile ions diffuse into the passivation film 6 is high, and the contact ions of the control gate insulating film 4 are in direct contact with the passivation film 6. The movable ions contained in the portion just below the control gate 5 which is not present are effectively gettered to the passivation film 6 by diffusion, and the control gate insulating film 4 can be made to have almost no movable ions.
【００１７】従って、コントロールゲート絶縁膜４を可
動イオンの無い状態に維持することができ、書き込み、
すなわちフローティングゲート３に対する電子の注入を
行っても、長期間の電子の保持が可能となり、不揮発性
メモリ素子の性能の向上およびこの不揮発性メモリ素子
を用いた不揮発性メモリ装置の特性の向上を図ることが
できる。Therefore, the control gate insulating film 4 can be maintained in a state where there are no movable ions, and writing,
That is, even if electrons are injected into the floating gate 3, it is possible to retain the electrons for a long period of time, thereby improving the performance of the non-volatile memory element and the characteristics of the non-volatile memory device using the non-volatile memory element. be able to.
【００１８】なお、本発明は上記実施の形態に限定され
ず、例えば、ゲッタリング作用を有するパッシベーショ
ン膜６の材料は、ゲッタリングの対象に応じて適宜に選
択することができる。The present invention is not limited to the above-mentioned embodiment, and the material of the passivation film 6 having a gettering action can be appropriately selected according to the target of gettering.
【００１９】[0019]
【発明の効果】以上説明したように本発明の不揮発性メ
モリ素子によれば、フローティングゲートおよびコント
ロールゲート絶縁膜の面積をコントロールゲートの面積
よりも大きく形成したので、ゲッタリング作用を有する
パッシベーション膜とコントロールゲート絶縁膜との接
触面積を広くとれ、両者を確実に接触させることがで
き、コントロールゲート絶縁膜中の可動イオンを効果的
に捕獲することができるという効果を奏する。As described above, according to the nonvolatile memory element of the present invention, since the area of the floating gate and the control gate insulating film is formed larger than the area of the control gate, a passivation film having a gettering action is obtained. There is an effect that the contact area with the control gate insulating film can be widened, both can be surely brought into contact with each other, and movable ions in the control gate insulating film can be effectively captured.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の一実施の形態に係る不揮発性メモリ素
子の構成を示す断面図である。FIG. 1 is a sectional view showing a configuration of a nonvolatile memory element according to an embodiment of the present invention.
【図２】図１に示した不揮発性メモリ素子の製造方法を
示す説明図である。FIG. 2 is an explanatory diagram showing a method of manufacturing the nonvolatile memory element shown in FIG.
【図３】図１に示した不揮発性メモリ素子の製造方法を
示す説明図である。FIG. 3 is an explanatory diagram showing a method of manufacturing the nonvolatile memory element shown in FIG.
【図４】図１に示した不揮発性メモリ素子の製造方法を
示す説明図である。FIG. 4 is an explanatory diagram showing a method of manufacturing the nonvolatile memory element shown in FIG.
【図５】従来の不揮発性メモリ素子の構成を示す断面図
である。FIG. 5 is a cross-sectional view showing a configuration of a conventional nonvolatile memory element.
１ シリコン基板 ２ フローティングゲート絶縁膜 ３ フローティングゲート ４ コントロールゲート絶縁膜 ５ コントロールゲート ６ パッシベーション膜 1 Silicon substrate 2 Floating gate insulating film 3 Floating gate 4 Control gate insulating film 5 Control gate 6 Passivation film
Claims (1)
縁膜を介してフローティングゲートが形成され、フロー
ティングゲート上にコントロールゲート絶縁膜を介して
コントロールゲートが形成され、これらフローティング
ゲート絶縁膜、フローティングゲート、コントロールゲ
ート絶縁膜およびコントロールゲートが、ゲッタリング
作用を有するパッシベーション膜によって被覆された不
揮発性メモリ素子であって、 フローティングゲートおよびコントロールゲート絶縁膜
の面積がコントロールゲートの面積よりも大きく形成さ
れていることを特徴とする不揮発性メモリ素子。1. A floating gate is formed on a semiconductor substrate via a floating gate insulating film, and a control gate is formed on the floating gate via a control gate insulating film. These floating gate insulating film, floating gate, and control gate A non-volatile memory element in which the insulating film and the control gate are covered with a passivation film having a gettering effect, and the floating gate and the control gate insulating film are formed to have a larger area than the control gate. And a non-volatile memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7348230A JPH09172098A (en) | 1995-12-19 | 1995-12-19 | Nonvolatile storage element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7348230A JPH09172098A (en) | 1995-12-19 | 1995-12-19 | Nonvolatile storage element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172098A true JPH09172098A (en) | 1997-06-30 |
Family
ID=18395626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7348230A Pending JPH09172098A (en) | 1995-12-19 | 1995-12-19 | Nonvolatile storage element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172098A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888191B2 (en) | 2000-11-27 | 2005-05-03 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process therefor |
| JP2005142571A (en) * | 2003-11-05 | 2005-06-02 | Magnachip Semiconductor Ltd | Nonvolatile memory element and manufacturing method therefor |
-
1995
- 1995-12-19 JP JP7348230A patent/JPH09172098A/en active Pending
Cited By (3)
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| US6888191B2 (en) | 2000-11-27 | 2005-05-03 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process therefor |
| JP2005142571A (en) * | 2003-11-05 | 2005-06-02 | Magnachip Semiconductor Ltd | Nonvolatile memory element and manufacturing method therefor |
| JP4592389B2 (en) * | 2003-11-05 | 2010-12-01 | マグナチップセミコンダクター有限会社 | Nonvolatile memory device and manufacturing method thereof |
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