JPH09172090A - Cmos circuit - Google Patents
Cmos circuitInfo
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- JPH09172090A JPH09172090A JP7330414A JP33041495A JPH09172090A JP H09172090 A JPH09172090 A JP H09172090A JP 7330414 A JP7330414 A JP 7330414A JP 33041495 A JP33041495 A JP 33041495A JP H09172090 A JPH09172090 A JP H09172090A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明はＣＭＯＳ回路のレ
イアウトに関し、特にラッチアップの影響を受けにくい
にレイアウトのＣＭＯＳ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout of a CMOS circuit, and more particularly to a layout of a CMOS circuit which is less susceptible to latch-up.
【０００２】[0002]
【従来の技術】従来のＣＭＯＳ回路は、一対の電源線が
比較的間隔をあけて平行に配置され、それらの電源線の
内側へ向かって論理ゲート（例えばインバータ回路）が
作製された構造となっていた。2. Description of the Related Art A conventional CMOS circuit has a structure in which a pair of power supply lines are arranged in parallel with a relatively space therebetween, and a logic gate (for example, an inverter circuit) is formed toward the inside of these power supply lines. Was there.
【０００３】図７（ａ）は従来技術によるＣＭＯＳイン
バータ回路のレイアウト示した図、図７（ｂ）は同図
（ａ）の概略図である。この回路は、図７（ｃ）に示さ
れるように、ＣＭＯＳインバータ回路を２個直列に接続
して構成されたものである。FIG. 7A is a diagram showing a layout of a CMOS inverter circuit according to a conventional technique, and FIG. 7B is a schematic diagram of FIG. 7A. As shown in FIG. 7C, this circuit is configured by connecting two CMOS inverter circuits in series.
【０００４】ＣＭＯＳ論理回路は、Ｐチャネル型ＭＯＳ
トランジスタ（以下、ＰＭＯＳトランジスタと略記す
る）及びＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯ
Ｓトランジスタと略記する）から成っている。そして、
ＰＭＯＳトランジスタのソース１は電源線ＶDDに、ＮＭ
ＯＳトランジスタのソース２は電源線ＶSSに接続されて
いる。また、ＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタのドレインは互いに接続されてこの論理ゲートの
出力となる。更に、ＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタのゲートも互いに接続されている。このゲ
ート信号は、この論理ゲートの入力となる。The CMOS logic circuit is a P-channel type MOS.
Transistors (hereinafter abbreviated as PMOS transistors) and N-channel MOS transistors (hereinafter NMO)
Abbreviated as S-transistor). And
The source 1 of the PMOS transistor is connected to the power supply line VDD and NM
The source 2 of the OS transistor is connected to the power supply line V SS . The drains of the PMOS transistor and the NMOS transistor are connected to each other and serve as the output of this logic gate. Furthermore, PMOS transistor and NMOS
The gates of the transistors are also connected to each other. This gate signal becomes the input of this logic gate.
【０００５】従来例として、Ｐ型基板にＮウェルを作製
する方法を用いたとすれば、ＰＭＯＳトランジスタはＮ
ウェル内に作製され、そのウェル電位はそのソース電位
と同じ電源線ＶDDに接続される。一方、ＮＭＯＳトラン
ジスタはＰ型の基板内に作製され、その基板の電位はそ
のソース電位と同じ電源線ＶSSに接続される。As a conventional example, if a method of forming an N well in a P type substrate is used, the PMOS transistor is N
It is formed in a well and its well potential is connected to the same power supply line V DD as its source potential. On the other hand, the NMOS transistor is manufactured in a P-type substrate, and the potential of the substrate is connected to the same power supply line V SS as its source potential.
【０００６】ここで、このＰ型基板またはＮウェルに電
位を供給するＰ型拡散層及びＮ型拡散層をそれぞれ３及
び４とする。このＮ型拡散層４及びＰ型拡散層３は、ト
ランジスタの動作を保証するために基板またはウェルに
固定電位を供給する役割ばかりではなく、ＣＭＯＳ回路
に特有なラッチアップ防止の役割を有している。Here, the P-type diffusion layer and the N-type diffusion layer for supplying a potential to the P-type substrate or the N-well are assumed to be 3 and 4, respectively. The N-type diffusion layer 4 and the P-type diffusion layer 3 have not only the role of supplying a fixed potential to the substrate or the well in order to guarantee the operation of the transistor, but also the role of preventing latch-up peculiar to the CMOS circuit. There is.
【０００７】ここで、ラッチアップが発生するメカニズ
ムについて、図８を参照して簡単に説明する。半導体の
微細化に伴って、チップ内部でトランジスタのスイッチ
ングが起こったとき、特にＮＭＯＳトランジスタがオフ
からオンに変化したとき、該ＮＭＯＳトランジスタのチ
ャネル部分のドレイン近傍に於いてホットエレクトロン
が発生する。このホットエレクトロンは、ドレインに吸
収されるとき、エレクトロンとホールの対生成を行う。
このとき生成されたホールは、Ｐ型基板５を経由して、
ＶSSの電源へと吸収される。Here, the mechanism by which latch-up occurs will be briefly described with reference to FIG. With the miniaturization of semiconductors, hot electrons are generated near the drain of the channel portion of the NMOS transistor when switching of the transistor occurs inside the chip, particularly when the NMOS transistor changes from off to on. The hot electrons, when absorbed by the drain, generate electron-hole pairs.
The holes generated at this time pass through the P-type substrate 5 and
Absorbed by V SS power supply.
【０００８】このホール電流Ｉh とＰ基板の抵抗によ
り、局部的に基板５の電位が本来のＶSSよりも上昇す
る。ホール電流が大きいときには、その電圧上昇によ
り、Ｐ型基板５からＮＭＯＳトランジスタのソース２へ
のダイオードの順方向電流Ｉ1 が流れる。この電流Ｉ1
は、Ｎウェル６をコレクタ、Ｐ型基板５をベース、更に
ＮＭＯＳトランジスタのソース２をエミッタとするＮＰ
Ｎバイポーラトランジスタのベース電流となる。このベ
ース電流は、通常のバイポーラトランジスタと同様に、
コレクタ電流Ｉ2 を引き起こす。そして、このコレクタ
電流は、今度は、別のバイポーラトランジスタのベース
電流を生じさせる。すなわち、Ｐ型基板５をエミッタ、
Ｎウェル６をベース、更にＰＭＯＳトランジスタのソー
ス１をコレクタとするＰＮＰバイポーラトランジスタの
ベース電流Ｉ3 である。Due to the hole current Ih and the resistance of the P substrate, the potential of the substrate 5 locally rises above the original V SS . When the hole current is large, the forward voltage I 1 of the diode flows from the P-type substrate 5 to the source 2 of the NMOS transistor due to the voltage increase. This current I 1
Is an NP having an N well 6 as a collector, a P type substrate 5 as a base, and a source 2 of an NMOS transistor as an emitter.
It becomes the base current of the N bipolar transistor. This base current, like a normal bipolar transistor,
Causes collector current I 2 . This collector current, in turn, causes the base current of another bipolar transistor. That is, the P-type substrate 5 is the emitter,
It is the base current I 3 of the PNP bipolar transistor having the N well 6 as the base and the source 1 of the PMOS transistor as the collector.
【０００９】このベース電流は、通常のバイポーラトラ
ンジスタと同様で、コレクタ電流Ｉ4 を誘引する。この
コレクタ電流は、実は上述したＮＰＮバイポーラトラン
ジスタのベース電流Ｉ1 となる。すると、このベース電
流Ｉ1 は、またコレクタ電流Ｉ4 を誘導する、という具
合に、２つのバイポーラトランジスタが互いに電流を流
し合うサイリスタ現象となって、電源を切断するまでは
電流を流し続ける。そして、最終的には集積回路の熱破
壊に到ってしまうものであった。This base current induces a collector current I 4 as in a normal bipolar transistor. This collector current is actually the base current I 1 of the NPN bipolar transistor described above. Then, the base current I 1 induces the collector current I 4 again, so that the two bipolar transistors form a thyristor phenomenon in which the currents flow with each other, and the current continues to flow until the power is turned off. And finally, the thermal destruction of the integrated circuit is reached.
【００１０】[0010]
【発明が解決しようとする課題】このようなラッチアッ
プ現象を防止するためには、Ｐ型基板５の電位をＶ
SSに、Ｎウェル６の電位をＶDDに固定できれば良い。そ
こで、ソースと同電位のＮ型拡散層４またはＰ型拡散層
３が敷設されている。この拡散層の拡散領域はソースと
同電位であるため、電源線の直下に配置されることが多
い。In order to prevent such a latch-up phenomenon, the potential of the P-type substrate 5 is set to V.
It suffices if the potential of the N well 6 can be fixed to V DD at SS . Therefore, the N-type diffusion layer 4 or the P-type diffusion layer 3 having the same potential as the source is laid. Since the diffusion region of this diffusion layer has the same potential as the source, it is often arranged immediately below the power supply line.
【００１１】この場合、従来例によれば電源線ＶDDとＶ
SSの配線が相対的に離れているため、Ｎ型拡散層４とＰ
型拡散層３の互いの距離Ａは、ＰＭＯＳトランジスタの
ソース１とＮＭＯＳトランジスタのソース２との最短の
距離Ｂに比べて、相対的に大きいものとなる。In this case, according to the conventional example, the power source lines V DD and V
Since the SS wiring is relatively separated, the N-type diffusion layer 4 and P
The mutual distance A between the mold diffusion layers 3 is relatively larger than the shortest distance B between the source 1 of the PMOS transistor and the source 2 of the NMOS transistor.
【００１２】ところが、上述した通り、ＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタのソース１、２間でラ
ッチアップが生じるため、Ｐ型拡散層３及びＮ型拡散層
４の位置がそれらより遠い場合には、ラッチアップの影
響を受けやすいという課題を有していた。これは、上述
したように、Ｐ型拡散層３、Ｎ型拡散層４が上記ソース
１、２の間に存在しないと、Ｐ型基板５の電位若しくは
Ｎウェル６の電位をそれぞれＶSS、ＶDDに固定すること
ができないためである。この発明は上記課題に鑑みてな
されたもので、基板面積が増大することなくラッチアッ
プの影響を受けにくいＣＭＯＳ回路を提供することを目
的とする。However, as described above, latch-up occurs between the sources 1 and 2 of the PMOS transistor and the NMOS transistor. Therefore, when the positions of the P-type diffusion layer 3 and the N-type diffusion layer 4 are far from them, the latch-up occurs. Had the problem of being easily affected by. This is because, as described above, if the P-type diffusion layer 3 and the N-type diffusion layer 4 are not present between the sources 1 and 2, the potential of the P-type substrate 5 or the potential of the N-well 6 is V SS and V, respectively. This is because it cannot be fixed to DD . The present invention has been made in view of the above problems, and an object of the present invention is to provide a CMOS circuit that is not easily affected by latch-up without increasing the substrate area.
【００１３】[0013]
【課題を解決するための手段】すなわちこの発明は、Ｐ
チャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳ
トランジスタを有して成るＣＭＯＳ回路に於いて、上記
Ｐチャンネル型ＭＯＳトランジスタのソースに電位を供
給する第１の電源線、及びこの第１の電源線にほぼ平行
に配置されるものでＮチャンネル型ＭＯＳトランジスタ
のソースに電位を供給する第２の電源線と、上記Ｐチャ
ンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳ
トランジスタのドレインを第１の接続点及び第２の接続
点を介して互いに電気的に接続するもので、上記第１の
電源線及び第２の電源線とほぼ直交する方向に延出され
た信号線とを具備し、上記第１の接続点と第２の接続点
との間隔は、上記第１の電源線と第２の電源線との間隔
以上の距離を有していることを特徴とする。That is, the present invention provides a P
Channel type MOS transistor and N channel type MOS
In a CMOS circuit having a transistor, a first power supply line for supplying a potential to the source of the P-channel type MOS transistor, and an N-channel type which is arranged substantially parallel to the first power supply line A second power supply line for supplying a potential to the source of the MOS transistor, the P-channel type MOS transistor and the N-channel type MOS
A signal for electrically connecting the drains of the transistors to each other via a first connection point and a second connection point, and a signal extending in a direction substantially orthogonal to the first power supply line and the second power supply line. A line, and the distance between the first connection point and the second connection point is greater than the distance between the first power supply line and the second power supply line. To do.
【００１４】この発明のＣＭＯＳ回路にあっては、電源
線ＶDD、ＶSSが互いに平行で比較的近い位置に配置さ
れ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソ
ース同志の距離に対して、基板またはウェルに電位を供
給するＰ型拡散層とＮ型拡散層の距離がほぼ等しいか、
または小さいというレイアウトになっている。In the CMOS circuit of the present invention, the power supply lines V DD and V SS are arranged parallel to each other and relatively close to each other, and the power source lines V DD and V SS are arranged on the substrate or well with respect to the distance between the sources of the PMOS transistor and the NMOS transistor. Whether the distance between the P-type diffusion layer and the N-type diffusion layer for supplying the electric potential is substantially equal,
Or the layout is small.
【００１５】[0015]
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。先ず、図１乃至図３を参照し
て、この発明の第１の実施の形態について説明する。図
１はこの発明のＣＭＯＳ回路の第１の実施の形態の構成
を示した上面図、図２（ａ）は図１の電源線及び信号線
のパターンを示した図、図２（ｂ）は図１の回路のレイ
アウトを説明するための図、また図３（ａ）及び（ｂ）
は上記ＣＭＯＳ回路のレイアウトを説明するためのもの
で、それぞれ一層目の配線及び二層目の配線を示した平
面図である。Embodiments of the present invention will be described below with reference to the drawings. First, a first embodiment of the present invention will be described with reference to FIGS. 1 is a top view showing a configuration of a first embodiment of a CMOS circuit of the present invention, FIG. 2 (a) is a view showing patterns of power supply lines and signal lines of FIG. 1, and FIG. 2 (b) is FIG. 3 is a diagram for explaining the layout of the circuit of FIG. 1 and FIGS. 3 (a) and 3 (b).
6A and 6B are plan views for explaining the layout of the CMOS circuit and showing a first-layer wiring and a second-layer wiring, respectively.
【００１６】この発明に従ったＣＭＯＳ回路は、上述し
た図７（ｃ）に示される従来例と同様に、インバータ２
個が接続された構成となっているものである。拡散領域
１１及び１２上に、電源線１３（ＶDD）及び１４
（ＶSS）が、コンタクト１５及び１６を挟んで互いに平
行に第１の金属線、例えばアルミニウム配線により配置
されている。そして、上記電源線１３と１４よりコンタ
クト１５、１６側に、それぞれ電源線１３及び１４と平
行して信号線１７及び１８が配設されている。これらの
信号線１７及び１８は、クロック信号の反転信号（／Ｃ
Ｋ）及びクロック信号（ＣＫ）に使用される。The CMOS circuit according to the present invention is similar to the conventional example shown in FIG.
It has a configuration in which individual pieces are connected. Power lines 13 (V DD ) and 14 on the diffusion regions 11 and 12
(V SS ) is arranged in parallel with each other with the contacts 15 and 16 interposed therebetween by a first metal wire, for example, an aluminum wire. Further, signal lines 17 and 18 are arranged in parallel to the power supply lines 13 and 14 on the contacts 15 and 16 side of the power supply lines 13 and 14, respectively. These signal lines 17 and 18 are inverted signals (/ C) of the clock signal.
K) and clock signal (CK).
【００１７】上記金属層から成る電源線１３は、ＰＭＯ
Ｓトランジスタのソース１１に接続されている。また、
ＰＭＯＳトランジスタは、図中では電源線１３の上方に
設けられている。同様に、電源線１４はＮＭＯＳトラン
ジスタのソース１２に接続されており、このソース２０
は図中で電源線１４の下方に設けられている。The power line 13 made of the metal layer is a PMO.
It is connected to the source 11 of the S transistor. Also,
The PMOS transistor is provided above the power supply line 13 in the figure. Similarly, the power supply line 14 is connected to the source 12 of the NMOS transistor.
Is provided below the power line 14 in the figure.
【００１８】上記電源線１３及び１４と直行する方向に
は、ポリシリコン配線２３、２４によるゲートが設けら
れている。そして、ＰＭＯＳトランジスタ側に於いて
は、上記ポリシリコン配線２３及び２４によるゲートを
中心として、ソース１１の反対側に、コンタクト２５及
び２６を介してドレイン２７及び２８が配置される。同
様に、ＮＭＯＳトランジスタ側に於いては、ポリシリコ
ン配線２３及び２４によるゲートを中心として、ソース
１２の反対側に、コンタクト２９及び３０を介してドレ
イン３１及び３２が配置される。すなわち、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのドレイン２７、２
８と３１、３２とは、二層目の金属線である配線層２２
及び４５により接続される。Gates made of polysilicon wirings 23 and 24 are provided in the direction perpendicular to the power supply lines 13 and 14. On the side of the PMOS transistor, the drains 27 and 28 are arranged on the opposite side of the source 11 with the gates formed by the polysilicon wirings 23 and 24 as the center, and via the contacts 25 and 26. Similarly, on the NMOS transistor side, the drains 31 and 32 are arranged on the opposite side of the source 12 with the gates formed by the polysilicon wirings 23 and 24 as the center, with the contacts 29 and 30 interposed therebetween. That is, the drains 27 and 2 of the PMOS and NMOS transistors
8 and 31, 32 are wiring layers 22 which are the second-layer metal wires.
And 45.
【００１９】この場合、電源線１３に接続されるＮ型拡
散層３２及び電源線１４に接続されるＰ型拡散層３４
は、それぞれソース１１及び１２の近傍に配置される。
しかしながら、ＰＭＯＳトランジスタのソース１１とＮ
ＭＯＳトランジスタのソース１２との間の距離Ｃは、Ｎ
型拡散層３３とＰ型拡散層３４間の距離Ｄと等しくな
る。In this case, the N-type diffusion layer 32 connected to the power supply line 13 and the P-type diffusion layer 34 connected to the power supply line 14 are used.
Are arranged near the sources 11 and 12, respectively.
However, the sources 11 and N of the PMOS transistor
The distance C between the source 12 of the MOS transistor is N
It becomes equal to the distance D between the type diffusion layer 33 and the P type diffusion layer 34.
【００２０】このように構成することにより、ＮＭＯＳ
トランジスタのチャネル近傍でスイッチング時に発生す
るホットエレクトロン、及びそのホットエレクトロンに
よって生成されるホール及びエレクトロンは、Ｐ型拡散
層３４にホールが、Ｎ型拡散層３３にエレクトロンが吸
収される。したがって、基板またはウェル内を流れる経
路長は、最小とすることができる。With this configuration, the NMOS
Regarding hot electrons generated at the time of switching near the channel of the transistor, and holes and electrons generated by the hot electrons, holes are absorbed in the P-type diffusion layer 34 and electrons are absorbed in the N-type diffusion layer 33. Therefore, the path length through the substrate or well can be minimized.
【００２１】これにより、基板またはウェルが電源線Ｖ
SS若しくはＶDDからの電位の浮きを最小に抑えることが
でき、ラッチアップを生じさせるソースから基板若しく
はウェルへのダイオード順方向電流を極端に小さくする
ことができる。したがって、ＣＭＯＳ回路に発生するラ
ッチアップを防止することができる。As a result, the substrate or well is connected to the power line V
The floating of the potential from SS or V DD can be suppressed to the minimum, and the diode forward current from the source to the substrate or the well that causes latch-up can be extremely reduced. Therefore, it is possible to prevent the latch-up that occurs in the CMOS circuit.
【００２２】また、信号線と共にゲート端子であるポリ
シリコン配線のコンタクトを、電源線ＶDDとＶSSの間に
配設したので、電源線間の空間を有効に利用することが
できる。更に、ポリシリコン配線とのコンタクトを電源
線間に配置したことにより、該電源線の上下方向に配置
されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
へのゲート部分の抵抗値を均等に、しかも小さくするこ
とが可能となる。Further, since the contact of the polysilicon wiring which is the gate terminal together with the signal line is arranged between the power supply lines V DD and V SS , the space between the power supply lines can be effectively utilized. Further, by arranging the contact with the polysilicon wiring between the power supply lines, it is possible to make the resistance value of the gate portion to the PMOS transistor and the NMOS transistor arranged in the vertical direction of the power supply line even and small. Becomes
【００２３】次に、この発明の他の実施の形態について
説明する。図４は、この発明の第２の実施の形態の構成
を示したもので、部分的な上面図である。Next, another embodiment of the present invention will be described. FIG. 4 shows the configuration of the second embodiment of the present invention and is a partial top view.
【００２４】図４に於いて、電源線１３及び１４が相対
する側に、Ｎ型拡散層３３及びＰ型拡散層３４が設けら
れている。そして、これらＮ型拡散層３３及びＰ型拡散
層３４より互いの電源線１３及び１４の外側の位置にＰ
ＭＯＳトランジスタのソース１９及びＮＭＯＳトランジ
スタのソース２０が設けられている。その他の部分の構
成は、上述した第１の実施の形態と同様であるので、説
明は省略する。In FIG. 4, an N-type diffusion layer 33 and a P-type diffusion layer 34 are provided on the sides where the power supply lines 13 and 14 face each other. Then, P is provided outside the power supply lines 13 and 14 with respect to the N-type diffusion layer 33 and the P-type diffusion layer 34.
A source 19 of a MOS transistor and a source 20 of an NMOS transistor are provided. The configuration of the other parts is the same as that of the above-described first embodiment, and thus the description thereof is omitted.
【００２５】この第２の実施の形態によれば、Ｎ型拡散
層とＰ型拡散層との距離を、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタそれぞれのソース間距離よりも小さ
くすることができる。したがって、ラッチアップに対す
る耐量を、上述した第１の実施の形態より上げることが
できる。According to the second embodiment, the distance between the N-type diffusion layer and the P-type diffusion layer is set to the PMOS transistor and the N-type diffusion layer.
It can be made smaller than the distance between the sources of the MOS transistors. Therefore, the tolerance against latch-up can be increased as compared with the first embodiment described above.
【００２６】図５及び図６は、この発明の第３の実施の
形態を示したものである。図５は、この発明に従ったク
ロックドインバ―タ回路のレイアウトを示した上面図で
ある。同図に於いて、電源線（ＶDD) １３と電源線（Ｖ
SS) １４との間に、クロック信号を反転させた信号線１
７及びクロック信号線１８が、電源線１３及び１４と同
じ一層目の金属線にて配置されている。これらの信号線
１７及び１８は、電源線１３及び１４に沿って平行に配
置される。5 and 6 show the third embodiment of the present invention. FIG. 5 is a top view showing the layout of the clocked inverter circuit according to the present invention. In the figure, the power line (V DD ) 13 and the power line (V
SS ) 14 and signal line 1 which is the inverted clock signal
7 and the clock signal line 18 are arranged in the same first-layer metal line as the power supply lines 13 and 14. These signal lines 17 and 18 are arranged in parallel along the power supply lines 13 and 14.
【００２７】そして、上記電源線１３及び１４の信号線
１７及び１８と反対側には、それぞれＰＭＯＳトランジ
スタの拡散領域１１′及びＮＭＯＳトランジスタの拡散
領域１２′が設けられており、コンタクト３６及び３７
を介して、電源線１３及び１４と直交するポリシリコン
配線３８が配置されている。また、信号線１７、１８の
間に配置されたコンタクト１５′には、上記信号線１
７、１８と直交して、ゲート入力端子としてのポリシリ
コン配線３９が設けられている。更に、信号線１７及び
１８には、それぞれコンタクト４０及び４１を介して、
ポリシリコン配線（ゲート端子）４２及び４３が配設さ
れている。On the opposite side of the power lines 13 and 14 from the signal lines 17 and 18, there are provided a diffusion region 11 'of the PMOS transistor and a diffusion region 12' of the NMOS transistor, respectively, and contacts 36 and 37.
A polysilicon wiring 38 that is orthogonal to the power supply lines 13 and 14 is arranged via the. In addition, the contact 15 'arranged between the signal lines 17 and 18 has the above-mentioned signal line 1
A polysilicon wiring 39 as a gate input terminal is provided orthogonal to 7 and 18. Further, to the signal lines 17 and 18, via contacts 40 and 41, respectively,
Polysilicon wirings (gate terminals) 42 and 43 are provided.
【００２８】図６（ａ）は、図５に示されたクロックド
インバ―タ回路を回路素子の記号で表したもので、図６
（ｂ）は更にトランジスタで表した回路構成図である。
図６（ｂ）からわかるように、この第３の実施の形態に
よる回路構成は、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタを２個直列に接続したものである。FIG. 6A shows the clocked inverter circuit shown in FIG. 5 by the symbol of the circuit element.
(B) is a circuit configuration diagram further represented by a transistor.
As can be seen from FIG. 6B, the circuit configuration according to the third embodiment has two PMOS transistors and two NMOS transistors connected in series.
【００２９】このような構成のクロックドインバ―タ回
路では、相補的な一対のクロック信号（／ＣＫ及びＣ
Ｋ）が必要である。そして、該クロック信号の信号線を
電源線と電源線の間に配置させることにより、ゲート端
子たるポリシリコン配線の接続を容易にすることができ
る。In the clocked inverter circuit having such a configuration, a pair of complementary clock signals (/ CK and C
K) is required. By arranging the signal line of the clock signal between the power supply lines, it is possible to easily connect the polysilicon wiring as the gate terminal.
【００３０】したがって、上述したような実施の形態に
よれば、基板またはウェルが電源線ＶSS若しくはＶDDか
らの電位の浮きを最小に抑えることができるので、ソー
スから基板若しくはウェルへのダイオード順方向電流を
極端に小さくして、ＣＭＯＳ回路に発生するラッチアッ
プを防止することができる。また、信号線とポリシリコ
ン配線のコンタクトを電源線ＶDDとＶSSの間に配設した
ので、電源線間の空間を有効に利用することができ、回
路規模も増大することがない。Therefore, according to the above-described embodiment, since the substrate or the well can minimize the floating of the potential from the power supply line V SS or V DD , the diode sequence from the source to the substrate or the well can be reduced. The directional current can be made extremely small to prevent latch-up occurring in the CMOS circuit. Further, since the contact between the signal line and the polysilicon wiring is arranged between the power supply lines V DD and V SS , the space between the power supply lines can be effectively used and the circuit scale does not increase.
【００３１】[0031]
【発明の効果】以上のようにこの発明によれば、基板面
積が増大することなくラッチアップの影響を受けにくい
ＣＭＯＳ回路を提供することができる。As described above, according to the present invention, it is possible to provide a CMOS circuit which is not easily affected by latch-up without increasing the substrate area.
【図１】この発明のＣＭＯＳ回路の第１の実施の形態の
構成を示した上面図である。FIG. 1 is a top view showing a configuration of a first embodiment of a CMOS circuit of the present invention.
【図２】（ａ）は図１の電源線及び信号線のパターンを
示した図、（ｂ）は図１の回路のレイアウトを説明する
ための図である。2A is a diagram showing a pattern of a power supply line and a signal line of FIG. 1, and FIG. 2B is a diagram for explaining a layout of the circuit of FIG.
【図３】上記ＣＭＯＳ回路のレイアウトを説明するため
のもので、（ａ）は一層目の配線を示した平面図、
（ｂ）は二層目の配線を示した平面図である。FIG. 3 is a view for explaining the layout of the CMOS circuit, in which (a) is a plan view showing the wiring of the first layer;
(B) is a plan view showing the second layer wiring.
【図４】この発明の第２の実施の形態の構成を示したも
ので、部分的な上面図である。FIG. 4 is a partial top view showing the configuration of the second embodiment of the present invention.
【図５】この発明の第３の実施の形態を示したもので、
クロックドインバ―タ回路のレイアウトを示した上面図
である。FIG. 5 shows a third embodiment of the present invention,
It is a top view which showed the layout of a clocked inverter circuit.
【図６】この発明の第３の実施の形態を示したもので、
（ａ）は、図５に示されたクロックドインバ―タ回路を
回路素子の記号で表した図、（ｂ）は図５に示されたク
ロックドインバ―タ回路をトランジスタで表した回路構
成図である。FIG. 6 shows a third embodiment of the present invention,
5A is a diagram showing the clocked inverter circuit shown in FIG. 5 with symbols of circuit elements, and FIG. 5B is a circuit configuration showing the clocked inverter circuit shown in FIG. 5 with transistors. It is a figure.
【図７】（ａ）は従来技術によるＣＭＯＳインバータ回
路のレイアウト示した図、（ｂ）は同図（ａ）の概略
図、（ｃ）は同図（ａ）の回路を回路素子の記号で表し
た図である。7A is a diagram showing a layout of a CMOS inverter circuit according to a conventional technique, FIG. 7B is a schematic diagram of FIG. 7A, and FIG. 7C is a circuit element symbol of the circuit of FIG. 7A. FIG.
【図８】ラッチアップが発生するメカニズムについて説
明するもので、従来のＣＭＯＳ回路の断面図である。FIG. 8 is a cross-sectional view of a conventional CMOS circuit for explaining the mechanism of latch-up.
１１、１２…拡散領域、１３…電源線（ＶDD）、１４…
電源線（ＶSS）、１５、１６、２５、２６、２９、３０
…コンタクト、１７…信号線（／ＣＫ）、１８…信号線
（ＣＫ）、１９…ＰＭＯＳトランジスタのソース、２０
…ＮＭＯＳトランジスタのソース、２３、２４…ポリシ
リコン配線、２７、２８、３１、３２…ドレイン、３３
…Ｎ型拡散層、３４…Ｐ型拡散層。11, 12 ... Diffusion region, 13 ... Power supply line (V DD ), 14 ...
Power line (V SS ), 15, 16, 25, 26, 29, 30
... contact, 17 ... signal line (/ CK), 18 ... signal line (CK), 19 ... source of PMOS transistor, 20
Source of NMOS transistor, 23, 24 Polysilicon wiring, 27, 28, 31, 32 ... Drain, 33
... N-type diffusion layer, 34 ... P-type diffusion layer.
Claims (5)
チャネル型ＭＯＳトランジスタを有して成るＣＭＯＳ回
路に於いて、 上記Ｐチャンネル型ＭＯＳトランジスタのソースに電位
を供給する第１の電源線、及びこの第１の電源線にほぼ
平行に配置されるものでＮチャンネル型ＭＯＳトランジ
スタのソースに電位を供給する第２の電源線と、 上記Ｐチャンネル型ＭＯＳトランジスタ及びＮチャンネ
ル型ＭＯＳトランジスタのドレインを第１の接続点及び
第２の接続点を介して互いに電気的に接続するもので、
上記第１の電源線及び第２の電源線とほぼ直交する方向
に延出された信号線とを具備し、 上記第１の接続点と第２の接続点との間隔は、上記第１
の電源線と第２の電源線との間隔以上の距離を有してい
ることを特徴とするＣＭＯＳ回路。1. A P-channel MOS transistor and N
In a CMOS circuit having a channel type MOS transistor, a first power source line for supplying a potential to the source of the P channel type MOS transistor, and a circuit arranged substantially parallel to the first power source line. A second power supply line for supplying a potential to the source of the N-channel type MOS transistor and the drains of the P-channel type MOS transistor and the N-channel type MOS transistor are electrically connected to each other via the first connection point and the second connection point. Are connected in a
A signal line extending in a direction substantially orthogonal to the first power supply line and the second power supply line, and the distance between the first connection point and the second connection point is the first connection point.
A CMOS circuit having a distance equal to or greater than the distance between the power supply line and the second power supply line.
型ＭＯＳトランジスタのソース近傍に接続されたＮ型の
拡散層が設けられ、上記第２の電源線には上記Ｎチャン
ネル型ＭＯＳトランジスタのソース近傍に接続されたＰ
型の拡散層が設けられていることを特徴とする請求項１
に記載のＣＭＯＳ回路。2. The first power supply line is provided with an N-type diffusion layer connected near the source of the P-channel MOS transistor, and the second power supply line is connected to the N-channel MOS transistor. P connected near the source
2. A mold diffusion layer is provided.
The CMOS circuit according to 1.
なくとも１つは、上記Ｐチャンネル型ＭＯＳトランジス
タのソースとＮチャンネル型ＭＯＳトランジスタのソー
スとの間に配置されることを特徴とする請求項２に記載
のＣＭＯＳ回路。3. At least one of the N-type diffusion layer and the P-type diffusion layer is disposed between the source of the P-channel type MOS transistor and the source of the N-channel type MOS transistor. The CMOS circuit according to claim 2.
層により作製され、上記信号線は、上記第１及び第２の
電源線とは異なる第２の配線層により作製されることを
特徴とする請求項１に記載のＣＭＯＳ回路。4. The first and second power supply lines are made of a first wiring layer, and the signal line is made of a second wiring layer different from the first and second power supply lines. The CMOS circuit according to claim 1, wherein:
より上方に配設されることを特徴とする請求項４に記載
のＣＭＯＳ回路。5. The CMOS circuit according to claim 4, wherein the second wiring layer is provided above the first wiring layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330414A JPH09172090A (en) | 1995-12-19 | 1995-12-19 | Cmos circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330414A JPH09172090A (en) | 1995-12-19 | 1995-12-19 | Cmos circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172090A true JPH09172090A (en) | 1997-06-30 |
Family
ID=18232341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7330414A Pending JPH09172090A (en) | 1995-12-19 | 1995-12-19 | Cmos circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172090A (en) |
-
1995
- 1995-12-19 JP JP7330414A patent/JPH09172090A/en active Pending
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