JPH0916511A - Conversion system for cpu bus and local bus - Google Patents

Abstract

PROBLEM TO BE SOLVED: To make CPU controller gate array size compact by converting a CPU interface signal into the one for VL bus by sharing address data with a CPU bus and a local bus. SOLUTION: A common bus 11 is formed by sharing with the CPU bus and the VL bus, and sharing the address data A31-03, an MI0# signal, a DC# signal and a WR# signal with the CPU bus and the VL bus. The common bus 11 is used in the transfer of an address 31-03 and every kind of signal, such as the MI0# signal, the DC# signal and the WR# signal among a CPU 1, an ISA controller 15 and a VGA controller 23. The number of pins of a CPU control gate array 5 is reduced and the chip area of the CPU control gate array 5 is reduced by sharing the addres bus (A31-03) and the signals of M/IO#, W/R# and D/C# with the VL bus in such way.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明はＣＰＵバスとロー
カルバスの変換方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a conversion system between a CPU bus and a local bus.

【０００２】[0002]

【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。一方、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉ
ｎｇ ｕｎｉｔ）は年々高速化されている。例えば米国
インテル社の８０２８６から８０３８６、８０４８６、
Ｐｅｎｔｉｕｍ，・・・と高速化を続け、ＣＰＵ内部ク
ロックの高速化、ＣＰＵバス幅の拡張が成されている。2. Description of the Related Art In recent years, various notebook-type or laptop-type portable personal computers which are easy to carry and can be operated by a battery have been developed. On the other hand, CPU (central process)
ng unit) is getting faster year by year. For example, Intel Corp. 80286-80386, 80486,
Pentium, ... Continued to be speeded up, the CPU internal clock speeded up, and the CPU bus width expanded.

【０００３】従来、図２０に示すように、ＣＰＵとして
米国インテル社の８０４８６を使用した場合、３２ビッ
トのＣＰＵバスとローカルバス（例えばＶＥＳＡ ＶＬ
バス、３２ビット構成）とを直結することができた。す
なわち、８０４８６の持っているインターフェース信号
をそのままローカルバスに接続することができた。この
場合の８０４８６の動作クロック周波数は平均で３３Ｍ
Ｈｚ程度であり、また、ＶＧＡコントローラチップの動
作クロック周波数は最大４０ＭＨｚ程度である。Conventionally, as shown in FIG. 20, when a CPU of Intel Corporation 80486 is used as a CPU, a 32-bit CPU bus and a local bus (for example, VESA VL) are used.
It was possible to directly connect the bus and the 32-bit configuration). That is, the interface signal of the 80486 could be directly connected to the local bus. In this case, the operating clock frequency of 80486 is 33M on average.
The operating clock frequency of the VGA controller chip is about 40 MHz at maximum.

【０００４】一方、図２１に示すように、ＣＰＵとして
６４ビットデータバス幅を有する３２ビットＣＰＵ”Ｐ
ｅｎｔｉｕｍ”を使用した場合、データバス幅は６４ビ
ットとなる。従って、６４ビットのデータバス幅から３
２ビットへのバス幅変換が必要となる。また、Ｐｅｎｔ
ｉｕｍの動作クロック周波数は５０ＭＨｚ以上であり、
周波数の観点からＣＰＵバスとローカルバスを直結して
も動作しない。このため、ＣＰＵの動作クロックとＶＬ
バスの動作クロックを共通にした場合、サイクル変換が
必要となる。On the other hand, as shown in FIG. 21, a 32-bit CPU "P having a 64-bit data bus width as a CPU.
When the "entium" is used, the data bus width is 64 bits. Therefore, from the 64-bit data bus width, 3
Bus width conversion to 2 bits is required. Also, Pent
The operating clock frequency of ium is 50MHz or more,
From the viewpoint of frequency, even if the CPU bus and the local bus are directly connected, they do not work. Therefore, the CPU operating clock and VL
If the bus operating clock is common, cycle conversion is required.

【０００５】図２２（ａ）に示すように今、ＣＰＵの動
作クロックが５０ＭＨｚであるとする。上述したよう
に、ＣＰＵの動作クロックとＶＬバスの動作クロックを
共通にした場合、このままでは、ＶＬバスは動作しな
い。このため、一番簡単な方法はＣＰＵの動作クロック
である５０ＭＨｚを１／２分周して図２２（ｃ）に示す
ように２５ＭＨｚのクロックを作ることである。図２２
（ｂ）に示すＡＤＳ＃信号はバスサイクルの始まりを示
す信号であり、図２２（ａ）および２２（ｂ）に示すよ
うにクロックの立ち上がりに同期してサンプルされる。
このため、図２２（ｃ）に示すように図２２（ａ）に示
すクロックを１／２分周したクロックでは図２２（ｂ）
に示すＡＤＳ＃信号はサンプルできないという問題を生
じる。従って、この場合には、ＣＰＵの動作クロック
（５０ＭＨｚ）に同期してＣＰＵから出力されたＡＤＳ
＃信号をＶＬバスの動作クロック（２５ＭＨｚ）に合う
ようなＡＤＳ＃信号に作り直す必要がある。As shown in FIG. 22A, it is assumed that the operating clock of the CPU is now 50 MHz. As described above, when the operating clock of the CPU and the operating clock of the VL bus are made common, the VL bus does not operate as it is. For this reason, the simplest method is to divide 50 MHz, which is the operating clock of the CPU, by 1/2 to generate a 25 MHz clock as shown in FIG. FIG.
The ADS # signal shown in (b) is a signal indicating the beginning of a bus cycle, and is sampled in synchronization with the rising edge of the clock as shown in FIGS. 22 (a) and 22 (b).
Therefore, as shown in FIG. 22C, a clock obtained by dividing the clock shown in FIG. 22A by ½ is shown in FIG.
There is a problem that the ADS # signal shown in 1) cannot be sampled. Therefore, in this case, the ADS output from the CPU in synchronization with the operating clock (50 MHz) of the CPU
It is necessary to remake the # signal into an ADS # signal that matches the operation clock (25 MHz) of the VL bus.

【０００６】その他のＣＰＵインターフェース信号とし
て例えば、Ｍ／ＩＯ＃、Ｄ／Ｃ＃、Ｗ／Ｒ＃の信号があ
る。Ｍ／ＩＯ＃信号がハイレベルのとき、メモリアドレ
スがＣＰＵにより出力され、ロウレベルＩ／Ｏアドレス
がアドレスバス上にあることを意味する。また、Ｄ／Ｃ
＃信号がハイレベルのとき、データを意味し、ロウレベ
ルのときコントロールデータを意味する。さらに、Ｗ／
Ｒ＃信号がハイレベルのとき、”ライト”を意味し、ロ
ウレベルのとき”リード”を意味する信号である。これ
らの信号についてもＣＰＵコントローラによりＶＬバス
用の信号に変換する構成にすると、ＣＰＵコントローラ
のピン数がそれだけ多くなり、ＣＰＵコントローラゲー
トアレイのサイズが大きくなるという問題がある。Other CPU interface signals include M / IO #, D / C # and W / R # signals. When the M / IO # signal is high level, it means that the memory address is output by the CPU and the low level I / O address is on the address bus. Also, D / C
When the # signal is high level, it means data, and when it is low level, it means control data. In addition, W /
When the R # signal is at high level, it means "write", and when it is at low level, it means "read". If these signals are also converted into signals for the VL bus by the CPU controller, there is a problem in that the number of pins of the CPU controller increases and the size of the CPU controller gate array increases.

【０００７】[0007]

【発明が解決しようとするる課題】上述したように、Ｃ
ＰＵとして５０ＭＨｚ以上の動作クロックを持つＣＰＵ
を用いた場合、ＣＰＵのインターフェース信号をＶＬバ
スで動作できるように信号の変換が必要となる。また、
その他の信号についても、ＣＰＵコントローラゲートア
レイにおいて、ＶＬバス用に変換する構成とした場合、
ＣＰＵコントローラゲートアレイのピン数がそれだけ増
えることになり、ゲートアレイのサイズが大きくなると
いう問題がある。As described above, C
CPU with operating clock of 50MHz or more as PU
When using, the signal conversion is required so that the CPU interface signal can be operated by the VL bus. Also,
When other signals are also converted to the VL bus in the CPU controller gate array,
There is a problem that the number of pins of the CPU controller gate array increases, and the size of the gate array increases.

【０００８】この発明の目的は、上記欠点を除去し、Ｖ
Ｌバスの動作クロックよりも早い動作クロックのＣＰＵ
を用いた場合にＣＰＵインターフェース信号をＶＬバス
用に変換するとともに、ＣＰＵコントローラゲートアレ
イのサイズをコンパクトにすることのできるＣＰＵバス
とローカルバスの変換方式を提供することである。The object of the present invention is to eliminate the above-mentioned drawbacks,
CPU with an operating clock faster than the operating clock of the L bus
Is to provide a conversion method for a CPU bus and a local bus which can convert a CPU interface signal for a VL bus and can make the size of a CPU controller gate array compact.

【０００９】[0009]

【課題を解決するための手段】上記目的を達成するため
に、この発明のＣＰＵバスとローカルバスの変換方式
は、データバス幅がｍ（ｍは６４以上の正の整数）ビッ
トのｎ（ｎは３２以上の正の整数）ビットＣＰＵであ
り、アドレスデータを出力するＣＰＵと； 前記ＣＰＵ
に接続され、アドレスデータを転送するＣＰＵバスであ
り、前記ＣＰＵから出力されたアドレスデータを転送す
るＣＰＵバスと； 前記ＣＰＵに接続され、前記ＣＰＵ
の動作クロック周波数よりも低速の動作クロック周波数
で動作し、前記ＣＰＵから出力されたアドレスデータを
転送するローカルバスとを備え、 前記アドレスデータ
をＣＰＵバスとローカルバスとで共通化される。In order to achieve the above object, the conversion method of the CPU bus and the local bus of the present invention has a data bus width of m (m is a positive integer of 64 or more) bits n (n). Is a positive integer of 32 or more) CPU, which outputs address data;
A CPU bus for transferring address data, the CPU bus transferring address data output from the CPU;
And a local bus for transferring the address data output from the CPU, the address data being shared by the CPU bus and the local bus.

【００１０】また、この発明のＣＰＵバスとローカルバ
スの変換方式は、データバス幅がｍ（ｍは６４以上の正
の整数）ビットのｎ（ｎは３２以上の正の整数）ビット
ＣＰＵであり、アドレスデータと、ＣＰＵインターフェ
ース信号群を出力するＣＰＵと；前記ＣＰＵに接続され
るＣＰＵバスであり、前記ＣＰＵから出力されたアドレ
スデータと、前記ＣＰＵインターフェース信号群のうち
の一部を転送するＣＰＵバスと；前記ＣＰＵに接続さ
れ、前記ＣＰＵの動作クロック周波数よりも低速の動作
クロック周波数で動作し、前記ＣＰＵから出力されたア
ドレスデータと、前記ＣＰＵインターフェース信号群の
うちの一部を転送するローカルバスとを備え、前記ＣＰ
Ｕから出力されるＣＰＵインターフェース信号群のうち
の特定信号を前記ローカルバスの動作クロック周波数に
適合するように変換する変換手段とを備え、前記アドレ
スデータおよびＣＰＵインターフェース信号群の一部を
ＣＰＵバスとローカルバスとで共通にし、前記ＣＰＵイ
ンターフェース信号群の残りの信号を前記ローカルバス
の動作クロック周波数に適合するように、同期化タイミ
ングを切り替える。The CPU bus / local bus conversion method of the present invention is an n-bit (n is a positive integer of 32 or more) bit CPU having a data bus width of m (m is a positive integer of 64 or more) bits. A CPU that outputs address data and a CPU interface signal group; a CPU bus connected to the CPU, which transfers the address data output from the CPU and a part of the CPU interface signal group A bus; a local connected to the CPU, operating at an operating clock frequency lower than the operating clock frequency of the CPU, and transferring address data output from the CPU and a part of the CPU interface signal group. A bus, and the CP
And a conversion means for converting a specific signal of the CPU interface signal group output from U so as to match the operation clock frequency of the local bus, and a part of the address data and the CPU interface signal group with the CPU bus. The synchronization timing is switched so that it is shared with the local bus and the remaining signals of the CPU interface signal group are adapted to the operating clock frequency of the local bus.

【００１１】さらに、この発明のＣＰＵバスとローカル
バスの変換方式は、データバス幅がｍ（ｍは６４以上の
正の整数）ビットのｎ（ｎは３２以上の正の整数）ビッ
トＣＰＵであり、アドレスデータと、ＣＰＵインターフ
ェース信号群を出力するＣＰＵと；前記ＣＰＵに接続さ
れるＣＰＵバスであり、前記ＣＰＵから出力されたアド
レスデータと、前記ＣＰＵインターフェース信号群を転
送するＣＰＵバスと；前記ＣＰＵに接続され、前記ＣＰ
Ｕの動作クロック周波数よりも低速の動作クロック周波
数で動作し、前記ＣＰＵから出力されたアドレスデータ
と、前記ＣＰＵインターフェース信号群を転送するロー
カルバスと；前記ローカルバスに接続され、前記ＣＰＵ
のリード要求に応答して正しいデータをローカルバスに
出力したことを示すデータであり、かつライト要求に応
答してＣＰＵから正しいデータを受け取ったことを示す
バーストレディ信号（ＶＢＲＤＹ＃）を出力するＩ／Ｏ
ユニットと；前記ローカルバスおよび前記Ｉ／Ｏユニッ
トと接続され、前記Ｉ／Ｏユニットからサイクルの終わ
りを示す信号（ＶＲＤＹＯ＃）の出力に応答して、前記
ＶＬバス上のバーストレディ信号（ＶＲＤＹＩ＃）信号
を生成する内部変換回路を有したローカルバスコントロ
ーラと、前記ＣＰＵバスを介して前記ＣＰＵと接続され
るとともに、前記ローカルバスを介して前記ローカルバ
スコントローラと接続され、前記ローカルバスコントロ
ーラから出力されたバーストレディ信号（ＶＲＤＹＩ
＃）を前記ＣＰＵバス上のバーストレディ信号（ＢＲＤ
Ｙ＃）を生成するバーストレディ信号生成回路とを備え
る。Further, the conversion method of the CPU bus and the local bus of the present invention is an n (n is a positive integer of 32 or more) bit CPU having a data bus width of m (m is a positive integer of 64 or more) bits. A CPU bus that outputs address data and a CPU interface signal group; a CPU bus that is connected to the CPU, and that transfers the address data output from the CPU and the CPU interface signal group; Connected to the CP
A local bus that operates at an operating clock frequency lower than the operating clock frequency of U and transfers the address data output from the CPU and the CPU interface signal group;
Of a burst ready signal (VBRDY #) indicating that the correct data has been output to the local bus in response to the read request, and that the correct data has been received from the CPU in response to the write request. / O
A unit; a burst ready signal (VRDYI # on the VL bus, which is connected to the local bus and the I / O unit, and is responsive to the output of a signal (VRDYO #) indicating the end of a cycle from the I / O unit. ) A local bus controller having an internal conversion circuit for generating a signal, the CPU connected to the CPU via the CPU bus, the local bus controller connected to the local bus controller via the local bus, and output from the local bus controller. Burst ready signal (VRDYI
#) Is the burst ready signal (BRD) on the CPU bus.
Y #) and a burst ready signal generating circuit.

【００１２】ＣＰＵのアドレスバス（Ａ３１−０３）と
ＣＰＵインターフェース信号Ｍ／ＩＯ＃，Ｗ／Ｒ＃，Ｄ
／Ｃ＃をＣＰＵバスとＶＬバスとで共通にする。さら
に、ＣＰＵのＡＤＳ＃、ＢＥ７ー０＃を使用してＶＬバ
ス用のＶＡＤＳ＃（ＡＤＳ＃）、ＶＢＥ＃３−０（ＢＥ
３ー０＃）、Ａ０２を生成する。このため、ＣＰＵ（Ｐ
ｅｎｔｉｕｍ）とＶＬバスとの間に設けられたＣＰＵコ
ントロールゲートアレイ内に、ＡＤＳ同期化回路および
この同期化した信号のディレイ量を調整するディレイ調
整回路が設けられる。前記ディレイ量はプログラマブル
に設定可能である。この同期化回路およびディレイ調整
回路に与えられるパラメータは特定レジスタにセットさ
れる。このパラメータに従ってＣＰＵのＡＤＳ＃信号か
らＶＬバスのＡＤＳ＃信号を生成するタイミングを切り
替える。また、ＶＬハ゛スのＶＲＤＹ＃信号からＣＰＵ
バスのＢＲＤＹ＃信号を生成するタイミングを切り替え
る。前記ＢＲＤＹ＃信号の信号幅はプログラマブルに設
定可能である。CPU address bus (A31-03) and CPU interface signals M / IO #, W / R #, D
/ C # is shared by the CPU bus and the VL bus. Furthermore, using ADS # and BE7-0 # of the CPU, VADS # (ADS #) and VBE # 3-0 (BE for the VL bus are used.
3-0 #) and A02 are generated. Therefore, the CPU (P
(entium) and the VL bus, a CPU control gate array is provided with an ADS synchronizing circuit and a delay adjusting circuit for adjusting the delay amount of the synchronized signal. The delay amount can be set programmable. The parameters given to the synchronizing circuit and the delay adjusting circuit are set in a specific register. The timing of generating the ADS # signal of the VL bus from the ADS # signal of the CPU is switched according to this parameter. Also, from the VRDY # signal of the VL bus, the CPU
Switches the timing of generating the BRDY # signal of the bus. The signal width of the BRDY # signal can be set programmable.

【００１３】[0013]

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１はこの発明のＣＰＵバスとローカ
ルバスの変換方式の一実施例を示すブロック図である。
同図に示すように、ＣＰＵ１は例えば米国インテル社の
Ｐｅｎｔｉｕｍ （Ｐ５４Ｃ）が適用される。ＣＰＵ１
は６４ビットのデータバス３を介してＣＰＵコントロー
ルゲートアレイ５に接続される。前記データバス３には
６４ビットメインＤＲＡＭ７が接続される。さらに、Ｃ
ＰＵ１とＣＰＵコントロールゲートアレイ５はコントロ
ールバス９を介して接続される。コントロールバス９は
ＣＰＵ１から出力されたＡＤＳ＃信号およびＢＥ７−０
信号をＣＰＵコントロールゲートアレイ５に供給する。
上記ＡＤＳ＃信号はバスサイクルのスタートを示す信号
であり、バスサイクルの開始時に、”アドレスタイム
（Ｔ１）”の期間，ＣＰＵ１はアドレスを後述する共通
バス１１に出力し、バスサイクル定義情報をコントロー
ルバス９に出力する。さらに、ＣＰＵ１は正しいアドレ
スとバスサイクル定義情報がバス上にあることを示すた
めにＡＤＳ(Address Status) ＃信号をアクティブにす
る。なお、＃は上記信号がアクティブローであることを
示している。上記データバス３およびコントロールバス
９はＣＰＵバスを構成する。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a conversion system of a CPU bus and a local bus according to the present invention.
As shown in the figure, for example, a Pentium (P54C) manufactured by Intel Corporation of the United States is applied to the CPU 1. CPU1
Are connected to the CPU control gate array 5 via a 64-bit data bus 3. A 64-bit main DRAM 7 is connected to the data bus 3. Furthermore, C
The PU 1 and the CPU control gate array 5 are connected via the control bus 9. The control bus 9 uses the ADS # signal output from the CPU 1 and the BE7-0.
A signal is supplied to the CPU control gate array 5.
The ADS # signal is a signal indicating the start of the bus cycle. At the start of the bus cycle, the CPU 1 outputs the address to the common bus 11 described later during the "address time (T1)" to control the bus cycle definition information. Output to bus 9. Further, the CPU 1 activates the ADS (Address Status) # signal to indicate that the correct address and the bus cycle definition information are on the bus. Note that # indicates that the above signal is active low. The data bus 3 and the control bus 9 form a CPU bus.

【００１４】ＣＰＵコントロールゲートアレイ５はデー
タバスドライブブロック、ＣＰＵコントロールブロッ
ク、ＤＲＡＭマッパー、ＤＲＡＭコントロールブロッ
ク、ＣＰＵサイクルチェックブロックから構成される。
その他、上記各ブロックからのレジスタデータのセレク
タ、ＡＤＳ＃のディレイ制御回路、ＣＰＵへのクロック
出力ディレイ制御回路、クロック／リセット／サスペン
ドコントロール回路、テストのための付加回路等が設け
られている。ＣＰＵコントロールゲートアレイ５はＶＬ
バス１３を介して図示しないＩＳＡバスを制御するＩＳ
Ａコントローラ１５に接続される。ＶＬバス１３は３２
ビットデータバス１７、コントロールバス１９等で構成
される。３２ビットデータバス１７には３２ビット拡張
ＤＲＡＭ２１が接続される。コントロールバス１９はＶ
ＡＤＳ＃信号（ＶＬバス上のＡＤＳ＃信号）、ＶＢＥ３
−０、Ａ０２信号等を転送する。ＶＡＤＳ＃信号はＣＰ
Ｕ１から出力されたＡＤＳ＃信号をＣＰＵコントロール
ゲートアレイ１によりＶＬバスに合うように変換された
信号である。さらに、ＣＰＵ１から出力されるＢＥ７−
０＃信号からＶＬバス用のＶＢＥ３−０＃信号およびＡ
０２信号を生成する。変換の方法については後述する。The CPU control gate array 5 comprises a data bus drive block, a CPU control block, a DRAM mapper, a DRAM control block and a CPU cycle check block.
In addition, a register data selector from each of the above blocks, an ADS # delay control circuit, a CPU clock output delay control circuit, a clock / reset / suspend control circuit, an additional circuit for testing, and the like are provided. CPU control gate array 5 is VL
An IS that controls an ISA bus (not shown) via the bus 13.
It is connected to the A controller 15. 32 for VL Bus 13
It is composed of a bit data bus 17, a control bus 19 and the like. A 32-bit extended DRAM 21 is connected to the 32-bit data bus 17. Control bus 19 is V
ADS # signal (ADS # signal on VL bus), VBE3
-0, A02 signal, etc. are transferred. VADS # signal is CP
The ADS # signal output from U1 is converted by the CPU control gate array 1 so as to match the VL bus. Further, BE7- output from the CPU1
0 # signal to VBE3-0 # signal for VL bus and A
02 signal is generated. The conversion method will be described later.

【００１５】共通バス１１はＣＰＵバスとＶＬバスとを
共通化したもので、アドレスデータＡ３１−０３、ＭＩ
Ｏ＃信号、ＤＣ＃信号、およびＷＲ＃信号をＣＰＵバス
とＶＬバスとで共通にしたものである。上述したよう
に、ＣＰＵがＰｅｎｔｉｕｍの場合、データバス幅は６
４ビットである。このため、６４ビット単位（８バイト
単位）にアドレッシングが行われる。従って、ビット０
−２の下３ビットは必要無いので、共通バス１１にはア
ドレスデータＡ３１−０３が出力される。ＭＩＯ＃信号
はメモリアドレスまたはＩ／Ｏアドレスを示す信号であ
り、ＭＩＯ＃がハイレベルのとき、メモリアドレスがＣ
ＰＵ１により出力され、ＭＩＯ＃がロウレベルのとき、
Ｉ／Ｏアドレスが出力される。ＤＣ＃信号はデータおよ
び制御データを示す信号であり、ＤＣ＃がハイレベルの
ときに、データを意味し、ロウレベルのときに制御デー
タを意味する。さらに、ＷＲ＃信号はハイレベルのとき
に”ライト”を意味し、ロウレベルのときに”リード”
を意味する。The common bus 11 is a common bus of the CPU bus and the VL bus, and has address data A31-03, MI.
The O # signal, the DC # signal, and the WR # signal are common to the CPU bus and the VL bus. As described above, when the CPU is Pentium, the data bus width is 6
4 bits. Therefore, addressing is performed in 64-bit units (8-byte units). Therefore, bit 0
Since the lower 3 bits of -2 are not necessary, the address data A31-03 is output to the common bus 11. The MIO # signal is a signal indicating a memory address or an I / O address. When MIO # is at a high level, the memory address is C
When output by PU1 and MIO # is low level,
The I / O address is output. The DC # signal is a signal indicating data and control data. When DC # is high level, it means data, and when DC # is low level, it means control data. Further, the WR # signal means "write" when it is at high level, and "read" when it is at low level.
Means

【００１６】ＶＧＡコントローラ２３はＶＧＡ仕様の表
示制御コントローラであり、共通バス１１に接続される
とともに、制御バス１９に接続される。共通バス１１は
ＣＰＵ１、ＩＳＡコントローラ１５およびＶＧＡコント
ローラ２３との間のアドレスＡ３１−０３、及び各種信
号ＭＩＯ＃、ＤＣ＃，ＷＲ＃のやり取りに使用される。The VGA controller 23 is a display controller of VGA specification, and is connected to the common bus 11 and the control bus 19. The common bus 11 is used for exchanging the address A31-03 and various signals MIO #, DC #, WR # with the CPU 1, the ISA controller 15 and the VGA controller 23.

【００１７】上述のように、ＣＰＵのアドレスバス（Ａ
３１−０３）とＭ／ＩＯ＃、Ｗ／Ｒ＃、Ｄ／Ｃ＃をＶＬ
バスと共通にすることによりＣＰＵコントロールゲート
アレイ５のピン数を大幅に削減することができ、ＣＰＵ
コントロールゲートアレイのチップ面積を小さくするこ
とができる。As described above, the address bus (A
31-03) and M / IO #, W / R #, D / C # to VL
By making it common with the bus, the number of pins of the CPU control gate array 5 can be greatly reduced.
The chip area of the control gate array can be reduced.

【００１８】次に、ＣＰＵ１から出力されたＡＤＳ＃信
号からＶＡＤＳ＃信号を生成する方法について説明す
る。図２は図１のＣＰＵコントローラゲートアレイ５内
に設けられたＣＰＵバス−ＶＬバス同期化タイミング制
御回路の詳細回路図である。ＣＰＵバス−ＶＬバス同期
化タイミング制御回路は図２に示すようにＣＰＵ１のＡ
ＤＳ＃信号からＶＬバスのＶＡＤＳ＃信号を生成するタ
イミングを切り替えるための回路を内蔵している。図２
に示す同期化回路はＣＰＵのＡＤＳ＃信号からＶＬバス
のＶＡＤＳ＃信号を生成するためのタイミングを切り替
えるための回路であり、ＡＤＳ同期化回路２５およびデ
ィレイ調整回路２７により構成される。レジスタ２９は
ＡＤＳ同期化回路２５およびディレイ調整回路２７に与
えるパラメータを保持する。ＡＤＳ同期化回路２５はレ
ジスタ２９のビット７の情報にもとずいて、ＡＤＳ＃信
号からＶＡＤＳ＃信号を生成するか否かを決定する回路
である。また、ディレイ調整回路２７はレジスタ２９の
ビット３ー０に応答してＶＡＤＳ＃信号のディレイをプ
ログラマブルに設定するための回路である。Next, a method of generating the VADS # signal from the ADS # signal output from the CPU 1 will be described. FIG. 2 is a detailed circuit diagram of the CPU bus-VL bus synchronization timing control circuit provided in the CPU controller gate array 5 of FIG. The CPU bus-VL bus synchronization timing control circuit is shown in FIG.
It has a built-in circuit for switching the timing of generating the VA bus VADS # signal from the DS # signal. FIG.
The synchronizing circuit shown in (1) is a circuit for switching the timing for generating the VADS # signal of the VL bus from the ADS # signal of the CPU, and is composed of the ADS synchronizing circuit 25 and the delay adjusting circuit 27. The register 29 holds parameters given to the ADS synchronizing circuit 25 and the delay adjusting circuit 27. The ADS synchronization circuit 25 is a circuit that determines whether to generate the VADS # signal from the ADS # signal based on the information of bit 7 of the register 29. The delay adjusting circuit 27 is a circuit for setting the delay of the VADS # signal in a programmable manner in response to bits 3-0 of the register 29.

【００１９】レジスタ２９のビット７およびビット３ー
０の定義は次の通りである。 ＶＡＤＳＮ ＤＥＬＡＹ ＳＥＬＥＣＴ (port:++83,KEY:++82,INDEX:60) bit 7 ：ＶＡＤＳＮ ＴＩＭＩＮＧ ＳＥＬＥＣＴ Ｈ ファーストモード（ＤＲＡＭＣＹＣ非サンプリングモード） ＤＲＡＭＣＹＣ信号の状態に関係なく、ＡＤＳＺ信号から、ＶＡ ＤＳＯＺ信号を生成して、出力する。The definitions of bit 7 and bit 3-0 of register 29 are as follows. VADSN DELAY SELECT (port: ++ 83, KEY: ++ 82, INDEX: 60) bit 7: VADSN TIMING SELECT H Fast mode (DRAMCYC non-sampling mode) Regardless of the state of the DRAMCYC signal, the ADSZ signal changes the VA DSOZ signal Is generated and output.

【００２０】 Ｌ ＤＲＡＭＣＹＣサンプリングモード ＤＲＡＭＣＹＣ信号がアクティブの時、ＶＡＤＳＯＺ信号を出力 しない。L DRAMCYC Sampling Mode The VADSOZ signal is not output when the DRAMCYC signal is active.

【００２１】 （ＤＲＡＭＣＹＣ信号がインアクティブの時、ＡＤＳＺ信号から 、ＶＡ ＤＳＯＺ信号を生成し、出力する。） bit 3:ＤＥＬＡＹ ＳＥＬＥＣＴ機能イネーブルビット。 Ｈ ＤＥＬＡＹ ＳＥＬＥＣＴ機能イネーブル。(When the DRAMCYC signal is inactive, the VA DSOZ signal is generated and output from the ADSZ signal.) Bit 3: DELAY SELECT function enable bit. H DELAY SELECT function enable.

【００２２】 bit2-0で設定したディレイが有効になる。 Ｌ ＤＥＬＡＹ ＳＥＬＥＣＴ機能ディスエーブル。 ディレイはデフォルト値。 bit 2-0: ＤＥＬＡＹ ＳＥＬＥＣＴ レジスタ設定 bit3 bit2 bit1 bit0 ディレイ L X X X デフォルト H L L L デフォルト H L L H デフォルト＋２ｎｓ H L H L デフォルト＋４ｎｓ H L H H デフォルト＋６ｎｓ H H L L デフォルト＋８ｎｓ H H L H デフォルト＋１０ｎｓ H H H L デフォルト＋１２ｎｓ H H H H デフォルト＋１４ｎｓ 上記したようにＡＤＳ同期化回路２５はレジスタ２９の
ビット７がハイレベルのとき、ＤＲＡＭサイクル信号Ｄ
ＲＡＭＣＹＣの状態に関係無く、ＡＤＳＺ（ＣＰＵ１か
ら出力されるＡＤＳ＃）信号からＶＡＤＳＯＺ（ＶＬバ
ス上のＶＡＤＳ＃）信号を生成して出力する。また、ビ
ット７がロウレベルのときは、ＤＲＡＭＣＹＣ信号がア
クティブのとき、ＶＡＤＳＯＺ信号を出力せず、ＤＲＡ
ＭＣＹＣ信号がインアクティブの時、ＡＤＳＺ信号から
ＶＡＤＳＯＺ信号を生成し、出力する。The delay set in bits 2-0 becomes valid. L DELAY SELECT function disabled. Delay is the default value. bit 2-0: DELAY SELECT register setting bit3 bit2 bit1 bit0 delay LXXX default HLLL default HLLH default + 2ns HLHL default + 4ns HLHH default + 6ns HHLL default + 8ns HHLH default + 10ns HHHL default + 12ns HHHH default + 14ns As described above, the ADS synchronization circuit 25 register When the bit 7 of 29 is high level, the DRAM cycle signal D
Regardless of the state of RAMCYC, a VADSOZ (VADS # on the VL bus) signal is generated and output from the ADSZ (ADS # output from the CPU 1) signal. When the bit 7 is low level and the DRAMCYC signal is active, the VADSOZ signal is not output and the DRA
When the MCYC signal is inactive, the VADSOZ signal is generated from the ADSZ signal and output.

【００２３】なお、上述したＤＲＡＭサイクルサンプリ
ングモードおよびＤＲＡＭサイクル非サンプリングモー
ドの意味は次の通りである。図４に示すように、ＤＲＡ
Ｍ７はＣＰＵバスに接続されており、ＣＰＵ１がバスサ
イクルを起動したときに、もしＤＲＡＭ７にヒットした
場合（ＣＰＵ１がＤＲＡＭにアクセスした場合）には、
ＣＰＵ１とＤＲＡＭ５との間だけでデータのやり取りを
行えばよい。従って、ＤＲＡＭＨＩＴの場合には、ＶＬ
バスを起動する必要がない。このため、ＣＰＵコントロ
ールゲートアレイ５内にはＤＲＡＭＨＩＴデコード回路
３１が設けられており、ＣＰＵ１がＤＲＡＭ７にアクセ
スしたことを検出すると、ＶＡＤＳ＃（ＶＡＤＳＯＺ）
信号を出さないようにするのが、ＤＲＡＭサイクルサン
プリングモードである。一方、ＤＲＡＭサイクル非サン
プリングモードでは、ＤＲＡＭＨＩＴデコード回路３１
の検出出力に無関係にＶＡＤＳ＃（ＶＡＤＳＯＺ）信号
を出力する。ＤＲＡＭサイクルサンプリングモードでは
ＤＲＡＭＨＩＴデコード回路の検出出力を判断した後に
ＶＡＤＳ＃信号を出力するので、処理速度が遅くなる。
このため、ＶＡＤＳ＃信号を無駄に出力してもよいから
処理速度を早くしたい場合のために、ＤＲＡＭサイクル
非サンプリングモードが設けられている。The above-mentioned DRAM cycle sampling mode and DRAM cycle non-sampling mode have the following meanings. As shown in FIG.
M7 is connected to the CPU bus, and when the CPU1 starts the bus cycle and hits the DRAM7 (when the CPU1 accesses the DRAM),
Data may be exchanged only between the CPU 1 and the DRAM 5. Therefore, in the case of DRAMHIT, VL
No need to start the bus. Therefore, the DRAM HIT decode circuit 31 is provided in the CPU control gate array 5, and when it detects that the CPU 1 has accessed the DRAM 7, VADS # (VADSOZ).
In the DRAM cycle sampling mode, no signal is output. On the other hand, in the DRAM cycle non-sampling mode, the DRAM HIT decode circuit 31
The VADS # (VADSOZ) signal is output regardless of the detection output of. In the DRAM cycle sampling mode, the VADS # signal is output after the detection output of the DRAM HIT decode circuit is determined, so the processing speed becomes slow.
Therefore, the DRAM cycle non-sampling mode is provided for the case where the processing speed is desired to be increased because the VADS # signal may be wastefully output.

【００２４】また、ディレイ調整回路２７はレジスタ２
９のビット３がハイレベルのとき、ディレイ選択機能が
イネーブルとなり、ロウレベルのとき、ディレイ選択機
能がディスエーブルとなる。このときのディレイは図３
（ｂ）に示す内部ＶＡＤＳＯＺ（ＣＰＵコントロールゲ
ートアレイ）の立ち下がりからＶＡＤＳＯＺの立ち下が
りまでの期間を表す。上記したように、このディレイ量
としては、デフォルト値から２ｎｓ毎に、最大１４ｎｓ
まで遅延させることができる。Further, the delay adjusting circuit 27 includes the register 2
When the bit 3 of 9 is at high level, the delay selection function is enabled, and when it is at low level, the delay selection function is disabled. The delay at this time is shown in Fig. 3.
It shows the period from the fall of the internal VADSOZ (CPU control gate array) shown in (b) to the fall of VADSOZ. As described above, the delay amount is 14 ns at maximum every 2 ns from the default value.
Can be delayed until.

【００２５】図５は上述したＶＡＤＳ ＴＩＭＩＮＧ
ＢＩＴが０の時（ＤＲＡＭＨＩＴサンプリングモード
（ノーマルモード））のときの、ＡＤＳ＃（ＡＤＳＩ
Ｚ）信号とＶＡＤＳ＃（ＶＡＤＳＯＺ）信号とを同期化
させるためのタイミングチャートである。同図におい
て、（ａ）はＣＰＵ１の基本クロック信号であり、
（ｂ）は（ａ）に示す信号の１／２の周波数を有するＶ
Ｌバス用のクロック信号である。（ｃ）はＣＰＵ１から
出力されるＡＤＳ信号（ＡＤＳＩＺ）であり、（ａ）に
示す１クロック幅の信号であり、ＣＰＣＬＫＩに同期し
ている。（ｃ）に示すＡＤＳＩＺ信号の立ち上がりに同
期して（ｄ）に示す内部信号１を生成する。この内部信
号１を（ｂ）に示すＶＬＣＬＫＩの立ち上がりでサンプ
リングして（ｆ）に示す内部信号２を生成する。この内
部信号２を（ｂ）に示すＶＬＣＬＫＩ信号の立ち上がり
に同期して（ｇ）に示すＶＡＤＳＯＺ信号を生成する。FIG. 5 shows the above-mentioned VADS TIMING.
When BIT is 0 (DRAM HIT sampling mode (normal mode)), ADS # (ADSI
7 is a timing chart for synchronizing the Z) signal and the VADS # (VADSOZ) signal. In the figure, (a) is a basic clock signal of the CPU 1,
(B) is V having a frequency half that of the signal shown in (a).
This is a clock signal for the L bus. (C) is an ADS signal (ADSIZ) output from the CPU 1, which is a signal having a 1-clock width shown in (a) and is synchronized with CPCLKI. The internal signal 1 shown in (d) is generated in synchronization with the rising edge of the ADSIZ signal shown in (c). The internal signal 1 is sampled at the rising edge of VLCLKI shown in (b) to generate the internal signal 2 shown in (f). The internal signal 2 is synchronized with the rising edge of the VLCLKI signal shown in (b) to generate the VADSOZ signal shown in (g).

【００２６】図５はＶＬＣＬＫＩ信号のハイレベルに同
期してＶＡＤＳＯＺ信号がつくられたが、図６はＶＬＣ
ＬＫＩ信号がロウレベルの場合に、ＶＡＤＳＯＺ信号を
同期化させるためのタイミングチャートである。In FIG. 5, the VADSOZ signal is produced in synchronization with the high level of the VLCLKI signal, but in FIG.
6 is a timing chart for synchronizing the VADSOZ signal when the LKI signal is low level.

【００２７】図７は上述した図４のＤＲＡＭＨＩＴデコ
ード回路３１からアクティブなＤＲＡＭＨＩＴ信号が出
力された時に、ＶＡＤＳＯＺ信号を出力しないことを示
すタイミングチャートである。FIG. 7 is a timing chart showing that the VADSOZ signal is not output when the active DRAM HIT signal is output from the DRAM HIT decoding circuit 31 of FIG. 4 described above.

【００２８】図８、および図９はＶＡＤＳＺ ＴＩＭＩ
ＮＧ ＢＩＴが１の時（ファーストモード）、すなわ
ち、ＤＲＡＭＨＩＴ信号の状態に関係無く、常に、ＡＤ
ＳＺ信号からＶＡＤＳＯＺ信号を生成する場合の、ＡＤ
ＳＺ信号とＶＡＤＳＯＺ信号との同期化を示すタイミン
グチャートであり、図８はＶＬＣＬＫＩ信号がハイレベ
ルのときのタイミングチャートであり、図９はＶＬＣＬ
ＫＩ信号がロウレベルのときのタイミングチャートであ
る。FIGS. 8 and 9 show the VADSZ TIMI.
When NG BIT is 1 (first mode), that is, regardless of the state of the DRAMHIT signal, AD is always
AD when VADSOZ signal is generated from SZ signal
9 is a timing chart showing the synchronization between the SZ signal and the VADSOZ signal, FIG. 8 is a timing chart when the VLCLKI signal is at a high level, and FIG. 9 is VLCL.
7 is a timing chart when the KI signal is at a low level.

【００２９】次に、ＶＬバスのＲＤＹ＃信号からＣＰＵ
バスのＢＲＤＹ＃信号を生成するタイミングを切り替え
る制御について説明する。ＣＰＵ１のバーストレディ
（ＢＲＤＹ＃）信号は現在アドレスされている装置がリ
ード要求に応答してデータバス上に正しいデータを出力
したことを示すかあるいは現在アドレスされている装置
がライト要求に応答してＣＰＵ１から正しいデータを受
け取ったことを示す信号である。ＣＰＵ１の動作クロッ
クが例えば５０ＭＨｚの場合、図１０（ｄ）に示すよう
に５０ＭＨｚのクロックの１クロック分の幅でＢＲＤＹ
＃信号を出力する必要がある。一方、ＶＬバス上のＲＤ
Ｙ信号は２５ＭＨｚのクロックに対応したＶＲＤＹ信号
である。サイクルの終わりで、図１０（ｂ）に示すよう
にＶＲＤＹＯ＃信号が出力されるので、この信号から図
１０（ｃ）に示すＶＲＤＹＩ＃信号を生成し、この信号
から図１０（ｄ）に示すＢＲＤＹ＃信号を生成する。Next, from the RDY # signal of the VL bus to the CPU
The control for switching the timing of generating the BRDY # signal of the bus will be described. The burst ready (BRDY #) signal of CPU1 indicates that the currently addressed device has output correct data on the data bus in response to a read request, or the currently addressed device has responded to a write request. This is a signal indicating that correct data has been received from the CPU 1. If the operating clock of the CPU 1 is, for example, 50 MHz, BRDY has a width of one clock of the clock of 50 MHz as shown in FIG.
# Need to output signal. On the other hand, RD on the VL bus
The Y signal is a VRDY signal corresponding to a 25 MHz clock. At the end of the cycle, the VRDYO # signal is output as shown in FIG. 10 (b). Therefore, the VRDYI # signal shown in FIG. 10 (c) is generated from this signal, and this signal is shown in FIG. 10 (d). Generate the BRDY # signal.

【００３０】図１１において、ＶＧＡコントローラ２３
からサイクルの終わりを示す信号ＶＲＤＹＯ＃信号が出
力されると、この信号はＩＳＡコントローラ１５に供給
され、内部変換回路３３によりＶＲＤＹＩ＃信号が生成
される。生成されたＶＲＤＹＩ＃信号はＣＰＵコントロ
ーラゲートアレイ５内のマルチプレクサ３５を介してＢ
ＲＤＹ＃生成回路３７に供給される。ＢＲＤＹ＃生成回
路３７は図１２に示すように、同期化回路３７、幅調整
回路３９、およびレジスタ４１で構成される。同期化回
路３７はレジスタ４１のビット１−０に設定されたパラ
メータに従って、ＶＧＡアクセス時のＢＲＤＹＺ信号タ
イミングを生成する。幅調整回路３９はレジスタのビッ
ト２に設定されたパラメータに従って、ＢＲＤＹＺの信
号幅を広げるか否かを判断する。In FIG. 11, the VGA controller 23
When the signal VRDYO # signal indicating the end of the cycle is output from, the signal is supplied to the ISA controller 15, and the internal conversion circuit 33 generates the VRDYI # signal. The generated VRDYI # signal is passed through the multiplexer 35 in the CPU controller gate array 5 to B
It is supplied to the RDY # generation circuit 37. The BRDY # generation circuit 37 is composed of a synchronization circuit 37, a width adjustment circuit 39, and a register 41, as shown in FIG. The synchronization circuit 37 generates the BRDYZ signal timing at the time of VGA access according to the parameter set in bits 1-0 of the register 41. The width adjusting circuit 39 determines whether to increase the signal width of BRDYZ according to the parameter set in bit 2 of the register.

【００３１】レジスタ４１のビット１−０の定義を図１
３に示す。同図に示すように、ビット１、０がＬ，Ｌの
ときノーマルモードを、Ｌ、Ｈのとき、ファーストモー
ド１をＨ，Ｌのときファーストモード２を、Ｈ，Ｈのと
きファーストモード３をそれぞれ設定する。ノーマルモ
ードにおいては、ＶＲＤＹＩＺ信号をＣＰＣＬＫ０信号
で同期し、ＢＲＤＹＺ信号を生成する。ファーストモー
ド１においては、ＶＧＡアクセス時は、ＶＲＤＹＯＺ信
号をＣＰＣＬＫＯ信号で同期し、ＢＲＤＹＺ信号を生成
する。ファーストモード２においては、ＶＧＡアクセス
時は、ＶＲＤＹＩＺ信号をＢＲＤＹＺ信号としてスルー
出力する。また、ファーストモード３において、ＶＧＡ
アクセス時は、ＶＲＤＹＯＺ信号をＢＲＤＹＺ信号とし
てスルー出力する。The definition of bits 1-0 of register 41 is shown in FIG.
3 is shown. As shown in the figure, when the bits 1 and 0 are L and L, the normal mode is selected, when L and H, the fast mode 1 is H and L, the fast mode 2 is selected, and when H and H, the fast mode 3 is selected. Set each. In the normal mode, the VRDYIZ signal is synchronized with the CPCLK0 signal to generate the BRDYZ signal. In the fast mode 1, at the time of VGA access, the VRDYZ signal is synchronized with the CPCLKO signal to generate the BRDYZ signal. In the fast mode 2, during the VGA access, the VRDYIZ signal is through-outputted as the BRDYZ signal. In the fast mode 3, VGA
At the time of access, the VRDYOZ signal is through-outputted as the BRDYZ signal.

【００３２】レジスタ４１のビット２の定義は次の通り
である。 bit 2: ＢＲＤＹＺ信号幅 Ｈ：ＢＲＤＹＺの信号幅を広げない（１ＣＰＣＬＫ幅） Ｌ：ＢＲＤＹＺの信号幅を広げる（１ＣＰＣＬＫ＋約４ｎｓ） 図１３に示すように上記ＢＲＤＹＺ信号の幅拡張はノー
マルモードおよびファーストモード１において、有効で
ある。また、ＶＧＡアクセス時のパイプライン処理はフ
ァーストモード１においてのみ有効である。パイプライ
ン処理のイネーブル、ディスエーブルはレジスタ４１の
ビット７において、設定される。 bit 7: PIPELINE ENABLE H: パイプライン処理をイネーブルにする。The definition of bit 2 of register 41 is as follows. bit 2: BRDYZ signal width H: Do not widen the signal width of BRDYZ (1CPCLK width) L: Increase the signal width of BRDYZ (1CPCLK + about 4ns) As shown in FIG. 13, the width expansion of the BRDYZ signal is normal mode and fast mode. 1 is effective. Further, the pipeline processing at the time of VGA access is effective only in the first mode 1. The enable / disable of the pipeline processing is set in bit 7 of the register 41. bit 7: PIPELINE ENABLE H: Enable pipeline processing.

【００３３】 ＶＧＡアクセス時、パイプライン処理を行うための、ＮＡＺ信号を 出力する。 L: パイプライン処理をディスエーブルする。At the time of VGA access, it outputs a NAZ signal for performing pipeline processing. L: Disable pipeline processing.

【００３４】図１４はノーマルモードタイミング（ＶＧ
Ａ ＢＲＤＹＺ ＴＩＭＩＮＧ ｂｉｔでノーマルモー
ドを設定、またはＶＧＡ以外のＶＬバスデバイスにアク
セスした時）時におけるＢＲＤＹＺ信号を生成する際の
タイミングチャートである。同図（ｂ）（ｃ）に示すよ
うにＶＬＣＬＫＩ信号に同期してＶＲＤＹＩＺ信号が生
成される。次に、同図（ａ）に示すＣＰＵクロックＣＰ
ＣＬＫＩの立ち上がりに同期してＶＲＤＹＩＺ信号をサ
ンプリングして（ｄ）に示す内部信号１を生成する。さ
らに、ＣＰＣＬＫＩで１回抜いて同図（ｅ）に示す内部
信号２をつくる。同様に、ＣＰＣＬＫＩで１回抜いて同
図（ｆ）に示す内部信号３をつくる。そして、内部信号
２のロウレベル期間と内部信号３のハイレベル期間をも
とに同図（ｇ）に示すＢＲＤＹＺ信号を生成する。な
お、同図（ｈ）に示すようにレジス設定（レジスタ４１
のビット２）により立ち上がりを遅らせることができ
る。FIG. 14 shows the normal mode timing (VG
FIG. 7 is a timing chart when a BRDYZ signal is generated when a normal mode is set by A BRDYZ TIMING bit or a VL bus device other than VGA is accessed). The VRDYIZ signal is generated in synchronization with the VLCLKI signal as shown in FIGS. Next, the CPU clock CP shown in FIG.
The VRDYIZ signal is sampled in synchronization with the rising edge of CLKI to generate the internal signal 1 shown in (d). Further, it is pulled out once with CPCLKI to produce the internal signal 2 shown in FIG. Similarly, the signal is extracted once with CPCLKI to produce the internal signal 3 shown in FIG. Then, based on the low level period of the internal signal 2 and the high level period of the internal signal 3, the BRDYZ signal shown in FIG. It should be noted that the register setting (register 41
It is possible to delay the rising edge by bit 2).

【００３５】図１５はファーストモード１タイミングの
タイミングチャートであり、ＶＲＤＹＯＺ信号をＣＰＣ
ＬＫＩで２回抜いてＢＲＤＹＺ信号を生成する際のタイ
ミングチャートである。すなわち図１１において、ＶＧ
Ａコントローラ２３から出力されたＶＲＤＹＯ＃信号を
マルチプレクサ３５を介してＢＲＤＹ＃生成回路３７に
供給し、ＢＲＤＹＺ信号を生成する。図１０のタイミン
グチャートに示すようにＶＲＤＹＩ＃信号からＢＲＤＹ
＃信号を生成すると、同図（ｃ）（ｄ）に示すように１
クロック遅れてＢＲＤＹ＃信号が生成される。一方、図
１５のタイミングチャートに示すように、同図（ｄ）に
示すＶＲＤＹＯ＃（ＶＲＤＹＯＩＺ）信号から同図
（ｆ）のＢＲＤＹ＃（ＢＲＤＹＺ）信号を生成すると、
１クロック早くつくることができる。FIG. 15 is a timing chart of the first mode 1 timing, in which the VRDYOZ signal is applied to the CPC.
It is a timing chart at the time of extracting twice by LKI and generating a BRDYZ signal. That is, in FIG. 11, VG
The VRDY # signal output from the A controller 23 is supplied to the BRDY # generation circuit 37 via the multiplexer 35 to generate the BRDYZ signal. As shown in the timing chart of FIG. 10, from the VRDYI # signal to BRDY
When the # signal is generated, as shown in (c) and (d) of FIG.
The BRDY # signal is generated with a clock delay. On the other hand, as shown in the timing chart of FIG. 15, when the BRDY # (BRDYZ) signal of FIG. 16F is generated from the VRDYO # (VRDYOIZ) signal of FIG.
It can be made one clock earlier.

【００３６】図１６に示すファーストモード２タイミン
グでは、図１１において、ＩＳＡコントローラ１５の内
部変換回路３３から出力されたＶＲＤＹＩ＃信号をＣＰ
Ｕコントローラゲートアレイ５内のＢＲＤＹ＃生成回路
３７をスルーして、マルチプレクサ４３を介してＢＲＤ
Ｙ＃信号として出力される。すなわち、図１０に示すよ
うに、ノーマルモードでは、図１０（ｃ）に示すＶＲＤ
ＹＩ＃信号が出力されてから図１０（ｄ）に示すＢＲＤ
Ｙ＃信号が生成されるので、ＶＲＤＹＩ＃信号に対して
１クロック遅れてＢＲＤＹ＃信号が生成される。このた
め、ファーストモード２タイミングでは、図１０（ｃ）
に示すＶＲＤＹＩ＃信号を直接ＢＲＤＹ＃信号として出
力することにより、１クロック早くＢＲＤＹ＃信号を出
力することができる。なお、本来ＢＲＤＹ＃信号はＣＰ
Ｕクロックに同期した信号を出力する必要があるので図
１０（ｄ）に示す信号を出力する必要があるが、スルー
の場合には、図１０（ｅ）に示すようなＶＬＣＬＫ信号
に同期した（ＣＰＵクロック２クロック分の）ＢＲＤＹ
＃信号が出力されることになる。今、仮に図１８（ａ）
に示すようにＣＰＵ１サイクルのうち、図１８（ｃ）に
示す位置からＢＲＤＹ＃信号が出力されたとする。この
場合、ノーマルモードでは図１８（ｃ）の実線で示され
る幅を持つＢＲＤＹ＃信号が出力されるが、ファースト
モード２では、破線で示すごとくＢＲＤＹ＃信号が延び
ることになる。しかしながら、Ｐｅｎｔｉｕｍ（ＣＰ
Ｕ）の仕様では、ＰｅｎｔｉｕｍがＢＲＤＹ＃をサンプ
リングするのはＴ２の後縁でしかサンプリングしない。
このため、仮にＢＲＤＹ＃信号が破線に示すごとく延び
ても次のサイクルはＴ１のサイクルなので、問題無い。In the first mode 2 timing shown in FIG. 16, the VRDYI # signal output from the internal conversion circuit 33 of the ISA controller 15 in FIG.
The BRDY # generation circuit 37 in the U controller gate array 5 is passed through and the BRD is transmitted via the multiplexer 43.
It is output as the Y # signal. That is, as shown in FIG. 10, in the normal mode, the VRD shown in FIG.
BRD shown in FIG. 10D after the YI # signal is output
Since the Y # signal is generated, the BRDY # signal is generated one clock later than the VRDYI # signal. Therefore, in the first mode 2 timing, FIG.
By directly outputting the VRDYI # signal shown in (1) as the BRDY # signal, the BRDY # signal can be output one clock earlier. The BRDY # signal is originally CP
Since it is necessary to output the signal synchronized with the U clock, it is necessary to output the signal shown in FIG. 10D, but in the case of through, it is synchronized with the VLCLK signal as shown in FIG. BRDY for 2 CPU clocks)
# Signal will be output. Now, assume that FIG.
It is assumed that the BRDY # signal is output from the position shown in FIG. 18C in the CPU 1 cycle as shown in FIG. In this case, in the normal mode, the BRDY # signal having the width shown by the solid line in FIG. 18C is output, but in the fast mode 2, the BRDY # signal extends as shown by the broken line. However, Pentium (CP
In the U) specification, Pentium samples BRDY # only at the trailing edge of T2.
Therefore, even if the BRDY # signal extends as shown by the broken line, there is no problem because the next cycle is the cycle of T1.

【００３７】また、図１７に示すファーストモード３タ
イミングでは、図１１において、ＶＧＡコントローラ２
３から出力されたＶＲＤＹＯ＃信号をＢＲＤＹ＃生成回
路３７をスルーし、マルチプレクサ４３を介してＢＲＤ
Ｙ＃信号として出力する。At the timing of the fast mode 3 shown in FIG. 17, the VGA controller 2 shown in FIG.
The VRDYO # signal output from the signal No. 3 is passed through the BRDY # generation circuit 37 and is transmitted to the BRD via the multiplexer 43.
Output as Y # signal.

【００３８】上述した４つのモードのうちのいずれかの
モードが採用されるが、スルーモードと、非スルーモー
ドとを設けた理由は次の通りである。すなわち、図１９
（ａ）（ｂ）に示すように、ＣＰＵクロックに対して、
セットアップタイムが十分確保できるようなタイミング
でＢＲＤＹ＃が出力される場合はよいが、ＢＲＤＹ＃信
号が出力されるタイミングは非同期なので、図１９
（ｃ）に示すごとく、セットアップタイムが確保できな
いタイミングでＢＲＤＹ＃が出力される場合には、図１
９（ｄ）に示すごとく非スルーモードのＢＲＤＹ＃信号
を採用するように構成されている。このように、この実
施例では、種々の条件を勘案して、上記ノーマルモー
ド、ファーストモード１、ファーストモード２、および
ファーストモード３のうちの最適なモードが選択できる
ように構成されている。Although any one of the above-mentioned four modes is adopted, the reason for providing the through mode and the non-through mode is as follows. That is, FIG.
As shown in (a) and (b),
It is preferable that BRDY # is output at a timing such that a sufficient setup time can be secured, but since the timing at which the BRDY # signal is output is asynchronous, FIG.
As shown in (c), when BRDY # is output at a timing when the setup time cannot be secured,
As shown in FIG. 9 (d), the BRDY # signal in the non-through mode is adopted. As described above, in this embodiment, the optimum mode among the normal mode, the fast mode 1, the fast mode 2, and the fast mode 3 can be selected in consideration of various conditions.

【００３９】[0039]

【発明の効果】以上述べたごとく、本願発明によれば、
ＣＰＵのグレードアップに伴う、ＣＰＵバスサイクルと
ＶＬバスのようなローカルバスサイクルとの間の同期を
取ることができる。また、アドレスバスとＣＰＵインタ
ーフェース信号の一部をＣＰＵバスとＶＬバスとで共通
にすることにより、ＣＰＵコントローラゲートアレイの
ピン数を減らし、チップサイズをコンパクトにすること
ができる。As described above, according to the present invention,
With the upgrade of the CPU, it is possible to synchronize the CPU bus cycle with a local bus cycle such as the VL bus. Further, by sharing part of the address bus and the CPU interface signal between the CPU bus and the VL bus, the number of pins of the CPU controller gate array can be reduced and the chip size can be made compact.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の一実施例を示すシステムブロック
図。FIG. 1 is a system block diagram showing an embodiment of the present invention.

【図２】図１に示すＣＰＵコントロールゲートアレイ内
に設けられる、ＣＰＵのＡＤＳ＃信号からＶＬバスのＡ
ＤＳ＃信号を生成するタイミングを切り替えるための回
路を示す回路図。2 is a block diagram showing an ADS # signal of a CPU to an A of a VL bus provided in a CPU control gate array shown in FIG.
FIG. 6 is a circuit diagram showing a circuit for switching the timing of generating a DS # signal.

【図３】図３は図２に示すディレイ調整回路が設定する
ディレイを説明するためのタイミングチャート。FIG. 3 is a timing chart for explaining a delay set by the delay adjustment circuit shown in FIG.

【図４】ＤＲＡサイクルサンプリングモードおよびＤＲ
ＡＭサイクル非サンプリングモードを説明するための
図。FIG. 4 DRA cycle sampling mode and DR
The figure for demonstrating AM cycle non-sampling mode.

【図５】ＤＲＡＭＨＩＴサンプリングモード（ノーマル
モード）の時のＡＤＳ＃信号とＶＡＤＳ＃信号とを同期
化させるためのタイミングチャート。FIG. 5 is a timing chart for synchronizing the ADS # signal and the VADS # signal in the DRAM HIT sampling mode (normal mode).

【図６】ＶＬＣＬＫＩ信号がロウレベルの場合に、ＶＡ
ＤＳＯＺ信号を同期化させるためのタイミングチャー
ト。FIG. 6 shows VA when the VLCLKI signal is low level.
The timing chart for synchronizing a DSOZ signal.

【図７】図４のＤＲＡＭＨＩＴデコード回路からアクテ
ィブなＤＲＡＭＨＩＴ信号が出力された時に、ＶＡＤＳ
ＯＺ信号を出力しないことを示すタイミングチャート。7 is a diagram showing a VADS when an active DRAMHIT signal is output from the DRAMHIT decoding circuit of FIG. 4;
The timing chart which shows not outputting an OZ signal.

【図８】ＶＬＣＬＫＩ信号がハイレベルのときに、ＤＲ
ＡＭＨＩＴ信号の状態に関係無く、常にＡＤＳＺ信号か
らＶＡＤＳＯＺ信号を生成する場合のＡＤＳＺ信号とＶ
ＡＤＳＯＺ信号との同期化を示すタイミングチャート。FIG. 8 shows DR when the VLCLKI signal is at high level.
The ADSZ signal and V when the VADSOZ signal is always generated from the ADSZ signal regardless of the state of the AMHIT signal
7 is a timing chart showing synchronization with the ADSOZ signal.

【図９】ＶＬＣＬＫＩ信号がロウレベルのときに、ＤＲ
ＡＭＨＩＴ信号ｎ状態に関係無く、常にＡＤＳＺ信号か
らＶＡＤＳＯＺ信号を生成する場合のＡＤＳＺ信号とＶ
ＡＤＳＯＺ信号との同期化を示すタイミングチャート。FIG. 9 shows DR when the VLCLKI signal is low level.
The ADSZ signal and V when the VADSOZ signal is always generated from the ADSZ signal regardless of the AMHIT signal n state
7 is a timing chart showing synchronization with the ADSOZ signal.

【図１０】ＶＧＡコントローラから出力されるＶＲＤＹ
Ｏ＃信号およびＩＳＡコントローラから出力されるＶＲ
ＤＹＩ＃信号にもとずいてＢＲＤＹ＃信号を生成する際
のタイミングを示すタイミングチャート。FIG. 10: VRDY output from the VGA controller
VR output from O # signal and ISA controller
7 is a timing chart showing the timing when the BRDY # signal is generated based on the DYI # signal.

【図１１】ノーマルモード（ＶＧＡコントローラから出
力されるＶＲＤＹＯ＃信号にもとずいてＩＳＡコントロ
ーラにおいてＶＲＤＹＯ＃信号を生成し、ＣＰＵコント
ローラゲートアレイにおいて、ＶＲＤＹ＃信号を生成す
る）、ファースト１モード（ＶＧＡコントローラから出
力されるＶＲＤＹＯ＃信号にもとずいてＣＰＵコントロ
ーラゲートアレイにおいて、ＶＲＤＹ＃信号を生成す
る）、ファーストモード２（ＶＧＡコントローラゲート
アレイから出力されるＶＲＤＹＩ＃信号をＩＳＡコント
ローラにおいてＶＲＤＹＩ＃信号に変換し、ＣＰＵコン
トローラゲートアレイをスルーして、ＶＲＤＹＩ＃信号
をＢＲＤＹ＃信号として出力する）、およびファースト
モード３（ＶＧＡコントローラゲートアレイから出力さ
れるＶＲＤＹＯ＃信号をそのままＢＲＤＹ＃信号として
出力する）を説明するためのブロック図。FIG. 11: Normal mode (VRDYO # signal is generated in the ISA controller based on the VRDYO # signal output from the VGA controller and VRDY # signal is generated in the CPU controller gate array), Fast 1 mode (VGA The VRDY # signal is generated in the CPU controller gate array based on the VRDYO # signal output from the controller, and the fast mode 2 (VRDYI # signal output from the VGA controller gate array is converted to the VRDYI # signal in the ISA controller). Convert and pass through the CPU controller gate array to output the VRDYI # signal as the BRDY # signal), and the fast mode 3 (VRDYO # signal output from the VGA controller gate array). Block diagram for explaining the directly output as BRDY # signal).

【図１２】図１１に示すＢＲＤＹ＃生成回路の詳細ブロ
ック図。12 is a detailed block diagram of the BRDY # generation circuit shown in FIG.

【図１３】図１２に示すレジスタ４１のビット定義を示
す図。13 is a diagram showing bit definitions of the register 41 shown in FIG.

【図１４】ノーマルモードタイミング時におけるＢＲＤ
ＹＺ信号（ＢＲＤＹ＃）を生成する際のタイミングチャ
ート。FIG. 14 is a BRD at the time of normal mode timing.
The timing chart at the time of generating a YZ signal (BRDY #).

【図１５】ファーストモード１タイミングにおけるＢＲ
ＤＹＺ信号を生成する際のタイミングチャート。FIG. 15: BR at timing of first mode 1
The timing chart at the time of generating a DYZ signal.

【図１６】ファーストモード２タイミングにおけるＢＲ
ＤＹＺ信号を生成する際のタイミングチャート。FIG. 16: BR in first mode 2 timing
The timing chart at the time of generating a DYZ signal.

【図１７】ファーストモード３タイミングにおけるＢＲ
ＤＹＺ信号を生成する際のタイミングチャート。FIG. 17: BR at timing of first mode 3
The timing chart at the time of generating a DYZ signal.

【図１８】スルーモードと非スルーモードにおいて、生
成されるＢＲＤＹ＃信号の幅が異なることを説明するた
めのタイミングチャート。FIG. 18 is a timing chart for explaining that the width of the generated BRDY # signal is different between the through mode and the non-through mode.

【図１９】スルーモードと非スルーモードとを設けた理
由を説明するためのタイミングチャート。FIG. 19 is a timing chart for explaining the reason why a through mode and a non-through mode are provided.

【図２０】ＣＰＵとして８０４８６を使用した場合のＣ
ＰＵバスとＶＬバスとの接続を示す従来技術の説明図。FIG. 20 is a C when the 80486 is used as the CPU
An explanatory view of a prior art showing connection between a PU bus and a VL bus.

【図２１】ＣＰＵとしてＰｅｎｔｉｕｍを使用した場合
のＣＰＵバスとＶＬバスとの接続を示す説明図。FIG. 21 is an explanatory diagram showing the connection between the CPU bus and the VL bus when the Pentium is used as the CPU.

【図２２】ＣＰＵバス上のＡＤＳ＃信号と、動作クロッ
ク周波数がＣＰＵの動作クロック周波数の１／２の周波
数であるＶＬバス上のＡＤＳ＃信号との違いによる不具
合を説明するためのタイミングチャート。FIG. 22 is a timing chart for explaining a defect caused by a difference between an ADS # signal on a CPU bus and an ADS # signal on a VL bus whose operating clock frequency is half the operating clock frequency of the CPU.

【符号の説明】[Explanation of symbols]

１・・・ＣＰＵ、３・・・データバス、ＣＰＵコントロ
ールゲートアレイ、７・・・６４ビットメインＤＲＡ
Ｍ、９・・・コントロールバス、１１・・・アドレスバ
ス、１３・・・ＶＬバス、１５・・・ＩＳＡコントロー
ラ、１７・・・データバス、１９・・・コントロールバ
ス、２１・・・３２ビット拡張ＤＲＡＭ、２３・・・Ｖ
ＧＡコントローラ、２５・・・ＡＤＳ同期化回路、２７
・・・ディレイ調整回路、２９・・・レジスタ、３１・
・・ＤＲＡＭＨＩＴデコード回路、３３・・・内部変換
回路、３５・・・マルチプレクサ、３７・・・同期化回
路、３９・・・幅調整回路、４１・・・レジスタ、４３
・・・マルチプレクサ1 ... CPU, 3 ... data bus, CPU control gate array, 7 ... 64-bit main DRA
M, 9 ... Control bus, 11 ... Address bus, 13 ... VL bus, 15 ... ISA controller, 17 ... Data bus, 19 ... Control bus, 21 ... 32 bits Extended DRAM, 23 ... V
GA controller, 25 ... ADS synchronization circuit, 27
... Delay adjustment circuit, 29 ... Register, 31 ...
..DRAM HIT decoding circuit, 33 ... internal conversion circuit, 35 ... multiplexer, 37 ... synchronization circuit, 39 ... width adjusting circuit, 41 ... register, 43
... Multiplexers

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】データバス幅がｍ（ｍは６４以上の正の整
数）ビットのｎ（ｎは３２以上の正の整数）ビットＣＰ
Ｕであり、アドレスデータを出力するＣＰＵと；前記Ｃ
ＰＵに接続され、アドレスデータを転送するＣＰＵバス
であり、前記ＣＰＵから出力されたアドレスデータを転
送するＣＰＵバスと；前記ＣＰＵに接続され、前記ＣＰ
Ｕの動作クロック周波数よりも低速の動作クロック周波
数で動作し、前記ＣＰＵから出力されたアドレスデータ
を転送するローカルバスとを備え、 前記アドレスデータをＣＰＵバスとローカルバスとで共
通にしたことを特徴とするＣＰＵバスとローカルバスの
変換方式。1. An n (n is a positive integer of 32 or more) bit CP having a data bus width of m (m is a positive integer of 64 or more) bits.
U which is U and outputs address data; and C
A CPU bus that is connected to the PU and transfers the address data, and that transfers the address data output from the CPU;
A local bus that operates at a lower operating clock frequency than the operating clock frequency of U and transfers the address data output from the CPU, wherein the address data is shared by the CPU bus and the local bus. The conversion method between the CPU bus and the local bus. 【請求項２】データバス幅がｍ（ｍは６４以上の正の整
数）ビットのｎ（ｎは３２以上の正の整数）ビットＣＰ
Ｕであり、アドレスデータと、ＣＰＵインターフェース
信号群を出力するＣＰＵ；前記ＣＰＵに接続されるＣＰ
Ｕバスであり、前記ＣＰＵから出力されたアドレスデー
タと、前記ＣＰＵインターフェース信号群のうちの一部
を転送するＣＰＵバスと；前記ＣＰＵに接続され、前記
ＣＰＵの動作クロック周波数よりも低速の動作クロック
周波数で動作し、前記ＣＰＵから出力されたアドレスデ
ータと、前記ＣＰＵインターフェース信号群のうちの一
部を転送するローカルバスとを備え、 前記ＣＰＵから出力されるＣＰＵインターフェース信号
群のうちの特定信号を前記ローカルバスの動作クロック
周波数に適合するように変換する変換手段とを備え、前
記アドレスデータおよびＣＰＵインターフェース信号群
の一部をＣＰＵバスとローカルバスとで共通にし、前記
ＣＰＵインターフェース信号群の残りの信号を前記ロー
カルバスの動作クロック周波数に適合するように、同期
化タイミングを切り替えることを特徴とするＣＰＵバス
とローカルバスの変換方式。2. An n (n is a positive integer of 32 or more) bit CP having a data bus width of m (m is a positive integer of 64 or more) bits.
U, a CPU that outputs address data and a CPU interface signal group; a CP connected to the CPU
U bus, which is a CPU bus for transferring address data output from the CPU and a part of the CPU interface signal group; an operation clock connected to the CPU and having a lower speed than the operation clock frequency of the CPU It operates at a frequency and comprises address data output from the CPU and a local bus that transfers a part of the CPU interface signal group, and outputs a specific signal of the CPU interface signal group output from the CPU. A conversion means for converting so as to match the operating clock frequency of the local bus, a part of the address data and the CPU interface signal group are shared by the CPU bus and the local bus, and the remaining part of the CPU interface signal group is The signal should be suitable for the operating clock frequency of the local bus A conversion method of a CPU bus and a local bus, characterized in that the synchronization timing is switched so as to match. 【請求項３】前記ＣＰＵはＰｅｎｔｉｕｍで構成され、
前記ローカルバスはＶＬバスで構成され、前記ＣＰＵバ
スおよびＶＬバスにはアドレスデータＡ３１−３および
Ｍ／ＩＯ＃信号、ＤＣ＃信号、ＷＲ＃信号が共通に転送
され、前記変換手段は前記ＣＰＵから出力されるバスサ
イクルの開始を示す信号ＡＤＳ＃およびバイトイネーブ
ル信号ＢＥ７ー０＃信号にもとずいてＶＬバス用のバス
サイクルの開始を示す信号ＶＡＤＳ＃、バイトイネーブ
ル信号ＶＢＥ３−０＃、およびアドレスデーＡ０ー２を
生成することを特徴とする請求項２記載のＣＰＵバスと
ローカルバスの変換方式。3. The CPU comprises a Pentium,
The local bus is composed of a VL bus, the address data A31-3 and the M / IO # signal, the DC # signal, and the WR # signal are commonly transferred to the CPU bus and the VL bus, and the conversion means is transferred from the CPU. A signal VADS # indicating the start of the bus cycle for the VL bus, a byte enable signal VBE3-0 #, and an address based on the signal ADS # indicating the start of the output bus cycle and the byte enable signal BE7-0 # signal. 3. The CPU bus / local bus conversion method according to claim 2, wherein day A0-2 is generated. 【請求項４】前記変換手段は、前記ＡＤＳ＃信号から前
記ＶＡＤＳ＃信号を生成するか否かをプログラマブルに
設定する手段と、前記ＶＬバス上のＶＡＤＳ＃信号とＶ
Ｌバスの動作クロックとの同期化タイミングをプログラ
マブルに設定する手段とをさらに有することを特徴とす
る請求項３記載のＣＰＵバスとローカルバスの変換方
式。4. The converting means programmable means for setting whether or not to generate the VADS # signal from the ADS # signal, and the VADS # signal and V on the VL bus.
4. The conversion system of the CPU bus and the local bus according to claim 3, further comprising means for programmable setting a synchronization timing with an operation clock of the L bus. 【請求項５】前記ＣＰＵバスに接続されたメモリ回路を
さらに有し、前記変換回路は、前記ＣＰＵが前記メモリ
回路にアクセスしたか否かを検出するメモリアクセス検
出回路を有し、前記メモリアクセス検出回路により、前
記ＣＰＵが前記メモリ回路にアクセスしたことを検出す
ると、前記ＶＡＤＳ＃信号の出力を禁止する手段を有す
ることを特徴とする請求項４に記載のＣＰＵバスとロー
カルバスのアドレス変換方式。5. A memory circuit connected to the CPU bus is further provided, and the conversion circuit has a memory access detection circuit for detecting whether or not the CPU has accessed the memory circuit. 5. The address conversion system for the CPU bus and the local bus according to claim 4, further comprising means for prohibiting the output of the VADS # signal when the detection circuit detects that the CPU has accessed the memory circuit. . 【請求項６】前記変換回路は前記メモリアクセス検出回
路の検出結果に無関係に前記ＶＡＤＳ＃信号を前記ロー
カルバス上に出力する手段をさらに有することを特徴と
する請求項５記載のＣＰＵバスとローカルバスのアドレ
ス変換方式。6. The CPU bus and the local bus according to claim 5, wherein the conversion circuit further includes means for outputting the VADS # signal to the local bus regardless of a detection result of the memory access detection circuit. Bus address conversion method. 【請求項７】前記ＶＡＤＳ＃信号とＶＬバスの動作クロ
ックとの同期化タイミングをプログラマブルに設定する
手段はＶＡＤＳ＃信号のセットアップタイム遅延させる
遅延手段を有することを特徴とする請求項４記載のＣＰ
Ｕバスとローカルバスのアドレス変換方式。7. The CP according to claim 4, wherein the means for programmably setting the synchronization timing of the VADS # signal and the operation clock of the VL bus has a delay means for delaying the setup time of the VADS # signal.
Address conversion method between U bus and local bus. 【請求項８】 データバス幅がｍ（ｍは６４以上の正の
整数）ビットのｎ（ｎは３２以上の正の整数）ビットＣ
ＰＵであり、アドレスデータと、ＣＰＵインターフェー
ス信号群を出力するＣＰＵと前記ＣＰＵに接続されるＣ
ＰＵバスであり、前記ＣＰＵから出力されたアドレスデ
ータと、前記ＣＰＵインターフェース信号群を転送する
ＣＰＵバスと；前記ＣＰＵに接続され、前記ＣＰＵの動
作クロック周波数よりも低速の動作クロック周波数で動
作し、前記ＣＰＵから出力されたアドレスデータと、前
記ＣＰＵインターフェース信号群を転送するローカルバ
スと；前記ローカルバスに接続され、前記ＣＰＵのリー
ド要求に応答して正しいデータをローカルバスに出力し
たことを示すデータであり、かつライト要求に応答して
ＣＰＵから正しいデータを受け取ったことを示すバース
トレディ信号（ＶＢＲＤＹ＃）を出力するＩ／Ｏユニッ
トと；前記ローカルバスおよび前記Ｉ／Ｏユニットと接
続され、前記Ｉ／Ｏユニットからサイクルの終わりを示
す信号（ＶＲＤＹＯ＃）の出力に応答して、前記ＶＬバ
ス上のバーストレディ信号（ＶＲＤＹＩ＃）信号を生成
する内部変換回路を有したローカルバスコントローラ
と、 前記ＣＰＵバスを介して前記ＣＰＵと接続されるととも
に、前記ローカルバスを介して前記ローカルバスコント
ローラと接続され、前記ローカルバスコントローラから
出力されたバーストレディ信号（ＶＲＤＹＩ＃）を前記
ＣＰＵバス上のバーストレディ信号（ＢＲＤＹ＃）を生
成するバーストレディ信号生成回路とを備えることを特
徴とするＣＰＵバスとローカルバスの変換方式。8. An n (n is a positive integer of 32 or more) bit C having a data bus width of m (m is a positive integer of 64 or more) bits.
A CPU which is a PU and which outputs address data and a CPU interface signal group, and C connected to the CPU
A PU bus, which is a CPU bus for transferring the address data output from the CPU and the CPU interface signal group; is connected to the CPU and operates at an operation clock frequency lower than the operation clock frequency of the CPU; Address data output from the CPU and a local bus for transferring the CPU interface signal group; data indicating that correct data is output to the local bus in response to a read request from the CPU, connected to the local bus And a burst ready signal (VBRDY #) indicating that correct data has been received from the CPU in response to a write request; and an I / O unit connected to the local bus and the I / O unit, A signal from the I / O unit indicating the end of the cycle (VRDY A local bus controller having an internal conversion circuit for generating a burst ready signal (VRDYI #) signal on the VL bus in response to the output of #), and being connected to the CPU via the CPU bus, A burst ready signal generation circuit which is connected to the local bus controller via the local bus and generates a burst ready signal (VRDYI #) output from the local bus controller as a burst ready signal (BRDY #) on the CPU bus. And a conversion method of a CPU bus and a local bus. 【請求項９】前記サイクルの終わりを示す信号（ＶＲＤ
ＹＯ＃）信号を前記内部変換回路を経由せずに前記バー
ストレディ信号生成回路に直接出力するためのバイパス
回路を有することを特徴とする請求項８記載のＣＰＵバ
スとローカルバスの変換方式。9. A signal (VRD) indicating the end of the cycle.
9. The CPU bus / local bus conversion method according to claim 8, further comprising a bypass circuit for directly outputting the YO #) signal to the burst ready signal generation circuit without passing through the internal conversion circuit. 【請求項１０】前記Ｉ／Ｏユニットから供給されたサイ
クルの終わりを示す信号（ＶＲＤＹＯ＃）または前記ロ
ーカルバスコトントローラの内部変換回路から出力され
たＶＬバ上のバーストレディ信号（ＶＲＤＹＩ＃）を前
記バーストレディ信号生成回路に供給せずに前記ＣＰＵ
に供給するバイパス回路をさらに有することを特徴とす
る請求項９記載のＣＰＵバスとローカルバスの変換方
式。10. A signal (VRDYO #) indicating the end of the cycle supplied from the I / O unit or a burst ready signal (VRDYI #) on the VL bus output from the internal conversion circuit of the local bus controller. The CPU without supplying to the burst ready signal generation circuit
10. The conversion system for the CPU bus and the local bus according to claim 9, further comprising a bypass circuit for supplying the CPU bus and the local bus. 【請求項１１】前記バーストレディ信号生成回路は前記
バーストレディ信号の信号幅を広げるか否かをプログラ
マブルに設定する手段を有することを特徴とする請求項
８に記載のＣＰＵバスとローカルバスの変換方式。11. The conversion between a CPU bus and a local bus according to claim 8, wherein the burst ready signal generation circuit has means for setting programmable whether or not to widen the signal width of the burst ready signal. method.