JPH09163234A - Drive method for amplifier type solid-state image pickup element - Google Patents
Drive method for amplifier type solid-state image pickup elementInfo
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- JPH09163234A JPH09163234A JP7320086A JP32008695A JPH09163234A JP H09163234 A JPH09163234 A JP H09163234A JP 7320086 A JP7320086 A JP 7320086A JP 32008695 A JP32008695 A JP 32008695A JP H09163234 A JPH09163234 A JP H09163234A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、固体撮像素子の駆
動方法に関し、特にゲート領域の近傍に電荷を蓄積する
複数個の画素トランジスタが２次元状に配置されてなる
いわゆる増幅型固体撮像素子の駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for driving a solid-state image pickup device, and more particularly to a so-called amplification type solid-state image pickup device in which a plurality of pixel transistors for accumulating charges are two-dimensionally arranged near a gate region. It relates to a driving method.
【０００２】[0002]
【従来の技術】増幅型固体撮像素子における従来の駆動
方法について、図５のタイミングチャートに基づいて説
明する。先ず、水平有効期間において、全ライン分の画
素トランジスタのゲート電圧をハイレベルＶｈ（例え
ば、５Ｖ）とする。これは、ゲート電圧をハイレベルＶ
ｈにすることにより、画素トランジスタをピンニング
（ｐｉｎｎｉｎｇ）状態にして、画素部での暗電流の発
生を抑えるためである。ここに、ピンニング状態とは、
Ｓｉ（シリコン基板）とＳｉＯ2 （シリコン酸化膜）と
の界面を電子で満たして基板表面の電位を固定した状態
を言う。2. Description of the Related Art A conventional driving method for an amplification type solid state image pickup device will be described with reference to the timing chart of FIG. First, in the horizontal effective period, the gate voltages of the pixel transistors for all lines are set to the high level Vh (for example, 5V). This is a high level V gate voltage
This is because the pixel transistor is set in the pinning state by setting h to suppress the generation of dark current in the pixel portion. Here, the pinning state is
This is a state in which the interface between Si (silicon substrate) and SiO 2 (silicon oxide film) is filled with electrons to fix the potential on the substrate surface.
【０００３】次に、水平ブランキング期間内のタイミン
グＴ１において、信号の読み出しを行うライン、即ち選
択ラインｍの画素トランジスタのゲート電圧をハイレベ
ルＶｈのままとし、信号の読み出しを行わないライン、
即ち非選択ラインｍ＋１の画素トランジスタのゲート電
圧をローレベルＶｌ（例えば、０Ｖ）に切り換える。こ
のとき、各画素トランジスタのドレインに電源電圧ＶＤ
を選択的に与えるドレインスイッチがオン状態になり、
画素トランジスタのドレイン電圧がハイレベルとなる。
これにより、選択ラインｍの画素で信号の読み出し動作
が行われる。Next, at a timing T1 within the horizontal blanking period, a line from which a signal is read out, that is, a line in which the gate voltage of the pixel transistor of the selected line m is kept at the high level Vh and a signal is not read out,
That is, the gate voltage of the pixel transistor of the non-selected line m + 1 is switched to the low level Vl (for example, 0V). At this time, the power supply voltage VD is applied to the drain of each pixel transistor.
, The drain switch that selectively gives is turned on,
The drain voltage of the pixel transistor becomes high level.
As a result, the signal reading operation is performed in the pixels on the selected line m.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来の駆動方法では、非選択ラインｍ＋１の画素トランジ
スタのゲート電圧をハイレベルＶｈからローレベルＶｌ
へ切り換える際、またはローレベルからハイレベルに切
り換える際に、画素トランジスタの内部でアバランシェ
現象が発生しやすく、その結果、画素トランジスタの内
部で暗電流が発生し、モニター出力画面上に面ザラ状の
固定パターンノイズが発生するという問題があった。However, in the above conventional driving method, the gate voltage of the pixel transistor of the non-selected line m + 1 is changed from the high level Vh to the low level Vl.
The avalanche phenomenon is likely to occur inside the pixel transistor when switching from low level to high level, or as a result, dark current occurs inside the pixel transistor, resulting in a rough surface on the monitor output screen. There was a problem that fixed pattern noise was generated.
【０００５】すなわち、非選択ラインｍ＋１の画素トラ
ンジスタのゲート電圧をハイレベルＶｈからローレベル
Ｖｌへ切り換える際には、ピンニング状態でゲート下に
存在していたキャリア（電子）をゲート領域の両側にあ
るドレイン領域およびソース領域に掃き出すことにな
る。そのとき、画素トランジスタのゲート電圧の遷移に
よってゲート近傍に強電界が形成される。すると、ゲー
ト下からドレイン領域およびソース領域に掃き出される
電子がこの強電界によって加速されるため、画素トラン
ジスタの内部でアバランシェ現象が発生しやすかった。That is, when the gate voltage of the pixel transistor of the non-selected line m + 1 is switched from the high level Vh to the low level Vl, carriers (electrons) existing under the gate in the pinning state are present on both sides of the gate region. It will be swept to the drain region and the source region. At that time, a strong electric field is formed in the vicinity of the gate due to the transition of the gate voltage of the pixel transistor. Then, the electrons swept from under the gate to the drain region and the source region are accelerated by this strong electric field, so that the avalanche phenomenon is likely to occur inside the pixel transistor.
【０００６】また同様に、ローレベルＶｌからハイレベ
ルＶｈに切り換える際にも、ドレイン領域およびソース
領域に存在していたキャリア（電子）がゲート下に流れ
込むことになるが、そのとき画素トランジスタのゲート
電圧の遷移によってゲート近傍に強電界が形成され、こ
の強電界によって流れ込む電子が加速されるため、アバ
ランシェ現象が発生しやすかった。その結果、画素トラ
ンジスタの内部で暗電流が発生し、これに起因してモニ
ター出力画面上に面ザラ状の固定パターンノイズが発生
するのである。Similarly, when switching from the low level Vl to the high level Vh, carriers (electrons) existing in the drain region and the source region will flow under the gate, but at that time, the gate of the pixel transistor A strong electric field is formed near the gate due to the voltage transition, and electrons flowing into the gate are accelerated by the strong electric field, so that the avalanche phenomenon is likely to occur. As a result, a dark current is generated inside the pixel transistor, which causes a fixed pattern noise having a rough surface on the monitor output screen.
【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、画素トランジスタの
内部で発生する暗電流を低減し、モニター出力画面上の
面ザラ状の固定パターンノイズを抑制するようにした固
体撮像素子の駆動方法を提供することにある。The present invention has been made in view of the above problems, and an object of the present invention is to reduce the dark current generated inside the pixel transistor and to provide a fixed pattern noise having a rough surface on the monitor output screen. Another object of the present invention is to provide a method for driving a solid-state imaging device that suppresses the above.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明による駆動方法では、ゲート領域の近傍に電
荷を蓄積する２次元配置された複数個の画素トランジス
タを有し、これら画素トランジスタのゲート電圧を制御
することによってこれら画素トランジスタの信号を読み
出す固体撮像素子において、ゲート電圧としてハイレベ
ル、ミディアムレベルおよびローレベルの３値の電圧レ
ベルを設定し、水平有効期間では各画素トランジスタの
ゲート電圧をミディアムレベルとし、水平ブランキング
期間内の信号の読み出し時においては、読み出しを行う
画素トランジスタのゲート電圧をハイレベルとし、読み
出しを行わない画素トランジスタのゲート電圧をローレ
ベルとする。In order to achieve the above object, a driving method according to the present invention has a plurality of two-dimensionally arranged pixel transistors for accumulating charges in the vicinity of a gate region. In a solid-state imaging device that reads out the signals of these pixel transistors by controlling the gate voltage of each pixel transistor, a three-value voltage level of high level, medium level, and low level is set as the gate voltage, and the gate of each pixel transistor is set in the horizontal effective period. The voltage is set to the medium level, and at the time of reading a signal in the horizontal blanking period, the gate voltage of the pixel transistor to be read is set to the high level, and the gate voltage of the pixel transistor not to be read is set to the low level.
【０００９】増幅型固体撮像素子において、水平有効期
間では各画素トランジスタのゲート電圧をミディアムレ
ベルに設定しておくと、水平ブランキング期間内で信号
の読み出し動作を行う際に、信号の読み出しを行わない
非選択ラインの画素トランジスタのゲート電圧について
は、ミディアムレベルからローレベルへの切り換えとな
る。これにより、ハイレベルからローレベルへの切り換
えである従来例の場合と比べて、ゲート下からドレイン
領域およびソース領域へ掃き出される電子の数が少なく
なる。同様に、ローレベルからミディアムレベルへ切り
換える際にも、ローレベルからハイレベルへの切り換え
である従来例の場合と比べて、ドレイン領域およびソー
ス領域からゲート下へ流れ込む電子の数が少なくなる。
この電子の数の少なくなることで、アバランシェ現象の
発生の度合いが軽減され、その結果画素トランジスタ内
部で発生する暗電流が低減される。In the amplification type solid-state image pickup device, if the gate voltage of each pixel transistor is set to a medium level during the horizontal effective period, the signal is read out when the signal is read out during the horizontal blanking period. The gate voltage of the pixel transistor of the non-selected line is switched from the medium level to the low level. As a result, the number of electrons swept out from under the gate to the drain region and the source region is smaller than in the case of the conventional example in which the high level is switched to the low level. Similarly, when the low level is switched to the medium level, the number of electrons flowing from the drain region and the source region to the bottom of the gate is smaller than that in the conventional example in which the low level is switched to the high level.
By reducing the number of electrons, the degree of occurrence of the avalanche phenomenon is reduced, and as a result, the dark current generated inside the pixel transistor is reduced.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は、本発明が
適用される増幅型固体撮像素子の一例を示す構成図であ
る。図１において、ＭＯＳ構造の複数個の画素トランジ
スタ１１が２次元状に配置されている。なお、図面に
は、ｍ行，ｎ列の画素トランジスタを（Ｐｍ，ｎ）と示
している。これら画素トランジスタ１１において、各ゲ
ート電極が行単位で垂直選択線１２に接続され、各ソー
ス電極が列単位で垂直信号線１３に接続されている。ま
た、各ドレイン電極には、ドレインスイッチであるＮｃ
ｈＭＯＳトランジスタ１４を介して電源電圧ＶＤが選択
的に供給される。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a configuration diagram showing an example of an amplification type solid-state imaging device to which the present invention is applied. In FIG. 1, a plurality of pixel transistors 11 having a MOS structure are arranged two-dimensionally. In the drawing, the pixel transistor of m rows and n columns is shown as (Pm, n). In these pixel transistors 11, each gate electrode is connected to the vertical selection line 12 in row units, and each source electrode is connected to the vertical signal line 13 in column units. In addition, each drain electrode has a drain switch Nc.
The power supply voltage VD is selectively supplied via the hMOS transistor 14.
【００１１】垂直選択線１１には、垂直走査しつつ各ラ
インごとに画素情報を順に読み出す垂直スキャナ１５か
ら所望のクロック電圧φＶ（……，φＶｍ，φＶｍ＋
１，……）が印加される。このクロック電圧φＶは、ハ
イレベルＶｈ、ミディアムレベルＶｍｅｄ、ローレベル
Ｖｌの３値の電圧レベルをとり、画素トランジスタ１１
のゲート電圧となる。一方、垂直信号線１３の一端に
は、垂直列ごとに配された動作スイッチであるＮｃｈＭ
ＯＳトランジスタ１６のドレイン電極が接続されてい
る。A desired clock voltage .phi.V (..., .phi.Vm, .phi.Vm +) is output to the vertical selection line 11 from the vertical scanner 15 which sequentially reads pixel information for each line while performing vertical scanning.
1, ...) is applied. This clock voltage φV has three voltage levels of a high level Vh, a medium level Vmed, and a low level Vl.
Gate voltage. On the other hand, one end of the vertical signal line 13 has an NchM which is an operation switch arranged for each vertical column.
The drain electrode of the OS transistor 16 is connected.
【００１２】このＭＯＳトランジスタ１６のソース電極
は負荷容量１７を介して接地されており、そのゲート電
極には動作パルスφＯＰが印加される。また、ＭＯＳト
ランジスタ１６のソース電極には、水平スイッチである
ＮｃｈＭＯＳトランジスタ１８が接続されている。この
ＭＯＳトランジスタ１８のソース電極は水平信号線１９
に接続され、そのゲート電極は水平選択線２０に接続さ
れている。水平選択線２０は、水平スキャナ２１に接続
されている。水平信号線１９の一端には出力回路２２の
入力端が接続されている。The source electrode of the MOS transistor 16 is grounded via the load capacitance 17, and the operation pulse φOP is applied to its gate electrode. The NchMOS transistor 18, which is a horizontal switch, is connected to the source electrode of the MOS transistor 16. The source electrode of this MOS transistor 18 is a horizontal signal line 19
, And its gate electrode is connected to the horizontal selection line 20. The horizontal selection line 20 is connected to the horizontal scanner 21. The input terminal of the output circuit 22 is connected to one end of the horizontal signal line 19.
【００１３】出力回路２２は、水平信号線１９の一端に
反転（−）入力端が接続され、非反転（＋）入力端に所
定の電圧ＶＢが印加された反転増幅器２３と、この反転
増幅器２３の反転入力端と出力端との間に接続され、ゲ
ート電極にリセットパルスφＲが印加されるリセットス
イッチであるＮｃｈＭＯＳトランジスタ２４と、このＭ
ＯＳトランジスタ２４と並列に接続された検出容量２５
とから構成され、反転増幅器２３の出力端が回路出力端
子２６に接続されている。The output circuit 22 has an inverting (-) input terminal connected to one end of the horizontal signal line 19 and an inverting amplifier 23 to which a predetermined voltage VB is applied to the non-inverting (+) input terminal, and the inverting amplifier 23. Of the NchMOS transistor 24, which is a reset switch connected between the inverting input terminal and the output terminal of the
Detecting capacitor 25 connected in parallel with OS transistor 24
The output terminal of the inverting amplifier 23 is connected to the circuit output terminal 26.
【００１４】図２に、ＭＯＳ構造の画素トランジスタの
一例の断面構造を示す。図２において、ｐ型のシリコン
基板３１の上にはｎ型の不純物層３２が、その上にはさ
らにｐ- 型の不純物層３３が積層され、その表面側には
ｎ+ 型拡散層からなるドレイン領域３４およびｎ+ 型拡
散層からなるソース領域３５が形成されている。ドレイ
ン領域３４およびソース領域３５の間のゲート領域３６
は、ｐ型不純物によって形成されている。このゲート領
域３６の上には、ゲート絶縁膜（ＳｉＯ2 ）３７を介し
てゲート電極３８が配されている。FIG. 2 shows a sectional structure of an example of a pixel transistor having a MOS structure. In FIG. 2, an n-type impurity layer 32 is stacked on a p-type silicon substrate 31, a p − -type impurity layer 33 is further stacked thereon, and an n + -type diffusion layer is formed on the surface side. A drain region 34 and a source region 35 composed of an n + type diffusion layer are formed. Gate region 36 between drain region 34 and source region 35
Are formed of p-type impurities. A gate electrode 38 is arranged on the gate region 36 with a gate insulating film (SiO 2 ) 37 interposed therebetween.
【００１５】次に、上記構成の増幅型固体撮像素子にお
ける本発明の駆動方法につき、図３のタイミングチャー
トおよび図４のポテンシャル図に基づいて説明する。な
お、図４（Ａ），（Ｂ）は、各タイミングＴ０，Ｔ１に
おける非選択ラインｍ＋１の画素トランジスタ１１の内
部ポテンシャルを示している。Next, a driving method of the present invention in the amplification type solid-state image pickup device having the above-mentioned structure will be described with reference to the timing chart of FIG. 3 and the potential diagram of FIG. 4A and 4B show the internal potential of the pixel transistor 11 on the non-selected line m + 1 at the timings T0 and T1.
【００１６】先ず、水平有効期間において、全ライン分
の画素トランジスタ１１の各ゲート電圧φＶ（……，φ
Ｖｍ，φＶｍ＋１，……）をミディアムレベルＶｍｅｄ
とする。このミディアムレベルＶｍｅｄとしては、ロー
レベルＶｌ（例えば、０Ｖ）およびハイレベルＶｈ（例
えば、５Ｖ）に対してＶｌ＜Ｖｍｅｄ＜Ｖｈの条件を満
たし、かつ画素トランジスタ１１をピンニング状態にす
る範囲内でなるべく小さい値に設定するのが好ましい。First, in the horizontal effective period, each gate voltage φV (...
Vm, φVm + 1, ...) is set to a medium level Vmed
And The medium level Vmed should be within a range that satisfies the condition of Vl <Vmed <Vh with respect to the low level Vl (for example, 0V) and the high level Vh (for example, 5V) and puts the pixel transistor 11 in the pinning state. It is preferable to set it to a small value.
【００１７】一例として、蓄積状態における画素トラン
ジスタ１１のソース・ドレイン電圧が約２Ｖであるとす
ると、ミディアムレベルＶｍｅｄを約３．５Ｖに設定す
る。このように、蓄積状態において、画素トランジスタ
１１のゲート電圧をミディアムレベルＶｍｅｄとし、画
素トランジスタ１１をピンニング状態にすることで、Ｓ
ｉ‐ＳｉＯ2 界面が電子で満たされ、基板表面の電位が
固定状態となるため、水平有効期間での画素部の暗電流
発生を抑えることができる。このときの画素トランジス
タ１１の内部ポテンシャルを図４（Ａ）に示す。As an example, if the source-drain voltage of the pixel transistor 11 in the accumulated state is about 2V, the medium level Vmed is set to about 3.5V. As described above, in the accumulation state, the gate voltage of the pixel transistor 11 is set to the medium level Vmed, and the pixel transistor 11 is set to the pinning state.
Since the i-SiO 2 interface is filled with electrons and the potential of the substrate surface is fixed, it is possible to suppress the generation of dark current in the pixel portion during the horizontal effective period. The internal potential of the pixel transistor 11 at this time is shown in FIG.
【００１８】次に、水平ブランキング期間内のタイミン
グＴ１で、信号の読み出しを行うライン（選択ライン）
ｍの画素トランジスタ１１のゲート電圧φＶｍをハイレ
ベルＶｈに、信号の読み出しを行わないライン（非選択
ライン）ｍ＋１の画素トランジスタ１１のゲート電圧φ
Ｖｍ＋１をローレベルＶｌに切り換える。このとき、ド
レインスイッチであるＭＯＳトランジスタ１４のゲート
電極に電圧φＤが印加されることで、当該ＭＯＳトラン
ジスタ１４がオン状態となり、画素トランジスタ１１の
ドレイン電圧がハイレベルとなる。これにより、選択ラ
インｍの画素で信号の読み出し動作が行われる。Next, at a timing T1 within the horizontal blanking period, a line for reading out a signal (selection line)
The gate voltage φVm of the pixel transistor 11 of m is set to the high level Vh, and the gate voltage φ of the pixel transistor 11 of the line (non-selected line) m + 1 from which the signal is not read
Vm + 1 is switched to the low level Vl. At this time, the voltage φD is applied to the gate electrode of the MOS transistor 14 that is a drain switch, so that the MOS transistor 14 is turned on and the drain voltage of the pixel transistor 11 becomes high level. As a result, the signal reading operation is performed in the pixels on the selected line m.
【００１９】ここで、非選択ラインｍ＋１の画素トラン
ジスタ１１のゲート電圧φＶｍ＋１をミディアムレベル
ＶｍｅｄからローレベルＶｌに切り換える際に、ピンニ
ング状態でゲート電極３８の下に存在していたキャリア
（電子）を、ゲート領域３６の両側にあるドレイン領域
３４およびソース領域３５に掃き出すことになる。この
ときの非選択ラインｍ＋１の画素トランジスタ１１の内
部ポテンシャルを図４（Ｂ）に示す。そのとき、掃き出
される電子は、画素トランジスタ１１のゲート近傍に形
成される強電界によって加速されてアバランシェ現象を
発生させる可能性がある。Here, when the gate voltage φVm + 1 of the pixel transistor 11 on the non-selected line m + 1 is switched from the medium level Vmed to the low level Vl, carriers (electrons) existing under the gate electrode 38 in the pinning state are It will be swept to the drain region 34 and the source region 35 on both sides of the gate region 36. The internal potential of the pixel transistor 11 on the non-selected line m + 1 at this time is shown in FIG. At that time, the swept electrons may be accelerated by the strong electric field formed near the gate of the pixel transistor 11 to cause an avalanche phenomenon.
【００２０】また同様に、ローレベルＶｌからミディア
ムレベルＶｍｅｄに切り換える際にも、ドレイン領域３
４およびソース領域３５に存在していたキャリア（電
子）はゲート電極３８の下に流れ込むことになる。その
とき、ドレイン領域３４およびソース領域３５からゲー
ト下に流れ込む電子は、画素トランジスタ１１のゲート
近傍に形成される強電界によって加速されてアバランシ
ェ現象を発生させる可能性がある。Similarly, when switching from the low level Vl to the medium level Vmed, the drain region 3
4 and the carriers (electrons) existing in the source region 35 flow under the gate electrode 38. At that time, the electrons flowing under the gate from the drain region 34 and the source region 35 may be accelerated by the strong electric field formed in the vicinity of the gate of the pixel transistor 11 to cause an avalanche phenomenon.
【００２１】ところが、本実施形態では、ミディアムレ
ベルＶｍｅｄからローレベルＶｌへの切り換えであるか
ら、ハイレベルＶｈからローレベルＶｌへの切り換えで
ある従来例の場合と比べて、ゲート下からドレイン領域
３４およびソース領域３５へ掃き出される電子の数が少
なくなる。同様に、ローレベルＶｌからミディアムレベ
ルＶｍｅｄへの切り換えであるから、ローレベルＶｌか
らハイレベルＶｈへの切り換えである従来例の場合と比
べて、ドレイン領域３４およびソース領域３５からゲー
ト下へ流れ込む電子の数が少なくなる。However, in this embodiment, since the medium level Vmed is switched to the low level Vl, the drain region 34 from the bottom of the gate is compared with the case of the conventional example in which the high level Vh is switched to the low level Vl. And the number of electrons swept out to the source region 35 is reduced. Similarly, since the low level Vl is switched to the medium level Vmed, electrons flowing from the drain region 34 and the source region 35 to under the gate are compared with the case of the conventional example in which the low level Vl is switched to the high level Vh. Is reduced in number.
【００２２】このように、水平ブランキング期間内にお
ける信号の読み出しの際に、画素トランジスタ１１内で
移動する電子の数が少なくなることで、アバランシェ現
象の発生の度合いが軽減される。その結果、画素トラン
ジスタ１１の内部で発生する暗電流が低減されるため、
この暗電流に起因してモニター出力画面上に発生する面
ザラ状の固定パターンノイズが抑制される。特に、ミデ
ィアムレベルＶｍｅｄを、画素トランジスタ１１をピン
ニング状態にする範囲内においてできるだけ小さい値に
設定することで、アバランシェ現象の発生の度合いをよ
り軽減できるので、暗電流の低減効果はより大きなもの
となる。As described above, when the signal is read out during the horizontal blanking period, the number of electrons moving in the pixel transistor 11 is reduced, so that the degree of occurrence of the avalanche phenomenon is reduced. As a result, the dark current generated inside the pixel transistor 11 is reduced,
The surface-rough fixed pattern noise generated on the monitor output screen due to the dark current is suppressed. In particular, by setting the medium level Vmed to a value as small as possible within the range in which the pixel transistor 11 is in the pinning state, the degree of occurrence of the avalanche phenomenon can be further reduced, so that the dark current reducing effect is further enhanced. .
【００２３】なお、本発明は、上述したＭＯＳ構造の画
素トランジスタ１１を２次元配置してなる増幅型固体撮
像素子への適用に限定されるものではなく、ＣＭＤ(Cha
rgeModulation Device)やＢＣＭＤ(Bulk Charge Modula
ted Device)など、ゲート領域の近傍に電荷を蓄積する
構造の画素トランジスタを２次元配置してなる増幅型固
体撮像素子全般に適用し得るものである。The present invention is not limited to the application to the amplification type solid-state image pickup device in which the pixel transistors 11 having the MOS structure described above are two-dimensionally arranged, and the CMD (Cha
rgeModulation Device) and BCMD (Bulk Charge Modula)
The present invention can be applied to all amplification type solid-state image pickup devices including two-dimensionally arranged pixel transistors having a structure of accumulating charges in the vicinity of a gate region, such as a ted device).
【００２４】[0024]
【発明の効果】以上説明したように、本発明によれば、
画素トランジスタのゲート電圧としてハイレベル、ミデ
ィアムレベルおよびローレベルの３値の電圧レベルを設
定し、水平有効期間では各画素トランジスタのゲート電
圧をミディアムレベルとし、水平ブランキング期間内の
信号の読み出し時においては、読み出しを行う画素トラ
ンジスタのゲート電圧をハイレベルとし、読み出しを行
わない画素トランジスタのゲート電圧をローレベルとす
るようにしたことにより、画素トランジスタの内部で発
生する暗電流を低減できるので、モニター出力画面上の
面ザラ状の固定パターンノイズを抑制できることにな
る。As described above, according to the present invention,
Three levels of high level, medium level and low level are set as the gate voltage of the pixel transistor, the gate voltage of each pixel transistor is set to the medium level during the horizontal effective period, and the signal is read during the horizontal blanking period. Since the gate voltage of the pixel transistor that performs reading is set to high level and the gate voltage of the pixel transistor that does not read is set to low level, the dark current generated inside the pixel transistor can be reduced. It is possible to suppress surface-rough fixed pattern noise on the output screen.
【図１】増幅型固体撮像素子の一例を示す構成図であ
る。FIG. 1 is a configuration diagram showing an example of an amplification type solid-state imaging device.
【図２】ＭＯＳ構造の画素トランジスタの一例の断面構
造図である。FIG. 2 is a cross-sectional structure diagram of an example of a pixel transistor having a MOS structure.
【図３】本発明に係るタイミングチャートである。FIG. 3 is a timing chart according to the present invention.
【図４】図３の各タイミングにおける画素トランジスタ
の内部ポテンシャル図である。4 is an internal potential diagram of a pixel transistor at each timing of FIG.
【図５】従来例に係るタイミングチャートである。FIG. 5 is a timing chart according to a conventional example.
１１ 画素トランジスタ １２ 垂直選択線 １３ 垂直信号線 １５ 垂直スキャナ １７ 負荷容量 １９ 水平信号線 ２０ 水平選択線 ２１ 水平スキャナ ２２ 出力回路 11 Pixel Transistor 12 Vertical Selection Line 13 Vertical Signal Line 15 Vertical Scanner 17 Load Capacitance 19 Horizontal Signal Line 20 Horizontal Selection Line 21 Horizontal Scanner 22 Output Circuit
Claims (2)
元配置された複数個の画素トランジスタを有し、これら
画素トランジスタのゲート電圧を制御することによって
これら画素トランジスタの信号を読み出す増幅型固体撮
像素子において、 前記ゲート電圧としてハイレベル、ミディアムレベルお
よびローレベルの３値の電圧レベルを設定し、 水平有効期間では各画素トランジスタのゲート電圧をミ
ディアムレベルとし、水平ブランキング期間内の信号の
読み出し時においては、読み出しを行う画素トランジス
タのゲート電圧をハイレベルとし、読み出しを行わない
画素トランジスタのゲート電圧をローレベルとすること
を特徴とする増幅型固体撮像素子の駆動方法。1. An amplification type solid-state imaging device having a plurality of two-dimensionally arranged pixel transistors for accumulating charges in the vicinity of a gate region, and controlling the gate voltage of these pixel transistors to read out the signals of these pixel transistors. In the device, the gate voltage is set to a three-level voltage level of high level, medium level, and low level, and the gate voltage of each pixel transistor is set to the medium level in the horizontal effective period to read out the signal in the horizontal blanking period. In the method 1, the gate voltage of the pixel transistor for reading is set to high level and the gate voltage of the pixel transistor for not reading is set to low level.
スタをピンニング状態にする範囲の値に設定されている
ことを特徴とする請求項１記載の増幅型固体撮像素子の
駆動方法。2. The method for driving an amplification type solid-state image pickup device according to claim 1, wherein the medium level is set to a value in a range in which a pixel transistor is brought into a pinning state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320086A JPH09163234A (en) | 1995-12-08 | 1995-12-08 | Drive method for amplifier type solid-state image pickup element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320086A JPH09163234A (en) | 1995-12-08 | 1995-12-08 | Drive method for amplifier type solid-state image pickup element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09163234A true JPH09163234A (en) | 1997-06-20 |
Family
ID=18117569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320086A Pending JPH09163234A (en) | 1995-12-08 | 1995-12-08 | Drive method for amplifier type solid-state image pickup element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09163234A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7567281B2 (en) | 2005-11-17 | 2009-07-28 | Panasonic Corporation | Solid state imaging device, method for driving the same, and camera |
| WO2011089791A1 (en) * | 2010-01-19 | 2011-07-28 | Canon Kabushiki Kaisha | Imaging device and driving method for solid-state image sensor |
-
1995
- 1995-12-08 JP JP7320086A patent/JPH09163234A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7567281B2 (en) | 2005-11-17 | 2009-07-28 | Panasonic Corporation | Solid state imaging device, method for driving the same, and camera |
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| JP2011151500A (en) * | 2010-01-19 | 2011-08-04 | Canon Inc | Imaging device, and driving method for solid-state image sensor |
| KR101435964B1 (en) * | 2010-01-19 | 2014-08-29 | 캐논 가부시끼가이샤 | Imaging device and driving method for solid-state image sensor |
| US9674468B2 (en) | 2010-01-19 | 2017-06-06 | Canon Kabushiki Kaisha | Imaging device and driving method for solid-state image sensor with multiple different electric potentials |
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