JPH09162736A - Digital and analog data converter - Google Patents
Digital and analog data converterInfo
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- JPH09162736A JPH09162736A JP32463395A JP32463395A JPH09162736A JP H09162736 A JPH09162736 A JP H09162736A JP 32463395 A JP32463395 A JP 32463395A JP 32463395 A JP32463395 A JP 32463395A JP H09162736 A JPH09162736 A JP H09162736A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、構成を簡易化す
ることができると共に、ロジック構成を簡易化すること
ができるディジタル・アナログ変換もしくはアナログ・
デジタル変換が行えるディジタルおよびアナログデータ
変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital / analog conversion or analog / analog conversion capable of simplifying a logic configuration as well as simplifying the configuration.
The present invention relates to a digital and analog data conversion device capable of digital conversion.
【０００２】[0002]
【従来の技術】例えば、デジタル・アナログ変換手段と
しては、セグメント方式、Ｒ−２Ｒ方式、さらに電圧ポ
テンショ方式、重み抵抗回路方式等が知られている。こ
こで、セグメント方式や電圧ポテンショ方式は、２n 個
の電流や電流源等の基準が必要となって、回路規模が大
きくなる。また、Ｒ−２Ｒ方式はｎ個のスイッチ手段と
２ｎ個の抵抗によって構成できるが、基準電圧を抵抗回
路によって分圧し、この分圧が繰り返されるようにする
もので、このために誤差が累積するようになるため、抵
抗回路を構成する各抵抗（特に上位ビットに対応する）
の精度が要求される。したがって、現在の技術にあって
は例えばレーザトリミングが必要となり、１６ビット以
上のデータを取り扱うことが困難である。2. Description of the Related Art For example, as a digital / analog converting means, a segment method, an R-2R method, a voltage potentiometer method, a weight resistance circuit method, etc. are known. Here, the segment system and the voltage potentiometer system require a reference of 2 n currents and current sources, and the circuit scale becomes large. Further, the R-2R method can be configured by n switch means and 2n resistors, but the reference voltage is divided by a resistance circuit so that this division is repeated, and therefore errors accumulate. Therefore, each resistor that constitutes the resistance circuit (especially corresponding to the upper bit)
Accuracy is required. Therefore, the current technology requires laser trimming, for example, and it is difficult to handle data of 16 bits or more.
【０００３】重み抵抗方式は、ＬＳＢの抵抗値がＭＳＢ
の抵抗値の２n 倍に表されるようになるものであるた
め、ビット数が増加すると必然的に抵抗値が大きくなっ
て、ＩＣ化するためには不向きである。さらに、オペア
ンプの反転加算増幅回路を用いるようにすれば、ｎ個の
スイッチ手段とｎ個の基準電圧によって構成できるが、
出力が負となり、このため正負の電源が必要とされる
（基準電圧を例えばＶ1 、Ｖ2 、Ｖ3 とすると、出力電
圧Ｖout は“Ｖout ＝−（Ｖ1 ＋Ｖ2 ＋Ｖ3 ）”とな
る。In the weighted resistance method, the resistance value of LSB is MSB.
Because it is made to be represented in 2 n times the resistance value inevitably resistance value is increased when the number of bits is increased, it is not suitable for IC. Further, if the inverting addition amplifier circuit of the operational amplifier is used, it can be constituted by n switch means and n reference voltages.
The output becomes negative, which requires positive and negative power supplies (assuming that the reference voltages are V1, V2, and V3, the output voltage Vout is "Vout =-(V1 + V2 + V3)".
【０００４】また、アナログ・ディジタル変換手段とし
て、特にチップ面積を減少させるための手段として直並
列比較方式が知られいている。これは、全ビットをａビ
ットおよびｂビットの２つのグループに分け、まずａビ
ットでＡ／Ｄ変換を行った後に、入力電圧とａビットの
出力（ディジタル・アナログ変換した後の）の差分増幅
（２n 倍）したものを、ｂビットでＡ／Ｄ変換するもの
である。ここで、このＡ／Ｄ出力値はａビットを上位ビ
ット、ｂビットを下位ビットとしてそのまま足せばよ
い。A serial / parallel comparison method is known as an analog / digital conversion means, particularly as a means for reducing the chip area. This is to divide all bits into two groups of a-bit and b-bit, first perform A / D conversion with a-bit, and then amplify the difference between the input voltage and the output of a-bit (after digital-analog conversion). This is (2 n times) A / D converted with b bits. Here, the A / D output value may be added as it is with the a bit as the upper bit and the b bit as the lower bit.
【０００５】この様な手段を用いることによって、回路
構成は増加するがディジタル出力変換ロジック部が減少
するようになって、トータル的なＡ／Ｄ変換用のチップ
面積が減少される。しかし、実質的にＤＡコンバータや
作動増幅等のための外付け回路が多く必要とされる。By using such means, the circuit configuration is increased, but the digital output conversion logic section is reduced, and the total chip area for A / D conversion is reduced. However, many DA converters and external circuits for operation amplification are substantially required.
【０００６】[0006]
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、デイジタル・アナログ変換
に際しては、特殊な電源を必要とすることなくｎ＋１個
の基準電源とｎ個のスイッチ手段によって簡単に構成で
きるようにすると共に、さらにアナログ・ディジタル変
換に際しては直並列変換方式においてＤＡコンバータ自
体の面積が効果的に減少できて回路規模の減少も図れる
ようにしたディジタルおよびアナログデータ変換装置を
提供しようとするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above points. In digital-to-analog conversion, n + 1 reference power supplies and n switches are required without requiring a special power supply. And a digital / analog data conversion device capable of effectively reducing the area of the DA converter itself in the serial-parallel conversion system in analog-to-digital conversion and reducing the circuit scale. Is to provide.
【０００７】[0007]
【課題を解決するための手段】この発明に係るディジタ
ルおよびアナログデータ変換装置は、ｎビットのディジ
タル入力でｎ個のスイッチ手段をそれぞれオン・オフ制
御し、そのオンされたスイッチ手段からそれぞれ（Ｖc
／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、（Ｖc ／
２＋Ｖc ／８）、…（Ｖc ／２＋Ｖc ／２n ）の基準電
圧、並びに接地電位との加算値を取り出してこれらを加
算する。そして、この加算手段からの出力電圧と設定さ
れた基準電圧（Ｖc ／２）とを反転加算増幅手段に供給
するもので、前記ｎ個のスイッチ手段は、前記ディジタ
ル入力の最上位ビットで（Ｖc ／２＋Ｖc ／２）に対応
するスイッチ手段を制御し、また最下位ビットで（Ｖc
／２＋Ｖc ／２n ）に対応するスイッチ手段を制御して
アナログデータが出力されるようにする。A digital and analog data converter according to the present invention controls on / off of each of n switch means by an n-bit digital input, and each switch means is turned on (Vc
/ 2 + Vc / 2), (Vc / 2 + Vc / 4), (Vc /
2 + Vc / 8), ... (Vc / 2 + Vc / 2n ) and the added value with the ground potential, and these are added. The output voltage from the adding means and the set reference voltage (Vc / 2) are supplied to the inverting addition amplifying means, and the n switch means are the most significant bits (Vc) of the digital input. / 2 + Vc / 2) for controlling the switch means, and the least significant bit (Vc
/ 2 + Vc / 2n ) is controlled to output analog data.
【０００８】また、入力電圧をａビットにディジタル変
換して前記ディジタル入力とされるようにすると共に、
これらディジタル入力で制御されるスイッチ手段からの
出力と入力電圧とを加算し、その加算結果が反転加算増
幅手段に供給されるものであり、さらにこの反転加算手
段からの出力が、ｂ（ａ＜ｂ）ビットでディジタルデー
タに変換されるようにしている。Further, the input voltage is digitally converted into a-bit so that the digital input is made, and
The output from the switch means controlled by these digital inputs and the input voltage are added, and the addition result is supplied to the inverting addition amplifying means, and the output from this inverting addition means is b (a < b) Bits are converted into digital data.
【０００９】この様に構成されるディジタルおよびアナ
ログデータ変換装置にあっては、基本的に特殊な（±）
電源等を必要とすることなく、入力に対応したビット数
のｎ個のスイッチ手段とｎ−１個の基準電源とによって
ＤＡコンバータが構成できるものであり、またアナログ
データをディジタルデータに変換するに際して、入力電
圧をも加算してゲインコントロールできるようになっ
て、直並列方式のＡ／ＤにおいてＤＡコンバータ自体の
面積が効果的に減少され、回路規模の削減の可能とされ
る。In the digital and analog data conversion device thus constructed, basically, a special (±)
A DA converter can be configured by n switch means having a bit number corresponding to the input and n-1 reference power sources without requiring a power source or the like, and when converting analog data into digital data. The gain can be controlled by adding the input voltage, and the area of the DA converter itself can be effectively reduced in the serial / parallel A / D, and the circuit scale can be reduced.
【００１０】[0010]
【発明の実施の形態】以下、図面を参照してこの発明の
一実施の形態を説明する。図１はディジタルデータをア
ナログデータに変換する回路の構成を示すもので、ディ
ジタルデータの出力回路11からは、ｎビットのディジタ
ルデータＡa-1 、Ａa-2 、…、Ａo が出力され、これら
のビット出力はそれぞれインバータ121 、121 、…12n
それぞれによって反転され、それぞれスイッチ131 、13
2 、…、13n をオン・オフ制御する。これらのスイッチ
131 、132 、…、13n には、それぞれ設定された入力電
圧（Ｖc ／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、
…、（Ｖc ／２＋Ｖc ／２n ）が供給されているもの
で、スイッチ131 、132 、…、13n それぞれのオンによ
って、それぞれ供給されている電圧が出力される。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a circuit for converting digital data into analog data. The digital data output circuit 11 outputs n-bit digital data Aa-1, Aa-2, ..., Ao. The bit outputs are inverters 121, 121, ... 12n, respectively.
Inverted by each, switches 131, 13 respectively
2, ..., 13n is controlled on / off. These switches
Input voltages (Vc / 2 + Vc / 2), (Vc / 2 + Vc / 4), which are set to 131, 132, ..., 13n,
, (Vc / 2 + Vc / 2n ) are supplied, and when the switches 131, 132, ..., 13n are turned on, the supplied voltages are output.
【００１１】これらのスイッチ131 、132 、…、13n そ
れぞれの出力側は、それぞれ抵抗Ｒを介して一括接続
し、その出力電圧の加算回路14が構成されるもので、さ
らに抵抗Ｒを介して接地電位が加算回路14に加算され
て、この様な加算回路14の加算結果は反転加算増幅回路
15に供給される。この反転加算増幅回路15は、加算回路
14からの出力が（−）入力に供給されるオペアンプ151
を含み構成され、このオペアンプ151 の（＋）入力に基
準電位として（Ｖc ／２）が供給される。そして、この
反転加算増幅回路15からディジタルデータ出力回路11か
ら入力されたディジタルデータに対応したアナログ出力
が得られる。The output side of each of these switches 131, 132, ..., 13n is connected together via a resistor R to form an adder circuit 14 for the output voltage of the switch, and further grounded via the resistor R. The potential is added to the adder circuit 14, and the addition result of such an adder circuit 14 is the inverting addition amplifier circuit.
Supplied to 15. The inverting addition amplification circuit 15 is an addition circuit.
The operational amplifier 151 whose output from 14 is supplied to the (-) input
(Vc / 2) is supplied as a reference potential to the (+) input of the operational amplifier 151. Then, an analog output corresponding to the digital data input from the digital data output circuit 11 is obtained from the inverting addition amplification circuit 15.
【００１２】すなわち、１個の加算値が接地電位に設定
された加算回路14において、ｎ個の電圧加算スイッチ13
1 、132 、…、13n が設けられて、その加算電圧が
｛（Ｖc／２＋Ｖc ／２）、（Ｖc ／２＋Ｖc ／４）、
…、（Ｖc ／２＋Ｖc ／２n ）｝とされるもので、スイ
ッチ131 、132 、…、13n それぞれが、ディジタル出力
回路11からのディジタルデータに基づいてオン・オフ制
御される。この場合、出力回路11からの最上位ビットに
よって、（Ｖc ／２＋Ｖc ／２）の供給されるスイッチ
131 が制御され、さらに最下位ビットによって（Ｖc ／
２＋Ｖc ／２n ）の供給されるスイッチ13n が制御され
る。That is, in the adder circuit 14 in which one added value is set to the ground potential, n number of voltage addition switches 13
1, 132, ..., 13n are provided, and the added voltage is {(Vc / 2 + Vc / 2), (Vc / 2 + Vc / 4),
, (Vc / 2 + Vc / 2n )}, the switches 131, 132, ..., 13n are on / off controlled based on the digital data from the digital output circuit 11. In this case, the switch supplied with (Vc / 2 + Vc / 2) by the most significant bit from the output circuit 11.
131 is controlled by the least significant bit (Vc /
The switch 13n supplied with 2 + Vc / 2n ) is controlled.
【００１３】したがって、加算回路14からの出力は、
“Ｖc −（Ｖc ／２＋Ｖc −４……＋（Ｖc ／２n ）”
となり、この加算回路の出力は“Ｖc −加算値”とされ
る。ここで、加算値は“（Ｖc ／２n ）×（ａビット出
力）”とされる。以下に、その計算式を示す。Therefore, the output from the adder circuit 14 is
"Vc- (Vc / 2 + Vc-4 ... + (Vc / 2n )"
Thus, the output of this adder circuit is "Vc-added value". Here, the added value is “(Vc / 2n ) × (a-bit output)”. The calculation formula is shown below.
【００１４】[0014]
【数１】 [Equation 1]
【００１５】ここで、加算回路14からの出力は反転した
形とされるが、入力回路11からのディジタル出力がそれ
ぞれインバータ121 、122 、…、12n を介して反転して
スイッチ131 、132 、…、13n を制御するようにしてい
る。したがって、通常のＤＡコンバータと同様の結果が
得られるものであり、その結果例えば（±）電源を使用
することなく加算が可能とされる。Although the output from the adder circuit 14 is inverted, the digital output from the input circuit 11 is inverted via the inverters 121, 122, ..., 12n, respectively, and the switches 131, 132 ,. , 13n are controlled. Therefore, a result similar to that of a normal DA converter is obtained, and as a result, addition is possible without using, for example, a (±) power supply.
【００１６】また、基準電圧を（Ｖc ／２）、さらに加
算電圧を（Ｖc ／２）＋Ｖc ／２nとし、２n 個分の加
算電圧スイッチを設けて、これらスイッチをディジタル
入力に対応してオン・オフを行えば、 加算値＝（Ｖc ／２n ）×（ａビット出力） となり、同様の結果が得られる。この場合、スイッチの
数は増えるが基準電圧は１つですむ。１／２ＬＳＢのオ
フセットを設けたいときは、１／２ＬＳＢ＋Ｖc／２の
電圧を（−）側に入力すればよい。Further, assuming that the reference voltage is (Vc / 2) and the added voltage is (Vc / 2) + Vc / 2n , 2n added voltage switches are provided, and these switches correspond to digital inputs. If it is turned on / off, the addition value = (Vc / 2n ) × (a bit output), and the same result is obtained. In this case, the number of switches increases, but only one reference voltage is required. To provide a 1 / 2LSB offset, a voltage of 1 / 2LSB + Vc / 2 should be input to the (-) side.
【００１７】次に、１／２ＬＳＢのオフセットについて
説明する。ここで、例として５Ｖを２ビットのディジタ
ル値に分解したときを考えると、分解能は“５／２n ”
となって、Ｄ／ＡもしくはＡ／Ｄ値を“分解能＋ビット
数”とすると、次の表に示すようにオフセット無しの場
合となるが、この値では５Ｖを均一に分解することがで
きない。Next, the offset of 1/2 LSB will be described. Assuming that 5V is decomposed into a 2-bit digital value as an example, the resolution is “5/2 n ”.
Therefore, if the D / A or A / D value is “resolution + bit number”, there is no offset as shown in the following table, but this value cannot uniformly decompose 5V.
【００１８】[0018]
【表１】 [Table 1]
【００１９】そこで、１／２ＬＳＢ（０．６２５Ｖ）の
オフセットを加えることにより、前表のオフセット有り
のときのように、５Ｖを均一に分解することができる。Therefore, by adding an offset of 1/2 LSB (0.625 V), 5 V can be uniformly decomposed as in the case where there is an offset in the above table.
【００２０】この実施の形態をより良好に理解できるよ
うにするために、“ａビット＝３ビット”、“Ｖc ＝５
Ｖ”とした場合、その設定値は以下のようになる。ここ
で、Ｖ1 、Ｖ2 、…Ｖn は図１で示されるスイッチ131
、132 、…、13n の入力側電圧である。In order to better understand this embodiment, "a bit = 3 bits", "Vc = 5"
When V ″ is set, the set values are as follows. Here, V1, V2, ... Vn are the switches 131 shown in FIG.
, 132, ..., 13n input side voltage.
【００２１】 ・ａビットの分解能 ：５．０／２3 ＝０．６２５Ｖ Ｖ1 ＝５．０／２＋５．０／２＝５．０／２＋２．５
＝５．０Ｖ Ｖ2 ＝５．０／２＋５．０／４＝５．０／２＋１．２５
＝３．７５Ｖ Ｖ3 ＝５．０／２＋５．０／８＝５．０／２＋０．６２
５＝３．１２５Ｖ オフセット＝５．０／２＋５．０／１６＝５．０／２＋
０．３１２５＝２．８１２５Ｖ また、オペアンプ151 において“出力値＝５．０−加算
電圧値”とすると、その結果は次表のようになる。A-bit resolution: 5.0 / 2 3 = 0.625V V1 = 5.0 / 2 + 5.0 / 2 = 5.0 / 2 + 2.5
= 5.0V V2 = 5.0 / 2 + 5.0 / 4 = 5.0 / 2 + 1.25
= 3.75V V3 = 5.0 / 2 + 5.0 / 8 = 5.0 / 2 + 0.62
5 = 3.125V Offset = 5.0 / 2 + 5.0 / 16 = 5.0 / 2 +
0.3125 = 2.8125V Further, assuming that "output value = 5.0-added voltage value" in the operational amplifier 151, the result is as shown in the following table.
【００２２】[0022]
【表２】 [Table 2]
【００２３】したがって、従来のＤＡコンバータに比較
して、基準電圧とスイッチの数が少なくてすむようにな
り、この回路が組み込まれることにより、チップ面積の
小さくされたＤＡコンバータを製作することができる。
また、Ｒ−２Ｒ方式と比較しても、基準電圧を抵抗によ
る分圧を繰り返すことがないものであるため、レーザト
リミング等を必要としない。Therefore, compared to the conventional DA converter, the number of reference voltages and the number of switches can be reduced, and by incorporating this circuit, a DA converter with a small chip area can be manufactured.
Further, even when compared with the R-2R method, the voltage division by the resistance is not repeated for the reference voltage, so that laser trimming or the like is not necessary.
【００２４】基準電圧部を抵抗分圧回路で構成して場合
にはバッファが必要となるが、加算回路側に流れる電流
を補正することによって求めるようにすれば、バッファ
を必要としない。また、スイッチがオフとなったときに
は、Ｖc ／２を接続するようにすれば、ノイズに対して
も強くなる。A buffer is required when the reference voltage section is composed of a resistance voltage dividing circuit, but if it is determined by correcting the current flowing to the addition circuit side, the buffer is not required. Further, when the switch is turned off, if Vc / 2 is connected, it becomes strong against noise.
【００２５】図２で示す抵抗分圧補正回路において、オ
ペアンプ21の（−）側に抵抗Ｒを介して電圧Ｖa が入力
されるもので、この電圧Ｖa は５．０Ｖの電圧を抵抗Ｒ
1 およびＲ2 で分圧した電圧である。そして、オペアン
プ21の（＋）側には、２．５Ｖの直流電源22が接続され
ている。In the resistance voltage divider correction circuit shown in FIG. 2, the voltage Va is input to the (-) side of the operational amplifier 21 via the resistance R. This voltage Va is 5.0V and the resistance R
The voltage divided by 1 and R2. A 2.5V DC power supply 22 is connected to the (+) side of the operational amplifier 21.
【００２６】ここで、“Ｖa ＝３．７５Ｖ”を設定する
ためには、抵抗分圧の場合 ５．０×Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝３．７５Ｖ とされるようにした抵抗比を設定すればよい。しかし、
この実施の形態にあってはオペアンプ21の入力部に電流
が流れるようになるため、抵抗分圧の比が狂ってしま
う。Here, in order to set "Va = 3.75V", in the case of resistance voltage division, it is necessary to set the resistance ratio such that 5.0.times.R2 / (R1 + R2) = 3.75V. Good. But,
In this embodiment, since a current flows in the input part of the operational amplifier 21, the ratio of the resistance voltage divisions becomes incorrect.
【００２７】そこで、オペアンプ21の入力に流れる電流
を考慮に入れて補正を行うと、 Ｉ1 ＝Ｉ＋Ｉ2 ５．０−２．５＝Ｒ1 ×Ｉ1 Ｖa −２．５＝Ｒ×Ｉ Ｖa ＝Ｒ2 ×Ｉ2 よりＶa ＝３．７５ＶとなるＲ1
およびＲ2 の関係は ２．５／Ｒ1 ＝１．２５／Ｒ1 ＋３．７５／Ｒ2 となる。抵抗Ｒに流れる電流は、バッファを使用したと
きもまた抵抗分圧比によって補正したときも同じ電流値
が流れるため、抵抗分圧比を変更したからとして誤差を
生ずることがない。Therefore, when the correction is performed in consideration of the current flowing into the input of the operational amplifier 21, I1 = I + I2 5.0-2.5 = R1 * I1 Va-2.5 = R * I Va = R2 * I2 R1 becomes Va = 3.75V
The relation between R2 and R2 is 2.5 / R1 = 1.25 / R1 + 3.75 / R2. The current flowing through the resistor R has the same current value both when the buffer is used and when it is corrected by the resistance voltage dividing ratio. Therefore, no error occurs even if the resistance voltage dividing ratio is changed.
【００２８】図３はアナログデータをディジタルデータ
に変換する第２の実施の形態を示しているもので、入力
電圧Ｖinが入力されるＡ／Ｄ変換回路25において、ａビ
ットＡa-1 、Ａa-2 、…、Ａo のディジタルビットに変
換される。そして、このＡ／Ｄ変換回路25からのａビッ
ト出力は、それぞれスイッチ131 、132 、…、13n それ
ぞれ、オン・オフ指令制御信号として与えられる。FIG. 3 shows a second embodiment for converting analog data into digital data. In the A / D conversion circuit 25 to which the input voltage Vin is input, a bits Aa-1, Aa-. 2, ..., Converted to Ao digital bits. The a-bit output from the A / D conversion circuit 25 is given to each of the switches 131, 132, ..., 13n as an on / off command control signal.
【００２９】また、Ａ／Ｄ変換回路25の各ビット出力
は、Ａa+b-1 、Ａa+b-2 、…、Ａb として取り出され
る。また、反転加算増幅回路15を構成するオペフンプ15
1 からの出力は、ｂビットのＡ／Ｄ変換回路26に供給さ
れ、このＡ／Ｄ変換回路26からそれぞれインバータ271
、272 、…を介してＡb-1 、Ａb-2 、…、Ａo のディ
ジタルデータとして出力される。ここで、加算回路14に
おいて接地電位は抵抗ｒを介して供給され、オペアンプ
151 の帰還抵抗はｒに設定されており、その他図１と同
一の構成部分は同一の符号を付してその説明は省略す
る。The respective bit outputs of the A / D conversion circuit 25 are taken out as Aa + b-1, Aa + b-2, ..., Ab. In addition, the op-amp 15 that constitutes the inverting addition amplifier circuit 15
The output from 1 is supplied to the b-bit A / D conversion circuit 26, and from this A / D conversion circuit 26, an inverter 271
, 272, ..., and are output as digital data of Ab-1, Ab-2, ..., Ao. Here, in the adder circuit 14, the ground potential is supplied via the resistor r, and the operational amplifier
The feedback resistance of 151 is set to r, and the same components as those of FIG. 1 are denoted by the same reference numerals and the description thereof will be omitted.
【００３０】すなわち、入力電圧ＶinはａビットのＡ／
Ｄ変換回路25と反転加算増幅回路15に入力される。通常
の直並列比較回路では、ａビットＡ／ＤとｂビットＡ／
Ｄとの間にＤＡＴと差動増幅回路を設け、ｂビットＡ／
Ｄの入力電圧を“（Ｖin−ＤＡＴ）×２a ”とされるよ
うにしている［ＤＡＴ＝（Ｖc ／２n ）×（ａビット出
力］。That is, the input voltage Vin is a bit of A /
It is input to the D conversion circuit 25 and the inverting addition amplification circuit 15. In a normal serial-parallel comparison circuit, a bit A / D and b bit A / D
A DAT and a differential amplifier circuit are provided between the D and
The input voltage of D is set to "(Vin-DAT) * 2a " [DAT = (Vc / 2n) * (a bit output)].
【００３１】この実施の形態にあって、反転加算増幅回
路15に対しては加算電圧（Ｖc ／２−Ｖc ／２）、（Ｖ
c ／２−Ｖc ／４）、…、（Ｖc ／２−Ｖc ／２a ）が
入力される。ここで、基準電圧（オペアンプ151 の
（＋）側入力）は（Ｖc ／２）である。In this embodiment, the addition voltage (Vc / 2-Vc / 2), (V
c / 2-Vc / 4), ..., (Vc / 2-Vc / 2a ) are input. Here, the reference voltage (the (+) side input of the operational amplifier 151) is (Vc / 2).
【００３２】ｎ個分のスイッチ131 、132 、…、13n
を、Ａ／Ｄ変換回路15からのディジタル出力によってオ
ン・オフ制御し、その最上位ビットで（Ｖc ／２−Ｖc
／２）を切り換え、最下位ビットで（Ｖc ／２−Ｖc ／
２a ）を切り換える。N switches 131, 132, ..., 13n
Is controlled on / off by a digital output from the A / D conversion circuit 15, and (Vc / 2-Vc) is set by the most significant bit thereof.
/ 2) is switched, and (Vc / 2-Vc /
2 a ) is switched.
【００３３】この様に構成すると、加算回路14からの出
力は Ｖc −｛Ｖin−（ＶC ／２＋Ｖc ／４＋Ｖc ／８＋…Ｖ
c ／２n ）｝ となり、したがって Ｖc −｛（Ｖin−加算値）ｒ／Ｒ となる｛加算値＝（Ｖc ／２a ）×（ａビット出
力）｝。つまり、入力された電圧Ｖinは（ｒ／Ｒ）で増
幅されて加算した値だけ減算されたことになる。その結
果、直並列の場合は（ゲイン＝２a ）なので、（２a ＝
ｒ／Ｒ）と設定すれば、この実施の形態における反転加
算増幅回路15からの出力は、 Ｖc −（Ｖin−ＤＡＴ）×２ ただし、ＤＡＴ＝（Ｖc ／２a ）×（ａビット出力）と
なる。With this structure, the output from the adder circuit 14 is Vc- {Vin- (VC / 2 + Vc / 4 + Vc / 8 + ... V
c / 2n )}, and thus Vc-{(Vin-added value) r / R {added value = (Vc / 2a ) * (a-bit output)}. That is, the input voltage Vin is amplified by (r / R) and subtracted by the added value. As a result, in the case of serial parallel (gain = 2 a ), (2 a =
r / R), the output from the inverting addition amplifier circuit 15 in this embodiment is Vc− (Vin−DAT) × 2 where DAT = (Vc / 2a ) × (a bit output) Become.
【００３４】ｂビットＡ／Ｄ変換回路26に対する入力電
圧は、通常の直並列比較方式の差動増幅出力の反転した
形となっているが、ｂビットＡ／Ｄ変換回路26のディジ
タル出力部に、インバータ271 、272 、…を設けるよう
にすることにより、通常の直並列比較方式と同じ結果を
得ることができる。このため、差動増幅回路を使用する
ことなく、減算および増幅が可能とされる。The input voltage to the b-bit A / D conversion circuit 26 is the inverted form of the differential amplification output of the normal serial-parallel comparison system. By providing the inverters 271, 272, ..., It is possible to obtain the same result as the normal serial-parallel comparison method. Therefore, subtraction and amplification can be performed without using a differential amplifier circuit.
【００３５】ここで、この実施の形態を理解し易くする
ため（ａビット＝２ビット）（ｂビット＝６ビット）、
（入力電圧Ｖin＝０〜５Ｖ）とした場合を説明する。こ
の様にした場合の設定値は、以下のようになる。Here, in order to facilitate understanding of this embodiment (a bit = 2 bits) (b bit = 6 bits),
A case where (input voltage Vin = 0 to 5V) is set will be described. The setting values in this case are as follows.
【００３６】 ・ａビットの分解能 ：５／２2 ＝１．２５Ｖ ・ゲイン ： ２2 ＝４倍-A-bit resolution: 5/2 2 = 1.25 V-gain: 2 2 = 4 times
【数２】 (Equation 2)
【００３７】[0037]
【数３】 (Equation 3)
【００３８】 ・ｂビットの分解能 ：（５，００／２6 ）／４
＝１９．５ｍＶ したがって、８ビット時の分解能：５．００／２8 ＝１
９．５ｍＶと同じで、従来の直並列方式と比較してチッ
プ面積が減じられるＡ／Ｄ変換装置を製作することがで
きる。B-bit resolution: (5,000 / 2 6 ) / 4
= 19.5 mV Therefore, resolution at 8 bits: 5.00 / 2 8 = 1
It is the same as 9.5 mV, and it is possible to manufacture an A / D conversion device in which the chip area is reduced as compared with the conventional serial-parallel system.
【００３９】ここで、この実施の形態における反転加算
増幅回路15を用いたＤＡコンバータについて説明する
と、加算回路14に入力される入力電圧をＶ1 、Ｖ2 、
…、Ｖinとすると、次のようになる。Here, the DA converter using the inverting addition amplifier circuit 15 in this embodiment will be described. The input voltages input to the addition circuit 14 are V1, V2,
…, Vin is as follows.
【００４０】[0040]
【数４】 (Equation 4)
【００４１】ここで、Ｖ1 ＝Ｖc ／２−Ｖc ／２、Ｖ2
＝Ｖc ／２−Ｖc ／４、…、Ｖn ＝Ｖc ／２−Ｖc ／２
n とすると（入力電圧Ｖinを加えない場合は、Ｖ1 ＝Ｖ
c ／２＋Ｖc ／２、Ｖ2 ＝Ｖc ／２＋Ｖc ／４、…、Ｖ
n ＝Ｖc ／２−Ｖc ／２n ）である）、 Ｖo ＝Ｖc −｛（ＶIn−Ｖc ／２）−（Ｖc ／２＋Ｖc
／４＋Ｖc ／４＋Ｖc ／８＋……＋Ｖc ／２n ）｝ｒ／
Ｒ となる。Here, V1 = Vc / 2-Vc / 2, V2
= Vc / 2-Vc / 4, ..., Vn = Vc / 2-Vc / 2
n (If input voltage Vin is not applied, V1 = V
c / 2 + Vc / 2, V2 = Vc / 2 + Vc / 4, ..., V
n = Vc / 2-Vc / 2n )), Vo = Vc-{(VIn-Vc / 2)-(Vc / 2 + Vc
/ 4 + Vc / 4 + Vc / 8 + ...... + Vc / 2 n)} r /
It becomes R.
【００４２】ここで、例えばエンジンのノック信号のよ
うに、入力電圧の範囲が“Ｖc ／２〜Ｖc （Ｖ）”のと
きは、自動的にＶc ／２の減算ができている。Here, when the range of the input voltage is "Vc / 2 to Vc (V)" such as an engine knock signal, Vc / 2 can be automatically subtracted.
【００４３】入力信号が０〜５Ｖのときは、入力抵抗
ｒ、入力電圧Ｖc の入力を一本加えることにより、次の
式で示されるようになる。When the input signal is 0 to 5 V, one input of the input resistance r and the input voltage Vc is added to obtain the following expression.
【００４４】[0044]
【数５】 (Equation 5)
【図１】この発明の第１の実施の形態に係る装置を説明
するための回路構成図。FIG. 1 is a circuit configuration diagram for explaining an apparatus according to a first embodiment of the present invention.
【図２】上記実施の形態における抵抗分圧補正を説明す
るための図。FIG. 2 is a diagram for explaining resistance partial pressure correction in the above embodiment.
【図３】この発明の第２の実施の形態に係る装置を説明
するための回路構成図。FIG. 3 is a circuit configuration diagram for explaining an apparatus according to a second embodiment of the present invention.
11…ディジタル出力回路、121 、122 、…、12n …、27
1 、272 、…インバータ、131 、132 、…、13n …スイ
ッチ、14…加算回路、15…反転加算増幅回路、151 …オ
ペアンプ、25…ａビットＡ／Ｄ変換回路、 26…ｂビッ
トＡ／Ｄ変換回路。11 ... Digital output circuit, 121, 122, ..., 12n ..., 27
1, 272, ... Inverter, 131, 132, ..., 13n ... Switch, 14 ... Adder circuit, 15 ... Inverting addition amplifier circuit, 151 ... Operational amplifier, 25 ... A bit A / D conversion circuit, 26 ... B bit A / D Conversion circuit.
Claims (3)
ン・オフ制御されるｎ個のスイッチ手段と、 オンされた前記スイッチ手段からそれぞれ（Ｖc ／２＋
Ｖc ／２）、（Ｖc／２＋Ｖc ／４）、（Ｖc ／２＋Ｖc
／８）、…（Ｖc ／２＋Ｖc ／２n ）の基準電圧、並
びに接地電位との加算値を得る加算手段と、 この加算手段からの出力電圧と設定された基準電圧（Ｖ
c ／２）とが供給される反転加算増幅手段とを具備し、 前記ｎ個のスイッチ手段は前記ディジタル入力の最上位
ビットで（Ｖc ／２＋Ｖc ／２）に対応するスイッチ手
段を制御し、また最下位ビットで（Ｖc ／２＋Ｖc ／２
n ）に対応するスイッチ手段を制御してアナログデータ
が出力されるようにしたことを特徴とするディジタルお
よびアナログデータ変換装置。1. An n number of switch means each of which is on / off controlled by an n-bit digital input, and (Vc / 2 +) from each of the switch means turned on.
Vc / 2), (Vc / 2 + Vc / 4), (Vc / 2 + Vc
/ 8), ... (Vc / 2 + Vc / 2n ) as reference voltage, and addition means for obtaining the added value with the ground potential, and the output voltage from this addition means and the set reference voltage (V
c / 2) and an inverting summing amplification means supplied thereto, the n switch means controlling the switch means corresponding to (Vc / 2 + Vc / 2) by the most significant bit of the digital input, and The least significant bit is (Vc / 2 + Vc / 2
A digital and analog data converter characterized in that analog data is output by controlling switch means corresponding to ( n ).
れ、このディジタル出力が前記スイッチ手段に供給され
るＡ／Ｄ変換手段を備えると共に、前記加算手段ではさ
らに前記力電圧が加算され、この加算結果がディジタル
データに変換されるようにした請求項１記載のディジタ
ルおよびアナログデータ変換装置。2. A digital output is obtained based on an input voltage, and the digital output is provided to the switch means, and the addition means further adds the force voltage, and the addition result is obtained. 2. The digital and analog data conversion device according to claim 1, wherein is converted into digital data.
て前記ディジタル入力とされるようにすると共に、これ
らディジタル入力で制御される前記スイッチ手段からの
出力と前記入力電圧とを前記加算手段で加算し、その加
算結果が前記反転加算増幅手段に供給されるものであ
り、さらにこの反転加算増幅手段からの出力が、ｂ（た
だし、ａ＜ｂ）ビットでディジタルデータに変換される
ようにした請求項２記載のディジタルおよびアナログデ
ータ変換装置。3. An input voltage is digitally converted into a bits so as to be the digital input, and the output from the switch means controlled by these digital inputs and the input voltage are added by the adding means. The addition result is supplied to the inverting addition amplifying means, and the output from the inverting addition amplifying means is converted into digital data with b (where a <b) bits. Item 2. A digital and analog data converter according to item 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463395A JPH09162736A (en) | 1995-12-13 | 1995-12-13 | Digital and analog data converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463395A JPH09162736A (en) | 1995-12-13 | 1995-12-13 | Digital and analog data converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162736A true JPH09162736A (en) | 1997-06-20 |
Family
ID=18168013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32463395A Pending JPH09162736A (en) | 1995-12-13 | 1995-12-13 | Digital and analog data converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162736A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016192612A (en) * | 2015-03-31 | 2016-11-10 | ルネサスエレクトロニクス株式会社 | Semiconductor device and calibration method of analog-digital conversion circuit |
-
1995
- 1995-12-13 JP JP32463395A patent/JPH09162736A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016192612A (en) * | 2015-03-31 | 2016-11-10 | ルネサスエレクトロニクス株式会社 | Semiconductor device and calibration method of analog-digital conversion circuit |
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