JPH09162717A - Integrated circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide the integrated circuit of wide appliable range concerning output buffer control by composing an output buffer of plural driving means and enabling the setting change of operating timing. SOLUTION: When a power source is turned on, a signal line l4 is made true by a control circuit 4 and an output buffer characteristic set mode is reported to a gate array 1. Further, the addresses of storage means 5 are successively designated through a signal line l2 , and the read-out characteristic set information of output buffer is successively shifted in through a scan control circuit 8 to shift registers 7a-71 by a signal line l5 and a clock l4 . By designating the number of times of operation of an internal output transistor and its operating timing concerning correspondent output buffers 9, the respective shift registers 7 can designate the level of driving current ability and the length of through rate. Since this designation is performed for the unit of each output buffer, even when any change is made in an external circuit after ASIC production, that change can be dealt with.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は集積回路、さらに
詳しくは出力バッファの制御に特徴のある集積回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit, and more particularly to an integrated circuit characterized by controlling an output buffer.

【０００２】[0002]

【従来の技術】従来から汎用なＭＰＵ等と異なるＡＳＩ
Ｃ（特定用途向け集積回路）と呼ばれる個別対応的に論
理設計可能な集積回路が製造され、使用されている。こ
のＡＳＩＣの中には製造後に論理書換え可能なＦＰＧＡ
等のようなものもあるが、大規模・高速性が要求される
システムでは製造後には変更不能なゲートアレイ、スタ
ンダードセルが一般に使用されている（以下の説明で”
ＡＳＩＣ”にはＦＰＧＡ等の論理の書換可能なものを除
く）。2. Description of the Related Art ASI that is different from conventional MPUs and the like
2. Description of the Related Art An integrated circuit called C (application-specific integrated circuit) that can be individually and logically designed is manufactured and used. In this ASIC, FPGA that can be rewritten after manufacturing
, Etc., but in systems that require large-scale and high-speed operation, gate arrays and standard cells that cannot be changed after manufacturing are generally used.
ASIC "excludes rewritable logic such as FPGA).

【０００３】このゲートアレイやスタンダードセルなど
のＡＳＩＣにおいては、スルーレート（立ち上がり時
間）及び駆動電流能力といった出力バッファの特性が設
計時に決定されている。すなわち設計時に外部回路との
接続を考慮し、遅延時間やノイズに対して最適となる様
に上記出力バッファの特性が決定されているのである。In the ASIC such as the gate array or the standard cell, the characteristics of the output buffer such as the slew rate (rise time) and the drive current capability are determined at the time of design. That is, the characteristics of the output buffer are determined in consideration of the connection with the external circuit at the time of designing so as to be optimal with respect to the delay time and noise.

【０００４】例えばスルーレートが長い場合は、ノイズ
が発生しにくいが応答が遅いという特徴があり、逆にス
ルーレートが短い場合は、ノイズが発生し易くなるが応
答が速くなるという特徴がある。また、駆動電流能力が
大きい場合は負荷が大きくても立上がり時間が短い一
方、電流量が大きいとノイズが発生し易くなる。For example, when the slew rate is long, noise is less likely to occur but the response is slower. On the contrary, when the slew rate is short, noise is more likely to occur but the response is faster. Further, when the driving current capacity is large, the rise time is short even if the load is large, while the noise is likely to occur when the current amount is large.

【０００５】ＡＳＩＣでは、設計時に決定した出力バッ
ファの特性は、製造後は変えることはできないから、同
一のＡＳＩＣを異なった外部回路で使用するケースで
は、出力バッファの特性が固定であるため、ノイズ、高
速動作の点で不利となることがある。In the ASIC, the characteristics of the output buffer determined at the time of design cannot be changed after manufacturing. Therefore, in the case where the same ASIC is used in different external circuits, the characteristics of the output buffer are fixed, and the noise is reduced. , It may be disadvantageous in terms of high speed operation.

【０００６】したがって、外部回路の変更が生じるよう
な場合には、ノイズ、高速動作の点て問題が生じる可能
性がある。さらに、設計マージンが不足する場合には、
ＡＳＩＣの出力バッファの同時スイッチングによるグラ
ンドバウンス（信号が連続的に立ち上がらずに振動する
現象）でＡＳＩＣまたは外部回路が誤動作するような場
合には、ＡＳＩＣを作り直すしか対策を講じることがで
きない。Therefore, when the external circuit is changed, problems may occur in terms of noise and high speed operation. Furthermore, if the design margin is insufficient,
When the ASIC or an external circuit malfunctions due to ground bounce (a phenomenon in which a signal vibrates without continuously rising) due to simultaneous switching of the output buffers of the ASIC, the only countermeasure is to remake the ASIC.

【０００７】以下に、出力バッファのスルーレート及び
駆動電流能力を選択する時の一般的な目安を示す。出力
バッファと負荷との間の配線長が長い場合は、反射によ
るノイズを抑えるため、信号の立ち上がり（スルーレー
ト）をなだらかにする必要がある。また配線負荷のため
駆動電流は大きくなければならない。The following are general guidelines for selecting the slew rate and drive current capability of the output buffer. When the wiring length between the output buffer and the load is long, it is necessary to make the signal rise (slew rate) gentle in order to suppress noise due to reflection. Also, the drive current must be large because of the wiring load.

【０００８】負荷との間の配線長が短い場合は、高速動
作のためスルーレートは短くする。また、消費電流を抑
えるため駆動電流能力は負荷の大きさで決められる。こ
れをまとめると次の通りとなる。 （負荷との間の配線長が長い場合の設計） →スルーレート：長、駆動電流能力：大 （負荷との間の配線長が短く負荷が重い場合の設計） →スルーレート：短、駆動電流能力：大 （負荷との間の配線長が短く負荷が軽い場合の設計） →スルーレート：短、駆動電流能力：小When the wiring length to the load is short, the slew rate is shortened for high speed operation. In addition, the drive current capability is determined by the size of the load in order to suppress current consumption. This is summarized as follows. (Design when wiring length to load is long) → Slew rate: Long, drive current capability: Large (Design when wiring length to load is short and load is heavy) → Slew rate: Short, drive current Ability: Large (Design when wiring length to load is short and load is light) → Slew rate: Short, drive current capability: Small

【０００９】[0009]

【発明が解決しようとする課題】上述したように、ＡＳ
ＩＣ設計時に決定した出力バッファの特性は、ＡＳＩＣ
製造後は変えることができない。従来のＡＳＩＣにおけ
る出力バッファの制御方法では、同一のＡＳＩＣを異な
った外部回路と接続して使用する場合や、ＡＳＩＣ製造
後に外部回路に変更が生じた場合はノイズ、高速動作の
点で不利となる。As mentioned above, the AS
The characteristics of the output buffer decided at the time of IC design are ASIC
It cannot be changed after manufacturing. The output buffer control method in the conventional ASIC is disadvantageous in terms of noise and high-speed operation when the same ASIC is used by connecting to different external circuits or when the external circuits are changed after the ASIC is manufactured. .

【００１０】さらに、設計マージン不足がある場合に
は、ＡＳＩＣの出力バッファの同時スイッチングによる
グランドバウンスが原因で誤動が発生した場合、ＡＳＩ
Ｃを作り直すしか対策が講じることができず、出力バッ
ファの制御についていえば、適用可能範囲の狭い、汎用
性の欠けるものであった。Furthermore, if there is a design margin shortage and if a malfunction occurs due to ground bounce due to simultaneous switching of the output buffers of the ASIC, ASI
Countermeasures can be taken only by recreating C, and the control of the output buffer has a narrow applicable range and lacks versatility.

【００１１】本発明は、このような実情を考慮してなさ
れたもので、特性が異なる外部回路に使用する場合や、
製造後に出力バッファの特性を変更する要求が発生した
場合でも、ノイズ・高速動作の点において不利となら
ず、また再設計・再製造も不要とした出力バッファ制御
についての適用可能範囲の広い集積回路を提供すること
を目的とする。The present invention has been made in consideration of such an actual situation, and when it is used in an external circuit having different characteristics,
Even if there is a demand to change the characteristics of the output buffer after manufacturing, there is no disadvantage in terms of noise and high-speed operation, and there is no need to redesign or remanufacture. The purpose is to provide.

【００１２】[0012]

【課題を解決するための手段】上記課題を解決するため
に、請求項１に対応する発明は、外部への信号を複数の
出力端子から出力する集積回路において、各出力端子に
対応して各々設けられ、かつ、複数の出力駆動手段から
構成された出力ドライバと、各出力駆動手段の動作タイ
ミングを調整することにより、出力ドライバのスルーレ
ートを設定するスルーレート設定手段と、スルーレート
設定手段が出力ドライバのスルーレートを設定するのに
用いるスルーレート設定情報を記憶するスルーレート用
記憶手段とを備えた集積回路である。In order to solve the above problems, the invention according to claim 1 provides an integrated circuit which outputs signals to the outside from a plurality of output terminals, each corresponding to each output terminal. An output driver that is provided and is composed of a plurality of output drive units, and a slew rate setting unit that sets the slew rate of the output driver by adjusting the operation timing of each output drive unit, and a slew rate setting unit are provided. The integrated circuit includes a slew rate storage unit that stores slew rate setting information used to set a slew rate of an output driver.

【００１３】また、請求項２に対応する発明は、外部へ
の信号を複数の出力端子から出力する集積回路におい
て、各出力端子に対応して各々設けられ、かつ、複数の
出力駆動手段から構成された出力ドライバと、各出力駆
動手段の動作数を調整することにより、出力ドライバの
駆動電流能力を設定する駆動電流能力設定手段と、駆動
電流能力設定手段が出力ドライバの駆動電流能力を設定
するのに用いる駆動電流能力設定情報を記憶する電流能
力用記憶手段とを備えた集積回路である。According to a second aspect of the present invention, in an integrated circuit for outputting a signal to the outside from a plurality of output terminals, each integrated circuit is provided corresponding to each output terminal and comprises a plurality of output driving means. The drive current capability setting means for setting the drive current capability of the output driver by adjusting the number of operations of the output driver and each output drive means, and the drive current capability setting means set the drive current capability of the output driver. And an electric current capacity storage means for storing drive current capacity setting information used for the integrated circuit.

【００１４】さらに、請求項３に対応する発明は、外部
への信号を複数の出力端子から出力する集積回路におい
て、各出力端子に対応して各々設けられ、かつ、複数の
出力駆動手段から構成された出力ドライバと、各出力駆
動手段の動作タイミングを調整することにより、出力ド
ライバのスルーレートを設定するスルーレート設定手段
と、スルーレート設定手段が出力ドライバのスルーレー
トを設定するのに用いるスルーレート設定情報を記憶す
るスルーレート用記憶手段と、各出力駆動手段の動作数
を調整することにより、出力ドライバの駆動電流能力を
設定する駆動電流能力設定手段と、駆動電流能力設定手
段が出力ドライバの駆動電流能力を設定するのに用いる
駆動電流設定情報を記憶する電流能力用記憶手段とを備
えた集積回路である。Further, the invention according to claim 3 is an integrated circuit for outputting a signal to the outside from a plurality of output terminals, each of which is provided corresponding to each output terminal and comprises a plurality of output driving means. The output driver and the slew rate setting means for setting the slew rate of the output driver by adjusting the operation timing of each output driving means, and the slew rate setting means used for setting the slew rate of the output driver. Slew rate storage means for storing rate setting information, drive current capacity setting means for setting the drive current capacity of the output driver by adjusting the number of operations of each output drive means, and drive current capacity setting means for the output driver An integrated circuit having a current capacity storage unit for storing drive current setting information used to set the drive current capacity of .

【００１５】さらにまた、請求項４に対応する発明は、
請求項１〜３に対応する発明において、各出力端子と集
積回路本体との間に各々設けられ、集積回路本体の故障
検出のためのスキャン用情報又はスキャン結果情報を記
憶するスキャン用記憶手段と、スキャン用記憶手段にス
キャン用情報を入力し、またスキャン用記憶手段からス
キャン結果情報を出力する情報入出力制御回路とを備
え、故障検出に未使用のときは、スキャン用記憶手段を
スルーレート用記憶手段及び又は電流能力用記憶手段と
して用い、情報入力制御回路により前記スルーレート設
定情報及び又は駆動電力能力設定情報をスキャン用記憶
手段に入力する集積回路である。Further, the invention corresponding to claim 4 is:
In the invention corresponding to any one of claims 1 to 3, a scan storage means is provided between each output terminal and the integrated circuit body, and stores scan information or scan result information for detecting a failure of the integrated circuit body. And an information input / output control circuit for inputting scan information to the scan storage means and outputting scan result information from the scan storage means. When not used for failure detection, the scan storage means is slew-rate It is an integrated circuit which is used as a storage means for storage and / or a storage means for current capacity, and inputs the slew rate setting information and / or the drive power capacity setting information to the storage means for scanning by an information input control circuit.

【００１６】一方、請求項５に対応する発明は、請求項
１〜４に対応する発明において、その集積回路本体をＡ
ＳＩＣとした集積回路である。したがって、まず、請求
項１に対応する発明の集積回路においては、外部への信
号が複数の出力端子から出力されるようになっており、
この出力端子各々に対応して出力ドライバが設けられて
いる。On the other hand, the invention according to claim 5 is the same as the invention according to claims 1 to 4, in which the integrated circuit main body is
It is an integrated circuit that is an SIC. Therefore, first, in the integrated circuit of the invention according to claim 1, signals to the outside are output from a plurality of output terminals,
An output driver is provided corresponding to each output terminal.

【００１７】出力ドライバは、複数の出力駆動手段から
構成されているので、その出力駆動手段の動作タイミン
グを調整することにより、出力ドライバのスルーレート
を設定変更することが可能である。Since the output driver is composed of a plurality of output driving means, the slew rate of the output driver can be changed by adjusting the operation timing of the output driving means.

【００１８】ここで、スルーレート用記憶手段に、スル
ーレート設定手段が出力ドライバのスルーレートを設定
するのに用いるスルーレート設定情報が記憶されてい
る。したがって、スルーレート設定情報に基づくスルー
レート設定手段による出力駆動手段の動作タイミング調
整によって、出力ドライバのスルーレートが設定され
る。Here, the slew rate storage means stores the slew rate setting information used by the slew rate setting means to set the slew rate of the output driver. Therefore, the slew rate of the output driver is set by adjusting the operation timing of the output drive means by the slew rate setting means based on the slew rate setting information.

【００１９】また、請求項２に対応する発明の集積回路
においては、外部への信号が複数の出力端子から出力さ
れるようになっており、この出力端子各々に対応して出
力ドライバが設けられている。Further, in the integrated circuit of the invention according to claim 2, a signal to the outside is output from a plurality of output terminals, and an output driver is provided corresponding to each of the output terminals. ing.

【００２０】出力ドライバは、複数の出力駆動手段から
構成されているので、その出力駆動手段の動作数を調整
することにより、出力ドライバの駆動電流能力を設定変
更することが可能である。Since the output driver is composed of a plurality of output driving means, it is possible to change the setting of the driving current capability of the output driver by adjusting the number of operations of the output driving means.

【００２１】ここで、電流能力用記憶手段に、駆動電流
能力設定手段が出力ドライバの駆動電流能力を設定する
のに用いる駆動電流能力設定情報が記憶されている。し
たがって、駆動電流能力設定情報に基づく駆動電流能力
設定手段による出力駆動手段の動作数調整によって、出
力ドライバの駆動電流能力が設定される。Here, the current capacity storage means stores drive current capacity setting information used by the drive current capacity setting means for setting the drive current capacity of the output driver. Therefore, the drive current capability of the output driver is set by adjusting the number of operations of the output drive unit by the drive current capability setting unit based on the drive current capability setting information.

【００２２】さらにまた、請求項３に対応する発明の集
積回路においては、請求項１と請求項２に対応する両発
明の双方の作用効果が奏される。一方、請求項４に対応
する発明の集積回路においては、各出力端子と集積回路
本体との間に各々設けられたスキャン用記憶手段に、集
積回路本体の故障検出のためのスキャン用情報又はスキ
ャン結果情報を記憶することが可能である。Furthermore, in the integrated circuit of the invention according to claim 3, the effects of both of the inventions according to claim 1 and claim 2 are exhibited. On the other hand, in the integrated circuit of the invention according to claim 4, scan information or scan for detecting a failure of the integrated circuit main body is provided in the scan storage means provided between each output terminal and the integrated circuit main body. It is possible to store the result information.

【００２３】また、情報入出力制御回路によって、スキ
ャン用記憶手段にスキャン用情報が入力され、またスキ
ャン用記憶手段からスキャン結果情報が出力される。本
発明には、このように作用する故障検出機構が設けられ
ているが、この機構は、故障検出を行わない通常動作時
には使用しないので、故障検出に未使用のときは、スキ
ャン用記憶手段をスルーレート用記憶手段及び又は電流
能力用記憶手段として用いる。The information input / output control circuit inputs scan information to the scan storage means and outputs scan result information from the scan storage means. The present invention is provided with a failure detection mechanism that operates in this manner. However, since this mechanism is not used during normal operation in which failure detection is not performed, the storage means for scanning is used when it is not used for failure detection. It is used as a slew rate storage means and / or a current capacity storage means.

【００２４】そして、情報入力制御回路によりスルーレ
ート設定情報及び又は駆動電力能力設定情報がスキャン
用記憶手段に入力される。このように、各出力端子に対
応するスキャン用記憶手段にスルーレート設定情報及び
又は駆動電力能力設定情報を保持することができるの
で、各出力ドライバ毎にスルーレート及び又は駆動電力
能力を設定することができる。また、請求項５に対応す
る発明の集積回路においては、請求項１〜４に対応する
発明と同様に作用する他、その集積回路本体をＡＳＩＣ
としている。Then, the information input control circuit inputs the slew rate setting information and / or the driving power capability setting information to the scanning storage means. In this way, since the slew rate setting information and / or the driving power capability setting information can be held in the scanning storage means corresponding to each output terminal, the slew rate and / or the driving power capability can be set for each output driver. You can Further, in the integrated circuit of the invention according to claim 5, the same operation as in the invention according to claims 1 to 4 is achieved, and the integrated circuit main body has an ASIC.
And

【００２５】[0025]

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （発明の第１の実施の形態）図１は本発明の第１の実施
の形態に係る集積回路の一例を示す構成図である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below. (First Embodiment of the Invention) FIG. 1 is a block diagram showing an example of an integrated circuit according to a first embodiment of the present invention.

【００２６】本実施の形態においては、集積回路として
ゲートアレイ１が用いられる。このゲートアレイ１に接
続される一連の周辺回路においては、電源ＶＣＣから抵
抗２を介してイニシャライズ回路３が接続され、さら
に、イニシャライズ回路３には制御回路４が接続されて
いる。In this embodiment, the gate array 1 is used as an integrated circuit. In a series of peripheral circuits connected to the gate array 1, an initialization circuit 3 is connected from a power supply VCC via a resistor 2, and a control circuit 4 is connected to the initialization circuit 3.

【００２７】この制御回路４は、記憶部５と接続されて
おり、またゲートアレイ１とはスキャン制御回路８にて
接続されている。一方、ゲートアレイ１には、集積回路
本体としての内部回路６が設けられ、この内部回路６か
らの各入出力が内部回路６周辺に設けられたシフトレジ
スタ７ａ，７ｂ，．．．７ｌ（以下代表して表示すると
きはシフトレジスタ７）に入出力するようになってい
る。なお、シフトレジスタ７ａ〜７ｌとしたのは、シフ
トレジスタが１２個のみ設けられているという意味では
なく、多数設けられている趣旨である。The control circuit 4 is connected to the storage section 5, and is connected to the gate array 1 by the scan control circuit 8. On the other hand, the gate array 1 is provided with an internal circuit 6 as a main body of the integrated circuit, and each input / output from the internal circuit 6 is provided with shift registers 7a, 7b ,. . . Input / output to / from 7 l (shift register 7 for representative display below). The shift registers 7a to 7l do not mean that only 12 shift registers are provided, but that they are provided in large numbers.

【００２８】また、ゲートアレイ１には、制御回路４と
接続されるスキャン制御回路８が設けられている。シフ
トレジスタ７ａ〜７ｌにおいては、上記内部回路６との
接続に加えて、スキャン制御回路８とまずシフトレジス
タ７ａとが接続され、以下シフトレジスタ７ａ〜７ｂ
間，７ｂ〜７ｃ間と順次接続され、内部回路６の周囲を
一周して最後のシフトレジスタ７ｌが再びスキャン制御
回路８と接続される。Further, the gate array 1 is provided with a scan control circuit 8 connected to the control circuit 4. In the shift registers 7a to 7l, in addition to the connection with the internal circuit 6, the scan control circuit 8 and the shift register 7a are first connected, and hereinafter, the shift registers 7a to 7b are connected.
, 7b to 7c are sequentially connected, and the final shift register 7l is connected to the scan control circuit 8 again after making a round around the internal circuit 6.

【００２９】また、各シフトレジスタ７及び内部回路６
からの出力に対して、出力バッファ９が設けられ、さら
にその出力ピン１０が設けられている。なお、図１には
シフトレジスタ７ｄ，７ｅ，７ｆに対応するもの、すな
わち出力バッファ９ｄ，９ｅ，９ｆ及び出力ピン１０
ｄ，１０ｅ，１０ｆのみが表示されている。また、内部
回路６との接続関係もシフトレジスタ７ｄ，７ｅ，７ｆ
についてのみが表示されている。Further, each shift register 7 and internal circuit 6
An output buffer 9 and an output pin 10 are provided for the output from. 1 corresponds to the shift registers 7d, 7e, 7f, that is, the output buffers 9d, 9e, 9f and the output pin 10.
Only d, 10e and 10f are displayed. Further, the connection relationship with the internal circuit 6 is also shift registers 7d, 7e, 7f.
Is only displayed.

【００３０】次に、上記各部の構成について順次説明す
る。イニシャライズ回路３は、電源ＶＣＣのＯＮ時に信
号線ｌ１を真とする。制御回路４は、信号線ｌ１が真と
なると、信号線ｌ４を真としゲートアレイ１に出力バッ
ファの特性設定モードであることを通知する。また、記
憶手段５からアドレス線ｌ２を介して読み出しアドレス
を指定し、そして信号線ｌ３を通じて出力バッファの特
性設定情報を読み出して、当該情報を信号線ｌ５を通じ
てゲートアレイ１へ供給する。また、信号線ｌ６を通じ
てシフトレジスタ７ａ〜７ｌのシフトクロックを供給す
る。Next, the configuration of each of the above parts will be sequentially described. The initialization circuit 3 makes the signal line 11 true when the power supply VCC is turned on. When the signal line 11 becomes true, the control circuit 4 sets the signal line 14 to true and notifies the gate array 1 of the output buffer characteristic setting mode. Further, a read address is designated from the storage means 5 through the address line 12, the characteristic setting information of the output buffer is read through the signal line 13 and the information is supplied to the gate array 1 through the signal line 15. Further, the shift clocks of the shift registers 7a to 7l are supplied through the signal line 16.

【００３１】記憶部５は、出力バッファの特性設定情報
を格納する。その内容構成を図２に示す。図２は本実施
の形態における記憶部の内容を例示する図である。The storage unit 5 stores the characteristic setting information of the output buffer. The content structure is shown in FIG. FIG. 2 is a diagram exemplifying contents of the storage unit in the present embodiment.

【００３２】同図に示すように、各シフトレジスタ７に
ついて、記憶部アドレスの偶数番地に出力バッファのス
ルーレート指定、奇数番地に駆動電流能力指定を格納
し、２個の番地で１個の出力バッファの特性を指定する
構成になっている。＃００番地から設定情報が順次取り
出され、シフトレジスタ７ａ〜７ｌにシフトインされ
る。最終的には同図に示すように、各シフトレジスタ７
内に設定情報が保持されることになる。As shown in the figure, for each shift register 7, the slew rate designation of the output buffer is stored in the even address of the storage section address, the drive current capability designation is stored in the odd address, and one output is output at two addresses. It is configured to specify the characteristics of the buffer. The setting information is sequentially taken out from the address # 00 and shifted into the shift registers 7a to 7l. Finally, as shown in FIG.
The setting information will be retained inside.

【００３３】本実施の形態においては、出力バッファの
スルーレート指定について、長短が指定可能であり、駆
動電流能力指定について、強弱の指定が可能である。図
２の例では、出力バッファ９ｄはスルーレート＝長、駆
動電流能力＝弱と設定されている。In the present embodiment, the slew rate of the output buffer can be designated as long or short, and the drive current capability can be designated as strong or weak. In the example of FIG. 2, the output buffer 9d is set to have a slew rate = long and a driving current capability = weak.

【００３４】また、本実施の形態のゲートアレイ１は、
故障検出のためのスキャンリング処理部を有しており、
このスキャンリング処理部は、スキャン制御回路８と、
シフトレジスタ７ａ〜７ｌと、図示しない周辺要素とか
ら構成されている。Further, the gate array 1 of this embodiment is
It has a scan ring processing unit for failure detection,
The scan ring processing unit includes a scan control circuit 8 and
It is composed of shift registers 7a to 7l and peripheral elements (not shown).

【００３５】ここで、用いるスキャン処理は、いわゆる
バウンダリースキャンといわれるものである。バウンダ
リースキャンでは、内部回路の周辺部に出力ピンと対応
して設けられ、かつ内部回路と接続されるレジスタに入
力信号をセットして、内部回路６を動作させる。そし
て、前記入力信号に対する内部回路からの出力が前記レ
ジスタに収められるので、これを読み出して内部の状態
を調査し、故障を検出する。The scan process used here is so-called boundary scan. In the boundary scan, an input signal is set in a register provided in the peripheral portion of the internal circuit in correspondence with the output pin and connected to the internal circuit to operate the internal circuit 6. Then, since the output from the internal circuit for the input signal is stored in the register, the register is read and the internal state is investigated to detect the failure.

【００３６】つまり、本実施形態におけるシフトレジス
タ７ａ〜７ｌは、バウンダリースキャンで用いられるレ
ジスタに対応し、スキャン制御回路８は、このシフトレ
ジスタ７に対してデータを入出力するためのものであ
る。That is, the shift registers 7a to 7l in this embodiment correspond to the registers used in the boundary scan, and the scan control circuit 8 is for inputting / outputting data to / from the shift register 7. .

【００３７】しかし、本実施の形態において、スキャン
制御回路８及びシフトレジスタ７は出力バッファ特性設
定の機構を兼ねている。すなわちスキャン制御回路８
は、信号線ｌ４が真のときは、出力バッファの特性設定
モードとなり、信号線ｌ５のデータと信号線ｌ６のクロ
ックをスキャンリングへ供給する。信号線ｌ４が偽の時
はシステムモード又はスキャンモードとなり、バウンダ
リースキャンが可能な状態となる。However, in the present embodiment, the scan control circuit 8 and the shift register 7 also serve as a mechanism for setting the output buffer characteristics. That is, the scan control circuit 8
When the signal line 14 is true, the output buffer characteristic setting mode is set, and the data of the signal line 15 and the clock of the signal line 16 are supplied to the scan ring. When the signal line 14 is false, the system mode or the scan mode is set, and the boundary scan is enabled.

【００３８】スキャン制御回路８には、上記したように
制御回路４からの信号線ｌ４，ｌ５，ｌ６が接続されて
いるが、これとは別にバウンダリースキャンのための信
号線ｌ７，ｌ８，ｌ９，ｌ１０が接続されている。The signal lines l4, l5 and l6 from the control circuit 4 are connected to the scan control circuit 8 as described above, but in addition to these, the signal lines l7, l8 and l9 for boundary scan. , L10 are connected.

【００３９】信号線ｌ７は、スキャン動作モード（ＳＣ
ＡＮ）を示すものであり、この信号が真であればバウン
ダリースキャンを実行できるスキャン動作モードとな
る。信号線ｌ８（ＳＤＩ）は、スキャンテストのための
テストデータをシフトインするために使用する。The signal line 17 is connected to the scan operation mode (SC
AN), and if this signal is true, a scan operation mode in which a boundary scan can be performed is entered. The signal line 18 (SDI) is used to shift in the test data for the scan test.

【００４０】信号線ｌ９（ＳＤＯ）は、スキャンテスト
結果のシフトアウトデータを出力するためにものであ
る。信号線ｌ１０（ＳＣＬＫ）は、スキャンテスト時の
シフトレジスタ７ａ〜７ｌのシフトロックを入力するも
のである。The signal line 19 (SDO) is for outputting shift-out data of the scan test result. The signal line 110 (SCLK) is for inputting the shift lock of the shift registers 7a to 7l during the scan test.

【００４１】このように、シフトレジスタ７は、出力バ
ッファの特性情報を保持するためと、バウンダリースキ
ャンにおけるスキャンデータを保持するために用いられ
るが、上記したように各シフトレジスタ７ａ〜７ｌは信
号線ｌ１１により接続されている。As described above, the shift register 7 is used for holding the characteristic information of the output buffer and for holding the scan data in the boundary scan, but as described above, each of the shift registers 7a to 7l is a signal. It is connected by a line l11.

【００４２】一方、出力バッファ９は、内部回路６から
信号線ｌ１２を介して入力される出力データをシフトレ
ジスタに保持される出力バッファの特性情報に従って出
力する。このシフトレジスタ７及び出力バッファ９の詳
細構成が図３に示されている。On the other hand, the output buffer 9 outputs the output data input from the internal circuit 6 through the signal line 112 according to the characteristic information of the output buffer held in the shift register. The detailed configurations of the shift register 7 and the output buffer 9 are shown in FIG.

【００４３】図３は本実施の形態のシフトレジスタ７及
び出力バッファ９を示す構成図である。まず、シフトレ
ジスタ７は、セレクタ１１と、レジスタ１２と、レジス
タ１３とによって構成されており、信号線ｌ１１からセ
レクタ１１，レジスタ１２，レジスタ１３に順次接続さ
れ、さらにレジスタ１３から次のシフトレジスタに至る
信号線ｌ１１に接続されている。FIG. 3 is a block diagram showing the shift register 7 and the output buffer 9 of this embodiment. First, the shift register 7 includes a selector 11, a register 12, and a register 13, which are sequentially connected to the selector 11, the register 12, and the register 13 from the signal line 11 and further from the register 13 to the next shift register. It is connected to the signal line l11.

【００４４】セレクタ１１には、信号線ｌ１１と、信号
線ｌ１２と、信号線ｌ１３とから信号が入力される。セ
レクタ１１は、バウンダリースキャンによる故障検査で
内部信号を外部へ読み出すときは、信号線ｌ１３からの
信号に従ってまず”０”側に切り換え、その後で”１”
側に切り換え、シフトトランジスタ７ａ〜７ｌを通じて
順次シフト動作を繰り返すことで外部へ出力する。Signals are input to the selector 11 from the signal line l11, the signal line l12, and the signal line l13. When reading the internal signal to the outside in the failure inspection by the boundary scan, the selector 11 first switches to the “0” side in accordance with the signal from the signal line l13, and then “1”.
The output is output to the outside by switching to the side and sequentially repeating the shift operation through the shift transistors 7a to 7l.

【００４５】一方、セレクタ１１は、出力バッファの特
性情報を設定する場合は、信号線ｌ１３からの信号に従
って”１”側に切り換え、データをシフトさせてレジス
タ１２，レジスタ１３に出力バッファの特性情報を設定
する。On the other hand, when setting the characteristic information of the output buffer, the selector 11 switches to the "1" side according to the signal from the signal line l13, shifts the data, and outputs the characteristic information of the output buffer to the registers 12 and 13. To set.

【００４６】ここで、信号線ｌ１３は、セレクタ１１に
切り換え信号を入力するのもであって、この信号はスキ
ャン制御回路８で生成される。レジスタ１２は、出力バ
ッファの駆動電流能力の設定情報を保持し、信号線ｌ１
４を介して出力バッファの駆動電流能力に関する設定情
報を出力バッファ９に供給する。Here, the signal line 113 is for inputting a switching signal to the selector 11, and this signal is generated by the scan control circuit 8. The register 12 holds the setting information of the drive current capability of the output buffer, and the signal line 11
The setting information regarding the drive current capability of the output buffer is supplied to the output buffer 9 via 4.

【００４７】レジスタ１３は、出力バッファのスルーレ
ートの設定情報を保持、信号線ｌ１５を介して出力バッ
ファのスルーレートに関する設定情報を出力バッファ９
に供給する。The register 13 holds the slew rate setting information of the output buffer, and outputs the slew rate setting information of the output buffer via the signal line 115.
To supply.

【００４８】ここで、信号線ｌ１４及びｌ１５は後述す
る出力バッファ９内の制御回路２７に接続されている。
信号線ｌ１６は、レジスタ１２，１３のクロック信号を
供給するものであり、この信号はスキャン制御回路８で
生成される。Here, the signal lines 114 and 115 are connected to the control circuit 27 in the output buffer 9 which will be described later.
The signal line 116 supplies the clock signals of the registers 12 and 13, and this signal is generated by the scan control circuit 8.

【００４９】図３に示すように、出力バッファ９は、ス
ルーレート及び駆動電流能力を可変にするために、小面
積の複数のトランジスタであるトランジスタ２１，２
２，２３，２４，２５，２６と、制御回路２７とによっ
て構成されている。As shown in FIG. 3, the output buffer 9 has a plurality of transistors 21 and 2 each having a small area in order to make the slew rate and the drive current capability variable.
2, 23, 24, 25, 26 and a control circuit 27.

【００５０】この出力バッファ９においては、電源ＶＣ
Ｃがトランジスタ２１，２２，２３のエミッタ（もしく
はソース）側に接続され、そのコレクタ（ドレイン）側
が出力ピン１０に接続されると共に、トランジスタ２
４，２５，２６のエミッタ（ソース）側に接続されてい
る。また、トランジスタ２４，２５，２６のコレクタ
（ドレイン）側は接地している。In this output buffer 9, the power supply VC
C is connected to the emitter (or source) side of the transistors 21, 22, 23, the collector (drain) side thereof is connected to the output pin 10, and the transistor 2
4, 25 and 26 are connected to the emitter (source) side. The collector (drain) sides of the transistors 24, 25 and 26 are grounded.

【００５１】さらに、各トランジスタ２１，２２，２
３，２４，２５，２６のベース（ゲート）側は、制御回
路２７からの各々信号線ｌ２１，ｌ２２，ｌ２３，ｌ２
４，ｌ２５，ｌ２６が接続され、各信号線ｌ２１，ｌ２
２，ｌ２３，ｌ２４，ｌ２５，ｌ２６によってＯＮ／Ｏ
ＦＦ制御が行われている。Further, each of the transistors 21, 22, 2
The base (gate) sides of 3, 24, 25 and 26 have signal lines l21, l22, l23 and l2 from the control circuit 27, respectively.
4, l25, l26 are connected to each signal line l21, l2
ON / O by 2, l23, l24, l25, l26
FF control is performed.

【００５２】つまり、トランジスタ２１，２２，２３が
電源供給側スイッチとなっており、トランジスタ２４，
２５，２６がアース側スイッチとなっている。そして、
各電源供給側スイッチのＯＮとなる数及びＯＮとなるタ
イミングと、各アース側スイッチのＯＮとなる数及びＯ
Ｎとなるタイミングとによって、出力ピン１０に対する
駆動電流能力の強度及びスルーレート長さが決められ
る。That is, the transistors 21, 22, 23 are switches on the power supply side, and the transistors 24,
25 and 26 are earth side switches. And
The number and timing of turning on each power supply side switch, the number of turning on each ground side switch and O
The strength of the drive current capability for the output pin 10 and the slew rate length are determined by the timing of N.

【００５３】例えば電源供給側スイッチとしてのトラン
ジスタ２１、アース側スイッチとしてのトランジスタ２
４の組のみの場合で、出力ピン１０に対する出力信号が
どうなるかを説明する。この場合、トランジスタ２１が
ＯＮかつトランジスタ２４がＯＦＦのとき出力ピン１０
から信号”１”が出力され、トランジスタ２１がＯＦＦ
のときは、出力ピン１０からの信号は”０”となる。For example, the transistor 21 as a power supply side switch and the transistor 2 as a ground side switch
What happens to the output signal to the output pin 10 in the case of only four sets will be described. In this case, when the transistor 21 is ON and the transistor 24 is OFF, the output pin 10
The signal "1" is output from the transistor 21 and the transistor 21 is turned off.
In this case, the signal from the output pin 10 becomes "0".

【００５４】なお、出力ピン１０から”１”を出力させ
るのに、信号線ｌ２１，ｌ２４から共に対応するトラン
ジスタに１を入力しており、従ってトランジスタ２１と
トランジスタ２４とは、そのＯＮ／ＯＦＦ特性が逆なも
のとなっている。In order to output "1" from the output pin 10, 1 is input to the corresponding transistors from the signal lines l21 and l24, and therefore the transistors 21 and 24 have their ON / OFF characteristics. Is the opposite.

【００５５】また、残り電源供給側スイッチであるトラ
ンジスタ２２及び２３、アース側スイッチであるトラン
ジスタ２５及び２６も同様に構成され、動作する。この
電源供給側スイッチであるトランジスタ２１，２２，２
３と、アース側スイッチであるトランジスタ２４，２
５，２６を幾つ動作させるかで出力バッファの駆動電流
能力の強弱を設定し、その動作タイミングを制御するこ
とで、スルーレートの長短を設定している。Further, the transistors 22 and 23, which are the remaining power supply side switches, and the transistors 25 and 26, which are the ground side switches, are similarly constructed and operate. Transistors 21, 22, 2 which are the power supply side switches
3 and transistors 24 and 2 which are earth side switches
The length of the slew rate is set by setting the strength of the drive current capability of the output buffer depending on how many 5, 26 are operated and controlling the operation timing.

【００５６】このように、各トランジスタ２１〜２６
は、制御回路２７からの信号出力により制御されてお
り、次に図４を用いて制御回路２７について説明する。
図４は本実施の形態における制御回路２７を示す構成図
である。In this way, each of the transistors 21 to 26 is
Are controlled by the signal output from the control circuit 27. Next, the control circuit 27 will be described with reference to FIG.
FIG. 4 is a configuration diagram showing the control circuit 27 in the present embodiment.

【００５７】この制御回路２７には、信号線ｌ２１，ｌ
２２，ｌ２３に信号出力するＡＮＤゲート３１，３２，
３３と、信号線ｌ２４，ｌ２５，ｌ２６に信号出力する
ＯＲゲート３４，３５，３６とが設けられている。The control circuit 27 includes signal lines l21 and l21.
AND gates 31, 32 for outputting signals to 22 and 123
33, and OR gates 34, 35, 36 for outputting signals to the signal lines 124, 125, 126.

【００５８】また、この制御回路２７には、内部回路６
からの出力を伝送する信号線ｌ１２と、出力バッファの
駆動電流能力の設定情報を伝送する信号線ｌ１４と、出
力バッファのスルーレートの設定情報を伝送する信号線
ｌ１５とが接続されている。The control circuit 27 includes an internal circuit 6
Is connected to a signal line l12 for transmitting the output of the output buffer, a signal line l14 for transmitting the setting information of the driving current capability of the output buffer, and a signal line l15 for transmitting the setting information of the slew rate of the output buffer.

【００５９】具体的には、信号線ｌ１２は、ＡＮＤゲー
ト３１，３２，３３の入力側と、ＯＲゲート３４，３
５，３６と、遅延線３７，３９の各一端と、セレクタ４
１，４２，４３，４４の各”０”側とに接続されてい
る。Specifically, the signal line 112 is connected to the input side of the AND gates 31, 32 and 33 and the OR gates 34 and 3.
5, 36, the respective ends of the delay lines 37, 39, and the selector 4
It is connected to each "0" side of 1, 42, 43, 44.

【００６０】また、信号線ｌ１４は、ＯＲゲート３４の
入力側及びインバータ４５に接続されている。さらに、
信号線１５は、セレクタ４１，４２，４３，４４の各”
１”，”０”切り替え信号用端子に接続されている。The signal line 114 is connected to the input side of the OR gate 34 and the inverter 45. further,
The signal line 15 corresponds to each of the selectors 41, 42, 43 and 44 ".
It is connected to the 1 "and" 0 "switching signal terminals.

【００６１】各セレクタについて説明すると、まず、セ
レクタ４１，４３の“１“側には、それぞれ遅延線３
７，３９を介して信号線ｌ１２の信号が入力する。そし
てセレクタ４１の出力はＡＮＤ回路３２に入力すると共
に遅延線３８を介してセレクタ４２の“１“側に入力す
る。一方、セレクタ４３の出力はＯＲ回路３５に入力す
ると共に遅延線４０を介してセレクタ４４の“１“側に
入力する。Explaining each selector, first, the delay line 3 is provided on the "1" side of each of the selectors 41 and 43.
The signal of the signal line 112 is input via 7, 39. The output of the selector 41 is input to the AND circuit 32 and also to the "1" side of the selector 42 via the delay line 38. On the other hand, the output of the selector 43 is input to the OR circuit 35 and also to the “1” side of the selector 44 via the delay line 40.

【００６２】また、セレクタ４２の出力は、ＡＮＤ回路
３３に入力し、セレクタ４４の出力はＯＲ回路３６に入
力する。したがって、各セレクタ４１，４２，４３，４
４が”１”側に切り替えられていれば、各遅延線３７，
３８，３９，４０の動作により、ＡＮＤ回路３１、３
２、３３の動作が順次遅延動作し、また、ＯＲ回路３
４，３５，３６の動作が順次遅延動作することになり、
スルーレートが長くなる。The output of the selector 42 is input to the AND circuit 33, and the output of the selector 44 is input to the OR circuit 36. Therefore, each selector 41, 42, 43, 4
If 4 is switched to the "1" side, each delay line 37,
The operation of 38, 39, 40 causes AND circuits 31, 3
The operations of 2 and 33 are sequentially delayed, and the OR circuit 3
The operations of 4, 35 and 36 are sequentially delayed,
Slew rate becomes longer.

【００６３】逆に、各セレクタ４１，４２，４３，４４
が”０”側に切り替えられていれば、遅延動作は起こら
ずにスルーレートは短くなる。一方、インバータ４５
は、その出力がＡＮＤ回路３１に接続されている。On the contrary, each selector 41, 42, 43, 44
Is switched to the “0” side, the slew rate becomes short without causing the delay operation. On the other hand, the inverter 45
Has its output connected to the AND circuit 31.

【００６４】したがって、信号線ｌ１４の入力を”１”
にすれば、インバータ４５によりＡＮＤ回路３１からは
常に”０”が出力され、トランジスタ２１は常に動作せ
ず、出力バッファの電流能力が弱に設定される。Therefore, the input of the signal line 114 is set to "1".
In this case, the inverter 45 always outputs "0" from the AND circuit 31, the transistor 21 does not always operate, and the current capacity of the output buffer is set to be weak.

【００６５】なお、請求項における構成は本実施の形態
の上記構成と以下のように対応する。まず、出力端子
は、例えば出力ピン１０からなる。The structure in the claims corresponds to the above structure of the present embodiment as follows. First, the output terminal includes, for example, the output pin 10.

【００６６】次に、複数の出力駆動手段は、例えばトラ
ンジスタ２１〜２６から構成されている。また、出力ド
ライバは、例えば出力バッファ９からなる。Next, the plurality of output driving means are composed of, for example, the transistors 21 to 26. The output driver is composed of, for example, the output buffer 9.

【００６７】さらに、スルーレート設定手段は、例えば
信号線ｌ１５及び遅延線３７〜４０及びセレクタ４１〜
４４から構成されている。さらにまた、スルーレート用
記憶手段は、例えばシフトレジスタ７のレジスタ１３か
らなる。Further, the slew rate setting means is, for example, the signal line 115, the delay lines 37-40 and the selector 41-.
44. Furthermore, the storage means for the slew rate includes, for example, the register 13 of the shift register 7.

【００６８】一方、駆動電流能力設定手段は、例えば信
号線ｌ１４及びインバータ４５から構成されている。次
に、電流能力用記憶手段は、例えばシフトレジスタ７の
レジスタ１２からなる。On the other hand, the drive current capacity setting means is composed of, for example, the signal line 114 and the inverter 45. Next, the current capacity storage means is, for example, the register 12 of the shift register 7.

【００６９】また、スキャン用記憶手段は、例えばシフ
トレジスタ７からなる。さらに、情報入出力制御回路
は、例えばスキャン制御回路８からなる。次に、以上の
ように構成された本発明の実施の形態に係る集積回路の
動作について説明する。The scanning storage means is composed of, for example, the shift register 7. Furthermore, the information input / output control circuit includes, for example, the scan control circuit 8. Next, the operation of the integrated circuit according to the embodiment of the present invention configured as above will be described.

【００７０】まず初めに図１を用いて、バウンダリース
キャンによるスキャンテストの実行方法について説明す
る。ゲートアレイ１には、内部回路６のスキャンテスト
を行うために、スキャン制御回路８とシフトレジスタ７
ａ〜７ｌとが設けられている。ここで、内部回路６をテ
ストするには、まず信号線ｌ７（ＳＣＡＮ）を真とす
る。First, a method of executing a scan test by boundary scan will be described with reference to FIG. The gate array 1 includes a scan control circuit 8 and a shift register 7 for performing a scan test of the internal circuit 6.
a to 7l are provided. Here, to test the internal circuit 6, first, the signal line 17 (SCAN) is set to true.

【００７１】次に、外部から信号線ｌ８（ＳＤＩ）を通
じて、シフトレジスタ７ａ〜７ｌにテストパターンをシ
フトインさせる。シフトクロックは信号線ｌ１０（ＳＣ
ＬＫ）から供給する。Next, the test pattern is shifted into the shift registers 7a to 7l from the outside through the signal line 18 (SDI). The shift clock is the signal line 110 (SC
LK).

【００７２】次に内部回路６を動作させる。その後、シ
フトレジスタ７ａ〜７ｌをシフトアウトし、実行結果を
信号線ｌ９（ＳＤＯ）を通じて外部に読み出す。この操
作を繰り返すことで内部回路６のテストを可能としてい
る。Next, the internal circuit 6 is operated. After that, the shift registers 7a to 7l are shifted out, and the execution result is read out to the outside through the signal line 19 (SDO). By repeating this operation, the internal circuit 6 can be tested.

【００７３】次に、本願の特徴である出力バッファ特性
の設定手順について説明する。まず、システム立ち上げ
時に電源ＶＣＣをＯＮすることで、イニシャライズ回路
３が動作し、信号線ｌ１を真とする。Next, the procedure for setting the output buffer characteristics, which is a feature of the present application, will be described. First, when the power supply VCC is turned on at the time of system startup, the initialization circuit 3 operates to set the signal line 11 to true.

【００７４】制御回路４は信号線ｌ４（ＭＯＤＥ）を真
として、スキャン制御回路８に出力バッファの特性設定
モードであることを通知する。また、記憶手段５から信
号線ｌ３を通じて出力バッファの特性設定情報を読みだ
し、信号線ｌ５（ＤＡＴＡ）を通じてスキャン制御回路
８へ供給する。The control circuit 4 sets the signal line 14 (MODE) to true to notify the scan control circuit 8 of the output buffer characteristic setting mode. Further, the characteristic setting information of the output buffer is read from the storage means 5 through the signal line 13 and is supplied to the scan control circuit 8 through the signal line 15 (DATA).

【００７５】信号線ｌ４が真のときは、スキャン制御回
路８はシフトレジスタ７ａ〜７ｌに信号線ｌ５からの内
容をシフトインする。つまり、設定情報はシフトレジス
タ７ａ〜７ｌを通じて順次シフトされ、最終的にシフト
レジスタ７ａ〜７ｌ内部に保持される。When the signal line 14 is true, the scan control circuit 8 shifts the contents from the signal line 15 into the shift registers 7a to 7l. That is, the setting information is sequentially shifted through the shift registers 7a to 7l and finally held in the shift registers 7a to 7l.

【００７６】また、シフトクロックは信号線ｌ６を通じ
てシフトレジスタ７ａ〜７ｌへ供給される。一方、信号
線ｌ４（ＭＯＤＥ）が偽のときは信号線ｌ７（ＳＣＡ
Ｎ）に従い、内部回路６のスキャンテスト動作又はシス
テム動作を行う。The shift clock is supplied to the shift registers 7a to 7l via the signal line 16. On the other hand, when the signal line l4 (MODE) is false, the signal line l7 (SCA
According to N), the scan test operation or system operation of the internal circuit 6 is performed.

【００７７】また、シフトレジスタ７と出力バッファ９
とは信号線ｌ１４，ｌ１５で接続されており、出力バッ
ファ９はシフトレジスタ７に格納された情報に従いスル
ーレート及び駆動電流能力を設定する。Further, the shift register 7 and the output buffer 9
Are connected by signal lines 114 and 115, and the output buffer 9 sets the slew rate and the drive current capability according to the information stored in the shift register 7.

【００７８】例えば図１において、出力バッファ９ｄは
シフトレジスタ７ｄ内に設定された情報により、スルー
レート及び駆動電流能力を設定する。このときの動作を
図３を用いて説明する。For example, in FIG. 1, the output buffer 9d sets the slew rate and the drive current capability based on the information set in the shift register 7d. The operation at this time will be described with reference to FIG.

【００７９】セレクタ１１は、シフトレジスタ７のシフ
ト動作時には”１”側に切り替わり、内部回路６のスキ
ャンテスト結果を読み出し時”０”側に切り替わる。セ
レクタ１１とレジスタ１２，１３の制御はスキャン制御
回路８が行う。The selector 11 switches to the "1" side when the shift register 7 shifts, and switches to the "0" side when reading the scan test result of the internal circuit 6. The scan control circuit 8 controls the selector 11 and the registers 12 and 13.

【００８０】ここでは、シフト動作によりレジスタ１３
にスルーレート指定が格納され、レジスタ１２に駆動電
流能力指定が格納されている。一方、出力バッファ９に
は、出力駆動のためのトランジスタ２１〜２６が設けら
れており、スルーレート及び駆動電流を可変にするた
め、小面積のトランジスタ６個に分割されている。この
トランジスタ２１〜２６を順番にＯＮすることでスルー
レート制御を行い、一部のトランジスタを常にＯＦＦと
することで駆動電流を制限する構造になっている。トラ
ンジスタ２１〜２６のＯＮ／ＯＦＦは制御回路２７によ
り行われる。Here, the register 13 is operated by the shift operation.
The slew rate designation is stored in, and the drive current capability designation is stored in the register 12. On the other hand, the output buffer 9 is provided with transistors 21 to 26 for driving the output, and is divided into six transistors having a small area in order to make the slew rate and the drive current variable. The transistors 21 to 26 are sequentially turned on to perform slew rate control, and some transistors are always turned off to limit the drive current. The control circuit 27 turns on / off the transistors 21 to 26.

【００８１】次に制御回路２７と各トランジスタ２１〜
２６の動作を図４及び図５を用いて説明する。図５は本
実施の形態の出力バッファの動作例を示すタイミング図
である。Next, the control circuit 27 and each transistor 21-
The operation of 26 will be described with reference to FIGS. 4 and 5. FIG. 5 is a timing diagram showing an operation example of the output buffer according to the present embodiment.

【００８２】同図において、まず図５（ａ）は、スルー
レート＝短、駆動電流＝強の設定の場合であり、信号線
ｌ１５からは”０”が入力され、信号線ｌ１４からは”
０”が入力される。In FIG. 5, first, FIG. 5A shows the case where the slew rate = short and the drive current = strong are set, and “0” is input from the signal line 115 and “0” is input from the signal line 114.
0 "is input.

【００８３】つまり、まず、信号線ｌ１５から”０”が
入力されると、図４に示すようにセレクタ４１〜４４
は、全て”０”側になるので、ＡＮＤゲート３１〜３３
およびＯＲゲート３４〜３６からは信号線ｌ２１〜ｌ２
６に対し、同時に信号が出力される。That is, first, when "0" is input from the signal line 115, the selectors 41 to 44 as shown in FIG.
Are all on the "0" side, so AND gates 31-33
And the signal lines l21 to l2 from the OR gates 34 to 36.
Signals are simultaneously output to the six.

【００８４】また、信号線ｌ１４から”０”が入力され
ると、その反転信号がＡＮＤゲート３１に入力され、一
方、ＯＲゲート３４にはそのまま”０”が入力される。
従って、ＡＮＤゲート３１及びＯＲゲート３４の出力
は、信号線ｌ１２の信号に従うこととなり、ＡＮＤゲー
ト３２，３３及びＯＲゲート３５，３６と同じ動作を行
うこととなる。When "0" is input from the signal line 114, the inverted signal thereof is input to the AND gate 31, while "0" is input to the OR gate 34 as it is.
Therefore, the outputs of the AND gate 31 and the OR gate 34 follow the signal of the signal line 112, and the same operation as that of the AND gates 32 and 33 and the OR gates 35 and 36 is performed.

【００８５】したがって、図５（ａ）に示すように、内
部回路６から信号線ｌ１２を介して信号”１”が入力さ
れると（Ｔ１）、信号線ｌ２１〜ｌ２６も”１”とな
り、トランジスタ２１〜２３はＯＮ，トランジスタ２４
〜２６はＯＦＦとなる。Therefore, as shown in FIG. 5A, when the signal "1" is input from the internal circuit 6 through the signal line l12 (T1), the signal lines l21 to l26 also become "1", and the transistor 21 to 23 are ON, the transistor 24
~ 26 is turned off.

【００８６】これにより出力バッファ９としてスルーレ
ート＝短、駆動電流＝強の特性が実現される。また、内
部回路６から信号”０”が入力された場合も（Ｔ２）、
同様にスルーレート＝短、駆動電流＝強の特性の出力バ
ッファとして動作する。As a result, the output buffer 9 has the characteristics of slew rate = short and drive current = strong. Also, when the signal "0" is input from the internal circuit 6 (T2),
Similarly, it operates as an output buffer having characteristics of slew rate = short and drive current = strong.

【００８７】次に、図５（ｂ）は、スルーレート＝長、
駆動電流＝強の設定の場合であり、信号線ｌ１５から
は”１”が入力され、信号線ｌ１４からは”０”が入力
される。Next, FIG. 5B shows the slew rate = long,
This is the case of setting the drive current = strong, and “1” is input from the signal line 115 and “0” is input from the signal line 114.

【００８８】この場合、まず信号線ｌ１５から”１”が
入力されると、図４に示すように、セレクタ４１〜４４
は、全て”１”側となり、信号線ｌ１２からの信号は、
ＡＮＤゲート３２，３３及びＯＲゲート３５，３６に対
しては遅延線を通過して当該信号が入力されることにな
る。In this case, first, when "1" is input from the signal line 115, as shown in FIG.
Are all on the "1" side, and the signal from the signal line 12 is
The signals are input to the AND gates 32 and 33 and the OR gates 35 and 36 through the delay lines.

【００８９】ここで、信号線ｌ１２からの信号は、ＡＮ
Ｄゲート３２又はＯＲゲート３５については、１段の遅
延線３７もしくは遅延線３９を通過し、ＡＮＤゲート３
３又はＯＲゲート３６については、２段の遅延線３７及
び３８もしくは遅延線３９及び４０を通過して入力す
る。Here, the signal from the signal line 12 is AN
The D gate 32 or the OR gate 35 passes through the delay line 37 or the delay line 39 of one stage, and the AND gate 3
3 or OR gate 36 is input through two stages of delay lines 37 and 38 or delay lines 39 and 40.

【００９０】したがって、信号線ｌ１２からの信号が”
１”になるときは、ＡＮＤゲート３１〜３３の動作が順
に遅延し、一方、信号線ｌ１２からの信号が”０”にな
るときは、ＯＲゲート３４〜３６の動作が順に遅延す
る。Therefore, the signal from the signal line 12 is "
When it is "1", the operations of the AND gates 31 to 33 are sequentially delayed, while when the signal from the signal line 112 is "0", the operations of the OR gates 34 to 36 are sequentially delayed.

【００９１】一方、信号線ｌ１４から”０”が入力され
た場合の動作は、上記図５（ａ）の場合と同様である。
したがって、図５（ｂ）に示すように、内部回路６から
信号線ｌ１２を介して信号”１”が入力されると（Ｔ
１）、信号線ｌ２１，ｌ２４，ｌ２５，ｌ２６は同時
に”１”となる（Ｔ１）が、信号線ｌ２２，ｌ２３は順
次遅れて”１”となる（Ｔ２，Ｔ３）ので、その立上が
りはなだらかになり、スルーレートは長くなる。On the other hand, the operation when "0" is input from the signal line 114 is the same as that in the case of FIG. 5A.
Therefore, as shown in FIG. 5B, when the signal "1" is input from the internal circuit 6 through the signal line l12 (T
1), the signal lines l21, l24, l25, l26 simultaneously become "1" (T1), but the signal lines l22, l23 gradually become "1" (T2, T3), so that the rising thereof is gentle. And the slew rate becomes longer.

【００９２】その後、内部回路６から信号線ｌ１２を介
して信号”０”が入力されると（Ｔ４）、信号線ｌ２
１，ｌ２２，ｌ２３，ｌ２４は同時に”０”となる（Ｔ
４）が、信号線ｌ２５，ｌ２６は順次遅れて”０”とな
る（Ｔ５，Ｔ６）ので、その立下がりはなだらかにな
り、スルーレートは長くなる。After that, when the signal "0" is input from the internal circuit 6 through the signal line l12 (T4), the signal line l2 is input.
1,122,123,124 are simultaneously "0" (T
4), however, the signal lines 125 and 126 are sequentially delayed and become "0" (T5, T6), so that the trailing edge thereof becomes gentle and the slew rate becomes long.

【００９３】これを、トランジスタの動作で見ると、信
号線ｌ１２が０→１に変化すると（Ｔ１）、トランジス
タ２４〜２６は同時にＯＦＦし（Ｔ１）、トランジスタ
２１〜２３は順番にＯＮする（Ｔ１〜Ｔ３）。信号線ｌ
１２が１→０に変化すると（Ｔ４）、トランジスタ２１
〜２３は同時にＯＦＦし（Ｔ４）、トランジスタ２４〜
２６は順番にＯＮする（Ｔ４〜Ｔ６）。Looking at this from the operation of the transistor, when the signal line 112 changes from 0 to 1 (T1), the transistors 24 to 26 are simultaneously turned off (T1), and the transistors 21 to 23 are sequentially turned on (T1). ~ T3). Signal line l
When 12 changes from 1 to 0 (T4), the transistor 21
To 23 are turned off at the same time (T4), and the transistor 24 to
26 is sequentially turned on (T4 to T6).

【００９４】以上により出力バッファ９としてスルーレ
ート＝長、駆動電流＝強の特性が実現される。さらに、
図５（ｃ）は、スルーレート＝短、駆動電流＝弱の設定
の場合であり、信号線ｌ１５からは”０”が入力され、
信号線ｌ１４からは”１”が入力される。As a result, the output buffer 9 has the characteristics of slew rate = long and drive current = strong. further,
FIG. 5C shows a case where the slew rate is short and the drive current is weak, and “0” is input from the signal line 115.
“1” is input from the signal line 114.

【００９５】このとき、セレクタ４１〜４４は、”０”
側に設定されるので、ＡＮＤゲート３２，３３及びＯＲ
ゲート３５，３６の動作、ひいてはトランジスタ２２，
２３，２５，２６の動作を図５（ａ）のケースと同様で
ある。At this time, the selectors 41 to 44 are "0".
Since it is set to the side, AND gates 32 and 33 and OR
The operation of the gates 35 and 36, and thus the transistor 22,
The operations of 23, 25 and 26 are similar to those of the case of FIG.

【００９６】一方、信号線ｌ１４からは”１”が入力さ
れると、ＡＮＤゲート３１からは常に”０”、ＯＲゲー
ト３４からは常に”１”が出力されるので、トランジス
タ２１，２４は常にＯＦＦとなる。On the other hand, when "1" is input from the signal line 114, "0" is always output from the AND gate 31 and "1" is always output from the OR gate 34, so that the transistors 21 and 24 are always output. Turns off.

【００９７】したがって、この場合、内部回路６から信
号線ｌ１２を介して信号”１”が入力されると（Ｔ
１）、信号線ｌ２２，ｌ２３，ｌ２５，ｌ２６が”１”
となり、トランジスタ２２，２３はＯＮ，トランジスタ
２５，２６はＯＦＦとなる。この結果、駆動源流が制限
される。Therefore, in this case, when the signal "1" is input from the internal circuit 6 through the signal line l12 (T
1), the signal lines l22, l23, l25, l26 are "1"
Therefore, the transistors 22 and 23 are turned on, and the transistors 25 and 26 are turned off. As a result, the drive source flow is limited.

【００９８】これにより出力バッファ９としてスルーレ
ート＝短、駆動電流＝弱の特性が実現される。また、内
部回路６から信号”０”が入力された場合も（Ｔ２）、
同様にスルーレート＝短、駆動電流＝弱の特性の出力バ
ッファとして動作する。As a result, the output buffer 9 has the characteristics of slew rate = short and drive current = weak. Also, when the signal "0" is input from the internal circuit 6 (T2),
Similarly, it operates as an output buffer having characteristics of slew rate = short and drive current = weak.

【００９９】上述したように、本発明の実施の形態に係
る集積回路によれば、シフトレジスタ７のスルーレート
設定情報に従う制御回路２７からの制御により、出力ド
ライバ手段としてのトランジスタ２１〜２６各々の動作
タイミングを調整するようにしたので、スルーレートの
長さをシフトレジスタ７内の情報により可変に設定する
ことができる。As described above, according to the integrated circuit of the embodiment of the present invention, the transistors 21 to 26 as the output driver means are controlled by the control circuit 27 according to the slew rate setting information of the shift register 7. Since the operation timing is adjusted, the length of the slew rate can be variably set according to the information in the shift register 7.

【０１００】また、本発明の実施の形態に係る集積回路
によれば、シフトレジスタ７の駆動電流能力設定情報に
従う制御回路２７からの制御により、出力ドライバ手段
としてのトランジスタ２１〜２６各々の動作数を調整す
るようにしたので、駆動電流能力をシフトレジスタ７内
の情報により可変に設定することができる。Further, according to the integrated circuit of the embodiment of the present invention, the number of operations of each of the transistors 21 to 26 as the output driver means is controlled by the control circuit 27 according to the drive current capability setting information of the shift register 7. Is adjusted, the drive current capability can be variably set according to the information in the shift register 7.

【０１０１】したがって、ＡＳＩＣ１を本来のものとは
異なる外部回路に接続して使用する場合や、ＡＳＩＣ製
造後に出力バッファの特性変更をする要求が発生した場
合でも、スルーレートの長さや駆動電流能力の設定を変
更できるので、ノイズ・高速動作において不利となら
ず、つまりノイズを押さえ、条件内での高速動作を担保
することができ、ＡＳＩＣの再設計を不要とすることが
できる。Therefore, even when the ASIC 1 is used by being connected to an external circuit different from the original one, or when a request is made to change the characteristics of the output buffer after the ASIC is manufactured, the length of the slew rate and the drive current capability are reduced. Since the setting can be changed, there is no disadvantage in noise / high-speed operation, that is, noise can be suppressed, high-speed operation within the conditions can be secured, and redesign of the ASIC can be unnecessary.

【０１０２】また、本発明の実施の形態に係る集積回路
によれば、シフトレジスタ７が出力ピン１０に対応して
設けられているので、各出力バッファ単位にバラバラに
スルーレートを設定することができ、種々の外部回路に
適用できる。Further, according to the integrated circuit of the embodiment of the present invention, since the shift register 7 is provided corresponding to the output pin 10, it is possible to set the slew rate separately for each output buffer unit. It can be applied to various external circuits.

【０１０３】さらに、本発明の実施の形態に係る集積回
路によれば、スルーレート設定情報もしくは駆動電流能
力設定情報をバウンダリースキャンに用いるためのシフ
トレジスタ７に格納するようにしたので、上記各効果を
奏するとともに、集積回路の有する機能の流用により集
積回路面積の必要以上な増加を押さえることができる。 （発明の第２の実施の形態）図６は本発明の第２の実施
の形態に係る集積回路におけるシフトレジスタ及び出力
バッファの構成を示す回路図であり、図３と同一部分に
は同一符号を付して説明を省略し、ここでは異なる部分
についてのみ述べる。Further, according to the integrated circuit of the embodiment of the present invention, the slew rate setting information or the driving current capability setting information is stored in the shift register 7 for use in the boundary scan. In addition to producing the effect, it is possible to suppress an unnecessary increase in the area of the integrated circuit by utilizing the functions of the integrated circuit. (Second Embodiment of the Invention) FIG. 6 is a circuit diagram showing a configuration of a shift register and an output buffer in an integrated circuit according to a second embodiment of the present invention. Will be omitted to explain, and only different parts will be described here.

【０１０４】また、全体構成は図１に示す第１の実施の
形態の集積回路と同様であるので、図示を省略する。本
実施の形態の集積回路は、出力バッファ９のスルーレー
ト制御だけを行うものである。The overall structure is the same as that of the integrated circuit of the first embodiment shown in FIG. The integrated circuit of the present embodiment only controls the slew rate of the output buffer 9.

【０１０５】したがって、シフトレジスタ７の構成は、
レジスタ１２及び信号線ｌ１４が省略されている点を除
けは第１の実施の形態に示すシフトレジスタ７と同様に
構成される。Therefore, the configuration of the shift register 7 is as follows.
Except that the register 12 and the signal line 114 are omitted, the shift register 7 has the same configuration as that of the shift register 7 according to the first embodiment.

【０１０６】これに応じて記憶部５内においても図７に
示すようにスルーレート指定の情報のみが格納されてい
る。図７は本実施の形態の集積回路における記憶部のデ
ータ構成を示す図である。In response to this, also in the storage unit 5, as shown in FIG. 7, only the information specifying the slew rate is stored. FIG. 7 is a diagram showing the data structure of the storage unit in the integrated circuit of this embodiment.

【０１０７】また、出力バッファ９においても図８に示
すように、インバータ４５と、ＡＮＤ回路３１及びＯＲ
回路３４への入線が省略される他、第１の実施の形態と
同様に構成され、出力バッファの駆動電流能力の設定の
みができるようになっている。Also in the output buffer 9, as shown in FIG. 8, an inverter 45, an AND circuit 31 and an OR circuit are provided.
In addition to omitting the input to the circuit 34, the circuit is configured in the same manner as in the first embodiment, and only the setting of the drive current capability of the output buffer can be performed.

【０１０８】図８は本実施の形態の集積回路における出
力バッファを示す構成図である。このように構成される
本実施の形態の集積回路は、出力バッファの駆動電流能
力の設定について第１の実施の形態の集積回路と同様に
動作する。FIG. 8 is a block diagram showing an output buffer in the integrated circuit of this embodiment. The integrated circuit of the present embodiment configured as described above operates in the same manner as the integrated circuit of the first embodiment in setting the drive current capability of the output buffer.

【０１０９】上述したように、本発明の実施の形態に係
る集積回路によれば、シフトレジスタ７のスルーレート
設定情報に従う制御回路２７からの制御により、出力ド
ライバ手段としてのトランジスタ２１〜２６各々の動作
タイミングを調整するようにしたので、スルーレートの
長さをシフトレジスタ７内の情報により可変に設定する
ことができる。As described above, according to the integrated circuit of the embodiment of the present invention, the transistors 21 to 26 as the output driver means are controlled by the control circuit 27 according to the slew rate setting information of the shift register 7. Since the operation timing is adjusted, the length of the slew rate can be variably set according to the information in the shift register 7.

【０１１０】また、スルーレートのみの設定変更を行う
ようにしたので、回路を簡便なものすることができる。 （発明の第３の実施の形態）図９は本発明の第３の実施
の形態に係る集積回路におけるシフトレジスタ及び出力
バッファの構成を示す回路図であり、図３と同一部分に
は同一符号を付して説明を省略し、ここでは異なる部分
についてのみ述べる。Further, since only the slew rate is changed, the circuit can be simplified. (Third Embodiment of the Invention) FIG. 9 is a circuit diagram showing a configuration of a shift register and an output buffer in an integrated circuit according to a third embodiment of the present invention. Will be omitted to explain, and only different parts will be described here.

【０１１１】また、全体構成は図１に示す第１の実施の
形態の集積回路と同様であるので、図示を省略する。本
実施の形態の集積回路は、出力バッファ９の駆動電流能
力制御だけを行うものである。The overall structure is the same as that of the integrated circuit of the first embodiment shown in FIG. 1, and therefore its illustration is omitted. The integrated circuit of the present embodiment only controls the drive current capability of the output buffer 9.

【０１１２】したがって、シフトレジスタ７の構成は、
レジスタ１３及び信号線ｌ１５が省略されている点を除
けは第１の実施の形態に示すシフトレジスタ７と同様に
構成される。Therefore, the configuration of the shift register 7 is
Except that the register 13 and the signal line 115 are omitted, the configuration is similar to that of the shift register 7 shown in the first embodiment.

【０１１３】これに応じて記憶部５内においても図９に
示すように電流能力設定の情報のみが格納されている。
図９は本実施の形態の集積回路における記憶部のデータ
構成を示す図である。Correspondingly, only the current capability setting information is also stored in the storage unit 5 as shown in FIG.
FIG. 9 is a diagram showing the data structure of the storage unit in the integrated circuit of this embodiment.

【０１１４】また、出力バッファ９は図１０に示すよう
に構成となる。図１０は本実施の形態の集積回路におけ
る出力バッファを示す構成図である。すなわち、この出
力バッファにおいては、遅延線３７〜４０及びセレクタ
４１〜４４が省略される他、第１の実施の形態と同様に
構成され、出力バッファのスルーレートの設定のみがで
きるようになっている。The output buffer 9 has a structure as shown in FIG. FIG. 10 is a configuration diagram showing an output buffer in the integrated circuit of the present embodiment. That is, in this output buffer, the delay lines 37 to 40 and the selectors 41 to 44 are omitted, and the configuration is the same as that of the first embodiment so that only the slew rate of the output buffer can be set. There is.

【０１１５】このように構成される本実施の形態の集積
回路は、出力バッファのスルーレートの設定について第
１の実施の形態の集積回路と同様に動作する。上述した
ように、本発明の実施の形態に係る集積回路によれば、
シフトレジスタ７の駆動電流能力設定情報に従う制御回
路２７からの制御により、出力ドライバ手段としてのト
ランジスタ２１〜２６各々の動作数を調整するようにし
たので、駆動電流能力をシフトレジスタ７内の情報によ
り可変に設定することができる。The integrated circuit of the present embodiment having such a configuration operates in the same manner as the integrated circuit of the first embodiment for setting the slew rate of the output buffer. As described above, according to the integrated circuit according to the embodiment of the present invention,
The number of operations of each of the transistors 21 to 26 as the output driver means is adjusted by the control from the control circuit 27 according to the drive current capability setting information of the shift register 7, so that the drive current capability is determined by the information in the shift register 7. It can be variably set.

【０１１６】また、駆動電流能力のみの設定変更を行う
ようにしたので、回路を簡便なものすることができる。
なお、上記各実施の形態においては、ＡＳＩＣを例にと
って説明したが、本発明は、ＡＳＩＣに限られるもので
なく、ＭＰＵ，メモリその他の集積回路に対しても適用
可能である。Further, since only the setting of the driving current capacity is changed, the circuit can be simplified.
In each of the above embodiments, the ASIC has been described as an example, but the present invention is not limited to the ASIC, and can be applied to an MPU, a memory and other integrated circuits.

【０１１７】また、説明の都合上、従来の技術において
ＡＳＩＣにはＦＰＧＡ等の論理書き替え可能な回路は含
まないとしたが、これらの集積回路に対しても本発明を
適用することができる。なお、本発明は、上記各実施の
形態に限定されるものでなく、その要旨を逸脱しない範
囲で種々に変形することが可能である。Further, for convenience of description, it is assumed that the ASIC does not include a circuit in which logic rewriting is possible such as FPGA in the related art, but the present invention can be applied to these integrated circuits. The present invention is not limited to the above embodiments, and can be variously modified without departing from the gist thereof.

【０１１８】[0118]

【発明の効果】以上詳記したように本発明によれば、出
力バッファを複数の駆動手段から構成して、その動作タ
イミングを設定変更できるようにしたので、特性が異な
る外部回路に使用する場合や、製造後に出力バッファの
特性を変更する要求が発生した場合でも、ノイズ・高速
動作の点において不利とならず、また再設計・再製造も
不要とした出力バッファ制御についての適用可能範囲の
広い集積回路を提供することができる。As described above in detail, according to the present invention, the output buffer is composed of a plurality of driving means, and the operation timing of the output buffer can be changed. Therefore, when the output buffer is used in an external circuit having different characteristics. Also, even if there is a request to change the characteristics of the output buffer after manufacturing, there is no disadvantage in terms of noise and high-speed operation, and there is a wide range of applicability for output buffer control that does not require redesign or remanufacturing. An integrated circuit can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態に係る集積回路の一
例を示す構成図。FIG. 1 is a configuration diagram showing an example of an integrated circuit according to a first embodiment of the present invention.

【図２】同実施の形態における記憶部の内容を例示する
図。FIG. 2 is a diagram showing an example of contents of a storage unit in the same embodiment.

【図３】同実施の形態のシフトレジスタ及び出力バッフ
ァを示す構成図。FIG. 3 is a configuration diagram showing a shift register and an output buffer according to the same embodiment.

【図４】同実施の形態における制御回路を示す構成図。FIG. 4 is a configuration diagram showing a control circuit in the same embodiment.

【図５】同実施の形態の出力バッファの動作例を示すタ
イミング図。FIG. 5 is a timing chart showing an operation example of the output buffer according to the first embodiment.

【図６】本発明の第２の実施の形態に係る集積回路のシ
フトレジスタ及び出力バッファを示す構成図。FIG. 6 is a configuration diagram showing a shift register and an output buffer of an integrated circuit according to a second embodiment of the present invention.

【図７】同実施の形態における記憶部の内容を例示する
図。FIG. 7 is a diagram showing an example of contents of a storage unit in the same embodiment.

【図８】同実施の形態における制御回路を示す構成図。FIG. 8 is a configuration diagram showing a control circuit in the same embodiment.

【図９】本発明の第３の実施の形態に係る集積回路のシ
フトレジスタ及び出力バッファを示す構成図。FIG. 9 is a configuration diagram showing a shift register and an output buffer of an integrated circuit according to a third embodiment of the present invention.

【図１０】同実施の形態における記憶部の内容を例示す
る図。FIG. 10 is a diagram showing an example of contents of a storage unit in the same embodiment.

【図１１】同実施の形態における制御回路を示す構成
図。FIG. 11 is a configuration diagram showing a control circuit in the same embodiment.

【符号の説明】[Explanation of symbols]

１…ゲートアレイ、２…抵抗、３…イニシャライズ回
路、４…制御回路、５…記憶部、６…内部回路、７，７
ａ〜７ｌ…シフトレジスタ、８…スキャン制御回路、９
…出力バッファ、１０…出力ピン、１１…セレクタ、１
２…レジスタ、１３…レジスタ、２１〜２６…トランジ
スタ、３１，３２，３３…ＡＮＤゲート、３４，３５，
３６…ＯＲゲート、３７〜４０…遅延線、４１〜４４…
セレクタ、４５…インバータ、ＶＣＣ…電源。DESCRIPTION OF SYMBOLS 1 ... Gate array, 2 ... Resistor, 3 ... Initialization circuit, 4 ... Control circuit, 5 ... Storage part, 6 ... Internal circuit, 7, 7
a to 7l ... shift register, 8 ... scan control circuit, 9
... output buffer, 10 ... output pin, 11 ... selector, 1
2 ... Register, 13 ... Register, 21-26 ... Transistor, 31, 32, 33 ... AND gate, 34, 35,
36 ... OR gate, 37-40 ... Delay line, 41-44 ...
Selector, 45 ... Inverter, VCC ... Power supply.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 外部への信号を複数の出力端子から出力
する集積回路において、 前記各出力端子に対応して各々設けられ、かつ、複数の
出力駆動手段から構成された出力ドライバと、 前記各出力駆動手段の動作タイミングを調整することに
より、前記出力ドライバのスルーレートを設定するスル
ーレート設定手段と、 前記スルーレート設定手段が前記出力ドライバのスルー
レートを設定するのに用いるスルーレート設定情報を記
憶するスルーレート用記憶手段とを備えたことを特徴と
する集積回路。1. An integrated circuit for outputting a signal to the outside from a plurality of output terminals, comprising: an output driver provided corresponding to each of the output terminals and comprising a plurality of output driving means; Slew rate setting means for setting the slew rate of the output driver by adjusting the operation timing of the output driving means, and slew rate setting information used by the slew rate setting means for setting the slew rate of the output driver. An integrated circuit comprising: a slew rate storage means for storing. 【請求項２】 外部への信号を複数の出力端子から出
力する集積回路において、 前記各出力端子に対応して各々設けられ、かつ、複数の
出力駆動手段から構成された出力ドライバと、 前記各出力駆動手段の動作数を調整することにより、前
記出力ドライバの駆動電流能力を設定する駆動電流能力
設定手段と、 前記駆動電流能力設定手段が前記出力ドライバの駆動電
流能力を設定するのに用いる駆動電流能力設定情報を記
憶する電流能力用記憶手段とを備えたことを特徴とする
集積回路。2. An integrated circuit for outputting a signal to the outside from a plurality of output terminals, each of which is provided corresponding to each of the output terminals, and includes an output driver including a plurality of output driving means; A drive current capacity setting means for setting the drive current capacity of the output driver by adjusting the number of operations of the output drive means, and a drive used by the drive current capacity setting means for setting the drive current capacity of the output driver. An integrated circuit, comprising: current capacity storage means for storing current capacity setting information. 【請求項３】 外部への信号を複数の出力端子から出
力する集積回路において、 前記各出力端子に対応して各々設けられ、かつ、複数の
出力駆動手段から構成された出力ドライバと、 前記各出力駆動手段の動作タイミングを調整することに
より、前記出力ドライバのスルーレートを設定するスル
ーレート設定手段と、 前記スルーレート設定手段が前記出力ドライバのスルー
レートを設定するのに用いるスルーレート設定情報を記
憶するスルーレート用記憶手段と、 前記各出力駆動手段の動作数を調整することにより、前
記出力ドライバの駆動電流能力を設定する駆動電流能力
設定手段と、 前記駆動電流能力設定手段が前記出力ドライバの駆動電
流能力を設定するのに用いる駆動電流設定情報を記憶す
る電流能力用記憶手段とを備えたことを特徴とする集積
回路。3. An integrated circuit for outputting a signal to the outside from a plurality of output terminals, wherein each of the output drivers is provided corresponding to each of the output terminals, and is composed of a plurality of output driving means; Slew rate setting means for setting the slew rate of the output driver by adjusting the operation timing of the output driving means, and slew rate setting information used by the slew rate setting means for setting the slew rate of the output driver. Slew rate storage means for storing, drive current capacity setting means for setting the drive current capacity of the output driver by adjusting the number of operations of each output drive means, and the drive current capacity setting means for the output driver And a current capacity storage unit for storing drive current setting information used to set the drive current capacity of Integrated circuits and butterflies. 【請求項４】 前記各出力端子と集積回路本体との間に
各々設けられ、前記集積回路本体の故障検出のためのス
キャン用情報又はスキャン結果情報を記憶するスキャン
用記憶手段と、 前記スキャン用記憶手段にスキャン用情報を入力し、ま
た前記スキャン用記憶手段からスキャン結果情報を出力
する情報入出力制御回路とを備え、 前記故障検出に未使用のときは、前記スキャン用記憶手
段を前記スルーレート用記憶手段及び又は電流能力用記
憶手段として用い、前記情報入力制御回路により前記ス
ルーレート設定情報及び又は前記駆動電力能力設定情報
を前記スキャン用記憶手段に入力することを特徴とした
前記請求項１乃至３のうち何れか一項記載の集積回路。4. A scan storage unit, which is provided between each of the output terminals and the integrated circuit body, stores scan information or scan result information for detecting a failure of the integrated circuit body, and the scan storage unit. An information input / output control circuit for inputting scan information to the storage means and outputting scan result information from the scan storage means, and when the scan storage means is unused for the failure detection, The storage means for rate and / or the storage means for current capacity, and the slew rate setting information and / or the driving power capacity setting information is input to the storage means for scanning by the information input control circuit. 4. The integrated circuit according to any one of 1 to 3. 【請求項５】 その集積回路本体はＡＳＩＣであること
を特徴とした前記請求項１乃至４のうち何れか一項記載
の集積回路。5. The integrated circuit according to claim 1, wherein the integrated circuit body is an ASIC.