JPH09162405A - Semiconductor device and its manufacture - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent the drift of alkaline metallic ions and heavy metallic ions by forming an insulating film on a glass board which has insulating surface, and making the insulating film in contact with glass of a film shown by SiOx Ny . SOLUTION: An SiON film j402 is made in the thickness of 500Å-1.5Åμm as a base film (insulating film) on a glass board 401 having insulating surface. The film (hereinafter abbreviated as SiON) shown by SiOx Ny is 5.3-7.0eV in energy gap, and 4-6 in dielectric constant, and x and y fulfills 0<x<2, and 0<y<4/3. For the composition, it is necessary that N should be contained by 1×10<19> -10<21> cm<-3> , and if H is contained by 1×10<20> -10<22> cm<-3> , it terminates the uncoupled hands of a silicon film 403 constituting an active layer, and improves crystal property. For the SiON film having such composition, N (SiN coupling) contained in the film can prevent the drift of alkaline metal (Na, K, etc.) ions and heavy metal (Fe, Ni, Co, etc.) ions.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明が属する技術分野】本明細書で開示する発明は、
結晶性を有する薄膜半導体を用いた半導体装置の作製方
法に関する。特に、薄膜トランジスタの作製方法に関す
る。TECHNICAL FIELD [0001] The invention disclosed in the present specification is:
The present invention relates to a method for manufacturing a semiconductor device using a thin film semiconductor having crystallinity. In particular, it relates to a method for manufacturing a thin film transistor.

【０００２】[0002]

【従来の技術】最近、安価なガラス基板上に薄膜トラン
ジスタ（ＴＦＴ）を作製する技術が急速に発達してきて
いる。その理由は、アクティブマトリクス型液晶表示装
置に関心が高まったことにある。2. Description of the Related Art Recently, a technique for producing a thin film transistor (TFT) on an inexpensive glass substrate has been rapidly developed. The reason is that interest in active matrix liquid crystal display devices has increased.

【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数百万個もの各画素のそれぞ
れにＴＦＴを配置し、各画素電極に出入りする電荷をＴ
ＦＴのスイッチング機能により制御するものである。An active matrix type liquid crystal display device is
A TFT is arranged in each of the millions of pixels arranged in a matrix, and the electric charge that flows in and out of each pixel electrode is T
It is controlled by the switching function of the FT.

【０００４】また、さらに進んでこのマトリクス状に配
置されたＴＦＴを駆動する回路（周辺駆動回路と呼ばれ
る）を、同じガラス基板上にＴＦＴで集積化する構造も
関心を集めている。Further, a structure in which a circuit for driving the TFTs arranged in a matrix (called a peripheral driving circuit) is further integrated with the TFTs on the same glass substrate is also attracting attention.

【０００５】画素部にマトリクス状に設置されたＴＦＴ
は、その動作具合が液晶表示となって視覚的に確認でき
る。例えば、ノーマリブラックの液晶表示の場合、ＴＦ
Ｔが動作しない箇所は白色表示の際に、黒点となって現
れる。TFTs arranged in a matrix in the pixel portion
Can be visually confirmed by the liquid crystal display. For example, in the case of a normally black liquid crystal display, TF
The portion where T does not operate appears as a black dot when displaying white.

【０００６】このように、ＴＦＴの動作不良は非常に外
観を損ねるため、数百万個のＴＦＴすべてに高い信頼性
が要求される。特に、ＴＦＴの劣化の問題はいずれ動作
不良を引き起こす原因となるため、各研究者らの間で様
々な信頼性試験が行われている。As described above, the defective operation of the TFTs is very detrimental to the appearance, and therefore, high reliability is required for all millions of TFTs. Especially, since the problem of TFT deterioration eventually causes malfunction, various reliability tests have been conducted among researchers.

【０００７】そのような信頼性試験の一つにＢＴ試験が
ある。これは、いわゆる加速試験であり、ＴＦＴに対し
てプラス／マイナスのバイアス電圧と加熱を加えて、そ
の劣化を加速させる試験である。One of such reliability tests is the BT test. This is a so-called acceleration test, which is a test in which a plus / minus bias voltage and heating are applied to the TFT to accelerate its deterioration.

【０００８】例えば、プラス／マイナスのバイアス電圧
はゲイト絶縁膜、ゲイト絶縁膜／活性層界面、コンタク
ト部等の劣化を加速させる。また、加熱は可動イオンを
活性化させたり、チャネル／ドレインの境界領域の劣化
等を加速させる。For example, the plus / minus bias voltage accelerates the deterioration of the gate insulating film, the gate insulating film / active layer interface, the contact portion and the like. In addition, heating activates mobile ions and accelerates deterioration of the channel / drain boundary region.

【０００９】本出願人らは、このようなＢＴ試験による
ＴＦＴの信頼性試験を重ねた結果、ガラス基板表面に形
成する下地膜がＴＦＴの信頼性に大きく影響することを
突き止めた。As a result of repeating such a reliability test of the TFT by the BT test, the present applicants have found that the underlying film formed on the surface of the glass substrate has a great influence on the reliability of the TFT.

【００１０】最近よく使用されているコーニングガラス
等は、石英ガラスと異なりＮａやＫ等の不純物を若干含
有している。これらの不純物がＴＦＴの活性層周辺に拡
散すると、活性層／下地膜界面や活性層／ゲイト絶縁膜
界面に寄生チャネルを形成する。これらは、ＴＦＴ動作
時のリーク電流の増加を招く原因となる。また、これら
の拡散した不純物はしきい値電圧をシフトさせる原因と
なる。Unlike silica glass, Corning glass and the like which has been frequently used recently contains a small amount of impurities such as Na and K. When these impurities diffuse around the active layer of the TFT, a parasitic channel is formed at the active layer / base film interface or the active layer / gate insulating film interface. These cause the increase of the leak current during the operation of the TFT. Further, these diffused impurities cause the threshold voltage to shift.

【００１１】従って、一般的に作製されるＴＦＴは、ガ
ラス基板とデバイス本体との間に絶縁性薄膜をはさむこ
む構造を採用している。この絶縁性被膜（以下、下地膜
と呼ぶ）は、ガラス基板からの不純物の拡散を防ぐ効果
と、下地膜上に堆積する薄膜との密着性を高める効果を
求められている。Therefore, a TFT generally manufactured has a structure in which an insulating thin film is sandwiched between a glass substrate and a device body. This insulating film (hereinafter referred to as a base film) is required to have an effect of preventing diffusion of impurities from the glass substrate and an effect of enhancing the adhesiveness with a thin film deposited on the base film.

【００１２】図１に示すのは、下地膜として、一般的に
知られるＴＥＯＳ系酸化珪素膜（第１のＴＥＯＳ膜）を
用いたＴＦＴをＢＴ試験で調べた結果である。FIG. 1 shows the results of a BT test conducted on a TFT using a generally known TEOS-based silicon oxide film (first TEOS film) as a base film.

【００１３】ＢＴ試験は、評価対象となるＴＦＴに＋２
０Ｖの電圧印加と１５０℃の加熱を１時間同時に加える
＋ＢＴ試験と、−２０Ｖの電圧印加と１５０℃の加熱を
１時間同時に加える−ＢＴ試験とを行った。また、１５
０℃１時間のベークのみの評価結果も付け加えた。In the BT test, +2 is applied to the TFT to be evaluated.
A + BT test in which voltage application of 0 V and heating at 150 ° C. are simultaneously applied for 1 hour and a −BT test in which voltage application of −20 V and heating at 150 ° C. are simultaneously applied for 1 hour are performed. Also, 15
The evaluation result of only baking at 0 ° C. for 1 hour was also added.

【００１４】前述の様なＢＴ試験を施すと、＋ＢＴ試
験、−ＢＴ試験ともにしきい値電圧のシフトが確認され
た。特に、−ＢＴ試験において著しく、かなり劣化が進
んだことが窺われる。When the BT test as described above was performed, a shift in the threshold voltage was confirmed in both the + BT test and the -BT test. In particular, it can be seen that in the -BT test, the deterioration was remarkable and considerably deteriorated.

【００１５】さらに、−ＢＴ試験においてはオン領域
（ＴＦＴがオン状態となっている領域）でのドレイン電
流Ｉｄの立ち上がりが悪く、活性層／ゲイト絶縁膜界面
の状態が悪い（サブスレッショルド係数Ｓが大きい）こ
とが確認できる。Further, in the -BT test, the rise of the drain current Id in the ON region (the region in which the TFT is in the ON state) is poor, and the state of the active layer / gate insulating film interface is poor (the subthreshold coefficient S is It can be confirmed that it is large.

【００１６】また、１５０℃１時間のベークを施しただ
けでも劣化することが確認された。これは、可動イオン
が下地膜中を移動したためと考えられる。It was also confirmed that even if baking was performed at 150 ° C. for 1 hour, the deterioration was caused. It is considered that this is because mobile ions moved in the base film.

【００１７】次に、図２に示すのは、図１と同様にＴＥ
ＯＳ系酸化珪素膜（第２のＴＥＯＳ膜）を用いたＴＦＴ
をＢＴ試験で調べた結果である。ただし、この酸化珪素
膜は成膜条件を変えることにより、より緻密な膜となっ
ている。Next, FIG. 2 shows that TE is the same as in FIG.
TFT using OS-based silicon oxide film (second TEOS film)
Is the result of examination by the BT test. However, this silicon oxide film becomes a denser film by changing the film forming conditions.

【００１８】しかし、図２の様に、しきい値電圧のシフ
トや活性層／ゲイト絶縁膜界面の悪化は改善できず、膜
質を緻密にしてみてもＴＦＴの信頼性を改善することは
出来なかった。However, as shown in FIG. 2, the shift of the threshold voltage and the deterioration of the active layer / gate insulating film interface cannot be improved, and the reliability of the TFT cannot be improved even if the film quality is made fine. It was

【００１９】また、本出願人らは下地膜として不純物の
ブロッキング効果の高い窒化珪素膜を使用してみたが、
ガラス基板との応力歪みが大きく、かつ、ガラス基板と
の密着性が悪いため、膜が剥がれる等の問題により採用
することは出来なかった。また、窒化珪素膜はＳｉクラ
スタが電荷捕獲中心となるので、ＢＴ試験においてしき
い値のドリフトを著しく左右してしまうという問題もあ
った。The applicants have tried to use a silicon nitride film having a high impurity blocking effect as the base film.
Since the stress strain with the glass substrate is large and the adhesiveness with the glass substrate is poor, it cannot be adopted due to problems such as film peeling. Further, in the silicon nitride film, since Si clusters serve as charge trap centers, there is a problem that the threshold drift is significantly affected in the BT test.

【００２０】以上のことから、300 〜750 ℃、代表的に
は300 〜650 ℃の温度範囲の処理で作製されるＴＦＴに
おいては、ガラス基板との密着性がよく、信頼性の高い
下地膜が要求される。From the above, in the TFT manufactured by the treatment in the temperature range of 300 to 750 ° C., typically 300 to 650 ° C., the underlayer film having good adhesion to the glass substrate and high reliability is formed. Required.

【００２１】[0021]

【発明が解決しようとする課題】本明細書で開示する発
明は、上記の問題を解決してガラス基板からの不純物の
拡散を防ぎ、ＴＦＴに高い信頼性を与える下地膜を形成
する技術を提供する。また、さらにゲイト絶縁膜や層間
絶縁膜に、周囲からの汚染を防ぐ保護膜的な役割を与え
てＴＦＴの最重要部位であるチャネル形成領域を保護す
ることを課題とする。DISCLOSURE OF THE INVENTION The invention disclosed in the present specification provides a technique for solving the above problems to prevent the diffusion of impurities from a glass substrate and to form a base film which gives TFT a high reliability. To do. Another object is to protect the channel formation region, which is the most important part of the TFT, by giving the gate insulating film and the interlayer insulating film a role as a protective film for preventing contamination from the surroundings.

【００２２】[0022]

【課題を解決するための手段】[Means for Solving the Problems]

【００２３】本明細書で開示する発明の一つは、絶縁ゲ
イト型電界効果半導体装置であって、絶縁表面を有する
ガラス基板上に形成された絶縁性薄膜を有し、前記絶縁
性薄膜はＳｉＯ_X Ｎ_y で示される薄膜であることを特徴
とする。One of the inventions disclosed in the present specification is an insulating gate type field effect semiconductor device, which has an insulating thin film formed on a glass substrate having an insulating surface, and the insulating thin film is SiO 2. It is a thin film represented by _X N _y .

【００２４】上記ＳｉＯ_X Ｎ_y で示される薄膜（以下、
ＳｉＯＮ膜と略記する）は、そのエネルギーバンドギャ
ップが5.3 〜7.0 eVであり、比誘電率が４〜６であり、
ｘおよびｙは、０＜ｘ＜２、０＜ｙ＜４／３を満たすこ
とを特徴とするものである。A thin film represented by the above SiO _x N _y (hereinafter,
(Abbreviated as SiON film) has an energy band gap of 5.3 to 7.0 eV and a relative dielectric constant of 4 to 6,
x and y are characterized by satisfying 0 <x <2 and 0 <y <4/3.

【００２５】上記ｘおよびｙは、作製条件によって変更
が可能であり、実施様態にあわせて設定すれば良い。ま
たその組成は、Ｎが１×１０¹⁹〜１×１０²¹cm^-3含まれ
ることが必要である。また、Ｈが１×１０²⁰〜１×１０
²²cm^-3含まれると、活性層を構成する珪素膜の未結合手
を終端し、結晶性を良くするのに都合がよい。The above x and y can be changed depending on the manufacturing conditions, and may be set according to the embodiment. In addition, the composition must contain N in the range of 1 × 10 ¹⁹ to 1 × 10 ²¹ cm ⁻³ . Moreover, H is 1 × 10 ²⁰ to 1 × 10.
^{The content of 22} cm ^-3 is convenient for terminating dangling bonds of the silicon film forming the active layer and improving crystallinity.

【００２６】また、ＳｉＯＮ膜を形成する際に原料ガス
としてクロールシラン、またはジクロールシランを用い
れば、膜中に塩素を添加することも可能である。If chlorsilane or dichlorsilane is used as a source gas when forming the SiON film, chlorine can be added to the film.

【００２７】上記のような組成を持つＳｉＯＮ膜は、膜
中に含有されているＮ（ＳｉＮ結合）が、アルカリ金属
（Ｎａ、Ｋなど）イオンや重金属（Ｆｅ、Ｎｉ、Ｃｏな
ど）イオンのドリフトを防ぎ、不純物がガラス基板から
デバイスへ外拡散（ｏｕｔｄｉｆｆｕｓｉｏｎ）するの
を抑える。また、塩素はＮａイオンやＦｅイオンをＮａ
ＣｌやＦｅＣｌとして中和する効果を持つ。In the SiON film having the above composition, the N (SiN bond) contained in the film is a drift of alkali metal (Na, K, etc.) ions and heavy metal (Fe, Ni, Co, etc.) ions. And suppress outdiffusion of impurities from the glass substrate into the device. In addition, chlorine converts Na ions and Fe ions into Na ions.
It has the effect of neutralizing as Cl or FeCl.

【００２８】勿論、この技術はガラス基板上に薄膜デバ
イスを形成するすべての場合において応用可能である。Of course, this technique is applicable in all cases of forming thin film devices on glass substrates.

【００２９】ここで、下地膜としてＳｉＯＮ膜を用いた
場合のＢＴ試験の結果を図３に示す。ＴＦＴ特性の測定
方法は図１〜３を通じて同じである。FIG. 3 shows the result of the BT test when the SiON film was used as the base film. The method for measuring the TFT characteristics is the same throughout FIGS.

【００３０】下地膜としてＴＥＯＳ系酸化珪素膜を用い
た図１や図２の場合と比較すると、図３で示すＳｉＯＮ
膜を用いた場合の結果から、明らかにしきい値のシフト
が改善されていることが確認できる。Compared with the case of using a TEOS type silicon oxide film as a base film in FIGS. 1 and 2, SiON shown in FIG.
From the result of using the film, it can be confirmed that the threshold shift is obviously improved.

【００３１】また、−ＢＴ試験の結果を見るとサブスレ
ッショルド係数Ｓが小さく、活性層／ゲイト絶縁膜界面
の状態も良好であることが確認できる。From the results of the -BT test, it can be confirmed that the subthreshold coefficient S is small and the state of the active layer / gate insulating film interface is good.

【００３２】なお、下地ＳｉＯＮ膜と活性層を構成する
珪素膜との間に10〜200 Åの薄い酸化珪素膜層を設ける
ことで下地膜と珪素膜の密着性を大幅に改善できる。By providing a thin silicon oxide film layer of 10 to 200 Å between the underlying SiON film and the silicon film forming the active layer, the adhesion between the underlying film and the silicon film can be greatly improved.

【００３３】本明細書で開示する他の発明は、絶縁ゲイ
ト型電界効果半導体装置であって、珪素膜で構成される
活性層において、該活性層のチャネル形成領域は、その
下側および上側においてＳｉＯ_X Ｎ_y で示される薄膜に
囲まれていることを特徴とする。Another invention disclosed in the present specification is an insulating gate type field effect semiconductor device, wherein an active layer formed of a silicon film has a channel forming region on the lower side and the upper side thereof. It is characterized by being surrounded by a thin film represented by SiO _x N _y .

【００３４】チャネル形成領域が、その下側および／ま
たは上側でＳｉＯ_X Ｎ_y で示される薄膜に接していると
は、プレーナー型やスタガー型ＴＦＴの場合において、
下地膜とゲイト絶縁膜がＳｉＯＮ膜で形成されていると
いうことである。In the case of a planar type or stagger type TFT, it is meant that the channel forming region is in contact with the thin film represented by SiO _x N _y on the lower side and / or the upper side thereof.
This means that the base film and the gate insulating film are formed of SiON film.

【００３５】本発明で利用するＳｉＯＮ膜はいわゆる酸
化珪素膜であるから、使用用途は下地膜に限ったもので
はない。例えば、ＳｉＯＮ膜をゲイト絶縁膜として用い
た場合の効果として、以下のことが本出願人らによって
明らかにされている。Since the SiON film used in the present invention is a so-called silicon oxide film, its use is not limited to the base film. For example, the following has been clarified by the present applicants as the effect of using a SiON film as a gate insulating film.

【００３６】（１）静電気によって静電破壊しにくいこ
と （２）その内部に電荷捕獲中心が存在しにくいこと （３）活性層中のイオンがゲイト絶縁膜中に拡散しにく
いこと （４）金属材料成分を含んだゲイト電極から、金属成分
が拡散しにくいこと(1) Hard to be electrostatically destroyed by static electricity (2) Hard to have charge trap centers therein (3) Ions in the active layer are hard to diffuse into the gate insulating film (4) Metal Difficult to diffuse metal components from the gate electrode containing material components

【００３７】従って、下地膜およびゲイト絶縁膜によっ
てチャネル形成領域を挟み込む構造は、ＴＦＴの信頼性
を高める意味で極めて有用である。Therefore, the structure in which the channel forming region is sandwiched between the base film and the gate insulating film is extremely useful in the sense of improving the reliability of the TFT.

【００３８】特に、下地膜表面と活性層表面に10〜200
Åの薄い酸化珪素膜を形成してチャネル形成領域を酸化
珪素膜で包み、それをさらにＳｉＯＮ膜からなる下地膜
およびゲイト絶縁膜で挟み込む構造が効果的である。In particular, the surface of the base film and the surface of the active layer are 10 to 200
An effective structure is to form a thin silicon oxide film of Å, wrap the channel formation region with a silicon oxide film, and further sandwich it with a base film made of a SiON film and a gate insulating film.

【００３９】そうすることで、活性層／ゲイト絶縁膜界
面の状態が改善されるためＴＦＴのしきい値が０Ｖ付近
となり、ｎ−ｃｈ／ｐ−ｃｈＴＦＴをノーマリオフとす
ることができる。By doing so, the state of the active layer / gate insulating film interface is improved, so that the threshold value of the TFT becomes near 0 V, and the n-ch / p-ch TFT can be normally off.

【００４０】本明細書で開示する他の発明は、絶縁ゲイ
ト型電界効果半導体装置であって、珪素膜で構成される
活性層を有し、該活性層に接して形成されたゲイト絶縁
膜を有した構造において、前記構造からなるチャネル形
成領域はその下側および／または上側をＳｉＯ_XＮ_y で
示される薄膜で囲まれていることを特徴とする。Another invention disclosed in the present specification is an insulating gate type field effect semiconductor device, which has an active layer made of a silicon film, and has a gate insulating film formed in contact with the active layer. In the structure having, the channel formation region made of the structure is characterized in that the lower side and / or the upper side thereof is surrounded by a thin film represented by SiO _x N _y .

【００４１】本発明の主旨は、プレーナー型、逆プレー
ナー型、スタガー型、逆スタガー型ＴＦＴの場合におい
て、ゲイト絶縁膜を含めたチャネル形成領域が下地膜と
層間絶縁膜によって囲まれているということである。The gist of the present invention is that, in the case of a planar type, an inverted planar type, a staggered type, or an inverted staggered type TFT, the channel forming region including the gate insulating film is surrounded by the base film and the interlayer insulating film. Is.

【００４２】すなわち、ＴＦＴの最重要部位であるチャ
ネル形成領域を外部より侵入してくる不純物から保護す
ることを目的としている。That is, the purpose is to protect the channel formation region, which is the most important part of the TFT, from impurities that enter from the outside.

【００４３】[0043]

【作用】本発明によれば、ＳｉＯＮ膜中に含有されてい
るＮ（ＳｉＮ結合）が、アルカリ金属（Ｎａ、Ｋなど）
イオンや重金属（Ｆｅ、Ｎｉ、Ｃｏなど）イオンのドリ
フトを防ぎ、不純物が外部からデバイスへ拡散するのを
抑える役目を果たす。According to the present invention, N (SiN bond) contained in the SiON film is an alkali metal (Na, K, etc.).
It plays a role of preventing drift of ions and heavy metals (Fe, Ni, Co, etc.) ions and suppressing diffusion of impurities from the outside into the device.

【００４４】すなわち、ＢＴ試験のような加速試験にも
耐えうる高い信頼性を持つＴＦＴを作製することが可能
となる。That is, it is possible to manufacture a TFT having high reliability that can withstand an accelerated test such as a BT test.

【００４５】[0045]

【実施例】【Example】

〔実施例１〕本実施例は、下地膜としてＳｉＯＮ膜を用
いた薄膜トランジスタ（ＴＦＴ）の作製工程に関する。
本発明を利用したＴＦＴの作製工程を図４に示す。[Embodiment 1] This embodiment relates to a manufacturing process of a thin film transistor (TFT) using a SiON film as a base film.
FIG. 4 shows a manufacturing process of a TFT using the present invention.

【００４６】まず、絶縁性表面を有するガラス基板４０
１を用意する。ガラス基板としては、コーニング製７０
５９や同１７３７基板が代表的である。勿論、石英基板
でも差し支えない。本実施例では、コーニング製７０５
９基板を使用する。First, the glass substrate 40 having an insulating surface
Prepare 1. As a glass substrate, Corning 70
The 59 and 1737 substrates are typical. Of course, a quartz substrate may be used. In this embodiment, Corning 705
9 substrates are used.

【００４７】次に、下地膜４０２としてＳｉＯＮ膜を50
0 Å〜1.5 μｍの厚さに形成する。最適化を考えると50
00Å以下でよいが、信頼性を考慮して、1000〜5000Åの
膜厚が望ましい。Next, a SiON film is used as the base film 402.
It is formed to a thickness of 0 Å to 1.5 μm. 50 considering optimization
Although it may be less than 00Å, a film thickness of 1000 to 5000Å is desirable in consideration of reliability.

【００４８】このＳｉＯＮ膜の成膜条件は、次の通りで
ある。 ＲＦパワー ２００Ｗ ガス流量 ＳｉＨ₄:10SCCM Ｎ₂ Ｏ: 200SCCM ガス圧力 0.3torr 成膜温度 350 〜400 ℃ 電極間距離 25mm（平行平板型の場合） 成膜レート 1000Å/minThe conditions for forming this SiON film are as follows. RF power 200W Gas flow rate SiH ₄ : 10SCCM N ₂ O: 200SCCM Gas pressure 0.3torr Film formation temperature 350 to 400 ℃ Distance between electrodes 25mm (in case of parallel plate type) Film formation rate 1000Å / min

【００４９】この条件で形成されたＳｉＯＮ膜は成膜ス
ピードが速く、かつ、エッチングレートが小さいのが特
徴である。他のＴＥＯＳ系酸化珪素膜と比較した結果を
表１に示す。The SiON film formed under these conditions is characterized by a high film formation speed and a low etching rate. The results of comparison with other TEOS-based silicon oxide films are shown in Table 1.

【００５０】[0050]

【表１】 [Table 1]

【００５１】成膜スピードが速いということはスループ
ットが良いということであり、エッチングレートが小さ
いということは膜質が緻密であるということである。従
って、成膜スピードが速く、かつ、エッチングレートが
小さいという点でＳｉＯＮ膜が最も優れていることが理
解できる。A high film forming speed means a good throughput, and a low etching rate means a dense film quality. Therefore, it can be understood that the SiON film is the most excellent in that the film forming speed is fast and the etching rate is small.

【００５２】なお、本実施例では下地膜４０２の形成を
高周波（13.56MHz）を印加するプラズマＣＶＤ法によっ
たが、他にもＬＰＣＶＤ法、光ＣＶＤ法、パルス波形を
印加するプラズマＣＶＤ法等の気相法を用いることがで
きる。In this embodiment, the base film 402 is formed by the plasma CVD method applying a high frequency (13.56 MHz), but other than this, the LPCVD method, the photo CVD method, the plasma CVD method applying a pulse waveform, etc. The gas phase method can be used.

【００５３】次に下地膜４０２の表面に薄い酸化珪素膜
４０３を形成するのであるが、この酸化珪素膜４０３は
下地膜４０２の形成から連続的に形成することができ
る。Next, a thin silicon oxide film 403 is formed on the surface of the base film 402. The silicon oxide film 403 can be continuously formed after the base film 402 is formed.

【００５４】本実施例では、下地膜４０２を形成する際
に最後の１〜１０秒間だけ原料ガスにＯ₂ を添加する。
Ｏ₂ の添加量はＮ₂ Ｏの1 〜20% となるように調整す
る。すると、プラズマ中においてはＳｉとＯ₂ の反応が
速いため、下地膜の表面近傍には10〜200 Åの薄い酸化
珪素膜４０３が形成される。In this embodiment, when forming the base film 402, O ₂ is added to the source gas only for the last 1 to 10 seconds.
The amount of O ₂ added is adjusted to be 1 to 20% of N ₂ O. Then, since the reaction between Si and O ₂ is fast in the plasma, a thin silicon oxide film 403 of 10 to 200 Å is formed near the surface of the base film.

【００５５】また、薄い酸化珪素膜４０３の形成は、下
地膜４０２を形成した後にＯ₂ プラズマによる処理を行
う方法によっても良い。Further, the thin silicon oxide film 403 may be formed by a method of forming a base film 402 and then performing a treatment with O ₂ plasma.

【００５６】このようにして形成された薄い酸化珪素膜
４０３は、後に下地膜４０２の上に形成される珪素膜と
の密着性を高める効果を付与する。The thin silicon oxide film 403 thus formed imparts the effect of enhancing the adhesiveness with the silicon film formed later on the base film 402.

【００５７】次に、図示しない５００Åの厚さの非晶質
珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により形成
し、適当な結晶化方法により結晶化する。この結晶化は
加熱によっても、レーザー光の照射によっても良い。Next, an amorphous silicon film (not shown) having a thickness of 500 Å is formed by a plasma CVD method or a low pressure thermal CVD method and crystallized by an appropriate crystallization method. This crystallization may be performed by heating or irradiation with laser light.

【００５８】次に、前記非晶質珪素膜を結晶化して得ら
れた結晶性珪素膜をパターニングして、活性層を構成す
る島状の半導体層４０４を形成する。Next, the crystalline silicon film obtained by crystallizing the amorphous silicon film is patterned to form an island-shaped semiconductor layer 404 which constitutes an active layer.

【００５９】次に、島状の半導体層４０４に対して以下
の条件によるプラズマ処理を行い、薄い酸化珪素膜４０
５を形成する。 ＲＦパワー ２００Ｗ ガス流量 Ｈ₂:100SCCM Ｏ₂: 100SCCM ガス圧力 0.3torr 処理温度 350 〜400 ℃ 電極間距離 25mm（平行平板型の場合） 処理時間 10sec 〜5minNext, the island-shaped semiconductor layer 404 is subjected to a plasma treatment under the following conditions to make a thin silicon oxide film 40.
5 is formed. RF power 200W gas flow rate H _2: 100SCCM O _2: 100SCCM gas pressure 0.3 torr (if a parallel plate type) treatment temperature 350 to 400 ° C. electrode distance 25mm processing time 10 sec ～5Min

【００６０】Ｈ₂ とＯ₂ は別々に用いても良く、先にＨ
₂ でプラズマ処理を行って、その後にＯ₂ によるプラズ
マ処理を行っても良い。また、その逆であっても良い。H ₂ and O ₂ may be used separately.
_The plasma treatment may be performed at ₂ and then the plasma treatment with O ₂ may be performed. The reverse is also possible.

【００６１】このプラズマ処理により島状の半導体層４
０４の表面がクリーニングされる。そして、活性層／ゲ
イト絶縁膜界面には清浄な状態で形成された薄い酸化珪
素膜層が存在するため界面準位が大幅に低減される。そ
のため、ＴＦＴのしきい値が０Ｖ付近となりｐ−ｃｈ／
ｎ−ｃｈＴＦＴともにノーマリオフとすることができ
る。By this plasma treatment, the island-shaped semiconductor layer 4 is formed.
The surface 04 is cleaned. Since the thin silicon oxide film layer formed in a clean state exists at the active layer / gate insulating film interface, the interface state is significantly reduced. Therefore, the threshold value of the TFT becomes around 0V and p-ch /
Both the n-ch TFT can be normally off.

【００６２】さらに、活性層／ゲイト絶縁膜界面のＣ
（カーボン）の量を１桁減少することができるため、Ｔ
ＦＴのしきい値の変動が小さくなり、液晶表示装置の画
素部に使用した場合の表示ムラを抑えることができる。Further, C at the active layer / gate insulating film interface
Since the amount of (carbon) can be reduced by one digit, T
Fluctuations in the threshold value of FT are reduced, and display unevenness when used in the pixel portion of a liquid crystal display device can be suppressed.

【００６３】また、Ｈ₂ プラズマにより活性層内の未結
合手が水素終端されるため活性層の結晶性が向上する。Further, the dangling bonds in the active layer are hydrogen-terminated by H ₂ plasma, so that the crystallinity of the active layer is improved.

【００６４】次に、後にゲイト絶縁膜として機能する酸
化珪素膜４０６を１５００Åの厚さに形成する。このゲ
イト絶縁膜４０６はＳｉＯＮ膜や窒化珪素膜であっても
良いが、信頼性をより高めるためにはＳｉＯＮ膜を用い
るのが望ましい。Next, a silicon oxide film 406 which later functions as a gate insulating film is formed to a thickness of 1500 Å. The gate insulating film 406 may be a SiON film or a silicon nitride film, but it is desirable to use a SiON film in order to improve reliability.

【００６５】ゲイト絶縁膜４０６としてＳｉＯＮ膜を用
いるのであれば、下地膜と同じ成膜条件で形成すれば良
い。If a SiON film is used as the gate insulating film 406, it may be formed under the same film forming conditions as the base film.

【００６６】次に、アルミニウムまたはアルミニウムを
主成分とする材料からなる膜４０７を４０００Åの厚さ
に形成する。このアルミニウム膜４０７は、後にゲイト
電極として機能する。Next, a film 407 made of aluminum or a material mainly containing aluminum is formed to a thickness of 4000 Å. This aluminum film 407 later functions as a gate electrode.

【００６７】次に、電解溶液中でアルミニウム膜４０７
を陽極として、陽極酸化を行う。電解溶液としては、３
％の酒石酸のエチレングリコール溶液をアンモニア水で
中和して、ＰＨ＝６．９２に調整したものを使用する。
また、白金を陰極として化成電流５ｍＡ、到達電圧１０
Ｖとして処理する。Next, in the electrolytic solution, the aluminum film 407 is formed.
Is used as an anode to perform anodic oxidation. As the electrolytic solution, 3
% Ethylene glycol solution of tartaric acid is neutralized with aqueous ammonia and adjusted to PH = 6.92.
In addition, using platinum as a cathode, the formation current is 5 mA, and the ultimate voltage is 10 mA.
Process as V.

【００６８】こうして形成される緻密な陽極酸化膜４０
８は、後にフォトレジストとの密着性を高める効果があ
る。また、電圧印加時間を制御することで陽極酸化膜４
０８の厚さを制御できる。（図４（Ａ））The dense anodic oxide film 40 thus formed
8 has the effect of increasing the adhesiveness with the photoresist later. Further, by controlling the voltage application time, the anodic oxide film 4
The thickness of 08 can be controlled. (Fig. 4 (A))

【００６９】こうして、図４（Ａ）の状態が得られた
ら、アルミニウム膜４０７をパターニングして、図示し
ないゲイト電極を形成する。After the state shown in FIG. 4A is obtained in this way, the aluminum film 407 is patterned to form a gate electrode (not shown).

【００７０】次に、２度目の陽極酸化を行い、多孔質の
陽極酸化膜４０９を形成する。電解溶液は３％のシュウ
酸水溶液とし、白金を陰極として化成電流２〜３ｍＡ、
到達電圧８Ｖとして処理する。Next, a second anodic oxidation is performed to form a porous anodic oxide film 409. The electrolytic solution was a 3% oxalic acid aqueous solution, and the formation current was 2 to 3 mA with platinum as the cathode.
It is processed as an ultimate voltage of 8V.

【００７１】この時陽極酸化は基板に対して平行な方向
に進行する。また、電圧印加時間を制御することで多孔
質の陽極酸化膜４０９の長さを制御できる。At this time, anodization proceeds in a direction parallel to the substrate. Further, the length of the porous anodic oxide film 409 can be controlled by controlling the voltage application time.

【００７２】さらに、専用の剥離液でフォトレジストを
除去した後、３度目の陽極酸化を行い、図４（Ｂ）の状
態を得る。Further, after removing the photoresist with a dedicated stripping solution, anodic oxidation is performed for the third time to obtain the state of FIG. 4 (B).

【００７３】この時、電解溶液は３％の酒石酸のエチレ
ングリコール溶液をアンモニア水で中和して、ＰＨ＝
６．９２に調整したものを使用する。そして、白金を陰
極として化成電流５〜６ｍＡ、到達電圧１００Ｖとして
処理する。At this time, the electrolytic solution was obtained by neutralizing a 3% ethylene glycol solution of tartaric acid with aqueous ammonia to obtain PH =
Use the one adjusted to 6.92. Then, the platinum is used as a cathode and the formation current is 5 to 6 mA, and the ultimate voltage is 100 V.

【００７４】この際形成される陽極酸化膜４１０は、非
常に緻密、かつ、強固である。そのため、ド−ピング工
程などの後工程で生じるダメージからゲイト電極４１１
を保護する効果を持つ。The anodic oxide film 410 formed at this time is extremely dense and strong. Therefore, the gate electrode 411 is prevented from being damaged in a post process such as a doping process.
Has the effect of protecting.

【００７５】次に、イオンドーピング法により、島状の
半導体層４０５に不純物を注入する。Ｎチャネル型ＴＦ
Ｔを作製するならば不純物としてＰ（リン）を、Ｐチャ
ネル型ＴＦＴを作製するならば不純物としてＢ（ホウ
素）を用いる。Next, impurities are implanted into the island-shaped semiconductor layer 405 by the ion doping method. N-channel type TF
When T is produced, P (phosphorus) is used as an impurity, and when a P-channel TFT is produced, B (boron) is used as an impurity.

【００７６】例えば、Ｐ（リン）の注入は加速電圧６０
〜９０ｋＶ、ドーズ量0.2 〜5 ×１０¹⁵原子／ｃｍ² で
行う。本実施例では、Ｐ（リン）の注入を加速電圧８０
ｋＶ、ドーズ量１×１０¹⁵原子／ｃｍ² で行う。For example, the implantation of P (phosphorus) is performed at an accelerating voltage of 60.
˜90 kV and dose amount 0.2˜5 × 10 ¹⁵ atoms / cm ² . In this embodiment, the injection of P (phosphorus) is performed at an acceleration voltage of 80.
It is performed at kV and a dose of 1 × 10 ¹⁵ atoms / cm ² .

【００７７】すると、ゲイト電極４１１、多孔質の陽極
酸化膜４０９がマスクとなり、後にソース／ドレインと
なる領域４１２、４１３が自己整合的に形成される。Then, the gate electrode 411 and the porous anodic oxide film 409 serve as a mask, and regions 412 and 413 which will later become the source / drain are formed in a self-aligned manner.

【００７８】次に、図１（Ｃ）に示す様に、多孔質の陽
極酸化膜４０９を除去して、２度目のドーピングを行
う。なお、２度目のＰ（リン）の注入は加速電圧６０〜
９０ｋＶ、ドーズ量0.1 〜5 ×１０¹⁴原子／ｃｍ² で行
う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１
０¹⁴原子／ｃｍ² とする。Next, as shown in FIG. 1C, the porous anodic oxide film 409 is removed and a second doping is performed. The second injection of P (phosphorus) is performed at an accelerating voltage of 60 to
It is performed at 90 kV and a dose of 0.1 to 5 × 10 ¹⁴ atoms / cm ² . In this embodiment, the accelerating voltage is 80 kV and the dose is 1 × 1.
It is set to 0 ¹⁴ atoms / cm ² .

【００７９】すると、ゲイト電極４１１がマスクとな
り、ソース領域４１２、ドレイン領域４１３と比較して
不純物濃度の低い、低濃度不純物領域４１４、４１５が
自己整合的に形成される。Then, the gate electrode 411 serves as a mask, and the low-concentration impurity regions 414 and 415 having a lower impurity concentration than the source region 412 and the drain region 413 are formed in a self-aligned manner.

【００８０】同時に、ゲイト電極４１１の直下は不純物
が全く注入されないため、ＴＦＴのチャネルとして機能
する領域４１６が自己整合的に形成される。At the same time, since no impurities are implanted right under the gate electrode 411, a region 416 functioning as a TFT channel is formed in a self-aligned manner.

【００８１】このようにして形成される低濃度不純物領
域（またはＬＤＤ領域）４１５は、チャネル領域４１６
とドレイン領域４１３との間に高電界が形成されるのを
抑制する効果を持つ。The low concentration impurity region (or LDD region) 415 thus formed is the channel region 416.
It has the effect of suppressing the formation of a high electric field between the drain region 413 and the drain region 413.

【００８２】次に、ＫｒＦエキシマレーザーを200 〜30
0mJ/cm² のエネルギー密度で照射することによって、イ
オン注入されたＰ（リン）の活性化を行う。また、活性
化は300 〜450 ℃２hrの熱アニールによっても良いし、
レーザーアニールと熱アニールを併用しても良い。Next, the KrF excimer laser is set to 200 to 30.
Ion-implanted P (phosphorus) is activated by irradiation with an energy density of 0 mJ / cm ² . Also, activation may be performed by thermal annealing at 300 to 450 ° C. for 2 hours,
Laser annealing and thermal annealing may be used together.

【００８３】次に、図４（Ｄ）に示す様に、層間絶縁膜
４１７として酸化珪素膜をプラズマＣＶＤ法により１μ
ｍの厚さに形成する。勿論、窒化珪素膜や有機性樹脂等
の他の絶縁性被膜を用いても良い。Next, as shown in FIG. 4D, a silicon oxide film is formed as an interlayer insulating film 417 by a plasma CVD method at 1 μm.
m. Of course, another insulating film such as a silicon nitride film or an organic resin may be used.

【００８４】次に、コンタクトホールを形成する。手順
としてはまず、層間絶縁膜４１７をバッファーフッ酸を
用いて開孔し、そのままバッファーフッ酸でゲイト絶縁
膜４０６をエッチングして、ソース／ドレイン部コンタ
クトホールを完成させる。Next, a contact hole is formed. As a procedure, first, the interlayer insulating film 417 is opened using buffer hydrofluoric acid, and the gate insulating film 406 is etched as it is with buffer hydrofluoric acid to complete the source / drain contact holes.

【００８５】次いで、クロム酸、酢酸、燐酸、硝酸を混
合した組成からなるクロム混酸溶液を用いて陽極酸化膜
４１０をエッチングして、ゲイト電極部コンタクトホー
ルを完成させる。Then, the anodic oxide film 410 is etched by using a chromium mixed acid solution having a composition in which chromic acid, acetic acid, phosphoric acid and nitric acid are mixed to complete the gate electrode contact hole.

【００８６】このように、ゲイト絶縁膜４０６のエッチ
ングを先に行えば、陽極酸化膜４１０は耐バッファーフ
ッ酸性に優れているため、ゲイト電極４１１を保護する
ことができる。また、クロム混酸溶液はソース領域４１
２、ドレイン領域４１３の表面を殆どエッチングしな
い。As described above, if the gate insulating film 406 is etched first, the gate electrode 411 can be protected because the anodic oxide film 410 has excellent buffer hydrofluoric acid resistance. The chromium mixed acid solution is used as the source region 41.
2. The surface of the drain region 413 is hardly etched.

【００８７】コンタクトホールの形成が終了したら、配
線電極４１８、４１９、４２０を形成して、水素雰囲気
中で３５０℃２ｈｒのアニール処理を行う。After the formation of the contact holes is completed, the wiring electrodes 418, 419 and 420 are formed and the annealing treatment is performed at 350 ° C. for 2 hours in a hydrogen atmosphere.

【００８８】以上の工程を経て、図４（Ｄ）に示す薄膜
トランジスタが作製される。Through the above steps, the thin film transistor shown in FIG. 4D is manufactured.

【００８９】図４（Ｄ）に示すＴＦＴは、ＳｉＯＮ膜を
下地膜として用いることで、アルカリ金属（Ｎａ、Ｋな
ど）イオンや重金属（Ｆｅ、Ｎｉ、Ｃｏなど）イオンの
ドリフトを防ぎ、不純物がガラス基板からデバイスへ拡
散するのを抑えることができる。In the TFT shown in FIG. 4D, the SiON film is used as a base film to prevent alkali metal (Na, K, etc.) ions and heavy metal (Fe, Ni, Co, etc.) ions from drifting, and to eliminate impurities. It is possible to suppress diffusion from the glass substrate to the device.

【００９０】また、下地膜４０２の表面に薄い酸化珪素
膜４０３を形成したことで、下地膜４０２と島状の半導
体層４０４との密着性が向上した。Further, by forming the thin silicon oxide film 403 on the surface of the base film 402, the adhesion between the base film 402 and the island-shaped semiconductor layer 404 is improved.

【００９１】また、島状の半導体層４０４の表面に薄い
酸化珪素膜４０５を形成したことで活性層／ゲイト絶縁
膜界面の状態が改善され、ＴＦＴのしきい値が０Ｖ付近
となり、ｐ−ｃｈ／ｎ−ｃｈＴＦＴともにノーマリオフ
とすることができた。さらに、ＳＩＭＳ分析の結果、活
性層／ゲイト絶縁膜界面のＣ（カーボン）の量を１桁減
少させられることが確認できた。そのため、ＴＦＴのし
きい値の変動が小さくなり、液晶表示装置の画素部に使
用した場合の表示ムラを抑えることができた。Further, since the thin silicon oxide film 405 is formed on the surface of the island-shaped semiconductor layer 404, the condition of the interface between the active layer and the gate insulating film is improved, and the threshold value of the TFT becomes around 0 V, and the p-ch Both / n-ch TFTs could be normally off. Further, as a result of SIMS analysis, it was confirmed that the amount of C (carbon) at the active layer / gate insulating film interface can be reduced by one digit. Therefore, the variation in the threshold value of the TFT is reduced, and the display unevenness when used in the pixel portion of the liquid crystal display device can be suppressed.

【００９２】〔実施例２〕本実施例は、半導体層とゲイ
ト絶縁膜をＳｉＯＮ膜で挟み込んだ構造の薄膜トランジ
スタ（ＴＦＴ）の作製工程に関する。本実施例によるＴ
ＦＴの作製工程は実施例１と同様であるので図４を参考
にして説明する。[Embodiment 2] This embodiment relates to a manufacturing process of a thin film transistor (TFT) having a structure in which a semiconductor layer and a gate insulating film are sandwiched by SiON films. T according to the present embodiment
Since the manufacturing process of the FT is the same as that of the first embodiment, it will be described with reference to FIG.

【００９３】まず、絶縁性表面を有するガラス基板４０
１を用意する。本実施例では、コーニング製７０５９や
同１７３７基板を使用する。First, the glass substrate 40 having an insulating surface.
Prepare 1. In this embodiment, a Corning 7059 or 1737 substrate is used.

【００９４】次に、下地膜４０２としてＳｉＯＮを２０
００Åの厚さに形成する。このＳｉＯＮ膜の成膜条件
は、実施例１に詳細に説明したのでここでは省略する。Next, SiON is used as the base film 402.
It is formed to a thickness of 00 °. The conditions for forming the SiON film have been described in detail in the first embodiment, and are omitted here.

【００９５】その上に、図示しない５００Åの厚さの非
晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により
形成し、適当な結晶化方法により結晶化する。この結晶
化は加熱によっても、レーザー光の照射によっても良
い。An amorphous silicon film (not shown) having a thickness of 500 Å is formed thereon by a plasma CVD method or a low pressure thermal CVD method and crystallized by an appropriate crystallization method. This crystallization may be performed by heating or irradiation with laser light.

【００９６】次に、前記非晶質珪素膜を結晶化して得ら
れた結晶性珪素膜をパターニングして、活性層を構成す
る島状の半導体層４０３を形成する。Next, the crystalline silicon film obtained by crystallizing the amorphous silicon film is patterned to form an island-shaped semiconductor layer 403 which constitutes an active layer.

【００９７】その上に、後にゲイト絶縁膜として機能す
る酸化珪素膜４０４を１５００Åの厚さに形成する。こ
のゲイト絶縁膜４０４はＳｉＯＮ膜や窒化珪素膜であっ
ても良いが、信頼性をより高めるためにはＳｉＯＮ膜を
用いるのが望ましい。A silicon oxide film 404, which later functions as a gate insulating film, is formed thereon with a thickness of 1500 Å. The gate insulating film 404 may be a SiON film or a silicon nitride film, but it is desirable to use a SiON film in order to improve reliability.

【００９８】ゲイト絶縁膜４０４としてＳｉＯＮ膜を用
いるのであれば、下地膜と同じ成膜条件で形成すれば良
い。If a SiON film is used as the gate insulating film 404, it may be formed under the same film forming conditions as the base film.

【００９９】続いて、実施例１と同様の工程により、図
４（Ｃ）の状態を得る。Then, the state shown in FIG. 4C is obtained by the same steps as in the first embodiment.

【０１００】次に、図４（Ｄ）に示す様に、層間絶縁膜
４１５としてＳｉＯＮ膜を１μｍの厚さに形成する。成
膜条件は、実施例１に示した下地ＳｉＯＮ膜の成膜条件
と同様である。Next, as shown in FIG. 4D, a SiON film having a thickness of 1 μm is formed as an interlayer insulating film 415. The film forming conditions are the same as the film forming conditions for the underlying SiON film shown in the first embodiment.

【０１０１】続いて、実施例１と同様の工程により、図
４（Ｄ）に示すような薄膜トランジスタが作製される。Then, by the same steps as in Example 1, a thin film transistor as shown in FIG. 4D is manufactured.

【０１０２】本実施例により作製されたＴＦＴは、ガラ
ス基板からの不純物を抑えるだけでなく、大気中からの
不純物をも防止する効果を持つ。The TFT manufactured according to this example has an effect of not only suppressing impurities from the glass substrate but also preventing impurities from the atmosphere.

【０１０３】〔実施例３〕本実施例は、実施例１及び２
においてゲイト電極として多結晶珪素膜を用いたＴＦＴ
の作製工程に関する。本発明を利用した薄膜トランジス
タ（ＴＦＴ）の作製工程を図５に示す。[Embodiment 3] This embodiment is based on Embodiments 1 and 2.
Using a polycrystalline silicon film as a gate electrode in
The manufacturing process of FIG. 5 shows a manufacturing process of a thin film transistor (TFT) utilizing the present invention.

【０１０４】まず、絶縁性表面を有するガラス基板５０
１を用意する。本実施例では、コーニング製７０５９や
同１７３７基板を使用する。First, the glass substrate 50 having an insulating surface.
Prepare 1. In this embodiment, a Corning 7059 or 1737 substrate is used.

【０１０５】次に、下地膜５０２としてＳｉＯＮを２０
００Åの厚さに形成する。このＳｉＯＮ膜の成膜条件
は、実施例１で詳細に示したのでここでは省略する。Next, as a base film 502, SiON 20 is used.
It is formed to a thickness of 00 °. The conditions for forming the SiON film have been described in detail in the first embodiment, and are omitted here.

【０１０６】その上に、図示しない５００Åの厚さの非
晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により
形成し、適当な結晶化方法により結晶化する。この結晶
化は加熱によっても、レーザー光の照射によっても良
い。An amorphous silicon film (not shown) having a thickness of 500 Å is formed thereon by a plasma CVD method or a low pressure thermal CVD method and crystallized by an appropriate crystallization method. This crystallization may be performed by heating or irradiation with laser light.

【０１０７】次に、前記非晶質珪素膜を結晶化して得ら
れた結晶性珪素膜をパターニングして、活性層を構成す
る島状の半導体層５０３を形成する。Next, the crystalline silicon film obtained by crystallizing the amorphous silicon film is patterned to form an island-shaped semiconductor layer 503 which constitutes an active layer.

【０１０８】その上に、後にゲイト絶縁膜として機能す
るＳｉＯＮ膜５０４を１５００Åの厚さに形成する。こ
のゲイト絶縁膜５０４の形成方法は、前述の下地ＳｉＯ
Ｎ膜５０２の成膜条件と同様である。A SiON film 504 which later functions as a gate insulating film is formed thereon with a thickness of 1500 Å. This gate insulating film 504 is formed by using the above-mentioned base SiO
The conditions for forming the N film 502 are the same.

【０１０９】次に、多結晶珪素膜５０５を熱ＣＶＤ法に
より４０００Åの厚さに形成する。この多結晶珪素膜は
成膜時に予め導電性を持つようにＰ（リン）を１×１０
²⁰〜１×１０²¹cm^-3の濃度となるように添加してある。
図５（Ａ）Next, a polycrystalline silicon film 505 is formed to a thickness of 4000Å by a thermal CVD method. This polycrystalline silicon film contains P (phosphorus) in an amount of 1 × 10 so that it has conductivity in advance during film formation.
It is added so as to have a concentration of ²⁰ to 1 × 10 ²¹ cm ⁻³ .
FIG. 5 (A)

【０１１０】次いで、この多結晶珪素膜５０５をパター
ニングして、ＣＦ₄ ＋Ｏ₂ 系ガスによるプラズマエッチ
ングを行う。この等方性エッチングにおいては、ゲイト
絶縁膜５０４との選択比は１０程度である。Next, this polycrystalline silicon film 505 is patterned and plasma etching is carried out with a CF ₄ + O ₂ based gas. In this isotropic etching, the selection ratio to the gate insulating film 504 is about 10.

【０１１１】この等方性エッチングは、多結晶珪素膜５
０５を横方向に0.1 〜1.0 μｍ削るまで続ける。ただ
し、ゲイト絶縁膜５０４も徐々にエッチングされること
を考慮しておく必要がある。This isotropic etching is performed by using the polycrystalline silicon film 5
No. 05 is laterally cut until 0.1 to 1.0 μm is scraped. However, it is necessary to consider that the gate insulating film 504 is also gradually etched.

【０１１２】こうして、図５（Ｂ）に示す様な、ゲイト
電極として機能する多結晶珪素膜５０７が形成される。
その際、マスクとして用いたフォトレジスト５０６は次
の工程で活用するので残しておく。Thus, as shown in FIG. 5B, a polycrystalline silicon film 507 functioning as a gate electrode is formed.
At that time, the photoresist 506 used as the mask is left as it is used in the next step.

【０１１３】次に、イオンドーピング法により、島状の
半導体層５０３に不純物を注入する。Ｎチャネル型ＴＦ
Ｔを作製するならば不純物としてＰ（リン）を、Ｐチャ
ネル型ＴＦＴを作製するならば不純物としてＢ（ホウ
素）を用いる。Next, impurities are implanted into the island-shaped semiconductor layer 503 by the ion doping method. N-channel type TF
When T is produced, P (phosphorus) is used as an impurity, and when a P-channel TFT is produced, B (boron) is used as an impurity.

【０１１４】例えば、Ｐ（リン）の注入は加速電圧６０
〜９０ｋＶ、ドーズ量0.2 〜5 ×１０¹⁵原子／ｃｍ² で
行う。本実施例では、Ｐ（リン）の注入を加速電圧８０
ｋＶ、ドーズ量１×１０¹⁵原子／ｃｍ² で行う。For example, the implantation of P (phosphorus) is performed at an accelerating voltage of 60.
˜90 kV and dose amount 0.2˜5 × 10 ¹⁵ atoms / cm ² . In this embodiment, the injection of P (phosphorus) is performed at an acceleration voltage of 80.
It is performed at kV and a dose of 1 × 10 ¹⁵ atoms / cm ² .

【０１１５】すると、フォトレジスト５０６がマスクと
なり、後にソース／ドレインとなる領域５０８、５０９
が自己整合的に形成される。Then, the photoresist 506 serves as a mask, and regions 508 and 509 to be source / drain later are formed.
Are formed in a self-aligned manner.

【０１１６】次に、図５（Ｃ）に示す様に、フォトレジ
スト５０６を除去して、２度目のドーピングを行う。な
お、２度目のＰ（リン）の注入は加速電圧６０〜９０ｋ
Ｖ、ドーズ量0.1 〜5 ×１０¹⁴原子／ｃｍ² で行う。本
実施例では、加速電圧８０ｋＶ、ドーズ量１×１０¹⁴原
子／ｃｍ² とする。Next, as shown in FIG. 5C, the photoresist 506 is removed and second doping is performed. Note that the second P (phosphorus) implantation is performed at an acceleration voltage of 60 to 90 k.
V and the dose amount is 0.1 to 5 × 10 ¹⁴ atoms / cm ² . In this embodiment, the acceleration voltage is 80 kV and the dose amount is 1 × 10 ¹⁴ atoms / cm ² .

【０１１７】すると、ゲイト電極５０７がマスクとな
り、ソース領域５０８、ドレイン領域５０９と比較して
不純物濃度の低い、低濃度不純物領域５１０、５１１が
自己整合的に形成される。Then, the gate electrode 507 serves as a mask, and the low-concentration impurity regions 510 and 511 having a lower impurity concentration than the source region 508 and the drain region 509 are formed in a self-aligned manner.

【０１１８】同時に、ゲイト電極５０７の直下は不純物
が全く注入されないため、ＴＦＴのチャネルとして機能
する領域５１２が自己整合的に形成される。At the same time, since no impurities are implanted right under the gate electrode 507, a region 512 functioning as a TFT channel is formed in a self-aligned manner.

【０１１９】このようにして形成される低濃度不純物領
域（またはＬＤＤ領域）５１１は、チャネル領域５１２
とドレイン領域５０９との間に高電界が形成されるのを
抑制する効果を持つ。The low concentration impurity region (or LDD region) 511 thus formed is the channel region 512.
And the drain region 509 have the effect of suppressing the formation of a high electric field.

【０１２０】次に、図５（Ｄ）に示す様に、層間絶縁膜
５１３として酸化珪素膜をプラズマＣＶＤ法により１μ
ｍの厚さに形成する。この際、層間絶縁膜５１３として
ＳｉＯＮ膜を用いればさらに効果的である。勿論、窒化
珪素、有機性樹脂等の他の絶縁性被膜を用いても構わな
い。Next, as shown in FIG. 5D, a silicon oxide film is formed as an interlayer insulating film 513 by 1 μm by a plasma CVD method.
m. At this time, it is more effective to use a SiON film as the interlayer insulating film 513. Of course, another insulating film such as silicon nitride or organic resin may be used.

【０１２１】次に、コンタクトホールを形成して、配線
電極５１４、５１５、５１６を形成する。そして、水素
雰囲気中で３５０℃２ｈｒのアニール処理を行い、図５
（Ｄ）に示すようなＴＦＴが完成する。Next, contact holes are formed and wiring electrodes 514, 515 and 516 are formed. Then, an annealing treatment at 350 ° C. for 2 hours is performed in a hydrogen atmosphere, and
The TFT as shown in (D) is completed.

【０１２２】[0122]

【発明の効果】下地膜としてＳｉＯＮ膜を用いることに
より、アルカリ金属（Ｎａ、Ｋなど）イオンや重金属
（Ｆｅ、Ｎｉ、Ｃｏなど）イオンのドリフトが防がれ、
不純物がガラス基板からデバイスへ拡散するのを抑える
ことができた。By using the SiON film as the base film, the drift of alkali metal (Na, K, etc.) ions and heavy metal (Fe, Ni, Co, etc.) ions can be prevented,
It was possible to suppress the diffusion of impurities from the glass substrate into the device.

【０１２３】また、下地膜４０２の表面に薄い酸化珪素
膜４０３を形成したことで、下地膜４０２と島状の半導
体層４０４との密着性が向上した。Further, by forming the thin silicon oxide film 403 on the surface of the base film 402, the adhesion between the base film 402 and the island-shaped semiconductor layer 404 is improved.

【０１２４】また、島状の半導体層４０４の表面に薄い
酸化珪素膜４０５を形成したことで活性層／ゲイト絶縁
膜界面の状態が改善され、ＴＦＴのしきい値が０Ｖ付近
となり、ｐ−ｃｈ／ｎ−ｃｈＴＦＴともにノーマリオフ
とすることができた。また、この工程中に水素終端され
るため活性層の結晶性が向上した。Further, by forming the thin silicon oxide film 405 on the surface of the island-shaped semiconductor layer 404, the state of the interface of the active layer / gate insulating film is improved, the threshold value of the TFT becomes near 0 V, and the p-ch Both / n-ch TFTs could be normally off. In addition, the crystallinity of the active layer is improved due to hydrogen termination during this process.

【０１２５】さらに、島状の半導体層４０４の表面に薄
い酸化珪素膜４０５を形成したことで活性層／ゲイト絶
縁膜界面のＣ（カーボン）の量が１桁減少することが判
明した。そのため、ＴＦＴのしきい値の変動が小さくな
り、液晶表示装置の画素部に使用した場合の表示ムラを
抑えることができた。Further, it was found that the amount of C (carbon) at the active layer / gate insulating film interface was reduced by one digit by forming the thin silicon oxide film 405 on the surface of the island-shaped semiconductor layer 404. Therefore, the variation in the threshold value of the TFT is reduced, and the display unevenness when used in the pixel portion of the liquid crystal display device can be suppressed.

【０１２６】また、チャネル形成領域をＳｉＯＮ膜で包
み込むことにより、大気中からの不純物をも防ぐことが
できることが確認された。It was also confirmed that by enclosing the channel forming region with a SiON film, impurities from the atmosphere can be prevented.

【０１２７】本発明によるこれらの改善策によって、Ｂ
Ｔ試験のような加速試験にも耐えうる高い信頼性を持つ
ＴＦＴを作製することが可能となった。With these improvements according to the invention, B
It has become possible to fabricate a TFT with high reliability that can withstand accelerated tests such as T tests.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 ＢＴ試験の結果を示す図FIG. 1 is a diagram showing a result of a BT test.

【図２】 ＢＴ試験の結果を示す図FIG. 2 is a diagram showing a result of a BT test.

【図３】 ＢＴ試験の結果を示す図FIG. 3 is a diagram showing a result of a BT test.

【図４】 ＴＦＴの作製工程を示す図FIG. 4 is a diagram showing a manufacturing process of a TFT.

【図５】 ＴＦＴの作製工程を示す図FIG. 5 is a diagram showing a manufacturing process of a TFT.

【符号の説明】[Explanation of symbols]

４０１ ガラス基板 ４０２ 下地膜 ４０３ 薄い酸化珪素膜 ４０４ 島状の半導体層 ４０５ 薄い酸化珪素膜 ４０６ ゲイト絶縁膜 ４０７ アルミニウム膜 ４０８ 緻密な陽極酸化膜 ４０９ 多孔質の陽極酸化膜 ４１０ 強固な陽極酸化膜 ４１１ ゲイト電極 ４１２ ソース領域 ４１３ ドレイン領域 ４１４ 低濃度不純物領域 ４１５ 低濃度不純物領域 ４１６ チャネル領域 ４１７ 層間絶縁膜 ４１８ 配線電極 ４１９ 配線電極 ４２０ 配線電極 401 glass substrate 402 base film 403 thin silicon oxide film 404 island-shaped semiconductor layer 405 thin silicon oxide film 406 gate insulating film 407 aluminum film 408 dense anodic oxide film 409 porous anodic oxide film 410 strong anodic oxide film 411 gate Electrode 412 Source region 413 Drain region 414 Low-concentration impurity region 415 Low-concentration impurity region 416 Channel region 417 Interlayer insulating film 418 Wiring electrode 419 Wiring electrode 420 Wiring electrode

───────────────────────────────────────────────────── フロントページの続き (72)発明者 角野 真也 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 野口 崇 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shinya Tsunono 398 Hase, Atsugi City, Kanagawa Prefecture, Semiconducting Energy Laboratory Co., Ltd.

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】絶縁ゲイト型電界効果半導体装置であっ
て、 絶縁表面を有するガラス基板上に形成された絶縁性薄膜
を有し、 ガラスに接した前記絶縁性薄膜はＳｉＯ_X Ｎ_y で示され
る薄膜であることを特徴とする半導体装置。1. An insulating gate type field effect semiconductor device, comprising an insulating thin film formed on a glass substrate having an insulating surface, said insulating thin film being in contact with glass is represented by SiO _X N _y. A semiconductor device characterized by being a thin film. 【請求項２】請求項１において、前記ＳｉＯ_X Ｎ_y で示
される薄膜の上には10〜200 Åの薄い酸化珪素膜が形成
されていることを特徴とする半導体装置。2. A semiconductor device according to claim 1, wherein a thin silicon oxide film having a thickness of 10 to 200 Å is formed on the thin film represented by SiO _x N _y . 【請求項３】請求項１または請求項２において、ＳｉＯ
_X Ｎ_y で示される薄膜のエネルギーバンドギャップは5.
3 〜7.0 eVであり、比誘電率は４〜６であり、ｘおよび
ｙは、０＜ｘ＜２、０＜ｙ＜４／３を満たすことを特徴
とする半導体装置。3. The method according to claim 1 or 2, wherein SiO
The energy band gap of the thin film indicated by _X N _y is 5.
3 to 7.0 eV, relative permittivity is 4 to 6, and x and y satisfy 0 <x <2 and 0 <y <4/3, respectively. 【請求項４】請求項１乃至請求項３において、ＳｉＯ_X
Ｎ_y で示される薄膜中のＮの量が１×１０¹⁹〜１×１０
²¹cm^-3であり、 Ｈの量が１×１０²⁰〜１×１０²²cm^-3であることを特徴
とする半導体装置。4. The SiO _{x according to} any one of claims 1 to 3.
The amount of N in the thin film represented by N _y is 1 × 10 ¹⁹ to 1 × 10
²¹ cm ⁻³ , and the amount of H is 1 × 10 ²⁰ to 1 × 10 ²² cm ⁻³ . 【請求項５】絶縁ゲイト型電界効果半導体装置であっ
て、 絶縁表面を有するガラス基板上に形成されたＳｉＯ_X Ｎ
_y で示される薄膜を有し、 前記ＳｉＯ_X Ｎ_y で示される薄膜上には10〜200 Åの酸
化珪素膜を有し、 前記酸化珪素膜上に活性層を構成する珪素膜を有するこ
とを特徴とする半導体装置。5. An insulating gate type field effect semiconductor device, wherein SiO _X N is formed on a glass substrate having an insulating surface.
having a thin film represented by _y, to have the SiO _X N _y has a silicon oxide film of 10 to 200 Å in the film represented by the silicon film forming the active layer on the silicon oxide film Characteristic semiconductor device. 【請求項６】絶縁ゲイト型電界効果半導体装置であっ
て、 珪素膜で構成される活性層において、 該活性層のチャネル形成領域は、その下側および上側に
おいてＳｉＯ_X Ｎ_y で示される薄膜に囲まれていること
を特徴とする半導体装置。6. An insulating gate type field effect semiconductor device, comprising: an active layer formed of a silicon film, wherein a channel forming region of the active layer is formed into a thin film represented by SiO _X N _y below and above. A semiconductor device characterized by being surrounded. 【請求項７】絶縁ゲイト型電界効果半導体装置であっ
て、 珪素膜で構成される活性層を有し、 該活性層のチャネル形成領域はその下側および上側に接
して10〜200 Åの酸化珪素膜で囲まれ、 さらにその外側をＳｉＯ_X Ｎ_y で示される薄膜に囲まれ
ていることを特徴とする半導体装置。7. An insulating gate type field effect semiconductor device, comprising an active layer made of a silicon film, wherein a channel forming region of the active layer is in contact with the lower side and the upper side of the oxide layer and has a thickness of 10 to 200Å. A semiconductor device characterized in that it is surrounded by a silicon film, and the outside thereof is surrounded by a thin film of SiO _x N _y . 【請求項８】請求項５乃至請求項７において、ＳｉＯ_X
Ｎ_y で示される薄膜のエネルギーバンドギャップは5.3
〜7.0 eVであり、比誘電率は４〜６であり、ｘおよびｙ
は、０＜ｘ＜２、０＜ｙ＜４／３を満たすことを特徴と
する半導体装置。8. The SiO _{x according to} any one of claims 5 to 7.
The energy band gap of the thin film represented by N _y is 5.3.
~ 7.0 eV, relative permittivity 4 ~ 6, x and y
Is a semiconductor device characterized by satisfying 0 <x <2 and 0 <y <4/3. 【請求項９】請求項５乃至請求項８において、ＳｉＯ_X
Ｎ_y で示される薄膜中のＮの量が１×１０¹⁹〜１×１０
²¹cm^-3であり、 Ｈの量が１×１０²⁰〜１×１０²²cm^-3であることを特徴
とする半導体装置。9. The SiO _{x according to} any one of claims 5 to 8.
The amount of N in the thin film represented by N _y is 1 × 10 ¹⁹ to 1 × 10
²¹ cm ⁻³ , and the amount of H is 1 × 10 ²⁰ to 1 × 10 ²² cm ⁻³ . 【請求項１０】絶縁ゲイト型電界効果半導体装置であっ
て、 珪素膜で構成される活性層を有し、 該活性層に接して形成されたゲイト絶縁膜を有した構造
において、 前記構造からなるチャネル形成領域はその下側および／
または上側をＳｉＯ_XＮ_y で示される薄膜で囲まれてい
ることを特徴とする半導体装置。10. An insulating gate type field effect semiconductor device having an active layer formed of a silicon film, and having a gate insulating film formed in contact with the active layer, the structure comprising: The channel forming region is below and / or
Alternatively, the semiconductor device is characterized in that the upper side is surrounded by a thin film represented by SiO _X N _y . 【請求項１１】請求項１０において、ＳｉＯ_X Ｎ_y で示
される薄膜のエネルギーバンドギャップは5.3 〜7.0 eV
であり、比誘電率は４〜６であり、ｘおよびｙは、０＜
ｘ＜２、０＜ｙ＜４／３を満たすことを特徴とする半導
体装置。11. The energy band gap of a thin film represented by SiO _x N _{y according} to claim 10, which is 5.3 to 7.0 eV.
And the relative permittivity is 4 to 6, and x and y are 0 <
A semiconductor device characterized by satisfying x <2 and 0 <y <4/3. 【請求項１２】請求項１０または請求項１１において、
ＳｉＯ_X Ｎ_y で示される薄膜中のＮの量が１×１０¹⁹〜
１×１０²¹cm^-3であり、 Ｈの量が１×１０²⁰〜１×１０²²cm^-3であることを特徴
とする半導体装置。12. The method according to claim 10, wherein
The amount of N in the thin film represented by SiO _x N _y is 1 × 10 ¹⁹ to
A semiconductor device having a size of 1 × 10 ²¹ cm ⁻³ and an amount of H of 1 × 10 ²⁰ to 1 × 10 ²² cm ⁻³ . 【請求項１３】絶縁ゲイト型電界効果半導体装置の作製
方法であって、 絶縁表面を有するガラス基板上に絶縁性薄膜を形成する
工程を有し、 ガラスに接した前記絶縁性薄膜はＳｉＯ_X Ｎ_y で示され
る薄膜であることを特徴とする半導体装置の作製方法。13. A method of manufacturing an insulating gate type field effect semiconductor device, comprising the step of forming an insulating thin film on a glass substrate having an insulating surface, wherein the insulating thin film in contact with glass is SiO _x N. _A method for manufacturing a semiconductor device, which is a thin film represented by _y . 【請求項１４】請求項１３において、ＳｉＯ_X Ｎ_y で示
される薄膜のエネルギーバンドギャップは5.3 〜7.0 eV
であり、比誘電率は４〜６であり、ｘおよびｙは、０＜
ｘ＜２、０＜ｙ＜４／３を満たすことを特徴とする半導
体装置の作製方法。14. The energy band gap of a thin film represented by SiO _x N _{y according} to claim 13, which is 5.3 to 7.0 eV.
And the relative permittivity is 4 to 6, and x and y are 0 <
A method of manufacturing a semiconductor device, wherein x <2 and 0 <y <4/3 are satisfied. 【請求項１５】請求項１３または請求項１４において、
ＳｉＯ_X Ｎ_y で示される薄膜中のＮの量が１×１０¹⁹〜
１×１０²¹cm^-3であり、 Ｈの量が１×１０²⁰〜１×１０²²cm^-3であることを特徴
とする半導体装置の作製方法。15. The method according to claim 13 or 14,
The amount of N in the thin film represented by SiO _x N _y is 1 × 10 ¹⁹ to
1 × 10 ²¹ cm ⁻³ , and the amount of H is 1 × 10 ²⁰ to 1 × 10 ²² cm ⁻³ . 【請求項１６】請求項１３において、ＳｉＯ_X Ｎ_y で示
される薄膜は、原料ガスとしてモノシラン（ＳｉＨ₄ ）
及び一酸化二窒素（Ｎ₂ Ｏ）を用いることを特徴とする
半導体装置の作製方法。16. The thin film represented by SiO _X N _{y according} to claim 13, wherein monosilane (SiH ₄ ) is used as a source gas.
And a method for manufacturing a semiconductor device, which uses dinitrogen monoxide (N ₂ O). 【請求項１７】請求項１３において、ＳｉＯ_X Ｎ_y で示
される薄膜は、原料ガスとしてクロールシランまたはジ
クロールシランを用いることにより塩素を含有すること
を特徴とする半導体装置の作製方法。17. The method for manufacturing a semiconductor device according to claim 13, wherein the thin film represented by SiO _X N _y contains chlorine by using chlorsilane or dichlorsilane as a source gas.