JPH09153618A - Manufacture of liquid crystal display - Google Patents

Abstract

PROBLEM TO BE SOLVED: To eliminate generation of etch residues on a non-single crystal silicon layer by using a mixed gas of SF6, He and HCl, so as to prevent deterioration of display definition. SOLUTION: By etching an (N+a-Si) layer 15 and an (a-Si) layer 13 using photolithography, these layers are left in an island shape near above a gate electrode 11G, and a channel contact layer of a TFT is formed. The etchant used in this case is a mixed gas of SF6, He and HCl, and particularly, the content of Hcl is adjusted within a range of 10-15%. By such etching, etching is not disturbed even when contaminants and reactants remain on the interface between the (N+a-Si) layer 15 and the (a-Si) layer 13. Therefore, no etch residue due to changes in the etching rate is generated, and high resistance connection between a source and a drain and between sources due to etch residues is eliminated. Thus, deterioration of display definition due to cross talk is prevented.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an active matrix type liquid crystal display device.

【０００２】[0002]

【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、液晶駆動用の透明電極を交差
配置して表示点をマトリクス的に選択しながら電圧を印
加するマトリクス型、更には、液晶駆動用の各画素容量
にスイッチ素子を接続形成し、線順次に書き換え画素を
選択しながら、信号電圧を静電的に常時保持させていく
アクティブマトリクス型は、高精細、高コントラスト比
の動画表示が可能となり、パーソナルコンピュータのデ
ィスプレイ、テレヴィジョンなどに実用化されている。2. Description of the Related Art Liquid crystal display devices have advantages such as small size, thinness, and low power consumption, and have been put to practical use in fields such as OA equipment and AV equipment. In particular, a matrix type in which transparent electrodes for liquid crystal driving are crossed and voltage is applied while selecting display points in a matrix, and further, a switch element is connected to each pixel capacitance for liquid crystal driving, and line-sequentially formed. The active matrix type, which constantly holds the signal voltage electrostatically while selecting the rewriting pixel, is capable of displaying high-definition and high-contrast moving images, and has been put to practical use in personal computer displays, televisions, etc. .

【０００３】アクティブマトリクス型液晶表示装置は、
走査線であるゲートラインと信号線であるドレインライ
ンが同一基板上に交差して配置され、画素容量を構成す
る表示電極がマトリクス状に形成されている。両ライン
の各交差部にはスイッチ素子として薄膜トランジスタ
（ＴＦＴ：thin film transistor）が形成され、各表示
電極に接続されている。このＴＦＴアレイ基板は、共通
電極を一面に有した対向基板と貼り合わされ、内部に液
晶を封入することにより、液晶表示装置として組み立て
られる。ＴＦＴは電界効果型トランジスタ（ＦＥＴ）の
一種であり、また、表示電極は液晶及び共通電極を区画
して画素容量を構成している。各画素容量へはＴＦＴに
より選択的に印加された電圧が保持され、液晶層中に形
成された静電界により液晶の配向状態が変化して透過光
が変調される。An active matrix type liquid crystal display device is
A gate line which is a scanning line and a drain line which is a signal line are arranged so as to intersect with each other on the same substrate, and display electrodes forming pixel capacitors are formed in a matrix. A thin film transistor (TFT) is formed as a switch element at each intersection of both lines and is connected to each display electrode. This TFT array substrate is bonded to a counter substrate having a common electrode on one surface, and a liquid crystal is sealed inside to be assembled as a liquid crystal display device. The TFT is a kind of field effect transistor (FET), and the display electrode defines a liquid crystal and a common electrode to form a pixel capacitance. The voltage selectively applied to each pixel capacitance by the TFT is held, and the electrostatic field formed in the liquid crystal layer changes the alignment state of the liquid crystal to modulate the transmitted light.

【０００４】図６は液晶表示装置単位画素構造であり、
（ａ）が平面図、（ｂ）がそのＡ−Ａ線に沿った断面図
である。ガラス基板（１０）上に、Ｃｒ、Ｍｏ、Ｔｉな
どのメタルからなるＴＦＴのゲート電極（１１Ｇ）、電
荷保持用の補助容量電極（１１Ｓ）、及び、ゲート電極
（１１Ｇ）を共通に接続するゲートライン（１１Ｌ）が
形成されており、これらゲート・補助容量電極配線（１
１）を覆う全面には、ＳｉＮxによりゲート絶縁膜（１
２）が形成されている。ゲート絶縁膜（１２）上の前記
ゲート電極（１１Ｇ）に対応する領域には、ＴＦＴのチ
ャンネル層であるアモルファスシリコン（以下、ａ−Ｓ
ｉと略記する）（１３）、ａ−Ｓｉ（１３）上の中央部
にＳｉＮxからなるエッチングストッパー（１４）、エ
ッチングストッパー（１４）の無いａ−Ｓｉ（１３）の
両端上には、燐によりドーピングされた低抵抗のアモル
ファスシリコン、即ち、Ｎ+ａ−Ｓｉ（１５）が形成さ
れ、それぞれソース・ドレインのコンタクト層となって
いる。ＴＦＴが形成されない領域には、ゲート絶縁膜
（１２）上に、ＩＴＯ（Indium Thin Oxide）からなる
液晶駆動用の表示電極（１６）が形成されている。表示
電極（１６）は、ゲート絶縁膜（１２）を挟んで前記補
助容量電極（１１Ｓ）上に配され電荷保持容量を形成し
ている。Ｎ+ａ−Ｓｉ（１５）上には、それぞれＡｌ／
Ｍｏの積層体からなるＴＦＴのソース電極（１７Ｓ）及
びドレイン電極（１７Ｄ）が形成され、ソース電極（１
７Ｓ）は表示電極（１６）に接続されるとともに、表示
電極（１６）間には、ドレイン電極（１７Ｄ）を共通に
接続するドレインライン（１７Ｌ）が形成されている。FIG. 6 shows a unit pixel structure of a liquid crystal display device.
(A) is a top view, (b) is sectional drawing which followed the AA line. On the glass substrate (10), a gate electrode (11G) of a TFT made of a metal such as Cr, Mo, or Ti, an auxiliary capacitance electrode (11S) for holding charge, and a gate commonly connecting the gate electrode (11G) Lines (11L) are formed, and these gate and auxiliary capacitance electrode wirings (1
The gate insulating film (1
2) is formed. In a region of the gate insulating film (12) corresponding to the gate electrode (11G), amorphous silicon (hereinafter referred to as aS) which is a channel layer of the TFT is formed.
(abbreviated as i) (13), an etching stopper (14) made of SiNx at the center on the a-Si (13), and phosphorus on both ends of the a-Si (13) without the etching stopper (14). Doped low-resistance amorphous silicon, that is, N + a-Si (15) is formed and serves as a source / drain contact layer. A display electrode (16) made of ITO (Indium Thin Oxide) for driving a liquid crystal is formed on the gate insulating film (12) in a region where the TFT is not formed. The display electrode (16) is arranged on the auxiliary capacitance electrode (11S) with the gate insulating film (12) interposed therebetween to form a charge storage capacitance. Al / on the N + a-Si (15), respectively.
A source electrode (17S) and a drain electrode (17D) of a TFT composed of a laminated body of Mo are formed, and the source electrode (1
7S) is connected to the display electrode (16), and a drain line (17L) commonly connecting the drain electrodes (17D) is formed between the display electrodes (16).

【０００５】このような液晶表示装置は、以下のように
製造している。まず基板（１０）上にＣｒのスパッタリ
ングとフォトエッチにより、ゲート・補助容量電極配線
（１１）を形成した後、ゲート絶縁膜（１２）用のＳｉ
Ｎｘ、ａ−Ｓｉ（１３）、及び、エッチングストッパー
（１４）用のＳｉＮxの３層を、ＣＶＤにより真空を破
ることなく連続で成膜する。そして、最上層のＳｉＮx
をエッチングしてエッチングストッパー（１５）の島状
層を形成した後、Ｎ+ａ−Ｓｉ（１５）をＣＶＤ成膜
し、これらＮ+ａ−Ｓｉ（１５）及びａ−Ｓｉ（１３）
を１度のフォトリソグラフィーでエッチングすることに
より、ＴＦＴのチャンネル・コンタクト層を形成する。
ゲート絶縁膜（１２）上の、チャンネル・コンタクト層
を除く領域に、ＩＴＯのスパッタリングとフォトエッチ
により、表示電極（１６）を形成する。更に、Ａｌ／Ｍ
ｏのスパッタリングとフォトエッチにより、Ｎ+ａ−Ｓ
ｉ（１５）上にソース電極（１７Ｓ）とドレイン電極
（１７Ｄ）、表示電極（１６）の間にはドレインライン
（１７Ｌ）を形成している。Such a liquid crystal display device is manufactured as follows. First, the gate / auxiliary capacitance electrode wiring (11) is formed on the substrate (10) by Cr sputtering and photoetching, and then Si for the gate insulating film (12) is formed.
Three layers of Nx, a-Si (13), and SiNx for the etching stopper (14) are continuously formed by CVD without breaking the vacuum. And the uppermost layer of SiNx
Is etched to form an island layer of an etching stopper (15), N + a-Si (15) is deposited by CVD, and these N + a-Si (15) and a-Si (13) are formed.
Is etched by one-time photolithography to form the channel contact layer of the TFT.
A display electrode (16) is formed on the gate insulating film (12) except the channel contact layer by sputtering ITO and photoetching. Furthermore, Al / M
N + a-S by sputtering and photo etching
A source electrode (17S) and a drain electrode (17D) are formed on i (15), and a drain line (17L) is formed between the display electrode (16).

【０００６】[0006]

【発明が解決しようとする課題】図６に示す単位画素構
造を有する液晶表示装置の画面上には、画像とは異なる
線、あるいは点が生じ、表示品位を低下させていた。特
に、線状の表示不良は、ドレインラインに沿ったもので
あり、ドレインライン（１６Ｌ）のクロストークに起因
している。このような、ドレインライン（１６Ｌ）がク
ロストークを起こす原因として、ソース・ドレイン間の
高抵抗接続が考えられる。On the screen of the liquid crystal display device having the unit pixel structure shown in FIG. 6, lines or dots different from the image are generated, which deteriorates the display quality. Particularly, the linear display defect is along the drain line and is caused by the crosstalk of the drain line (16L). The cause of such crosstalk in the drain line (16L) is considered to be high resistance connection between the source and drain.

【０００７】即ち、製造過程において、ゲート絶縁膜
（１２）用ＳｉＮx、ａ−Ｓｉ（１３）、エッチングス
トッパー（１４）用ＳｉＮxの成膜後、最上層のＳｉＮx
をエッチングしてエッチングストッパー（１４）を形成
することにより、エッチングストッパー（１４）以外の
ａ−Ｓｉ（１３）が露出された上、更に、洗浄、乾燥の
工程を経て、続くＮ+ａ−Ｓｉ（１５）の成膜のために
ＣＶＤ装置へ搬送される。つまりこれらの過程において
ａ−Ｓｉ（１３）表面が外気にさらされることになる。
このため、ａ−Ｓｉ（１３）の表面に汚染、反応物など
が生じ、Ｎ+ａ−Ｓｉ（１５）との界面に残ることにな
る。このような界面不良は、エッチング不良を招き、エ
ッチング時間のデッドタイムを生じ、エッチング速度が
変化する。このため、図７に示すように、界面不良の発
生した部分には、ａ−Ｓｉ（１３）のエッチング残り
（１３Ｒ）が発生し、これが、表示電極（１６）とドレ
イン電極線（１７）をつなぐような位置に存在すると、
ソース・ドレイン間の高抵抗接続となる。また、このよ
うな高抵抗接続が図８に示すような隣接する表示電極
（１６）間で生じると、ソース・ソース間の高抵抗接続
となり、やはりクロストークを招き、点状の表示不良と
なる。That is, in the manufacturing process, after forming SiNx for the gate insulating film (12), a-Si (13), and SiNx for the etching stopper (14), the uppermost SiNx.
Is etched to form an etching stopper (14), a-Si (13) other than the etching stopper (14) is exposed, and further cleaning and drying steps are performed, followed by N + a-Si. The film is transferred to a CVD device for film formation in (15). That is, the a-Si (13) surface is exposed to the outside air in these processes.
Therefore, contaminants, reactants, etc. are generated on the surface of the a-Si (13) and remain at the interface with the N + a-Si (15). Such interface failure causes etching failure, dead time of etching time is generated, and the etching rate is changed. Therefore, as shown in FIG. 7, the etching residue (13R) of the a-Si (13) is generated in the portion where the interface defect occurs, and this causes the display electrode (16) and the drain electrode line (17) to be separated. When it exists in the position where it connects,
High resistance connection between source and drain. Further, if such a high resistance connection occurs between the adjacent display electrodes (16) as shown in FIG. 8, a high resistance connection between the source and the source occurs, which also causes crosstalk, resulting in a dot-shaped display defect. .

【０００８】このようなことを防ぐために、エッチング
時間を長くしてエッチング残りを無くそうとすると、今
度はａ−ＳｉとＳｉＮxは比較的エッチング選択比が小
さいために、図９に示すようにゲート絶縁膜（１２）に
僅かの欠陥でもあると、それが増大されて、ピンホール
（ＰＨ）となり、それがゲート・補助容量電極配線（１
１）とソース・ドレイン電極配線（１７）の交差部で発
生すると、両電極配線（１１，１７）間で層間ショート
が発生する問題を招いてしまう。In order to prevent such a situation, if the etching time is lengthened to eliminate the etching residue, this time, since a-Si and SiNx have a relatively small etching selection ratio, as shown in FIG. If there is a slight defect in the insulating film (12), it is increased and becomes a pinhole (PH), which becomes the gate / auxiliary capacitance electrode wiring (1).
When it occurs at the intersection of 1) and the source / drain electrode wiring (17), it causes a problem that an interlayer short circuit occurs between both electrode wirings (11, 17).

【０００９】[0009]

【課題を解決するための手段】本発明はこの課題を解決
するために成されたもので、基板上に、第１の導電性薄
膜を形成し、これをフォトリソグラフィーを用いてエッ
チングすることにより、薄膜トランジスタのゲート電極
及び前記各ゲート電極を同一行について共通に接続する
ゲートラインとを形成する工程と、前記ゲート電極及び
前記ゲートラインを覆う第１の絶縁性薄膜層を形成する
工程と、前記第１の絶縁性薄膜層上に、第１の非単結晶
シリコン層を形成する工程と、前記第１の非単結晶シリ
コン層上に第２の絶縁性薄膜層を形成する工程と、前記
第２の絶縁性薄膜層を、フォトリソグラフィーを用いて
エッチングすることにより、前記ゲート電極に対応する
領域に島状に残す工程と、前記第２の絶縁性薄膜層が島
状に残された前記第１の非単結晶シリコン層上に、不純
物を含有した第２の非単結晶シリコン層を形成する工程
と、前記第２の非単結晶シリコン層及び前記第１の非単
結晶シリコン層をフォトリソグラフィーを用いてエッチ
ングして、前記第２の絶縁性薄膜層が島状に残された領
域と、これの両側にはみ出されたソース及びドレイン領
域に残す工程と、前記第１の絶縁性薄膜層上の、薄膜ト
ランジスタが形成されない領域に、透明導電層からなる
液晶駆動用の表示電極を形成する工程と、前記第１の非
単結晶シリコン層、前記第２の絶縁性薄膜層、前記第２
の非単結晶シリコン層及び前記表示電極が形成された基
板上に、第２の導電性薄膜層を形成し、これをフォトリ
ソグラフィーを用いてエッチングすることにより、前記
第２の非単結晶シリコン層のソース及びドレイン領域上
に残し、それぞれ薄膜トランジスタのソース電極及び前
記ドレイン電極を形成し、前記ソース電極を前記表示電
極に接続するとともに、前記ドレイン電極を同一列につ
いて共通に接続するドレインラインを形成する工程、と
を有する液晶表示装置の製造方法において、前記第２の
非単結晶シリコン層及び前記第１の非単結晶シリコン層
をエッチングする際、エッチャントとして、ＳＦ6、Ｈ
ｅ、Ｈｃｌを含む混合ガスを用い、かつ、Ｈｃｌの添加
量が１０〜１５％の範囲内にある構成である。The present invention has been made to solve this problem, and comprises forming a first conductive thin film on a substrate and etching it by photolithography. Forming a gate electrode of the thin film transistor and a gate line commonly connecting the gate electrodes in the same row; forming a first insulating thin film layer covering the gate electrode and the gate line; Forming a first non-single-crystal silicon layer on the first insulating thin-film layer; forming a second insulating thin-film layer on the first non-single-crystal silicon layer; Etching the second insulating thin film layer by photolithography to leave island-shaped regions in the regions corresponding to the gate electrodes; and the second insulating thin film layer left in island-shaped regions. Forming a second non-single-crystal silicon layer containing impurities on the first non-single-crystal silicon layer; and photolithography the second non-single-crystal silicon layer and the first non-single-crystal silicon layer. On the first insulative thin film layer, the step of etching the second insulative thin film layer in the island-shaped region and the source and drain regions protruding on both sides of the second insulative thin film layer. A step of forming a display electrode for driving a liquid crystal composed of a transparent conductive layer in a region where a thin film transistor is not formed, the first non-single crystal silicon layer, the second insulating thin film layer, and the second insulating thin film layer.
A second conductive thin film layer is formed on the substrate on which the non-single crystal silicon layer and the display electrode are formed, and the second conductive thin film layer is etched by photolithography to obtain the second non-single crystal silicon layer. To form the source electrode and the drain electrode of the thin film transistor respectively, and to connect the source electrode to the display electrode, and to form the drain line commonly connecting the drain electrode to the same column. In the method for manufacturing a liquid crystal display device, the method includes the steps of SF6, H as etchants when etching the second non-single-crystal silicon layer and the first non-single-crystal silicon layer.
A mixed gas containing e and Hcl is used, and the amount of Hcl added is in the range of 10 to 15%.

【００１０】このように、第２の非単結晶シリコン層と
第１の非単結晶シリコン層のエッチングにおいて、エッ
チャントとして、ＳＦ6、Ｈｅ、Ｈｃｌの混合ガスで、
Ｈｃｌの添加量を１０〜１５％の範囲内に調整したもの
を用いることにより、第１及び第２の非単結晶シリコン
層の界面でのエッチング不良が無くされ、エッチング速
度の低下が抑えられ、全面にわたって、均質なエッチン
グが行われる。このため、非単結晶シリコン層のエッチ
ング残りの生ずることが無くなり、このような非単結晶
シリコン層による表示電極とドレインライン間、あるい
は、隣接する表示電極間での高抵抗接続が防がれ、表示
品位の低下が防止される。Thus, in the etching of the second non-single-crystal silicon layer and the first non-single-crystal silicon layer, a mixed gas of SF6, He, and Hcl is used as an etchant.
By using the one in which the added amount of Hcl is adjusted within the range of 10 to 15%, the etching failure at the interface between the first and second non-single-crystal silicon layers is eliminated, and the decrease in etching rate is suppressed. A uniform etching is performed on the entire surface. Therefore, etching residue of the non-single-crystal silicon layer does not occur, and high resistance connection between the display electrode and the drain line by such a non-single-crystal silicon layer or between adjacent display electrodes is prevented, The display quality is prevented from being degraded.

【００１１】また、この範囲でのＨｃｌの添加量では、
非単結晶シリコン層と絶縁層とのエッチング選択性が十
分に高く、非単結晶シリコン層のエッチングにおいて、
下層の絶縁層に損傷を与えることが無くなる。Further, with the amount of Hcl added in this range,
The etching selectivity between the non-single crystal silicon layer and the insulating layer is sufficiently high, and in etching the non-single crystal silicon layer,
Damage to the underlying insulating layer is eliminated.

【００１２】[0012]

【発明の実施の形態】続いて、本発明の実施形態を詳細
に説明する。図１から図５は、製造工程を説明する断面
図である。これらの図を参照しながら本発明の実施形態
にかかる液晶表示装置の製造方法を説明する。まず、図
１で、ガラスなどの透明な基板（１０）上には、Ｃｒな
どの高導電材料をスパッタリングにより１５００Åの厚
さに積層し、これをフォトリソグラフィーを用いてパタ
ーニングすることによりＴＦＴのゲート電極（１１
Ｇ）、電荷保持用の補助容量電極（１１Ｓ）、及び、ゲ
ート電極（１１Ｇ）を同一行について互いに接続するゲ
ートライン（１１Ｌ）を形成している。Next, embodiments of the present invention will be described in detail. 1 to 5 are cross-sectional views illustrating the manufacturing process. A method of manufacturing the liquid crystal display device according to the embodiment of the present invention will be described with reference to these drawings. First, in FIG. 1, a highly conductive material such as Cr is deposited on a transparent substrate (10) such as glass to a thickness of 1500 Å by sputtering, and this is patterned by using photolithography to form a gate of a TFT. Electrode (11
G), an auxiliary capacitance electrode (11S) for holding charges, and a gate line (11L) connecting the gate electrodes (11G) to each other in the same row.

【００１３】次に図２において、ゲート・補助容量電極
配線（１１）を覆う全面にはゲート絶縁膜（１２）とな
るＳｉＮx、ＴＦＴのチャンネル層となるａ−Ｓｉ（１
３）、及び、エッチングストッパー（１４）となるＳｉ
ＮxをプラズマＣＶＤにより連続で積層し、それぞれ、
３０００Å、１０００Å、２５００Åの厚さに成膜す
る。そして、最上層のＳｉＮxをエッチングしてゲート
電極（１１Ｇ）に対応する位置に島状に加工し、エッチ
ングストッパー（１４）を形成する。Next, in FIG. 2, SiNx to be the gate insulating film (12) and a-Si (1 to be the channel layer of the TFT are formed on the entire surface covering the gate / auxiliary capacitance electrode wiring (11).
3) and Si to be the etching stopper (14)
Nx is continuously laminated by plasma CVD,
The film is formed to a thickness of 3000Å, 1000Å, 2500Å. Then, the uppermost layer of SiNx is etched and processed into an island shape at a position corresponding to the gate electrode (11G) to form an etching stopper (14).

【００１４】続く図３の工程において、エッチングスト
ッパー（１４）が形成された全面に、プラズマＣＶＤに
よりＮ+ａ−Ｓｉ（１５）を積層し、５００Åの厚さに
成膜する。この時、図２の工程で、エッチングによりエ
ッチングストッパー（１４）を形成した後、Ｎ+ａ−Ｓ
ｉ（１５）の成膜のために、ＣＶＤ装置へ搬送する際、
一度外気にさらされるため、エッチングストッパー（１
４）が形成されていない全域において、露出されたａ−
Ｓｉ（１３）の表面に汚染物や反応物が付着している場
合があり、その上に積層されたＮ+ａ−Ｓｉ（１５）と
の界面に残留することになる。In the subsequent step of FIG. 3, N + a-Si (15) is laminated by plasma CVD on the entire surface where the etching stopper (14) is formed to form a film having a thickness of 500 Å. At this time, in the process of FIG. 2, after forming the etching stopper (14) by etching, N + a-S
When the film is transferred to a CVD apparatus for film formation of i (15),
The etching stopper (1
4) exposed a- in the entire area where is not formed
In some cases, contaminants or reactants may be attached to the surface of Si (13) and remain at the interface with N + a-Si (15) laminated thereon.

【００１５】そして図４で、このようなＮ+ａ−Ｓｉ
（１５）及びａ−Ｓｉ（１３）をフォトリソグラフィー
を用いてエッチングすることにより、ゲート電極（１１
Ｇ）上付近に島状に残し、ＴＦＴのチャンネル・コンタ
クト層を形成する。この時、用いるエッチャントは、Ｓ
Ｆ6、Ｈｅ、Ｈｃｌの混合ガスであり、特に、Ｈｃｌの
添加量を１０〜１５％の範囲内で調整している。このよ
うなエッチングにより、図３で説明したＮ+ａ−Ｓｉ
（１５）とａ−Ｓｉ（１３）との界面に汚染物や反応物
が残留していても、エッチングが妨げられず、従ってエ
ッチング速度が変化してエッチング残りが生ずるといっ
たことが無くなる。Then, in FIG. 4, such N + a-Si
By etching (15) and a-Si (13) using photolithography, the gate electrode (11
G) A channel contact layer of the TFT is formed by leaving it in the shape of an island near the top. At this time, the etchant used is S
It is a mixed gas of F6, He, and Hcl, and the amount of Hcl added is adjusted within the range of 10 to 15%. By such etching, N + a-Si described in FIG.
Even if contaminants or reactants remain at the interface between (15) and a-Si (13), etching is not hindered, and therefore the etching rate does not change and etching residue does not occur.

【００１６】次に、図５に示す如く、ＩＴＯをスパッタ
リングにより１５００Åの厚さに成膜し、これをフォト
リソグラフィーを用いてエッチングすることにより、ゲ
ート絶縁膜（１２）上の、ＴＦＴが形成される部分を除
く領域に液晶駆動用の表示電極（１６）を形成する。表
示電極（１６）は、ゲート絶縁膜（１２）を挟んで前記
補助容量電極（１１Ｓ）と部分的に対向し、電荷保持容
量を形成している。続いて、Ａｌ／Ｍｏの積層体をスパ
ッタリングにより７０００Å／１０００Åの厚さに成膜
し、これをフォトリソグラフィーを用いてエッチングす
ることにより、Ｎ+ａ−Ｓｉ（１５）上にソース電極
（１７Ｓ）及びドレイン電極（１７Ｄ）、更に、ドレイ
ン電極（１７Ｓ）を同一列について互いに接続するドレ
インライン（１７Ｌ）を形成し、ソース電極（１７Ｓ）
を表示電極（１６）に接続する。最後に、ソース電極
（１７Ｓ）とドレイン電極（１７Ｄ）をマスクに、Ｎ+
ａ−Ｓｉ（１５）の中央部をエッチング除去して、ソー
ス・ドレイン領域に分離する。Next, as shown in FIG. 5, ITO is formed into a film having a thickness of 1500 Å by sputtering, and this is etched using photolithography to form a TFT on the gate insulating film (12). A display electrode (16) for driving a liquid crystal is formed in a region excluding a portion to be covered. The display electrode (16) partially faces the auxiliary capacitance electrode (11S) with the gate insulating film (12) interposed therebetween, and forms a charge storage capacitance. Subsequently, a laminated body of Al / Mo is formed into a film having a thickness of 7000Å / 1000Å by sputtering, and this is etched by using photolithography, so that the source electrode (17S) is formed on the N + a-Si (15). A drain electrode (17D), a drain line (17L) connecting the drain electrodes (17S) to each other in the same column, and a source electrode (17S).
Is connected to the display electrode (16). Finally, using the source electrode (17S) and the drain electrode (17D) as a mask, N +
The central portion of the a-Si (15) is removed by etching to separate it into source / drain regions.

【００１７】前述の図４の工程で、Ｎ+ａ−Ｓｉ（１
５）／ａ−Ｓｉ（１３）のエッチングにおいて、ＳＦ
6、Ｈｅ、Ｈｃｌの混合ガスからなるエッチャントに関
して、特に、Ｈｃｌの流量比を１０〜１５％に範囲に設
定する根拠を以下で説明する。ＳＦ6は反応性ガス、Ｈ
ｅはキャリアガス、Ｈｃｌは堆積性ガスである。Ｈｃｌ
はＮ+ａ−Ｓｉ（１５）／ａ−Ｓｉ（１３）の下のゲー
ト絶縁膜（１２）を構成するＳｉＮxとのエッチング選
択性を出すための材料である。即ち、Ｈｃｌは絶縁物の
再形成によりＳｉＮxのエッチングを阻止する方向に作
用する。In the process of FIG. 4 described above, N + a-Si (1
5) / a-Si (13) etching, SF
Regarding the etchant composed of the mixed gas of 6, He and Hcl, the reason for setting the flow rate ratio of Hcl within the range of 10 to 15% will be described below. SF6 is a reactive gas, H
e is a carrier gas, and Hcl is a deposition gas. Hcl
Is a material for providing etching selectivity to SiNx forming the gate insulating film (12) under the N + a-Si (15) / a-Si (13). That is, Hcl acts to prevent the etching of SiNx by reforming the insulator.

【００１８】まずａ−Ｓｉ及びＳｉＮxのエッチングに
おいて、ＳＦ6とＨｅの混合ガスを用い、各々のガスの
流量を変えたときのエッチレートと均一性を測定し、表
１及び表２を作成した。ＲＦパワーはいずれも３００
［Ｗ］である。First, in the etching of a-Si and SiNx, a mixed gas of SF6 and He was used, and the etching rate and the uniformity were measured when the flow rate of each gas was changed, and Tables 1 and 2 were prepared. RF power is 300
[W].

【００１９】[0019]

【表１】 [Table 1]

【００２０】[0020]

【表２】 [Table 2]

【００２１】これらの表より、ＳＦ6流量が増大するに
従って、ａ−Ｓｉ、ＳｉＮxともにエッチレートが上昇
しており、また、ａ−ＳｉよりもＳｉＮxのエッチング
レートが大きく、ａ−Ｓｉ／ＳｉＮx構造におけるａ−
Ｓｉのエッチングには、更にＨｃｌを添加してＳｉＮx
との選択性を持たせる必要があることが分かる。表１及
び表２より、ａ−Ｓｉのエッチング条件として、エッチ
レートと均一性を考慮して例えば条件を採用し、これ
にＨｃｌを流量比を変えて添加した場合のエッチング特
性を調べ表３に示した。いずれの場合も、ＳＦ6流量は
２００［ｓｃｃｍ］、Ｈｅ流量は２００［ｓｃｃｍ］、
真空度は２００［ｍＴｏｒｒ］、ＲＦパワーは３００
［Ｗ］である。From these tables, the etching rates of both a-Si and SiNx increase as the flow rate of SF6 increases, and the etching rate of SiNx is higher than that of a-Si. a-
To etch Si, add Hcl and add SiNx.
It turns out that it is necessary to have selectivity with. From Tables 1 and 2, as etching conditions for a-Si, for example, the conditions were adopted in consideration of the etching rate and the uniformity, and the etching characteristics when Hcl was added at different flow rate ratios were investigated. Indicated. In either case, the SF6 flow rate is 200 [sccm], the He flow rate is 200 [sccm],
Vacuum degree is 200 [mTorr], RF power is 300
[W].

【００２２】[0022]

【表３】 [Table 3]

【００２３】表より、Ｈｃｌの添加量が多い程、ａ−Ｓ
ｉとＳｉＮxtとのエッチング選択性が高くなることが分
かる。通常、ａ−Ｓｉ／ＳｉＮxの構造におけるａ−Ｓ
ｉのエッチングにおいては、下地のＳｉＮxへのダメー
ジを少なくするためにはａ−ＳｉとＳｉＮxとのエッチ
レート比が４以上であることが望まれる。一方、Ｈｃｌ
添加量が多くなりすぎると今度はａ−Ｓｉのエッチレー
トの低下をもたらし、ａ−Ｓｉのエッチング残りの原因
ともなる。表３から、ａ−Ｓｉ／ＳｉＮxのエッチレー
ト比が４以上で、かつ、ａ−Ｓｉのエッチレートが最も
高い値を示すのは、条件及びである。これより、図
４における、Ｎ+ａ−Ｓｉ（１５）／ａ−Ｓｉ（１３）
のエッチング工程において、ＳＦ6、Ｈｅ、Ｈｃｌの混
合ガスで、Ｈｃｌの流量比を１０〜１５％に範囲に設定
したエッチャントを用いることにより、ＳｉＮxのエッ
チングを防ぎながら、ａ−Ｓｉのエッチング残りを無く
すことができる。From the table, it can be seen that the larger the amount of Hcl added, the more a-S
It can be seen that the etching selectivity between i and SiNxt becomes high. Usually, a-S in the structure of a-Si / SiNx
In the etching of i, it is desired that the etching rate ratio of a-Si and SiNx is 4 or more in order to reduce the damage to the underlying SiNx. On the other hand, Hcl
If the amount of addition is too large, then the etch rate of a-Si is lowered, and this also causes a residue of a-Si etching. From Table 3, it is the condition and that the etch rate ratio of a-Si / SiNx is 4 or more and the etch rate of a-Si shows the highest value. From this, N + a-Si (15) / a-Si (13) in FIG.
In the etching step of, the etching gas of Si-Nx is eliminated while the etching residue of a-Si is eliminated by using an etchant with a mixed gas of SF6, He, and Hcl and a flow rate ratio of Hcl set to a range of 10 to 15%. be able to.

【００２４】また、表３には、参考例として、Ｈｃｌの
流量比を更に高くした場合を示している。エッチング条
件は、ＳＦ6、Ｈｅ、Ｈｃｌの流量がそれぞれ、２００
［ｓｃｃｍ］、３００［ｓｃｃｍ］、３００［ｓｃｃ
ｍ］、真空度が２５０［ｍＴｏｒｒ］、ＲＦパワーが４
００［Ｗ］である。この時、Ｈｃｌの流量比は３７．５
％であるが、ＲＦパワーを上げているためａ−Ｓｉのエ
ッチレートは、と同程度の高い値が得られ、また、
ａ−Ｓｉ／ＳｉＮxのエッチレート比は２５以上と、極
めて高くなっている。Further, Table 3 shows, as a reference example, a case where the flow rate ratio of Hcl is further increased. The etching conditions are such that the flow rates of SF6, He, and Hcl are each 200
[Sccm], 300 [sccm], 300 [scc
m], the degree of vacuum is 250 [mTorr], and the RF power is 4
It is 00 [W]. At this time, the flow rate ratio of Hcl is 37.5.
%, But because the RF power is increased, the etch rate of a-Si can be as high as
The etch rate ratio of a-Si / SiNx is 25 or more, which is extremely high.

【００２５】ここで、表３の条件でのａ−Ｓｉのドラ
イエッチングを実際に行った場合と、参考例として示し
た条件で行った場合について不良個所を評価し、ａ−Ｓ
ｉのエッチング残りの個数を測定し、表４に示した。測
定では、ジャストエッチに対するオーバーエッチ量を２
０％に設定し、また、条件においてオーバーエッチ量
を５０％に設定した条件による結果も示した。また、
各条件について、工程Ａと工程Ｂでは、エッチングスト
ッパー（１４）を形成するＳｉＮxのエッチングにおい
て、レジストを異なるコーターにより形成している。サ
ンプルは、９枚取りマザーガラス基板における中心部の
１枚において、不良個所を検査し、ａ−Ｓｉエッチング
残りによるものについてカウントした。Here, the defective portion was evaluated by actually performing dry etching of a-Si under the conditions shown in Table 3 and by performing the dry etching under the conditions shown as a reference example.
The number of etching residues of i was measured and shown in Table 4. In the measurement, the amount of overetch to just etch is 2
The results are also shown under the condition that 0% is set and the overetch amount is set to 50%. Also,
Under each condition, in step A and step B, resists are formed by different coaters in the etching of SiNx forming the etching stopper (14). As for the sample, a defective portion was inspected in one of the central portions of the nine-piece mother glass substrate, and the number of a-Si etching residues was counted.

【００２６】[0026]

【表４】 [Table 4]

【００２７】表より、参考例と比べて表３により設定し
た条件を採用することによりａ−Ｓｉエッチング残り
が減少しており、更に条件よりオーバーエッチ量を増
やした条件の方がより減少していることが分かる。ま
た各種条件において、工程ＡとＢでは、Ａの方がエッチ
ング残りが多く、Ａ工程のコーター及び洗浄装置を用い
ることによりエッチング残りが増えるが、これによって
も、エッチングストッパー（１４）形成後、Ｎ+ａ−Ｓ
ｉ（１５）の成膜時点でエッチング残りの原因が生じて
いることを示している。しかし、いずれの場合でも、表
３の結果を用いた条件設定によりエッチング残りを減ら
せることが分かる。即ち、ＳＦ6、Ｈｅ、Ｈｃｌの混合
ガスで、Ｈｃｌの添加量を流量比で１０〜１５％に範囲
に設定することにより、ａ−Ｓｉ（１３）／Ｎ+ａ−Ｓ
ｉ（１５）の界面におけるエッチングデッドタイムを短
縮して、エッチングの不均一によるａ−Ｓｉ（１３）の
エッチング残りを防ぐことができる。From the table, the a-Si etching residue is reduced by adopting the conditions set in Table 3 as compared with the reference example, and the condition in which the overetch amount is increased more than the conditions is further decreased. I know that Under various conditions, in steps A and B, A has more etching residue and the etching residue increases due to the use of the coater and the cleaning device in step A. This also causes N after the etching stopper (14) is formed. + a-S
This indicates that the cause of etching residue occurs at the time of film formation of i (15). However, in any case, it can be seen that the etching residue can be reduced by setting the conditions using the results of Table 3. That is, by using a mixed gas of SF6, He, and Hcl and setting the amount of Hcl added within the range of 10 to 15% in terms of flow rate ratio, a-Si (13) / N + a-S
The etching dead time at the interface of i (15) can be shortened, and the etching residue of a-Si (13) due to nonuniform etching can be prevented.

【００２８】また、Ｈｃｌの流量比を高くすると、ａ−
ＳｉとＳｉＮxのエッチング選択性が向上するが、同時
に、ＳｉＮxとの界面における堆積性がエッチングを妨
げる方向に働くため、特に、実際の工程にあっては、Ｎ
+ａ−Ｓｉ（１５）／ａ−Ｓｉ（１３）界面に残留する
汚染や反応物により生じるエッチングの進行の遅れ、即
ち、デッドタイムが長くなり、エッチング残りが増える
ことがわかる。ここで、ａ−ＳｉとＳｉＮxのエッチレ
ート比の高さを利用して、エッチングオーバー量を多く
設定することも可能ではあるが、通常でも、エッチング
のばらつきを考慮して２０％程度のオーバー量をとって
いるため、更に、デッドタイムの分を付加すると、オー
バー量は５０〜１００％にもなり、スループットの低下
をもたらすことになる。従って、Ｎ+ａ−Ｓｉ（１５）
／ａ−Ｓｉ（１３）のエッチングは、ＳＦ6、Ｈｅ、Ｈ
ｃｌの混合ガスで、Ｈｃｌの流量比を１０〜１５％に範
囲に設定したエッチャントを用いるのが、歩留まり、コ
ストの点で最良である。When the flow rate ratio of Hcl is increased, a-
Although the etching selectivity between Si and SiNx is improved, at the same time, the depositability at the interface with SiNx acts in the direction of hindering the etching.
It can be seen that the delay in the progress of etching caused by the contamination and the reaction product remaining on the + a-Si (15) / a-Si (13) interface, that is, the dead time becomes longer and the etching residue increases. Here, it is possible to set a large etching over amount by utilizing the high etching rate ratio of a-Si and SiNx, but normally, the over amount of about 20% is taken into consideration in consideration of the variation in etching. Therefore, if the dead time is further added, the over amount becomes 50% to 100%, resulting in a decrease in throughput. Therefore, N + a-Si (15)
/ A-Si (13) etching is SF6, He, H
It is the best in terms of yield and cost to use an etchant in which the flow rate ratio of Hcl is set in the range of 10 to 15% with a mixed gas of cl.

【００２９】[0029]

【発明の効果】以上の説明から明らかな如く、本発明
は、ＴＦＴのチャンネル・コンタクト層を構成するＮ+
ａ−Ｓｉ／ａ−Ｓｉのエッチングにおいて、ＳＦ6とＨ
ｅの混合ガスに、流量比１０〜１５％のＨｃｌを添加す
るものである。これにより、ａ−Ｓｉの下地であるＳｉ
Ｎxとの十分なエッチング選択性が得られて、ゲート絶
縁膜のエッチングが抑えられ、膜欠陥に起因する層間シ
ョートが防がれるとともに、ａ−ＳｉとＮ+ａ−Ｓｉの
界面にけるエッチング阻止作用によりａ−Ｓｉのエッチ
ング残りが生じるのが防がれ、エッチング残りによるソ
ース・ドレイン間、及び、ソース・ソース間の高抵抗接
続が無くされ、クロストーク現象による表示品位の低下
が防がれる。As is apparent from the above description, the present invention provides N + forming the channel contact layer of a TFT.
In etching a-Si / a-Si, SF6 and H
Hcl having a flow rate ratio of 10 to 15% is added to the mixed gas of e. As a result, Si that is the base of a-Si
Sufficient etching selectivity with Nx is obtained, etching of the gate insulating film is suppressed, interlayer short circuit due to film defects is prevented, and etching is prevented at the interface between a-Si and N + a-Si. It is possible to prevent the etching residue of a-Si from occurring due to the action, eliminate the high resistance connection between the source / drain and the source / source due to the etching residue, and prevent the deterioration of the display quality due to the crosstalk phenomenon. .

【図面の簡単な説明】[Brief description of the drawings]

【図１】液晶表示装置の製造方法を示す工程図である。FIG. 1 is a process drawing showing a method of manufacturing a liquid crystal display device.

【図２】液晶表示装置の製造方法を示す工程図である。FIG. 2 is a process drawing showing a method of manufacturing a liquid crystal display device.

【図３】液晶表示装置の製造方法を示す工程図である。FIG. 3 is a process drawing showing the manufacturing method of the liquid crystal display device.

【図４】液晶表示装置の製造方法を示す工程図である。FIG. 4 is a process chart showing a method of manufacturing a liquid crystal display device.

【図５】液晶表示装置の製造方法を示す工程図である。FIG. 5 is a process drawing showing the manufacturing method of the liquid crystal display device.

【図６】液晶表示装置の平面図と断面図である。6A and 6B are a plan view and a cross-sectional view of a liquid crystal display device.

【図７】従来の液晶表示装置の問題点を示す断面図であ
る。FIG. 7 is a cross-sectional view showing a problem of a conventional liquid crystal display device.

【図８】従来の液晶表示装置の問題点を示す断面図であ
る。FIG. 8 is a cross-sectional view showing a problem of a conventional liquid crystal display device.

【図９】従来の液晶表示装置の問題点を示す断面図であ
る。FIG. 9 is a cross-sectional view showing a problem of a conventional liquid crystal display device.

【符号の説明】[Explanation of symbols]

１０ 基板 １１ ゲート・補助容量電極配線 １２ ゲート絶縁膜 １３ ａ−Ｓｉ １４ エッチングストッパー １５ Ｎ+ａ−Ｓｉ １６ 表示電極 １７ ソース・ドレイン電極配線 10 Substrate 11 Gate / Auxiliary Capacitance Electrode Wiring 12 Gate Insulating Film 13 a-Si 14 Etching Stopper 15 N + a-Si 16 Display Electrode 17 Source / Drain Electrode Wiring

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 基板上に、第１の導電性薄膜を形成し、
これをフォトリソグラフィーを用いてエッチングするこ
とにより、薄膜トランジスタのゲート電極及び前記各ゲ
ート電極を同一行について共通に接続するゲートライン
とを形成する工程と、 前記ゲート電極及び前記ゲートラインを覆う第１の絶縁
性薄膜層を形成する工程と、 前記第１の絶縁性薄膜層上に、第１の非単結晶シリコン
層を形成する工程と、 前記第１の非単結晶シリコン層上に第２の絶縁性薄膜層
を形成する工程と、 前記第２の絶縁性薄膜層を、フォトリソグラフィーを用
いてエッチングすることにより、前記ゲート電極に対応
する領域に島状に残す工程と、 前記第２の絶縁性薄膜層が島状に残された前記第１の非
単結晶シリコン層上に、不純物を含有した第２の非単結
晶シリコン層を形成する工程と、 前記第２の非単結晶シリコン層及び前記第１の非単結晶
シリコン層をフォトリソグラフィーを用いてエッチング
して、前記第２の絶縁性薄膜層が島状に残された領域
と、これの両側にはみ出されたソース及びドレイン領域
に残す工程と、 前記第１の絶縁性薄膜層上の、薄膜トランジスタが形成
されない領域に、透明導電層からなる液晶駆動用の表示
電極を形成する工程と、 前記第１の非単結晶シリコン層、前記第２の絶縁性薄膜
層、前記第２の非単結晶シリコン層及び前記表示電極が
形成された基板上に、第２の導電性薄膜層を形成し、こ
れをフォトリソグラフィーを用いてエッチングすること
により、前記第２の非単結晶シリコン層のソース及びド
レイン領域上に残し、それぞれ薄膜トランジスタのソー
ス電極及び前記ドレイン電極を形成し、前記ソース電極
を前記表示電極に接続するとともに、前記ドレイン電極
を同一列について共通に接続するドレインラインを形成
する工程、とを有する液晶表示装置の製造方法におい
て、 前記第２の非単結晶シリコン層及び前記第１の非単結晶
シリコン層をエッチングする際、エッチャントとして、
ＳＦ6、Ｈｅ、Ｈｃｌを含む混合ガスを用い、かつ、Ｈ
ｃｌの流量比を１０〜１５％の範囲内にしたことを特徴
とする液晶表示装置の製造方法。1. A first conductive thin film is formed on a substrate,
This is etched using photolithography to form a gate electrode of the thin film transistor and a gate line commonly connecting the gate electrodes in the same row, and a first step of covering the gate electrode and the gate line. Forming an insulative thin film layer, forming a first non-single-crystal silicon layer on the first insulative thin film layer, and forming a second insulation on the first non-single-crystal silicon layer. A conductive thin film layer, leaving the second insulating thin film layer in an island shape in a region corresponding to the gate electrode by etching using photolithography, and the second insulating film A step of forming a second non-single-crystal silicon layer containing impurities on the first non-single-crystal silicon layer in which the thin film layer is left in the form of islands; The con-layer and the first non-single-crystal silicon layer are etched by photolithography to form a region where the second insulating thin film layer is left in an island shape, and a source and a drain protruding on both sides of the region. Leaving in a region, forming a liquid crystal driving display electrode made of a transparent conductive layer in a region on the first insulating thin film layer where a thin film transistor is not formed, and the first non-single-crystal silicon layer Forming a second conductive thin film layer on the substrate on which the second insulating thin film layer, the second non-single-crystal silicon layer and the display electrode are formed, and etching the second conductive thin film layer using photolithography. To leave the source electrode and the drain electrode of the thin film transistor on the source and drain regions of the second non-single-crystal silicon layer, respectively. Forming a drain line connecting the display electrodes and commonly connecting the drain electrodes to each other in the same column, the manufacturing method of the liquid crystal display device, wherein the second non-single-crystal silicon layer and the first As an etchant when etching the non-single crystal silicon layer of
Using a mixed gas containing SF6, He, and Hcl, and H
A method for manufacturing a liquid crystal display device, wherein a flow rate ratio of cl is within a range of 10 to 15%.