JPH09153616A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH09153616A JPH09153616A JP8266614A JP26661496A JPH09153616A JP H09153616 A JPH09153616 A JP H09153616A JP 8266614 A JP8266614 A JP 8266614A JP 26661496 A JP26661496 A JP 26661496A JP H09153616 A JPH09153616 A JP H09153616A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- gate electrode
- silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 132
- 239000002184 metal Substances 0.000 claims abstract description 132
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 90
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 64
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 63
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 55
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 55
- 239000010703 silicon Substances 0.000 claims abstract description 55
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 48
- 239000007789 gas Substances 0.000 claims abstract description 40
- 238000009792 diffusion process Methods 0.000 claims abstract description 38
- 238000004544 sputter deposition Methods 0.000 claims abstract description 31
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 43
- 229910017052 cobalt Inorganic materials 0.000 claims description 21
- 239000010941 cobalt Substances 0.000 claims description 21
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 21
- 229910052759 nickel Inorganic materials 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 10
- 229910052786 argon Inorganic materials 0.000 claims description 7
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 239000012298 atmosphere Substances 0.000 claims description 2
- 238000009751 slip forming Methods 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 229910005883 NiSi Inorganic materials 0.000 abstract description 45
- 239000000758 substrate Substances 0.000 abstract description 42
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 26
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 abstract description 14
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 abstract description 12
- 239000011259 mixed solution Substances 0.000 abstract description 7
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 6
- 239000003963 antioxidant agent Substances 0.000 abstract 1
- 230000003078 antioxidant effect Effects 0.000 abstract 1
- 235000006708 antioxidants Nutrition 0.000 abstract 1
- 239000000243 solution Substances 0.000 abstract 1
- 238000001039 wet etching Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 46
- 238000010586 diagram Methods 0.000 description 19
- 229910021334 nickel silicide Inorganic materials 0.000 description 18
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 18
- 229910019001 CoSi Inorganic materials 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 238000004458 analytical method Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000010306 acid treatment Methods 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 5
- 239000012528 membrane Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000000137 annealing Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910007991 Si-N Inorganic materials 0.000 description 1
- 229910004219 SiNi Inorganic materials 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000002003 electron diffraction Methods 0.000 description 1
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/58—After-treatment
- C23C14/5806—Thermal treatment
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/0021—Reactive sputtering or evaporation
- C23C14/0036—Reactive sputtering
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
- C23C14/14—Metallic material, boron or silicon
- C23C14/16—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
- C23C14/165—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon by cathodic sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Mechanical Engineering (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Thermal Sciences (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】シリコン膜等との界面が平坦なニッケルまたは
コバルトシリサイド膜を備えた半導体装置およびその製
造方法を提供する。 【解決手段】シリコン膜２１の表面に、窒素ガスを添加
した混合ガスを用いて、スパッタ法によりニッケルまた
はコバルトの第１の金属膜２２を形成する工程と、前記
シリコン膜２１と前記第１の金属膜２２とを熱反応さ
せ、ニッケルシリサイドまたはコバルトシリサイドの膜
２４を形成する工程を具備する。
コバルトシリサイド膜を備えた半導体装置およびその製
造方法を提供する。 【解決手段】シリコン膜２１の表面に、窒素ガスを添加
した混合ガスを用いて、スパッタ法によりニッケルまた
はコバルトの第１の金属膜２２を形成する工程と、前記
シリコン膜２１と前記第１の金属膜２２とを熱反応さ
せ、ニッケルシリサイドまたはコバルトシリサイドの膜
２４を形成する工程を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関わり、特にニッケルシリサイド膜あるい
はコバルトシリサイド膜などの金属シリサイド膜を用い
た半導体装置およびその製造方法に関する。
の製造方法に関わり、特にニッケルシリサイド膜あるい
はコバルトシリサイド膜などの金属シリサイド膜を用い
た半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置、中でもＭＯＳＦＥＴ（Meta
l Oxide Semiconductor Field EffectTransistor）の微
細化の進展に伴い、ソース／ドレイン拡散層およびゲー
ト電極の寄生抵抗による高速動作の妨げが問題になって
きている。そこで、このソース／ドレイン拡散層および
ゲート電極の表面に低抵抗な膜である金属シリサイド膜
を形成する方法が提案されている。図２７（ａ）は、こ
の方法により形成されたＭＯＳＦＥＴの断面図である。
このＭＯＳＦＥＴの製造は以下のように行う。
l Oxide Semiconductor Field EffectTransistor）の微
細化の進展に伴い、ソース／ドレイン拡散層およびゲー
ト電極の寄生抵抗による高速動作の妨げが問題になって
きている。そこで、このソース／ドレイン拡散層および
ゲート電極の表面に低抵抗な膜である金属シリサイド膜
を形成する方法が提案されている。図２７（ａ）は、こ
の方法により形成されたＭＯＳＦＥＴの断面図である。
このＭＯＳＦＥＴの製造は以下のように行う。
【０００３】まず、シリコン基板１の表面の素子分離領
域２に囲まれた素子領域に、ゲート絶縁膜４を介してポ
リシリコン等からなるゲート電極３を形成し、ゲート電
極３をマスクにしてＬＤＤ（Lightly Doped Drain ）構
造の拡散層を形成するために、イオン注入を行う。続い
てゲート電極３の側壁に側壁絶縁膜５を形成する。
域２に囲まれた素子領域に、ゲート絶縁膜４を介してポ
リシリコン等からなるゲート電極３を形成し、ゲート電
極３をマスクにしてＬＤＤ（Lightly Doped Drain ）構
造の拡散層を形成するために、イオン注入を行う。続い
てゲート電極３の側壁に側壁絶縁膜５を形成する。
【０００４】ゲート電極３と側壁絶縁膜５をマスクとし
て、高い不純物濃度のソース／ドレイン拡散層７を形成
するためにイオン注入を行い、続いてこの注入されたイ
オンの活性化を行う。
て、高い不純物濃度のソース／ドレイン拡散層７を形成
するためにイオン注入を行い、続いてこの注入されたイ
オンの活性化を行う。
【０００５】希弗酸処理でシリコン基板上の酸化膜を除
去した後、基板１上にＮｉ膜等の金属膜をスパッタ法に
より形成し、熱処理を行うことにより、ＮｉＳｉ膜１７
等の金属シリサイド膜を形成する。
去した後、基板１上にＮｉ膜等の金属膜をスパッタ法に
より形成し、熱処理を行うことにより、ＮｉＳｉ膜１７
等の金属シリサイド膜を形成する。
【０００６】この後反応せずに残ったＮｉ膜を除去して
図示せぬ層間絶縁膜を堆積し、コンタクトホールを形成
した後、図示せぬ配線を形成してＭＯＳＦＥＴを完成す
る。
図示せぬ層間絶縁膜を堆積し、コンタクトホールを形成
した後、図示せぬ配線を形成してＭＯＳＦＥＴを完成す
る。
【０００７】ここで、金属シリサイドであるＮｉＳｉ、
ＣｏＳｉ2 は、ＴｉＳｉ2 とは異なり、ソース／ドレイ
ン拡散層７、ゲート電極３のサイズが小さくなっても抵
抗が高くなるということはなく、微細なＭＯＳＦＥＴに
好適であることが知られている（例えば、T.Ohguro et
al., "Analysis of Anomalously Large JunctionLeakag
e Current of Nickel Silicided N-Type Diffused Laye
r and ItsImprovement", SSDM 93, pp.192-194 ）。
ＣｏＳｉ2 は、ＴｉＳｉ2 とは異なり、ソース／ドレイ
ン拡散層７、ゲート電極３のサイズが小さくなっても抵
抗が高くなるということはなく、微細なＭＯＳＦＥＴに
好適であることが知られている（例えば、T.Ohguro et
al., "Analysis of Anomalously Large JunctionLeakag
e Current of Nickel Silicided N-Type Diffused Laye
r and ItsImprovement", SSDM 93, pp.192-194 ）。
【０００８】ＮｉＳｉはシリサイド材料の中でも非常に
酸化され易く、図２７（ｂ）の拡大図に示すごとく、Ｎ
ｉＳｉ膜１７とＳｉ基板１との界面領域には凹凸が大き
く形成され、このため接合リークが生じるという問題が
あった。
酸化され易く、図２７（ｂ）の拡大図に示すごとく、Ｎ
ｉＳｉ膜１７とＳｉ基板１との界面領域には凹凸が大き
く形成され、このため接合リークが生じるという問題が
あった。
【０００９】また、ＣｏＳｉ2 についても、酸化により
Ｓｉ基板との間に大きい凹凸が形成されることが知られ
ており、ソース／ドレイン領域の接合の深さが浅くなる
と、接合リークを起こすという問題があった。
Ｓｉ基板との間に大きい凹凸が形成されることが知られ
ており、ソース／ドレイン領域の接合の深さが浅くなる
と、接合リークを起こすという問題があった。
【００１０】
【発明が解決しようとする課題】この問題を解決するた
めに、Ｎｉ膜上にキャップ膜としてＴｉＮ膜を連続的に
スパッタ法により形成し、熱処理する方法が本発明者に
より提案されている（特開平７−３８１０４）。この方
法は、ＮｉＳｉ膜の表面を窒化させることでＮｉＳｉが
酸化されるのを防ぎ、凹凸の形成を抑制することを目的
としている。
めに、Ｎｉ膜上にキャップ膜としてＴｉＮ膜を連続的に
スパッタ法により形成し、熱処理する方法が本発明者に
より提案されている（特開平７−３８１０４）。この方
法は、ＮｉＳｉ膜の表面を窒化させることでＮｉＳｉが
酸化されるのを防ぎ、凹凸の形成を抑制することを目的
としている。
【００１１】しかしながら、上記のようにＴｉＮをＮｉ
上に堆積して形成したＮＩＳｉ上の窒化膜は薄いため、
バリア性を長時間保つことができない可能性がある。従
ってＴｉＮ膜を設ける以外に、ＮｉＳｉの酸化を充分防
止でき、凹凸を完全に抑制できる半導体構造およびその
製造方法の完成が望まれている。
上に堆積して形成したＮＩＳｉ上の窒化膜は薄いため、
バリア性を長時間保つことができない可能性がある。従
ってＴｉＮ膜を設ける以外に、ＮｉＳｉの酸化を充分防
止でき、凹凸を完全に抑制できる半導体構造およびその
製造方法の完成が望まれている。
【００１２】本発明はこのような問題に鑑みて為された
ものであり、金属シリサイド膜とシリコン基板等との界
面を平坦なものとできるニッケルシリサイド膜およびコ
バルトシリサイド膜の形成方法と、これらの膜を備えた
半導体装置およびその製造方法を提供することを目的と
する。
ものであり、金属シリサイド膜とシリコン基板等との界
面を平坦なものとできるニッケルシリサイド膜およびコ
バルトシリサイド膜の形成方法と、これらの膜を備えた
半導体装置およびその製造方法を提供することを目的と
する。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置の製造方法（請求項１）
は、シリコン膜の表面に、窒素ガスを添加した混合ガス
を用いて、スパッタ法によりニッケルとコバルトの内の
１つである第１の金属を含む第１の金属膜を形成する工
程と、前記シリコン膜と前記第１の金属膜とを熱反応さ
せ、前記第１の金属のシリサイド膜を形成する工程とを
具備することを特徴とする。
に、本発明による半導体装置の製造方法（請求項１）
は、シリコン膜の表面に、窒素ガスを添加した混合ガス
を用いて、スパッタ法によりニッケルとコバルトの内の
１つである第１の金属を含む第１の金属膜を形成する工
程と、前記シリコン膜と前記第１の金属膜とを熱反応さ
せ、前記第１の金属のシリサイド膜を形成する工程とを
具備することを特徴とする。
【００１４】また、本発明の半導体装置の製造方法（請
求項２）は、シリコン膜の表面に、ニッケルとコバルト
の内の１つである第１の金属を含む第１の金属膜を形成
する工程と、前記第１の金属膜にイオン注入法により窒
素を添加する工程と、前記シリコン膜と前記第１の金属
膜とを熱反応させ、前記第１の金属のシリサイド膜を形
成する工程とを具備することを特徴とする。
求項２）は、シリコン膜の表面に、ニッケルとコバルト
の内の１つである第１の金属を含む第１の金属膜を形成
する工程と、前記第１の金属膜にイオン注入法により窒
素を添加する工程と、前記シリコン膜と前記第１の金属
膜とを熱反応させ、前記第１の金属のシリサイド膜を形
成する工程とを具備することを特徴とする。
【００１５】また、本発明の半導体装置の製造方法（請
求項３）は、シリコン膜の表面にゲート絶縁膜を介して
シリコンからなるゲート電極を形成する工程と、前記シ
リコン膜の前記表面で、前記ゲート電極の両側の領域
に、ソース／ドレイン拡散層を形成する工程と、前記ソ
ース／ドレイン拡散層および前記ゲート電極の上面に、
窒素ガスを添加した混合ガスを用いて、スパッタ法によ
りニッケルとコバルトの内の１つである第１の金属を含
む第１の金属膜を形成する工程と、前記シリコン膜およ
び前記ゲート電極の前記シリコンと前記第１の金属膜と
を熱反応させて、前記ソース／ドレイン拡散層および前
記ゲート電極が前記第１の金属膜と接する界面に、前記
第１の金属のシリサイド膜を形成する工程と、前記第１
の金属膜の前記熱反応における未反応部分を除去する工
程とを具備することを特徴とする。
求項３）は、シリコン膜の表面にゲート絶縁膜を介して
シリコンからなるゲート電極を形成する工程と、前記シ
リコン膜の前記表面で、前記ゲート電極の両側の領域
に、ソース／ドレイン拡散層を形成する工程と、前記ソ
ース／ドレイン拡散層および前記ゲート電極の上面に、
窒素ガスを添加した混合ガスを用いて、スパッタ法によ
りニッケルとコバルトの内の１つである第１の金属を含
む第１の金属膜を形成する工程と、前記シリコン膜およ
び前記ゲート電極の前記シリコンと前記第１の金属膜と
を熱反応させて、前記ソース／ドレイン拡散層および前
記ゲート電極が前記第１の金属膜と接する界面に、前記
第１の金属のシリサイド膜を形成する工程と、前記第１
の金属膜の前記熱反応における未反応部分を除去する工
程とを具備することを特徴とする。
【００１６】また、本発明の半導体装置の製造方法（請
求項４）は、シリコン膜の表面にゲート絶縁膜を介して
シリコンからなるゲート電極を形成する工程と、前記シ
リコン膜の前記表面で、前記ゲート電極の両側の領域
に、ソース／ドレイン拡散層を形成する工程と、前記ソ
ース／ドレイン拡散層および前記ゲート電極の上面に、
ニッケルとコバルトの内の１つである第１の金属を含む
第１の金属膜を形成する工程と、前記第１の金属膜に、
イオン注入法により窒素を添加する工程と、前記シリコ
ン膜および前記ゲート電極の前記シリコンと前記第１の
金属膜とを熱反応させて、前記ソース／ドレイン拡散層
および前記ゲート電極が前記第１の金属膜と接する界面
に、前記第１の金属の前記シリサイド膜を形成する工程
とを具備することを特徴とする。
求項４）は、シリコン膜の表面にゲート絶縁膜を介して
シリコンからなるゲート電極を形成する工程と、前記シ
リコン膜の前記表面で、前記ゲート電極の両側の領域
に、ソース／ドレイン拡散層を形成する工程と、前記ソ
ース／ドレイン拡散層および前記ゲート電極の上面に、
ニッケルとコバルトの内の１つである第１の金属を含む
第１の金属膜を形成する工程と、前記第１の金属膜に、
イオン注入法により窒素を添加する工程と、前記シリコ
ン膜および前記ゲート電極の前記シリコンと前記第１の
金属膜とを熱反応させて、前記ソース／ドレイン拡散層
および前記ゲート電極が前記第１の金属膜と接する界面
に、前記第１の金属の前記シリサイド膜を形成する工程
とを具備することを特徴とする。
【００１７】前記発明（請求項１および３）において、
前記窒素ガスの前記混合ガス中に占める割合は、２．５
％以上１０％以下であることが望ましい。
前記窒素ガスの前記混合ガス中に占める割合は、２．５
％以上１０％以下であることが望ましい。
【００１８】前記発明（請求項１乃至４）において、前
記第１の金属膜を形成する工程に続いて、前記第１の金
属膜の表面に第２の金属を含む第２の金属膜を形成する
工程をさらに具備することが望ましい。
記第１の金属膜を形成する工程に続いて、前記第１の金
属膜の表面に第２の金属を含む第２の金属膜を形成する
工程をさらに具備することが望ましい。
【００１９】前記第２の金属は、Ｔｉ、Ｗ，ＴｉＮx 、
ＷＮx のグループより選択された１つであることが望ま
しい。
ＷＮx のグループより選択された１つであることが望ま
しい。
【００２０】前記第１の金属の前記シリサイド膜を形成
する工程は、窒素およびアルゴンのいずれかを含む雰囲
気で行われることが望ましい。
する工程は、窒素およびアルゴンのいずれかを含む雰囲
気で行われることが望ましい。
【００２１】さらに、本発明の半導体装置（請求項９）
は、シリコン膜と、前記シリコン膜上に形成された素子
分離絶縁膜により規定された前記シリコン膜上の素子形
成領域と、前記素子形成領域の前記シリコン膜上に絶縁
的に形成されたシリコンより成るゲート電極と、前記ゲ
ート電極の両側の前記素子形成領域のシリコン膜上に形
成されたソース／ドレイン領域と、前記ゲート電極の上
面に形成された第１の金属シリサイド膜と、前記ゲート
電極の側面と、前記第１の金属シリサイド膜の側面に沿
って連続的に形成されたゲート側壁絶縁膜と、前記素子
分離絶縁膜と前記ゲート側壁絶縁膜に挟まれた前記ソー
ス／ドレイン領域の表面に形成された第２の金属シリサ
イド膜とを具備し、前記第１および第２の金属シリサイ
ド膜は、ニッケルおよびコバルトの内の１つの金属のシ
リサイド膜であり、前記ゲート電極および前記ソース／
ドレイン領域の上に形成された窒素を含む前記１つの金
属が、熱処理により前記シリコンおよび前記シリコン膜
にそれぞれ拡散することにより形成され、前記ゲート電
極および前記ソース／ドレイン領域との界面における前
記第１および第２の金属シリサイド膜のラフネスが４０
ｎｍ以下であることを特徴とする。
は、シリコン膜と、前記シリコン膜上に形成された素子
分離絶縁膜により規定された前記シリコン膜上の素子形
成領域と、前記素子形成領域の前記シリコン膜上に絶縁
的に形成されたシリコンより成るゲート電極と、前記ゲ
ート電極の両側の前記素子形成領域のシリコン膜上に形
成されたソース／ドレイン領域と、前記ゲート電極の上
面に形成された第１の金属シリサイド膜と、前記ゲート
電極の側面と、前記第１の金属シリサイド膜の側面に沿
って連続的に形成されたゲート側壁絶縁膜と、前記素子
分離絶縁膜と前記ゲート側壁絶縁膜に挟まれた前記ソー
ス／ドレイン領域の表面に形成された第２の金属シリサ
イド膜とを具備し、前記第１および第２の金属シリサイ
ド膜は、ニッケルおよびコバルトの内の１つの金属のシ
リサイド膜であり、前記ゲート電極および前記ソース／
ドレイン領域の上に形成された窒素を含む前記１つの金
属が、熱処理により前記シリコンおよび前記シリコン膜
にそれぞれ拡散することにより形成され、前記ゲート電
極および前記ソース／ドレイン領域との界面における前
記第１および第２の金属シリサイド膜のラフネスが４０
ｎｍ以下であることを特徴とする。
【００２２】また、本発明の半導体装置は、前記第１お
よび第２の金属シリサイド膜の粒径が２００ｎｍ以上で
あることを特徴とする。
よび第２の金属シリサイド膜の粒径が２００ｎｍ以上で
あることを特徴とする。
【００２３】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるニッケルシリサイド膜の製造方法を示す断面図で
ある。図１（ｃ）が完成形を示し、Ｓｉ基板２１上にＮ
ｉＳｉ膜からなる金属シリサイド膜２４が形成されてい
る。この金属シリサイド膜２４は、次のようにして製作
する。
施の形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるニッケルシリサイド膜の製造方法を示す断面図で
ある。図１（ｃ）が完成形を示し、Ｓｉ基板２１上にＮ
ｉＳｉ膜からなる金属シリサイド膜２４が形成されてい
る。この金属シリサイド膜２４は、次のようにして製作
する。
【００２４】まず、図１（ａ）に示すように、Ｓｉ基板
２１上にＮｉからなる金属膜２２をスパッタ法により堆
積する。このときＡｒガス中にＮ2 を２．５ないし１０
％混入する。引き続きこの基板を空気に晒すことなく、
金属膜２２上に、窒素を含んだ金属、例えばＴｉＮ膜２
３をスパッタ法により堆積する。
２１上にＮｉからなる金属膜２２をスパッタ法により堆
積する。このときＡｒガス中にＮ2 を２．５ないし１０
％混入する。引き続きこの基板を空気に晒すことなく、
金属膜２２上に、窒素を含んだ金属、例えばＴｉＮ膜２
３をスパッタ法により堆積する。
【００２５】つづいて、上記の基板は、例えばＡｒまた
はＮ2 雰囲気中、４００〜７００℃の温度で３０秒の熱
処理に供せられ、これにより図１（ｂ）に示すように、
Ｓｉ基板２１の金属膜２２と接する面が金属（Ｎｉ）の
拡散により金属シリサイド膜２４に転換される。
はＮ2 雰囲気中、４００〜７００℃の温度で３０秒の熱
処理に供せられ、これにより図１（ｂ）に示すように、
Ｓｉ基板２１の金属膜２２と接する面が金属（Ｎｉ）の
拡散により金属シリサイド膜２４に転換される。
【００２６】さらに、ＴｉＮ膜２３を硫酸と過酸化水素
水の混合液によりウェットエッチングし、図１（ｃ）に
示す金属シリサイド（ＮｉＳｉ）膜２４を得る。
水の混合液によりウェットエッチングし、図１（ｃ）に
示す金属シリサイド（ＮｉＳｉ）膜２４を得る。
【００２７】次に、このようにして得られたＮｉＳｉ
膜、あるいは形成途中の膜についての評価結果を説明す
る。
膜、あるいは形成途中の膜についての評価結果を説明す
る。
【００２８】図２は、Ｓｉ基板上にＮｉおよびＴｉＮを
連続して堆積した後のＴｉＮ膜、Ｎｉ膜およびＳｉ基板
中のＮについて、ＳＩＭＳ分析を行った結果を示す。Ｎ
ｉ中のＮは直接計測できないので、Ｎｉ−Ｎの形で計測
されている。
連続して堆積した後のＴｉＮ膜、Ｎｉ膜およびＳｉ基板
中のＮについて、ＳＩＭＳ分析を行った結果を示す。Ｎ
ｉ中のＮは直接計測できないので、Ｎｉ−Ｎの形で計測
されている。
【００２９】図２には、Ｎｉ膜堆積時のスパッタガス中
のＮ2 ガスが締める割合が、０％、５％、１０％の場合
がそれぞれ示されている。Ｎ2 ガス０％の線は、Ｎ2 ガ
スを添加せずに、スパッタ法により堆積されたＮｉ膜お
よびＴｉＮ膜中のＮｉ−Ｎの強度を示す。この曲線から
Ｎ2 が０％であっても、ＮｉとＴｉＮの界面付近のＮｉ
膜中に強いＮｉ−Ｎの強度が見られるが、これはＴｉＮ
のＮがＮｉ表面に拡散したものと考えられる。
のＮ2 ガスが締める割合が、０％、５％、１０％の場合
がそれぞれ示されている。Ｎ2 ガス０％の線は、Ｎ2 ガ
スを添加せずに、スパッタ法により堆積されたＮｉ膜お
よびＴｉＮ膜中のＮｉ−Ｎの強度を示す。この曲線から
Ｎ2 が０％であっても、ＮｉとＴｉＮの界面付近のＮｉ
膜中に強いＮｉ−Ｎの強度が見られるが、これはＴｉＮ
のＮがＮｉ表面に拡散したものと考えられる。
【００３０】一方、Ｎｉをスパッタ法により成膜する際
にガス中に５％あるいは１０％のＮ2 ガスを添加して形
成されたＮｉ膜では、Ｎｉ膜表面はもとより膜内部まで
Ｎが存在していることがわかる。以上の結果から、Ｎｉ
膜成膜の際のスパッタガスにＮ2 ガスを添加することで
Ｎｉ膜中にＮを混入できることが示された。
にガス中に５％あるいは１０％のＮ2 ガスを添加して形
成されたＮｉ膜では、Ｎｉ膜表面はもとより膜内部まで
Ｎが存在していることがわかる。以上の結果から、Ｎｉ
膜成膜の際のスパッタガスにＮ2 ガスを添加することで
Ｎｉ膜中にＮを混入できることが示された。
【００３１】図３は堆積したＮｉ膜とＳｉ基板とを熱処
理によって反応させ、過酸化水素、硫酸の混合液で未反
応のＮｉおよびＴｉＮを除去した後のＮｉＳｉ中のＮの
ＳＩＭＳ分析を示す。この場合、Ｎの分析はＳｉ−Ｎの
信号をＳｉの信号により補正して得た値である。Ｎｉに
窒素を添加していないＮｉＳｉ（Ｎ：０％）は表面のみ
窒化されている。一方５％のＮ2 を添加して形成したＮ
ｉ膜によるＮｉＳｉ膜は表面だけでなく内部まで窒化さ
れている。
理によって反応させ、過酸化水素、硫酸の混合液で未反
応のＮｉおよびＴｉＮを除去した後のＮｉＳｉ中のＮの
ＳＩＭＳ分析を示す。この場合、Ｎの分析はＳｉ−Ｎの
信号をＳｉの信号により補正して得た値である。Ｎｉに
窒素を添加していないＮｉＳｉ（Ｎ：０％）は表面のみ
窒化されている。一方５％のＮ2 を添加して形成したＮ
ｉ膜によるＮｉＳｉ膜は表面だけでなく内部まで窒化さ
れている。
【００３２】この５％のＮ2 ガスを添加して形成された
Ｎｉ膜により得られたＮｉＳｉ膜のＸＰＳ分析を行う
と、図４に示すようにＳｉの窒化物（Ｓｉ3 Ｎ4 ）が検
出された。フォトエレクトロンの入射角度が小さい場合
に、Ｓｉ3 Ｎ4 が顕著に見られることから、この窒化膜
は表面に形成され、耐酸化膜としてＮｉＳｉ膜を酸化か
ら守っていると考えられる。
Ｎｉ膜により得られたＮｉＳｉ膜のＸＰＳ分析を行う
と、図４に示すようにＳｉの窒化物（Ｓｉ3 Ｎ4 ）が検
出された。フォトエレクトロンの入射角度が小さい場合
に、Ｓｉ3 Ｎ4 が顕著に見られることから、この窒化膜
は表面に形成され、耐酸化膜としてＮｉＳｉ膜を酸化か
ら守っていると考えられる。
【００３３】図５に窒素量を変えたＮｉＳｉ膜の断面Ｔ
ＥＭ写真のスケッチを示す。これらを見ると、窒素を添
加していない図５（ａ）（Ｎ2 ：０％）のＮｉＳｉ膜の
表面にアモルファス層が見られる。この層のＡ部をＥＤ
Ｘ分析すると、図６（ａ）に示すように、酸素の信号が
比較的強く検出され、ＮｉＳｉ膜の表面が酸化されてい
ることがわかる。一方、ＳｉＮｉ膜内部のＢ部について
は、図６（ｂ）に示すように、酸素の信号は比較的弱
い。
ＥＭ写真のスケッチを示す。これらを見ると、窒素を添
加していない図５（ａ）（Ｎ2 ：０％）のＮｉＳｉ膜の
表面にアモルファス層が見られる。この層のＡ部をＥＤ
Ｘ分析すると、図６（ａ）に示すように、酸素の信号が
比較的強く検出され、ＮｉＳｉ膜の表面が酸化されてい
ることがわかる。一方、ＳｉＮｉ膜内部のＢ部について
は、図６（ｂ）に示すように、酸素の信号は比較的弱
い。
【００３４】一方図５（ｂ）に示すように、Ｎ2 を２．
５％添加したＮｉ膜を用いて形成したＮｉＳｉ膜には、
アモルファス層は形成されるが、図５（ａ）の膜よりも
少なく（図示されていない）、Ｎ2 を５％以上添加した
Ｎｉ膜を用いて形成したＮｉＳｉ膜（図５（ｃ））には
そのようなアモルファス膜は消えており、酸化が抑制さ
れていることがわかる。このように酸化膜が無くなると
ＮｉＳｉ上に形成した電極材料、例えばＡｌとのコンタ
クト抵抗が下がる。さらに、Ｎ2 を１０％添加して形成
した膜（図５（ｄ））では、これらの効果がさらに顕著
になった。
５％添加したＮｉ膜を用いて形成したＮｉＳｉ膜には、
アモルファス層は形成されるが、図５（ａ）の膜よりも
少なく（図示されていない）、Ｎ2 を５％以上添加した
Ｎｉ膜を用いて形成したＮｉＳｉ膜（図５（ｃ））には
そのようなアモルファス膜は消えており、酸化が抑制さ
れていることがわかる。このように酸化膜が無くなると
ＮｉＳｉ上に形成した電極材料、例えばＡｌとのコンタ
クト抵抗が下がる。さらに、Ｎ2 を１０％添加して形成
した膜（図５（ｄ））では、これらの効果がさらに顕著
になった。
【００３５】図７にコンタクト抵抗の窒素量依存性を示
す。Ｎ2 ガスを５％添加して形成したＮｉ膜による、Ｎ
ｉＳｉ膜のコンタクト抵抗はＮ2 ガスを添加せずに形成
したＮｉ膜によるＮｉＳｉ膜に比べて約半分の値に改善
されることがわかった。
す。Ｎ2 ガスを５％添加して形成したＮｉ膜による、Ｎ
ｉＳｉ膜のコンタクト抵抗はＮ2 ガスを添加せずに形成
したＮｉ膜によるＮｉＳｉ膜に比べて約半分の値に改善
されることがわかった。
【００３６】また、図８は、断面ＴＥＭ写真からＮｉＳ
ｉ膜とＳｉ基板の界面の凹凸の大きさ（ラフネス、粗
さ）を見積り、これと窒素量との関係を示したグラフで
ある。凹凸の大きさは窒素量と共に急激に減少してい
る。凹凸の大きさが小さいとＮｉＳｉ膜とソース／ドレ
イン拡散層の接合までの距離が長くなるので、接合リー
クを抑制することができる。
ｉ膜とＳｉ基板の界面の凹凸の大きさ（ラフネス、粗
さ）を見積り、これと窒素量との関係を示したグラフで
ある。凹凸の大きさは窒素量と共に急激に減少してい
る。凹凸の大きさが小さいとＮｉＳｉ膜とソース／ドレ
イン拡散層の接合までの距離が長くなるので、接合リー
クを抑制することができる。
【００３７】図９、１０に、実際に接合リークについて
Ｎ2 ガスを５％添加して形成したＮｉ膜から得られたＮ
ｉＳｉ膜（図中Ｎ2 ：５％）とＮ2 ガスを添加せずに形
成したＮｉ膜から得られたＮｉＳｉ膜（図中Ｎ2 ：０
％）を比べた結果を示す。
Ｎ2 ガスを５％添加して形成したＮｉ膜から得られたＮ
ｉＳｉ膜（図中Ｎ2 ：５％）とＮ2 ガスを添加せずに形
成したＮｉ膜から得られたＮｉＳｉ膜（図中Ｎ2 ：０
％）を比べた結果を示す。
【００３８】図９はＮｉ膜厚（ＴNi）を３０ｎｍとし、
熱アニールを行ってＮｉＳｉ膜を形成した場合の、ＰＮ
接合逆バイアス印加時の接合リークを示した図である。
Ｎ2：０％のＮｉＳｉ膜は接合特性に劣化が見られる
が、Ｎ2 ：５％の膜では全く現れていない。なお、ＰＮ
接合逆バイアスとは、次に述べる図１０に記載されたコ
ンタクト部の断面図において、Ｎ+ 拡散層とＰ層（基
板）とで形成されるＰＮ接合に逆バイアスを印加するこ
とである。
熱アニールを行ってＮｉＳｉ膜を形成した場合の、ＰＮ
接合逆バイアス印加時の接合リークを示した図である。
Ｎ2：０％のＮｉＳｉ膜は接合特性に劣化が見られる
が、Ｎ2 ：５％の膜では全く現れていない。なお、ＰＮ
接合逆バイアスとは、次に述べる図１０に記載されたコ
ンタクト部の断面図において、Ｎ+ 拡散層とＰ層（基
板）とで形成されるＰＮ接合に逆バイアスを印加するこ
とである。
【００３９】図１０は横軸にシート抵抗、縦軸に逆バイ
アスをかけたときのリーク電流をとった図である。この
図を見るとわかるように、Ｎ2 ガスを５％添加したＮｉ
膜から得られたＮｉＳｉ膜はシート抵抗を３Ω／□まで
下げてもリークしない。なお、この場合ＬＯＣＯＳ（Lo
cal Oxidation of Silicon）近傍でのリーク電流の影響
を排除するために、ＮｉＳｉ層は、コンタクトホールを
開口後コンタクトホール下部のみに形成されている。
アスをかけたときのリーク電流をとった図である。この
図を見るとわかるように、Ｎ2 ガスを５％添加したＮｉ
膜から得られたＮｉＳｉ膜はシート抵抗を３Ω／□まで
下げてもリークしない。なお、この場合ＬＯＣＯＳ（Lo
cal Oxidation of Silicon）近傍でのリーク電流の影響
を排除するために、ＮｉＳｉ層は、コンタクトホールを
開口後コンタクトホール下部のみに形成されている。
【００４０】図１１は、ＮｉＳｉ膜の膜ストレスとＮｉ
膜形成時に添加したＮ2 ガス量の関係を示している。Ｎ
2 ガスを添加して形成したＮｉ膜から得られたＮｉＳｉ
膜は、膜ストレスをも減少させることがわかる。膜スト
レスが小さいと、シリサイド膜が剥がれにくく、ストレ
スを起因とする接合リークが改善される効果がある。
膜形成時に添加したＮ2 ガス量の関係を示している。Ｎ
2 ガスを添加して形成したＮｉ膜から得られたＮｉＳｉ
膜は、膜ストレスをも減少させることがわかる。膜スト
レスが小さいと、シリサイド膜が剥がれにくく、ストレ
スを起因とする接合リークが改善される効果がある。
【００４１】また、図１２に示した平面ＴＥＭ写真のス
ケッチを見ると、Ｎｉ成膜時にＮ2ガスを添加していく
につれ、ＮｉＳｉ膜のグレインの大きさが大きくなって
いくことが分かる。
ケッチを見ると、Ｎｉ成膜時にＮ2ガスを添加していく
につれ、ＮｉＳｉ膜のグレインの大きさが大きくなって
いくことが分かる。
【００４２】図１３にグレインサイズ（粒径）のＮ2 膜
形成時に添加するＮ2 ガス量依存性を示す。窒素を１０
％添加したＮｉ膜により形成した膜は、全く添加しない
でＮｉ膜により形成したＮｉＳｉ膜に比べて、粒径は８
倍程度まで大きくなる。これは窒素量と共にＮｉＳｉ膜
の単結晶化が進んでいるためである。電子線回析で見る
と、Ｎ2 ガスを１０％添加して形成したＮｉ膜によるＮ
ｉＳｉ（図１４（ｂ））は、Ｎ2 ガスを添加しないＮｉ
Ｓｉ膜（図１４（ａ））よりスポットの数やスポットま
での距離の点で、ばらつきが小さい。このばらつきが小
さいことは結晶の配向性が高いことを反映している。
形成時に添加するＮ2 ガス量依存性を示す。窒素を１０
％添加したＮｉ膜により形成した膜は、全く添加しない
でＮｉ膜により形成したＮｉＳｉ膜に比べて、粒径は８
倍程度まで大きくなる。これは窒素量と共にＮｉＳｉ膜
の単結晶化が進んでいるためである。電子線回析で見る
と、Ｎ2 ガスを１０％添加して形成したＮｉ膜によるＮ
ｉＳｉ（図１４（ｂ））は、Ｎ2 ガスを添加しないＮｉ
Ｓｉ膜（図１４（ａ））よりスポットの数やスポットま
での距離の点で、ばらつきが小さい。このばらつきが小
さいことは結晶の配向性が高いことを反映している。
【００４３】この違いは抵抗率にも現れる。例えば、図
１５はＮｉＳｉ膜の抵抗率とＮｉ膜形成時の窒素添加量
の関係を示したものである。この図を見ると分かるとお
り、窒素添加によって抵抗率が減少している。ただしシ
ート抵抗は、窒素添加率が１０％を越えると急激に増加
することが確認されている。 （第２の実施形態）次に上述のＮｉＳｉ膜をＭＯＳＦＥ
Ｔに適用した場合について説明する。図１６は、本発明
の第２の実施形態に係わるＭＯＳＦＥＴの製造方法を、
段階的に示した断面図である。
１５はＮｉＳｉ膜の抵抗率とＮｉ膜形成時の窒素添加量
の関係を示したものである。この図を見ると分かるとお
り、窒素添加によって抵抗率が減少している。ただしシ
ート抵抗は、窒素添加率が１０％を越えると急激に増加
することが確認されている。 （第２の実施形態）次に上述のＮｉＳｉ膜をＭＯＳＦＥ
Ｔに適用した場合について説明する。図１６は、本発明
の第２の実施形態に係わるＭＯＳＦＥＴの製造方法を、
段階的に示した断面図である。
【００４４】まず、図１６（ａ）に示すように、シリコ
ン基板３１表面の素子形成領域を囲む素子分離領域３２
をＬＯＣＯＳ法等により形成する。この後、チャネル領
域にイオン注入を行い、続いて図１６（ｂ）に示すよう
にゲート酸化膜３４を熱酸化法により形成した後、ゲー
ト電極３３となるポリシリコンを堆積する。
ン基板３１表面の素子形成領域を囲む素子分離領域３２
をＬＯＣＯＳ法等により形成する。この後、チャネル領
域にイオン注入を行い、続いて図１６（ｂ）に示すよう
にゲート酸化膜３４を熱酸化法により形成した後、ゲー
ト電極３３となるポリシリコンを堆積する。
【００４５】ポリシリコンをパターニングしてゲート電
極３３を形成した後、ＬＤＤ構造のソース／ドレイン拡
散層３６を形成するために、基板３１と逆導電型のイオ
ンをゲート電極３３をマスクとして基板３１に注入す
る。その後、絶縁膜、例えばＳｉ3 Ｎ4 をＬＰＣＶＤ法
等により基板全面に堆積し、ＲＩＥ法等の異方性エッチ
ングを行うことによりゲート側壁絶縁膜３５を形成す
る。
極３３を形成した後、ＬＤＤ構造のソース／ドレイン拡
散層３６を形成するために、基板３１と逆導電型のイオ
ンをゲート電極３３をマスクとして基板３１に注入す
る。その後、絶縁膜、例えばＳｉ3 Ｎ4 をＬＰＣＶＤ法
等により基板全面に堆積し、ＲＩＥ法等の異方性エッチ
ングを行うことによりゲート側壁絶縁膜３５を形成す
る。
【００４６】この後、高濃度のソース／ドレイン拡散層
３７形成のためのイオンを、基板に注入する。イオン注
入によって打ち込まれた不純物を熱アニール、例えば１
０００℃、２０秒のＲＴＡ（Rapid Thermal Annealing
）法によって活性化し、高濃度のソース／ドレイン領
域３７を形成する。
３７形成のためのイオンを、基板に注入する。イオン注
入によって打ち込まれた不純物を熱アニール、例えば１
０００℃、２０秒のＲＴＡ（Rapid Thermal Annealing
）法によって活性化し、高濃度のソース／ドレイン領
域３７を形成する。
【００４７】次に、ソース／ドレイン拡散層３７、ゲー
ト電極３３上の酸化膜（不図示）を希弗酸処理によって
除去した後、図１６（ｃ）に示すように、スパッタ装置
を用いてＮｉからなる金属膜３９を形成する。このと
き、スパッタ装置のＡｒガスにＮ2 ガスを２．５〜１０
％混入することにより、堆積するＮｉ膜中にＮを添加す
る。引き続き空気に晒すことなく、金属膜３９上に、窒
素を含んだ金属、例えばＴｉＮ膜４０をスパッタ法によ
り堆積する。
ト電極３３上の酸化膜（不図示）を希弗酸処理によって
除去した後、図１６（ｃ）に示すように、スパッタ装置
を用いてＮｉからなる金属膜３９を形成する。このと
き、スパッタ装置のＡｒガスにＮ2 ガスを２．５〜１０
％混入することにより、堆積するＮｉ膜中にＮを添加す
る。引き続き空気に晒すことなく、金属膜３９上に、窒
素を含んだ金属、例えばＴｉＮ膜４０をスパッタ法によ
り堆積する。
【００４８】この構造体をＡｒまたはＮ2 雰囲気中で熱
アニール、例えば４００〜７００℃の温度で３０秒の熱
処理を行うことにより、図１６（ｄ）に示すようにソー
ス／ドレイン拡散層３７、ゲート電極３３のＳｉ表面を
金属シリサイド（ＮｉＳｉ）膜４１に転換する。この
時、素子分離領域３２やゲート側壁絶縁膜３５上のＮｉ
は未反応のままである。
アニール、例えば４００〜７００℃の温度で３０秒の熱
処理を行うことにより、図１６（ｄ）に示すようにソー
ス／ドレイン拡散層３７、ゲート電極３３のＳｉ表面を
金属シリサイド（ＮｉＳｉ）膜４１に転換する。この
時、素子分離領域３２やゲート側壁絶縁膜３５上のＮｉ
は未反応のままである。
【００４９】そして、図１６（ｅ）に示すように、未反
応の金属膜３９およびＴｉＮ膜４０を、硫酸と過酸化水
素の混合液によるウェット処理で選択的に除去する。こ
の処理によりソース／ドレイン拡散層３７およびゲート
電極３３の表面に選択的に金属シリサイド（ＮｉＳｉ）
膜４１が残置される。
応の金属膜３９およびＴｉＮ膜４０を、硫酸と過酸化水
素の混合液によるウェット処理で選択的に除去する。こ
の処理によりソース／ドレイン拡散層３７およびゲート
電極３３の表面に選択的に金属シリサイド（ＮｉＳｉ）
膜４１が残置される。
【００５０】この後、図１６（ｆ）に示すように、絶縁
膜４２を例えば常圧ＣＶＤにより９００ｎｍの厚さに形
成し、コンタクトを開口する。続いて電極材、例えばＡ
ｌ−Ｓｉ−Ｃｕをスパッタで堆積し、パターニングを行
うことにより配線４３を形成する。この後、２層、３層
の配線が必要な場合には、他の絶縁膜を堆積してビアコ
ンタクトホールを開口し、電極材料を堆積してパターニ
ングを行えばよい。
膜４２を例えば常圧ＣＶＤにより９００ｎｍの厚さに形
成し、コンタクトを開口する。続いて電極材、例えばＡ
ｌ−Ｓｉ−Ｃｕをスパッタで堆積し、パターニングを行
うことにより配線４３を形成する。この後、２層、３層
の配線が必要な場合には、他の絶縁膜を堆積してビアコ
ンタクトホールを開口し、電極材料を堆積してパターニ
ングを行えばよい。
【００５１】本実施例では、Ｎｉ膜の堆積の前に、ソー
ス／ドレイン領域３６、３７およびゲート電極３３の酸
化膜を希弗酸処理により除去しているが、Ａｒ等の不活
性ガスを用いた逆スパッタにより除去してもよい。
ス／ドレイン領域３６、３７およびゲート電極３３の酸
化膜を希弗酸処理により除去しているが、Ａｒ等の不活
性ガスを用いた逆スパッタにより除去してもよい。
【００５２】また、Ｎｉ膜の形成時には、Ｎ2 ガスを導
入せずにＡｒガスのみを用いたスパッタ法によりＮｉ膜
を堆積し、続いてＴｉＮ膜等のキャップ膜をＮｉ膜上に
スパッタ法等により形成した後に、ＮイオンをＮｉ膜中
にイオン注入することによりＮｉ膜中にＮを添加しても
よい。
入せずにＡｒガスのみを用いたスパッタ法によりＮｉ膜
を堆積し、続いてＴｉＮ膜等のキャップ膜をＮｉ膜上に
スパッタ法等により形成した後に、ＮイオンをＮｉ膜中
にイオン注入することによりＮｉ膜中にＮを添加しても
よい。
【００５３】また、Ｎｉ上に窒素を含んだメタルを堆積
させたが、このメタルは必ずしも堆積させなくてもよ
い。 （第３の実施形態）次に第１の実施形態で述べたＮｉＳ
ｉ膜をＣＭＯＳＦＥＴに適用した例を説明する。図１７
は第３の実施形態に係わるＣＭＯＳＦＥＴの断面図、図
１８はＮｉＳｉ膜６１がソース／ドレイン領域５７にフ
ルコンタクトした１トランジスタ部の平面図をそれぞれ
示す。
させたが、このメタルは必ずしも堆積させなくてもよ
い。 （第３の実施形態）次に第１の実施形態で述べたＮｉＳ
ｉ膜をＣＭＯＳＦＥＴに適用した例を説明する。図１７
は第３の実施形態に係わるＣＭＯＳＦＥＴの断面図、図
１８はＮｉＳｉ膜６１がソース／ドレイン領域５７にフ
ルコンタクトした１トランジスタ部の平面図をそれぞれ
示す。
【００５４】ＮｉＳｉ膜６１の形成方法は、第２の実施
形態と同様であり、ＣＭＯＳＦＥＴ自体の形成方法は、
よく知られている方法でよいので、製造方法の説明は省
略する。
形態と同様であり、ＣＭＯＳＦＥＴ自体の形成方法は、
よく知られている方法でよいので、製造方法の説明は省
略する。
【００５５】図１９は、ＣＭＯＳＦＥＴのＮＭＯＳ（ゲ
ート長０．１５μｍ）、ＰＭＯＳ（ゲート長０．１８μ
ｍ）について、Ｎ2 ガスを添加してＮｉＳｉ膜を形成し
たものと、ＮｉＳｉ膜を形成しないＣＭＯＳＦＥＴの静
特性を比較したものである。
ート長０．１５μｍ）、ＰＭＯＳ（ゲート長０．１８μ
ｍ）について、Ｎ2 ガスを添加してＮｉＳｉ膜を形成し
たものと、ＮｉＳｉ膜を形成しないＣＭＯＳＦＥＴの静
特性を比較したものである。
【００５６】ソース／ドレイン拡散層表面のシート抵抗
が下がったことを反映して、ゲート電極およびソース／
ドレイン拡散層表面に、ＮｉＳｉを成膜したＭＯＳＦＥ
Ｔの駆動力が向上していることが分かる。
が下がったことを反映して、ゲート電極およびソース／
ドレイン拡散層表面に、ＮｉＳｉを成膜したＭＯＳＦＥ
Ｔの駆動力が向上していることが分かる。
【００５７】図２０はトランスコンダクタンスとゲート
長の関係を示した図である。上記のゲート長の場合、Ｎ
ｉＳｉ膜の無いＮＭＯＳ、ＰＭＯＳのトランスコンダク
タンスはそれぞれ５２０、３５０ｍＳ／ｍｍであった
が、Ｎ2 ガスを添加して形成したＮｉＳｉ膜を備えるＮ
ＭＯＳ，ＰＭＯＳのトランスコンダクタンスはそれぞれ
５９０、４１０ｍＳ／ｍｍに改善される。
長の関係を示した図である。上記のゲート長の場合、Ｎ
ｉＳｉ膜の無いＮＭＯＳ、ＰＭＯＳのトランスコンダク
タンスはそれぞれ５２０、３５０ｍＳ／ｍｍであった
が、Ｎ2 ガスを添加して形成したＮｉＳｉ膜を備えるＮ
ＭＯＳ，ＰＭＯＳのトランスコンダクタンスはそれぞれ
５９０、４１０ｍＳ／ｍｍに改善される。
【００５８】以上、第１ないし第３の実施例において
は、ＮｉＳｉを例にとって説明したが、ＣｏＳｉ2 を用
いても同様な効果が得られる。以下、ＣｏＳｉ2 を使用
した実施例を説明する。 （第４の実施形態）本実施形態はコバルトシリサイド膜
の形成方法に関するもので、基本的には第１の実施形態
と同様な工程を使用するので、図１を利用して説明す
る。図１（ｃ）が完成形を示し、Ｓｉ基板２１上にＣｏ
Ｓｉ2 膜からなる金属シリサイド膜２４が形成されてい
る。この金属シリサイド膜２４は、次のようにして製作
される。
は、ＮｉＳｉを例にとって説明したが、ＣｏＳｉ2 を用
いても同様な効果が得られる。以下、ＣｏＳｉ2 を使用
した実施例を説明する。 （第４の実施形態）本実施形態はコバルトシリサイド膜
の形成方法に関するもので、基本的には第１の実施形態
と同様な工程を使用するので、図１を利用して説明す
る。図１（ｃ）が完成形を示し、Ｓｉ基板２１上にＣｏ
Ｓｉ2 膜からなる金属シリサイド膜２４が形成されてい
る。この金属シリサイド膜２４は、次のようにして製作
される。
【００５９】まず、図１（ａ）に示すように、Ｓｉ基板
２１上にＣｏからなる金属膜２２をスパッタ法により堆
積する。このときＡｒガス中にＮ2 を２．５ないし１０
％混入する。引き続きこの基板を空気に晒すことなく、
金属膜２２上に、窒素を含んだ金属、例えばＴｉＮ膜２
３をスパッタ法により堆積する。
２１上にＣｏからなる金属膜２２をスパッタ法により堆
積する。このときＡｒガス中にＮ2 を２．５ないし１０
％混入する。引き続きこの基板を空気に晒すことなく、
金属膜２２上に、窒素を含んだ金属、例えばＴｉＮ膜２
３をスパッタ法により堆積する。
【００６０】つづいて、上記の基板を、例えばＡｒまた
はＮ2 雰囲気中、５００℃の温度で３０秒の熱処理に供
し、これにより図１（ｂ）に示すように、Ｓｉ基板２１
の金属膜２２と接する面を金属シリサイド（ＣｏＳ
ｉ2 ）膜２４に転換する。
はＮ2 雰囲気中、５００℃の温度で３０秒の熱処理に供
し、これにより図１（ｂ）に示すように、Ｓｉ基板２１
の金属膜２２と接する面を金属シリサイド（ＣｏＳ
ｉ2 ）膜２４に転換する。
【００６１】さらに、未反応の金属膜２２’とＴｉＮ膜
２３を硫酸と過酸化水素水の混合液によりウェットエッ
チングし、図１（ｃ）に示す金属シリサイド（ＣｏＳｉ
2 ）膜２４を得る。しかしこの時のＣｏＳｉ2 膜の抵抗
は高いので、７００℃以上の熱処理を再度加えることに
より低抵抗化することができる。
２３を硫酸と過酸化水素水の混合液によりウェットエッ
チングし、図１（ｃ）に示す金属シリサイド（ＣｏＳｉ
2 ）膜２４を得る。しかしこの時のＣｏＳｉ2 膜の抵抗
は高いので、７００℃以上の熱処理を再度加えることに
より低抵抗化することができる。
【００６２】次に、このようにして得られたＣｏＳｉ2
膜、あるいは形成途中の膜についての評価結果を説明す
る。
膜、あるいは形成途中の膜についての評価結果を説明す
る。
【００６３】図２１、図２２に、Ｃｏをスパッタする際
に流した窒素の量（０％、５％、１０％）に対して、出
来上がったＣｏＳｉ2 のグレインがどのように変化する
かを調べた平面ＴＥＭ写真を示す。窒素量が多くなるに
つれて、グレインサイズ（粒径）が大きくなることがわ
かる。
に流した窒素の量（０％、５％、１０％）に対して、出
来上がったＣｏＳｉ2 のグレインがどのように変化する
かを調べた平面ＴＥＭ写真を示す。窒素量が多くなるに
つれて、グレインサイズ（粒径）が大きくなることがわ
かる。
【００６４】図２３に、Ｃｏをスパッタする際に流した
窒素の量（０％、５％、１０％）に対して、出来上がっ
たＣｏＳｉ2 とＳｉ基板との間の凹凸がどのように変化
するかを調べた断面ＴＥＭ写真を示す。窒素量が多くな
るにつれて、凹凸が小さくなることがわかる。図２４
（ａ）は、窒素量とラフネス（界面粗さ）の関係を表し
たグラフである。
窒素の量（０％、５％、１０％）に対して、出来上がっ
たＣｏＳｉ2 とＳｉ基板との間の凹凸がどのように変化
するかを調べた断面ＴＥＭ写真を示す。窒素量が多くな
るにつれて、凹凸が小さくなることがわかる。図２４
（ａ）は、窒素量とラフネス（界面粗さ）の関係を表し
たグラフである。
【００６５】上記の凹凸のサイズが小さいと、ＣｏＳｉ
2 層とソース／ドレイン層の接合位置（ソース／ドレイ
ン層と基板との界面）までの距離が長くなるので、接合
リークを抑制することができる。実際に電気特性を見る
と、図２５に示すように、接合部のリーク電流が、窒素
量が増えるにつれて改善されていることがわかる。
2 層とソース／ドレイン層の接合位置（ソース／ドレイ
ン層と基板との界面）までの距離が長くなるので、接合
リークを抑制することができる。実際に電気特性を見る
と、図２５に示すように、接合部のリーク電流が、窒素
量が増えるにつれて改善されていることがわかる。
【００６６】また、グレインサイズも窒素量につれて大
きくなっており（図２４（ｂ））、それと共に抵抗率も
減少する（図２４（ｃ））。これは、窒素の流量と共に
ＣｏＳｉ2 の結晶性が改善されたためと考えられる。し
かし、シート抵抗は窒素の流量が１０％を超えると急激
に増加する（図２４（ｄ））。これは、ＣｏＳｉ2 の膜
厚が急激に減少するためである。この膜厚の減少はＣｏ
が窒素量が１０％以上になるとＳｉとの反応が急激に抑
制されるためと考えられる。この現象は、Ｎｉの場合に
も確認されている。 （第５の実施形態）次に、第４の実施形態で示したコバ
ルトシリサイド膜をＭＯＳＦＥＴに使用した形態を説明
する。本実施形態の製造方法は、第２の実施形態と類似
しているので、図１６を使用して説明する。
きくなっており（図２４（ｂ））、それと共に抵抗率も
減少する（図２４（ｃ））。これは、窒素の流量と共に
ＣｏＳｉ2 の結晶性が改善されたためと考えられる。し
かし、シート抵抗は窒素の流量が１０％を超えると急激
に増加する（図２４（ｄ））。これは、ＣｏＳｉ2 の膜
厚が急激に減少するためである。この膜厚の減少はＣｏ
が窒素量が１０％以上になるとＳｉとの反応が急激に抑
制されるためと考えられる。この現象は、Ｎｉの場合に
も確認されている。 （第５の実施形態）次に、第４の実施形態で示したコバ
ルトシリサイド膜をＭＯＳＦＥＴに使用した形態を説明
する。本実施形態の製造方法は、第２の実施形態と類似
しているので、図１６を使用して説明する。
【００６７】まず、図１６（ａ）に示すように、シリコ
ン基板３１表面の素子形成領域を囲む素子分離領域３２
をＬＯＣＯＳ法等により形成する。この後、チャネル領
域にイオン注入を行い、続いて図１６（ｂ）に示すよう
にゲート酸化膜３４を熱酸化法により形成した後、ゲー
ト電極３３となるポリシリコンを堆積する。
ン基板３１表面の素子形成領域を囲む素子分離領域３２
をＬＯＣＯＳ法等により形成する。この後、チャネル領
域にイオン注入を行い、続いて図１６（ｂ）に示すよう
にゲート酸化膜３４を熱酸化法により形成した後、ゲー
ト電極３３となるポリシリコンを堆積する。
【００６８】ポリシリコンをパターニングしてゲート電
極３３を形成した後、ＬＤＤ構造のソース／ドレイン拡
散層３６を形成するために、基板３１と逆導電型のイオ
ンをゲート電極３３をマスクとして基板３１に注入す
る。その後、絶縁膜、例えばＳｉ3 Ｎ4 をＬＰＣＶＤ法
等により基板全面に堆積し、ＲＩＥ法等の異方性エッチ
ングを行うことによりゲート側壁絶縁膜３５を形成す
る。
極３３を形成した後、ＬＤＤ構造のソース／ドレイン拡
散層３６を形成するために、基板３１と逆導電型のイオ
ンをゲート電極３３をマスクとして基板３１に注入す
る。その後、絶縁膜、例えばＳｉ3 Ｎ4 をＬＰＣＶＤ法
等により基板全面に堆積し、ＲＩＥ法等の異方性エッチ
ングを行うことによりゲート側壁絶縁膜３５を形成す
る。
【００６９】この後、高濃度のソース／ドレイン拡散層
３７形成のためのイオンを、基板に注入する。イオン注
入によって打ち込まれた不純物は熱アニール、例えば１
０００℃、２０秒のＲＴＡ法によって活性化され、高濃
度のソース／ドレイン領域３７を形成する。
３７形成のためのイオンを、基板に注入する。イオン注
入によって打ち込まれた不純物は熱アニール、例えば１
０００℃、２０秒のＲＴＡ法によって活性化され、高濃
度のソース／ドレイン領域３７を形成する。
【００７０】次に、基板をスパッタ装置の１つのチャン
バーに導入し、Ａｒガスの逆スパッタにより、ソース／
ドレイン拡散層３７、ゲート電極３３上の酸化膜を除去
する。続いて同一チャンバー内で、図１６（ｃ）に示す
ように、Ｃｏからなる金属膜３９をスパッタ法により形
成する。このとき、スパッタ装置のＡｒガスにＮ2 ガス
を２．５〜１０％混入することにより、堆積するＣｏ膜
中にＮを添加する。基板を、空気に晒すことなく別のチ
ャンバーに移送し、金属膜３９上に、他の金属、例えば
ＴｉＮ膜４０をスパッタ法により堆積する。
バーに導入し、Ａｒガスの逆スパッタにより、ソース／
ドレイン拡散層３７、ゲート電極３３上の酸化膜を除去
する。続いて同一チャンバー内で、図１６（ｃ）に示す
ように、Ｃｏからなる金属膜３９をスパッタ法により形
成する。このとき、スパッタ装置のＡｒガスにＮ2 ガス
を２．５〜１０％混入することにより、堆積するＣｏ膜
中にＮを添加する。基板を、空気に晒すことなく別のチ
ャンバーに移送し、金属膜３９上に、他の金属、例えば
ＴｉＮ膜４０をスパッタ法により堆積する。
【００７１】この構造体をＡｒまたはＮ2 雰囲気中で熱
アニール、例えば５００℃の温度で３０秒の熱処理を行
うことにより、図１６（ｄ）に示すようにソース／ドレ
イン拡散層３７、ゲート電極３３のＳｉ表面を金属シリ
サイド（ＣｏＳｉ2 ）膜４１に転換する。この時、素子
分離領域３２やゲート側壁絶縁膜３５上のＣｏは未反応
のままである。
アニール、例えば５００℃の温度で３０秒の熱処理を行
うことにより、図１６（ｄ）に示すようにソース／ドレ
イン拡散層３７、ゲート電極３３のＳｉ表面を金属シリ
サイド（ＣｏＳｉ2 ）膜４１に転換する。この時、素子
分離領域３２やゲート側壁絶縁膜３５上のＣｏは未反応
のままである。
【００７２】そして、図１６（ｅ）に示すように、未反
応の金属膜３９およびＴｉＮ膜４０を、硫酸と過酸化水
素の混合液によるウェット処理で選択的に除去する。こ
の処理によりソース／ドレイン拡散層３７およびゲート
電極３３の表面に選択的に金属シリサイド（ＣｏＳ
ｉ2 ）膜４１が残置される。この時のＣｏＳｉ2 膜の抵
抗は高いので、熱アニールを再度加えることで、低抵抗
化することができる。条件はたとえば７００℃以上であ
る。
応の金属膜３９およびＴｉＮ膜４０を、硫酸と過酸化水
素の混合液によるウェット処理で選択的に除去する。こ
の処理によりソース／ドレイン拡散層３７およびゲート
電極３３の表面に選択的に金属シリサイド（ＣｏＳ
ｉ2 ）膜４１が残置される。この時のＣｏＳｉ2 膜の抵
抗は高いので、熱アニールを再度加えることで、低抵抗
化することができる。条件はたとえば７００℃以上であ
る。
【００７３】この後、図１６（ｆ）に示すように、絶縁
膜４２を例えば常圧ＣＶＤにより９００ｎｍの厚さに形
成し、コンタクトを開口する。続いて電極材、例えばＡ
ｌ−Ｓｉ−Ｃｕをスパッタで堆積し、パターニングを行
うことにより配線４３を形成する。この後、２層、３層
の配線が必要な場合には、他の絶縁膜を堆積してビアコ
ンタクトホールを開口し、電極材料を堆積してパターニ
ングを行えばよい。
膜４２を例えば常圧ＣＶＤにより９００ｎｍの厚さに形
成し、コンタクトを開口する。続いて電極材、例えばＡ
ｌ−Ｓｉ−Ｃｕをスパッタで堆積し、パターニングを行
うことにより配線４３を形成する。この後、２層、３層
の配線が必要な場合には、他の絶縁膜を堆積してビアコ
ンタクトホールを開口し、電極材料を堆積してパターニ
ングを行えばよい。
【００７４】本実施形態では、Ｃｏ膜の堆積の前に、ソ
ース／ドレイン領域３６、３７およびゲート電極３３の
酸化膜をＡｒの逆スパッタにより除去しているが、希弗
酸処理により除去してもよい。あるいは両者を用いて酸
化膜を除去してもよい。（第６の実施形態）次に、イオ
ン注入法によりコバルトシリサイド膜を形成する形態を
説明する。
ース／ドレイン領域３６、３７およびゲート電極３３の
酸化膜をＡｒの逆スパッタにより除去しているが、希弗
酸処理により除去してもよい。あるいは両者を用いて酸
化膜を除去してもよい。（第６の実施形態）次に、イオ
ン注入法によりコバルトシリサイド膜を形成する形態を
説明する。
【００７５】本実施形態の製造方法は、第５の実施形態
と図１６（ｂ）までは同一である。続いて、ソース／ド
レイン拡散層３７、ゲート電極３３上の酸化膜を稀弗酸
処理により除去した後、スパッタ装置により１つのチャ
ンバー内で、図１６（ｃ）に示すように、Ｃｏからなる
金属膜３９を堆積する。このＣｏのスパッタを行う前
に、Ａｒの逆スパッタによってＳｉ上の酸化膜を除去し
てからＣｏをスパッタしてもよい。この時Ａｒガスには
Ｎ2 ガスを混入させない。
と図１６（ｂ）までは同一である。続いて、ソース／ド
レイン拡散層３７、ゲート電極３３上の酸化膜を稀弗酸
処理により除去した後、スパッタ装置により１つのチャ
ンバー内で、図１６（ｃ）に示すように、Ｃｏからなる
金属膜３９を堆積する。このＣｏのスパッタを行う前
に、Ａｒの逆スパッタによってＳｉ上の酸化膜を除去し
てからＣｏをスパッタしてもよい。この時Ａｒガスには
Ｎ2 ガスを混入させない。
【００７６】基板を、空気に晒すことなく別のチャンバ
ーに移送し、金属膜３９上に、他の金属、例えばＴｉＮ
膜４０をスパッタ法により堆積する。この後、基板をチ
ャンバーから取り出すと、Ｃｏ上にＴｉＮが堆積された
２層構造を得る。この状態で図２６に示すように窒素を
Ｃｏ中にイオン注入する。
ーに移送し、金属膜３９上に、他の金属、例えばＴｉＮ
膜４０をスパッタ法により堆積する。この後、基板をチ
ャンバーから取り出すと、Ｃｏ上にＴｉＮが堆積された
２層構造を得る。この状態で図２６に示すように窒素を
Ｃｏ中にイオン注入する。
【００７７】この構造体をＡｒまたはＮ2 雰囲気中で熱
アニール、例えば５００℃の温度で３０秒の熱処理を行
うことにより、図１６（ｄ）に示すようにソース／ドレ
イン拡散層３７、ゲート電極３３のＳｉ表面を金属シリ
サイド（ＣｏＳｉ2 ）膜４１に転換する。この時、素子
分離領域３２やゲート側壁絶縁膜３５上のＣｏは未反応
のままである。
アニール、例えば５００℃の温度で３０秒の熱処理を行
うことにより、図１６（ｄ）に示すようにソース／ドレ
イン拡散層３７、ゲート電極３３のＳｉ表面を金属シリ
サイド（ＣｏＳｉ2 ）膜４１に転換する。この時、素子
分離領域３２やゲート側壁絶縁膜３５上のＣｏは未反応
のままである。
【００７８】そして、図１６（ｅ）に示すように、未反
応の金属（Ｃｏ）膜３９およびＴｉＮ膜４０を、硫酸と
過酸化水素の混合液によるウェット処理で選択的に除去
する。この処理によりソース／ドレイン拡散層３７およ
びゲート電極３３の表面に選択的に金属シリサイド（Ｃ
ｏＳｉ2 ）膜４１が残置される。この時のＣｏＳｉ2膜
の抵抗は高いので、７００℃以上の熱アニールを再度加
えることで、低抵抗化することができる。
応の金属（Ｃｏ）膜３９およびＴｉＮ膜４０を、硫酸と
過酸化水素の混合液によるウェット処理で選択的に除去
する。この処理によりソース／ドレイン拡散層３７およ
びゲート電極３３の表面に選択的に金属シリサイド（Ｃ
ｏＳｉ2 ）膜４１が残置される。この時のＣｏＳｉ2膜
の抵抗は高いので、７００℃以上の熱アニールを再度加
えることで、低抵抗化することができる。
【００７９】上記のコバルトシリサイドの実施例におい
て、Ｃｏ上にメタルを堆積させたが、このメタルは必ず
しも堆積させなくてもよい。また、以上の実施例（第
２、第３、第５、第６）はＭＯＳＦＥＴに適用している
が、本発明の膜の形成方法は、この他の半導体装置、例
えばバイポーラトランジスタにも適用可能である。
て、Ｃｏ上にメタルを堆積させたが、このメタルは必ず
しも堆積させなくてもよい。また、以上の実施例（第
２、第３、第５、第６）はＭＯＳＦＥＴに適用している
が、本発明の膜の形成方法は、この他の半導体装置、例
えばバイポーラトランジスタにも適用可能である。
【００８０】
【発明の効果】本発明によれば、シリコン膜等との界面
を平坦に金属シリサイド膜を形成することが可能とな
り、耐酸化性、耐熱性に優れた低抵抗な膜を備えた半導
体装置およびその製造方法を提供することができる。
を平坦に金属シリサイド膜を形成することが可能とな
り、耐酸化性、耐熱性に優れた低抵抗な膜を備えた半導
体装置およびその製造方法を提供することができる。
【図１】本発明の第１の実施形態に係わるニッケルシリ
サイド膜の形成方法を段階的に示す断面図。
サイド膜の形成方法を段階的に示す断面図。
【図２】本発明の第１の実施形態に係わるニッケルシリ
サイド膜において、シリコン基板上にニッケル膜および
窒化チタン膜形成した後の窒素のＳＩＭＳ分析結果を示
す図。
サイド膜において、シリコン基板上にニッケル膜および
窒化チタン膜形成した後の窒素のＳＩＭＳ分析結果を示
す図。
【図３】第１の実施形態に係わるニッケルシリサイド膜
中の窒素のＳＩＭＳ分析結果を示す図。
中の窒素のＳＩＭＳ分析結果を示す図。
【図４】第１の実施形態に係わるニッケルシリサイド膜
のＸＰＳ分析結果を示す図。
のＸＰＳ分析結果を示す図。
【図５】第１の実施形態に係わるニッケルシリサイド膜
の断面ＴＥＭの概略図で、膜形成過程でのＮ2 添加量が
それぞれ０％、２．５％、５％、１０％の場合の図。
の断面ＴＥＭの概略図で、膜形成過程でのＮ2 添加量が
それぞれ０％、２．５％、５％、１０％の場合の図。
【図６】第１の実施形態のニッケルシリサイド膜のＥＤ
Ｘ分析結果を示す図で、（ａ），（ｂ）はそれぞれ図５
のＡ，Ｂ部分に対応するＥＤＸ分析を示す図。
Ｘ分析結果を示す図で、（ａ），（ｂ）はそれぞれ図５
のＡ，Ｂ部分に対応するＥＤＸ分析を示す図。
【図７】第１の実施形態に係わるニッケルシリサイド膜
の窒素含有量とコンタクト抵抗の関係を示す図。
の窒素含有量とコンタクト抵抗の関係を示す図。
【図８】第１の実施形態に係わるニッケルシリサイド膜
の窒素含有量とラフネス（界面粗さ）との関係を示す
図。
の窒素含有量とラフネス（界面粗さ）との関係を示す
図。
【図９】第１の実施形態に係わるニッケルシリサイド膜
を含む拡散層のＰＮ接合リーク特性を示す図。
を含む拡散層のＰＮ接合リーク特性を示す図。
【図１０】第１の実施形態に係わるニッケルシリサイド
膜を含む拡散層のＰＮ接合リーク電流のシート抵抗依存
性を示す図。
膜を含む拡散層のＰＮ接合リーク電流のシート抵抗依存
性を示す図。
【図１１】第１の実施形態に係わるニッケルシリサイド
膜のストレスの窒素含有量依存性を示す図。
膜のストレスの窒素含有量依存性を示す図。
【図１２】第１の実施形態に係わるニッケルシリサイド
膜の平面ＴＥＭの概略図で、膜形成過程でのＮ2 添加量
がそれぞれ０％、２．５％、５％、１０％の場合の図。
膜の平面ＴＥＭの概略図で、膜形成過程でのＮ2 添加量
がそれぞれ０％、２．５％、５％、１０％の場合の図。
【図１３】第１の実施形態に係わるニッケルシリサイド
膜の粒径のＮ2 量依存性を示す図。
膜の粒径のＮ2 量依存性を示す図。
【図１４】第１の実施形態に係わるニッケルシリサイド
膜の電子線回折のＮ2 量依存性を示す図。
膜の電子線回折のＮ2 量依存性を示す図。
【図１５】第１の実施形態に係わるニッケルシリサイド
膜の抵抗率のＮ2 量依存性を示す図。
膜の抵抗率のＮ2 量依存性を示す図。
【図１６】本発明の第２の実施形態に係わるＭＯＳＦＥ
Ｔの製造工程を段階的に示すＭＯＳＦＥＴの断面図。
Ｔの製造工程を段階的に示すＭＯＳＦＥＴの断面図。
【図１７】本発明の第３の実施形態に係わるＣＭＯＳＦ
ＥＴの断面図。
ＥＴの断面図。
【図１８】本発明の第３の実施形態に係わるＣＭＯＳＦ
ＥＴの１トランジスタ部の平面図。
ＥＴの１トランジスタ部の平面図。
【図１９】本発明の第３の実施形態に係わるＣＭＯＳＦ
ＥＴのドレイン電流のドレイン電圧依存性を示す図で、
（ａ）はＮＭＯＳ、（ｂ）はＰＭＯＳの特性図。
ＥＴのドレイン電流のドレイン電圧依存性を示す図で、
（ａ）はＮＭＯＳ、（ｂ）はＰＭＯＳの特性図。
【図２０】本発明の第３の実施形態に係わるＣＭＯＳＦ
ＥＴのトランスコンダクタンスのゲート長依存性を示す
図で、（ａ）はＮＭＯＳ、（ｂ）はＰＭＯＳの特性図。
ＥＴのトランスコンダクタンスのゲート長依存性を示す
図で、（ａ）はＮＭＯＳ、（ｂ）はＰＭＯＳの特性図。
【図２１】本発明の第４の実施形態に係わるコバルトシ
リサイド膜の平面ＴＥＭ写真で、膜形成過程でのＮ2 添
加量がそれぞれ０％、５％の場合のグレイン状態を示す
写真。
リサイド膜の平面ＴＥＭ写真で、膜形成過程でのＮ2 添
加量がそれぞれ０％、５％の場合のグレイン状態を示す
写真。
【図２２】本発明の第４の実施形態に係わるコバルトシ
リサイド膜の平面ＴＥＭ写真で、膜形成過程でのＮ2 添
加量が１０％の場合のグレイン状態を示す写真。
リサイド膜の平面ＴＥＭ写真で、膜形成過程でのＮ2 添
加量が１０％の場合のグレイン状態を示す写真。
【図２３】本発明の第４の実施形態に係わるコバルトシ
リサイド膜とソース／ドレイン層界面の断面ＴＥＭ写真
で、膜形成過程でのＮ2 添加量がそれぞれ０％、５％、
１０％の場合における界面の凹凸発生状態を示す写真。
リサイド膜とソース／ドレイン層界面の断面ＴＥＭ写真
で、膜形成過程でのＮ2 添加量がそれぞれ０％、５％、
１０％の場合における界面の凹凸発生状態を示す写真。
【図２４】本発明の第４の実施形態に係わるコバルトシ
リサイド膜の各種特性の窒素添加量依存性を示す図で、
（ａ）はシリサイド膜とソース／ドレイン層との界面の
ラフネス、（ｂ）は粒径、（ｃ）は抵抗率、（ｄ）はシ
ート抵抗の窒素添加量依存性を示すグラフ。
リサイド膜の各種特性の窒素添加量依存性を示す図で、
（ａ）はシリサイド膜とソース／ドレイン層との界面の
ラフネス、（ｂ）は粒径、（ｃ）は抵抗率、（ｄ）はシ
ート抵抗の窒素添加量依存性を示すグラフ。
【図２５】本発明の第４の実施形態に係わるコバルトシ
リサイド膜を使用したＭＯＳＦＥＴのソース／ドレイン
層のＰＮ接合に逆バイアスをかけた場合のリーク電流特
性を示すグラフで、シリサイド膜形成過程でのＮ2 添加
量がそれぞれ０％、５％、１０％の場合の特性図。
リサイド膜を使用したＭＯＳＦＥＴのソース／ドレイン
層のＰＮ接合に逆バイアスをかけた場合のリーク電流特
性を示すグラフで、シリサイド膜形成過程でのＮ2 添加
量がそれぞれ０％、５％、１０％の場合の特性図。
【図２６】本発明の第６の実施形態に係わるＭＯＳＦＥ
Ｔの、Ｎイオン注入の工程を説明するための模式図。
Ｔの、Ｎイオン注入の工程を説明するための模式図。
【図２７】（ａ）は従来のＮｉＳｉ膜を用いたＭＯＳＦ
ＥＴの問題点を説明するためのＭＯＳＦＥＴの断面図
で、（ｂ）は（ａ）のｂ部の拡大図。
ＥＴの問題点を説明するためのＭＯＳＦＥＴの断面図
で、（ｂ）は（ａ）のｂ部の拡大図。
２１…シリコン基板 ２２…金属膜（ＮｉまたはＣｏ） ２３…ＴｉＮ膜 ２４…金属シリサイド ３１…シリコン基板 ３２…素子分離領域 ３３…ゲート電極 ３４…ゲート絶縁膜 ３５…ゲート側壁絶縁膜 ３６…ソース／ドレイン領域（ＬＤＤ） ３７…ソース／ドレイン領域 ３９…Ｎｉ膜 ４０…ＴｉＮ膜 ４１…ＮｉＳｉ膜 ４２…層間絶縁膜 ４３…配線
Claims (10)
- 【請求項１】 シリコン膜の表面に、窒素ガスを添加し
た混合ガスを用いて、スパッタ法によりニッケルとコバ
ルトの内の１つである第１の金属を含む第１の金属膜を
形成する工程と、 前記シリコン膜と前記第１の金属膜とを熱反応させ、前
記第１の金属のシリサイド膜を形成する工程と、を具備
することを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン膜の表面に、ニッケルとコバル
トの内の１つである第１の金属を含む第１の金属膜を形
成する工程と、 前記第１の金属膜にイオン注入法により窒素を添加する
工程と、 前記シリコン膜と前記第１の金属膜とを熱反応させ、前
記第１の金属のシリサイド膜を形成する工程と、を具備
することを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン膜の表面にゲート絶縁膜を介し
てシリコンからなるゲート電極を形成する工程と、 前記シリコン膜の前記表面で、前記ゲート電極の両側の
領域に、ソース／ドレイン拡散層を形成する工程と、 前記ソース／ドレイン拡散層および前記ゲート電極の上
面に、窒素ガスを添加した混合ガスを用いて、スパッタ
法によりニッケルとコバルトの内の１つである第１の金
属を含む第１の金属膜を形成する工程と、 前記シリコン膜および前記ゲート電極の前記シリコンと
前記第１の金属膜とを熱反応させて、前記ソース／ドレ
イン拡散層および前記ゲート電極が前記第１の金属膜と
接する界面に、前記第１の金属のシリサイド膜を形成す
る工程と、 前記第１の金属膜の前記熱反応における未反応部分を除
去する工程と、を具備することを特徴とする半導体装置
の製造方法。 - 【請求項４】 シリコン膜の表面にゲート絶縁膜を介し
てシリコンからなるゲート電極を形成する工程と、 前記シリコン膜の前記表面で、前記ゲート電極の両側の
領域に、ソース／ドレイン拡散層を形成する工程と、 前記ソース／ドレイン拡散層および前記ゲート電極の上
面に、ニッケルとコバルトの内の１つである第１の金属
を含む第１の金属膜を形成する工程と、 前記第１の金属膜に、イオン注入法により窒素を添加す
る工程と、 前記シリコン膜および前記ゲート電極の前記シリコンと
前記第１の金属膜とを熱反応させて、前記ソース／ドレ
イン拡散層および前記ゲート電極が前記第１の金属膜と
接する界面に、前記第１の金属の前記シリサイド膜を形
成する工程と、を具備することを特徴とする半導体装置
の製造方法。 - 【請求項５】 前記窒素ガスの前記混合ガス中に占める
割合は、２．５％以上１０％以下であることを特徴とす
る請求項１および請求項３のいずれかに記載の半導体装
置の製造方法。 - 【請求項６】 前記第１の金属膜を形成する工程に続い
て、前記第１の金属膜の表面に第２の金属を含む第２の
金属膜を形成する工程をさらに具備することを特徴とす
る請求項１乃至４のいずれかに記載の半導体装置の製造
方法。 - 【請求項７】 前記第２の金属は、Ｔｉ、Ｗ，Ｔｉ
Ｎx 、ＷＮx のグループより選択された１つであること
を特徴とする請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記第１の金属の前記シリサイド膜を形
成する工程は、窒素およびアルゴンのいずれかを含む雰
囲気で行われることを特徴とする請求項１乃至４のいず
れかに記載の半導体装置の製造方法。 - 【請求項９】 シリコン膜と、 前記シリコン膜上に形成された素子分離絶縁膜により規
定された前記シリコン膜上の素子形成領域と、 前記素子形成領域の前記シリコン膜上に絶縁的に形成さ
れたシリコンより成るゲート電極と、 前記ゲート電極の両側の前記素子形成領域のシリコン膜
上に形成されたソース／ドレイン領域と、 前記ゲート電極の上面に形成された第１の金属シリサイ
ド膜と、 前記ゲート電極の側面と、前記第１の金属シリサイド膜
の側面に沿って連続的に形成されたゲート側壁絶縁膜
と、 前記素子分離絶縁膜と前記ゲート側壁絶縁膜に挟まれた
前記ソース／ドレイン領域の表面に形成された第２の金
属シリサイド膜とを具備し、 前記第１および第２の金属シリサイド膜は、ニッケルお
よびコバルトの内の１つの金属のシリサイド膜であり、
前記ゲート電極および前記ソース／ドレイン領域の上に
形成された窒素を含む前記１つの金属が、熱処理により
前記シリコンおよび前記シリコン膜にそれぞれ拡散する
ことにより形成され、前記ゲート電極および前記ソース
／ドレイン領域との界面における前記第１および第２の
金属シリサイド膜のラフネスが４０ｎｍ以下であること
を特徴とする半導体装置。 - 【請求項１０】 前記第１および第２の金属シリサイド
膜の粒径が２００ｎｍ以上であることを特徴とする請求
項９に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8266614A JPH09153616A (ja) | 1995-09-28 | 1996-09-18 | 半導体装置およびその製造方法 |
| US08/722,324 US5840626A (en) | 1995-09-28 | 1996-09-27 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25042095 | 1995-09-28 | ||
| JP7-250420 | 1995-09-28 | ||
| JP8266614A JPH09153616A (ja) | 1995-09-28 | 1996-09-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153616A true JPH09153616A (ja) | 1997-06-10 |
Family
ID=26539766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8266614A Pending JPH09153616A (ja) | 1995-09-28 | 1996-09-18 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5840626A (ja) |
| JP (1) | JPH09153616A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480634B1 (ko) * | 2002-11-19 | 2005-03-31 | 삼성전자주식회사 | 니켈 살리사이드 공정을 이용한 반도체 소자의 제조방법 |
| JP2005333165A (ja) * | 2005-08-22 | 2005-12-02 | Nec Electronics Corp | 半導体装置 |
| JP2007227865A (ja) * | 2006-02-27 | 2007-09-06 | Seiko Epson Corp | シリサイドの形成方法及び半導体装置の製造方法 |
| JP2007299899A (ja) * | 2006-04-28 | 2007-11-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2009049207A (ja) * | 2007-08-20 | 2009-03-05 | Spansion Llc | 半導体装置の製造方法 |
| WO2010092863A1 (ja) | 2009-02-10 | 2010-08-19 | 日鉱金属株式会社 | ニッケル合金スパッタリングターゲット及びニッケルシリサイド膜 |
| KR100982420B1 (ko) * | 2003-09-30 | 2010-09-15 | 삼성전자주식회사 | 실리사이드 박막을 갖는 반도체 소자 및 그 제조 방법 |
| WO2011115259A1 (ja) | 2010-03-19 | 2011-09-22 | Jx日鉱日石金属株式会社 | ニッケル合金スパッタリングターゲット、Ｎｉ合金薄膜及びニッケルシリサイド膜 |
| US8101986B2 (en) | 1999-10-27 | 2012-01-24 | Renesas Electronics Corporation | Dynamic random access memory with silicide contacts, CMOS logic section and LDD structure |
| JP2013157564A (ja) * | 2012-01-31 | 2013-08-15 | Shindengen Electric Mfg Co Ltd | 半導体素子の製造方法 |
| US8647714B2 (en) | 2011-09-02 | 2014-02-11 | Tokyo Electron Limited | Nickel film forming method |
| KR20140038328A (ko) | 2012-09-20 | 2014-03-28 | 도쿄엘렉트론가부시키가이샤 | 금속막의 성막 방법 |
| JP2014187300A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 金属シリサイド層の製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4142753B2 (ja) * | 1996-12-26 | 2008-09-03 | 株式会社東芝 | スパッタターゲット、スパッタ装置、半導体装置およびその製造方法 |
| US6071782A (en) * | 1998-02-13 | 2000-06-06 | Sharp Laboratories Of America, Inc. | Partial silicidation method to form shallow source/drain junctions |
| US6890854B2 (en) * | 2000-11-29 | 2005-05-10 | Chartered Semiconductor Manufacturing, Inc. | Method and apparatus for performing nickel salicidation |
| US6468900B1 (en) * | 2000-12-06 | 2002-10-22 | Advanced Micro Devices, Inc. | Dual layer nickel deposition using a cobalt barrier to reduce surface roughness at silicide/junction interface |
| US6339021B1 (en) * | 2001-05-09 | 2002-01-15 | Chartered Semiconductor Manufacturing Ltd. | Methods for effective nickel silicide formation |
| KR101118462B1 (ko) * | 2002-06-12 | 2012-03-06 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 질화된 게이트 유전체 층에서 질소 프로파일을개선하기 위한 방법 |
| US7067439B2 (en) | 2002-06-14 | 2006-06-27 | Applied Materials, Inc. | ALD metal oxide deposition process using direct oxidation |
| US7670936B1 (en) * | 2002-10-18 | 2010-03-02 | Advanced Micro Devices, Inc. | Nitridation of gate oxide by laser processing |
| JP4466902B2 (ja) * | 2003-01-10 | 2010-05-26 | 日鉱金属株式会社 | ニッケル合金スパッタリングターゲット |
| US20050253205A1 (en) * | 2004-05-17 | 2005-11-17 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US8119210B2 (en) | 2004-05-21 | 2012-02-21 | Applied Materials, Inc. | Formation of a silicon oxynitride layer on a high-k dielectric material |
| KR100679224B1 (ko) * | 2005-11-04 | 2007-02-05 | 한국전자통신연구원 | 반도체 소자 및 그 제조방법 |
| US7645710B2 (en) | 2006-03-09 | 2010-01-12 | Applied Materials, Inc. | Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system |
| US7837838B2 (en) | 2006-03-09 | 2010-11-23 | Applied Materials, Inc. | Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus |
| US7678710B2 (en) | 2006-03-09 | 2010-03-16 | Applied Materials, Inc. | Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system |
| TWI435376B (zh) | 2006-09-26 | 2014-04-21 | Applied Materials Inc | 用於缺陷鈍化之高ｋ閘極堆疊的氟電漿處理 |
| JP2009259996A (ja) * | 2008-04-16 | 2009-11-05 | Panasonic Corp | 半導体装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069213B2 (ja) * | 1985-09-30 | 1994-02-02 | 株式会社東芝 | 半導体装置の製造方法 |
| AU4163789A (en) * | 1988-10-03 | 1990-04-05 | Boc Group, Inc., The | Refractory metal silicide layers on semiconductor substrates |
| JP2706121B2 (ja) * | 1989-01-26 | 1998-01-28 | 沖電気工業株式会社 | 半導体素子の金属シリサイドの形成方法 |
| US5108953A (en) * | 1989-02-02 | 1992-04-28 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductive device comprising a refractory metal silicide thin film |
| US5217923A (en) * | 1989-02-13 | 1993-06-08 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device having silicided source/drain regions |
| JP3469251B2 (ja) * | 1990-02-14 | 2003-11-25 | 株式会社東芝 | 半導体装置の製造方法 |
| TW209308B (en) * | 1992-03-02 | 1993-07-11 | Digital Equipment Corp | Self-aligned cobalt silicide on MOS integrated circuits |
| US5624869A (en) * | 1994-04-13 | 1997-04-29 | International Business Machines Corporation | Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen |
-
1996
- 1996-09-18 JP JP8266614A patent/JPH09153616A/ja active Pending
- 1996-09-27 US US08/722,324 patent/US5840626A/en not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8101986B2 (en) | 1999-10-27 | 2012-01-24 | Renesas Electronics Corporation | Dynamic random access memory with silicide contacts, CMOS logic section and LDD structure |
| US8710569B2 (en) | 1999-10-27 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US8610219B2 (en) | 1999-10-27 | 2013-12-17 | Renesas Electronics Corporation | Semiconductor device having a memory cell section, an adjacent circuit section, and silicide formed on an impurity diffused region |
| KR100480634B1 (ko) * | 2002-11-19 | 2005-03-31 | 삼성전자주식회사 | 니켈 살리사이드 공정을 이용한 반도체 소자의 제조방법 |
| KR100982420B1 (ko) * | 2003-09-30 | 2010-09-15 | 삼성전자주식회사 | 실리사이드 박막을 갖는 반도체 소자 및 그 제조 방법 |
| JP2005333165A (ja) * | 2005-08-22 | 2005-12-02 | Nec Electronics Corp | 半導体装置 |
| JP2007227865A (ja) * | 2006-02-27 | 2007-09-06 | Seiko Epson Corp | シリサイドの形成方法及び半導体装置の製造方法 |
| JP2007299899A (ja) * | 2006-04-28 | 2007-11-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7879722B2 (en) | 2006-04-28 | 2011-02-01 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8058695B2 (en) | 2006-04-28 | 2011-11-15 | Renesas Electronics Corporation | Semiconductor device |
| JP2009049207A (ja) * | 2007-08-20 | 2009-03-05 | Spansion Llc | 半導体装置の製造方法 |
| WO2010092863A1 (ja) | 2009-02-10 | 2010-08-19 | 日鉱金属株式会社 | ニッケル合金スパッタリングターゲット及びニッケルシリサイド膜 |
| WO2011115259A1 (ja) | 2010-03-19 | 2011-09-22 | Jx日鉱日石金属株式会社 | ニッケル合金スパッタリングターゲット、Ｎｉ合金薄膜及びニッケルシリサイド膜 |
| US8647714B2 (en) | 2011-09-02 | 2014-02-11 | Tokyo Electron Limited | Nickel film forming method |
| JP2013157564A (ja) * | 2012-01-31 | 2013-08-15 | Shindengen Electric Mfg Co Ltd | 半導体素子の製造方法 |
| KR20140038328A (ko) | 2012-09-20 | 2014-03-28 | 도쿄엘렉트론가부시키가이샤 | 금속막의 성막 방법 |
| JP2014187300A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 金属シリサイド層の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5840626A (en) | 1998-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09153616A (ja) | 半導体装置およびその製造方法 | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| JP3220645B2 (ja) | 半導体装置の製造方法 | |
| US7084061B2 (en) | Methods of fabricating a semiconductor device having MOS transistor with strained channel | |
| US5818092A (en) | Polycide film | |
| JP3132750B2 (ja) | 多層構造、半導体構造、半導体デバイスのコンデンサ、シリコン構造の酸化を防ぐ方法、及び、ドーパントの拡散を防ぐ方法 | |
| US7314805B2 (en) | Method for fabricating semiconductor device | |
| JPH10173177A (ja) | Ｍｉｓトランジスタの製造方法 | |
| KR100376235B1 (ko) | 반도체장치및그제조방법 | |
| JPH0758773B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| US5741725A (en) | Fabrication process for semiconductor device having MOS type field effect transistor | |
| US6855592B2 (en) | Method for manufacturing semiconductor device | |
| US6653227B1 (en) | Method of cobalt silicidation using an oxide-Titanium interlayer | |
| JPH0590293A (ja) | 半導体装置およびその製造方法 | |
| US7419905B2 (en) | Gate electrodes and the formation thereof | |
| JPH09232253A (ja) | 半導体装置の製造方法 | |
| US5989996A (en) | Method for manufacturing semiconductor device | |
| JP3185235B2 (ja) | 半導体装置の製造方法 | |
| JP2910064B2 (ja) | 半導体装置の製造方法 | |
| JPH02260630A (ja) | 半導体装置の製造方法 | |
| JP2900897B2 (ja) | 半導体装置の製造方法 | |
| JPH07201777A (ja) | 半導体装置の製造方法 | |
| JPH1117182A (ja) | 半導体装置およびその製造方法 | |
| JPH08264482A (ja) | 半導体装置の製造方法 | |
| JPH05136398A (ja) | 半導体装置の製造方法 |