JPH09148913A - 高電位差レベルシフト回路 - Google Patents
高電位差レベルシフト回路Info
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- JPH09148913A JPH09148913A JP7303171A JP30317195A JPH09148913A JP H09148913 A JPH09148913 A JP H09148913A JP 7303171 A JP7303171 A JP 7303171A JP 30317195 A JP30317195 A JP 30317195A JP H09148913 A JPH09148913 A JP H09148913A
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- potential
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- voltage
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Abstract
(57)【要約】
【課題】多電源が混在する半導体集積回路において、異
なる電源系の電位差が非常に大きい場合にもその間の信
号変換速度が速く、消費電流の少ないレベルシフト回路
を提供することにある。 【解決手段】E1からE2へ信号をレベル変換する場合に
E1とE2の間の中間電位の電源を設け、一度中間レベル
の信号に変換して電位差の無理のない状態で繰り返し変
換していく。 【効果】以上により、電気信号を変換する電源系の間の
電位差が大きい場合にも高速動作で、低消費電流、かつ
低電圧動作にも適したレベルシフト回路が得られる。
なる電源系の電位差が非常に大きい場合にもその間の信
号変換速度が速く、消費電流の少ないレベルシフト回路
を提供することにある。 【解決手段】E1からE2へ信号をレベル変換する場合に
E1とE2の間の中間電位の電源を設け、一度中間レベル
の信号に変換して電位差の無理のない状態で繰り返し変
換していく。 【効果】以上により、電気信号を変換する電源系の間の
電位差が大きい場合にも高速動作で、低消費電流、かつ
低電圧動作にも適したレベルシフト回路が得られる。
Description
【0001】
【発明の属する技術分野】本発明は多電源が混在する半
導体集積回路装置における、異なる電源系間の信号を変
換する回路、殊に異なる電源系間の電位差が大きい場合
に信号を高速に変換するレベルシフト回路の構成に関す
る。
導体集積回路装置における、異なる電源系間の信号を変
換する回路、殊に異なる電源系間の電位差が大きい場合
に信号を高速に変換するレベルシフト回路の構成に関す
る。
【0002】
【従来の技術】従来のレベルシフト回路の代表的な回路
を図5、図6に示す。図5は***国特許公開21548
77(DE,A)の回路図であり、図6は日本国特許公
開昭57−59690の回路図である。図5、図6の回
路はともに電源電圧E1系の信号を電源電圧E2系の信号
へ変換する構成となっている。
を図5、図6に示す。図5は***国特許公開21548
77(DE,A)の回路図であり、図6は日本国特許公
開昭57−59690の回路図である。図5、図6の回
路はともに電源電圧E1系の信号を電源電圧E2系の信号
へ変換する構成となっている。
【0003】
【発明が解決しようとする課題】さて、前述した従来の
回路はE1とE2の電位差があまり大きくない場合には実
用的な回路である。しかしながらE1とE2の電位差が大
きくなるにつれ、P型の絶縁ゲート電界効果型トランジ
スタ(以下MOSFETと略す)のコンダクタンス定数
βPとN型MOSFETのコンダクタンス定数βNの比を
非常に大きくとる必要が生じ、動作速度が極端に低下し
たり、消費電流が多大となったり、配置上の形状に無理
が発生したりする問題があった。
回路はE1とE2の電位差があまり大きくない場合には実
用的な回路である。しかしながらE1とE2の電位差が大
きくなるにつれ、P型の絶縁ゲート電界効果型トランジ
スタ(以下MOSFETと略す)のコンダクタンス定数
βPとN型MOSFETのコンダクタンス定数βNの比を
非常に大きくとる必要が生じ、動作速度が極端に低下し
たり、消費電流が多大となったり、配置上の形状に無理
が発生したりする問題があった。
【0004】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは異なる電源系の電位
差が非常に大きい場合にも動作速度が速く、消費電流の
少ないレベルシフト回路を提供することにある。
るもので、その目的とするところは異なる電源系の電位
差が非常に大きい場合にも動作速度が速く、消費電流の
少ないレベルシフト回路を提供することにある。
【0005】また、特に低電圧の信号を電圧変換にする
適したレベルシフト回路を提供することにある。
適したレベルシフト回路を提供することにある。
【0006】
【課題を解決するための手段】本発明の高電位差レベル
シフト回路は a) 第1の電圧系の入力信号を第2の電圧系の信号と
して出力するレベルシフト回路において、 b) 第1の電圧系と第2の電圧系の中間の電圧にあた
る第3の電圧系を少なくとも1個有し、 C) 第1の電圧系の入力信号を第3の電圧系の信号に
一度変換し、その後、該第3の電圧系の信号を第2の電
圧系の信号に変換することを特徴とする。
シフト回路は a) 第1の電圧系の入力信号を第2の電圧系の信号と
して出力するレベルシフト回路において、 b) 第1の電圧系と第2の電圧系の中間の電圧にあた
る第3の電圧系を少なくとも1個有し、 C) 第1の電圧系の入力信号を第3の電圧系の信号に
一度変換し、その後、該第3の電圧系の信号を第2の電
圧系の信号に変換することを特徴とする。
【0007】
【作用】本発明の上記の構成によれば、第1の電圧系と
第2の電圧系の中間の電圧にあたる第3の電圧系を設け
ているので、電圧変換の際の電圧差が緩和され、P型M
OSFETとN型MOSFETの間で無理な能力比を設
定する必要がなくなり、その結果、レベルシフト回路と
しての動作速度や消費電流などの電気的諸特性が改善さ
れる。
第2の電圧系の中間の電圧にあたる第3の電圧系を設け
ているので、電圧変換の際の電圧差が緩和され、P型M
OSFETとN型MOSFETの間で無理な能力比を設
定する必要がなくなり、その結果、レベルシフト回路と
しての動作速度や消費電流などの電気的諸特性が改善さ
れる。
【0008】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図1は本発明の第1の実施例を示す回路図であ
る。図1において100は負極の電源で基準電位の0に
とっている。101は正極の第1電源でE1の電位であ
る。103は正極の第2電源でE2の電位である。10
2は第1電源と第2電源の間に設けられた電源電極であ
り、E1とE2の中間の電位EMを有している。破線11
1で囲まれた中の回路は0とE1の電源で動作する。1
12はP型MOSFET、113はN型MOSFETで
ある。MOSFET112と113でインバータ回路を
構成し、114が入力端子、115が出力端子となって
いる。破線121で囲まれた中の回路は0とEMの電源
で動作する。122、123、124、125はP型M
OSFET、126、127はN型MOSFETであ
る。P型MOSFET122と123は直列に接続さ
れ、MOSFET122のソース電極はEMの電位を持
つ102の電源電極に接続され、MOSFET123の
ドレイン電極はN型MOSFET126のドレイン電極
に接続され、MOSFET126のソース電極は負極の
電源100に接続されている。P型MOSFET124
と125は直列に接続され、MOSFET124のソー
ス電極はEMの電位を持つ102の電源電極に接続さ
れ、MOSFET125のドレイン電極はN型MOSF
ET127のドレイン電極に接続され、MOSFET1
27のソース電極は負極の電源100に接続されてい
る。MOSFET125と127のドレイン電極はMO
SFET122のゲート電極に接続されているとともに
記号VMで表現した中間レベルでの出力端子128に接
続されている。MOSFET125と127のゲート電
極は互いに接続され、インバータ回路の出力端子115
に接続されている。MOSFET123と126のドレ
イン電極はMOSFET124のゲート電極に接続され
ているとともに中間レベルでの反転出力端子129に接
続されている。MOSFET123と126のゲート電
極は互いに接続され、インバータ回路の入力端子114
に接続されている。破線131で囲まれた中の回路は0
とE2の電源で動作する。132、133、134、1
35はP型MOSFET、136、137はN型MOS
FETである。P型MOSFET132と133は直列
に接続され、MOSFET132のソース電極はE2の
電位を持つ103の電源電極に接続され、MOSFET
133のドレイン電極はN型MOSFET136のドレ
イン電極に接続され、MOSFET136のソース電極
は負極の電源100に接続されている。P型MOSFE
T134と135は直列に接続され、MOSFET13
4のソース電極はE2の電位を持つ103の電源電極に
接続され、MOSFET135のドレイン電極はN型M
OSFET137のドレイン電極に接続され、MOSF
ET137のソース電極は負極の電源100に接続され
ている。MOSFET135と137のドレイン電極は
MOSFET132のゲート電極に接続されているとと
もに記号VOで表現したレベルシフト回路の出力端子1
38に接続されている。MOSFET135と137の
ゲート電極は互いに接続され、中間レベルでの反転出力
端子129に接続されている。MOSFET133と1
36のドレイン電極はMOSFET134のゲート電極
に接続されているとともにレベルシフト回路の反転出力
端子139に接続されている。MOSFET133と1
36のゲート電極は互いに接続され、中間レベルでの出
力端子128に接続されている。さて次に一般的にE1
からE2への信号のレベル変換を考える。レベルシフト
回路といっても様々にあるが、従来例であげた図6の回
路、これは本発明の回路の図1の破線111と112の
組み合わせた回路と同様な回路であるが単独では非常に
優れた回路であるので、これを代表とし、かつ簡単化し
て以下に説明する。図1のP型MOSFET122、1
23、124、125はすべて特性が等しく、コンダク
タンス定数をβP、スレッショルド電圧をVTPとする。
またN型MOSFET126、127はすべて特性が等
しく、コンダクタンス定数をβN、スレッショルド電圧
をVTNとする。E1系の111の回路の信号はE1もしく
は0の電位であり、とりあえずEM=E2として、これが
E2系の回路に入力し、信号が変化したときの状態を考
える。0の場合にはN型MOSFET126は完全にオ
フ(OFF)し、P型MOSFET123はオン(O
N)するので特に問題はない。しかしE1の場合にはN
型MOSFET126はオンすると同時にP型MOSF
ET123も一般的に(E2−E1)>VTPが成立するこ
とが殆どであるのでオンし競合する事態が生じる。この
ときN型MOSFET123は飽和領域の動作であるの
で等価抵抗RN1は RN1 = 2E2/βN(E1−VTN)2 またP型MOSFET123は不飽和領域の動作である
ので等価抵抗RP2は RP2 = 1/βP(E2−E1−VTP) となる。但し、(E2−E1)>VTP とする。
を示す。図1は本発明の第1の実施例を示す回路図であ
る。図1において100は負極の電源で基準電位の0に
とっている。101は正極の第1電源でE1の電位であ
る。103は正極の第2電源でE2の電位である。10
2は第1電源と第2電源の間に設けられた電源電極であ
り、E1とE2の中間の電位EMを有している。破線11
1で囲まれた中の回路は0とE1の電源で動作する。1
12はP型MOSFET、113はN型MOSFETで
ある。MOSFET112と113でインバータ回路を
構成し、114が入力端子、115が出力端子となって
いる。破線121で囲まれた中の回路は0とEMの電源
で動作する。122、123、124、125はP型M
OSFET、126、127はN型MOSFETであ
る。P型MOSFET122と123は直列に接続さ
れ、MOSFET122のソース電極はEMの電位を持
つ102の電源電極に接続され、MOSFET123の
ドレイン電極はN型MOSFET126のドレイン電極
に接続され、MOSFET126のソース電極は負極の
電源100に接続されている。P型MOSFET124
と125は直列に接続され、MOSFET124のソー
ス電極はEMの電位を持つ102の電源電極に接続さ
れ、MOSFET125のドレイン電極はN型MOSF
ET127のドレイン電極に接続され、MOSFET1
27のソース電極は負極の電源100に接続されてい
る。MOSFET125と127のドレイン電極はMO
SFET122のゲート電極に接続されているとともに
記号VMで表現した中間レベルでの出力端子128に接
続されている。MOSFET125と127のゲート電
極は互いに接続され、インバータ回路の出力端子115
に接続されている。MOSFET123と126のドレ
イン電極はMOSFET124のゲート電極に接続され
ているとともに中間レベルでの反転出力端子129に接
続されている。MOSFET123と126のゲート電
極は互いに接続され、インバータ回路の入力端子114
に接続されている。破線131で囲まれた中の回路は0
とE2の電源で動作する。132、133、134、1
35はP型MOSFET、136、137はN型MOS
FETである。P型MOSFET132と133は直列
に接続され、MOSFET132のソース電極はE2の
電位を持つ103の電源電極に接続され、MOSFET
133のドレイン電極はN型MOSFET136のドレ
イン電極に接続され、MOSFET136のソース電極
は負極の電源100に接続されている。P型MOSFE
T134と135は直列に接続され、MOSFET13
4のソース電極はE2の電位を持つ103の電源電極に
接続され、MOSFET135のドレイン電極はN型M
OSFET137のドレイン電極に接続され、MOSF
ET137のソース電極は負極の電源100に接続され
ている。MOSFET135と137のドレイン電極は
MOSFET132のゲート電極に接続されているとと
もに記号VOで表現したレベルシフト回路の出力端子1
38に接続されている。MOSFET135と137の
ゲート電極は互いに接続され、中間レベルでの反転出力
端子129に接続されている。MOSFET133と1
36のドレイン電極はMOSFET134のゲート電極
に接続されているとともにレベルシフト回路の反転出力
端子139に接続されている。MOSFET133と1
36のゲート電極は互いに接続され、中間レベルでの出
力端子128に接続されている。さて次に一般的にE1
からE2への信号のレベル変換を考える。レベルシフト
回路といっても様々にあるが、従来例であげた図6の回
路、これは本発明の回路の図1の破線111と112の
組み合わせた回路と同様な回路であるが単独では非常に
優れた回路であるので、これを代表とし、かつ簡単化し
て以下に説明する。図1のP型MOSFET122、1
23、124、125はすべて特性が等しく、コンダク
タンス定数をβP、スレッショルド電圧をVTPとする。
またN型MOSFET126、127はすべて特性が等
しく、コンダクタンス定数をβN、スレッショルド電圧
をVTNとする。E1系の111の回路の信号はE1もしく
は0の電位であり、とりあえずEM=E2として、これが
E2系の回路に入力し、信号が変化したときの状態を考
える。0の場合にはN型MOSFET126は完全にオ
フ(OFF)し、P型MOSFET123はオン(O
N)するので特に問題はない。しかしE1の場合にはN
型MOSFET126はオンすると同時にP型MOSF
ET123も一般的に(E2−E1)>VTPが成立するこ
とが殆どであるのでオンし競合する事態が生じる。この
ときN型MOSFET123は飽和領域の動作であるの
で等価抵抗RN1は RN1 = 2E2/βN(E1−VTN)2 またP型MOSFET123は不飽和領域の動作である
ので等価抵抗RP2は RP2 = 1/βP(E2−E1−VTP) となる。但し、(E2−E1)>VTP とする。
【0009】またP型MOSFET122は不飽和領域
の動作であるので等価抵抗RP3は RP3 = 1/βP(E2−VTP) と表わされる。ここで、レベルシフト回路が正常に動作
するか否かの限界は一般的にはかなり難解であるが、こ
こでは簡単化して評価の目安を RN1 < RP2 + RP3 とすれば以上の不等式の関係を解いて A = 2E2(E2−E1−VTP)(E2−VTP) B = (E1−VTN)2{2(E2−VTP)−E1} とおいて βN/βP > A/B がレベルシフト回路が正常に動作するか否かの限界の判
定式となる。
の動作であるので等価抵抗RP3は RP3 = 1/βP(E2−VTP) と表わされる。ここで、レベルシフト回路が正常に動作
するか否かの限界は一般的にはかなり難解であるが、こ
こでは簡単化して評価の目安を RN1 < RP2 + RP3 とすれば以上の不等式の関係を解いて A = 2E2(E2−E1−VTP)(E2−VTP) B = (E1−VTN)2{2(E2−VTP)−E1} とおいて βN/βP > A/B がレベルシフト回路が正常に動作するか否かの限界の判
定式となる。
【0010】さて、ここで5V系と1.5V系の電源が
混在し、かつこの1.5Vは乾電池の電源で最悪0.9
Vまで電圧効果することがあり、更にMOS集積回路の
トランジスタのスレッショルド電圧が製造上0.4V〜
0.7Vまでバラツク場合を考える。このとき、最悪条
件としては E2=5V ,E1=0.9V ,VTP=0.7V ,VTN
=0.4V であって、この数値を前記の不等式に代入すると βN/βP > 512 となる。この不等式の意味するところは、もしE1から
E2へ一気に変換するならばN型MOSFET126や
127の能力をP型MOSFET122、123や12
4、125の能力の500倍以上に設計する必要がある
ことを示している。もしこの通り設計すればN型MOS
FETとP型MOSFETの間で異常なほどのアンバラ
ンスが生じ、この不等式の関係を満たすためにP型MO
SFETの能力を非常に小さく設計すれば動作速度が低
下し、またN型MOSFETの能力を非常に大きく設計
すれば消費電力が多大となる。
混在し、かつこの1.5Vは乾電池の電源で最悪0.9
Vまで電圧効果することがあり、更にMOS集積回路の
トランジスタのスレッショルド電圧が製造上0.4V〜
0.7Vまでバラツク場合を考える。このとき、最悪条
件としては E2=5V ,E1=0.9V ,VTP=0.7V ,VTN
=0.4V であって、この数値を前記の不等式に代入すると βN/βP > 512 となる。この不等式の意味するところは、もしE1から
E2へ一気に変換するならばN型MOSFET126や
127の能力をP型MOSFET122、123や12
4、125の能力の500倍以上に設計する必要がある
ことを示している。もしこの通り設計すればN型MOS
FETとP型MOSFETの間で異常なほどのアンバラ
ンスが生じ、この不等式の関係を満たすためにP型MO
SFETの能力を非常に小さく設計すれば動作速度が低
下し、またN型MOSFETの能力を非常に大きく設計
すれば消費電力が多大となる。
【0011】さて、ここで図1の回路図に示すようにE
1とE2の間に中間電位のEMを設け、E1系の信号を一度
EM系の信号に変換し、その後EM系の信号をE2系へと
変換する場合を考える。このときの効果を前記の場合と
比較するため E2=5V ,E1=0.9V ,VTP=0.7V ,VTN
=0.4V とし、ここにEM=1.6Vを追加する。
1とE2の間に中間電位のEMを設け、E1系の信号を一度
EM系の信号に変換し、その後EM系の信号をE2系へと
変換する場合を考える。このときの効果を前記の場合と
比較するため E2=5V ,E1=0.9V ,VTP=0.7V ,VTN
=0.4V とし、ここにEM=1.6Vを追加する。
【0012】このときの条件はE1からEMでは EM=1.6V ,E1=0.9V ,VTP=0.7V ,
VTN=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 19 となる。次にEMからE2では E2=5V ,EM=1.6V ,VTP=0.7V ,VTN
=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 22 となる。信号のレベル変換を2回、行なうことは動作速
度や消費電流のような特性には加算の形で現われるの
で、E1からEMそしてE2のこの場合には概略として βN/βP > 41 ・・・・(19+22) が評価の目安となる。これはE1からE2へ直接、変換し
た βN/βP > 512 に較べ、大幅に改善されていることが判る。
VTN=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 19 となる。次にEMからE2では E2=5V ,EM=1.6V ,VTP=0.7V ,VTN
=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 22 となる。信号のレベル変換を2回、行なうことは動作速
度や消費電流のような特性には加算の形で現われるの
で、E1からEMそしてE2のこの場合には概略として βN/βP > 41 ・・・・(19+22) が評価の目安となる。これはE1からE2へ直接、変換し
た βN/βP > 512 に較べ、大幅に改善されていることが判る。
【0013】図2は本発明の第2の実施例を示す回路図
である。図1の場合と同様に図2において100は負極
の電源で基準電位の0にとっている。101は正極の第
1電源でE1の電位である。103は正極の第2電源で
E2の電位である。102は第1電源と第2電源の間に
設けられた電源電極であり、E1とE2の中間の電位EM
を有している。破線111で囲まれた中の回路は0とE
1の電源で動作する。破線121で囲まれた中の回路は
0とEMの電源で動作する。破線131で囲まれた中の
回路は0とE2の電源で動作する。破線111、12
1、131の中の各MOSFETの構成も図1と同様で
ある。図2の特徴は中間電位EMを電圧降下手段241
によって正極の第2電源103から作りだしている点に
ある。破線241の中において、242、243はP型
MOSFETであり、MOSFET242のソース電極
は正極の第2電源103に接続され、ゲート電極とドレ
イン電極は互いに接続されている。MOSFET243
のソース電極はMOSFET242のドレイン電極に接
続され、ゲート電極とドレイン電極は互いに接続されて
いるとともにEMの電位を持つ中間電源102に接続さ
れている。さてMOSFETはゲート電極とドレイン電
極を互いに接続するとダイオード特性を示し、スレッシ
ョルド電圧分だけ電圧降下を起すので、MOSFET2
42、243によってスレッショルド電圧2個分の電圧
降下を起す電圧降下回路が得られたことになる。したが
って中間電位を持つ電源を特別に外部から供給しなくと
も集積回路内部で作りだすことが出来ることが解る。な
お、図2ではMOSFETが2個の例を示したが3個以
上を用いて、より大きな電圧降下を作ってもよいし、他
の電圧降下を起す回路を用いてもよい。
である。図1の場合と同様に図2において100は負極
の電源で基準電位の0にとっている。101は正極の第
1電源でE1の電位である。103は正極の第2電源で
E2の電位である。102は第1電源と第2電源の間に
設けられた電源電極であり、E1とE2の中間の電位EM
を有している。破線111で囲まれた中の回路は0とE
1の電源で動作する。破線121で囲まれた中の回路は
0とEMの電源で動作する。破線131で囲まれた中の
回路は0とE2の電源で動作する。破線111、12
1、131の中の各MOSFETの構成も図1と同様で
ある。図2の特徴は中間電位EMを電圧降下手段241
によって正極の第2電源103から作りだしている点に
ある。破線241の中において、242、243はP型
MOSFETであり、MOSFET242のソース電極
は正極の第2電源103に接続され、ゲート電極とドレ
イン電極は互いに接続されている。MOSFET243
のソース電極はMOSFET242のドレイン電極に接
続され、ゲート電極とドレイン電極は互いに接続されて
いるとともにEMの電位を持つ中間電源102に接続さ
れている。さてMOSFETはゲート電極とドレイン電
極を互いに接続するとダイオード特性を示し、スレッシ
ョルド電圧分だけ電圧降下を起すので、MOSFET2
42、243によってスレッショルド電圧2個分の電圧
降下を起す電圧降下回路が得られたことになる。したが
って中間電位を持つ電源を特別に外部から供給しなくと
も集積回路内部で作りだすことが出来ることが解る。な
お、図2ではMOSFETが2個の例を示したが3個以
上を用いて、より大きな電圧降下を作ってもよいし、他
の電圧降下を起す回路を用いてもよい。
【0014】図3は本発明の第3の実施例を示す回路図
である。図3において300は負極の電源で基準電位の
0にとっている。301は正極の第1電源でE1の電位
である。304は正極の第2電源でE2の電位である。
302と303は第1電源と第2電源の間に設けられた
電源で、それぞれE1とE2の中間の電位EMAおよびEMB
を有している。破線311で囲まれた中の回路は0とE
1の電源で動作するインバータ回路で、破線321で囲
まれた中の回路は0とEMAの電源で動作し、E 1系の信
号をEMA系の信号に変換している。破線331で囲まれ
た中の回路は0とEMBの電源で動作し、EMA系の信号を
EMB系の信号に変換している。破線341で囲まれた中
の回路は0とE2の電源で動作し、EMB系の信号をE2系
の信号に変換している。図3の回路においては中間の電
位を更に増やし、EMAとEMBの2個設けていることに特
徴がある。このときの効果を前記の場合と比較するため E2=5V ,E1=0.9V ,VTP=0.7V ,VTN
=0.4V とし、ここにEMA=1.4V ,EMB=2.5Vを追加
する。
である。図3において300は負極の電源で基準電位の
0にとっている。301は正極の第1電源でE1の電位
である。304は正極の第2電源でE2の電位である。
302と303は第1電源と第2電源の間に設けられた
電源で、それぞれE1とE2の中間の電位EMAおよびEMB
を有している。破線311で囲まれた中の回路は0とE
1の電源で動作するインバータ回路で、破線321で囲
まれた中の回路は0とEMAの電源で動作し、E 1系の信
号をEMA系の信号に変換している。破線331で囲まれ
た中の回路は0とEMBの電源で動作し、EMA系の信号を
EMB系の信号に変換している。破線341で囲まれた中
の回路は0とE2の電源で動作し、EMB系の信号をE2系
の信号に変換している。図3の回路においては中間の電
位を更に増やし、EMAとEMBの2個設けていることに特
徴がある。このときの効果を前記の場合と比較するため E2=5V ,E1=0.9V ,VTP=0.7V ,VTN
=0.4V とし、ここにEMA=1.4V ,EMB=2.5Vを追加
する。
【0015】このとき条件はE1からEMAでは EMA=1.4V ,E1=0.9V ,VTP=0.7V ,
VTN=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 6.4 となる。次にEMAからEMBでは EMB=2.5V ,EMA=1.4V ,VTP=0.7V
,VTN=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 5.4 となる。次にEMBからE2では E2=5V ,EM=2.5V ,VTP=0.7V ,VTN
=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 4.4 となる。信号のレベル変換を3回、行なうことは動作速
度や消費電流のような特性には加算の形で現われるの
で、E1からEMそしてE2のこの場合には概略として βN/βP > 16.2 が評価の目安となる。これはE1からE2へ直接、変換し
た βN/βP > 512 あるいはE1からEMそしてE2変換した βN/βP > 41 に較べ、更に大幅に改善されていることが判る。
VTN=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 6.4 となる。次にEMAからEMBでは EMB=2.5V ,EMA=1.4V ,VTP=0.7V
,VTN=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 5.4 となる。次にEMBからE2では E2=5V ,EM=2.5V ,VTP=0.7V ,VTN
=0.4V となり、この数値を前記の不等式に代入すると βN/βP > 4.4 となる。信号のレベル変換を3回、行なうことは動作速
度や消費電流のような特性には加算の形で現われるの
で、E1からEMそしてE2のこの場合には概略として βN/βP > 16.2 が評価の目安となる。これはE1からE2へ直接、変換し
た βN/βP > 512 あるいはE1からEMそしてE2変換した βN/βP > 41 に較べ、更に大幅に改善されていることが判る。
【0016】また、中間電位の電源を更に増やしていけ
ば特性は一般的に更に改善される。
ば特性は一般的に更に改善される。
【0017】図4は本発明の第4の実施例を示す回路図
である。図4において400は正極の電源で基準電位の
0にとっている。401は負極の第1電源で−E1の電
位である。403は負極の第2電源で−E2の電位であ
る。402は第1電源と第2電源の間に設けられた電源
電極であり、−E1と−E2の中間の電位−EMを有して
いる。破線411で囲まれた中の回路は0と−E1の電
源で動作するインバータ回路で、破線421で囲まれた
中の回路は0と−EMの電源で動作し、−E1系の信号を
−EM系の信号に変換している。破線431で囲まれた
中の回路は0と−E2の電源で動作し、−EM系の信号を
−E2系の信号に変換している。412、422、42
3、424、425、432、433、434、435
はN型MOSFETであり、413、426、427、
436、437はP型MOSFETである。図4と図1
の違いは基準電位が負極と正極が入れ替わり、それとと
もにP型MOSFETとN型MOSFETの構成を逆に
した点にある。したがって基準電位(グランド)が正負
入れ替わっても同様に構成でき効果があることが判る。
である。図4において400は正極の電源で基準電位の
0にとっている。401は負極の第1電源で−E1の電
位である。403は負極の第2電源で−E2の電位であ
る。402は第1電源と第2電源の間に設けられた電源
電極であり、−E1と−E2の中間の電位−EMを有して
いる。破線411で囲まれた中の回路は0と−E1の電
源で動作するインバータ回路で、破線421で囲まれた
中の回路は0と−EMの電源で動作し、−E1系の信号を
−EM系の信号に変換している。破線431で囲まれた
中の回路は0と−E2の電源で動作し、−EM系の信号を
−E2系の信号に変換している。412、422、42
3、424、425、432、433、434、435
はN型MOSFETであり、413、426、427、
436、437はP型MOSFETである。図4と図1
の違いは基準電位が負極と正極が入れ替わり、それとと
もにP型MOSFETとN型MOSFETの構成を逆に
した点にある。したがって基準電位(グランド)が正負
入れ替わっても同様に構成でき効果があることが判る。
【0018】また、第1、第3の実施例の説明において (E2−E1)>VTP (EM−E1)>VTP (E2−EM)>VTP (EMA−E1)>VTP (EMB−EMA)>VTP (E2−EMB)>VTP の条件のもとに説明をしてきたが、これらが成立しない
場合には正電位と負電位の動作中における競合が起こら
ないので信号のレベル変換は非常に速やかに行なわれ
る。したがって中間電位の電源をもっと多数、細かく設
定し、ひとつひとつのレベル変換をMOSFETのスレ
ッショルド電圧の範囲内で行なえば、更に高速動作のレ
ベルシフト回路ができる。
場合には正電位と負電位の動作中における競合が起こら
ないので信号のレベル変換は非常に速やかに行なわれ
る。したがって中間電位の電源をもっと多数、細かく設
定し、ひとつひとつのレベル変換をMOSFETのスレ
ッショルド電圧の範囲内で行なえば、更に高速動作のレ
ベルシフト回路ができる。
【0019】また、図1、図3の実施例の説明におい
て、P型MOSFETとN型MOSFETのコンダクタ
ンス定数βP、βNやスレッショルド電圧VTP、VTNをそ
れぞれ同一の仮定をおいたが、これは説明と計算の煩雑
さを除くための簡単化の仮定であってP型MOSFET
間、及びN型MOSFET間でβP、βN、VTP、VTNが
異なっていても、本発明の中間を利用するという効果は
同様にある。
て、P型MOSFETとN型MOSFETのコンダクタ
ンス定数βP、βNやスレッショルド電圧VTP、VTNをそ
れぞれ同一の仮定をおいたが、これは説明と計算の煩雑
さを除くための簡単化の仮定であってP型MOSFET
間、及びN型MOSFET間でβP、βN、VTP、VTNが
異なっていても、本発明の中間を利用するという効果は
同様にある。
【0020】また、図1、図2、図4においてひとつの
レベルシフト回路は図6の従来例でもあげた例で説明を
したが、本発明の本質は一度で変換せず、中間電位を設
けて無理なく変換を繰り返すことにあるので、個々のレ
ベルシフト回路は図5の回路を含めて使用に制限はな
く、他のよく知られた回路を個々に用いてもよい。
レベルシフト回路は図6の従来例でもあげた例で説明を
したが、本発明の本質は一度で変換せず、中間電位を設
けて無理なく変換を繰り返すことにあるので、個々のレ
ベルシフト回路は図5の回路を含めて使用に制限はな
く、他のよく知られた回路を個々に用いてもよい。
【0021】
【発明の効果】以上、述べたように本発明によれば異な
る電源系の電位差が大きい場合に中間電位の電源系を設
け、その電源の信号を経由してから最終的に目的とする
電源系にレベル変換するので、その過程に無理がなく、
電源系の電位差が大きい場合にも高速動作のレベルシフ
ト回路が得られるという効果がある。
る電源系の電位差が大きい場合に中間電位の電源系を設
け、その電源の信号を経由してから最終的に目的とする
電源系にレベル変換するので、その過程に無理がなく、
電源系の電位差が大きい場合にも高速動作のレベルシフ
ト回路が得られるという効果がある。
【0022】また、P型MOSFETとN型MOSFE
Tの能力比に無理がないので異常に大きいMOSFET
を作る必要がなくなり、消費電流、消費電力を低減でき
るという効果がある。
Tの能力比に無理がないので異常に大きいMOSFET
を作る必要がなくなり、消費電流、消費電力を低減でき
るという効果がある。
【0023】また、P型MOSFETとN型MOSFE
Tの能力比に無理がないのでレイアウトパターン設計に
おいても無理がなくなり、集積効率が向上するという効
果がある。
Tの能力比に無理がないのでレイアウトパターン設計に
おいても無理がなくなり、集積効率が向上するという効
果がある。
【0024】また、スレッショルド電圧が無視できなく
なる低電圧用の集積回路に適したレベルシフト回路を提
供できるという効果がある。
なる低電圧用の集積回路に適したレベルシフト回路を提
供できるという効果がある。
【図1】本発明の第1の実施例を示す回路図である。
【図2】本発明の第2の実施例を示す回路図である。
【図3】本発明の第3の実施例を示す回路図である。
【図4】本発明の第4の実施例を示す回路図である。
【図5】従来のレベルシフト回路の代表例を示す回路図
である。
である。
【図6】従来のレベルシフト回路の代表例を示す回路図
である。
である。
100、300・・・基準となる負極の電源 101、301・・・E1の正極の電源 102、302、303・・・正極の中間電源 103、304・・・E2の正極の電源 400・・・基準となる正極の電源 401・・・−E1の正極の電源 402・・・負極の中間電源 403・・・−E2の負極の電源 111、311・・・0,E1の電源で動作する回路 121、321、331・・・0,正極の中間電源で動
作する回路 131、341・・・0,E2の電源で動作する回路 411・・・0,−E1の電源で動作する回路 421・・・0,負極の中間電源で動作する回路 431・・・0,−E2の電源で動作する回路 112、122、123、124、125、132、1
33、134、135、242、243、413、42
6、427、436、437・・・P型MOSFET 113、126、127、136、137、412、4
22、423、424、425、432、433、43
4、435・・・N型MOSFET 114、414・・・入力端子 115、128、138、415、428、438・・
・出力端子 129、139、429、439・・・反転出力端子 241・・・電圧降下手段
作する回路 131、341・・・0,E2の電源で動作する回路 411・・・0,−E1の電源で動作する回路 421・・・0,負極の中間電源で動作する回路 431・・・0,−E2の電源で動作する回路 112、122、123、124、125、132、1
33、134、135、242、243、413、42
6、427、436、437・・・P型MOSFET 113、126、127、136、137、412、4
22、423、424、425、432、433、43
4、435・・・N型MOSFET 114、414・・・入力端子 115、128、138、415、428、438・・
・出力端子 129、139、429、439・・・反転出力端子 241・・・電圧降下手段
Claims (4)
- 【請求項1】a) 第1の電圧系の入力信号を第2の電
圧系の信号として出力するレベルシフト回路において、 b) 第1の電圧系と第2の電圧系の中間の電圧にあた
る第3の電圧系を少なくとも1個有し、 C) 第1の電圧系の入力信号を第3の電圧系の信号に
一度変換し、その後、該第3の電圧系の信号を第2の電
圧系の信号に変換することを特徴とする高電位差レベル
シフト回路。 - 【請求項2】請求項1記載の第3の電圧系が電圧降下手
段によって第2の電圧系から生成されていることを特徴
とする高電位差レベルシフト回路。 - 【請求項3】請求項2記載の第3の電圧系を生成する電
圧降下手段が絶縁ゲート電界効果型トランジスタによっ
て構成されていることを特徴とする高電位差レベルシフ
ト回路。 - 【請求項4】請求項1、2および3記載の第3の電圧系
の電位と第1の電圧系の電位の電位差、及び第2の電圧
系の電位と第3の電圧系の電位差が絶縁ゲート電界効果
型トランジスタのスレッショルド電圧以下であることを
特徴とする高電位差レベルシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7303171A JPH09148913A (ja) | 1995-11-21 | 1995-11-21 | 高電位差レベルシフト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7303171A JPH09148913A (ja) | 1995-11-21 | 1995-11-21 | 高電位差レベルシフト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09148913A true JPH09148913A (ja) | 1997-06-06 |
Family
ID=17917750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7303171A Withdrawn JPH09148913A (ja) | 1995-11-21 | 1995-11-21 | 高電位差レベルシフト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09148913A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6304069B1 (en) | 2000-01-26 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Low power consumption multiple power supply semiconductor device and signal level converting method thereof |
US7245153B2 (en) | 2004-09-29 | 2007-07-17 | Ricoh Company, Ltd. | Level shift circuit having timing adjustment circuit for maintaining duty ratio |
US7286402B2 (en) | 2000-06-09 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
JP2007306086A (ja) * | 2006-05-09 | 2007-11-22 | Kawasaki Microelectronics Kk | 入力バッファ |
JP2008131457A (ja) * | 2006-11-22 | 2008-06-05 | Freescale Semiconductor Inc | レベルシフタ回路 |
JP2009239705A (ja) * | 2008-03-27 | 2009-10-15 | Genusion Inc | レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 |
JP2011019017A (ja) * | 2009-07-07 | 2011-01-27 | Toshiba Corp | レベル変換回路 |
US7902871B2 (en) | 2007-08-17 | 2011-03-08 | Samsung Electronics Co., Ltd. | Level shifter and semiconductor device having off-chip driver |
JP2013162311A (ja) * | 2012-02-03 | 2013-08-19 | Rohm Co Ltd | レベルシフタ回路、負荷駆動装置、液晶表示装置、テレビ |
JP2016513914A (ja) * | 2013-03-06 | 2016-05-16 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 待ち時間が短い電圧昇圧回路を備えた電圧レベルシフタ |
-
1995
- 1995-11-21 JP JP7303171A patent/JPH09148913A/ja not_active Withdrawn
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6304069B1 (en) | 2000-01-26 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Low power consumption multiple power supply semiconductor device and signal level converting method thereof |
US7974148B2 (en) | 2000-06-09 | 2011-07-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US7286402B2 (en) | 2000-06-09 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US7580285B2 (en) | 2000-06-09 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US8724424B2 (en) | 2000-06-09 | 2014-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US7800973B2 (en) | 2000-06-09 | 2010-09-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US8493814B2 (en) | 2000-06-09 | 2013-07-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US8130589B2 (en) | 2000-06-09 | 2012-03-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US7245153B2 (en) | 2004-09-29 | 2007-07-17 | Ricoh Company, Ltd. | Level shift circuit having timing adjustment circuit for maintaining duty ratio |
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JP2008131457A (ja) * | 2006-11-22 | 2008-06-05 | Freescale Semiconductor Inc | レベルシフタ回路 |
US7902871B2 (en) | 2007-08-17 | 2011-03-08 | Samsung Electronics Co., Ltd. | Level shifter and semiconductor device having off-chip driver |
JP2009239705A (ja) * | 2008-03-27 | 2009-10-15 | Genusion Inc | レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 |
JP2011019017A (ja) * | 2009-07-07 | 2011-01-27 | Toshiba Corp | レベル変換回路 |
JP2013162311A (ja) * | 2012-02-03 | 2013-08-19 | Rohm Co Ltd | レベルシフタ回路、負荷駆動装置、液晶表示装置、テレビ |
JP2016513914A (ja) * | 2013-03-06 | 2016-05-16 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 待ち時間が短い電圧昇圧回路を備えた電圧レベルシフタ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040610 |
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A131 | Notification of reasons for refusal |
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A761 | Written withdrawal of application |
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