JPH09147097A - Data interpolating device - Google Patents

Data interpolating device

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Publication number
JPH09147097A
JPH09147097A JP7307813A JP30781395A JPH09147097A JP H09147097 A JPH09147097 A JP H09147097A JP 7307813 A JP7307813 A JP 7307813A JP 30781395 A JP30781395 A JP 30781395A JP H09147097 A JPH09147097 A JP H09147097A
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JP
Japan
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address
data
memory
significant bit
input
Prior art date
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Pending
Application number
JP7307813A
Other languages
Japanese (ja)
Inventor
Kiyoshi Maenobu
潔 前信
Nobuhiko Wakayama
順彦 若山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP7307813A priority Critical patent/JPH09147097A/en
Publication of JPH09147097A publication Critical patent/JPH09147097A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Image Processing (AREA)

Abstract

PROBLEM TO BE SOLVED: To operate interpolation data at a high speed by previously storing data in plural memories and simultaneously reading out the data required for interpolation corresponding to one or one pair of input addresses. SOLUTION: A 1st memory 109 stores the data of even-numbered addresses and a 2nd memory 111 stores the data of odd-numbered addresses. Concerning a remaining address 102 for which a least significant bit(LSB) is excluded from the integer part of an input address 101, '1' is added to the digit of that LSB by an adder 105. When an LSB 103 of the integer part is '0', the address 102 is selected by a selector 107, but when the LSB is '1', an output 106 of the adder 105 is selected. Two pieces of data 112 and 113 are simultaneously read out of the 1st and 2nd memories 109 and 111 accessed by access addresses 108 and 110 outputted from an address generating circuit 104, and the interpolated data are prepared by an arithmetic circuit 115.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は１次元または２次元
の整数値のアドレスで離散的にアドレス付けされたデー
タに対して、小数部を含むアドレスでアクセスした場合
に、その近傍アドレスのデータからその小数部を考慮し
て補間演算したデータを読み出すデータ補間装置に関す
る。例えば、コンピュータグラフィックスの画像生成に
おいて、予め離散的な画素アドレスについて用意された
テクスチャ画像から補間した画素データを読み出すデー
タ補間装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention, when data discretely addressed by one-dimensional or two-dimensional integer-valued addresses is accessed by an address including a fractional part, the The present invention relates to a data interpolating device for reading out data which is interpolated in consideration of the decimal part. For example, the present invention relates to a data interpolating device that reads pixel data interpolated from a texture image prepared in advance for discrete pixel addresses in computer graphics image generation.

【０００２】[0002]

【従来の技術】近年、コンピュータグラフィックス技術
は民生用ゲーム機にも搭載され、その性能を競ってい
る。特に、ハードウエア化が容易な、ポリゴンを用いて
物体を表現して画像生成を行う方法が広く用いられてい
る。ポリゴンを用いた画像生成では物体の表現の細やか
さは、その物体を表現するポリゴンの数に依存する。し
かしながらポリゴンの数が増大するにつれて画像生成に
要する時間も増大するため、むやみにポリゴン数を増や
すことができない。そこで、それを補い、ポリゴンの表
面により写実性をもたせるための手法としてテクスチャ
マッピングといわれる手法が用いられる。テクスチャマ
ッピングについては、例えば「コンピュータグラフィッ
クス」中前栄八郎著、電子情報通信学会編、オーム社(1
987年)pp.169−170などに詳しく述べられている。2. Description of the Related Art In recent years, computer graphics technology has been installed in consumer game machines and is competing for its performance. In particular, a method of expressing an object using a polygon and generating an image, which is easy to implement in hardware, is widely used. In image generation using polygons, the fineness of representation of an object depends on the number of polygons representing the object. However, as the number of polygons increases, the time required to generate an image also increases, so the number of polygons cannot be increased unnecessarily. Therefore, a method called texture mapping is used as a method for compensating for this and giving the surface of the polygon more realistic properties. For texture mapping, see “Computer Graphics” by Eihachiro Nakamae, The Institute of Electronics, Information and Communication Engineers, Ohmsha (1
987) pp.169-170.

【０００３】この手法を簡単に説明する。予めポリゴン
の表面にマッピングするためのテクスチャと呼ばれる画
像データをメモリに用意しておき、この画像データとポ
リゴンの表面のそれぞれに定義された座標間に対応付け
を行う。ポリゴンの画像を生成する際に、その対応付け
に従って、ポリゴン上のある画素の座標からテクスチャ
の画素を参照するためのアドレス値を演算によって求
め、該当する画素を読み出して、そのポリゴンの画素に
マッピングする。This method will be briefly described. Image data called texture for mapping on the surface of the polygon is prepared in the memory in advance, and the image data and the coordinates defined on the surface of the polygon are associated with each other. When generating a polygon image, calculate the address value to refer to the texture pixel from the coordinates of a pixel on the polygon according to the correspondence, read the corresponding pixel, and map it to the pixel of the polygon. To do.

【０００４】このとき、テクスチャ側の画素を参照する
ためのアドレス値は必ずしも整数値にならず小数部分を
含む。もし十分細かい精度をもつテクスチャ画像であれ
ば、小数部分を無視して、例えば小数部を切り捨てたア
ドレスによってテクスチャ画素を参照しても問題ない
が、テクスチャ画像の精度が粗い場合、小数部を無視し
てしまうと、ポリゴン側の隣接した複数の画素に対して
同じテクスチャの画素がマッピングされてしまい、不自
然な画像となる。従って、これを解決するために、アド
レス値の小数部分を考慮して、いくつかの近傍画素から
補間した画素を計算し、それをマッピングすることが一
般に行われている。At this time, the address value for referring to the pixel on the texture side is not necessarily an integer value and includes a decimal part. If the texture image has a sufficiently fine accuracy, it is safe to ignore the decimal part and refer to the texture pixel by an address with the decimal part truncated, but if the texture image is coarse, ignore the decimal part. If this happens, pixels with the same texture will be mapped to a plurality of adjacent pixels on the polygon side, resulting in an unnatural image. Therefore, in order to solve this, it is common practice to take into account the fractional part of the address value, calculate an interpolated pixel from several neighboring pixels, and map it.

【０００５】また、コンピュータグラフィックスに限ら
ず、離散的に測定されたり、算出されたデータから、そ
の補間された値を算出することは広く行われている。Further, not limited to computer graphics, it is widely practiced to calculate an interpolated value from data which is discretely measured or calculated.

【０００６】以下に従来のデータ補間装置について説明
する。ここでは簡単のため、ｎビットのアドレスで１次
元にアドレス付けされたデータを更にｍビットの小数部
をもつ(ｎ＋ｍ)ビットの入力アドレスでアクセスしたと
きに、そのアドレスを内包する２つの近傍アドレスのデ
ータを用いて補間データを出力する回路について説明す
る。ここで、「内包する２つのアドレス」とは入力アド
レスの小数部を切り下げたアドレスと切り上げたアドレ
スと定義する。但し、入力アドレスの小数部が０の場合
は入力アドレスそのものとそれに１を加えたアドレスと
定義する。A conventional data interpolation device will be described below. For the sake of simplicity, when data that is one-dimensionally addressed with an n-bit address is accessed with an (n + m) -bit input address that has an m-bit fractional part, two neighboring addresses that include that address A circuit for outputting the interpolation data using the data of will be described. Here, "two included addresses" are defined as an address obtained by rounding down the fractional part of the input address and an address obtained by rounding up. However, when the fractional part of the input address is 0, it is defined as the input address itself and the address obtained by adding 1 to it.

【０００７】図６と図７は従来のデータ補間装置の各構
成例を示すブロック図であり、図６と図７において、共
通の機能をもつ信号やブロックについては共通の参照用
符号を付してある。FIGS. 6 and 7 are block diagrams showing respective structural examples of a conventional data interpolating device. In FIGS. 6 and 7, common reference symbols are attached to signals and blocks having common functions. There is.

【０００８】図６において、601は整数部ｎビットと小
数部ｍビットからなる入力アドレスを、602は入力アド
レス601の整数部を、603は入力アドレス601の小数部
を、604は入力アドレス601の整数部602の最下位ビット
に１を加える加算器を、605は加算器604の出力を、606
は入力アドレス601の整数部602と加算器604の出力605の
いずれか一方を選択し出力するセレクタを、607はセレ
クタの出力するｎビットのアクセスアドレスを、608は
ｎビットのアクセスアドレス607でアクセスされるメモ
リを、609はメモリ608から読み出されるデータを、610
はラッチを、611はラッチ610の出力を、612は演算回路
を、613は演算回路612で補完されたデータをそれぞれ示
す。In FIG. 6, 601 is an input address consisting of n bits of an integer part and m bits of a decimal part, 602 is an integer part of the input address 601, 603 is a decimal part of the input address 601, and 604 is an input address 601. An adder that adds 1 to the least significant bit of the integer part 602, 605 outputs the output of the adder 604,
Is a selector that selects and outputs either the integer part 602 of the input address 601 or the output 605 of the adder 604, 607 is the n-bit access address output by the selector, and 608 is the n-bit access address 607. 609, the data read from the memory 608 is 610
Is a latch, 611 is an output of the latch 610, 612 is an arithmetic circuit, and 613 is data complemented by the arithmetic circuit 612.

【０００９】以上のように構成された図６の従来のデー
タ補間装置の動作を説明する。まず最初に、セレクタ60
6は入力アドレス601の整数部602を選択してメモリ608へ
のアクセスアドレス607として出力する。アクセスアド
レス607に従ってメモリ608から読み出されたデータ609
はラッチ610に格納される。The operation of the conventional data interpolating apparatus of FIG. 6 configured as above will be described. First of all, the selector 60
6 selects the integer part 602 of the input address 601 and outputs it as the access address 607 to the memory 608. Data 609 read from memory 608 according to access address 607
Are stored in the latch 610.

【００１０】次に、セレクタ606は加算器604の出力605
を選択してメモリ608へのアクセスアドレス607として出
力する。アクセスアドレス607に従ってメモリ608から読
み出されたデータ609と先にラッチ610に格納された出力
611と入力アドレス601の小数部603を用いて、演算回路6
12は補間演算を行い、補間されたデータ613を出力す
る。このとき最初のメモリアクセスで、入力アドレス60
1を上回らない整数値のアドレスをもつデータが読み出
され、次のメモリアクセスで、入力アドレス601を下回
らない整数値のアドレスをもつデータが読み出される。
このように１つの入力アドレス601に対して２サイクル
のデータの読み出しが行われる。Next, the selector 606 outputs the output 605 of the adder 604.
Is output as the access address 607 to the memory 608. Data 609 read from memory 608 according to access address 607 and output previously stored in latch 610
By using 611 and the decimal part 603 of the input address 601, the arithmetic circuit 6
12 performs interpolation calculation and outputs interpolated data 613. At this time, at the first memory access, input address 60
Data having an integer value address that does not exceed 1 is read, and data having an integer value address that does not exceed the input address 601 is read in the next memory access.
In this way, two cycles of data are read from one input address 601.

【００１１】図７において、入力アドレス601の整数部6
02と加算器604の出力605をアクセスアドレスと以下呼ぶ
こととし、この２つのアクセスアドレスから同時に２つ
のデータを読み出す701は２ポートメモリを、702はアク
セスアドレス602に従って２ポートメモリ701から読み出
されたデータを、703はアクセスアドレス605に従って２
ポートメモリ701から読み出されたデータを、それぞれ
示す。In FIG. 7, the integer part 6 of the input address 601
The 02 and the output 605 of the adder 604 are hereinafter referred to as access addresses. Two data are simultaneously read from these two access addresses: 701 is a 2-port memory, and 702 is a 2-port memory according to the access address 602. 703 is 2 according to the access address 605.
The data read from the port memory 701 are shown respectively.

【００１２】以上のように構成された図７の従来のデー
タ補間装置の動作を説明する。まず、入力アドレス601
の整数部602は２ポートメモリ701への第１のアクセスア
ドレスとして入力されるとともに、加算器604に入力さ
れる。加算器604は入力された値に１を加算し、その出
力605を２ポートメモリ701への第２のアクセスアドレス
として出力する。第１のアクセスアドレス602に従って
２ポートメモリ701から読み出されたデータ702と第２の
アクセスアドレス605に従って２ポートメモリ701から読
み出されたデータ703は演算回路612に入力され、演算回
路612は２つのデータ702と703と入力アドレス601の小数
部603を用いて補間演算を行い、補間されたデータ613を
出力する。The operation of the conventional data interpolating apparatus of FIG. 7 configured as above will be described. First, input address 601
The integer part 602 of is input as the first access address to the 2-port memory 701 and is also input to the adder 604. The adder 604 adds 1 to the input value and outputs the output 605 as a second access address to the 2-port memory 701. The data 702 read from the 2-port memory 701 according to the first access address 602 and the data 703 read from the 2-port memory 701 according to the second access address 605 are input to the arithmetic circuit 612, and the arithmetic circuit 612 outputs 2 Interpolation calculation is performed using the two data 702 and 703 and the decimal part 603 of the input address 601, and the interpolated data 613 is output.

【００１３】このときデータ702が入力アドレス601を上
回らない整数値のアドレスをもつデータであり、データ
703が入力アドレス601を下回らない整数値のアドレスを
もつデータとなる。このように１つの入力アドレス601
に対して１サイクルのデータの読み出しが行われる。At this time, the data 702 is data having an integer address that does not exceed the input address 601.
703 is data having an integer-valued address that is not less than the input address 601. Thus one input address 601
Data is read for one cycle.

【００１４】[0014]

【発明が解決しようとする課題】しかしながら、図６に
示した構成のデータ補間装置では、１つの入力アドレス
に対して２サイクルのデータの読み出しが必要となり、
入力アドレスの供給と補間されたデータの出力のバラン
スがとれないという問題点があった。However, in the data interpolating device having the configuration shown in FIG. 6, it is necessary to read data for two cycles for one input address.
There is a problem that the supply of the input address and the output of the interpolated data cannot be balanced.

【００１５】また、図７に示した構成のデータ補間装置
では、１つの入力アドレスに対して１サイクルのデータ
読み出しでよいが、２ポートメモリを実現するために必
要な単位容量当たりのトランジスタ数が増大し、メモリ
セルの構造も複雑化するという問題点があった。Further, in the data interpolating device having the configuration shown in FIG. 7, one cycle of data reading is sufficient for one input address, but the number of transistors per unit capacity required to realize a two-port memory is small. There is a problem that the number of memory cells increases and the structure of the memory cell becomes complicated.

【００１６】[0016]

【課題を解決するための手段】上記従来の問題点を解決
するために本発明は、メモリのトランジスタ数やセル構
造を複雑にすることなく、１つの入力アドレスに対して
１サイクルのメモリ読み出しで、補間演算に必要な、入
力アドレスを内包する２つのアドレスをもつ２つのデー
タの補間データ、又は２次元の入力アドレスに対して１
サイクルのメモリ読み出しで入力アドレスを内包する４
つのデータの補間データを生成することができる。In order to solve the above-mentioned conventional problems, the present invention enables one cycle of memory read for one input address without complicating the number of transistors and cell structure of the memory. , 1 for two-dimensional interpolated data or two-dimensional interpolated data having two addresses that include the input address, which is necessary for the interpolation calculation
Includes input address in cycle memory read 4
Interpolation data of two data can be generated.

【００１７】[0017]

【発明の実施の形態】本発明の第１の発明は、ｎ(ｎ＞
０)ビットの１次元の整数値アドレスＸ(＝ｘn-1ｘn-2…
…ｘ2ｘ1ｘ0)でアドレス付けされたデータのうち、アド
レスの最下位ビットｘ0が０であるデータを保持し、ア
ドレスの上位(ｎ−１)ビットのアドレスｘn-1ｘn-2……
ｘ2ｘ1を用いてアクセスする第１のメモリと、アドレス
の最下位ビットｘ0が１であるデータを保持し、アドレ
スの上位(ｎ−１)ビットのアドレスｘn-1ｘn-2……ｘ2
ｘ1を用いてアクセスする第２のメモリと、ｍ(ｍ＞０)
ビットの小数部を含む(ｎ＋ｍ)ビットの入力アドレスｘ
n-1ｘn-2……ｘ2ｘ1ｘ0.α1α2……αmに対して整数部
の最下位ビットｘ0が０のときアドレスｘn-1ｘn-2……
ｘ2ｘ1を、ｘ0が１のときｘn-1ｘn-2……ｘ2ｘ1のｘ1の
桁に１を加えた値を前記第１のメモリへのアクセスアド
レスとして出力するとともに、ｘn-1ｘn-2……ｘ2ｘ1を
前記第２のメモリへのアクセスアドレスとして出力する
アドレス生成回路と、前記アドレス生成回路の出力する
アクセスアドレスに従って前記第１のメモリから読み出
されたデータと前記第２のメモリから読み出されたデー
タと前記入力アドレスの値を用いて演算を行い、その結
果を出力する演算回路とを具備することを特徴としてい
る。BEST MODE FOR CARRYING OUT THE INVENTION The first invention of the present invention is n (n>
0) one-dimensional integer value address X (= x n-1 x n-2 ...
X 2 x 1 x 0 ) of the data addressed, the data in which the least significant bit x 0 of the address is 0 is held, and the upper (n-1) -bit address x n-1 x n of the address is held. -2 ......
The first memory accessed by using x 2 x 1 and the data in which the least significant bit x 0 of the address is 1 and the upper (n-1) -bit address x n-1 x n-2 ...... x 2
a second memory accessed using x 1 and m (m> 0)
Input address x of (n + m) bits including fractional part of bits
n-1 x n-2 ...... x 2 x 1 x 0 .α 1 α 2 ...... For α m , when the least significant bit x 0 of the integer part is 0, the address x n-1 x n-2 ......
The x 2 x 1, x 0 and outputs a value obtained by adding 1 to x n-1 x n-2 of ...... x 2 x 1 in x 1 digit when 1 as the access address to the first memory At the same time, an address generation circuit that outputs x n-1 x n-2 ... x 2 x 1 as an access address to the second memory, and an address generation circuit that outputs the address from the first memory It is characterized by comprising an arithmetic circuit for performing an arithmetic operation using the read data, the data read from the second memory and the value of the input address and outputting the result.

【００１８】本発明の第２の発明は、ｎ(ｎ＞０)ビット
の整数値の第１のアドレスＸ(＝ｘn-1ｘn-2……ｘ2ｘ1
ｘ0)とｋ(ｋ＞０)ビットの整数値の第２のアドレスＹ
(＝ｙk-1ｙk-2……ｙ2ｙ1ｙ0)の２つのアドレスで２次
元にアドレス付けされたデータのうち、前記第１のアド
レスの最下位ビットｘ0が０かつ前記第２のアドレスの
最下位ビットｙ0が０であるデータを保持し、前記第１
のアドレスの上位(ｎ−１)ビットのアドレスｘn-1ｘn-2
……ｘ2ｘ1を第１のアクセスアドレスとし前記第２のア
ドレスの上位(ｋ−１)ビットｙk-1ｙk-2……ｙ2ｙ1を第
２のアクセスアドレスとしてデータをアクセスする第１
のメモリと、前記第１のアドレスの最下位ビットｘ0が
０かつ前記第２のアドレスの最下位ビットｙ0が１であ
るデータを保持し、前記第１のアドレスの上位(ｎ−１)
ビットのアドレスｘn-1ｘn-2……ｘ2ｘ1を第１のアクセ
スアドレスとし前記第２のアドレスの上位(ｋ−１)ビッ
トｙk-1ｙk-2……ｙ2ｙ1を第２のアクセスアドレスとし
てデータをアクセスする第２のメモリと、前記第１のア
ドレスの最下位ビットｘ0が１かつ前記第２のアドレス
の最下位ビットｙ0が０であるデータを保持し、前記第
１のアドレスの上位(ｎ−１)ビットのアドレスｘn-1ｘ
n-2……ｘ2ｘ1を第１のアクセスアドレスとし前記第２
のアドレスの上位(ｋ−１)ビットｙk-1ｙk-2……ｙ2ｙ1
を第２のアクセスアドレスとしてデータをアクセスする
第３のメモリと、前記第１のアドレスの最下位ビットｘ
0が１かつ前記第２のアドレスの最下位ビットｙ0が１で
あるデータを保持し、前記第１のアドレスの上位(ｎ−
１)ビットのアドレスｘn-1ｘn-2……ｘ2ｘ1を第１のア
クセスアドレスとし前記第２のアドレスの上位(ｋ−１)
ビットｙk-1ｙk-2……ｙ2ｙ1を第２のアクセスアドレス
としてデータをアクセスする第４のメモリと、ｍ(ｍ＞
０)ビットの小数部を含む(ｎ＋ｍ)ビットの第１の入力
アドレスｘn-1ｘn-2……ｘ2ｘ1ｘ0.α1α2……αmに対
して整数部の最下位ビットｘ0が０のときアドレスｘn-1
ｘn-2……ｘ2ｘ1を、ｘ0が１のときｘn-1ｘn-2……ｘ2
ｘ1のｘ1の桁に１を加えた値を前記第１のメモリおよび
第２のメモリへの第１のアクセスアドレスとして出力
し、ｘn-1ｘn-2……ｘ2ｘ1を、前記第３のメモリと第４
のメモリへの第１のアクセスアドレスとして出力する第
１のアドレス生成回路と、ｐ(ｐ＞０)ビットの小数部を
含む(ｋ＋ｌ)ビットの第２の入力アドレスｙk-1ｙk-2…
…ｙ2ｙ1ｙ0.β1β2……βpに対して整数部の最下位ビ
ットｙ0が０のときアドレスｙk-1ｙk-2……ｙ2ｙ1を、
ｙ0が１のときｙk-1ｙk-2……ｙ2ｙ1のｙ1の桁に１を加
えた値を前記第１のメモリおよび第３のメモリへの第２
のアクセスアドレスとして出力し、ｙk-1ｙk-2……ｙ2
ｙ1を前記第２のメモリと第４のメモリへの第２のアク
セスアドレスとして出力する第２のアドレス生成回路
と、前記第１および第２のアドレス生成回路の出力する
アクセスアドレスに従って前記第１のメモリから読み出
されたデータと前記第２のメモリから読み出されたデー
タと前記第３のメモリから読み出されたデータと前記第
４のメモリから読み出されたデータと前記第１の入力ア
ドレスの値と前記第２の入力アドレスの値を用いて演算
を行い、その結果を出力する演算回路とを具備すること
を特徴としている。A second aspect of the present invention is the first address X (= x n-1 x n-2 ... X 2 x 1 ) of an integer value of n (n> 0) bits.
x 0 ) and the second address Y of an integer value of k (k> 0) bits
(= Y k-1 y k-2 ...... y 2 y 1 y 0 ) Of the data two-dimensionally addressed by two addresses, the least significant bit x 0 of the first address is 0 and Holding the data in which the least significant bit y 0 of the second address is 0,
(N-1) -bit address x n-1 x n-2 of the address
...... x 2 x 1 is used as a first access address, and the upper (k-1) bits of the second address y k-1 y k-2 ... y 2 y 1 is used as a second access address to access data. First to do
Memory of which the least significant bit x 0 of the first address is 0 and the least significant bit y 0 of the second address is 1, and the higher order (n-1) of the first address
It said second upper address the address x n-1 x n-2 ...... x 2 x 1 bit and the first access address (k-1) bit y k-1 y k-2 ...... y 2 y A second memory for accessing data with 1 as a second access address, and data holding the least significant bit x 0 of the first address being 1 and the least significant bit y 0 of the second address being 0 and, wherein the first upper address (n-1) address bits x n-1 x
n-2 ...... x 2 x 1 is the first access address and the second
Upper (k-1) bits of the address of y k-1 y k-2 ... y 2 y 1
A second memory for accessing data and a least significant bit x of the first address.
Data in which 0 is 1 and the least significant bit y 0 of the second address is 1 is held, and the high order (n−
1) A bit address x n-1 x n-2 ... x 2 x 1 is used as a first access address, and the higher order of the second address (k-1)
Bit y k-1 y k-2 ... y 2 y 1 is a fourth memory for accessing data with the second access address, and m (m>
0) -bit fractional part (n + m) -bit first input address x n-1 x n-2 ... x 2 x 1 x 0 .α 1 α 2 ... α m Address x n-1 when lower bit x 0 is 0
x n-2 ...... x 2 x 1 when x 0 is 1 x n-1 x n-2 ...... x 2
The value obtained by adding 1 to the digit of x 1 of x 1 is output as the first access address to the first memory and the second memory, and x n-1 x n-2 ... x 2 x 1 is output. , The third memory and the fourth
A first address generation circuit for outputting as a first access address to the memory and a second input address y k-1 y k-2 of (k + 1) bits including a decimal part of p (p> 0) bits. …
... y 2 y 1 y 0 .β 1 β 2 ...... β p When the least significant bit y 0 of the integer part is 0, the address y k-1 y k-2 ... y 2 y 1
When y 0 is 1, a value obtained by adding 1 to the digit of y 1 of y k-1 y k-2 ... y 2 y 1 is stored in the second memory to the first memory and the second memory.
Output as the access address of y k-1 y k-2 ...... y 2
A second address generation circuit that outputs y 1 as a second access address to the second memory and the fourth memory, and the first address according to the access addresses output from the first and second address generation circuits. Data read from the memory, the data read from the second memory, the data read from the third memory, the data read from the fourth memory, and the first input. An arithmetic circuit for performing an arithmetic operation using the value of the address and the value of the second input address and outputting the result is provided.

【００１９】第１の発明では、１次元にアドレス付けさ
れたデータを補間する場合、小数部をもつある入力アド
レスを内包する整数アドレスをもつ２つのデータとし
て、常に偶数すなわち最下位ビットが０のアドレスをも
つデータと、奇数すなわち最下位ビットが１のアドレス
をもつデータが用いられる。偶数のアドレスをもつデー
タが２つ同時に必要となることはなく、また奇数のアド
レスをもつデータが２つ同時に必要となることもない。According to the first aspect of the present invention, when interpolating data which is one-dimensionally addressed, two data having an integer address including a certain input address having a fractional part are always even, that is, the least significant bit is 0. Data having an address and data having an address with an odd number, that is, the least significant bit is 1, are used. No two data with even addresses are needed at the same time, and no two data with odd addresses are needed at the same time.

【００２０】また第２の発明では同様に２次元にアドレ
ス付けされたデータを補間する場合、小数部をもつある
２つの入力アドレスを内包する整数アドレスをもつ４つ
のデータとして、常に２つの次元の両方のアドレスが偶
数すなわち最下位ビットが０のアドレスをもつデータ
と、第１の次元のアドレスが偶数で第２の次元のアドレ
スが奇数すなわち最下位ビットが１のアドレスをもつデ
ータと、第１の次元のアドレスが奇数で第２の次元のア
ドレスが偶数のアドレスをもつデータと、両方のアドレ
スが奇数のアドレスをもつデータが用いられる。これら
の２次元のアドレスの偶奇の組合せが同じであるアドレ
スをもつデータが２つ以上必要となることはない。Similarly, in the second invention, when two-dimensionally addressed data is interpolated, four data of two dimensions are always provided as four data having an integer address including two input addresses having a fractional part. Data in which both addresses are even, that is, an address whose least significant bit is 0; data whose addresses in the first dimension are even and whose addresses in the second dimension are odd, that is, whose address is 1 in the least significant bit; Data having odd addresses in the second dimension and even addresses in the second dimension, and data having odd addresses in both addresses are used. It is not necessary to have two or more data having addresses having the same even-odd combination of these two-dimensional addresses.

【００２１】従って、ある入力アドレスに対する補間デ
ータを求める場合に同時に必要となることがないアドレ
スをもつデータをグループ化し、複数のメモリに分散し
て格納する。上記第１の発明においては２つのメモリ
に、上記第２の発明においては４つのメモリに格納して
いる。これにより通常の１ポートメモリを用いながら同
時に必要なデータの読み出しを実現し、高速な補間デー
タの生成ができる。Therefore, when the interpolation data for a certain input address is obtained, data having addresses that are not required at the same time are grouped and stored in a plurality of memories in a distributed manner. In the first invention, the data is stored in two memories, and in the second invention, the data is stored in four memories. As a result, the necessary data can be read at the same time while using a normal 1-port memory, and high-speed interpolation data can be generated.

【００２２】次に各本発明の各実施例を図面を用いて詳
細に説明する。Next, each embodiment of the present invention will be described in detail with reference to the drawings.

【００２３】(実施例１)図１は第１の発明における実施
例１のデータ補間装置の構成を示すブロック図である。
図１において、101は整数部ｎビットと小数部ｍビット
からなる入力アドレスを、102は入力アドレス101の整数
部nの最下位ビットを除いた(ｎ−１)ビットのアドレス
を、103は入力アドレス101の整数部nの最下位ビット
を、104はアドレス生成回路を、108はアドレス生成回路
104の第１の出力を、109は第１のメモリを、110はアド
レス生成回路104の第２の出力を、111は第２のメモリ
を、112は第１のメモリ109から読み出されたデータを、
113は第２のメモリ111から読み出されたデータを、114
は入力アドレス101の小数部を、115は演算回路を、116
は演算回路115の補間データ出力をそれぞれ示す。(Embodiment 1) FIG. 1 is a block diagram showing the configuration of a data interpolating apparatus according to Embodiment 1 of the first invention.
In FIG. 1, 101 is an input address consisting of n bits of an integer part and m bits of a decimal part, 102 is an (n-1) -bit address excluding the least significant bit of the integer part n of the input address 101, and 103 is an input. The least significant bit of the integer part n of the address 101, 104 is an address generation circuit, and 108 is an address generation circuit.
The first output of 104, 109 is the first memory, 110 is the second output of the address generation circuit 104, 111 is the second memory, and 112 is the data read from the first memory 109. To
113 indicates the data read from the second memory 111 by 114
Is the fractional part of the input address 101, 115 is the arithmetic circuit, and 116
Indicate the interpolation data output of the arithmetic circuit 115, respectively.

【００２４】更にアドレス生成回路104において、105は
加算器を、106は加算器105の出力を、107は(ｎ−１)ビ
ットのアドレス102と加算器105の出力106のいずれかを
選択するセレクタをそれぞれ示す。Further, in the address generation circuit 104, 105 is an adder, 106 is an output of the adder 105, and 107 is a selector for selecting either the (n-1) -bit address 102 or the output 106 of the adder 105. Are shown respectively.

【００２５】以上のように構成された図１のデータ補間
装置の動作を説明する。まず、図示されない手段によっ
て、ｎビットの整数アドレスでアドレス付けされたデー
タのうち、第１のメモリ109にはアドレスが偶数のデー
タが、第２のメモリ111にはアドレスが奇数のデータが
それぞれ格納されている。これら２つの第１のメモリ10
9および第２のメモリ111は元のｎビットのアドレスの最
下位ビットを除いた(ｎ−１)ビットでアクセスされる。
整数部ｎビット、小数部ｍビットからなる入力アドレス
101を２進数で、ｘn-1ｘn-2……ｘ2ｘ1ｘ0.α1α2……
αmとすると、その整数部ｎのうち最下位ビットｘ0を除
いた残り(ｎ−１)ビットのアドレス102と整数部ｎの最
下位ビット103がアドレス生成回路104に入力される。The operation of the data interpolating apparatus of FIG. 1 configured as above will be described. First, of data addressed by an n-bit integer address by means not shown, first memory 109 stores even-numbered data and second memory 111 stores odd-numbered data. Has been done. These two first memories 10
9 and the second memory 111 are accessed by (n-1) bits excluding the least significant bit of the original n-bit address.
Input address consisting of n bits for the integer part and m bits for the decimal part
101 is a binary number, x n-1 x n-2 ...... x 2 x 1 x 0 .α 1 α 2 ......
Assuming α m , the address (n−1) bits remaining 102 excluding the least significant bit x 0 of the integer part n and the least significant bit 103 of the integer part n are input to the address generation circuit 104.

【００２６】(ｎ−１)ビットのアドレス102はアドレス
生成回路104の加算器105によってその最下位ビットであ
るｘ1の桁に１が加算される。セレクタ107は入力アドレ
ス101の整数部ｎの最下位ビット103が０のとき(ｎ−１)
ビットのアドレス102を、また整数部ｎの最下位ビット1
03が１のとき加算器105の出力106を選択して、アドレス
生成回路104の第１の出力つまりアクセスアドレス108が
第１のメモリ109へのアクセスアドレスとして出力す
る。このアクセスアドレス108が、入力アドレス101を内
包する整数値をもつ２つのアドレスのうちの偶数アドレ
スをもつデータをアクセスするアドレスとなる。The (n-1) -bit address 102 is added by 1 to the digit of x 1 which is the least significant bit by the adder 105 of the address generation circuit 104. When the least significant bit 103 of the integer part n of the input address 101 is 0, the selector 107 (n-1)
Bit address 102, and the least significant bit 1 of the integer part n
When 03 is 1, the output 106 of the adder 105 is selected, and the first output of the address generation circuit 104, that is, the access address 108 is output as the access address to the first memory 109. The access address 108 is an address for accessing data having an even address of two addresses having an integer value including the input address 101.

【００２７】またアドレス生成回路104は(ｎ−１)ビッ
トのアドレス102をそのまま第２の出力つまりアクセス
アドレス110が第２のメモリ111へのアクセスアドレスと
して出力する。このアクセスアドレス110が、入力アド
レス101を内包する整数値をもつ２つのアドレスのうち
の奇数アドレスをもつデータをアクセスするアドレスと
なる。The address generation circuit 104 outputs the (n-1) -bit address 102 as it is as the second output, that is, the access address 110 as the access address to the second memory 111. This access address 110 becomes an address for accessing data having an odd address of two addresses having an integer value including the input address 101.

【００２８】そして、演算回路115は第１のメモリ109か
ら読み出されたデータ112と、第２のメモリ111から読み
出されたデータ113と、入力アドレス101の整数部ｎの最
下位ビット103と、入力アドレス101の小数部114すなわ
ち0.α1α2……αmなる値を用いて補間演算を行い、補
間データ116を出力する。整数部ｎの最下位ビット103が
０のとき、データ112が入力アドレス101を上回らない整
数値のアドレスをもつデータであり、データ113が入力
アドレス101を下回らない整数値のアドレスをもつデー
タとなる。また整数部ｎの最下位ビット103が１のとき
データ113が入力アドレス101を上回らない整数値のアド
レスをもつデータであり、データ112が入力アドレス101
を下回らない整数値のアドレスをもつデータとなる。The arithmetic circuit 115 then reads the data 112 read from the first memory 109, the data 113 read from the second memory 111, and the least significant bit 103 of the integer part n of the input address 101. , performs interpolation calculation using the fractional portion 114 i.e. 0.α 1 α 2 ...... α m becomes the value of the input address 101, and outputs the interpolated data 116. When the least significant bit 103 of the integer part n is 0, the data 112 is data having an integer value address not exceeding the input address 101, and the data 113 is data having an integer value address not exceeding the input address 101. . Further, when the least significant bit 103 of the integer part n is 1, the data 113 is data having an integer address that does not exceed the input address 101, and the data 112 is the input address 101.
It becomes the data which has the address of the integer value not less than.

【００２９】図２は図１に示す演算回路115の一構成例
を示すブロック図である。図２において、図１と同じ機
能をもつ信号やブロックについては共通の参照符号を付
してある。以下、説明のため103は入力アドレス101の整
数部ｎの最下位ビットｘ0とする。112は第１のメモリ10
9から読み出されたデータをＤ1とする。113は第２のメ
モリ111から読み出されたデータをＤ2とする。114は入
力アドレス101の小数部ｍをαとする。これらは図１に
示すものと同じである。FIG. 2 is a block diagram showing a configuration example of the arithmetic circuit 115 shown in FIG. In FIG. 2, signals and blocks having the same functions as those in FIG. 1 are designated by common reference numerals. Hereinafter, for the sake of explanation, 103 is the least significant bit x 0 of the integer part n of the input address 101. 112 is the first memory 10
The data read from 9 is D 1 . 113 designates the data read from the second memory 111 as D 2 . 114 designates the fractional part m of the input address 101 as α. These are the same as those shown in FIG.

【００３０】また201は値α114を入力とし値(１−α)を
求める回路を示し、例えば減算回路や２の補数演算回路
で実現する(以下、減算回路と呼ぶ)。202は減算回路201
の出力を、203と204は第１，第２のセレクタを、205は
第１のセレクタ203の出力を、206は第２のセレクタ204
の出力を、207と208は第１，第２の乗算器を、209は第
１の乗算器207の出力を、210は第２の乗算器208の出力
を、211は加算器を、それぞれ示す。Reference numeral 201 denotes a circuit that receives the value α114 as an input and obtains the value (1-α), which is realized by, for example, a subtraction circuit or a two's complement arithmetic circuit (hereinafter referred to as a subtraction circuit). 202 is the subtraction circuit 201
, 203 and 204 are the first and second selectors, 205 is the output of the first selector 203, and 206 is the second selector 204.
, 207 and 208 are first and second multipliers, 209 is an output of the first multiplier 207, 210 is an output of the second multiplier 208, and 211 is an adder. .

【００３１】以上のように構成された図２の演算回路11
5の動作を説明する。第１のセレクタ203は入力アドレス
101の整数部ｎの最下位ビット103が０のとき値(１−α)
202を、入力アドレス101の整数部ｎの最下位ビット103
が１のとき値α114を選択する。また第２のセレクタ204
は入力アドレス101の整数部ｎの最下位ビット103が１の
とき値(１−α)202を、入力アドレス101の整数部ｎの最
下位ビット103が０のとき値α114を選択する。従って、
第１の乗算器207は整数部ｎの最下位ビット103が０のと
き値(１−α)202をデータＤ1に乗じ、整数部ｎの最下位
ビット103が１のとき値α114をデータＤ1に乗じる。ま
た、第２の乗算器208は整数部ｎの最下位ビット103が１
のとき値(１−α)202をデータＤ2に乗じ、整数部ｎの最
下位ビット103が０のとき値α114をデータＤ2に乗じ
る。加算器211は２つの第１，第２の乗算器207，208の
各出力209，210を加算し、整数部ｎの最下位ビット103
が０のとき加算器211の出力はThe arithmetic circuit 11 of FIG. 2 configured as described above.
The operation of 5 will be described. The first selector 203 is an input address
Value when the least significant bit 103 of the integer part n of 101 is 0 (1-α)
202 is the least significant bit 103 of the integer part n of the input address 101
When is 1, the value α114 is selected. The second selector 204
Selects the value (1-α) 202 when the least significant bit 103 of the integer part n of the input address 101 is 1, and the value α 114 when the least significant bit 103 of the integer part n of the input address 101 is 0. Therefore,
The first multiplier 207 multiplies the data D 1 by the value (1-α) 202 when the least significant bit 103 of the integer part n is 0, and the value α114 when the least significant bit 103 of the integer part n is 1. Multiply by 1 . The second multiplier 208 sets the least significant bit 103 of the integer part n to 1
When multiplied by the value (1-α) 202 to the data D 2, multiplied by the value α114 when the least significant bit 103 of the integer part n is 0 in the data D 2. The adder 211 adds the outputs 209 and 210 of the two first and second multipliers 207 and 208, and outputs the least significant bit 103 of the integer part n.
When is 0, the output of adder 211 is

【００３２】[0032]

【数７】(１−α)・Ｄ1＋α・Ｄ2 なる補間データ116が、整数部ｎの最下位ビット103が１
のとき加算器211の出力はEquation 7] (1-α) · D 1 + α · D 2 becomes interpolation data 116, the least significant bit 103 of the integer part n is 1
When the output of adder 211 is

【００３３】[0033]

【数８】α・Ｄ1＋(１−α)・Ｄ2 なる補間データ116が出力される。[Expression 8] Interpolation data 116 of α · D 1 + (1-α) · D 2 is output.

【００３４】以上のように図１および図２に示した実施
例１によれば、補間データの演算に必要なデータを同時
に読み出しながら補間演算が行える。As described above, according to the first embodiment shown in FIGS. 1 and 2, the interpolation calculation can be performed while simultaneously reading the data necessary for the calculation of the interpolation data.

【００３５】（実施例２）図３は第２の発明における実
施例２のデータ補間装置の構成を示すブロック図であ
る。図３において、301は整数部ｎビットと小数部ｍビ
ットからなる第１の入力アドレスを、302は第１の入力
アドレス301の整数部ｎの最下位ビットを除いた(ｎ−
１)ビットのアドレスを、303は第１の入力アドレス301
の整数部の最下位ビットを、304は第１のアドレス生成
回路を、308は第１のアドレス生成回路304の第１の出力
を、309は第１のアドレス生成回路304の第２の出力を、
310は整数部ｋビットと小数部ｐビットからなる第２の
入力アドレスを、311は第２の入力アドレス310の整数部
ｋの最下位ビットを除いた(ｋ−１)ビットのアドレス
を、312は第２の入力アドレス310の整数部ｋの最下位ビ
ットを、313は第２のアドレス生成回路を、317は第２の
アドレス生成回路313の第１の出力を、318は第２のアド
レス生成回路313の第２の出力を、319は第１のメモリ
を、320は第２のメモリを、321は第３のメモリを、322
は第４のメモリを、323から326は第１のメモリ319から
第４のメモリ322までの４つのメモリから読み出された
データ出力を、327は第１の入力アドレス301の小数部ｍ
を、328は第２の入力アドレス310の小数部ｐを、329は
演算回路を、330は演算回路329の補間データ出力をそれ
ぞれ示す。(Embodiment 2) FIG. 3 is a block diagram showing the configuration of a data interpolating apparatus according to Embodiment 2 of the second invention. In FIG. 3, 301 is the first input address consisting of n bits of the integer part and m bits of the decimal part, and 302 is the least significant bit of the integer part n of the first input address 301 (n-
1) bit address, 303 is the first input address 301
The least significant bit of the integer part of, 304 is the first address generation circuit, 308 is the first output of the first address generation circuit 304, and 309 is the second output of the first address generation circuit 304. ,
310 is a second input address consisting of an integer part k bits and a decimal part p bits, 311 is a (k-1) bit address excluding the least significant bit of the integer part k of the second input address 310, 312 Is the least significant bit of the integer part k of the second input address 310, 313 is the second address generation circuit, 317 is the first output of the second address generation circuit 313, and 318 is the second address generation circuit. The second output of the circuit 313, 319 is the first memory, 320 is the second memory, 321 is the third memory, 322
Is the fourth memory, 323 to 326 are the data outputs read from the four memories from the first memory 319 to the fourth memory 322, and 327 is the fractional part m of the first input address 301.
328 is a decimal part p of the second input address 310, 329 is an arithmetic circuit, and 330 is an interpolation data output of the arithmetic circuit 329.

【００３６】更に第１のアドレス生成回路304におい
て、305は加算器を、306は加算器305の出力を、307は
(ｎ−１)ビットのアドレス302と加算器305の出力306の
いずれかを選択するセレクタを、それぞれ示す。また、
第２のアドレス生成回路313において、314は加算器を、
315は加算器314の出力を、316は(ｋ−１)ビットのアド
レス311と加算器314の出力315のいずれかを選択するセ
レクタをそれぞれ示す。Further, in the first address generation circuit 304, 305 is an adder, 306 is the output of the adder 305, and 307 is
The selectors for selecting either the (n-1) -bit address 302 or the output 306 of the adder 305 are shown. Also,
In the second address generation circuit 313, 314 is an adder,
Reference numeral 315 denotes an output of the adder 314, and 316 denotes a selector for selecting either the (k-1) -bit address 311 or the output 315 of the adder 314.

【００３７】以上のように構成された図３のデータ補間
装置の動作を説明する。まず、図示されない手段によっ
て、ｎビットの第１の整数アドレスとｋビットの第２の
整数アドレスの２次元のアドレスでアドレス付けされた
データのうち、第１のメモリ319には第１の整数アドレ
スと第２の整数アドレスのいずれも偶数のデータが、第
２のメモリ320には第１の整数アドレスが偶数で第２の
整数アドレスが奇数のデータが、第３のメモリ321には
第１の整数アドレスが奇数で第２の整数アドレスが偶数
のデータが、第４のメモリ322には第１の整数アドレス
と第２の整数アドレスのいずれも奇数のデータが、それ
ぞれ格納されている。The operation of the data interpolating apparatus of FIG. 3 configured as above will be described. First, of data addressed by a two-dimensional address of an n-bit first integer address and a k-bit second integer address by means not shown, the first integer address is stored in the first memory 319. And the second integer address have even data, the second memory 320 has first even address and the second integer address has odd data, and the third memory 321 has first data. Data in which the integer address is odd and the second integer address is even are stored, and in the fourth memory 322, odd data is stored in both the first integer address and the second integer address.

【００３８】これら４つのメモリ319〜322は元のｎビッ
トの整数アドレスの最下位ビットを除いた(ｎ−１)ビッ
トのアドレス302とｋビットの整数アドレスの最下位ビ
ットを除いた(ｋ−１)ビットのアドレス311の２次元の
アドレスでアクセスされる。These four memories 319 to 322 exclude the least significant bit of the original n-bit integer address (n-1) -bit address 302 and the least significant bit of the k-bit integer address (k- 1) It is accessed by the two-dimensional address of the bit address 311.

【００３９】整数部ｎビット、小数部ｍビットの第１の
入力アドレス301を２進数で、ｘn-1ｘn-2……ｘ2ｘ
1ｘ0.α1α2……αmとすると、その整数部ｎのうち最下
位ビットｘ0を除いた残り(ｎ−１)ビットのアドレス302
と整数部ｎの最下位ビット303が第１のアドレス生成回
路304に入力される。(ｎ−１)ビットのアドレス302は第
１のアドレス生成回路304の加算器305によってその最下
位ビットであるｘ1の桁に１が加算される。セレクタ307
は第１の入力アドレス301の整数部ｎの最下位ビット303
が０のとき(ｎ−１)ビットのアドレス302を、また最下
位ビット303が１のとき加算器305の出力306を選択し
て、第１のアドレス生成回路304の第１の出力308すなわ
ち第１のメモリ319および第２のメモリ320への第１のア
クセスアドレスとしてそれぞれ出力する。The first input address 301 having n bits for the integer part and m bits for the fractional part is expressed in binary as x n-1 x n-2 ... x 2 x
1 x 0 .α 1 α 2 ...... α m , the address 302 of the remaining (n-1) bits except the least significant bit x 0 of the integer part n
And the least significant bit 303 of the integer part n is input to the first address generation circuit 304. The (n-1) -bit address 302 is added by 1 to the digit of the least significant bit x 1 by the adder 305 of the first address generation circuit 304. Selector 307
Is the least significant bit 303 of the integer part n of the first input address 301
Is selected to be the (n-1) -bit address 302, and the least significant bit 303 is selected to be the output 306 of the adder 305 to select the first output 308 of the first address generation circuit 304, that is, the first output 308. It is output as a first access address to the first memory 319 and the second memory 320, respectively.

【００４０】この第１のアクセスアドレス308が、第１
の入力アドレス301を内包する整数値をもつ２つのアド
レスのうちの偶数アドレスをもつデータをアクセスする
アドレスとなる。またアドレス生成回路304は(ｎ−１)
ビットのアドレス302をそのまま第２の出力309すなわち
第３のメモリ321および第４のメモリ322への第１のアク
セスアドレスとして出力する。この第１のアクセスアド
レス309が、第１の入力アドレス301を内包する整数値を
もつ２つのアドレスのうちの奇数アドレスをもつデータ
をアクセスするアドレスとなる。This first access address 308 is the first
Of the two addresses having an integer value including the input address 301 of FIG. Further, the address generation circuit 304 is (n-1)
The bit address 302 is output as it is as the second output 309, that is, as the first access address to the third memory 321 and the fourth memory 322. This first access address 309 becomes an address for accessing data having an odd address of two addresses having an integer value including the first input address 301.

【００４１】一方、整数部ｋビット、小数部ｐビットの
第２の入力アドレス310を２進数で、ｙk-1ｙk-2……ｙ2
ｙ1ｙ0.β1β2……βpとすると、その整数部ｋのうち最
下位ビットｙ0を除いた残り(ｋ−１)ビットのアドレス3
11と整数部ｋの最下位ビット312が第２のアドレス生成
回路313に入力される。(ｋ−１)ビットのアドレス311は
第２のアドレス生成回路313の加算器314によってその最
下位ビットであるｙ1の桁に１が加算される。セレクタ3
16は第２の入力アドレス310の整数部ｋの最下位ビット3
12が０のとき(ｋ−１)ビットのアドレス311を、また整
数部ｋの最下位ビット312が１のとき加算器314の出力31
5を選択して、第２のアドレス生成回路313の第１の出力
317すなわち第１のメモリ319および第３のメモリ321へ
の第２のアクセスアドレスとして出力する。On the other hand, the second input address 310 having an integer part of k bits and a decimal part of p bits is represented by a binary number y k-1 y k- 2.
Let y 1 y 0 .β 1 β 2 ...... β p be the address (3) of the remaining (k-1) bits except the least significant bit y 0 of the integer part k.
11 and the least significant bit 312 of the integer part k are input to the second address generation circuit 313. The (k-1) -bit address 311 is added to the digit of the least significant bit y 1 by the adder 314 of the second address generation circuit 313. Selector 3
16 is the least significant bit 3 of the integer part k of the second input address 310
When 12 is 0, the (k-1) -bit address 311 is output, and when the least significant bit 312 of the integer part k is 1, the output 31 of the adder 314
Select 5 to output the first output of the second address generation circuit 313.
317, that is, the second access address to the first memory 319 and the third memory 321 is output.

【００４２】この第２のアクセスアドレス317が、第２
の入力アドレス310を内包する整数値をもつ２つのアド
レスのうちの偶数アドレスをもつデータをアクセスする
アドレスとなる。また第２のアドレス生成回路313は(ｋ
−１)ビットのアドレス311をそのまま第２の出力318す
なわち第２のメモリ320および第４のメモリ322への第２
のアクセスアドレスとして出力する。この第２のアクセ
スアドレス318が、第２の入力アドレス310を内包する整
数値をもつ２つのアドレスのうちの奇数アドレスをもつ
データをアクセスするアドレスとなる。This second access address 317 is the second
Of the two addresses having an integer value including the input address 310 of the above is an address for accessing data having an even address. In addition, the second address generation circuit 313 outputs (k
-1) The bit address 311 is directly transmitted to the second output 318, that is, the second memory 320 and the second memory 322.
Output as the access address of. The second access address 318 becomes the address for accessing the data having the odd address of the two addresses having the integer value including the second input address 310.

【００４３】演算回路329は第１のメモリ319から読み出
されたデータ323と、第２のメモリ320から読み出された
データ324と、第３のメモリ321から読み出されたデータ
325と、第４のメモリ322から読み出されたデータ326
と、第１の入力アドレス301の整数部ｎの最下位ビット3
03と、第１の入力アドレス301の小数部327すなわち０.
α1α2……αmなる値と、第２の入力アドレス310の整数
部ｋの最下位ビット312と、第２の入力アドレス310の小
数部328すなわち０.β1β2……βpなる値とを用いて補
間演算を行い、補間データ330を出力する。The arithmetic circuit 329 reads the data 323 read from the first memory 319, the data 324 read from the second memory 320, and the data read from the third memory 321.
325 and data 326 read from the fourth memory 322
And the least significant bit 3 of the integer part n of the first input address 301
03 and the decimal part 327 of the first input address 301, that is, 0.
α 1 α 2 ...... α m , the least significant bit 312 of the integer part k of the second input address 310, and the fractional part 328 of the second input address 310, that is, β 1 β 2 ...... β p And the interpolated data 330 are output.

【００４４】整数部ｎの最下位ビット303が０のとき、
第１のメモリ319のデータ323および第２のメモリ320の
データ324が第１の入力アドレス301を上回らない第１の
整数値のアドレスをもつデータであり、第３のメモリ32
1のデータ325および第４のメモリ322のデータ326が第１
の入力アドレス301を下回らない第１の整数値のアドレ
スをもつデータとなる。When the least significant bit 303 of the integer part n is 0,
The data 323 of the first memory 319 and the data 324 of the second memory 320 are data having an address of a first integer value which does not exceed the first input address 301, and the third memory 32
The data 325 of 1 and the data 326 of the fourth memory 322 are the first
Data having the first integer value address that is not less than the input address 301 of

【００４５】また、整数部ｎの最下位ビット303が１の
とき、第１のメモリ319のデータ323および第２のメモリ
320のデータ324が第１の入力アドレス301を下回らない
第１の整数値のアドレスをもつデータであり、第３のメ
モリ321のデータ325および第４のメモリ322のデータ326
が第１の入力アドレス301を上回らない第１の整数値の
アドレスをもつデータとなる。When the least significant bit 303 of the integer part n is 1, the data 323 of the first memory 319 and the second memory 323 are stored.
The data 324 of 320 is data having a first integer-valued address that is not lower than the first input address 301, and the data 325 of the third memory 321 and the data 326 of the fourth memory 322.
Is data having a first integer address that does not exceed the first input address 301.

【００４６】また、整数部ｋの最下位ビット312が０の
とき、第１のメモリ319のデータ323および第３のメモリ
321のデータ325が第２の入力アドレス310を上回らない
第２の整数値のアドレスをもつデータであり、第２のメ
モリ320のデータ324および第４のメモリ322のデータ326
が第２の入力アドレス310を下回らない第２の整数値の
アドレスをもつデータとなる。When the least significant bit 312 of the integer part k is 0, the data 323 in the first memory 319 and the third memory
The data 325 of 321 is data having a second integer value address that does not exceed the second input address 310, and the data 324 of the second memory 320 and the data 326 of the fourth memory 322.
Becomes data having an address of a second integer value which is not lower than the second input address 310.

【００４７】また、整数部ｋの最下位ビット312が１の
とき、第１のメモリ319のデータ323および第３のメモリ
321のデータ325が第２の入力アドレス310を下回らない
第２の整数値のアドレスをもつデータであり、第２のメ
モリ320のデータ324および第４のメモリ322のデータ326
が第２の入力アドレス310を上回らない第２の整数値の
アドレスをもつデータとなる。When the least significant bit 312 of the integer part k is 1, the data 323 of the first memory 319 and the third memory
The data 325 of 321 is data having a second integer value address not lower than the second input address 310, and the data 324 of the second memory 320 and the data 326 of the fourth memory 322.
Becomes data having an address of a second integer value which does not exceed the second input address 310.

【００４８】図４は図３に示す演算回路329の一構成例
を示すブロック図である。図４において、300番台の符
号を付した構成要素および信号は図３に示すものと同じ
である。ここで401，403および405はそれぞれ図３に示
した演算回路329の全体と同じものである。402は第１の
演算回路401の出力を、404は第２の演算回路403の出力
を、それぞれ示す。また406は第３の演算回路405の出力
であり、図４の演算回路329の全体の出力330でもある。FIG. 4 is a block diagram showing a configuration example of the arithmetic circuit 329 shown in FIG. In FIG. 4, components and signals denoted by reference numerals in the 300s are the same as those shown in FIG. Here, 401, 403 and 405 are the same as the whole of the arithmetic circuit 329 shown in FIG. Reference numeral 402 denotes the output of the first arithmetic circuit 401, and 404 the output of the second arithmetic circuit 403. Further, 406 is the output of the third arithmetic circuit 405, and is also the overall output 330 of the arithmetic circuit 329 of FIG.

【００４９】以上のように構成された図４の演算回路の
動作を説明する。まず、図３に示す第１のメモリ319か
ら読み出されたデータ323をＤ1、同じく第２のメモリ32
0から読み出されたデータ324をＤ2、同じく第３のメモ
リ321から読み出されたデータ325をＤ3、同じく第４の
メモリ322から読み出されたデータ326をＤ4、第１の入
力アドレス301の小数部327をα(＝０.α1α2……αm)、
第２の入力アドレス310の小数部328をβ(＝０.β1β2…
…βp)とする。The operation of the arithmetic circuit of FIG. 4 configured as above will be described. First, the data 323 read from the first memory 319 shown in FIG. 3 D 1, also the second memory 32
The data 324 read from 0 is D 2 , the data 325 also read from the third memory 321, D 3 , the data 326 read from the fourth memory 322 is D 4 , and the first input The decimal part 327 of the address 301 is α (= 0.α 1 α 2 ...... α m ),
The decimal part 328 of the second input address 310 is set to β (= 0.β 1 β 2 ...
… Β p ).

【００５０】既に図３の演算回路の実施例２で説明した
ように、第１の入力アドレス301の整数部ｎの最下位ビ
ット303が０のとき第１の演算回路401はAs already described in the second embodiment of the arithmetic circuit of FIG. 3, when the least significant bit 303 of the integer part n of the first input address 301 is 0, the first arithmetic circuit 401

【００５１】[0051]

【数９】(１−α)・Ｄ1＋α・Ｄ3 なる値を出力し、整数部ｎの最下位ビット303が１のと
き[Expression 9] (1-α) · D 1 + α · D 3 is output, and the least significant bit 303 of the integer part n is 1

【００５２】[0052]

【数１０】α・Ｄ1＋(１−α)・Ｄ3 なる値を出力する。[Expression 10] A value of α · D 1 + (1-α) · D 3 is output.

【００５３】また、第１の入力アドレス301の整数部ｎ
の最下位ビット303が０のとき第２の演算回路403はThe integer part n of the first input address 301
When the least significant bit 303 of is 0, the second arithmetic circuit 403

【００５４】[0054]

【数１１】(１−α)・Ｄ2＋α・Ｄ4 なる値を出力し、整数部ｎの最下位ビット303が１のと
き[Expression 11] (1-α) · D 2 + α · D 4 is output, and the least significant bit 303 of the integer part n is 1

【００５５】[0055]

【数１２】α・Ｄ2＋(１−α)・Ｄ4 なる値を出力する。ここで、出力402をＤ5、出力404を
Ｄ6としたとき、第２の入力アドレス310の整数部ｋの最
下位ビット312が０のとき第３の演算回路405は[Equation 12] The value α · D 2 + (1-α) · D 4 is output. Here, when the output 402 is D 5 and the output 404 is D 6 , when the least significant bit 312 of the integer part k of the second input address 310 is 0, the third arithmetic circuit 405

【００５６】[0056]

【数１３】(１−β)・Ｄ5＋β・Ｄ６ なる値を出力し、整数部ｋの最下位ビット３１２が１の
とき[Expression 13] (1-β) · D 5 + β · D 6 is output, and the least significant bit 312 of the integer part k is 1.

【００５７】[0057]

【数１４】β・Ｄ5＋(１−β)・Ｄ6 なる値を出力406する。[Expression 14] A value of β · D 5 + (1−β) · D 6 is output 406.

【００５８】以上をまとめると、第１の入力アドレス30
1の整数部ｎの最下位ビット303が０かつ第２の入力アド
レス310の整数部ｋの最下位ビット312が０のとき、Summarizing the above, the first input address 30
When the least significant bit 303 of the integer part n of 1 is 0 and the least significant bit 312 of the integer part k of the second input address 310 is 0,

【００５９】[0059]

【数１５】(１−β)・｛(１−α)・Ｄ1＋α・Ｄ3｝＋β
・｛(１−α)・Ｄ2＋α・Ｄ4｝ なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が０かつ第２の入力アドレス301の整
数部ｋの最下位ビット312が１のとき、[Equation 15] (1-β) · {(1-α) · D 1 + α · D 3 } + β
The interpolation data of {(1-α) · D 2 + α · D 4 } is the integer part n of the first input address 301.
When the least significant bit 303 of is 0 and the least significant bit 312 of the integer part k of the second input address 301 is 1,

【００６０】[0060]

【数１６】β・｛(１−α)・Ｄ1＋α・Ｄ3｝＋(１−β)
・｛(１−α)・Ｄ2＋α・Ｄ4｝ なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が１かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が０のとき、[Formula 16] β ・ {(1-α) ・ D 1 + α ・ D 3 } + (1-β)
The interpolation data of {(1-α) · D 2 + α · D 4 } is the integer part n of the first input address 301.
When the least significant bit 303 of is 1 and the least significant bit 312 of the integer part k of the second input address 310 is 0,

【００６１】[0061]

【数１７】(１−β)・｛α・Ｄ1＋(１−α)・Ｄ3｝＋β
・｛α・Ｄ2＋(１−α)・Ｄ4｝ なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が１かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が１のとき、[Expression 17] (1-β) · {α · D 1 + (1-α) · D 3 } + β
Interpolation data of {α · D 2 + (1-α) · D 4 } is the integer part n of the first input address 301.
When the least significant bit 303 of is 1 and the least significant bit 312 of the integer part k of the second input address 310 is 1,

【００６２】[0062]

【数１８】β・｛α・Ｄ1＋(１−α)・Ｄ3｝＋(１−β)
・｛α・Ｄ2＋(１−α)・Ｄ4｝ なる補間データがそれぞれ出力406として図４の演算回
路から出力される。[Formula 18] β · {α · D 1 + (1-α) · D 3 } + (1-β)
Interpolated data of {α · D 2 + (1-α) · D 4 } is output from the arithmetic circuit of FIG. 4 as the output 406.

【００６３】以上のように図３および図４に示した実施
例２によれば、補間データの演算に必要なデータを同時
に読み出しながら補間演算が行える。As described above, according to the second embodiment shown in FIGS. 3 and 4, the interpolation calculation can be performed while simultaneously reading the data necessary for the calculation of the interpolation data.

【００６４】図５は図３に示す演算回路329の別の構成
例を示すブロック図である。図５において、300番台の
符号を付した構成要素および信号は図３に示すものと同
じである。ここで、501，503および505はそれぞれ図３
に示した演算回路329の全体と同じものである。502は第
１の演算回路501の出力を、504は第２の演算回路503の
出力を示す。また506は第３の演算回路505の出力であ
り、図５の演算回路329の全体の出力330でもある。FIG. 5 is a block diagram showing another configuration example of the arithmetic circuit 329 shown in FIG. In FIG. 5, components and signals denoted by reference numerals in the 300s are the same as those shown in FIG. Here, 501, 503 and 505 are respectively shown in FIG.
This is the same as the entire arithmetic circuit 329 shown in FIG. 502 indicates the output of the first arithmetic circuit 501, and 504 indicates the output of the second arithmetic circuit 503. Also, 506 is the output of the third arithmetic circuit 505, and is also the overall output 330 of the arithmetic circuit 329 of FIG.

【００６５】以上のように構成された図５の演算回路の
動作を説明する。まず、図３に示す第１のメモリ319か
ら読み出されたデータ323をＤ1、同じく第２のメモリ32
0から読み出されたデータ324をＤ2、同じく第３のメモ
リ321から読み出されたデータ325をＤ3、同じく第４の
メモリ322から読み出されたデータ326をＤ4、第１の入
力アドレス301の小数部327をα(＝０.α1α2……αm)、
第２の入力アドレス310の小数部328をβ(＝０.β1β2…
…βp)とする。The operation of the arithmetic circuit of FIG. 5 configured as above will be described. First, the data 323 read from the first memory 319 shown in FIG. 3 D 1, also the second memory 32
The data 324 read from 0 is D 2 , the data 325 also read from the third memory 321, D 3 , the data 326 read from the fourth memory 322 is D 4 , and the first input The decimal part 327 of the address 301 is α (= 0.α 1 α 2 ...... α m ),
The decimal part 328 of the second input address 310 is set to β (= 0.β 1 β 2 ...
… Β p ).

【００６６】既に図３の演算回路の実施例２で説明した
ように、第２の入力アドレス310の整数部ｋの最下位ビ
ット312が０のとき第１の演算回路501はAs already described in the second embodiment of the arithmetic circuit of FIG. 3, when the least significant bit 312 of the integer part k of the second input address 310 is 0, the first arithmetic circuit 501

【００６７】[0067]

【数１９】(１−β)・Ｄ1＋β・Ｄ2 なる値を出力し、整数部ｋの最下位ビット312が１のと
きWhen the value of (1-β) · D 1 + β · D 2 is output and the least significant bit 312 of the integer part k is 1,

【００６８】[0068]

【数２０】β・Ｄ1＋(１−β)・Ｄ2 なる値を出力する。また、第２の入力アドレス310の整
数部ｋの最下位ビット312が０のとき第２の演算回路503
は[Expression 20] A value of β · D 1 + (1-β) · D 2 is output. When the least significant bit 312 of the integer part k of the second input address 310 is 0, the second arithmetic circuit 503
Is

【００６９】[0069]

【数２１】(１−β)・Ｄ3＋β・Ｄ4 なる値を出力し、最下位ビット312が１のとき[Expression 21] When the value of (1-β) · D 3 + β · D 4 is output and the least significant bit 312 is 1,

【００７０】[0070]

【数２２】β・Ｄ3＋(１−β)・Ｄ4 なる値を出力する。ここで、出力502をＤ5、出力504を
Ｄ6としたとき、第１の入力アドレス301の整数部ｎの最
下位ビット303が０のとき第３の演算回路505は[Equation 22] A value of β · D 3 + (1-β) · D 4 is output. Here, when the output 502 is D 5 and the output 504 is D 6 , when the least significant bit 303 of the integer part n of the first input address 301 is 0, the third arithmetic circuit 505

【００７１】[0071]

【数２３】(１−α)・Ｄ5＋α・Ｄ6 なる値を出力し、整数部ｎの最下位ビット303が１のと
き(23) When the value (1-α) · D 5 + α · D 6 is output and the least significant bit 303 of the integer part n is 1

【００７２】[0072]

【数２４】α・Ｄ5＋(１−α)・Ｄ6 なる値を出力する。[Expression 24] The value α · D 5 + (1-α) · D 6 is output.

【００７３】以上をまとめると、第１の入力アドレス30
1の整数部ｎの最下位ビット303が０かつ第２の入力アド
レス310の整数部ｋの最下位ビット312が０のとき、In summary, the first input address 30
When the least significant bit 303 of the integer part n of 1 is 0 and the least significant bit 312 of the integer part k of the second input address 310 is 0,

【００７４】[0074]

【数２５】(１−β)・｛(１−α)・Ｄ1＋α・Ｄ3｝＋β
・｛(１−α)・Ｄ2＋α・Ｄ4｝ なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が０かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が１のとき、[Expression 25] (1-β) · {(1-α) · D 1 + α · D 3 } + β
The interpolation data of {(1-α) · D 2 + α · D 4 } is the integer part n of the first input address 301.
When the least significant bit 303 of 0 is 0 and the least significant bit 312 of the integer part k of the second input address 310 is 1,

【００７５】[0075]

【数２６】β・｛(１−α)・Ｄ1＋α・Ｄ3｝＋(１−β)
・｛(１−α)・Ｄ2＋α・Ｄ4｝ なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が１かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が０のとき、[Equation 26] β · {(1-α) · D 1 + α · D 3 } + (1-β)
The interpolation data of {(1-α) · D 2 + α · D 4 } is the integer part n of the first input address 301.
When the least significant bit 303 of is 1 and the least significant bit 312 of the integer part k of the second input address 310 is 0,

【００７６】[0076]

【数２７】(１−β)・｛α・Ｄ1＋(１−α)・Ｄ3｝＋β
・｛α・Ｄ2＋(１−α)・Ｄ4｝ なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が１かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が１のとき、(27) (1-β) ・ {α ・ D 1 + (1-α) ・ D 3 } + β
Interpolation data of {α · D 2 + (1-α) · D 4 } is the integer part n of the first input address 301.
When the least significant bit 303 of is 1 and the least significant bit 312 of the integer part k of the second input address 310 is 1,

【００７７】[0077]

【数２８】β・｛α・Ｄ1＋(１−α)・Ｄ3｝＋(１−β)
・｛α・Ｄ2＋(１−α)・Ｄ4｝ なる補間データが、それぞれ出力506として図５の演算
回路から出力される。[Equation 28] β · {α · D 1 + (1-α) · D 3 } + (1-β)
Interpolated data of {α · D 2 + (1-α) · D 4 } is output from the arithmetic circuit of FIG. 5 as the output 506.

【００７８】以上のように図３および図５に示した実施
例２によれば、補間データの演算に必要なデータを同時
に読み出しながら補間演算が行える。As described above, according to the second embodiment shown in FIGS. 3 and 5, the interpolation calculation can be performed while simultaneously reading the data necessary for the calculation of the interpolation data.

【００７９】なお、上記の各実施例１，２においてメモ
リに格納されるデータはスカラー値として図示または説
明したが、必ずしもこの限りではない。メモリに格納さ
れるデータがベクトル量の場合、演算回路において使用
する加算器を入力されたベクトルの対応する要素同士を
加算するベクトル加算器に、また乗算器を入力されたベ
クトルの各要素にスカラー値を乗算するベクトル乗算器
に置き換えればよい。Although the data stored in the memory is illustrated or described as a scalar value in each of the first and second embodiments, the present invention is not limited to this. If the data stored in memory is a vector quantity, the adder used in the arithmetic circuit is added to the vector adder that adds the corresponding elements of the input vector, and the multiplier is added to each element of the input vector. It may be replaced with a vector multiplier that multiplies the values.

【００８０】[0080]

【発明の効果】以上説明したように本発明によれば、メ
モリのトランジスタ数やセル構造を複雑にすることな
く、１つの入力アドレスに対して１サイクルのメモリ読
み出しで、入力アドレスを内包するアドレスをもつ２つ
のデータの補間データ、または２次元の入力アドレスに
対して１サイクルのメモリ読み出しで、入力アドレスを
内包する４つのデータの補間データを生成することがで
きる。このように補間データの演算に必要なデータを同
時に読み出しながら補間演算を行うことができる。As described above, according to the present invention, an address including an input address can be read by one cycle of memory reading for one input address without complicating the number of transistors and cell structure of the memory. It is possible to generate interpolation data of four data including the input address, by interpolating data of two data having one or two-dimensional input address by one-cycle memory reading. In this way, the interpolation calculation can be performed while simultaneously reading the data required for the calculation of the interpolation data.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の発明における実施例１のデータ補間装置
の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a data interpolation device according to a first embodiment of the first invention.

【図２】図１に示す演算回路の一構成例を示すブロック
図である。FIG. 2 is a block diagram showing a configuration example of an arithmetic circuit shown in FIG.

【図３】第２の発明における実施例２のデータ補間装置
の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a data interpolating device according to a second embodiment of the second invention.

【図４】図３に示す演算回路の一構成を示すブロック図
である。FIG. 4 is a block diagram showing a configuration of an arithmetic circuit shown in FIG.

【図５】図３に示す演算回路の別の構成例を示すブロッ
ク図である。5 is a block diagram showing another configuration example of the arithmetic circuit shown in FIG.

【図６】従来のデータ補間装置の構成を示すブロック図
である。FIG. 6 is a block diagram showing a configuration of a conventional data interpolation device.

【図７】従来のデータ補間装置の別の構成を示すブロッ
ク図である。FIG. 7 is a block diagram showing another configuration of a conventional data interpolation device.

【符号の説明】[Explanation of symbols]

101…整数部ｎビットと小数部ｍビットからなる入力ア
ドレス、 102…入力アドレスの整数部の最下位ビット
を除いた(ｎ−１)ビットのアドレス、 103…入力アド
レスの整数部の最下位ビット、 104…アドレス生成回
路、 105，211，305，314…加算器、 106，306，315
…加算器の出力、 107，307，316…セレクタ、 108…
アドレス生成回路の第１の出力、 109，319…第１のメ
モリ、 110…アドレス生成回路の第２の出力、 111，
320…第２のメモリ、 112…第１のメモリからの読み出
しデータ、 113…第２のメモリからの読み出しデー
タ、 114…入力アドレスの小数部、 115，329…演算
回路、 116，330…演算回路の出力、 201…減算回路
または補数演算回路、 202…減算回路または補数演算
回路の出力、 203…第１のセレクタ、 204…第２のセ
レクタ、 205…第１のセレクタの出力、 206…第２の
セレクタの出力、 207…第１の乗算器、 208…第２の
乗算器、 209…第１の乗算器の出力、 210…第２の乗
算器の出力、 301…整数部ｎビットと小数部ｍビット
からなる第１の入力アドレス、 302…第１の入力アド
レスの整数部の最下位ビットを除いた(ｎ−１)ビットの
アドレス、303…第１の入力アドレスの整数部の最下位
ビット、 304…第１のアドレス生成回路、 308…第１
のアドレス生成回路の第１の出力、 309…第１のアド
レス生成回路の第２の出力、 310…整数部ｋビットと
小数部ｐビットからなる第２の入力アドレス、 311…
第２の入力アドレスの整数部の最下位ビットを除いた
(ｋ−１)ビットのアドレス、 312…第２の入力アドレ
スの整数部の最下位ビット、313…第２のアドレス生成
回路、 317…第２のアドレス生成回路の第１の出力、
318…第２のアドレス生成回路の第２の出力、 321…
第３のメモリ、 322…第４のメモリ、 323…第１のメ
モリから読み出されたデータ、 324…第２のメモリか
ら読み出されたデータ、 325…第３のメモリから読み
出されたデータ、 326…第４のメモリから読み出され
たデータ、 327…第１の入力アドレスの小数部、 328
…第２の入力アドレスの小数部、 401，501…第１の演
算回路、402，502…第１の演算回路の出力、 403，503
…第２の演算回路、 404，405…第２の演算回路の出
力、 405，505第３の演算回路、 406，506…第３の演
算回路の出力。101 ... Input address consisting of n bits of integer part and m bits of decimal part, 102 ... (n-1) bit address excluding the least significant bit of integer part of input address, 103 ... Least significant bit of integer part of input address , 104 ... Address generation circuit, 105, 211, 305, 314 ... Adder, 106, 306, 315
… Adder output, 107, 307, 316… Selector, 108…
First output of address generation circuit, 109, 319 ... First memory, 110 ... Second output of address generation circuit, 111,
320 ... second memory, 112 ... read data from first memory, 113 ... read data from second memory, 114 ... fractional part of input address, 115, 329 ... arithmetic circuit, 116, 330 ... arithmetic circuit 201 ... Subtraction circuit or complement arithmetic circuit, 202 ... Subtraction circuit or complement arithmetic circuit output, 203 ... First selector, 204 ... Second selector, 205 ... First selector output, 206 ... Second Output of selector of 207, first multiplier, 208, second multiplier, 209, output of first multiplier, 210, output of second multiplier, 301, integer n bits and fractional part First input address consisting of m bits 302 ... (n-1) -bit address excluding the least significant bit of the integer part of the first input address 303 ... Least significant bit of the integer part of the first input address , 304 ... first address generation circuit, 308 ... first
First output of the address generating circuit of 309 ..., Second output of the first address generating circuit of 310, Second input address consisting of k bits of integer part and p bits of decimal part, 311 ...
Removed the least significant bit of the integer part of the second input address
(k-1) -bit address, 312 ... least significant bit of integer part of second input address, 313 ... second address generation circuit, 317 ... first output of second address generation circuit,
318 ... Second output of second address generation circuit, 321 ...
Third memory, 322 ... Fourth memory, 323 ... Data read from first memory, 324 ... Data read from second memory, 325 ... Data read from third memory , 326 ... Data read from the fourth memory, 327 ... Fractional part of the first input address, 328
... Second input address decimal part, 401,501 ... First arithmetic circuit, 402,502 ... First arithmetic circuit output, 403,503
... second arithmetic circuit, 404, 405 ... output of second arithmetic circuit, 405, 505 third arithmetic circuit, 406, 506 ... output of third arithmetic circuit.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 ｎ(ｎ＞０)ビットの１次元の整数値アド
レスＸ(＝ｘn-1ｘn-2……ｘ2ｘ1ｘ0)でアドレス付けさ
れたデータのうち、アドレスの最下位ビットｘ0が０で
あるデータを保持し、アドレスの上位(ｎ−１)ビットの
アドレスｘn-1ｘn-2……ｘ2ｘ1を用いてアクセスする第
１のメモリと、アドレスの最下位ビットｘ0が１である
データを保持し、アドレスの上位(ｎ−１)ビットのアド
レスｘn-1ｘn-2……ｘ2ｘ1を用いてアクセスする第２の
メモリと、ｍ(ｍ＞０)ビットの小数部を含む(ｎ＋ｍ)ビ
ットの入力アドレスｘn-1ｘn-2……ｘ2ｘ1ｘ0.α1α2…
…αmに対して整数部の最下位ビットｘ0が０のときアド
レスｘn-1ｘn-2……ｘ2ｘ1を、ｘ0が１のときｘn-1ｘ
n-2……ｘ2ｘ1のｘ1の桁に１を加えた値を前記第１のメ
モリへのアクセスアドレスとして出力するとともに、ｘ
n-1ｘn-2……ｘ2ｘ1を前記第２のメモリへのアクセスア
ドレスとして出力するアドレス生成回路と、前記アドレ
ス生成回路の出力するアクセスアドレスに従って前記第
１のメモリから読み出されたデータと前記第２のメモリ
から読み出されたデータと前記入力アドレスの値を用い
て演算を行い、その結果を出力する演算回路とを具備す
ることを特徴とするデータ補間装置。1. Among data addressed by n (n> 0) -bit one-dimensional integer value address X (= x n-1 x n-2 ... X 2 x 1 x 0 ), the least significant bit x 0 holds the data is 0, the first memory to be accessed using the upper (n-1) address bits x n-1 x n-2 ...... x 2 x 1 address, A second memory which holds data in which the least significant bit x 0 of the address is 1 and is accessed by using the address x n-1 x n-2 ... x 2 x 1 of the upper (n-1) bits of the address And an input address of (n + m) bits including a fractional part of m (m> 0) bits x n-1 x n-2 ... x 2 x 1 x 0 .α 1 α 2 ...
... alpha least significant bit x 0 of the integer part of the address x n-1 x n-2 ...... x 2 x 1 when 0 for m, when x 0 is 1 x n-1 x
n-2 ... The value obtained by adding 1 to the digit of x 1 of x 2 x 1 is output as the access address to the first memory, and x
n-1 x n-2 ... x 2 x 1 is output from the first memory according to an address generation circuit that outputs the access address to the second memory, and an access address output from the address generation circuit. And a data read from the second memory and a value of the input address, and a calculation circuit that outputs the calculation result. 【請求項２】 前記演算回路は、前記アドレス生成回路
の出力するアクセスアドレスに従って前記第１のメモリ
から読み出されたデータＤ1と前記第２のメモリから読
み出されたデータＤ2と前記入力アドレスの小数部の値
α(＝０.α1α2……αm)を用いて、前記入力アドレスの
整数部の最下位ビットｘ0が０のとき、 【数１】（１−α）・Ｄ1＋α・Ｄ2 なる演算を行い、ｘ0が１のとき、 【数２】α・Ｄ1＋（１−α）・Ｄ2 なる演算を行うことを特徴とする請求項１記載のデータ
補間装置。2. The arithmetic circuit inputs the data D 1 read from the first memory, the data D 2 read from the second memory, and the input according to an access address output from the address generation circuit. When the least significant bit x 0 of the integer part of the input address is 0, using the value α (= 0.α 1 α 2 ... α m ) of the fractional part of the address, the following equation (1) (1-α) The calculation of D 1 + α · D 2 is performed, and when x 0 is 1, the calculation of α · D 1 + (1-α) · D 2 is performed. Data interpolator. 【請求項３】 ｎ(ｎ＞０)ビットの整数値の第１のアド
レスＸ(＝ｘn-1ｘn-2……ｘ2ｘ1ｘ0)とｋ(ｋ＞０)ビッ
トの整数値の第２のアドレスＹ(＝ｙk-1ｙk-2……ｙ2ｙ
1ｙ0）の２つのアドレスで２次元にアドレス付けされた
データのうち、前記第１のアドレスの最下位ビットｘ0
が０かつ前記第２のアドレスの最下位ビットｙ0が０で
あるデータを保持し、前記第１のアドレスの上位(ｎ−
１)ビットのアドレスｘn-1ｘn-2……ｘ2ｘ1を第１のア
クセスアドレスとし前記第２のアドレスの上位(ｋ−１)
ビットｙk-1ｙk-2……ｙ2ｙ1を第２のアクセスアドレス
としてデータをアクセスする第１のメモリと、前記第１
のアドレスの最下位ビットｘ0が０かつ前記第２のアド
レスの最下位ビットｙ0が１であるデータを保持し、前
記第１のアドレスの上位(ｎ−１)ビットのアドレスｘ
n-1ｘn-2……ｘ2ｘ1を第１のアクセスアドレスとし前記
第２のアドレスの上位(ｋ−１)ビットｙk-1ｙk-2……ｙ
2ｙ1を第２のアクセスアドレスとしてデータをアクセス
する第２のメモリと、前記第１のアドレスの最下位ビッ
トｘ0が１かつ前記第２のアドレスの最下位ビットｙ0が
０であるデータを保持し、前記第１のアドレスの上位
(ｎ−１)ビットのアドレスｘn-1ｘn-2……ｘ2ｘ1を第１
のアクセスアドレスとし前記第２のアドレスの上位(ｋ
−１)ビットｙk-1ｙk-2……ｙ2ｙ1を第２のアクセスア
ドレスとしてデータをアクセスする第３のメモリと、前
記第１のアドレスの最下位ビットｘ0が１かつ前記第２
のアドレスの最下位ビットｙ0が１であるデータを保持
し、前記第１のアドレスの上位(ｎ−１)ビットのアドレ
スｘn-1ｘn-2……ｘ2ｘ1を第１のアクセスアドレスとし
前記第２のアドレスの上位(ｋ−１)ビットｙk-1ｙk-2…
…ｙ2ｙ1を第２のアクセスアドレスとしてデータをアク
セスする第４のメモリと、ｍ(ｍ＞０)ビットの小数部を
含む(ｎ＋ｍ)ビットの第１の入力アドレスｘn-1ｘn-2…
…ｘ2ｘ1ｘ0.α1α2……αmに対して整数部の最下位ビ
ットｘ0が０のときアドレスｘn-1ｘn-2……ｘ2ｘ1を、
ｘ0が１のときｘn-1ｘn-2……ｘ2ｘ1のｘ1の桁に１を加
えた値を前記第１のメモリおよび第２のメモリへの第１
のアクセスアドレスとして出力し、ｘn-1ｘn-2……ｘ2
ｘ1を前記第３のメモリと第４のメモリへの第１のアク
セスアドレスとして出力する第１のアドレス生成回路
と、ｐ(ｐ＞０)ビットの小数部を含む(ｋ＋ｌ)ビットの
第２の入力アドレスｙk-1ｙk-2……ｙ2ｙ1ｙ0.β1β2…
…βpに対して整数部の最下位ビットｙ０が０のときア
ドレスｙｋ−１ｙk-2……ｙ2ｙ1を、ｙ0が１のときｙ
k-1ｙk-2……ｙ2ｙ1のｙ1の桁に１を加えた値を前記第
１のメモリおよび第３のメモリへの第２のアクセスアド
レスとして出力し、ｙk-1ｙk-2……ｙ2ｙ1を前記第２の
メモリと第４のメモリへの第２のアクセスアドレスとし
て出力する第２のアドレス生成回路と、前記第１および
第２のアドレス生成回路の出力するアクセスアドレスに
従って前記第１のメモリから読み出されたデータと前記
第２のメモリから読み出されたデータと前記第３のメモ
リから読み出されたデータと前記第４のメモリから読み
出されたデータと前記第１の入力アドレスの値と前記第
２の入力アドレスの値を用いて演算を行い、その結果を
出力する演算回路とを具備することを特徴とするデータ
補間装置。3. A first address X (= x n-1 x n-2 ... X 2 x 1 x 0 ) of an integer value of n (n> 0) bits and an integer of k (k> 0) bits. Numerical second address Y (= y k-1 y k-2 ...... y 2 y
1 y 0 ), the least significant bit x 0 of the first address of the two-dimensionally addressed data
Holds 0 and the least significant bit y 0 of the second address is 0, and holds the upper (n−
1) A bit address x n-1 x n-2 ... x 2 x 1 is used as a first access address, and the higher order of the second address (k-1)
A first memory for accessing data using bits y k-1 y k-2 ... Y 2 y 1 as a second access address;
Holds the data in which the least significant bit x 0 of the address is 0 and the least significant bit y 0 of the second address is 1, and the upper (n-1) -bit address x of the first address is held.
n-1 x n-2 ... x 2 x 1 is the first access address, and the upper (k-1) bits y k-1 y k-2 ... y of the second address.
2nd memory for accessing data by using 2 y 1 as a second access address, and data in which the least significant bit x 0 of the first address is 1 and the least significant bit y 0 of the second address is 0 And holds the upper part of the first address
(n-1) address bits x n-1 x n-2 ...... x 2 a x 1 first
Access address of the second address above (k
-1) bits y k-1 y k-2 ...... y 2 y 1 and a third memory for accessing data as a second access address, the first least significant bit x 0 of the address is 1 and the Second
Holds the data whose least significant bit y 0 of the address is 1 and stores the upper (n-1) -bit address x n-1 x n-2 ... x 2 x 1 of the first address as the first As the access address, the upper (k-1) bits of the second address y k-1 y k-2 ...
A fourth memory for accessing data using y 2 y 1 as a second access address, and a (n + m) -bit first input address x n-1 x n including a fractional part of m (m> 0) bits -2 ...
... x 2 x 1 x 0 .α 1 α 2 ...... α m when the least significant bit x 0 of the integer part is 0, the address x n-1 x n-2 ... x 2 x 1
When x 0 is 1, the value obtained by adding 1 to the digit of x 1 of x n-1 x n-2 ... x 2 x 1 is first stored in the first memory and the second memory.
Output as an access address of x n-1 x n-2 ... x 2
a first address generation circuit for outputting x 1 as a first access address to the third memory and the fourth memory; and a second (k + 1) -bit second part including a fractional part of p (p> 0) bits. Input address y k-1 y k-2 ...... y 2 y 1 y 0 .β 1 β 2
If y 0 is 0, the least significant bit y 0 of the integer part with respect to β p is y k-1 y k-2 ... y 2 y 1 ; if y 0 is 1, y
The value obtained by adding 1 to the digit of y 1 of k-1 y k-2 ... y 2 y 1 is output as the second access address to the first memory and the third memory, and y k-1 a second address generation circuit for outputting y k-2, ..., Y 2 y 1 as a second access address to the second memory and the fourth memory, and the first and second address generation circuits. The data read from the first memory, the data read from the second memory, the data read from the third memory, and the data read from the fourth memory according to the output access address. A data interpolating device, comprising: an arithmetic circuit that performs an operation using the data, the value of the first input address, and the value of the second input address, and outputs the result. 【請求項４】 前記演算回路は、前記第１および第２の
アドレス生成回路の出力するアクセスアドレスに従って
前記第１のメモリから読み出されたデータＤ1と前記第
２のメモリから読み出されたデータＤ2と前記第３のメ
モリから読み出されたデータＤ3と前記第４のメモリか
ら読み出されたデータＤ4と前記第１の入力アドレスの
小数部の値α(＝０.α1α2……αm)と前記第２の入力ア
ドレスの小数部の値β(＝０.β1β2……βp)を用いて、
前記第１の入力アドレスの整数部の最下位ビットｘ0が
０かつ前記第２の入力アドレスの整数部の最下位ビット
ｙ0が０のとき、 【数３】(１−β)・｛(１−α)・Ｄ1＋α・Ｄ3｝＋β・
｛(１−α)・Ｄ2＋α・Ｄ4｝ なる演算を行い、ｘ0が０かつｙ0が１のとき、 【数４】β・｛(１−α)・Ｄ1＋α・Ｄ3｝＋(１−β)・
｛(１−α)・Ｄ2＋α・Ｄ4｝ なる演算を行い、ｘ0が１かつｙ0が０のとき、 【数５】(１−β)・｛α・Ｄ1＋(１−α)・Ｄ3｝＋β・
｛α・Ｄ2＋(１−α)・Ｄ4｝ なる演算を行い、ｘ0が１かつｙ0が１のとき、 【数６】β・｛α・Ｄ1＋(１−α)・Ｄ3｝＋(１−β)・
｛α・Ｄ2＋(１−α)・Ｄ4｝ なる演算を行うことを特徴とする請求項３記載のデータ
補間装置。4. The arithmetic circuit reads data D 1 read from the first memory and read from the second memory according to an access address output from the first and second address generation circuits. The data D 2 , the data D 3 read from the third memory, the data D 4 read from the fourth memory, and the fractional value α (= 0.α 1 of the first input address α 2 ...... α m ) and the fractional value β (= 0.β 1 β 2 ...... β p ) of the second input address,
When the least significant bit x 0 of the integer part of the first input address is 0 and the least significant bit y 0 of the integer part of the second input address is 0, (3) (1-β) · (( 1-α) ・ D 1 + α ・ D 3 } + β ・
{(1-α) · D 2 + α · D 4 } is performed, and when x 0 is 0 and y 0 is 1, β · {(1-α) · D 1 + α · D 3 } + (1-β) ・
The calculation of {(1-α) · D 2 + α · D 4 } is performed, and when x 0 is 1 and y 0 is 0, (5) (1-β) · {α · D 1 + (1- α) ・ D 3 } + β ・
{Α · D 2 + (1-α) · D 4 } is performed, and when x 0 is 1 and y 0 is 1, β · {α · D 1 + (1-α) · D 3} + (1-β ) ·
The data interpolating device according to claim 3, wherein a calculation of {α · D 2 + (1-α) · D 4 } is performed.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9336565B2 (en) 2014-05-30 2016-05-10 Seiko Epson Corporation Image processing device, display apparatus, and image processing method

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