JPH09146838A - Method and unit for cache control - Google Patents
Method and unit for cache controlInfo
- Publication number
- JPH09146838A JPH09146838A JP7328254A JP32825495A JPH09146838A JP H09146838 A JPH09146838 A JP H09146838A JP 7328254 A JP7328254 A JP 7328254A JP 32825495 A JP32825495 A JP 32825495A JP H09146838 A JPH09146838 A JP H09146838A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- cache
- signal
- atomic
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マイクロプロセッ
サに用いられるキャッシュメモリの制御方法及び制御装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control method and a control device for a cache memory used in a microprocessor.
【０００２】[0002]
【従来の技術】現在使われているプロセッサは、内部に
キャッシュメモリを持つことにより外部メモリへのアク
セスを少なくし、動作速度の高速化を図っている。しか
しマルチプロセッサシステムの場合、各プロセッサが夫
々キャッシュメモリを持っているので、各プロセッサ間
で共有するデータに関しては、データのコヒーレンスを
保つため、外部メモリからデータを取込んだ夫々のキャ
ッシュメモリではなく、直接外部メモリにアクセスする
必要があった。2. Description of the Related Art A processor currently in use has an internal cache memory to reduce access to an external memory and to increase operating speed. However, in the case of a multiprocessor system, each processor has its own cache memory, so for the data shared between each processor, in order to maintain the coherence of the data, it is not the cache memory that fetches the data from the external memory. , Needed to access external memory directly.
【０００３】そして外部メモリ上の共有メモリ領域にア
クセスするときには、複数のプロセッサが独自に共有デ
ータを保持して演算を行い共有データのコヒーレンスが
崩れないように、一つのプロセッサだけにアクセス権を
与える必要があった。このアクセス権の与え方として、
メモリ上に書込み可能な状態かそうでないかを示す１ビ
ットのデータを置いておき、各プロセッサはその情報を
読みにいき、書込み可能なら他のプロセッサが書込みを
行えないように、データを書込み不可の状態にしてから
外部メモリにアクセスするという方法がとられている。
このときプロセッサは、データを読んでから書き換える
までの間に他のプロセッサが外部メモリにアクセスでき
ないように、アトミック命令（メモリからデータを読出
してから書込みを行うまでバスを離さない命令のこと）
を用いて、外部メモリへのアクセスを行っていた。この
ようにキャッシュメモリ上に取込んだ共有データに対し
てはコヒーレンスが保てないため、アトミック命令のキ
ャッシュメモリへのアクセスは許可されてなかった。When accessing the shared memory area on the external memory, the access right is given to only one processor so that a plurality of processors independently hold the shared data and perform an operation to prevent the coherence of the shared data from being destroyed. There was a need. As a way to give this access right,
1-bit data indicating whether it is writable or not is placed in memory, each processor goes to read the information, and if writable, data cannot be written so that other processors cannot write. The method is to access the external memory after setting the state.
At this time, the processor uses an atomic instruction (an instruction that does not release the bus from reading the data to writing the data) so that another processor cannot access the external memory between reading the data and rewriting.
Was used to access the external memory. As described above, since coherence cannot be maintained for the shared data fetched in the cache memory, the access to the cache memory by the atomic instruction is not permitted.
【０００４】[0004]
【発明が解決しようとする課題】しかし外部メモリへの
アクセスは、キャッシュメモリへのアクセスに比べて数
倍の時間が必要となるので、実時間で画像を生成するよ
うな高速な処理が必要とされる演算の場合、大きな問題
となっていた。However, since access to the external memory requires several times as long as access to the cache memory, high-speed processing for generating an image in real time is required. In the case of the operation to be performed, it was a big problem.
【０００５】本発明はこのような従来の問題点に着目し
てなされたものであって、コヒーレンスを保ちつつキャ
ッシュメモリ上の共有データへのアクセスを可能にする
キャッシュ制御装置を提供することを目的とする。The present invention has been made in view of such conventional problems, and an object of the present invention is to provide a cache control device capable of accessing shared data in a cache memory while maintaining coherence. And
【０００６】[0006]
【課題を解決するための手段】本発明のキャッシュ制御
装置は、外部からシステム構成を示す信号を入力し、そ
の信号をキャッシュ制御装置で判定することにより、マ
ルチプロセッサシステム又はシングルプロセッサシステ
ムであることを判別できるようにし、その判定結果と、
命令解読装置で命令を解読し、その命令がアトミック命
令の場合出力するアトミック命令を示す信号とを用い
て、キャッシュメモリを制御することを特徴とする。A cache control device of the present invention is a multiprocessor system or a single processor system by inputting a signal indicating a system configuration from the outside and determining the signal by the cache control device. So that the
The instruction decoding device decodes the instruction, and when the instruction is an atomic instruction, the cache memory is controlled using a signal indicating the atomic instruction output.
【０００７】[0007]
【発明の実施の形態】本願の請求項１の発明は、マルチ
プロセッサシステムであるかシングルプロセッサシステ
ムであるか判定し、シングルプロセッサシステムである
場合のみ、アトミック命令に対してキャッシュメモリへ
のアクセスを許可することを特徴とするものである。The invention according to claim 1 of the present application judges whether the system is a multi-processor system or a single-processor system, and only in the case of the single-processor system, access to the cache memory for an atomic instruction is made. It is characterized by permitting.
【０００８】本願の請求項２の発明は、命令を解読する
一つの命令解読装置と、外部メモリのデータを一時保持
するキャッシュメモリと、前記キャッシュメモリを制御
するキャッシュ制御装置と、を有する演算装置に用いら
れるキャッシュ制御装置であって、前記命令解読装置か
ら出力されるアトミック命令を示す信号と、外部から入
力されるマルチプロセッサシステムか否かを示す信号と
の論理積によりアトミック命令で且つマルチプロセッサ
システムの場合に前記キャッシュメモリへのアクセスを
禁止する信号を生成することを特徴とするものである。The invention according to claim 2 of the present application comprises an instruction decoding device for decoding an instruction, a cache memory for temporarily holding data in an external memory, and a cache control device for controlling the cache memory. Which is an atomic instruction and multiprocessor by ANDing a signal indicating an atomic instruction output from the instruction decoding device and a signal indicating whether or not a multiprocessor system is input from the outside. In the case of a system, a signal for prohibiting access to the cache memory is generated.
【０００９】本願の請求項３の発明は、プログラムカウ
ンタ、及び命令解読装置を夫々有し、夫々のプログラム
カウンタでシーケンス制御される独立な命令流を実行す
る複数の論理プロセッサと、前記各論理プロセッサ内に
ある命令解読装置から出されるロードストア命令を入力
する命令入力装置と、外部メモリのデータを一時保持す
るキャッシュメモリと、前記キャッシュメモリを制御す
るキャッシュ制御装置と、を有する演算装置に用いられ
るキャッシュ制御装置であって、複数の前記論理プロセ
ッサ内の夫々の命令解読装置から出力されるアトミック
命令を示す信号を受け取り、前記アトミック命令を示す
信号のうち優先順位の高い論理プロセッサからの一つの
信号を選択し、選択されたアトミック命令を示す信号を
出力した前記論理プロセッサの命令以外を受け付けない
よう、命令入力装置に命令入力の制約信号を出力する優
先順位判定装置と、前記優先順位判定装置で生成される
信号と、外部から入力されるマルチプロセッサシステム
か否かを示す信号との論理積によりアトミック命令で且
つマルチプロセッサシステムの場合に前記キャッシュメ
モリへのアクセスを制御する信号を生成する制御信号生
成装置と、を具備することを特徴とするものである。According to a third aspect of the present invention, a plurality of logical processors each having a program counter and an instruction decoding device, and executing independent instruction streams sequence-controlled by the respective program counters, and the respective logical processors are provided. Used for an arithmetic unit having an instruction input device for inputting a load / store instruction issued from an internal instruction decoding device, a cache memory for temporarily holding data in an external memory, and a cache control device for controlling the cache memory. A cache control device, which receives a signal indicating an atomic instruction output from each instruction decoding device in the plurality of logical processors, and one signal from the logical processor having a higher priority among the signals indicating the atomic instruction And outputs the signal indicating the selected atomic instruction. Whether or not the priority determination device outputs a constraint signal for instruction input to the instruction input device so as to accept only the instructions of the processor, the signal generated by the priority determination device, and whether the multiprocessor system is externally input. And a control signal generating device that generates a signal for controlling access to the cache memory in the case of a multiprocessor system by an AND operation with a signal indicating.
【００１０】このような特徴を有する本発明によれば、
システム構成とアトミック命令か否かを判別できるの
で、マルチプロセッサシステムの場合はアトミック命令
のキャッシュへのアクセスに対して従来の様にキャッシ
ュをミスヒットさせておき、シングルプロセッサシステ
ムの場合はアトミック命令に対してもキャッシュへのア
クセスを許可するといったように、システム構成と命令
の種類に応じたキャッシュ制御を行うようにしている。
そのためシングルプロセッサシステムにおいてアトミッ
ク命令が実行される場合には、キャッシュメモリにアク
セスすることにより外部メモリにアクセスさせる必要が
なくなり、アトミック命令の実行速度を上げることがで
きる。According to the present invention having such features,
Since it is possible to determine the system configuration and whether or not it is an atomic instruction, in the case of a multi-processor system, the cache is miss-hit as in the past when accessing the cache of an atomic instruction. In contrast, cache control is performed according to the system configuration and the type of instruction, such as allowing access to the cache.
Therefore, when an atomic instruction is executed in the single processor system, it becomes unnecessary to access the external memory by accessing the cache memory, and the execution speed of the atomic instruction can be increased.
【００１１】特に、特開平３‐１３４８８２号に開示さ
れたアーキテクチャを採用するマルチスレッドプロセッ
サのように、プロセッサ内で独立した複数の論理プロセ
ッサが同時に動く場合、各論理プロセッサ間の同期をと
りながらアトミック命令の実行速度を上げることができ
る。In particular, when a plurality of independent logical processors simultaneously operate in a processor such as a multi-thread processor adopting the architecture disclosed in Japanese Patent Laid-Open No. 3-134882, the atomic processors are synchronized with each other. Instruction execution speed can be increased.
【００１２】[0012]
【実施例】本願の請求項１，２の発明による第１の実施
形態について図２を用いて説明する。本図に示す演算装
置はその内部にレジスタ２０１，プログラムカウンタ２
０２と命令解読装置２０３及びキャッシュメモリ２０
５、キャッシュ制御装置を含むロードストア命令実行装
置２０４を有している。ロードストア命令実行装置２０
４内のキャッシュ制御装置２０６にはマルチプロセッサ
システムであるか否かを判定するマルチプロセッサシス
テム判別信号２０７として、外部から１ビット信号を入
力する。このときマルチプロセッサシステム判別信号２
０７は、マルチプロセッサシステムである場合がハイレ
ベルでもローレベルでもかまわないが、便宜上ハイレベ
ルということにしておく。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment according to the inventions of claims 1 and 2 of the present application will be described with reference to FIG. The arithmetic unit shown in this figure has a register 201 and a program counter 2 inside.
02, the instruction decoding device 203, and the cache memory 20.
5. It has a load / store instruction execution unit 204 including a cache control unit. Load / store instruction execution device 20
A 1-bit signal is externally input to the cache control device 206 in 4 as a multiprocessor system determination signal 207 for determining whether or not the system is a multiprocessor system. At this time, the multiprocessor system discrimination signal 2
Although 07 may be either a high level or a low level in the case of a multiprocessor system, it will be referred to as a high level for convenience.
【００１３】命令解読装置２０３では命令を解読し、解
読した命令がアトミック命令である場合は、アトミック
命令であることを示す１ビットのアトミック命令判別信
号２０８をキャッシュ制御装置２０６に対して出力す
る。このときアトミック命令判別信号２０８は、アトミ
ック命令である場合がハイレベルでもローレベルでもか
まわないが、便宜上ハイレベルということにしておく。The instruction decoding unit 203 decodes the instruction, and when the decoded instruction is an atomic instruction, it outputs a 1-bit atomic instruction discrimination signal 208 indicating the atomic instruction to the cache control unit 206. At this time, the atomic instruction determination signal 208 may be at a high level or a low level when it is an atomic instruction, but it will be referred to as a high level for convenience.
【００１４】キャッシュ制御装置２０６では、マルチプ
ロセッサシステム判別信号２０７とアトミック命令判別
信号２０８を受け取り、この二つの信号が共にハイレベ
ル、つまりマルチプロセッサシステムであり、且つアト
ミック命令のとき、キャッシュメモリ２０５に対してキ
ャッシングを行わない指示をあらわすキャッシュ制御信
号２０９を出力する。キャッシングを行わないようにす
る方法には様々な方法があるが、便宜上強制的にミスヒ
ットを起こす方法を用いることにする。The cache controller 206 receives a multiprocessor system discrimination signal 207 and an atomic instruction discrimination signal 208, and when these two signals are both at a high level, that is, a multiprocessor system and an atomic instruction, it is stored in the cache memory 205. On the other hand, a cache control signal 209 representing an instruction not to perform caching is output. There are various methods to prevent caching, but for convenience, we will use the method of forcibly causing a mishit.
【００１５】キャッシュ制御信号２０９は、マルチプロ
セッサシステム判別信号２０７と前記アトミック命令判
別信号２０８をＡＮＤゲートに入力し、その論理積出力
を用いれば、容易に生成できる。このときキャッシュ制
御信号２０９の生成方法は、どのような手法を用いても
かまわない。尚キャッシュメモリをミスヒットさせる方
法は、従来の方式を用いるものとする。The cache control signal 209 can be easily generated by inputting the multiprocessor system discrimination signal 207 and the atomic instruction discrimination signal 208 to an AND gate and using the logical product output thereof. At this time, any method may be used as the method of generating the cache control signal 209. A conventional method is used for the method of causing a miss hit in the cache memory.
【００１６】これにより、マルチプロセッサシステムで
且つアトミック命令のときだけキャッシュメモリをミス
ヒットさせる指示をキャッシュメモリに対して出すこと
が可能となる。そのためシングルプロセッサシステムで
あれば、アトミック命令でもキャッシュメモリに対して
のアクセスが許可されることとなる。従ってシングルプ
ロセッサシステムの場合には、アトミック命令であって
もキャッシュメモリにアクセスできるので、アトミック
命令の実行速度を上げることができる。Thus, in the multiprocessor system, it is possible to issue an instruction to the cache memory to cause a mishit in the cache memory only when an atomic instruction is issued. Therefore, in a single-processor system, access to the cache memory is permitted even with atomic instructions. Therefore, in the case of a single processor system, since the cache memory can be accessed even with an atomic instruction, the execution speed of the atomic instruction can be increased.
【００１７】次に請求項３の発明による第２の実施形態
のマルチスレッドプロセッサシステムにおけるキャッシ
ュ制御装置について、図１を用いて説明する。まず本発
明のキャッシュ制御装置１０６に、マルチプロセッサシ
ステムであるか否かを判定するマルチプロセッサシステ
ム判別信号１１０として、外部から１ビット信号を入力
する。マルチプロセッサシステム判別信号１１０は、マ
ルチプロセッサシステムである場合がハイレベルでもロ
ーレベルでもかまわないが、便宜上ハイレベルというこ
とにしておく。Next, a cache control device in a multi-thread processor system according to a second embodiment of the present invention will be described with reference to FIG. First, a 1-bit signal is externally input to the cache control device 106 of the present invention as a multiprocessor system determination signal 110 for determining whether or not the system is a multiprocessor system. The multiprocessor system discrimination signal 110 may be at a high level or a low level in the case of a multiprocessor system, but will be referred to as a high level for convenience.
【００１８】各スレッドの論理プロセッサには、夫々プ
ログラムカウンタ（ＰＣ）１０１，１２１・・・１３１
と命令解読装置１０２，１２２・・・１３２及びレジス
タ１０３，１２３・・・１３３を有している。そして各
論理プロセッサの命令解読装置１０２、命令解読装置１
２２、命令解読装置１３２では命令を解読し、解読した
命令がアトミック命令である場合は、アトミック命令で
あることを示す１ビットのアトミック命令判別信号１１
１、アトミック命令判別信号１２１、アトミック命令判
別信号１３１を夫々キャッシュ制御装置１０６の優先順
位判定装置１０７に対して出力する。アトミック命令判
別信号１１１，１２１，１３１は、アトミック命令であ
る場合がハイレベルでもローレベルでもかまわないが、
便宜上ハイレベルということにしておく。Program counters (PCs) 101, 121, ... 131 are provided in the logical processors of the respective threads.
132 and the register 103, 123, ... 133. The instruction decoding device 102 and the instruction decoding device 1 of each logical processor
22. The instruction decoding device 132 decodes the instruction, and if the decoded instruction is an atomic instruction, a 1-bit atomic instruction discrimination signal 11 indicating that it is an atomic instruction.
1, the atomic instruction determination signal 121 and the atomic instruction determination signal 131 are output to the priority determination device 107 of the cache control device 106, respectively. The atomic instruction determination signals 111, 121, 131 may be high level or low level when they are atomic instructions.
For the sake of convenience, I will call it the high level.
【００１９】キャッシュ制御装置１０６の内部にある優
先順位判定装置１０７は、あらかじめどの論理プロセッ
サからのアトミック判別信号を優先するかを設定してお
けば、受け取ったアトミック命令判別信号が複数ある場
合は、最も優先順位の高い信号を選択する。そして命令
入力装置１０９に対して命令入力制約信号１１４を出力
し、どのスレッドから出されたアトミック命令を実行す
べきかという情報と、現在実行しようとしているアトミ
ック命令以外の命令がキャッシュメモリにアクセスでき
ないように、命令入力装置１０９が命令を受け付けない
ように指示する。キャッシュ制御装置１０６が受け取る
アトミック命令判別信号が一つの場合も同様である。尚
優先順位の付け方は、どの様な方法を用いてもかまわな
いとする。The priority determination unit 107 inside the cache controller 106, by setting a preference of atomic determination signal from previously which logical processors, if the atomic instruction determination signals received there are multiple, Select the signal with the highest priority. Then, the instruction input restriction signal 114 is output to the instruction input device 109, information indicating from which thread the atomic instruction issued should be executed, and instructions other than the atomic instruction currently trying to execute cannot access the cache memory. Then, the instruction input device 109 is instructed not to accept the instruction. The same applies when the cache controller 106 receives one atomic instruction determination signal. Any method may be used to assign the priority.
【００２０】又優先順位判定装置１０７はアトミック命
令判別信号を受け取ると、キャッシュ制御装置１０６内
にある制御信号生成装置１０８に対して、キャッシュを
制御する信号を生成させるために制御信号生成指令信号
１１２を出力する。制御信号生成指令信号１１２は、ア
トミック命令判別信号を受け取った場合がハイレベルで
もローレベルでもかまわないが、便宜上ハイレベルとい
うことにしておく。When the priority determination device 107 receives the atomic instruction determination signal, the control signal generation command signal 112 for causing the control signal generation device 108 in the cache control device 106 to generate a signal for controlling the cache. Is output. The control signal generation command signal 112 may be at a high level or a low level when the atomic command determination signal is received, but it will be referred to as a high level for convenience.
【００２１】制御信号生成装置１０８では、制御信号生
成指令信号１１２と、外部からのマルチプロセッサシス
テム判別信号１１０を受け取り、この二つの信号が共に
ハイレベル、つまりマルチプロセッサシステムであり、
且つアトミック命令のとき、キャッシュメモリ１０５に
対してキャッシングを行わない指示をあらわすキャッシ
ュ制御信号１１３を出力する。キャッシングを行わない
ようにする方法には様々な方法があるが、便宜上強制的
にミスヒットを起こす方法を用いることにする。キャッ
シュ制御信号１１３は、マルチプロセッサシステム判別
信号１１０と制御信号生成指令信号１１２をＡＮＤゲー
トに入力し、その論理積出力を用いれば容易に生成でき
る。このときキャッシュ制御信号１１３の生成方法は、
どのような手法を用いてもかまわない。尚キャッシュメ
モリをミスヒットさせる方法は、従来の方式を用いるも
のとする。The control signal generation device 108 receives the control signal generation command signal 112 and the multiprocessor system discrimination signal 110 from the outside, and these two signals are both at a high level, that is, a multiprocessor system.
At the time of an atomic instruction, the cache control signal 113 representing an instruction not to perform caching is output to the cache memory 105. There are various methods to prevent caching, but for convenience, we will use the method of forcibly causing a mishit. The cache control signal 113 can be easily generated by inputting the multiprocessor system discrimination signal 110 and the control signal generation command signal 112 to the AND gate and using the logical product output thereof. At this time, the method of generating the cache control signal 113 is as follows.
Any method may be used. A conventional method is used for the method of causing a miss hit in the cache memory.
【００２２】これにより複数のスレッドの発行するアト
ミック命令が、キャッシュメモリ中の同じデータに対し
て同時にアクセスすることを防ぎつつ、マルチプロセッ
サシステムかつアトミック命令のときだけキャッシュメ
モリをミスヒットさせる指示を、キャッシュメモリに対
してだすことができる。従って各スレッド間の同期をと
りながら、シングルプロセッサシステムにおけるアトミ
ック命令の実行速度を上げることができる。As a result, it is possible to prevent an atomic instruction issued by a plurality of threads from accessing the same data in the cache memory at the same time. It can be issued to the cache memory. Therefore, the execution speed of atomic instructions in a single processor system can be increased while synchronizing the threads.
【００２３】又マルチプロセッサシステムの場合も、ア
トミック命令は優先順位判定装置１０７によって判定さ
れたスレッドについてのみ外部メモリにアクセスでき、
一つのアトミック命令だけが外部メモリにアクセス可能
ということになり、スレッド間の同期を保つことができ
る。Also in the case of the multiprocessor system, the atomic instruction can access the external memory only for the thread determined by the priority determination device 107,
Since only one atomic instruction can access the external memory, it is possible to maintain synchronization between threads.
【００２４】[0024]
【発明の効果】本発明を用いれば、シングルプロセッサ
システムにおいて、アトミック命令の実行速度を上げる
だけでなく、アトミック命令実行時に外部メモリにアク
セスしなくてもよいので、他のデバイスが外部バスを使
用することができるようになり、外部バスの使用効率を
上げることもできる。特にマルチスレッドプロセッサに
おいては、マルチプロセッサシステムの場合も、アトミ
ック命令は優先順位判定装置によって選択された論理プ
ロセッサのみが外部メモリにアクセスするので、一つの
アトミック命令だけが外部メモリにアクセスできること
になり、論理プロセッサ間で共有データが変わることは
なくなる。According to the present invention, in a single processor system, not only the execution speed of an atomic instruction is increased but also external memory does not have to be accessed at the time of executing an atomic instruction, so that another device uses the external bus. It is possible to improve the efficiency of use of the external bus. Especially in a multi-threaded processor, even in the case of a multi-processor system, since only the logical processor selected by the priority determination device accesses the external memory, only one atomic instruction can access the external memory. Shared data will not change between logical processors.
【図１】本発明の請求項３のキャッシュ制御装置の一例
を示す構成図である。FIG. 1 is a configuration diagram showing an example of a cache control device according to claim 3 of the present invention.
【図２】本発明の請求項１，２のキャッシュ制御装置の
一例を示す構成図である。FIG. 2 is a configuration diagram showing an example of a cache control device according to claims 1 and 2 of the present invention.
１０１，１２１，１３１，２０２ プログラムカウンタ １０２，１２２，１３２，２０３ 命令解読装置 １０３，１２３，１３３，２０１ レジスタ １０４，２０４ ロードストア命令実行装置 １０５，２０５ キャッシュメモリ １０６，２０６ キャッシュ制御装置 １０７ 優先順位判定装置 １０８ 制御信号生成装置 １０９，２１１ 命令入力装置 １１０，２０７ マルチプロセッサシステム判別信号 １１１，１２１，１３１，２０８ アトミック命令判別
信号 １１２ 制御信号生成指令信号 １１３，２０９ キャッシュ制御信号 １１４ 命令入力制約信号 １１５，１２５，１３５，２１０ 命令101, 121, 131, 202 Program counter 102, 122, 132, 203 Instruction decoding device 103, 123, 133, 201 Register 104, 204 Load store instruction execution device 105, 205 Cache memory 106, 206 Cache control device 107 Priority determination Device 108 Control signal generation device 109, 211 Command input device 110, 207 Multiprocessor system discrimination signal 111, 121, 131, 208 Atomic command discrimination signal 112 Control signal generation command signal 113, 209 Cache control signal 114 Command input restriction signal 115, 125,135,210 commands
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清原 督三 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Shuzo Kiyohara 1006 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.
Claims (3)
グルプロセッサシステムであるか判定し、 シングルプロセッサシステムである場合のみ、アトミッ
ク命令に対してキャッシュメモリへのアクセスを許可す
ることを特徴とするキャッシュ制御方法。1. A cache control method, comprising: determining whether the system is a multiprocessor system or a single processor system, and permitting an atomic instruction to access a cache memory only when the system is a single processor system.
と、 前記キャッシュメモリを制御するキャッシュ制御装置
と、を有する演算装置に用いられるキャッシュ制御装置
であって、 前記命令解読装置から出力されるアトミック命令を示す
信号と、外部から入力されるマルチプロセッサシステム
か否かを示す信号との論理積によりアトミック命令で且
つマルチプロセッサシステムの場合に前記キャッシュメ
モリへのアクセスを禁止する信号を生成するものである
ことを特徴とするキャッシュ制御装置。2. A cache controller used in an arithmetic unit having one instruction decoder for decoding instructions, a cache memory for temporarily holding data in an external memory, and a cache controller for controlling the cache memory. The cache memory in the case of an atomic instruction and a multiprocessor system by the logical product of a signal indicating the atomic instruction output from the instruction decoding device and a signal indicating whether the multiprocessor system is input from the outside. A cache control device for generating a signal for prohibiting access to a cache.
を夫々有し、夫々のプログラムカウンタでシーケンス制
御される独立な命令流を実行する複数の論理プロセッサ
と、 前記各論理プロセッサ内にある命令解読装置から出され
るロードストア命令を入力する命令入力装置と、 外部メモリのデータを一時保持するキャッシュメモリ
と、 前記キャッシュメモリを制御するキャッシュ制御装置
と、を有する演算装置に用いられるキャッシュ制御装置
であって、 複数の前記論理プロセッサ内の夫々の命令解読装置から
出力されるアトミック命令を示す信号を受け取り、前記
アトミック命令を示す信号のうち優先順位の高い論理プ
ロセッサからの一つの信号を選択し、選択されたアトミ
ック命令を示す信号を出力した前記論理プロセッサの命
令以外を受け付けないよう、命令入力装置に命令入力の
制約信号を出力する優先順位判定装置と、 前記優先順位判定装置で生成される信号と、外部から入
力されるマルチプロセッサシステムか否かを示す信号と
の論理積によりアトミック命令で且つマルチプロセッサ
システムの場合に前記キャッシュメモリへのアクセスを
制御する信号を生成する制御信号生成装置と、を具備す
ることを特徴とするキャッシュ制御装置。3. A plurality of logical processors, each having a program counter and an instruction decoding device, for executing an independent instruction stream sequence-controlled by each program counter; and an instruction decoding device in each of the logical processors. A cache controller used for an arithmetic unit, comprising: an instruction input device for inputting a load / store instruction to be issued; a cache memory for temporarily holding data in an external memory; and a cache controller for controlling the cache memory, A signal indicating an atomic instruction output from each instruction decoding device in the plurality of logical processors is received, and one of the signals indicating the atomic instruction is selected from the logical processors having a higher priority and selected. Other than the instruction of the logical processor that outputs the signal indicating the atomic instruction A priority determination device that outputs a command input constraint signal to the instruction input device, a signal generated by the priority determination device, and a signal indicating whether the multiprocessor system is input from the outside A control signal generation device that generates a signal for controlling access to the cache memory in the case of a multiprocessor system by an atomic instruction by logical product, and a cache control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328254A JPH09146838A (en) | 1995-11-21 | 1995-11-21 | Method and unit for cache control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328254A JPH09146838A (en) | 1995-11-21 | 1995-11-21 | Method and unit for cache control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146838A true JPH09146838A (en) | 1997-06-06 |
Family
ID=18208170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328254A Pending JPH09146838A (en) | 1995-11-21 | 1995-11-21 | Method and unit for cache control |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146838A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013546088A (en) * | 2010-12-07 | 2013-12-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Programmable atomic memory using stored atomic procedures |
| US9122476B2 (en) | 2010-12-07 | 2015-09-01 | Advanced Micro Devices, Inc. | Programmable atomic memory using hardware validation agent |
-
1995
- 1995-11-21 JP JP7328254A patent/JPH09146838A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013546088A (en) * | 2010-12-07 | 2013-12-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Programmable atomic memory using stored atomic procedures |
| US9122476B2 (en) | 2010-12-07 | 2015-09-01 | Advanced Micro Devices, Inc. | Programmable atomic memory using hardware validation agent |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8539485B2 (en) | Polling using reservation mechanism | |
| JP2810068B2 (en) | Processor system, computer system, and instruction processing method | |
| EP0747816B1 (en) | Method and system for high performance multithread operation in a data processing system | |
| US5864692A (en) | Method and apparatus for protecting memory-mapped devices from side effects of speculative instructions | |
| JPH03129433A (en) | Device and method for parallel processing | |
| US20070186028A2 (en) | Synchronized storage providing multiple synchronization semantics | |
| JP3760041B2 (en) | Information processing device for branch prediction | |
| JP2008165834A (en) | Method and apparatus for suspending execution of thread until specified memory access occurs | |
| EP0087785A2 (en) | Microprogram controlled data processing apparatus | |
| JPH0564825B2 (en) | ||
| US5615375A (en) | Interrupt control circuit | |
| JPH02304650A (en) | Microprocessor of pipeline system | |
| JPH09146838A (en) | Method and unit for cache control | |
| JP2000353092A (en) | Information processor and register file switching method for the processor | |
| JP2009505178A (en) | Apparatus and method for storing data and / or instructions in a computer system comprising at least two instruction execution units and at least a first storage device or storage area for data and / or instructions | |
| JP3169878B2 (en) | Memory control circuit | |
| JP2003029967A (en) | Microprocessor | |
| JP2000194602A (en) | Information processor, microprocessor and control method of external cache memory | |
| JPH06324861A (en) | System and method for controlling cpu | |
| JPH06149669A (en) | System and device for transferring cache data | |
| JPH05257807A (en) | Cache memory controller | |
| JPH04340145A (en) | Cache memory device | |
| JPH0528038A (en) | Cache memory control system | |
| JPH0795288B2 (en) | Microcomputer | |
| JPH08272608A (en) | Pipeline processor |