JPH09146777A

JPH09146777A - 仮想サブシステムアーキテクチャ

Info

Publication number: JPH09146777A
Application number: JP8264015A
Authority: JP
Inventors: Thomas B Brightman; ビーブライトマントーマス; Frederick S Dunlap; エスダンラップフレデリック; Andrew D Funk; ディーファンクアンドリュー
Original assignee: SAIRITSUKUSU CORP; Cyrix Corp
Current assignee: SAIRITSUKUSU CORP; Cyrix Corp
Priority date: 1995-10-06
Filing date: 1996-10-04
Publication date: 1997-06-06
Also published as: EP0767429A3; DE69634624D1; US5838987A; US6442635B1; EP0767429B1; US5864705A; EP0767429A2; DE69634624T2; ES2240988T3

Abstract

(57)【要約】【課題】多重にパイプライン化されたＣＰＵコアを有す
るサブシステムを仮想化するシステムである。【解決手段】仮想サブシステムアーキテクチャを有する
処理システムは、処理システム上で実行するアプリケー
ションプログラムに全て透過である、物理的サブシステ
ムをシュミレートするために、再マップ可能なハードウ
ェア資源（５８）と共に、再入可能システム管理モード
メカニズムおよび装置のハンドラーを用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、コンピュータシステ
ム、特に、等時性、即ち“リアルタイムラン”の周辺サ
ブシステムを実在するソフトウェアプログラムに明らか
にシミュレートする仮想サブシステムアーキテクチャに
関する。

【０００２】

【従来の技術】コンピュータシステムは、代表的には、
アッド−オン・カード(add-on card)を介して、周辺サ
ブシステムの取付けのための設備を一般に有している。
これらのサブシステムは、中央処理装置（ＣＰＵ）によ
って認識されるメモリおよびＩ／Ｏアドレス空間によっ
て識別、即ち“マップ”される。ＰＣ環境において、事
実上のプロトコルは、商業的に成功した製品によってポ
ピュラーになった幾つかの任意のメモリおよびＩ／Ｏマ
ッピングから生じたが、音声カード、モデムおよびグラ
フィックディスプレイのアダプターに限定されない。こ
れらの事実上のプロトコルを暗示的に内蔵する、アプリ
ケーションソフトウェア−−不必要な逆両立性からはず
れるハードウェアを向上する、が存在する。

【０００３】逆両立性を周辺の増強に負わせることは、
代表的には、通常性能を制限し、コストを増大し、且つ
追加的な集積回路あるはダイスペースの形で、更にスペ
ースを必要とする。逆両立性を維持するための代替物
は、多大の受け継いだソフトウェアが捨てられなければ
ならない点で、全く興味がないし、商業的にも受入れ難
い。他の背景として、ＣＰＵのパイビング技術は、実行
する複雑な命令に関連しした待ち時間を軽減するために
知られている。特に、一連の命令において１より多い命
令が、異なるフェーズであっても与えれた時間に実行さ
れるように、命令実行はマルチ“フェーズ”（multiple
"phases")に分類される。本発明に関連した、しかし完
全には適合してない技術は、San Jose, CaliforniaのCh
ips and Technologiesによる1991年10月に"Produt Brie
f for the CHIPSystemＯ＾" に掲載された動作のSuperS
tateＯ＾modeである。この所謂 "SuperStateＯ＾ mode"
において、ソフトウェアとハードウェアの非両立性は、
外部のバスレベルで互換できないソフトウェア命令或い
は割り込みをインターセプト、即ち“トラッピング”す
ることにより、およびそれらを両立できるフォーマット
に変換することによって、満足される。“命令サービス
(demand service)" 周辺装置に向けられる、この "Supe
rStateＯ＾ mode"は、きわどいタイミングの抑圧を有す
る等時性の“リアルタイムラン”の周辺装置を除くこと
の教示あるいは示唆を完全に欠いているが、しかし音声
カード及びモデムに限定されない。更に、 "SuperState
Ｏ＾ mode"は仮想環境におけるメモリマップされたＩ／
Ｏを扱い、多くのパイプライン化されたＣＰＵコアを有
する仮想サブシステム、或いはハードウェア資源を用い
ることの全ての教示或いは示唆を完全に欠いているが、
しかし仮想サブシステムを支援し、そして重複を避ける
ために仮想サブシステム間で再マップ可能であるカウン
ター、タイマー、コンパレータ及びCODECSに限定されな
い。

【０００４】上述から、等時性リアルタイムランの周辺
サブシステムを仮想化するために、仮想環境におけるメ
モリマップされたＩ／Ｏを扱い、多重にパイプライン化
されたＣＰＵコアを有する仮想サブシステムを扱い、そ
して再マップ可能な仮想ハードウェア資源を備える仮想
サブシステムアーキテクチャが必要であることが理解さ
れたであろう。

【０００５】

【本発明の概要】上述の従来技術の制限を克服するた
め、及び本願明細書を読み、理解するに従って明らかに
なるであろう他の制限を克服するために、本発明は、近
似のリアルタイムにおける物理的サブシステムからの応
答を引き起こそうとするイベントをトラップし、サービ
スするために、多重スレッド（multiple threads: プロ
グラムの中でプロセスによって実行される命令文や命令
の多重列) の実行を有する再入可能なシステム管理モー
ド機構と共に、本来の中央処理装置を用いる仮想サブシ
ステムを開示する。外部および内部のトラップ機構は所
定の外部および内部のイベントの発生にそれぞれ応答す
るシステム管理割り込み（System ManagementInterrup
t: SMI) を発生する。ＳＭＩに応答して、本来の中央処
理装置は、割り込みを起こしたイベントを決定し、物理
サブシステムから予期される応答をシュミレートするた
めに一連の命令を実行する。

【０００６】本発明の特徴は、多重にパイプライン化さ
れたＣＰＵコアを有するサブシステムを仮想化する能力
である。本発明の他の特徴は、メモリマップされた物理
的サブシステムを仮想化する能力である。本発明の他の
特徴は、再入可能なシステム管理モード機構の使用によ
って多重リアルタイムラン周辺装置を仮想化する能力で
ある。本発明の他の特徴は、再マップ可能な仮想ハード
ウェア資源である。本発明の他の特徴は、アプリケーシ
ョンソフトウェアをランし、物理的サブシステムを仮想
化するために、本来の中央処理装置のバンド幅の高度の
集積化と償却化である。

【０００７】本発明の他の特徴は、本来の中央処理装置
のスピードに、仮想化されたサブシステムの直接的な効
率依存性である。本発明の他の特徴は、仮想サブシステ
ムがオペレティングシステム（ＯＳ）と無関係であるこ
とである。本発明の他の特徴は、仮想サブシステムがあ
らゆる特別なメモリ管理ハンドラーを必要としないこと
である。本発明の他の特徴は、仮想化されたサブシステ
ムに対する新しいプログラムを更新することの容易性で
ある。本発明の他の特徴は、コンピュータシステムの製
造コストの削減である。本発明を特徴づける新規性のこ
れらの、いろいろな他の目的、特徴および利点は特許請
求の範囲の請求項にとくに指摘されている。しかし、本
発明、その利点、およびその使用によって得られる目的
をより良く理解するために、その一部を形成する図面お
よび記述事項が参照されるべきである。そこには、本発
明の原理に従って実現された仮想サブシステムアーキテ
クチャの特別な例が示され、記載されている。

【０００８】

【実施の形態】本発明の好適な実施の態様の詳細な記載
は、以下のような項目に従って記述される。１．仮想サブシステムアーキテクチャを用いる典型的な
システム２．典型的再入可能なシステムの管理モードメカニズム３．パイプライン化されたコアにいてトラッピングする
イベント４．多重スレッドされた仮想システム５．再マップ可能なハードウェア資源６．結論この項目テーブル、およびこの詳細な説明で用いられる
対応の見出しは、説明の便宜のためだけに用意されたも
のであり、本発明の範囲を限定するものではない。

【０００９】好適な実施の形態は、ｘ８６コンピュータ
アーキテクチャに関して以下に記載されるが、あらゆる
アーキテクチャに普遍的に応用できることが理解される
べきである。マイクロプロセッサ設計の分野における実
務者に公知であるｘ８６コンピュータアーキテクチャ
（レジスタ名、信号ノーメンクレーチャ等のような）に
関する幾つかの用語は、開示を不明瞭にしないために詳
細に議論されない。更に、ここで記述の利益を有する、
当業者に容易に明らかである構造上の詳細は、本発明に
適した詳細を示し、且つ記述する、容易に理解できるブ
ロック図、状態図およびフロー図による図面に示されて
いる。従って、図解は典型的なシステムの物理的配置を
必ずしも表すものではないが、便利な機能的グループに
主たる構造の要素を主として示しており、本発明がより
容易に理解さるであろう。本発明の範囲から逸脱するこ
となく、他の実施の形態を利用することもで、構造上の
変更を行うこともできることを理解すべきである。

【００１０】明細書全体をとおして、用語“ハンドラー
(handler) ”は、中央処理装置によって実行される便利
な機能的プログラムモジュールを示すために用いられる
ことを理解すべきである。また、“アプリケーションプ
ログラムに透明的(transparent) ”である機能の実現化
の条件、イベント或いは方法は、アプリケーションプロ
グラムが正しく実行するために機能の実現化の条件、イ
ベント或いは方法について知らないか知る必要がないこ
とを記述する。用語“制御レジスタ(control register
s)"は、プログラム可能な値を制御、プログラムおよび
データフローに保持するためのメカニズムを記述するた
めに明細書全体をとおして用いられる。本発明の開示の
助けによって、この分野の通常の知識を有するものは、
本発明の範囲から逸脱することなく制御レジスタのため
の多くの形状および位置を理解するであろう。用語“仮
想化する(virtualize)" は、アプリケーションプログラ
ムに透明な装置或いはサブシステムの実在がなく、アプ
リケーションプログラムに応答する装置或いはサブシス
テムの予期される特性のシミュレーションを意味するも
のである。用語“等時性(isochronous)"或いは" リアル
タイムラン(real-timerun)"は、正しい動作のために装
置やサブシステムに関連した一時的な臨界性を有する装
置やサブシステムを記述するものである。１．仮想サブシステムアーキテクチャを用いる典型的な
システム本発明の原理に従って、実施される仮想サブシステムア
ーキテクチャを用いる典型的なシステム（しかし、これ
に限るものではない）が図１に示される。システム回路
ボード１１（ａ．ｋ．ａ．マザーボード(motherboard))
は、好ましくはＣＰＵ１０、システムメモリ３６、ＲＡ
ＭＤＡＣ／薄膜トランジスタ・ディスプレイ・パネル・
インターフェース４０、Ｌ２キャッシュ４４及びチップ
セットの論理回路４９を有する。マイクロソフト（Ｏ
｀）のウインドウズ（Ｏ＾）のようなマルチタスクのオ
ペレーティングシステムのプログラムは管理の一次動作
に対してＣＰＵで実行する。

【００１１】ＣＰＵ１０は、好ましくは以下の機能ユニ
ットを有する：内部バス制御装置１２、ＣＰＵコア１
４、Ｌ１（レベル１）キャッシュ１８--その一部は、ス
クラッチパッドメモリ、メモリ制御装置２８、浮動小数
点装置（ＦＰＵ）１６、ディスプレイ制御装置２０、内
部ＳＭＩ発生器２１、グラフィックス・パイプライン
（ａ．ｋ．ａ．グラフィックス・アクセレレータ(graph
ics accelerator)) ２２、Ｌ２（レベル２）キャッシュ
制御装置２４、及びＰＣＩ−バス制御装置２６として区
分することができる。バス制御装置１２、ＣＰＵコア１
４、ＦＰＵ１６、Ｌ１キャッシュ１８、及びグラフィッ
クス・パイプライン２２は、内部の（ＣＰＵに関して）
Ｃ−バス３０を介して共に結合されるが、その正確な構
成は本発明を理解するためには必要でない。バス制御装
置１２、ディスプレイ制御装置２０、グラフィックス・
パイプライン２２、Ｌ２キャッシュ制御装置２４、ＰＣ
Ｉ−バス制御装置２６、及びメモリ制御装置２８は、内
部の（ＣＰＵ１０に関して）Ｘ−バス３２を介して共に
結合される。Ｃ−バス３０及びＸ−バス３２の詳細は本
発明の理解のためには必要でない。例えば、ＣＰＵコア
１４、ＦＰＵ１６、及びＬ１キャッシュ１８がＣＰＵの
リマインダーから実質的に自律して動作することがで
き、且つ他のアクティビティ（例えば、ＰＣＩ−バスト
ランスファ、Ｌ２キャッシュトランスファ、及びグラフ
ッィクスの更新）が独立して行われるように、独立した
Ｃ−バス及びＸ−バスは、ＣＰＵ１０内のこれらの機能
的な装置と結合しないことを理解するれば充分である。
更に、Ｃ−バスは充分なバンド幅を有しており、ＣＰＵ
コア１４が関係のない動作を行っている間、グラフィッ
クス・パイプライン２２はスクラッチパッドメモリ（作
業用メモリ）にアクセスすることを可能にする。

【００１２】好適な実施の形態におけるＣＰＵコア１４
は、６ステージのパイプラインである。しかし、ＣＰＵ
コア１４のパイプステージの正確な詳細は本発明の理解
のためには重要でない。命令フェッチ（第１）ステージ
中に、複数のバイトがバッファにフェッチされ、命令デ
コード（第２）ステージ中に、デコード及びスコアボー
ドチェックが行われ、プリアドレス計算（第３）ステー
ジ中に、リニアなメモリアドレス計算が行われ、アドレ
ストランスレーション（第４）ステージ中に、物理的な
アドレス計算が行われ、実行（第５）ステージ中に、命
令が実行され、且つライトバック (writeback)（第６）
ステージ中に、命令実行の結果が書き込みバッファに書
き込まれることを理解すれば充分である。この分野の通
常の知識を有する者は、本発明の開示の助けで、本発明
の範囲から逸脱することなく、パイプラインのためのス
テージの他の数及びＣＰＵコア１４のための他の構成を
認識するであろう。

【００１３】Ｌ１キャッシュ１８は、排他的ではない
が、ライトスルー・モード(write-through mode)かライ
トバック・モード(write-back mode) の何れかにおいて
動作する１６ｋバイトの統一されたデータ／命令キャッ
シュであるのが好ましい。Ｌ１キャッシュ１８の領域
は、ＣＰＵコア１４の構成制御レジスタ（configuratio
ncontrol registers)（図示せず）を介してスクラッチ
パッドメモリとしてプログラム可能に分割することがで
きる。Ｌ１キャッシュ１８のスクラッチパッド制御回路
は、スクラッチパッドメモリのデータにアクセスするた
めに、ＣＰＵコア１４かグラフィックスパイプライン２
２のいづれかによって用いられるデータポインタを含
む。スクラッチパッドメモリのための典型的な使用（し
かし、これに限るものでない）はグラフィックスパイプ
ライン２２による使用のためのブリットバッファ(blit
buffer) としてである。データがディスプレイ上４２上
で移動されるときは、データのラスターライン（走査ラ
イン）或いはその一部は、直接マップされたフレームバ
ッファ３５（好ましくは、システムメモリ３６内の）か
ら読み取られ、Ｌ１キャッシュ１８から分割されたブリ
ットバッファへ書き込まれ、それから読み出し、且つ直
接マップされたフレームバッファ３５の他の領域へ書き
込まれる。ＣＰＵコア１４によって実行されるプログラ
ムは、データをブリットバッファへ直接入力することも
できるし、直接マップされたフレームバッファ３５にお
いて、グラフィックスパイプライン２２にそれを自律的
に読み取ったり、入力したりさせる。

【００１４】好適なＬ１キャッシュ１８は、スクラッチ
パッドメモリ用の他の応用例と共に、本発明の出願人に
譲渡された" 分割することができるキャッシュ" として
1995年６月５日に出願された米国特許出願08/464,921に
記載されている。しかし、Ｌ１キャッシュ１８は、本発
明の範囲から逸脱することなく、サイズを大きくも、小
さくもできるし、ハーバード“スプリット(split)"アー
キテクチャを有することもできることを理解すべきであ
る。また、スクラッチパットメモリも本発明の範囲から
逸脱することなく、Ｌ１キャッシュ１８から分離したメ
モリでもよりことを理解すべきである。グラフックスパ
イプライン２２は、スクラッチパッド・メモリ（ブリッ
トバッファ）からＶＧＡフレームバッファ３３へ、およ
び本発明の好適な実施の形態において、システムメモリ
３６の一部として存する直接マップされたフレーム・バ
ッファメモリ３５へデータのブロック移動を促進する専
用バス３４を介してメモリ制御装置２８に結合される。
直接マップされたフレーム・バッファメモリ３５はベー
スアドレスを生成するメモリ制御装置２８およびオフセ
ットを生成し、保護を避けるグラフィックスパイプライ
ン２２、及びアドレス発生に通常関連する特別扱いのチ
ェックを介してアドレスされる。

【００１５】グラフィックスパイプライン２２のBitBlt
動作はＣＰＵコア１４の制御レジスタ（図示せず）に書
き込まれることによって開始される。そしてＣＰＵコア
１４は、i)要求されるソースデータの形式、もしあるな
ら、フレームバッファ、或いはブリットバッファ；ii)
要求される目的データの形式、もしあるなら、フレーム
バッファ、或いはブリットバッファ；iii)グラフィック
スパイプライン２２がデータを書き込む場合は、直接マ
ップされたフレームバッファ３５、或いはシステムメモ
リ３６；及びiv) ソース拡張フラッグを特定する。ソー
スがシステムメモリ３６内のイメージであると、BitBlt
動作を開始する前に、データはシステムメモリ３６から
ブリットバッファへロードされる。グラフィックスパイ
プライン２２がシステムメモリ３６に明け渡すと、目的
データもブリットバッファにロードされる。

【００１６】内部のバス制御装置１２はＣ−バス３０お
よびＸ−バス３２間の転送をそれぞれ調整し、優先順位
を決める。メモリ制御装置２８は主システムメモリ３６
を制御し、内部のバス制御装置１２と協同してキャッシ
ュ能力を決定し、全てのＤＭＡサイクルがＬ１キャッシ
ュ１８とＬ２キャッシュ４４を自動的に調べ回る。ＦＰ
Ｕ１６は浮動小数点動作を行う。速いリンク３８を介し
てメモリ制御装置２８に結合されたディスプレイ制御装
置２０は、直接マップされたフレームバッファメモリ３
５からイメージデータを取り出し、カラールックアップ
を行い、もし必要ならカーソルとアイコンオーバレイを
ピクセルデータストリームに挿入し、タイミングを発生
し、且つディスプイ４２を順次駆動するＲＡＭＤＡＣ／
薄膜トランジスタ（ＴＦＴ）インターフェース４０に出
力のためのピクセルデータをホーマットに従って並べ
る。

【００１７】中でも、Ｌ２キャッシュ制御装置２４及び
ＰＣＩ制御装置２６は、一まとめにして“オフチップ(o
ff-chip)" Ｌ２キャッシュ４４（ＣＰＵ１０に関して）
のための高速インターフェースを備える。好適な、しか
しこれに限らない、Ｌ２キャッシュインターフェースは
本発明の出願人に譲渡された“Ｌ２キャッシュインター
フェース”として１９９５年８月３１日に出願された米
国特許出願08/522,219に記載されている。しかし、Ｌ２
キャッシュインターフェース用のたの形状は本発明の範
囲を逸脱することなく実施することができることを理解
すべきである。また、Ｌ２キャッシュ４４は、ＰＣＩ−
バス４８上の同じ物理的データ、アドレス、および制御
ラインを共有するけれども、性能上の理由のために、ク
ロック速度及び通信プロトコルはＰＣＩプロトコルに必
ずしも関係ないことを理解すべきである。Ｌ２キャッシ
ュ４４へのデータアクセスは、他の“ＰＣＩのような”
ＰＣＩ−バス４８のアクセスと相互に排他的であるが、
しかし、ＰＣＩ−バスへの書き込みは、キャッシュタグ
と制御論理回路４６にアクセスし、ヒットに関して無効
にする。

【００１８】好適な実施の形態において、ヒット／ミス
が発生したがどうか決定するキャッシュタグと制御論理
回路４６は外部のチップセット論理回路４９においてデ
ータキャッシュ４４から分離して与えられる。通常の知
識を有する者は、本発明の範囲を逸脱することなく、Ｃ
ＰＵ１０への集積回路に限定されることなく、キャッシ
ュタグと制御論理回路４６に対する形状及び配列を認識
するであろう。好適な実施の形態において、典型的なＳ
ＭＩ発生器２１はＣＰＵコア１４からの第１の入力、内
部のバス制御装置１２からの第２の入力、外部のソース
から好ましくはチップセット論理回路４９におけるＣＰ
Ｕ１０への第３の入力（ＸＳＭＩ）を受取る。チップセ
ット論理回路４９はＰＣＩ−バス４６に結合され、好ま
しくは、入ってくるデータと出ていくデータを受け取る
ためのＦＩＦＯバッファ、及び与えられたバッファを満
たしていることを示すインジケータを含む（しかしこれ
に限らない）インターフェース論理装置を有している。
チップセット論理回路４９は、好ましくは、ＣＰＵ１０
外部の所定のイベントの発生を検出し、指示するため
に、比較器、タイマー及び他のトラップのような回路も
含む。通常の知識を有する者は、本発明の範囲を逸脱す
ることなく、ＳＭＩ発生器２１に対する他の形状、及び
ＳＭＩ発生器２１への他の入力を認識するであろう。２．典型的な再入可能なシステムの管理モード機構本発明の好適な実施の形態は、高い優先システム管理割
り込み（ＳＭＩ）に応答して入り込む、多重スレッドの
実行(multiple threads of execution) を伴う監視動作
モード(supervisory operating mode)である再入可能な
システム管理モード（system management mode: ＳＭ
Ｍ）のメカニズムをサポートする。ＳＭＩ２１は、以下
により詳細に述べられる幾つかのイベントの発生に応答
してＳＭＩを発生する。典型的な、（しかし、これに限
らない）再入可能なＳＭＭは、本発明の出願人に譲渡さ
れ、出願された"Enhanced System Management Mode wit
h Nesting:ネスティングを伴う拡張システム管理モー
ド）" （米国特許出願番号08/541,359）に記載されてい
る。この分野の通常の知識を有する者は本発明の範囲を
逸脱することなく再入可能なＳＭＭの他の形状を認識す
るであろう。本発明の目的のために、再入可能なＳＭＭ
メカニズムは、階層ベースで実行するためのＣＰＵコア
１４への、仮想サブシステムアーキテクチャの時分割多
重アクセス（time-division-multiple-access:ＴＤＭ
Ａ）および／または要求駆動アクセス(demand driven a
ccess)の下でのプログラムを許容することを理解するだ
けで充分である。３．パイプライン化されたコアにおいてトラップするイ
ベント本発明の原理に従って、仮想サブシステムアーキテクチ
ャのためのデータパス、再入可能なＳＭＭメカニズムを
トラップするための入力条件、及びパイプライン化され
たＣＰＵコア１４のより詳細なブロック図が図２に示さ
れている。マルチプレックサ５０は、実行のためにＣＰ
Ｕコア１４へアプリケーションプログラム５２からの命
令を通過させる。上述したように。ＣＰＵコア１４の好
適な実施の形態は６つのステージパイプラインである。
アドレス・トランスレーション（第４の）ステージ中に
行われた物理的アドレス計算は、メモリマップされ、お
よびＩ／Ｏマップされた周辺機器に対して、比較回路５
３によってプログラム可能なアドレス範囲と比較され
る。比較回路５３のためのアドレス範囲はＣＰＵコア１
４に好適に配置された制御レジスタ（図示せず）でプロ
グラム可能である。

【００１９】命令（ｔ）が、比較回路５３においてプロ
グラムされた範囲のアドレスにマッチするアドレスを参
照するならば、ＳＭＩは、他のことの間に、アドレス計
算２ステージに存する命令（ｔ＋１）で開始し、命令フ
ェッチステージ(instructionfetch stage) をとおして
戻り続けるパイプライン上の命令をフラッシュするＳＭ
Ｉ発生器２１によって発生される。実行ステージにある
命令（ｔ）及びライトバック(Writeback) ステージにあ
る命令（ｔ−１）及びその次は、Ｃ−バスを通して続
く。命令（ｔ）は好ましくはバス制御装置１２によって
無効にされる。ＣＰＵコア１４の比較回路５３の出力
は、ＳＭＩ発生器２１への第１の入力である。ＳＭＩ発
生器２１への第２の入力は、例えば、上述されたよう
に、入力バッファが満たされていることを示すためにチ
ップセット論理回路４９によって、表明され得る、外部
のＳＭＩ入力（ＸＳＭＩ）に結合される。ＳＭＩ発生器
２１への第３の入力は、Ｃ−バス３０のレベルでＩ／Ｏ
アクセスを検出できる（内部のバス制御装置１２に配置
された）オプショナルバスＩ／Ｏ比較回路５４に結合さ
れる。バスＩ／Ｏ比較回路５４に対するアドレス範囲も
内部のバス制御装置１２に好ましくは配置された制御レ
ジスタ（図示せず）を介してプログラム可能である。

【００２０】ＳＭＩ発生器２１への３つの入力の１つの
表明で、ＳＭＩ発生器２１は、i)ＳＭＩのソースを決定
する、ii) 仮想サブシステムプログラム５６の適切なエ
ントリアドレスを指す、iii)ＣＰＵコア１４の１から５
つまでのパイプステージのアプリケーションプログラム
命令をフラッシュする、及び iv)実行のためにＣＰＵコ
ア１４に選択された仮想サブシステムプログラムを通す
ためにマルチプレックサ５０をスイッチするために、ハ
ンドラーを呼び出す。従って、ハンドラーは、付加的な
仮想システムが容易に加えられて、ソフトウェアのデコ
ードメカニズムを備える。４．多重スレッドされた仮想システム本発明の仮想サブシステムアーキテクチャの典型的な、
（しかし、これに限定されない）再入可能性(reentranc
y)の状態図が図３に示されている。本発明における再入
可能性および等時性“リアルタイムラン”の仮想(virtu
alization)の原理によって、モデムを仮想化しているプ
ログラムは、それ自身を再入し、音声発生器あるいはグ
ラフィックスディスプレイを仮想化しているプログラム
を中断し、またはアプリケーションプログラムを再開す
ることができる。同様に、音の発生を仮想化しているプ
ログラムはそれ自身を再入し、グラフィックスディスプ
レイを仮想化しているプログラムを中断し、あるいはア
プリケーションプログラムを再開することができる。最
後に、グラフィックスディスプレイを仮想化しているプ
ログラムはそれ自身を再入するか、あるいはアプリケー
ションプログラムを再開することができる。いま述べら
れた典型的な再入可能性は、本発明が実施される多くの
例示の一つに過ぎないことを理解すべきである。通常の
知識を有する者は、本発明の範囲を逸脱することなく、
他の多くのサブシステム及び体系を認識するであろう。５．再マップ可能なハードウェア資源本発明の他の特徴において、仮想サブシステムプログラ
ム５６は再マップ可能な仮想ハードウェア資源５８と関
連されることができる。特に、図４を参照すると、例え
ば、しかしこれに限られない、CODEC 、タイマー、比較
器、およびカウンターのような再マップ可能なハードウ
ェア資源５８は、仮想サブシステムプログラム間のＴＤ
ＭＡベースで共有されるのが好ましい。すなわち、各個
々の仮想サブシステムに対するハードウェア資源を重複
する代わりに、資源は現在実行されている仮想サブシス
テムを助けるために、（制御レジスタあるいはソフトウ
ェアプログラムの開始された制御を介して）マップ化す
ることができる。６．結論本発明の詳細な説明は、ある典型的な実施の形態に対し
て行われたが、この実施の形態のいろいろな変更ばかり
でなく、代替の実施の形態もこの分野の通常の知識を有
するものに示唆を与えるであろう。本発明は、特許請求
の範囲の範囲に入るあらゆる変更あるいは代替の実施の
形態を包含する。関連出願本出願は、共通に譲渡されたU.S.Patent Application S
er. No. 08/458,326,entitled "Virtualized Audio Gen
eration And Capture In A Computer", filedJune 2, 1
995 and Ser. No. 08/498,965, entitled "Virtualized
Within A Microprocessor", filed July 6, 1995 と関
連がある。

【図面の簡単な説明】

【図１】本発明の原理に従って実施された仮想サブシス
テムアーキテクチャを用いるシステムの一般的なブロッ
ク図である。

【図２】仮想サブシステムアーキテクチャの更に詳細な
ブロック図である。

【図３】本発明の仮想サブシステムアーキテクチャにお
ける典型的な再入可能を示す状態図である。

【図４】本発明の原理に従って実施された典型的な再マ
ップ可能なハードウェア資源のブロック図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者アンドリューディーファンクアメリカ合衆国コロラド州 80501 ロングモントグラントストリート 809

Claims

【特許請求の範囲】

【請求項１】仮想サブシステムアーキテクチャを用いる
処理システムであって、 (a) 一連のプログラム命令を実行するプロセッサと、 (b) 少なくとも１つの所定のイベントを検出するトラッ
プ回路と、 (c) 前記少なくとも１つの所定のイベントを識別し、且
つ前記少なくとも１つの所定のイベントに応答して、物
理的なサブシステムによって通常行われる同等な機能を
達成するために、実行するための前記プロセッサに命令
を与えるために、前記トラップ回路に応答するシステム
管理モードメカニズム、を有する装置。
【請求項２】前記トラップ回路は、プロセッサの外部に
あることを特徴とする請求項１に記載のシステム。
【請求項３】前記トラップ回路は、プロセッサの内部に
あり、且つ前記少なくとも１つの所定のイベントは、プ
ロセッサ外のサブシステムと通信を行う命令であること
を特徴とする請求項１に記載のシステム。
【請求項４】仮想サブシステムアーキテクチャを有する
コンピュータシステムであって、 (a) 母板と、 (b) 前記母板上に配置された中央プロセッサと、 (c) 前記母板上に配置され、且つ前記中央プロセッサに
結合されたメモリと、 (d) 少なくとも１つの所定のイベントを識別するため
の、およびこの識別に応答して、物理的なサブシステム
によって通常行われる機能を達成するために、前記中央
処理装置に実行できる命令を通過するためのシステム管
理モードメカニズム、を有する装置。
【請求項５】前記少なくとも１つの所定のイベントをシ
ステム管理モードメカニズムへ信号するために母板上に
配置されたトラップ回路を、更に有することを特徴とす
る請求項４に記載のシステム。
【請求項６】前記中央プロセッサ外のサブシステムと通
信しようとする少なくとも１つの命令を検出するため
に、中央プロセッサ内にトラップ回路を、更に有するこ
とを特徴とする請求項４に記載のシステム。
【請求項７】前記中央プロセッサはアドレス計算ステー
ジを含んで、パイプライン化され、且つ前記トラップ回
路はアドレス計算ステージのメモリアドレスを検出する
ことを特徴とする請求項１乃至６に記載のシステム。
【請求項８】前記中央プロセッサはアドレス計算ステー
ジを含んで、パイプライン化され、且つ前記トラップ回
路はアドレス計算ステージのＩ／Ｏアドレスを検出する
ことを特徴とする請求項１乃至６に記載のシステム。
【請求項９】前記システム管理モードメカニズムは再入
可能であることを特徴とする請求項１乃至８に記載のシ
ステム。
【請求項１０】前記中央プロセッサは、更に構成を変更
することができる仮想ハードウェア資源を有することを
特徴とする請求項１乃至９に記載のシステム。
【請求項１１】マイクロプロセッサ内のサブシステムを
仮想化する方法であって、 (a) ソースによって発生されたオペレーティングシステ
ムの独立割り込みを受信するステップと、 (b) 前記割り込みに応答して、アイデンティティーのた
めにステップ(a) のソースに質問するステップと、 (c) ステップ(b) において識別されたソースに応答し
て、通常行われるマイクロプロセッサの外部の物理的な
サブシステムの同等な機能を達成するステップ、を有す
る方法。
【請求項１２】前記ソースは外部ピンの表明であること
を特徴とする請求項１１に記載の方法。
【請求項１３】前記ソースは所定のメモリアドレスであ
ることを特徴とする請求項１１に記載の方法。
【請求項１４】前記ソースは所定のＩ／Ｏアドレスであ
ることを特徴とする請求項１１に記載の方法。
【請求項１５】ステップ(c) は、更にシステム管理割り
込みハンドラーにおいて一連のステップを行うことによ
って定義されることを特徴とする請求項１１乃至１５に
記載の方法。
【請求項１６】中央処理装置外部の母板、中央プロセッ
サ、およびメモリを有するコンピュータにおいて、サブ
システムを仮想化する方法であって、 (a) オペレーティング・システムの下で前記中央処理装
置の外部メモリからの命令を実行するステップと、 (b) ソースによって発生されたオペレーティング・シス
テムの独立割り込みを受信するステップと、 (c) アイデンティティのためにステップ(b) におけるソ
ースに質問するステップと、 (d) ステップ(c) におけるソースの識別に応答して、中
央処理装置外の周辺装置の同等な機能を達成するステッ
プ、を有する方法。