JPH09130168A - Track/hold amplifier - Google Patents
Track/hold amplifierInfo
- Publication number
- JPH09130168A JPH09130168A JP28581495A JP28581495A JPH09130168A JP H09130168 A JPH09130168 A JP H09130168A JP 28581495 A JP28581495 A JP 28581495A JP 28581495 A JP28581495 A JP 28581495A JP H09130168 A JPH09130168 A JP H09130168A
- Authority
- JP
- Japan
- Prior art keywords
- hold
- amplifier
- differential amplifier
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Amplifiers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トラック／ホール
ドアンプ（以下「Ｔ／Ｈアンプ」と記す。）に係り、特
に、高速かつ高精度なＴ／Ｈアンプに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a track / hold amplifier (hereinafter referred to as "T / H amplifier"), and more particularly to a high speed and highly accurate T / H amplifier.
【０００２】[0002]
【従来の技術】Ｔ／Ｈアンプに関しては、１９９２年開
催の「International Solid-State Circuits Conferenc
e」において、Pieter Vorenkamp と Johan P. M. Verda
asdonkの２氏により、「A 10b 50MS/s Pipelined ADC」
と題して報告されている。図２４は、従来のＴ／Ｈアン
プの回路構成例を示すブロック図である。この図２４
（ａ）に示すＴ／Ｈアンプは、入力信号In1、In2の差電
圧を所期の利得に従って増幅する差動アンプ１と、この
差動アンプ１のアナログ出力を保持するホールド回路２
と、ホールド回路２の出力のバッファ回路であるエミッ
タフォロワ回路３により構成されている。2. Description of the Related Art Regarding the T / H amplifier, "International Solid-State Circuits Conferenc" held in 1992.
"e" at Pieter Vorenkamp and Johan PM Verda
"A 10b 50MS / s Pipelined ADC" by 2 of asdonk
Is reported. FIG. 24 is a block diagram showing a circuit configuration example of a conventional T / H amplifier. This FIG.
The T / H amplifier shown in (a) is a differential amplifier 1 that amplifies a difference voltage between input signals In1 and In2 according to a desired gain, and a hold circuit 2 that holds an analog output of the differential amplifier 1.
And an emitter follower circuit 3 which is a buffer circuit for the output of the hold circuit 2.
【０００３】このＴ／Ｈアンプは、図２４（ｂ）に示す
ように、トラック信号Tckが「ハイ（High）」、ホール
ド信号Hckが「ロー（Low）」のトラックモード時、入力
信号に追随した信号を出力する。また、トラック信号Tc
kが「ロー（Low）」、ホールド信号Hckが「ハイ（Hig
h）」のホールドモード時には、トラック信号Tckをベー
ス入力信号としている各トランジスタＱ10〜Ｑ13はオフ
となり、ホールド信号Hckをベース入力信号とするトラ
ンジスタＱ14、Ｑ15はオンとなり電流が流れる。これに
伴い、差動アンプ１の出力電圧は所期の電圧に電圧降下
する。このため、差動アンプ１の出力をベース入力信号
とするトランジスタＱ16、Ｑ17はオフ状態となる。これ
により、入力信号In1、In2に対応する出力がホールドキ
ャパシタCH１、CH２に保持される。This T / H amplifier follows the input signal in the track mode in which the track signal Tck is "high" and the hold signal Hck is "low", as shown in FIG. Output the signal. Also, the track signal Tc
k is “Low”, hold signal Hck is “High”
In the hold mode of "h)", the transistors Q10 to Q13 having the track signal Tck as a base input signal are turned off, and the transistors Q14 and Q15 having the hold signal Hck as a base input signal are turned on and a current flows. Along with this, the output voltage of the differential amplifier 1 drops to a desired voltage. Therefore, the transistors Q16 and Q17, which use the output of the differential amplifier 1 as the base input signal, are turned off. As a result, the outputs corresponding to the input signals In1 and In2 are held in the hold capacitors CH1 and CH2.
【０００４】このＴ／Ｈアンプにおいては、ホールド状
態にあっても入力信号は変化しており、この入力信号の
変化は差動アンプ１によって増幅されトランジスタＱ1
6、Ｑ17のベースに入力される。この時、トランジスタ
Ｑ16、Ｑ17のベース電圧はエミッタ電圧より低くなって
いるため、オフ状態にある。しかし、ベース−エミッタ
間の寄生容量により、入力信号の変化が出力にあらわれ
る「フィードスルー」と呼ばれる現象が発生し、Ｔ／Ｈ
アンプの精度を劣化させる。トランジスタＱ16、Ｑ17の
ベース−エミッタ間の寄生容量に比べて充分に大きなホ
ールドキャパシタCH１、CH２を設けることにより、この
精度劣化を抑えることができる。しかし、ホールドキャ
パシタCH１、CH２を大きくすることは、Ｔ／Ｈアンプの
動作速度を低下させることになる。In this T / H amplifier, the input signal changes even in the hold state, and the change in the input signal is amplified by the differential amplifier 1 and the transistor Q1
6, input to the base of Q17. At this time, the base voltages of the transistors Q16 and Q17 are lower than the emitter voltage, and thus are in the off state. However, due to the parasitic capacitance between the base and the emitter, a phenomenon called "feedthrough" in which a change in the input signal appears in the output occurs, and T / H
It deteriorates the accuracy of the amplifier. By providing the hold capacitors CH1 and CH2 which are sufficiently larger than the parasitic capacitance between the bases and emitters of the transistors Q16 and Q17, this deterioration of accuracy can be suppressed. However, increasing the hold capacitors CH1 and CH2 reduces the operating speed of the T / H amplifier.
【０００５】[0005]
【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、Ｔ／Ｈアンプのフィードスルー
による精度劣化を、動作速度を低下させることなく抑え
ることができない点である。本発明の目的は、これら従
来技術の課題を解決し、高速で高精度なＴ／Ｈアンプを
提供することである。The problem to be solved is that the conventional technique cannot suppress the accuracy deterioration due to the feedthrough of the T / H amplifier without lowering the operation speed. An object of the present invention is to solve these problems of the prior art and provide a high-speed and highly accurate T / H amplifier.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明のＴ／Ｈアンプは、（１）ホールドモード
時、差動アンプ１の入力信号In1，In2の変化に伴う出力
変化を抑止する手段（プルアップ回路１３〜１５，４
０，４１、バイパス回路１８，１９，７０，７１、リミ
ッタ回路２０，２１，６０，６１，８０，８１）を設け
ることを特徴とする。また、（２）ホールド回路により
上記差動アンプの出力電圧を保持するホールド時に、差
動アンプ１の出力を所定の値に固定し、ホールド時にお
ける差動アンプ１の入力信号In1，In2の変化に伴う出力
変化を抑止する手段（リミッタ回路２０，２１，６０，
６１，８０，８１）を設けることを特徴とする。また、
（３）ホールド回路２により差動アンプ１の出力電圧を
保持するホールド時に、差動アンプ１の入力段のエミッ
タ接地型トランジスタＱ20，Ｑ21をオフにする手段（プ
ルアップ回路１３〜１５，４０，４１、バイパス回路１
８，１９，７０，７１）を設け、ホールド時における差
動アンプ１の入力信号In1，In2の変化に伴う出力変化を
抑止することを特徴とする。また、（４）上記（３）に
記載のトラック／ホールドアンプにおいて、差動アンプ
１のトランジスタＱ20，Ｑ21をオフにする手段は、ホー
ルド時、トランジスタＱ20，Ｑ21のエミッタ電圧を、ベ
ース電圧よりも高く保持するプルアップ回路１３〜１
５，４０，４１からなることを特徴とする。また、
（５）上記（４）に記載のトラック／ホールドアンプに
おいて、プルアップ回路１３〜１５，４０，４１は、エ
ミッタ接地型のトランジスタＱ22〜Ｑ24からなり、この
プルアップ回路のトランジスタＱ22〜Ｑ24のエミッタを
差動アンプ１のトランジスタＱ20，Ｑ21のエミッタに、
コレクタを所定の固定電圧端（ＶＣＣ）にそれぞれ接続
し、ホールド時、プルアップ回路のトランジスタＱ22〜
Ｑ24のベースにオン信号を入力して、差動アンプ１のト
ランジスタＱ20，Ｑ21のエミッタ電圧をベース電圧より
も高く保持することを特徴とする。また、（６）上記
（３）に記載のトラック／ホールドアンプにおいて、差
動アンプ１のトランジスタＱ20，Ｑ21をオフにする手段
は、ホールド時、トランジスタＱ20，Ｑ21のエミッタと
コレクタ間を接続するバイパス回路１８，１９，７０，
７１からなることを特徴とする。また、（７）上記
（６）に記載のトラック／ホールドアンプにおいて、バ
イパス回路１８，１９，７０，７１は、エミッタ接地型
トランジスタＱ25，Ｑ26からなり、このバイパス回路の
トランジスタＱ25，Ｑ26のエミッタを差動アンプ１のト
ランジスタＱ20，Ｑ21のエミッタに、コレクタを差動ア
ンプのトランジスタＱ20，Ｑ21のエミッタにそれぞれ接
続し、ホールド時、バイパス回路のトランジスタＱ25，
Ｑ26のベースにオン信号を入力して、差動アンプ１のト
ランジスタＱ20，Ｑ21のコレクタ−エミッタ間を接続す
ることを特徴とする。また、（８）ホールド回路２によ
り差動アンプ１の出力電圧を保持するホールド時に、差
動アンプ１のトランジスタＱ20，Ｑ21のコレクタ端を、
所定の値の固定電位に固定するリミッタ回路２０，２
１，６０，６１，８０，８１を設け、ホールド時におけ
る差動アンプ１の入力信号In1，In2の変化に伴う出力変
化を抑止することを特徴とする。また、（９）上記
（８）に記載のトラック／ホールドアンプにおいて、リ
ミッタ回路２０，２１，６０，６１は、エミッタ接地型
トランジスタＱ27，Ｑ28からなり、このリミッタ回路の
トランジスタＱ27，Ｑ28のエミッタを差動アンプ１のト
ランジスタＱ20，Ｑ21のコレクタに、コレクタを所定の
値の固定電位ＶＣＣにそれぞれ接続し、ホールド時、リ
ミッタ回路のトランジスタＱ27，Ｑ28のベースにオン信
号を入力して、差動アンプ１のトランジスタＱ20，Ｑ21
のコレクタを所定の値の固定電位ＶＣＣに接続すること
を特徴とする。また（１０）上記（８）に記載のトラッ
ク／ホールドアンプにおいて、リミッタ回路２０，２
１，８０，８１は、少なくとも１個のダイオードからな
り、このダイオードのカソードを差動アンプ１のトラン
ジスタＱ20，Ｑ21のコレクタに、アノードを所定の値の
固定電位ＶＣＣにそれぞれ接続することを特徴とする。In order to achieve the above object, the T / H amplifier of the present invention (1) suppresses a change in output due to a change in input signals In1 and In2 of the differential amplifier 1 in the hold mode. Means (pull-up circuits 13-15, 4
0, 41, bypass circuits 18, 19, 70, 71, limiter circuits 20, 21, 60, 61, 80, 81) are provided. In addition, (2) the output voltage of the differential amplifier 1 is fixed to a predetermined value during the hold in which the output voltage of the differential amplifier is held by the hold circuit, and changes in the input signals In1 and In2 of the differential amplifier 1 during the hold Means for suppressing the output change due to (limiter circuits 20, 21, 60,
61, 80, 81) are provided. Also,
(3) Means for turning off the grounded-emitter transistors Q20, Q21 at the input stage of the differential amplifier 1 when the hold circuit 2 holds the output voltage of the differential amplifier 1 (pull-up circuits 13-15, 40, 41, bypass circuit 1
8, 19, 70, 71) are provided to suppress output changes due to changes in the input signals In1 and In2 of the differential amplifier 1 during hold. (4) In the track / hold amplifier described in (3) above, the means for turning off the transistors Q20, Q21 of the differential amplifier 1 is such that the emitter voltage of the transistors Q20, Q21 during hold is higher than the base voltage. Pull-up circuits 13 to 1 that hold high
It is characterized by comprising 5, 40, 41. Also,
(5) In the track / hold amplifier described in (4) above, the pull-up circuits 13 to 15, 40 and 41 are composed of grounded-emitter transistors Q22 to Q24, and the emitters of the transistors Q22 to Q24 of this pull-up circuit. To the emitters of the transistors Q20 and Q21 of the differential amplifier 1,
The collectors are connected to predetermined fixed voltage terminals (VCC) respectively, and at the time of hold, the transistors Q22 to Q22 of the pull-up circuit.
An ON signal is input to the base of Q24 to keep the emitter voltages of the transistors Q20 and Q21 of the differential amplifier 1 higher than the base voltage. (6) In the track / hold amplifier described in (3) above, the means for turning off the transistors Q20 and Q21 of the differential amplifier 1 is a bypass connecting the emitter and collector of the transistors Q20 and Q21 during holding. Circuits 18, 19, 70,
It is characterized by comprising 71. (7) In the track / hold amplifier described in (6) above, the bypass circuits 18, 19, 70, 71 are composed of grounded-emitter transistors Q25, Q26, and the emitters of the transistors Q25, Q26 of the bypass circuit are The emitters of the transistors Q20 and Q21 of the differential amplifier 1 are connected to the emitters of the transistors Q20 and Q21 of the differential amplifier, respectively.
An ON signal is input to the base of Q26 to connect the collectors and emitters of the transistors Q20 and Q21 of the differential amplifier 1. (8) When holding the output voltage of the differential amplifier 1 by the hold circuit 2, the collector ends of the transistors Q20 and Q21 of the differential amplifier 1 are
Limiter circuits 20 and 2 for fixing a fixed potential of a predetermined value
1, 60, 61, 80, 81 are provided to suppress a change in output due to a change in input signals In1 and In2 of the differential amplifier 1 during hold. (9) In the track / hold amplifier described in (8) above, the limiter circuits 20, 21, 60 and 61 are composed of grounded-emitter transistors Q27 and Q28, and the emitters of the transistors Q27 and Q28 of this limiter circuit are The collectors of the transistors Q20 and Q21 of the differential amplifier 1 are respectively connected to a fixed potential VCC of a predetermined value, and an ON signal is input to the bases of the transistors Q27 and Q28 of the limiter circuit to hold the differential amplifier. 1 transistor Q20, Q21
Is connected to a fixed potential VCC having a predetermined value. (10) In the track / hold amplifier according to (8), the limiter circuits 20 and 2 are provided.
1, 80 and 81 are composed of at least one diode, and the cathode of this diode is connected to the collectors of the transistors Q20 and Q21 of the differential amplifier 1 and the anode thereof is connected to a fixed potential VCC of a predetermined value, respectively. To do.
【０００７】[0007]
【発明の実施の形態】本発明においては、ホールド時に
入力信号の変化が出力に漏れ込む現象（フィードスル
ー）を防止するために、入力信号を増幅する差動アンプ
１のホールド時における出力の変化を抑止するための手
段を設ける。例えば、差動アンプ１の入力段のエミッタ
接地型トランジスタＱ20、Ｑ21のエミッタ端にプルアッ
プ回路１３〜１５を設ける。そして、ホールド時に、こ
のプルアップ回路１３〜１５を起動し、トランジスタＱ
20、Ｑ21のエミッタ電圧をベース電圧より高くして、ト
ランジスタＱ20、Ｑ21をオフ状態とする。この結果、ホ
ールド時、差動アンプ１の出力は、入力信号が変化して
も固定されたままとなり、ホールド回路２のトランジス
タＱ16、Ｑ17におけるフィードスルーを抑止できる。BEST MODE FOR CARRYING OUT THE INVENTION In the present invention, in order to prevent a phenomenon (feedthrough) in which a change in an input signal leaks into an output during a hold, a change in output during a hold of a differential amplifier 1 for amplifying an input signal. To provide a means to deter. For example, pull-up circuits 13 to 15 are provided at the emitter ends of the grounded-emitter transistors Q20 and Q21 at the input stage of the differential amplifier 1. Then, at the time of hold, the pull-up circuits 13 to 15 are activated to turn on the transistor Q.
The emitter voltage of 20 and Q21 is made higher than the base voltage to turn off the transistors Q20 and Q21. As a result, during hold, the output of the differential amplifier 1 remains fixed even if the input signal changes, and feedthrough in the transistors Q16 and Q17 of the hold circuit 2 can be suppressed.
【０００８】このように、ホールドキャパシタを大きく
することなく、フィードスルーエラーを低減することが
できるので、Ｔ／Ｈアンプを精度劣化させることなく高
速化できる。また、例えば、トランジスタＱ20、Ｑ21の
コレクタ−エミッタ間に、電流のバイパス回路１８，１
９を設けることでも、同様の動作により、ホールド時に
トランジスタＱ20、Ｑ21をオフ状態にすることができ、
入力信号の変化が出力されなくなる。また、例えば、差
動アンプ１の出力端に、リミッタ回路２０，２１を設
け、差動アンプ１の出力電圧が所期の電圧より低下しな
いようにすることで、入力信号の変化が差動アンプ１か
ら出力されることを抑制することができ、フィードスル
ーを大幅に低減することができる。As described above, since the feedthrough error can be reduced without increasing the size of the hold capacitor, the speed of the T / H amplifier can be increased without degrading the accuracy. Further, for example, a current bypass circuit 18, 1 is provided between the collector and emitter of the transistors Q20, Q21.
By providing 9 as well, by the same operation, the transistors Q20 and Q21 can be turned off at the time of holding,
Changes in the input signal are no longer output. Further, for example, by providing limiter circuits 20 and 21 at the output terminals of the differential amplifier 1 so that the output voltage of the differential amplifier 1 does not drop below the desired voltage, the change in the input signal is changed. 1 can be suppressed, and feedthrough can be significantly reduced.
【０００９】[0009]
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のＴ／Ｈアンプの本発明に係
る構成の第１の実施例を示すブロック図である。本図に
おいて、１は差動アンプであり、この差動アンプ１は、
負荷回路５と定電流源回路６、および、エミッタ接地型
のトランジスタＱ20，Ｑ21とこのトランジスタＱ20，Ｑ
21のそれぞれのエミッタ端に直列に接続された抵抗から
なる１対の入力回路４とにより構成されている。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. In the figure, 1 is a differential amplifier, and this differential amplifier 1 is
Load circuit 5, constant current source circuit 6, grounded-emitter type transistors Q20, Q21, and these transistors Q20, Q
21 and a pair of input circuits 4 each consisting of a resistor connected in series to each emitter terminal.
【００１０】そして、本第１の実施例のＴ／Ｈアンプ
は、このような構成の差動アンプ１と、差動アンプ１の
出力を入力とする１対のトランジスタＱ16，Ｑ17と、定
電流源回路７，８の電流をトランジスタＱ16，Ｑ17に流
す場合と差動アンプ１の負荷回路５に流す場合を制御信
号THck1により選択するスイッチ回路９，１０と、トラ
ンジスタＱ16，Ｑ17のエミッタ電圧を保持するホールド
キャパシタＣＨ1，ＣＨ2と、このホールドキャパシタＣ
Ｈ1，ＣＨ2の保持電圧を低インピーダンス出力する出力
回路１１，１２と、入力回路４の接続端に設けられ、制
御信号THck2で制御される本発明に係るプルアップ回路
１３により構成されている。The T / H amplifier of the first embodiment comprises a differential amplifier 1 having such a structure, a pair of transistors Q16 and Q17 having an output of the differential amplifier 1 as an input, and a constant current. Holds the switch circuits 9 and 10 for selecting the currents of the source circuits 7 and 8 through the transistors Q16 and Q17 and the load circuit 5 of the differential amplifier 1 by the control signal THck1, and the emitter voltages of the transistors Q16 and Q17. Hold capacitors CH1 and CH2, and this hold capacitor C
It is composed of output circuits 11 and 12 that output the holding voltages of H1 and CH2 with low impedance, and a pull-up circuit 13 according to the present invention that is provided at the connection end of the input circuit 4 and is controlled by a control signal THck2.
【００１１】このような構成において、本実施例のＴ／
Ｈアンプでは、ホールド時にプルアップ回路１３を動作
させ、入力トランジスタＱ20，Ｑ21のエミッタ電圧をベ
ース電圧より高い電圧にプルアップする。この結果、ト
ランジスタＱ20，Ｑ21がオフとなり、これにより、トラ
ンジスタＱ20，Ｑ21のベースにおける入力信号In1，In2
の変化が、コレクタすなわち差動アンプ１の出力に漏れ
出ることを抑止することができる。以下、プルアップ回
路１３を含む図１におけるＴ／Ｈアンプの詳細例を、図
２を用いて説明する。In such a configuration, the T /
In the H amplifier, the pull-up circuit 13 is operated at the time of holding to pull up the emitter voltage of the input transistors Q20 and Q21 to a voltage higher than the base voltage. As a result, the transistors Q20 and Q21 are turned off, which causes the input signals In1 and In2 at the bases of the transistors Q20 and Q21.
Can be suppressed from leaking to the collector, that is, the output of the differential amplifier 1. Hereinafter, a detailed example of the T / H amplifier in FIG. 1 including the pull-up circuit 13 will be described with reference to FIG.
【００１２】図２は、図１におけるＴ／Ｈアンプの詳細
例を示す回路図である。本実施例においては、図１にお
ける負荷回路５として抵抗負荷を、図１における定電流
源回路６〜８としてトランジスタとこのトランジスタの
エミッタに抵抗を直列に接続してなる定電流源回路３
０，３０１，３０２を、また、図１におけるスイッチ回
路９，１０としてそれぞれ一対のトランジスタペア５
０，５１を、また、図１における出力回路１１，１２と
してエミッタフォロワ回路３１，３２を用いている。そ
して、図１における本発明に係るプルアップ回路１３と
してのプルアップ回路４０は、トランジスタＱ22を定電
流源回路３０の出力端と電源VCC端間に接続することに
より構成している。FIG. 2 is a circuit diagram showing a detailed example of the T / H amplifier in FIG. In the present embodiment, a resistance load is used as the load circuit 5 in FIG. 1, and a constant current source circuit 3 is formed by connecting a transistor and a resistor in series to the emitter of the transistor as the constant current source circuits 6 to 8 in FIG.
0, 301, 302, and a pair of transistor pairs 5 as switching circuits 9, 10 in FIG.
0 and 51, and emitter follower circuits 31 and 32 are used as the output circuits 11 and 12 in FIG. The pull-up circuit 40 as the pull-up circuit 13 according to the present invention in FIG. 1 is configured by connecting the transistor Q22 between the output end of the constant current source circuit 30 and the power supply VCC end.
【００１３】このプルアップ回路４０におけるトランジ
スタＱ22を、制御信号VBHckによりオン、オフ制御す
る。ここで、トランジスタＱ20，Ｑ21のベースへの入力
信号In1，In2の許容最大電圧をＶmaxとする時、 VBHck（「High」）＞Ｖmax−Ｉo・Ｒe となるように、VBHckの「High」レベルを設定すること
により、入力信号In1，In2がＶmax以下である限り、VBH
ckが「High」の時、入力トランジスタはオフとなる。
尚、ここで、ＲeはトランジスタＱ20，Ｑ21のエミッタ
端抵抗の値で、Ｉoはこの抵抗に流れる電流である。The transistor Q22 in the pull-up circuit 40 is turned on / off by the control signal VBHck. Here, when the maximum allowable voltage of the input signals In1 and In2 to the bases of the transistors Q20 and Q21 is Vmax, the "High" level of VBHck is set so that VBHck ("High")> Vmax-Io.Re. By setting, as long as the input signals In1 and In2 are below Vmax, VBH
When ck is "High", the input transistor is off.
Here, Re is the value of the emitter end resistance of the transistors Q20 and Q21, and Io is the current flowing through this resistance.
【００１４】図３は、本発明のＴ／Ｈアンプの本発明に
係る構成の第２の実施例を示すブロック図である。本実
施例のＴ／Ｈアンプにおいては、プルアップ回路１４，
１５を、入力段のトランジスタＱ20，Ｑ21のそれぞれの
エミッタ端に個々に設けている。このような構成によっ
て、図１における第１の実施例と同様に、本第２の実施
例のＴ／Ｈアンプでは、ホールド時にプルアップ回路１
４，１５を動作させ、入力トランジスタＱ20，Ｑ21のエ
ミッタ電圧をベース電圧より高い電圧にプルアップし
て、トランジスタＱ20，Ｑ21をオフとし、トランジスタ
Ｑ20，Ｑ21のベースにおける入力信号In1，In2の変化
が、差動アンプ１の出力に漏れ出ることを抑止する。FIG. 3 is a block diagram showing a second embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. In the T / H amplifier of this embodiment, the pull-up circuit 14,
15 are individually provided at the emitter ends of the transistors Q20 and Q21 of the input stage. With such a configuration, similarly to the first embodiment in FIG. 1, in the T / H amplifier of the second embodiment, the pull-up circuit 1 at the time of holding is held.
4 and 15 are operated to pull up the emitter voltage of the input transistors Q20 and Q21 to a voltage higher than the base voltage, turn off the transistors Q20 and Q21, and change the input signals In1 and In2 at the bases of the transistors Q20 and Q21. , Suppresses leakage to the output of the differential amplifier 1.
【００１５】図４は、図３におけるＴ／Ｈアンプの詳細
例を示す回路図である。本図においては、図３における
本発明に係るプルアップ回路１４，１５としてのプルア
ップ回路４１，４２は、入力トランジスタＱ20，Ｑ21の
エミッタと電源VCC端間に、トランジスタＱ23，Ｑ24を
それぞれ設けた構成となっている。ここで、トランジス
タＱ23，Ｑ24は制御信号VBHckでオン、オフが制御さ
れ、この場合、 VBHck（「High」）＞Ｖmax（：入力信号In1，In2の許容
最大電圧） に設定することで、入力信号In1，In2の最大時にも、VB
Hckが「High」レベルとなり入力トランジスタＱ20，Ｑ2
1をオフすることができる。FIG. 4 is a circuit diagram showing a detailed example of the T / H amplifier in FIG. In the drawing, the pull-up circuits 41 and 42 as the pull-up circuits 14 and 15 according to the present invention in FIG. 3 are provided with transistors Q23 and Q24 between the emitters of the input transistors Q20 and Q21 and the power supply VCC terminal, respectively. It is composed. Here, the transistors Q23 and Q24 are controlled to be turned on and off by the control signal VBHck. In this case, by setting VBHck (“High”)> Vmax (: maximum voltage of the input signals In1 and In2), the input signal VB even at the maximum of In1 and In2
Hck becomes "High" level and input transistors Q20 and Q2
One can turn off.
【００１６】図５は、本発明のＴ／Ｈアンプの本発明に
係る構成の第３の実施例を示すブロック図である。本例
は、図３に示すＴ／Ｈアンプにおける差動アンプの入力
回路４と定電流源６の構成を変えたものである。すなわ
ち、本第３の実施例のＴ／Ｈアンプにおいては、入力段
のトランジスタＱ20，Ｑ21のエミッタ間に抵抗を設け、
各トランジスタＱ20，Ｑ21のそれぞれのエミッタに定電
流源回路１６，１７を設けている。そして、プルアップ
回路１４，１５を、入力段のトランジスタＱ20，Ｑ21の
エミッタ端に個々に設けている。このような構成によっ
て、図１，３における第１，第２の実施例と同様に、本
第３の実施例のＴ／Ｈアンプでは、ホールド時にプルア
ップ回路１４，１５を動作させ、入力トランジスタＱ2
0，Ｑ21のエミッタ電圧をベース電圧より高い電圧にプ
ルアップして、トランジスタＱ20，Ｑ21をオフとし、ト
ランジスタＱ20，Ｑ21のベースにおける入力信号の変化
が、差動アンプ１の出力に漏れ出ることを抑止する。FIG. 5 is a block diagram showing a third embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. In this example, the configurations of the input circuit 4 and the constant current source 6 of the differential amplifier in the T / H amplifier shown in FIG. 3 are changed. That is, in the T / H amplifier of the third embodiment, a resistor is provided between the emitters of the input stage transistors Q20 and Q21,
Constant current source circuits 16 and 17 are provided on the respective emitters of the transistors Q20 and Q21. The pull-up circuits 14 and 15 are individually provided at the emitter ends of the transistors Q20 and Q21 at the input stage. With such a configuration, similarly to the first and second embodiments in FIGS. 1 and 3, in the T / H amplifier of the third embodiment, the pull-up circuits 14 and 15 are operated at the time of holding and the input transistor Q2
The emitter voltage of 0, Q21 is pulled up to a voltage higher than the base voltage, the transistors Q20, Q21 are turned off, and changes in the input signals at the bases of the transistors Q20, Q21 are leaked to the output of the differential amplifier 1. Deter.
【００１７】図６は、図５におけるＴ／Ｈアンプの詳細
例を示す回路図である。本図においては、図５における
本発明に係るプルアップ回路１４，１５としてのプルア
ップ回路４１，４２は、抵抗で相互に接続され、かつ、
それぞれ個別の定電流源回路３０３に接続された入力ト
ランジスタＱ20，Ｑ21のエミッタと、電源VCC端との間
に、トランジスタＱ23，Ｑ24をそれぞれ設けた構成とな
っている。図４に示した動作と同様にして、トランジス
タＱ23，Ｑ24は制御信号VBHckでオン、オフが制御さ
れ、 VBHck（「High」）＞Ｖmax（：入力信号In1，In2の許容
最大電圧） に設定することで、入力信号の最大時にも、VBHckが「H
igh」レベルとなり入力トランジスタＱ20，Ｑ21をオフ
することができる。FIG. 6 is a circuit diagram showing a detailed example of the T / H amplifier in FIG. In the figure, the pull-up circuits 41 and 42 as the pull-up circuits 14 and 15 according to the present invention in FIG. 5 are connected to each other by a resistor, and
Transistors Q23 and Q24 are respectively provided between the emitters of the input transistors Q20 and Q21 connected to the individual constant current source circuits 303 and the power supply VCC terminal. Similarly to the operation shown in FIG. 4, the transistors Q23 and Q24 are controlled to be turned on and off by the control signal VBHck, and set to VBHck (“High”)> Vmax (: maximum voltage of the input signals In1 and In2). As a result, VBHck becomes “H
It becomes "igh" level, and the input transistors Q20 and Q21 can be turned off.
【００１８】図１〜図６に示した第１〜第３の実施例の
各Ｔ／Ｈアンプが差動出力であるのに対して、シングル
出力とした場合を示した実施例を図７〜図９のそれぞれ
で示す。図７は、図１，２における第１の実施例をシン
グル出力Ｔ／Ｈアンプに適用した例を示し、図８は、図
３，４における第２の実施例をシングル出力Ｔ／Ｈアン
プに適用した例を示し、図９は、図５，６における第３
の実施例をシングル出力Ｔ／Ｈアンプに適用した例を示
すブロック図である。これら図７〜図９における実施例
においても、ホールド時にプルアップ回路１３〜１５を
動作させて、入力トランジスタＱ20，Ｑ21のエミッタ電
圧をベース電圧より高い電圧にプルアップすることで、
トランジスタＱ20，Ｑ21をオフにすることができ、入力
信号の変化が出力に漏れ出ることを抑止することができ
る。While each T / H amplifier of the first to third embodiments shown in FIGS. 1 to 6 has a differential output, the embodiment shown in FIG. Shown in each of FIG. FIG. 7 shows an example in which the first embodiment in FIGS. 1 and 2 is applied to a single output T / H amplifier, and FIG. 8 shows a second embodiment in FIGS. The applied example is shown in FIG. 9, and the third example in FIGS.
FIG. 7 is a block diagram showing an example in which the example of FIG. 1 is applied to a single output T / H amplifier. Also in the embodiments shown in FIGS. 7 to 9, the pull-up circuits 13 to 15 are operated at the time of holding to pull up the emitter voltages of the input transistors Q20 and Q21 to a voltage higher than the base voltage.
The transistors Q20 and Q21 can be turned off, and the change of the input signal can be prevented from leaking to the output.
【００１９】図１０は、本発明のＴ／Ｈアンプの本発明
に係る構成の第４の実施例を示すブロック図である。本
図に示す実施例は、図３に示した第２の実施例における
プルアップ回路１４，１５に代えてバイパス回路１８，
１９を用いた実施例であり、バイパス回路１８，１９を
入力トランジスタＱ20，Ｑ21のエミッタ−コレクタ間に
それぞれ設けた構成となっている。バイパス回路１８，
１９は、制御信号THck2により、回路動作のオン、オフ
が制御される。ホールドモード時にバイパス回路１８，
１９をオンにすると、入力トランジスタＱ20，Ｑ21に電
流が流れなくなる。これにより、入力の変化が出力され
なくなる。FIG. 10 is a block diagram showing a fourth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. The embodiment shown in this figure has a bypass circuit 18 in place of the pull-up circuits 14 and 15 in the second embodiment shown in FIG.
In this embodiment, 19 is used, and bypass circuits 18 and 19 are provided between the emitters and collectors of the input transistors Q20 and Q21, respectively. Bypass circuit 18,
On / off of the circuit operation of 19 is controlled by the control signal THck2. Bypass circuit 18 in hold mode,
When 19 is turned on, no current flows in the input transistors Q20 and Q21. As a result, the change in input is not output.
【００２０】図１１は、図１０におけるＴ／Ｈアンプの
詳細例を示す回路図である。本例は、図４におけるプル
アップ回路４１，４２の代わりにバイパス回路７０，７
１を用いたものである。本実施例では、バイパス回路７
０，７１を単一のトランジスタＱ25，Ｑ26で構成してい
る。バイパス回路７０，７１としてのトランジスタＱ2
5，Ｑ26を入力トランジスタＱ20，Ｑ21のエミッタ−コ
レクタ間にそれぞれ接続する。トランジスタＱ25，Ｑ26
は制御信号VBHckでオン、オフ制御される。このトラン
ジスタＱ25，Ｑ26がオンの時には入力トランジスタＱ2
0，Ｑ21はオフとなり、ホールド時、入力の変化は出力
されない。FIG. 11 is a circuit diagram showing a detailed example of the T / H amplifier in FIG. In this example, the bypass circuits 70 and 7 are used instead of the pull-up circuits 41 and 42 in FIG.
1 is used. In this embodiment, the bypass circuit 7
0 and 71 are composed of a single transistor Q25 and Q26. Transistor Q2 as bypass circuit 70,71
5 and Q26 are connected between the emitter and collector of the input transistors Q20 and Q21, respectively. Transistors Q25, Q26
Is controlled to be turned on / off by a control signal VBHck. When these transistors Q25 and Q26 are on, the input transistor Q2
0 and Q21 are turned off, and input changes are not output during hold.
【００２１】図１２は、本発明のＴ／Ｈアンプの本発明
に係る構成の第５の実施例を示すブロック図である。本
図に示す実施例は、図５に示した第３の実施例における
プルアップ回路１４，１５に代えてバイパス回路１８，
１９を用いた例であり、バイパス回路１８，１９を入力
トランジスタＱ20，Ｑ21のエミッタ−コレクタ間にそれ
ぞれ設けた構成となっている。制御信号THck2により、
バイパス回路１８，１９の動作のオン、オフが制御さ
れ、バイパス回路１８，１９がオンになると、入力トラ
ンジスタＱ20，Ｑ21に電流が流れなくなり、入力の変化
が出力されなくなる。FIG. 12 is a block diagram showing a fifth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. The embodiment shown in this figure has a bypass circuit 18 in place of the pull-up circuits 14 and 15 in the third embodiment shown in FIG.
In this example, 19 is used, and bypass circuits 18 and 19 are provided between the emitters and collectors of the input transistors Q20 and Q21, respectively. By the control signal THck2,
When the bypass circuits 18 and 19 are turned on and off and the bypass circuits 18 and 19 are turned on, no current flows through the input transistors Q20 and Q21, and the input change is not output.
【００２２】図１３は、図１２におけるＴ／Ｈアンプの
詳細例を示す回路図である。本例は、図６におけるプル
アップ回路４１，４２の代わりにバイパス回路７０，７
１を用いたものである。本実施例では、バイパス回路７
０，７１を単一のトランジスタＱ25，Ｑ26で構成してい
る。バイパス回路７０，７１としてのトランジスタＱ2
5，Ｑ26を入力トランジスタＱ20，Ｑ21のエミッタ−コ
レクタ間にそれぞれ接続する。トランジスタＱ25，Ｑ26
は制御信号VBHckでオン、オフ制御される。このトラン
ジスタＱ25，Ｑ26がオンの時には入力トランジスタＱ2
0，Ｑ21はオフとなり、ホールド時、入力信号In1，In2
の変化は出力されない。FIG. 13 is a circuit diagram showing a detailed example of the T / H amplifier in FIG. In this example, the bypass circuits 70 and 7 are used instead of the pull-up circuits 41 and 42 in FIG.
1 is used. In this embodiment, the bypass circuit 7
0 and 71 are composed of a single transistor Q25 and Q26. Transistor Q2 as bypass circuit 70,71
5 and Q26 are connected between the emitter and collector of the input transistors Q20 and Q21, respectively. Transistors Q25, Q26
Is controlled to be turned on / off by a control signal VBHck. When these transistors Q25 and Q26 are on, the input transistor Q2
0 and Q21 are turned off, and input signals In1 and In2 are held during hold.
Is not output.
【００２３】図１４および図１５に示す実施例は、図１
０，図１２に示した実施例が完全差動型であるのに対し
て、シングル出力とした場合の実施例である。図１４
は、図１０における第４の実施例をシングル出力Ｔ／Ｈ
アンプに適用した例を示し、図１５は、図１２における
第５の実施例をシングル出力Ｔ／Ｈアンプに適用した例
を示すブロック図である。これら図１４，図１５におけ
る実施例においても、ホールド時にバイパス回路１８，
１９を動作させて、入力トランジスタＱ20，Ｑ21をオフ
とし、入力信号In1，In2の変化が出力に漏れ出ることを
抑止する。The embodiment shown in FIGS. 14 and 15 is similar to that shown in FIG.
0, the embodiment shown in FIG. 12 is a fully differential type, whereas the embodiment shown in FIG. FIG.
Is a single output T / H according to the fourth embodiment in FIG.
An example applied to an amplifier is shown, and FIG. 15 is a block diagram showing an example applied to the single output T / H amplifier of the fifth embodiment in FIG. Also in the embodiments shown in FIGS. 14 and 15, the bypass circuit 18,
19 is operated to turn off the input transistors Q20 and Q21 to prevent the changes in the input signals In1 and In2 from leaking to the output.
【００２４】図１６は、本発明のＴ／Ｈアンプの本発明
に係る構成の第６の実施例を示すブロック図である。本
図に示す実施例は、図３に示した第２の実施例における
プルアップ回路１４，１５に代えて、図３の差動アンプ
１の出力変化が入力の変化に対して微小となるように、
出力インピーダンスの小さいリミッタ回路２０，２１を
設けたものであり、このリミッタ回路２０，２１を入力
トランジスタＱ20，Ｑ21のコレクタにそれぞれ接続した
構成となっている。FIG. 16 is a block diagram showing a sixth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. In the embodiment shown in this figure, instead of the pull-up circuits 14 and 15 in the second embodiment shown in FIG. 3, the output change of the differential amplifier 1 of FIG. To
Limiter circuits 20 and 21 having a small output impedance are provided, and the limiter circuits 20 and 21 are connected to the collectors of the input transistors Q20 and Q21, respectively.
【００２５】制御信号VBlimitにより、リミッタ回路２
０，２１を動作させ、ホールド時に差動アンプの出力、
すなわち入力トランジスタＱ20，Ｑ21のコレクタの同相
電圧を低下させる。このことで、この差動アンプの出力
を入力とするトランジスタＱ16，Ｑ17のベース電圧が低
下し、トランジスタＱ16，Ｑ17がオフする。これによ
り、ホールドキャパシタＣＨ1，ＣＨ2に電圧が保持され
る。この時、入力トランジスタＱ20，Ｑ21のベースにお
ける入力信号In1，In2が変化すると、入力トランジスタ
Ｑ20，Ｑ21に流れる電流も変化するが、出力インピーダ
ンスの小さいリミッタ回路２０，２１を設け、変化した
電流を、負荷回路５ではなくリミッタ回路２０，２１に
流すことにより、差動アンプの出力電圧、すなわち入力
トランジスタＱ20，Ｑ21のコレクタの電圧変化を抑止す
ることができる。The limiter circuit 2 is controlled by the control signal VBlimit.
0 and 21 are operated, the output of the differential amplifier at the time of hold,
That is, the common mode voltage of the collectors of the input transistors Q20 and Q21 is lowered. As a result, the base voltage of the transistors Q16, Q17 which receives the output of the differential amplifier is lowered, and the transistors Q16, Q17 are turned off. As a result, the voltage is held in the hold capacitors CH1 and CH2. At this time, when the input signals In1 and In2 at the bases of the input transistors Q20 and Q21 change, the current flowing through the input transistors Q20 and Q21 also changes, but the changed currents are provided by providing limiter circuits 20 and 21 having a small output impedance. By flowing the voltage to the limiter circuits 20 and 21 instead of the load circuit 5, it is possible to suppress the output voltage of the differential amplifier, that is, the voltage change of the collectors of the input transistors Q20 and Q21.
【００２６】図１７は、図１６におけるＴ／Ｈアンプの
詳細例を示す回路図である。本例は、図１６の実施例に
おける負荷回路５として抵抗負荷を、定電流源回路６〜
８としてトランジスタとそのトランジスタのエミッタに
抵抗を直列に接続した定電流源回路３０，３０１，３０
２を、スイッチ回路９，１０としてそれぞれ一対のトラ
ンジスタペア５０，５１を、出力回路１１，１２として
エミッタフォロワ回路３１，３２を設け、そして本発明
に係るリミッタ回路６０，６１として、ベースに定電圧
VBlimitを入力した単一のトランジスタＱ27，Ｑ28を、
差動アンプの出力端と電源端間に接続して設けている。FIG. 17 is a circuit diagram showing a detailed example of the T / H amplifier in FIG. In this example, a resistive load is used as the load circuit 5 in the embodiment of FIG.
Reference numeral 8 is a constant current source circuit 30, 301, 30 in which a resistor is connected in series to the transistor and the emitter of the transistor.
2, a pair of transistor pairs 50 and 51 as switch circuits 9 and 10, respectively, emitter follower circuits 31 and 32 as output circuits 11 and 12, and a constant voltage at the base as limiter circuits 60 and 61 according to the present invention.
The single transistors Q27 and Q28 which input VBlimit,
It is connected between the output terminal of the differential amplifier and the power supply terminal.
【００２７】差動アンプの出力電圧Ｖo１の許容範囲を ＶＬ＜Ｖo１＜ＶＨ とした場合、トランジスタＱ27，Ｑ28に印加すべきベー
ス電圧VBlimitを、 VBlimit＝ＶＬ＋Ｖｂe−ｄＶ と設定する。ここで、ＶｂeはトランジスタＱ27，Ｑ28
のベース−エミッタ間電圧、ｄＶは設計マージンにより
決定する電圧である。When the allowable range of the output voltage Vo1 of the differential amplifier is VL <Vo1 <VH, the base voltage VBlimit to be applied to the transistors Q27 and Q28 is set as VBlimit = VL + Vbe-dV. Here, Vbe is the transistor Q27, Q28
The base-emitter voltage, dV, is a voltage determined by the design margin.
【００２８】これにより、Ｔ／Ｈアンプのトラックモー
ドでは、リミッタ回路であるトランジスタＱ27，Ｑ28は
オフ状態にある。他方、ホールドモード時には、差動ア
ンプの同相の出力電圧が低下し、トランジスタＱ27，Ｑ
28はオン状態になる。この時の差動アンプの出力電圧Ｖ
oｈは、 Ｖoｈ＝VBlimit−Ｖｂe＝ＶＬ−ｄＶ で電圧降下が制限される。入力信号In1，In2によって入
力トランジスタＱ20，Ｑ21に流れる電流は変化するが、
この電流はリミッタ回路６０，６１に流れ、負荷抵抗の
電流はほぼ一定に保たれる。このため、差動アンプの出
力電圧が入力によって変化することが抑止され、フィー
ドスルーによる精度劣化を防止できる。As a result, in the track mode of the T / H amplifier, the transistors Q27 and Q28 which are limiter circuits are in the off state. On the other hand, in the hold mode, the in-phase output voltage of the differential amplifier drops and the transistors Q27, Q
28 goes on. Output voltage V of the differential amplifier at this time
For oh, the voltage drop is limited by Voh = VBlimit-Vbe = VL-dV. Although the currents flowing in the input transistors Q20 and Q21 change depending on the input signals In1 and In2,
This current flows in the limiter circuits 60 and 61, and the current of the load resistance is kept substantially constant. Therefore, it is possible to prevent the output voltage of the differential amplifier from being changed by the input, and it is possible to prevent accuracy deterioration due to feedthrough.
【００２９】図１８は、本発明のＴ／Ｈアンプの本発明
に係る構成の第７の実施例を示すブロック図である。本
例においては、リミッタ回路を、ダイオードにより構成
している。すなわち、差動アンプの出力端（入力トラン
ジスタＱ20，Ｑ21のコレクタ）と、電源端間にそれぞれ
所期の個数のダイオードを直列接続した回路をリミッタ
回路８０，８１としている。このような構成のリミッタ
回路８０，８１によっても、図１７における説明と同様
にして、ホールド時における入力信号In1，In2の変化に
よる差動アンプの出力電圧の変化を抑止することができ
る。FIG. 18 is a block diagram showing a seventh embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. In this example, the limiter circuit is composed of diodes. That is, the limiter circuits 80 and 81 are circuits in which a desired number of diodes are connected in series between the output terminals (collectors of the input transistors Q20 and Q21) of the differential amplifier and the power supply terminals. With the limiter circuits 80 and 81 having such a configuration, it is possible to suppress the change in the output voltage of the differential amplifier due to the change in the input signals In1 and In2 at the time of holding, similarly to the description in FIG.
【００３０】図１９は、本発明のＴ／Ｈアンプの本発明
に係る構成の第８の実施例を示すブロック図である。本
図に示す実施例は、図５に示した第３の実施例における
プルアップ回路１４，１５に代えて、差動アンプの出力
変化（入力トランジスタのＱ20，Ｑ21のコレクタ）が入
力の変化に対して微小となるように、出力インピーダン
スの小さいリミッタ回路２０，２１を設けたものであ
り、このリミッタ回路２０，２１を入力トランジスタＱ
20，Ｑ21のコレクタにそれぞれ接続した構成となってい
る。図１６における動作と同様にして、リミッタ回路２
０，２１により、ホールド時における入力信号In1，In2
の変化に伴う差動アンプの出力電圧変化を抑止すること
ができる。FIG. 19 is a block diagram showing an eighth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. In the embodiment shown in this figure, instead of the pull-up circuits 14 and 15 in the third embodiment shown in FIG. 5, changes in the output of the differential amplifier (collectors of Q20 and Q21 of the input transistors) change into changes in the input. On the other hand, limiter circuits 20 and 21 having a small output impedance are provided so that the limiter circuits 20 and 21 are input transistor Q.
It is connected to the collectors of 20 and Q21 respectively. Similar to the operation in FIG. 16, the limiter circuit 2
Input signals In1 and In2 during hold by 0 and 21
It is possible to suppress the change in the output voltage of the differential amplifier due to the change in.
【００３１】図２０は、図１９におけるＴ／Ｈアンプの
詳細例を示す回路図である。本例は、また、図１７に示
すＴ／Ｈアンプの差動アンプにおける定電流源回路３０
の構成を変えた実施例でもある。すなわち、入力トラン
ジスタのＱ20，Ｑ21のエミッタ端にそれぞれ定電流源回
路３０３を設け、さらにそのエミッタ間に抵抗を接続す
る構成にした場合の実施例である。このような構成によ
り、図１７における動作と同様にして、ホールド時にお
ける入力信号In1，In2の変化に伴う入力トランジスタＱ
20，Ｑ21に流れる電流を、リミッタ回路６０，６１に流
し、負荷抵抗の電流をほぼ一定に保ち、差動アンプの出
力電圧が入力によって変化することを抑止することがで
きる。FIG. 20 is a circuit diagram showing a detailed example of the T / H amplifier in FIG. In this example, the constant current source circuit 30 in the differential amplifier of the T / H amplifier shown in FIG.
It is also an example in which the configuration of is changed. That is, this is an embodiment in which constant current source circuits 303 are provided at the emitter terminals of the input transistors Q20 and Q21, respectively, and a resistor is connected between the emitters. With such a configuration, similarly to the operation in FIG. 17, the input transistor Q due to the change of the input signals In1 and In2 at the time of holding.
The currents flowing through 20, Q21 can be made to flow through the limiter circuits 60, 61, the currents of the load resistances can be kept substantially constant, and the output voltage of the differential amplifier can be suppressed from being changed by the input.
【００３２】図２１は、本発明のＴ／Ｈアンプの本発明
に係る構成の第９の実施例を示すブロック図である。本
例は、ダイオードからなるリミッタ回路８０，８１を設
けたものであり、また、図１８に示すＴ／Ｈアンプの差
動アンプにおける定電流源回路３０の構成を変えた実施
例でもある。すなわち、入力トランジスタのＱ20，Ｑ21
のエミッタ端にそれぞれ定電流源回路３０３を設け、さ
らにそのエミッタ間に抵抗を接続する構成にした場合の
実施例である。この構成により、図１８における動作、
すなわち図１７における動作と同様にして、ホールド時
における入力信号In1，In2の変化に伴う入力トランジス
タＱ20，Ｑ21に流れる電流を、所期の個数のダイオード
を直列接続したリミッタ回路８０，８１に流し、負荷抵
抗の電流をほぼ一定に保ち、差動アンプの出力電圧が入
力によって変化することを抑止することができる。FIG. 21 is a block diagram showing a ninth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention. This example is provided with limiter circuits 80 and 81 formed of diodes, and is also an example in which the configuration of the constant current source circuit 30 in the differential amplifier of the T / H amplifier shown in FIG. 18 is changed. That is, Q20 and Q21 of the input transistors
In this embodiment, a constant current source circuit 303 is provided at each of the emitter ends and a resistor is connected between the emitters. With this configuration, the operation in FIG.
That is, similar to the operation in FIG. 17, the current flowing through the input transistors Q20, Q21 due to the change in the input signals In1, In2 during the hold is passed through the limiter circuits 80, 81 in which a desired number of diodes are connected in series, It is possible to keep the current of the load resistance substantially constant and prevent the output voltage of the differential amplifier from changing depending on the input.
【００３３】図１６および図１９に示した第６，第８の
実施例の各Ｔ／Ｈアンプが差動出力であるのに対して、
シングル出力とした場合を示した実施例を図２２，２３
のそれぞれで示す。図２２は、図１６における第６の実
施例をシングル出力Ｔ／Ｈアンプに適用した例を示し、
図２３は、図１９における第８の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。こ
れら図２２，２３における実施例においても、ホールド
時における入力信号In1，In2の変化に伴う入力トランジ
スタＱ20，Ｑ21に流れる電流を、リミッタ回路２０，２
１に流し、負荷抵抗の電流をほぼ一定に保つことがで
き、差動アンプの出力電圧が入力によって変化すること
を抑止することができる。While the T / H amplifiers of the sixth and eighth embodiments shown in FIGS. 16 and 19 are differential outputs,
22 and 23 showing an embodiment showing a single output
Of each. FIG. 22 shows an example in which the sixth embodiment in FIG. 16 is applied to a single output T / H amplifier,
FIG. 23 is a block diagram showing an example in which the eighth embodiment in FIG. 19 is applied to a single output T / H amplifier. Also in the embodiments shown in FIGS. 22 and 23, the limiter circuits 20 and 2 reduce the current flowing through the input transistors Q20 and Q21 due to the change of the input signals In1 and In2 during the hold.
The current of the load resistance can be kept substantially constant, and the output voltage of the differential amplifier can be prevented from changing depending on the input.
【００３４】以上、図１〜図２３を用いて説明したよう
に、本実施例のＴ／Ｈアンプでは、ホールド時に入力信
号が変化しても、差動アンプの出力、すなわち、ホール
ド回路の入力をほぼ一定に固定することができるため、
入力信号の変化がＴ／Ｈアンプの出力に漏れ出ることを
抑制することができる。これにより高速で高精度なＴ／
Ｈアンプを実現することができる。As described above with reference to FIGS. 1 to 23, in the T / H amplifier of this embodiment, even if the input signal changes during hold, the output of the differential amplifier, that is, the input of the hold circuit. Can be fixed almost constant,
It is possible to suppress a change in the input signal from leaking to the output of the T / H amplifier. This makes high speed and high precision T /
An H amplifier can be realized.
【００３５】尚、本発明は、図１〜図２３を用いて説明
した実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能である。例えば、本実
施例では、プルアップ回路やバイパス、あるいは、リミ
ッタ回路を用いた例を示したが、差動アンプの入力段の
トランジスタＱ20，Ｑ21をホールド時にオフにするよう
な働きをする手段、あるいは、ホールド時に作動アンプ
の出力電圧が所期の電圧より低下しないように動作する
手段等を用いることで良い。The present invention is not limited to the embodiments described with reference to FIGS. 1 to 23, and various modifications can be made without departing from the scope of the invention. For example, in the present embodiment, an example using a pull-up circuit, a bypass, or a limiter circuit is shown, but a means for turning off the transistors Q20 and Q21 in the input stage of the differential amplifier at the time of holding, Alternatively, it is possible to use a device that operates so that the output voltage of the operational amplifier does not drop below the desired voltage during holding.
【００３６】[0036]
【発明の効果】本発明によれば、大きなホールドキャパ
シタを設けることなく、すなわち、Ｔ／Ｈアンプの動作
速度を低下させることなく、Ｔ／Ｈアンプのフィードス
ルーによる精度劣化を抑えることができ、Ｔ／Ｈアンプ
の高速化および高精度化が可能である。According to the present invention, accuracy deterioration due to feedthrough of the T / H amplifier can be suppressed without providing a large hold capacitor, that is, without lowering the operating speed of the T / H amplifier. It is possible to increase the speed and accuracy of the T / H amplifier.
【図１】本発明のＴ／Ｈアンプの本発明に係る構成の第
１の実施例を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a configuration according to the present invention of a T / H amplifier of the present invention.
【図２】図１におけるＴ／Ｈアンプの詳細例を示す回路
図である。FIG. 2 is a circuit diagram showing a detailed example of a T / H amplifier in FIG.
【図３】本発明のＴ／Ｈアンプの本発明に係る構成の第
２の実施例を示すブロック図である。FIG. 3 is a block diagram showing a second embodiment of the configuration of the T / H amplifier of the present invention according to the present invention.
【図４】図３におけるＴ／Ｈアンプの詳細例を示す回路
図である。FIG. 4 is a circuit diagram showing a detailed example of a T / H amplifier in FIG.
【図５】本発明のＴ／Ｈアンプの本発明に係る構成の第
３の実施例を示すブロック図である。FIG. 5 is a block diagram showing a third embodiment of the configuration of the T / H amplifier of the present invention according to the present invention.
【図６】図５におけるＴ／Ｈアンプの詳細例を示す回路
図である。FIG. 6 is a circuit diagram showing a detailed example of the T / H amplifier in FIG.
【図７】図１，２における第１の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。FIG. 7 is a block diagram showing an example in which the first embodiment in FIGS. 1 and 2 is applied to a single output T / H amplifier.
【図８】図３，４における第２の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。FIG. 8 is a block diagram showing an example in which the second embodiment in FIGS. 3 and 4 is applied to a single output T / H amplifier.
【図９】図５，６における第３の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。FIG. 9 is a block diagram showing an example in which the third embodiment in FIGS. 5 and 6 is applied to a single output T / H amplifier.
【図１０】本発明のＴ／Ｈアンプの本発明に係る構成の
第４の実施例を示すブロック図である。FIG. 10 is a block diagram showing a fourth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention.
【図１１】図１０におけるＴ／Ｈアンプの詳細例を示す
回路図である。11 is a circuit diagram showing a detailed example of the T / H amplifier in FIG.
【図１２】本発明のＴ／Ｈアンプの本発明に係る構成の
第５の実施例を示すブロック図である。FIG. 12 is a block diagram showing a fifth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention.
【図１３】図１２におけるＴ／Ｈアンプの詳細例を示す
回路図である。FIG. 13 is a circuit diagram showing a detailed example of the T / H amplifier in FIG.
【図１４】図１０における第４の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。FIG. 14 is a block diagram showing an example in which the fourth embodiment in FIG. 10 is applied to a single output T / H amplifier.
【図１５】図１２における第５の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。FIG. 15 is a block diagram showing an example in which the fifth embodiment in FIG. 12 is applied to a single output T / H amplifier.
【図１６】本発明のＴ／Ｈアンプの本発明に係る構成の
第６の実施例を示すブロック図である。FIG. 16 is a block diagram showing a sixth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention.
【図１７】図１６におけるＴ／Ｈアンプの詳細例を示す
回路図である。17 is a circuit diagram showing a detailed example of the T / H amplifier in FIG.
【図１８】本発明のＴ／Ｈアンプの本発明に係る構成の
第７の実施例を示すブロック図である。FIG. 18 is a block diagram showing a seventh embodiment of the configuration of the T / H amplifier of the present invention according to the present invention.
【図１９】本発明のＴ／Ｈアンプの本発明に係る構成の
第８の実施例を示すブロック図である。FIG. 19 is a block diagram showing an eighth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention.
【図２０】図１９におけるＴ／Ｈアンプの詳細例を示す
回路図である。20 is a circuit diagram showing a detailed example of the T / H amplifier in FIG.
【図２１】本発明のＴ／Ｈアンプの本発明に係る構成の
第９の実施例を示すブロック図である。FIG. 21 is a block diagram showing a ninth embodiment of the configuration of the T / H amplifier of the present invention according to the present invention.
【図２２】図１６における第６の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。22 is a block diagram showing an example in which the sixth embodiment in FIG. 16 is applied to a single output T / H amplifier.
【図２３】図１９における第８の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。FIG. 23 is a block diagram showing an example in which the eighth embodiment in FIG. 19 is applied to a single output T / H amplifier.
【図２４】従来のＴ／Ｈアンプの回路構成例を示すブロ
ック図である。FIG. 24 is a block diagram showing a circuit configuration example of a conventional T / H amplifier.
【符号の説明】 １：差動アンプ、２：ホールド回路、３：エミッタフォ
ロワ回路、４：入力回路、５：負荷回路、６〜８：定電
流源回路、９，１０：スイッチ回路、１１，１２：出力
回路、１３〜１５：プルアップ回路、１６，１７：定電
流源回路、１８，１９：バイパス回路、２０，２１：リ
ミッタ回路、３０，３０１〜３０３：定電流源回路、３
１，３２：エミッタフォロワ回路、４０〜４２：プルア
ップ回路、５０，５１：スイッチ回路、６０，６１：リ
ミッタ回路、７０，７１：バイパス回路、８０，８１：
リミッタ回路、ＣＨ，ＣＨ1，ＣＨ2：ホールドキャパシ
タ，Hck：ホールド信号、In1，In2：入力信号、Out1，O
ut2：出力信号、Ｑ10〜Ｑ17，Ｑ20〜Ｑ28：トランジス
タ、Tck：トラック信号、THck1，THck2，VBHck，VBlimi
t：制御信号、VCC：電源。[Description of Reference Signs] 1: Differential amplifier, 2: Hold circuit, 3: Emitter follower circuit, 4: Input circuit, 5: Load circuit, 6 to 8: Constant current source circuit, 9, 10: Switch circuit, 11, 12: Output circuit, 13-15: Pull-up circuit, 16, 17: Constant current source circuit, 18, 19: Bypass circuit, 20, 21: Limiter circuit, 30, 301-303: Constant current source circuit, 3
1, 32: emitter follower circuit, 40 to 42: pull-up circuit, 50, 51: switch circuit, 60, 61: limiter circuit, 70, 71: bypass circuit, 80, 81:
Limiter circuit, CH, CH1, CH2: Hold capacitor, Hck: Hold signal, In1, In2: Input signal, Out1, O
ut2: output signal, Q10 to Q17, Q20 to Q28: transistor, Tck: track signal, THck1, THck2, VBHck, VBlimi
t: control signal, VCC: power supply.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡沢 恒 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松浦 達治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 尾野 孝一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hisashi Okazawa 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside Hiritsu Cho-LS Engineering Co., Ltd. (72) Inventor Tatsuharu Matsuura Kodaira, Tokyo 5-20-1 Kamimizuhonmachi, Ichi, Ltd. Within the Semiconductor Business Division, Hitachi, Ltd. (72) Inventor, Koichi Ono 5-20-1 Kamimizuhoncho, Kodaira, Tokyo Within the Semiconductor Division, Hitachi, Ltd.
Claims (10)
アンプと、該差動アンプの少なくとも１つの出力電圧を
保持するホールド回路と、該ホールド回路で保持した電
圧を低インピーダンス出力する出力回路とからなるトラ
ック／ホールドアンプにおいて、上記ホールド回路によ
り上記差動アンプの出力電圧を保持するホールド時、上
記差動アンプの上記入力信号の変化に伴う出力変化を抑
止する手段を設けることを特徴とするトラック／ホール
ドアンプ。1. A differential amplifier that amplifies a difference voltage between two input signals, a hold circuit that holds at least one output voltage of the differential amplifier, and an output that outputs the voltage held by the hold circuit with low impedance. A track / hold amplifier comprising a circuit, and a means for suppressing an output change due to a change in the input signal of the differential amplifier when holding the output voltage of the differential amplifier by the hold circuit. Track / hold amplifier.
アンプと、該差動アンプの少なくとも１つの出力電圧を
保持するホールド回路と、該ホールド回路で保持した電
圧を低インピーダンス出力する出力回路とからなるトラ
ック／ホールドアンプにおいて、上記ホールド回路によ
り上記差動アンプの出力電圧を保持するホールド時に、
上記差動アンプの出力を所定の値に固定し、上記ホール
ド時における上記差動アンプの上記入力信号の変化に伴
う出力変化を抑止する手段を設けることを特徴とするト
ラック／ホールドアンプ。2. A differential amplifier that amplifies a difference voltage between two input signals, a hold circuit that holds at least one output voltage of the differential amplifier, and an output that outputs the voltage held by the hold circuit with low impedance. In a track / hold amplifier including a circuit, when holding the output voltage of the differential amplifier by the hold circuit,
A track / hold amplifier, characterized in that the output of the differential amplifier is fixed to a predetermined value, and means for suppressing a change in output due to a change in the input signal of the differential amplifier during the hold is provided.
れぞれのベースに入力された２つの入力信号の差電圧を
増幅する差動アンプと、該差動アンプの少なくとも１つ
の出力電圧を保持するホールド回路と、該ホールド回路
で保持した電圧を低インピーダンス出力する出力回路と
からなるトラック／ホールドアンプにおいて、上記ホー
ルド回路により上記差動アンプの出力電圧を保持するホ
ールド時に、上記差動アンプのトランジスタをオフにす
る手段を設け、上記ホールド時における上記差動アンプ
の上記入力信号の変化に伴う出力変化を抑止することを
特徴とするトラック／ホールドアンプ。3. A differential amplifier for amplifying a difference voltage between two input signals input to respective bases of two grounded-emitter transistors, and a hold circuit for holding at least one output voltage of the differential amplifier. A track / hold amplifier comprising an output circuit for outputting the voltage held by the hold circuit with low impedance, the transistor of the differential amplifier is turned off at the time of holding by which the output voltage of the differential amplifier is held by the hold circuit. Means for suppressing the output change of the differential amplifier due to the change of the input signal during the hold.
ンプにおいて、上記差動アンプのトランジスタをオフに
する手段は、上記ホールド時、上記トランジスタのエミ
ッタ電圧を、ベース電圧よりも高く保持するプルアップ
手段からなることを特徴とするトラック／ホールドアン
プ。4. The track / hold amplifier according to claim 3, wherein the means for turning off the transistor of the differential amplifier is a pull-up for holding the emitter voltage of the transistor higher than the base voltage during the hold. A track / hold amplifier characterized by comprising means.
ンプにおいて、上記プルアップ手段は、エミッタ接地型
トランジスタからなり、該プルアップ手段のトランジス
タのエミッタを上記差動アンプのトランジスタのエミッ
タに、コレクタを所定の固定電圧端にそれぞれ接続し、
上記ホールド時、上記プルアップ手段のトランジスタの
ベースにオン信号を入力して、上記差動アンプのトラン
ジスタのエミッタ電圧をベース電圧よりも高く保持する
ことを特徴とするトラック／ホールドアンプ。5. The track / hold amplifier according to claim 4, wherein the pull-up means is a grounded-emitter transistor, the emitter of the pull-up means transistor is the emitter of the differential amplifier transistor, and the collector of the differential amplifier is the collector. To the fixed voltage terminals respectively,
A track / hold amplifier, wherein an ON signal is input to the base of the transistor of the pull-up means to hold the emitter voltage of the transistor of the differential amplifier higher than the base voltage during the hold.
ンプにおいて、上記差動アンプのトランジスタをオフに
する手段は、上記ホールド時、上記トランジスタのエミ
ッタとコレクタ間を接続するバイパス手段からなること
を特徴とするトラック／ホールドアンプ。6. The track / hold amplifier according to claim 3, wherein the means for turning off the transistor of the differential amplifier comprises a bypass means for connecting an emitter and a collector of the transistor during the hold. Characteristic track / hold amplifier.
ンプにおいて、上記バイパス手段は、エミッタ接地型ト
ランジスタからなり、該バイパス手段のトランジスタの
エミッタを上記差動アンプのトランジスタのエミッタ
に、コレクタを上記差動アンプのトランジスタのエミッ
タにそれぞれ接続し、上記ホールド時、上記バイパス手
段のトランジスタのベースにオン信号を入力して、上記
差動アンプのトランジスタのコレクタ−エミッタ間を接
続することを特徴とするトラック／ホールドアンプ。7. The track / hold amplifier according to claim 6, wherein the bypass means comprises a grounded-emitter transistor, the emitter of the transistor of the bypass means is the emitter of the transistor of the differential amplifier, and the collector is the collector of the differential amplifier. It is connected to the emitters of the transistors of the differential amplifier, and at the time of holding, an ON signal is input to the base of the transistor of the bypass means to connect between the collector and the emitter of the transistors of the differential amplifier. Track / hold amplifier.
れぞれのベースに入力された２つの入力信号の差電圧を
増幅する差動アンプと、該差動アンプの少なくとも１つ
の出力電圧を保持するホールド回路と、該ホールド回路
で保持した電圧を低インピーダンス出力する出力回路と
からなるトラック／ホールドアンプにおいて、上記ホー
ルド回路により上記差動アンプの出力電圧を保持するホ
ールド時に、上記差動アンプのトランジスタのコレクタ
端を、所定の値の固定電位に固定するリミッタ手段を設
け、上記ホールド時における上記差動アンプの上記入力
信号の変化に伴う出力変化を抑止することを特徴とする
トラック／ホールドアンプ。8. A differential amplifier that amplifies a difference voltage between two input signals input to respective bases of two grounded-emitter transistors, and a hold circuit that holds at least one output voltage of the differential amplifier. A track / hold amplifier comprising an output circuit that outputs the voltage held by the hold circuit with a low impedance, and a collector terminal of a transistor of the differential amplifier when the hold circuit holds the output voltage of the differential amplifier by the hold circuit. Is provided with limiter means for fixing a fixed potential of a predetermined value to suppress a change in output due to a change in the input signal of the differential amplifier during the hold.
ンプにおいて、上記リミッタ手段は、エミッタ接地型ト
ランジスタからなり、該リミッタ手段のトランジスタの
エミッタを上記差動アンプのトランジスタのコレクタ
に、コレクタを所定の値の固定電位にそれぞれ接続し、
上記ホールド時、上記リミッタ手段のトランジスタのベ
ースにオン信号を入力して、上記差動アンプのトランジ
スタのコレクタを上記所定の値の固定電位に接続するこ
とを特徴とするトラック／ホールドアンプ。9. The track / hold amplifier according to claim 8, wherein the limiter means comprises a grounded-emitter transistor, the emitter of the transistor of the limiter means is the collector of the transistor of the differential amplifier, and the collector is predetermined. Connected to the fixed potential of the value of
A track / hold amplifier, wherein an ON signal is input to the base of the transistor of the limiter means during the hold, and the collector of the transistor of the differential amplifier is connected to the fixed potential of the predetermined value.
アンプにおいて、上記リミッタ手段は、少なくとも１個
のダイオードからなり、該ダイオードのカソードを上記
差動アンプのトランジスタのコレクタに、アノードを所
定の値の固定電位にそれぞれ接続することを特徴とする
トラック／ホールドアンプ。10. The track / hold amplifier according to claim 8, wherein the limiter means comprises at least one diode, the cathode of the diode being the collector of the transistor of the differential amplifier, and the anode being a predetermined value. A track / hold amplifier characterized by being connected to each of the fixed potentials.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28581495A JPH09130168A (en) | 1995-11-02 | 1995-11-02 | Track/hold amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28581495A JPH09130168A (en) | 1995-11-02 | 1995-11-02 | Track/hold amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09130168A true JPH09130168A (en) | 1997-05-16 |
Family
ID=17696441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28581495A Withdrawn JPH09130168A (en) | 1995-11-02 | 1995-11-02 | Track/hold amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09130168A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533967A (en) * | 1998-12-18 | 2002-10-08 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | Linearization amplifier core |
| US7248082B2 (en) | 2004-11-30 | 2007-07-24 | Fujitsu Limited | Sample-hold circuit |
| JP2009089195A (en) * | 2007-10-01 | 2009-04-23 | Yamaha Corp | Differential amplifier |
| WO2010032727A1 (en) * | 2008-09-17 | 2010-03-25 | 日本電気株式会社 | Sample-and-hold circuit and method for controlling same |
| WO2010032726A1 (en) * | 2008-09-17 | 2010-03-25 | 日本電気株式会社 | Sample-and-hold circuit and method for controlling same |
| JP2010187355A (en) * | 2009-01-15 | 2010-08-26 | Nippon Telegr & Teleph Corp <Ntt> | Track and hold circuit |
| JP2010212773A (en) * | 2009-03-06 | 2010-09-24 | Nec Corp | Sample-hold circuit and feedthrough suppressing method |
| JP2018014580A (en) * | 2016-07-20 | 2018-01-25 | 日本電信電話株式会社 | Track and hold circuit |
| JP2019179978A (en) * | 2018-03-30 | 2019-10-17 | 日本電信電話株式会社 | Track and hold circuit |
-
1995
- 1995-11-02 JP JP28581495A patent/JPH09130168A/en not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533967A (en) * | 1998-12-18 | 2002-10-08 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | Linearization amplifier core |
| US7248082B2 (en) | 2004-11-30 | 2007-07-24 | Fujitsu Limited | Sample-hold circuit |
| JP2009089195A (en) * | 2007-10-01 | 2009-04-23 | Yamaha Corp | Differential amplifier |
| WO2010032727A1 (en) * | 2008-09-17 | 2010-03-25 | 日本電気株式会社 | Sample-and-hold circuit and method for controlling same |
| WO2010032726A1 (en) * | 2008-09-17 | 2010-03-25 | 日本電気株式会社 | Sample-and-hold circuit and method for controlling same |
| US8493099B2 (en) | 2008-09-17 | 2013-07-23 | Nec Corporation | Sample and hold circuit and method for controlling same |
| JP5365635B2 (en) * | 2008-09-17 | 2013-12-11 | 日本電気株式会社 | Sample hold circuit and control method thereof |
| JP5365636B2 (en) * | 2008-09-17 | 2013-12-11 | 日本電気株式会社 | Sample hold circuit and control method thereof |
| JP2010187355A (en) * | 2009-01-15 | 2010-08-26 | Nippon Telegr & Teleph Corp <Ntt> | Track and hold circuit |
| JP2010212773A (en) * | 2009-03-06 | 2010-09-24 | Nec Corp | Sample-hold circuit and feedthrough suppressing method |
| JP2018014580A (en) * | 2016-07-20 | 2018-01-25 | 日本電信電話株式会社 | Track and hold circuit |
| JP2019179978A (en) * | 2018-03-30 | 2019-10-17 | 日本電信電話株式会社 | Track and hold circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5410274A (en) | Single-ended and differential amplifiers with high feedback input impedance and low distortion | |
| US5307024A (en) | Linearized level-shifting amplifier | |
| JPH09130168A (en) | Track/hold amplifier | |
| US4484147A (en) | Bootstrapped shunt feedback amplifier | |
| JP3103154B2 (en) | Sample and hold circuit | |
| EP0586251B1 (en) | Power amplifier having high output voltage swing and high output drive current | |
| US4630046A (en) | Broadband switching network in matrix form | |
| US4607249A (en) | Input level shifting circuit for low voltage digital-to-analog converter | |
| EP0119929B1 (en) | Ttl output stage | |
| US4542305A (en) | Impedance buffer with reduced settling time | |
| US4403200A (en) | Output stage for operational amplifier | |
| JPH04335297A (en) | Input buffer circuit for semiconductor integrated circuit device | |
| JPH1197774A (en) | Output circuit device | |
| US4109215A (en) | Dual mode output amplifier for a sample and hold circuit | |
| US6504419B1 (en) | High-speed closed loop switch and method for video and communications signals | |
| US4538116A (en) | Output stage for an operational amplifier | |
| US4611178A (en) | Push-pull output circuit | |
| JP3401084B2 (en) | Digital switching stage | |
| US5859569A (en) | Current feedback differential amplifier clamp | |
| US4554468A (en) | Latching comparator with hysteresis | |
| US4607250A (en) | Bit adjustment and filter circuit for digital-to-analog converter | |
| JPH09306193A (en) | Sample-and-hold circuit | |
| US4426626A (en) | Signal switching circuit | |
| US5869995A (en) | Output stage having a high disabled output impedance and a low power integrated back buffer to provide disabled output device protection | |
| US5349554A (en) | Memory element with bipolar transistors in resettable latch |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |