JPH09129827A - 強誘電体キャパシタ - Google Patents
強誘電体キャパシタInfo
- Publication number
- JPH09129827A JPH09129827A JP7286084A JP28608495A JPH09129827A JP H09129827 A JPH09129827 A JP H09129827A JP 7286084 A JP7286084 A JP 7286084A JP 28608495 A JP28608495 A JP 28608495A JP H09129827 A JPH09129827 A JP H09129827A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ferroelectric capacitor
- zro
- platinum
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 白金を含有する金属電極とその電極形成面と
の密着性を改善し、膜の剥離や成分元素の拡散等の問題
の解決をはかる。 【解決手段】 強誘電体キャパシタの形成面上にＺｒＯ
2 層２１を介してキャパシタの電極として白金を含有す
る金属電極層８が形成されてなる強誘電体キャパシタ２
２を構成する。
の密着性を改善し、膜の剥離や成分元素の拡散等の問題
の解決をはかる。 【解決手段】 強誘電体キャパシタの形成面上にＺｒＯ
2 層２１を介してキャパシタの電極として白金を含有す
る金属電極層８が形成されてなる強誘電体キャパシタ２
２を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）、ＦＲ
ＡＭ（フェロエレクトリック・ランダム・アクセス・メ
モリ）等の半導体メモリ、特に強誘電体メモリに適用し
て好適な強誘電体キャパシタに係わる。
（ダイナミック・ランダム・アクセス・メモリ）、ＦＲ
ＡＭ（フェロエレクトリック・ランダム・アクセス・メ
モリ）等の半導体メモリ、特に強誘電体メモリに適用し
て好適な強誘電体キャパシタに係わる。
【０００２】
【従来の技術】従来の強誘電体キャパシタを用いた半導
体メモリでは、この強誘電体キャパシタの形成面が、例
えば多結晶シリコン層や、あるいはＳｉＯ2 からなる層
間絶縁層上であり、この上に下部電極が形成され、この
下部電極上に強誘電体層を介して上部電極が形成され、
下部及び上部電極間に大きな容量を有する強誘電体キャ
パシタが構成される。
体メモリでは、この強誘電体キャパシタの形成面が、例
えば多結晶シリコン層や、あるいはＳｉＯ2 からなる層
間絶縁層上であり、この上に下部電極が形成され、この
下部電極上に強誘電体層を介して上部電極が形成され、
下部及び上部電極間に大きな容量を有する強誘電体キャ
パシタが構成される。
【０００３】このとき、強誘電体キャパシタに用いる強
誘電体材料としては、ＳｒＴｉＯ3，Ｂａx Ｓｒ1-x Ｔ
ｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢｉ2 Ｔａ2 Ｏ
9 等の酸化物等が考えられている。
誘電体材料としては、ＳｒＴｉＯ3，Ｂａx Ｓｒ1-x Ｔ
ｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢｉ2 Ｔａ2 Ｏ
9 等の酸化物等が考えられている。
【０００４】ところでこれらの酸化物材料の形成には、
酸化雰囲気中での熱処理工程を必要とするが、通常の金
属を電極材料として用いると、この酸化物の熱処理の際
に電極金属の表面が酸化される。この結果、誘電体膜と
電極材料との間に低誘電体層が生成したり、常誘電体層
が生成したりするために、ＤＲＡＭやＦＲＡＭのデバイ
ス特性が劣化してしまう。
酸化雰囲気中での熱処理工程を必要とするが、通常の金
属を電極材料として用いると、この酸化物の熱処理の際
に電極金属の表面が酸化される。この結果、誘電体膜と
電極材料との間に低誘電体層が生成したり、常誘電体層
が生成したりするために、ＤＲＡＭやＦＲＡＭのデバイ
ス特性が劣化してしまう。
【０００５】従って、この種のデバイスの強誘電体キャ
パシタの電極材料としては、化学的に安定な白金を一般
に用いている。
パシタの電極材料としては、化学的に安定な白金を一般
に用いている。
【０００６】
【発明が解決しようとする課題】しかしながら、例えば
白金Ｐｔによる下部電極を、強誘電体キャパシタの形成
面のシリコンＳｉ上に形成した場合には、上述の酸化物
の熱処理工程において、４００℃以上で帯状組織のβ−
Ｐｔ2 Ｓｉ、網目状組織のα−Ｐｔ3 Ｓｉ、島状組織の
ＰｔＳｉ等が混在する白金−シリコンの合金層が形成さ
れ、これによりシリコン表面が荒れてしまう。このと
き、抵抗値も増加して、電極としての機能に問題が生じ
る。
白金Ｐｔによる下部電極を、強誘電体キャパシタの形成
面のシリコンＳｉ上に形成した場合には、上述の酸化物
の熱処理工程において、４００℃以上で帯状組織のβ−
Ｐｔ2 Ｓｉ、網目状組織のα−Ｐｔ3 Ｓｉ、島状組織の
ＰｔＳｉ等が混在する白金−シリコンの合金層が形成さ
れ、これによりシリコン表面が荒れてしまう。このと
き、抵抗値も増加して、電極としての機能に問題が生じ
る。
【０００７】従って、一般にはシリコン面と白金電極と
の間にバッファー層としてＳｉＯ2を介在させている。
このようにすれば、比較的高温の７００℃〜８００℃の
熱処理によってもシリコンと白金との合金化反応を防止
し、表面の平滑化を保ち、なおかつ電気特性の劣化等の
問題が生じない。
の間にバッファー層としてＳｉＯ2を介在させている。
このようにすれば、比較的高温の７００℃〜８００℃の
熱処理によってもシリコンと白金との合金化反応を防止
し、表面の平滑化を保ち、なおかつ電気特性の劣化等の
問題が生じない。
【０００８】ところが、下部電極を形成し熱処理した後
に、例えばＣＶＤ（化学的気相成長）法等のように、成
膜時に膜に応力がかかるような成膜法により強誘電体酸
化物を形成した場合には、白金とＳｉＯ2 とは密着性が
悪いために、この部分で膜の剥離が生じてしまう。
に、例えばＣＶＤ（化学的気相成長）法等のように、成
膜時に膜に応力がかかるような成膜法により強誘電体酸
化物を形成した場合には、白金とＳｉＯ2 とは密着性が
悪いために、この部分で膜の剥離が生じてしまう。
【０００９】このとき、密着性を改善するために、Ｓｉ
Ｏ2 の代わりにチタンを用いると、密着性は改善される
が、白金とチタンの拡散および白金の柱状結晶界面へ拡
散したチタンの酸化に伴う歪みによって白金電極の表面
に面荒れが生じる。チタンの他に、タンタルやＩｒＯ2
等を用いた場合にも、同様の現象が生じるとされてい
る。
Ｏ2 の代わりにチタンを用いると、密着性は改善される
が、白金とチタンの拡散および白金の柱状結晶界面へ拡
散したチタンの酸化に伴う歪みによって白金電極の表面
に面荒れが生じる。チタンの他に、タンタルやＩｒＯ2
等を用いた場合にも、同様の現象が生じるとされてい
る。
【００１０】さらに、Ｔｉ／ＴｉＮ／ＳｉやＩｒ／Ｉｒ
Ｏ2 ／Ｓｉ等良好な電気特性を有するとされている電極
についても、６５０℃を越えると上述のような問題が生
じることが報告されている。
Ｏ2 ／Ｓｉ等良好な電気特性を有するとされている電極
についても、６５０℃を越えると上述のような問題が生
じることが報告されている。
【００１１】本発明は、白金を含む金属電極とその電極
形成面との密着性を改善し、上述した問題の解決をはか
るものである。
形成面との密着性を改善し、上述した問題の解決をはか
るものである。
【００１２】
【課題を解決するための手段】本発明による強誘電体キ
ャパシタは、強誘電体キャパシタの形成面上にＺｒＯ 2
層を介して強誘電体キャパシタの電極として白金を含有
する金属電極層が形成されてなるものである。
ャパシタは、強誘電体キャパシタの形成面上にＺｒＯ 2
層を介して強誘電体キャパシタの電極として白金を含有
する金属電極層が形成されてなるものである。
【００１３】上述の本発明の構成によれば、強誘電体キ
ャパシタの形成面と白金を含有する金属電極層との間に
ＺｒＯ2 層を介在させることにより、この形成面と金属
電極層との間の成分の拡散による合金化反応を抑止する
ことができる。
ャパシタの形成面と白金を含有する金属電極層との間に
ＺｒＯ2 層を介在させることにより、この形成面と金属
電極層との間の成分の拡散による合金化反応を抑止する
ことができる。
【００１４】
【発明の実施の形態】本発明の強誘電体キャパシタは、
その白金を含有する金属による電極層と強誘電体キャパ
シタの形成面、すなわち電極形成面との間にＺｒＯ2 層
を形成するものである。
その白金を含有する金属による電極層と強誘電体キャパ
シタの形成面、すなわち電極形成面との間にＺｒＯ2 層
を形成するものである。
【００１５】この本発明による強誘電体キャパシタの概
要について説明する。
要について説明する。
【００１６】本発明の強誘電体キャパシタは、この強誘
電体キャパシタの形成面上に、ＺｒＯ2 層を介して白金
を含有する金属からなる下部電極が形成され、その上に
強誘電体層が形成され、これの上に白金を含有する金属
からなる上部電極が形成されてなる。このときＺｒＯ2
層は、下部電極とキャパシタの形成面とのバッファー層
となる。
電体キャパシタの形成面上に、ＺｒＯ2 層を介して白金
を含有する金属からなる下部電極が形成され、その上に
強誘電体層が形成され、これの上に白金を含有する金属
からなる上部電極が形成されてなる。このときＺｒＯ2
層は、下部電極とキャパシタの形成面とのバッファー層
となる。
【００１７】強誘電体キャパシタの形成面としては、シ
リコン基板や多結晶シリコン層、ＳｉＯ2 等の絶縁層等
を用いることができる。
リコン基板や多結晶シリコン層、ＳｉＯ2 等の絶縁層等
を用いることができる。
【００１８】ＺｒＯ2 （ジルコニア）層は、例えばゾル
ゲル法、スパッタ法、ＭＯＣＶＤ法、ＲＦ（高周波）ス
パッタ法等により薄膜の作製を行うことができる。ゾル
ゲル法の場合のソース材料としては、例えば、テトラメ
トキシジルコニウム、テトラ−ｉ−プロポキシジルコニ
ウム、テトラ−ｎ−プロポキシジルコニウム、テトラ−
ｔ−ブトキシジルコニウム等のジルコニアアルコキシド
すなわちジルコニアの有機金属化合物材料を用いる。そ
して、例えば２−メトキシエタノールを溶媒とし、アセ
チルアセトンを触媒として用いて成膜を行うことができ
る。
ゲル法、スパッタ法、ＭＯＣＶＤ法、ＲＦ（高周波）ス
パッタ法等により薄膜の作製を行うことができる。ゾル
ゲル法の場合のソース材料としては、例えば、テトラメ
トキシジルコニウム、テトラ−ｉ−プロポキシジルコニ
ウム、テトラ−ｎ−プロポキシジルコニウム、テトラ−
ｔ−ブトキシジルコニウム等のジルコニアアルコキシド
すなわちジルコニアの有機金属化合物材料を用いる。そ
して、例えば２−メトキシエタノールを溶媒とし、アセ
チルアセトンを触媒として用いて成膜を行うことができ
る。
【００１９】また、Ｚｒ金属層を蒸着により形成し、こ
れを熱酸化することによってもＺｒＯ 2 層を形成するこ
とができる。
れを熱酸化することによってもＺｒＯ 2 層を形成するこ
とができる。
【００２０】ＺｒＯ2 は、その結晶構造が正方晶あるい
は単斜晶からなり、その単晶またはこれらを主相とする
混晶として形成される。
は単斜晶からなり、その単晶またはこれらを主相とする
混晶として形成される。
【００２１】またＺｒＯ2 を部分安定化させるために、
ＺｒＯ2 中に、Ｙ2 Ｏ3 ，ＣａＯ，ＭｇＯ，Ａｌ2 Ｏ3
をｘモル％（０＜ｘ≦１０）添加することもできる。こ
のとき部分安定化されたＺｒＯ2 の結晶構造は、正方
晶、あるいは正方晶と単斜晶、正方晶と立方晶との混晶
となる。異なる結晶構造からなる混晶を形成することに
より、緻密に充填することができ、これによりＺｒＯ2
の強度が向上する。
ＺｒＯ2 中に、Ｙ2 Ｏ3 ，ＣａＯ，ＭｇＯ，Ａｌ2 Ｏ3
をｘモル％（０＜ｘ≦１０）添加することもできる。こ
のとき部分安定化されたＺｒＯ2 の結晶構造は、正方
晶、あるいは正方晶と単斜晶、正方晶と立方晶との混晶
となる。異なる結晶構造からなる混晶を形成することに
より、緻密に充填することができ、これによりＺｒＯ2
の強度が向上する。
【００２２】このＺｒＯ2 層を構成する粒子の粒径は、
電極形成面を平坦とするために、より細かい方が好まし
い。
電極形成面を平坦とするために、より細かい方が好まし
い。
【００２３】下部電極および上部電極を構成する白金を
含有する金属電極層は、白金あるいは、白金と白金族の
金属との白金合金等により構成する。そして、蒸着例え
ば電子ビーム真空蒸着法、ＤＣスパッタ法、ＲＦスパッ
タ法等の方法により形成することができる。白金合金の
場合は、各合金成分の層を順次積層して、その後合金化
させる工程とすることもできる。金属電極層の形成後
は、酸素雰囲気で熱処理して、電極層を安定化させる。
含有する金属電極層は、白金あるいは、白金と白金族の
金属との白金合金等により構成する。そして、蒸着例え
ば電子ビーム真空蒸着法、ＤＣスパッタ法、ＲＦスパッ
タ法等の方法により形成することができる。白金合金の
場合は、各合金成分の層を順次積層して、その後合金化
させる工程とすることもできる。金属電極層の形成後
は、酸素雰囲気で熱処理して、電極層を安定化させる。
【００２４】強誘電体層の材料としては、例えばＰｂ
（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）、ビスマス層状化合物Ｓ
ｒＢｉ2 （Ｔａ，Ｎｂ）2 Ｏ9 等、強誘電体キャパシタ
に通常用いられている強誘電体材料を用いることができ
る。
（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）、ビスマス層状化合物Ｓ
ｒＢｉ2 （Ｔａ，Ｎｂ）2 Ｏ9 等、強誘電体キャパシタ
に通常用いられている強誘電体材料を用いることができ
る。
【００２５】Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 は、それぞれ酢酸
鉛三水和物、テトラプロポキシジルコニウム、テトライ
ソプロポキシチタン等をソース材料として、２−メトキ
シエタノールを溶媒として用いてゾルゲル法等により成
膜することができる。
鉛三水和物、テトラプロポキシジルコニウム、テトライ
ソプロポキシチタン等をソース材料として、２−メトキ
シエタノールを溶媒として用いてゾルゲル法等により成
膜することができる。
【００２６】ビスマス層状化合物ＳｒＢｉ2 （Ｔａ，Ｎ
ｂ）2 Ｏ9 は、例えばジピバロイルストロンチウム、ト
リフェニルビスマス、Ｔａ（ＯＣＨ3 ）5 、Ｎｂ（ＯＣ
Ｈ3）5 等をソース材料として、ＣＶＤ（化学的気相成
長）法やＭＯＤ（有機金属成長）法等により成膜するこ
とができる。
ｂ）2 Ｏ9 は、例えばジピバロイルストロンチウム、ト
リフェニルビスマス、Ｔａ（ＯＣＨ3 ）5 、Ｎｂ（ＯＣ
Ｈ3）5 等をソース材料として、ＣＶＤ（化学的気相成
長）法やＭＯＤ（有機金属成長）法等により成膜するこ
とができる。
【００２７】強誘電体の熱処理の温度は、使用する誘電
体材料に合わせて選択する。例えばＰＺＴでは６５０〜
７００℃、ＳｒＢｉ2 Ｔａ2 Ｏ9 では６５０〜８００℃
で熱処理を行うことが好ましい。
体材料に合わせて選択する。例えばＰＺＴでは６５０〜
７００℃、ＳｒＢｉ2 Ｔａ2 Ｏ9 では６５０〜８００℃
で熱処理を行うことが好ましい。
【００２８】続いて、本発明の強誘電体キャパシタの具
体的な実施例を、その製法と共に示す。
体的な実施例を、その製法と共に示す。
【００２９】（実施例１）この実施例は、強誘電体キャ
パシタの形成面のシリコン基板上に、バッファー層のＺ
ｒＯ2 層をゾルゲル法にて形成し、強誘電体としてＳｒ
Ｂｉ2 Ｔａ2 Ｏ9を用いた場合である。
パシタの形成面のシリコン基板上に、バッファー層のＺ
ｒＯ2 層をゾルゲル法にて形成し、強誘電体としてＳｒ
Ｂｉ2 Ｔａ2 Ｏ9を用いた場合である。
【００３０】まず、充分に洗浄した高抵抗のシリコン基
板上に、ジルコニアアルコキシドからなるゾルゲル溶液
を使って、ゾルゲル法によりＺｒＯ2 層を成膜した。こ
れを８００℃にて３０分間の熱処理を行った。
板上に、ジルコニアアルコキシドからなるゾルゲル溶液
を使って、ゾルゲル法によりＺｒＯ2 層を成膜した。こ
れを８００℃にて３０分間の熱処理を行った。
【００３１】この膜をＸ線回折により分析したところ、
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍ（Atomic Force Microscope ；原子間力顕微鏡）によ
る表面の観察から、このときのＺｒＯ2 の粒径は約３０
ｎｍであった。またＺｒＯ2 層の膜厚は、約５０ｎｍと
した。
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍ（Atomic Force Microscope ；原子間力顕微鏡）によ
る表面の観察から、このときのＺｒＯ2 の粒径は約３０
ｎｍであった。またＺｒＯ2 層の膜厚は、約５０ｎｍと
した。
【００３２】これの上に電子ビーム真空蒸着法により、
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。蒸着の後に、酸素雰囲気
中８００℃にて３０分の熱処理を行った。
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。蒸着の後に、酸素雰囲気
中８００℃にて３０分の熱処理を行った。
【００３３】白金下部電極の上にＭＯＤ法によって、Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
【００３４】さらにこれの上に、電子ビーム真空蒸着法
により、基板を４００℃に保ちながら上部電極として白
金を蒸着した。蒸着の後に、酸素雰囲気中８００℃にて
３０分間の熱処理を行った。
により、基板を４００℃に保ちながら上部電極として白
金を蒸着した。蒸着の後に、酸素雰囲気中８００℃にて
３０分間の熱処理を行った。
【００３５】その後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００３６】（実施例２）この実施例は、強誘電体キャ
パシタの形成面のシリコン基板上に、バッファー層のＺ
ｒＯ2 層をゾルゲル法にて形成し、強誘電体としてＰＺ
Ｔを用いた場合である。
パシタの形成面のシリコン基板上に、バッファー層のＺ
ｒＯ2 層をゾルゲル法にて形成し、強誘電体としてＰＺ
Ｔを用いた場合である。
【００３７】まず、充分に洗浄した高抵抗シリコン基板
に、ジルコニアアルコキシドからなるゾルゲル溶液を使
って、ゾルゲル法によりＺｒＯ2 層を成膜した。これを
８００℃にて３０分間の熱処理を行った。
に、ジルコニアアルコキシドからなるゾルゲル溶液を使
って、ゾルゲル法によりＺｒＯ2 層を成膜した。これを
８００℃にて３０分間の熱処理を行った。
【００３８】この膜をＸ線回折により分析したところ、
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約５０ｎｍであった。またＺｒＯ2 層の膜厚は、約９
０ｎｍとした。
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約５０ｎｍであった。またＺｒＯ2 層の膜厚は、約９
０ｎｍとした。
【００３９】これの上に電子ビーム真空蒸着法により、
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。蒸着の後に、酸素雰囲気
中７００℃にて３０分の熱処理を行った。
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。蒸着の後に、酸素雰囲気
中７００℃にて３０分の熱処理を行った。
【００４０】白金下部電極の上にゾルゲル法によって、
Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ3 を約３００ｎｍの厚さに
成膜した。
Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ3 を約３００ｎｍの厚さに
成膜した。
【００４１】さらにこれの上に、ＲＦスパッタリング法
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中７００℃にて３０分の熱
処理を行った。
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中７００℃にて３０分の熱
処理を行った。
【００４２】その後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００４３】（実施例３）この実施例は、強誘電体キャ
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、その上にバッファー層のＺｒＯ2 層をゾルゲル
法にて形成し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を
用いた場合である。
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、その上にバッファー層のＺｒＯ2 層をゾルゲル
法にて形成し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を
用いた場合である。
【００４４】まず、基板表面に熱酸化膜のＳｉＯ2 膜を
約９０ｎｍ成膜し、充分に洗浄した高抵抗シリコン基板
上に、ジルコニアアルコキシドからなるゾルゲル溶液を
使って、ゾルゲル法によりＺｒＯ2 層を成膜した。これ
を８００℃にて３０分間の熱処理を行った。
約９０ｎｍ成膜し、充分に洗浄した高抵抗シリコン基板
上に、ジルコニアアルコキシドからなるゾルゲル溶液を
使って、ゾルゲル法によりＺｒＯ2 層を成膜した。これ
を８００℃にて３０分間の熱処理を行った。
【００４５】この膜をＸ線回折により分析したところ、
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約３０ｎｍであった。またＺｒＯ2 層の膜厚は、約７
０ｎｍとした。
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約３０ｎｍであった。またＺｒＯ2 層の膜厚は、約７
０ｎｍとした。
【００４６】これの上に電子ビーム真空蒸着法により、
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。蒸着の後に、酸素雰囲気
中８００℃にて３０分の熱処理を行った。
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。蒸着の後に、酸素雰囲気
中８００℃にて３０分の熱処理を行った。
【００４７】白金下部電極の上にＭＯＤ法によって、Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
【００４８】さらにこれの上に、電子ビーム真空蒸着法
により、基板を４００℃に保ちながら上部電極として白
金を蒸着した。蒸着の後に、酸素雰囲気中８００℃にて
３０分の熱処理を行った。
により、基板を４００℃に保ちながら上部電極として白
金を蒸着した。蒸着の後に、酸素雰囲気中８００℃にて
３０分の熱処理を行った。
【００４９】その後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００５０】（実施例４）この実施例は、強誘電体キャ
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、その上にバッファー層のＺｒＯ2 層をゾルゲル
法にて形成し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を
用いた場合である。
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、その上にバッファー層のＺｒＯ2 層をゾルゲル
法にて形成し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を
用いた場合である。
【００５１】まず、基板表面に熱酸化膜のＳｉＯ2 膜を
約３００ｎｍ成膜し、充分に洗浄した高抵抗シリコン基
板上に、ジルコニアアルコキシドからなるゾルゲル溶液
を使って、ゾルゲル法によりＺｒＯ2 層を成膜した。こ
れを８００℃にて３０分間の熱処理を行った。
約３００ｎｍ成膜し、充分に洗浄した高抵抗シリコン基
板上に、ジルコニアアルコキシドからなるゾルゲル溶液
を使って、ゾルゲル法によりＺｒＯ2 層を成膜した。こ
れを８００℃にて３０分間の熱処理を行った。
【００５２】この膜をＸ線回折により分析したところ、
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約３０ｎｍであった。またＺｒＯ2 層の膜厚は、約７
０ｎｍとした。
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約３０ｎｍであった。またＺｒＯ2 層の膜厚は、約７
０ｎｍとした。
【００５３】これの上にＲＦスパッタリング法により、
基板を３００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金をスパッタした。スパッタの後に、酸
素雰囲気中８００℃にて３０分の熱処理を行った。
基板を３００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金をスパッタした。スパッタの後に、酸
素雰囲気中８００℃にて３０分の熱処理を行った。
【００５４】白金下部電極の上にＭＯＤ法によって、Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
【００５５】さらにこれの上に、ＲＦスパッタリング法
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中８００℃にて３０分の熱
処理を行った。
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中８００℃にて３０分の熱
処理を行った。
【００５６】その後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００５７】（実施例５）この実施例は、強誘電体キャ
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、その上にバッファー層のＺｒＯ2 層をゾルゲル
法にて形成し、強誘電体としてＳｒＢｉ2 Ｎｂ2 Ｏ9 を
用いた場合である。
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、その上にバッファー層のＺｒＯ2 層をゾルゲル
法にて形成し、強誘電体としてＳｒＢｉ2 Ｎｂ2 Ｏ9 を
用いた場合である。
【００５８】ビスマス層状化合物をＳｒＢｉ2 Ｎｂ2 Ｏ
9 とした他は、実施例４と同様にして強誘電体キャパシ
タを形成した。
9 とした他は、実施例４と同様にして強誘電体キャパシ
タを形成した。
【００５９】（実施例６）この実施例は、強誘電体キャ
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、その上にバッファー層のＺｒＯ2 層をゾルゲル
法にて形成し、強誘電体としてＰＺＴを用いた場合であ
る。
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、その上にバッファー層のＺｒＯ2 層をゾルゲル
法にて形成し、強誘電体としてＰＺＴを用いた場合であ
る。
【００６０】まず、基板表面に熱酸化膜のＳｉＯ2 膜を
約３００ｎｍ成膜し、充分に洗浄した高抵抗シリコン基
板上に、ジルコニアアルコキシドからなるゾルゲル溶液
を使って、ゾルゲル法によりＺｒＯ2 層を成膜した。こ
れを８００℃にて３０分間の熱処理を行った。
約３００ｎｍ成膜し、充分に洗浄した高抵抗シリコン基
板上に、ジルコニアアルコキシドからなるゾルゲル溶液
を使って、ゾルゲル法によりＺｒＯ2 層を成膜した。こ
れを８００℃にて３０分間の熱処理を行った。
【００６１】この膜をＸ線回折により分析したところ、
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約３０ｎｍであった。またＺｒＯ2 層の膜厚は、約７
０ｎｍとした。
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約３０ｎｍであった。またＺｒＯ2 層の膜厚は、約７
０ｎｍとした。
【００６２】これの上にＲＦスパッタリング法により、
基板を３００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金をスパッタした。スパッタの後に、酸
素雰囲気中７００℃にて３０分の熱処理を行った。
基板を３００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金をスパッタした。スパッタの後に、酸
素雰囲気中７００℃にて３０分の熱処理を行った。
【００６３】白金下部電極の上にゾルゲル法によって、
Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ3 誘電体化合物を約３００
ｎｍの厚さ成膜した。
Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ3 誘電体化合物を約３００
ｎｍの厚さ成膜した。
【００６４】さらにこれの上に、ＲＦスパッタリング法
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中７００℃にて３０分の熱
処理を行った。
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中７００℃にて３０分の熱
処理を行った。
【００６５】その後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００６６】（実施例７）この実施例は、強誘電体キャ
パシタの形成面のシリコン基板上に、バッファー層のＺ
ｒＯ2 層をＲＦスパッタ法にて形成し、強誘電体として
ＳｒＢｉ2 Ｔａ2Ｏ9 を用いて、またＺｒＯ2 の部分安
定化のためにＹ2 Ｏ3 を添加した場合である。
パシタの形成面のシリコン基板上に、バッファー層のＺ
ｒＯ2 層をＲＦスパッタ法にて形成し、強誘電体として
ＳｒＢｉ2 Ｔａ2Ｏ9 を用いて、またＺｒＯ2 の部分安
定化のためにＹ2 Ｏ3 を添加した場合である。
【００６７】まず、充分に洗浄した高抵抗のシリコン基
板に、ＲＦスパッタリング法によりＺｒＯ2 層を成膜し
た。このとき、ターゲットとして用いるＺｒＯ2 基板に
は、Ｙ2 Ｏ3 を３モル％添加した部分安定化ＺｒＯ2 基
板を用いた。これを８００℃にて３０分間の熱処理を行
った。
板に、ＲＦスパッタリング法によりＺｒＯ2 層を成膜し
た。このとき、ターゲットとして用いるＺｒＯ2 基板に
は、Ｙ2 Ｏ3 を３モル％添加した部分安定化ＺｒＯ2 基
板を用いた。これを８００℃にて３０分間の熱処理を行
った。
【００６８】この膜をＸ線回折により分析したところ、
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察からこのときのＺｒＯ2 膜の粒径は
約５０ｎｍであった。またＺｒＯ2 層の膜厚は、約１０
０ｎｍとした。
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察からこのときのＺｒＯ2 膜の粒径は
約５０ｎｍであった。またＺｒＯ2 層の膜厚は、約１０
０ｎｍとした。
【００６９】これの上に電子ビーム真空蒸着法により、
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。蒸着の後に、酸素雰囲気
中８００℃にて３０分の熱処理を行った。
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。蒸着の後に、酸素雰囲気
中８００℃にて３０分の熱処理を行った。
【００７０】白金下部電極の上にＭＯＤ法によって、Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
【００７１】さらにこれの上に、電子ビーム真空蒸着法
により、基板を４００℃に保ちながら上部電極として白
金を蒸着した。蒸着の後に、酸素雰囲気中８００℃にて
３０分の熱処理を行った。
により、基板を４００℃に保ちながら上部電極として白
金を蒸着した。蒸着の後に、酸素雰囲気中８００℃にて
３０分の熱処理を行った。
【００７２】その後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００７３】（実施例８）この実施例は、強誘電体キャ
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、バッファー層のＺｒＯ2 層をスパッタリング法
にて形成し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を用
いて、またＺｒＯ2 の部分安定化のためにＹ2 Ｏ3 を添
加した場合である。
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、バッファー層のＺｒＯ2 層をスパッタリング法
にて形成し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を用
いて、またＺｒＯ2 の部分安定化のためにＹ2 Ｏ3 を添
加した場合である。
【００７４】基板表面に熱酸化膜のＳｉＯ2 膜を約９０
ｎｍ成膜し、充分に洗浄した高抵抗シリコン基板上に、
スパッタリング法によりＺｒＯ2 層を成膜した。このと
き、ターゲットとして用いるＺｒＯ2 基板には、Ｙ2 Ｏ
3 を３モル％添加した部分安定化ＺｒＯ2 基板を用い
た。これを８００℃にて３０分間の熱処理を行った。
ｎｍ成膜し、充分に洗浄した高抵抗シリコン基板上に、
スパッタリング法によりＺｒＯ2 層を成膜した。このと
き、ターゲットとして用いるＺｒＯ2 基板には、Ｙ2 Ｏ
3 を３モル％添加した部分安定化ＺｒＯ2 基板を用い
た。これを８００℃にて３０分間の熱処理を行った。
【００７５】この膜をＸ線回折により分析したところ、
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約５０ｎｍであった。またＺｒＯ2 層の膜厚は、約１
００ｎｍとした。
正方晶のＺｒＯ2 相がメインピークとなっていた。ＡＦ
Ｍによる表面の観察から、このときのＺｒＯ2 膜の粒径
は約５０ｎｍであった。またＺｒＯ2 層の膜厚は、約１
００ｎｍとした。
【００７６】これの上に電子ビーム真空蒸着法により、
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。スパッタの後に、酸素雰
囲気中８００℃にて３０分の熱処理を行った。
基板を４００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金を蒸着した。スパッタの後に、酸素雰
囲気中８００℃にて３０分の熱処理を行った。
【００７７】白金下部電極の上にＭＯＤ法によって、Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
【００７８】さらにこれの上に、電子ビーム真空蒸着法
により、基板を４００℃に保ちながら、上部電極として
白金を蒸着した。蒸着の後に、酸素雰囲気中８００℃に
て３０分の熱処理を行った。
により、基板を４００℃に保ちながら、上部電極として
白金を蒸着した。蒸着の後に、酸素雰囲気中８００℃に
て３０分の熱処理を行った。
【００７９】その後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００８０】（実施例９）この実施例は、強誘電体キャ
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、バッファー層のＺｒＯ2 層をスパッタリング法
にて形成し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を用
いて、またＺｒＯ2 の部分安定化のためにＹ2 Ｏ3 を添
加した場合である。
パシタの形成面として、シリコン基板上にＳｉＯ 2 膜を
形成し、バッファー層のＺｒＯ2 層をスパッタリング法
にて形成し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を用
いて、またＺｒＯ2 の部分安定化のためにＹ2 Ｏ3 を添
加した場合である。
【００８１】強誘電体としてのＳｒＢｉ2 Ｔａ2 Ｏ9 の
ビスマス層状強誘電体化合物を成膜をＣＶＤ（Chemical
Vapor Deposision ；化学的気相成長）法によって行う
他は実施例８と同様にして強誘電体キャパシタを形成し
た。
ビスマス層状強誘電体化合物を成膜をＣＶＤ（Chemical
Vapor Deposision ；化学的気相成長）法によって行う
他は実施例８と同様にして強誘電体キャパシタを形成し
た。
【００８２】（実施例１０）この実施例は、強誘電体キ
ャパシタの形成面として、シリコン基板上にＳｉＯ 2 膜
を形成し、その上にＺｒを蒸着した後、熱酸化によりバ
ッファー層のＺｒＯ 2 層を形成し、強誘電体としてＳｒ
Ｂｉ2 Ｔａ2 Ｏ9 を用いた場合である。
ャパシタの形成面として、シリコン基板上にＳｉＯ 2 膜
を形成し、その上にＺｒを蒸着した後、熱酸化によりバ
ッファー層のＺｒＯ 2 層を形成し、強誘電体としてＳｒ
Ｂｉ2 Ｔａ2 Ｏ9 を用いた場合である。
【００８３】高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 膜を約３００ｎｍ成膜し、充分に洗浄した基板上に、
蒸着によりＺｒ金属の膜を１００ｎｍの厚さに成膜し
た。蒸着の後に、酸素雰囲気中８００℃にて６０分間の
加熱酸化処理を行い、Ｚｒ膜を酸化させた。
2 膜を約３００ｎｍ成膜し、充分に洗浄した基板上に、
蒸着によりＺｒ金属の膜を１００ｎｍの厚さに成膜し
た。蒸着の後に、酸素雰囲気中８００℃にて６０分間の
加熱酸化処理を行い、Ｚｒ膜を酸化させた。
【００８４】この膜をＸ線回折により分析したところ、
単斜晶のＺｒＯ2 相がメインピークとなっていた。
単斜晶のＺｒＯ2 相がメインピークとなっていた。
【００８５】これの上にＲＦスパッタリング法により、
基板を３００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金をスパッタした。スパッタの後に、酸
素雰囲気中８００℃にて３０分の熱処理を行った。
基板を３００℃に保ちながら、約２００ｎｍの厚さに下
部電極として白金をスパッタした。スパッタの後に、酸
素雰囲気中８００℃にて３０分の熱処理を行った。
【００８６】白金下部電極の上にＣＶＤ法によって、Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。
【００８７】さらにこれの上に、ＲＦスパッタリング法
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中８００℃にて３０分の熱
処理を行った。
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中８００℃にて３０分の熱
処理を行った。
【００８８】この後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００８９】さらに、本発明による強誘電体キャパシタ
との特徴を明確にするために、下地層として本発明構成
によらない強誘電体キャパシタを比較例として、次に示
す。
との特徴を明確にするために、下地層として本発明構成
によらない強誘電体キャパシタを比較例として、次に示
す。
【００９０】（比較例１）この例は、強誘電体キャパシ
タの形成面として、シリコン基板上にＳｉＯ2 膜を形成
し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を用い、Ｓｉ
Ｏ2 膜と白金下部電極との間にチタンの下地膜を形成し
た場合である。
タの形成面として、シリコン基板上にＳｉＯ2 膜を形成
し、強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 を用い、Ｓｉ
Ｏ2 膜と白金下部電極との間にチタンの下地膜を形成し
た場合である。
【００９１】高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 膜を約３００ｎｍ成膜し、充分に洗浄した基板上に、
ＲＦスパッタリング法により、基板を３００℃に保ちな
がらＴｉ金属の膜を１００ｎｍの厚さにスパッタした。
2 膜を約３００ｎｍ成膜し、充分に洗浄した基板上に、
ＲＦスパッタリング法により、基板を３００℃に保ちな
がらＴｉ金属の膜を１００ｎｍの厚さにスパッタした。
【００９２】チャンバー内に保持したまま、これの上に
ＲＦスパッタリング法により、基板を３００℃に保ちな
がら、下部電極として白金を約２００ｎｍの厚さにスパ
ッタした。スパッタの後に、酸素雰囲気中８００℃にて
３０分の熱処理を行った。
ＲＦスパッタリング法により、基板を３００℃に保ちな
がら、下部電極として白金を約２００ｎｍの厚さにスパ
ッタした。スパッタの後に、酸素雰囲気中８００℃にて
３０分の熱処理を行った。
【００９３】白金下部電極の上にＭＯＤ法によって、Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。さらにこれの上に、ＲＦ
スパッタリング法により、室温にて上部電極として白金
をスパッタした。スパッタの後に、酸素雰囲気中８００
℃にて３０分の熱処理を行う。
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。さらにこれの上に、ＲＦ
スパッタリング法により、室温にて上部電極として白金
をスパッタした。スパッタの後に、酸素雰囲気中８００
℃にて３０分の熱処理を行う。
【００９４】この後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００９５】（比較例２）この例は、強誘電体キャパシ
タの形成面のシリコン基板上に、直接白金下部電極を形
成した場合である。
タの形成面のシリコン基板上に、直接白金下部電極を形
成した場合である。
【００９６】充分に洗浄した高抵抗シリコン基板上に、
ＲＦスパッタリング法により、基板を３００℃に保ちな
がら、下部電極として白金を約２００ｎｍの厚さにスパ
ッタした。スパッタの後に、酸素雰囲気中８００℃にて
３０分の熱処理を行った。
ＲＦスパッタリング法により、基板を３００℃に保ちな
がら、下部電極として白金を約２００ｎｍの厚さにスパ
ッタした。スパッタの後に、酸素雰囲気中８００℃にて
３０分の熱処理を行った。
【００９７】白金下部電極の上にＭＯＤ法によって、Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。さらにこれの上に、ＲＦ
スパッタリング法により、室温にて上部電極として白金
をスパッタした。スパッタの後に、酸素雰囲気中８００
℃にて３０分の熱処理を行った。
ｒＢｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約
３００ｎｍの厚さに成膜した。さらにこれの上に、ＲＦ
スパッタリング法により、室温にて上部電極として白金
をスパッタした。スパッタの後に、酸素雰囲気中８００
℃にて３０分の熱処理を行った。
【００９８】この後、イオンミリング法により下地電極
を取り出し、強誘電体キャパシタを形成した。
を取り出し、強誘電体キャパシタを形成した。
【００９９】（比較例３）この例は、強誘電体キャパシ
タの形成面として、シリコン基板上にＳｉＯ2 膜を形成
し、その上に直接白金下部電極を形成した場合である。
タの形成面として、シリコン基板上にＳｉＯ2 膜を形成
し、その上に直接白金下部電極を形成した場合である。
【０１００】高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 膜を約３００ｎｍ成膜した。これの上にＲＦスパッタ
リング法により、基板を３００℃に保ちながら下部電極
として白金を約２００ｎｍの厚さにスパッタした。スパ
ッタの後に、酸素雰囲気中８００℃にて３０分の熱処理
を行った。
2 膜を約３００ｎｍ成膜した。これの上にＲＦスパッタ
リング法により、基板を３００℃に保ちながら下部電極
として白金を約２００ｎｍの厚さにスパッタした。スパ
ッタの後に、酸素雰囲気中８００℃にて３０分の熱処理
を行った。
【０１０１】白金下部電極上にＭＯＤ法によって、Ｓｒ
Ｂｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約３
００ｎｍの厚さに成膜した。
Ｂｉ2 Ｔａ2 Ｏ9 のビスマス層状強誘電体化合物を約３
００ｎｍの厚さに成膜した。
【０１０２】さらにこれの上に、ＲＦスパッタリング法
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中８００℃にて３０分の熱
処理を行った。
により、室温にて上部電極として白金をスパッタした。
スパッタの後に、酸素雰囲気中８００℃にて３０分の熱
処理を行った。
【０１０３】この後、イオンミリング法により下地電極
を取り出したが、この際に下部電極に膜剥がれが発生し
たため、キャパシタを形成することができなかった。
を取り出したが、この際に下部電極に膜剥がれが発生し
たため、キャパシタを形成することができなかった。
【０１０４】電気的特性の評価は次のようにして行っ
た。 装置：ＲＡＤＩＡＮＴ社製ＲＴ６６Ａ 測定モード：Virtual Ground Mode これにより強誘電体キャパシタのヒステリシスループを
測定した。
た。 装置：ＲＡＤＩＡＮＴ社製ＲＴ６６Ａ 測定モード：Virtual Ground Mode これにより強誘電体キャパシタのヒステリシスループを
測定した。
【０１０５】尚、比較例３の膜はＰｔとＳｉＯ2 の密着
性が悪いために、膜の剥離が発生し、キャパシタを形成
することができなかったので、測定を行うことができな
かった。
性が悪いために、膜の剥離が発生し、キャパシタを形成
することができなかったので、測定を行うことができな
かった。
【０１０６】上述の各例（実施例１〜１２、比較例１お
よび比較例２）のキャパシタのそれぞれ分極の最大値＋
Ｐｓ、自発分極値＋Ｐｒおよび−Ｐｒ、抗電界値＋Ｖｃ
および−Ｖｃの測定値を表１に示す。また、実施例１と
比較例１の場合について、ヒステリシスループの曲線を
それぞれ図１、図２に示す。
よび比較例２）のキャパシタのそれぞれ分極の最大値＋
Ｐｓ、自発分極値＋Ｐｒおよび−Ｐｒ、抗電界値＋Ｖｃ
および−Ｖｃの測定値を表１に示す。また、実施例１と
比較例１の場合について、ヒステリシスループの曲線を
それぞれ図１、図２に示す。
【０１０７】
【表１】
【０１０８】表１より、比較例１および比較例２におい
ては、自発分極Ｐｒの値が各実施例より小さくなってい
る。また抗電界値＋Ｖｃおよび−Ｖｃの非対称性や図２
に見られるようなヒステリシス曲線の角形比の低下等
の、電気的特性として好ましくない現象が発生している
ことがわかる。
ては、自発分極Ｐｒの値が各実施例より小さくなってい
る。また抗電界値＋Ｖｃおよび−Ｖｃの非対称性や図２
に見られるようなヒステリシス曲線の角形比の低下等
の、電気的特性として好ましくない現象が発生している
ことがわかる。
【０１０９】これらの現象は、バッファー層としてＺｒ
Ｏ2 を形成した各実施例においては観察されず、ＺｒＯ
2 がバッファー層として有効に機能していることがわか
る。
Ｏ2 を形成した各実施例においては観察されず、ＺｒＯ
2 がバッファー層として有効に機能していることがわか
る。
【０１１０】このようなキャパシターの作製において問
題となる諸現象は、その原因として電極基板表面のモル
フォロジーの悪化、基板と強誘電体界面での低誘電層の
生成などが考えられる。
題となる諸現象は、その原因として電極基板表面のモル
フォロジーの悪化、基板と強誘電体界面での低誘電層の
生成などが考えられる。
【０１１１】実際に、実施例１〜１０の表面は、比較例
１および比較例２の表面と比較してはるかに平滑性がよ
く、金属光沢を保っている。比較例１および比較例２で
はＰｔの表面に白濁等が観察され、光学顕微鏡によれ
ば、この表面に無数の凹凸が発生していることが観察さ
れた。
１および比較例２の表面と比較してはるかに平滑性がよ
く、金属光沢を保っている。比較例１および比較例２で
はＰｔの表面に白濁等が観察され、光学顕微鏡によれ
ば、この表面に無数の凹凸が発生していることが観察さ
れた。
【０１１２】さらに、実施例１、比較例１、比較例２の
それぞれのキャパシタについて、オージエ電子分光法に
よる深さ方向の分析を行った。各キャパシタの強誘電体
を除去した後に、白金下部電極層からキャパシタの形成
面へ向かって、表面をスパッタで削りながら、表面の各
元素の分析を行った。
それぞれのキャパシタについて、オージエ電子分光法に
よる深さ方向の分析を行った。各キャパシタの強誘電体
を除去した後に、白金下部電極層からキャパシタの形成
面へ向かって、表面をスパッタで削りながら、表面の各
元素の分析を行った。
【０１１３】測定結果をそれぞれ、実施例１の場合を図
３、比較例１の場合を図４、比較例２の場合を図５に示
す。各図において、左端のスパッタ時間０の部分が電極
層上部表面で、右にいくに従い、順次バッファー層ある
いは下地層、シリコン基板部分の測定値となる。また、
図の範囲に入り比較がしやすいように、酸素Ｏは実際の
１／４、チタンＴｉは実際の１／２の値を示している。
３、比較例１の場合を図４、比較例２の場合を図５に示
す。各図において、左端のスパッタ時間０の部分が電極
層上部表面で、右にいくに従い、順次バッファー層ある
いは下地層、シリコン基板部分の測定値となる。また、
図の範囲に入り比較がしやすいように、酸素Ｏは実際の
１／４、チタンＴｉは実際の１／２の値を示している。
【０１１４】図４より、比較例１の場合には、ＴｉとＰ
ｔとが相互に拡散し、下地層表面すなわち下部電極との
界面に析出したＴｉが酸素Ｏとともに酸化物となって存
在していることがわかる。また図５より、比較例２の場
合には、シリコンがＰｔ中を拡散して表面に析出し、Ｔ
ｉの場合と同様に酸化物としてＰｔ表面に存在している
ことがわかる。
ｔとが相互に拡散し、下地層表面すなわち下部電極との
界面に析出したＴｉが酸素Ｏとともに酸化物となって存
在していることがわかる。また図５より、比較例２の場
合には、シリコンがＰｔ中を拡散して表面に析出し、Ｔ
ｉの場合と同様に酸化物としてＰｔ表面に存在している
ことがわかる。
【０１１５】これに対して、図３より、実施例１のよう
にバッファー層としてＺｒＯ2 層を形成した場合は、Ｚ
ｒのＰｔ中への拡散が発生しないだけでなく、シリコン
のＰｔ中への拡散も抑止していることがわかる。このよ
うなバッファー層としてのＺｒＯ2 層の性質が、電気特
性に与える外的影響を排除するのに極めて有効であるこ
とがわかる。
にバッファー層としてＺｒＯ2 層を形成した場合は、Ｚ
ｒのＰｔ中への拡散が発生しないだけでなく、シリコン
のＰｔ中への拡散も抑止していることがわかる。このよ
うなバッファー層としてのＺｒＯ2 層の性質が、電気特
性に与える外的影響を排除するのに極めて有効であるこ
とがわかる。
【０１１６】従って、白金を含有する金属電極層とシリ
コンやＳｉＯ2 等による強誘電体キャパシタの形成面と
の界面にバッファー層としてＺｒＯ2 層を形成すること
により、界面からのシリコンイオンの拡散を防ぎ、これ
により表面の平滑性を保ち、かつ金属電極層と強誘電体
キャパシタの形成面との密着性を高めることができる。
コンやＳｉＯ2 等による強誘電体キャパシタの形成面と
の界面にバッファー層としてＺｒＯ2 層を形成すること
により、界面からのシリコンイオンの拡散を防ぎ、これ
により表面の平滑性を保ち、かつ金属電極層と強誘電体
キャパシタの形成面との密着性を高めることができる。
【０１１７】次に、この本発明の強誘電体キャパシタを
不揮発メモリ等の半導体メモリに適用した例を示す。
不揮発メモリ等の半導体メモリに適用した例を示す。
【０１１８】図６は、本発明による強誘電体キャパシタ
を適用したプレーナー型構造の不揮発性メモリの一例の
断面図を示す。この不揮発メモリは、半導体基板１に局
部的酸化いわゆるＬＯＣＯＳによって形成した素子分離
絶縁層２が形成され、これによって分離された領域に、
ソース領域５およびドレイン領域６が形成され、これら
ソースおよびドレイン領域５および６間上にＳｉＯ2 な
どのゲート絶縁膜３を介してゲート電極４が形成された
ＭＩＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）が形成される。さらに、このＭＩＳトランジスタ上
に例えばＳｉＯ 2 やＢＰＳＧ（ボロン・リン・シリケー
トガラス）等による層間絶縁層７が形成される。
を適用したプレーナー型構造の不揮発性メモリの一例の
断面図を示す。この不揮発メモリは、半導体基板１に局
部的酸化いわゆるＬＯＣＯＳによって形成した素子分離
絶縁層２が形成され、これによって分離された領域に、
ソース領域５およびドレイン領域６が形成され、これら
ソースおよびドレイン領域５および６間上にＳｉＯ2 な
どのゲート絶縁膜３を介してゲート電極４が形成された
ＭＩＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）が形成される。さらに、このＭＩＳトランジスタ上
に例えばＳｉＯ 2 やＢＰＳＧ（ボロン・リン・シリケー
トガラス）等による層間絶縁層７が形成される。
【０１１９】そして、素子分離絶縁層２の上の層間絶縁
層７上に、白金を含有する金属による下部電極８を形成
するものであるが、本発明においては、この下部電極８
の形成部にバッファー層２１を介在させる。このバッフ
ァー層２１は、ＺｒＯ2 層によって構成する。そして、
この下部電極８上に、強誘電体層９を形成し、これの上
に同様の例えば白金合金による上部電極１０を形成す
る。これにより、下部電極８と強誘電体層９と上部電極
１０による大容量の強誘電体キャパシタ２２が構成され
る。
層７上に、白金を含有する金属による下部電極８を形成
するものであるが、本発明においては、この下部電極８
の形成部にバッファー層２１を介在させる。このバッフ
ァー層２１は、ＺｒＯ2 層によって構成する。そして、
この下部電極８上に、強誘電体層９を形成し、これの上
に同様の例えば白金合金による上部電極１０を形成す
る。これにより、下部電極８と強誘電体層９と上部電極
１０による大容量の強誘電体キャパシタ２２が構成され
る。
【０１２０】さらに上部電極１０上を含んで全面的に上
層絶縁層１１が形成され、この上層絶縁層１１の、例え
ば上部電極１０上と層間絶縁層７のソース領域５上とに
コンタクトホール１２が穿設され、これらコンタクトホ
ール１２を通じて上部電極１０とソース領域５とが配線
１３によってコンタクトされた構成とされる。
層絶縁層１１が形成され、この上層絶縁層１１の、例え
ば上部電極１０上と層間絶縁層７のソース領域５上とに
コンタクトホール１２が穿設され、これらコンタクトホ
ール１２を通じて上部電極１０とソース領域５とが配線
１３によってコンタクトされた構成とされる。
【０１２１】次に、本発明の強誘電体キャパシタを他の
型の半導体メモリに適用した例について説明する。
型の半導体メモリに適用した例について説明する。
【０１２２】図７は、本発明による強誘電体キャパシタ
を適用したスタック型構造の不揮発メモリの一例の断面
図を示す。図７では、図６の各対応する部分に同一の記
号を付している。この不揮発メモリは、半導体基板１に
局部的酸化いわゆるＬＯＣＯＳにより素子分離絶縁層２
が形成され、これによって分離された領域に、ＭＩＳト
ランジスタが形成される。すなわち、この場合において
も図６において説明したと同様に、ソース領域５および
ドレイン領域６が形成され、これらソースおよびドレイ
ン領域５および６間上にＳｉＯ2 などのゲート絶縁膜３
を介してゲート電極４が形成されたＭＩＳトランジスタ
が形成されて、さらにこれの上にＳｉＯ2 等の層間絶縁
層７が形成される。
を適用したスタック型構造の不揮発メモリの一例の断面
図を示す。図７では、図６の各対応する部分に同一の記
号を付している。この不揮発メモリは、半導体基板１に
局部的酸化いわゆるＬＯＣＯＳにより素子分離絶縁層２
が形成され、これによって分離された領域に、ＭＩＳト
ランジスタが形成される。すなわち、この場合において
も図６において説明したと同様に、ソース領域５および
ドレイン領域６が形成され、これらソースおよびドレイ
ン領域５および６間上にＳｉＯ2 などのゲート絶縁膜３
を介してゲート電極４が形成されたＭＩＳトランジスタ
が形成されて、さらにこれの上にＳｉＯ2 等の層間絶縁
層７が形成される。
【０１２３】そして、層間絶縁層７のソース領域５上に
穿設したコンタクトホール１２に、多結晶シリコン、タ
ングステン等よりなるプラグ電極２０を形成し、プラグ
電極２０の上に導電性のＺｒＯ2 からなるバッファー層
２１を介在させて、白金を含有する金属層からなる下部
電極８を形成する。
穿設したコンタクトホール１２に、多結晶シリコン、タ
ングステン等よりなるプラグ電極２０を形成し、プラグ
電極２０の上に導電性のＺｒＯ2 からなるバッファー層
２１を介在させて、白金を含有する金属層からなる下部
電極８を形成する。
【０１２４】次に、この下部電極８の上に強誘電体層９
を形成し、これの上に白金を含有する金属層による上部
電極１０を形成する。これにより、下部電極８と強誘電
体層９と上部電極１０による大容量の強誘電体キャパシ
タ２２が構成される。
を形成し、これの上に白金を含有する金属層による上部
電極１０を形成する。これにより、下部電極８と強誘電
体層９と上部電極１０による大容量の強誘電体キャパシ
タ２２が構成される。
【０１２５】そして上部電極１０の上を含んで全面的に
上層絶縁層１１が形成され、この上層絶縁層１１に開け
られたコンタクトホールとを通して上部電極１０上にコ
ンタクトした配線１３が形成された構成になっている。
上層絶縁層１１が形成され、この上層絶縁層１１に開け
られたコンタクトホールとを通して上部電極１０上にコ
ンタクトした配線１３が形成された構成になっている。
【０１２６】本発明の強誘電体キャパシタを適用するこ
とにより、強誘電体キャパシタの形成面とキャパシタの
金属電極層との密着性を改善できることから、電極層の
膜剥がれや電極層への隣接する層の材料の拡散等の問題
を解決することができ、キャパシタを構成する強誘電体
の特性を最大限に引き出すことができる。
とにより、強誘電体キャパシタの形成面とキャパシタの
金属電極層との密着性を改善できることから、電極層の
膜剥がれや電極層への隣接する層の材料の拡散等の問題
を解決することができ、キャパシタを構成する強誘電体
の特性を最大限に引き出すことができる。
【０１２７】従って、特性の良い強誘電体キャパシタを
形成することができ、このような半導体メモリを良好な
電気的特性を有する半導体メモリとすることができる。
さらに、半導体メモリの製造上の歩留まりが向上し、安
定して生産性よくこれらの半導体メモリを製造できる。
形成することができ、このような半導体メモリを良好な
電気的特性を有する半導体メモリとすることができる。
さらに、半導体メモリの製造上の歩留まりが向上し、安
定して生産性よくこれらの半導体メモリを製造できる。
【０１２８】本発明の強誘電体キャパシタは、上述の実
施例に限定されるものではなく、本発明の要旨を逸脱し
ない範囲でその他様々な構成が取り得る。
施例に限定されるものではなく、本発明の要旨を逸脱し
ない範囲でその他様々な構成が取り得る。
【０１２９】本発明の強誘電体キャパシタは、前述の強
誘電体メモリの他、キャパシタ単体、圧電素子、光スイ
ッチ等の各種の素子に適用することができる。これによ
り、これらの素子を特性よく形成することができる。
誘電体メモリの他、キャパシタ単体、圧電素子、光スイ
ッチ等の各種の素子に適用することができる。これによ
り、これらの素子を特性よく形成することができる。
【０１３０】
【発明の効果】上述の本発明によれば、白金を含有する
金属電極層とシリコンやＳｉＯ2 等による強誘電体キャ
パシタの形成面との界面にバッファー層としてＺｒＯ2
層を形成することにより、界面からのシリコンイオンの
拡散を防ぎ表面の平滑性を保ち、金属電極層と強誘電体
キャパシタの形成面との密着性を高めることができる。
金属電極層とシリコンやＳｉＯ2 等による強誘電体キャ
パシタの形成面との界面にバッファー層としてＺｒＯ2
層を形成することにより、界面からのシリコンイオンの
拡散を防ぎ表面の平滑性を保ち、金属電極層と強誘電体
キャパシタの形成面との密着性を高めることができる。
【０１３１】電極形成面と金属電極層との密着性を改善
できることから、電極層の膜剥がれや電極層への隣接す
る層の材料の拡散等の問題を解決することができる。こ
れにより、結果的にキャパシタを構成する強誘電体の特
性を最大限に引き出すことができる。
できることから、電極層の膜剥がれや電極層への隣接す
る層の材料の拡散等の問題を解決することができる。こ
れにより、結果的にキャパシタを構成する強誘電体の特
性を最大限に引き出すことができる。
【０１３２】膜剥がれが低減することにより、特性の良
い強誘電体キャパシタを形成することができ、さらにこ
の強誘電体キャパシタを用いた素子の歩留まりが良くな
り、安定して生産性よくこれらの素子を製造できる。
い強誘電体キャパシタを形成することができ、さらにこ
の強誘電体キャパシタを用いた素子の歩留まりが良くな
り、安定して生産性よくこれらの素子を製造できる。
【図１】実施例１の強誘電体キャパシタのヒステリシス
曲線である。
曲線である。
【図２】比較例１の強誘電体キャパシタのヒステリシス
曲線である。
曲線である。
【図３】実施例１の強誘電体キャパシタの深さ方向の分
析結果である。
析結果である。
【図４】比較例１の強誘電体キャパシタの深さ方向の分
析結果である。
析結果である。
【図５】比較例２の強誘電体キャパシタの深さ方向の分
析結果である。
析結果である。
【図６】本発明の強誘電体キャパシタを適用したプレー
ナー型構造の不揮発性メモリの一例の断面図である。
ナー型構造の不揮発性メモリの一例の断面図である。
【図７】本発明の強誘電体キャパシタを適用したスタッ
ク型構造の不揮発性メモリの一例の断面図である。
ク型構造の不揮発性メモリの一例の断面図である。
１ 基板 ２ 素子分離絶縁層 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ 層間絶縁層 ８ 下部電極 ９ 強誘電体層 １０ 上部電極 １１ 上層絶縁層 １２ コンタクトホール １３ 配線 ２１ バッファー層 ２２ 強誘電体キャパシタ
Claims (8)
- 【請求項１】 強誘電体キャパシタの形成面上にＺｒＯ
2 層を介して該強誘電体キャパシタの電極として白金を
含有する金属電極層が形成されてなることを特徴とする
強誘電体キャパシタ。 - 【請求項２】 上記金属電極層が白金よりなり、 該金属電極層が上記強誘電体キャパシタの形成面上にＺ
ｒＯ2 層、あるいは該ＺｒＯ2 層下にＳｉＯ2 層が形成
された積層構造であることを特徴とする請求項１に記載
の強誘電体キャパシタ。 - 【請求項３】 上記強誘電体キャパシタの形成面がシリ
コン面であり、 上記金属電極層がＺｒＯ2 層、あるいはＺｒＯ2 層とこ
れの下に形成されたＳｉＯ2 層との積層構造を介して形
成されたことを特徴とする請求項１に記載の強誘電体キ
ャパシタ。 - 【請求項４】 強誘電体キャパシタを構成する強誘電体
が、ビスマス層状化合物であることを特徴とする請求項
１に記載の強誘電体キャパシタ。 - 【請求項５】 強誘電体キャパシタを構成する強誘電体
が、ビスマス層状化合物である不揮発性メモリ用に供す
ることを特徴とする請求項１に記載の強誘電体キャパシ
タ。 - 【請求項６】 上記ＺｒＯ2 層の結晶構造が、 正方晶または単斜晶の単晶またはこれらを主とする混晶
構造であることを特徴とする請求項１に記載の強誘電体
キャパシタ。 - 【請求項７】 上記ＺｒＯ2 層の結晶構造が、 ＺｒＯ2 中に、Ｙ2 Ｏ3 ，ＣａＯ，ＭｇＯ，Ａｌ2 Ｏ3
をｘモル％（０＜ｘ≦１０）添加してある正方晶、ある
いは正方晶と単斜晶、正方晶と立方晶との混晶構造であ
ることを特徴とする請求項１に記載の強誘電体キャパシ
タ。 - 【請求項８】 上記ＺｒＯ2 層が、Ｚｒ金属の熱酸化膜
からなることを特徴とする請求項１に記載の強誘電体キ
ャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7286084A JPH09129827A (ja) | 1995-11-02 | 1995-11-02 | 強誘電体キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7286084A JPH09129827A (ja) | 1995-11-02 | 1995-11-02 | 強誘電体キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129827A true JPH09129827A (ja) | 1997-05-16 |
Family
ID=17699739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7286084A Pending JPH09129827A (ja) | 1995-11-02 | 1995-11-02 | 強誘電体キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129827A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010194A (ko) * | 1997-07-15 | 1999-02-05 | 윤종용 | 셀 커패시터로서 강유전체 커패시터를 사용하는 강유전체 메모리소자 |
| KR100269320B1 (ko) * | 1997-12-30 | 2000-10-16 | 윤종용 | 유전체막의형성방법및이를이용한캐패시터의제조방법 |
| KR100333645B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 수소 확산방지막으로서 지르코늄 산화막을 구비하는 반도체 메모리 소자 제조 방법 |
| KR100362198B1 (ko) * | 1999-12-28 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| KR100379547B1 (ko) * | 2000-12-21 | 2003-04-10 | 주식회사 하이닉스반도체 | 수소 확산 방지막 형성방법 |
| US7535157B2 (en) | 2006-09-08 | 2009-05-19 | Seiko Epson Corporation | Piezoelectric element, actuator device, liquid-jet head, and liquid-jet apparatus |
| EP2645437A2 (en) * | 2012-03-27 | 2013-10-02 | Seiko Epson Corporation | Liquid ejecting head, liquid ejecting apparatus, piezoelectric element, and methods of manufacturing liquid ejecting head, liquid ejecting apparatus, and piezoelectric element |
| JP2013207001A (ja) * | 2012-03-27 | 2013-10-07 | Seiko Epson Corp | 液体噴射ヘッドの製造方法、液体噴射装置の製造方法及び圧電素子の製造方法 |
| JP2018142613A (ja) * | 2017-02-27 | 2018-09-13 | 株式会社村田製作所 | キャパシタ、ＺｒＯ２膜の製造方法およびキャパシタの製造方法 |
-
1995
- 1995-11-02 JP JP7286084A patent/JPH09129827A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010194A (ko) * | 1997-07-15 | 1999-02-05 | 윤종용 | 셀 커패시터로서 강유전체 커패시터를 사용하는 강유전체 메모리소자 |
| KR100269320B1 (ko) * | 1997-12-30 | 2000-10-16 | 윤종용 | 유전체막의형성방법및이를이용한캐패시터의제조방법 |
| KR100333645B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 수소 확산방지막으로서 지르코늄 산화막을 구비하는 반도체 메모리 소자 제조 방법 |
| KR100362198B1 (ko) * | 1999-12-28 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| KR100379547B1 (ko) * | 2000-12-21 | 2003-04-10 | 주식회사 하이닉스반도체 | 수소 확산 방지막 형성방법 |
| US7535157B2 (en) | 2006-09-08 | 2009-05-19 | Seiko Epson Corporation | Piezoelectric element, actuator device, liquid-jet head, and liquid-jet apparatus |
| EP2645437A2 (en) * | 2012-03-27 | 2013-10-02 | Seiko Epson Corporation | Liquid ejecting head, liquid ejecting apparatus, piezoelectric element, and methods of manufacturing liquid ejecting head, liquid ejecting apparatus, and piezoelectric element |
| JP2013207001A (ja) * | 2012-03-27 | 2013-10-07 | Seiko Epson Corp | 液体噴射ヘッドの製造方法、液体噴射装置の製造方法及び圧電素子の製造方法 |
| EP2645437A3 (en) * | 2012-03-27 | 2015-01-14 | Seiko Epson Corporation | Liquid ejecting head, liquid ejecting apparatus, piezoelectric element, and methods of manufacturing liquid ejecting head, liquid ejecting apparatus, and piezoelectric element |
| US9254651B2 (en) | 2012-03-27 | 2016-02-09 | Seiko Epson Corporation | Liquid ejecting head, liquid ejecting apparatus, piezoelectric element, and methods of manufacturing liquid ejecting head, liquid ejecting apparatus, and piezoelectric element |
| JP2018142613A (ja) * | 2017-02-27 | 2018-09-13 | 株式会社村田製作所 | キャパシタ、ＺｒＯ２膜の製造方法およびキャパシタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5851841A (en) | Method for producing ferroelectric film element, and ferroelectric film element and ferroelectric memory element produced by the method | |
| US6172385B1 (en) | Multilayer ferroelectric capacitor structure | |
| JP3412051B2 (ja) | キャパシタ | |
| US5965942A (en) | Semiconductor memory device with amorphous diffusion barrier between capacitor and plug | |
| US6929956B2 (en) | Ferroelectric random access memory device and fabrication method therefor | |
| US6153898A (en) | Ferroelectric capacitor, method of manufacturing same and memory cell using same | |
| KR20080098680A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20060154382A1 (en) | Capacitor with high dielectric constant materials and method of making | |
| US6495428B1 (en) | Method of making a capacitor with oxygenated metal electrodes and high dielectric constant materials | |
| US7179705B2 (en) | Ferroelectric capacitor and its manufacturing method, and ferroelectric memory device | |
| JPH09129827A (ja) | 強誘電体キャパシタ | |
| US20080123243A1 (en) | Ferroelectric capacitor | |
| US6297085B1 (en) | Method for manufacturing ferroelectric capacitor and method for manufacturing ferroelectric memory | |
| KR20070089638A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| JPH10173140A (ja) | 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法 | |
| JP4009356B2 (ja) | ＭｇＴｉＯ３ 薄膜を備えたＦＲＡＭ素子及びＦＦＲＡＭ素子並びにその製造方法 | |
| US6855973B2 (en) | Semiconductor memory device including a capacitor an upper electrode of which being resistant of exfoliation | |
| JP2002151654A (ja) | 誘電体キャパシタ素子及びその製造方法 | |
| JP3294214B2 (ja) | 薄膜キャパシタ | |
| KR100335494B1 (ko) | Ｂｓｔ 유전막에 구리를 함유한 커패시터 및 그 제조방법 | |
| JP2002289809A (ja) | 半導体装置およびその製造方法 | |
| KR100490174B1 (ko) | Pzt박막의 강유전 특성이 향상된 반도체 소자와 그 제조방법 | |
| JP2003318369A (ja) | 半導体装置及びその製造方法 | |
| JP3606791B2 (ja) | 強誘電体薄膜の製造方法、強誘電体キャパシタ、強誘電体メモリセルおよび強誘電体メモリの製造方法 | |
| JPH0897382A (ja) | 半導体メモリ素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |