JPH09129646A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH09129646A
JPH09129646A JP7280034A JP28003495A JPH09129646A JP H09129646 A JPH09129646 A JP H09129646A JP 7280034 A JP7280034 A JP 7280034A JP 28003495 A JP28003495 A JP 28003495A JP H09129646 A JPH09129646 A JP H09129646A
Authority
JP
Japan
Prior art keywords
barrier metal
wiring
semiconductor device
protective film
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7280034A
Other languages
Japanese (ja)
Inventor
Yoshiaki Hanabusa
善明 英
Hideyuki Hosoe
英之 細江
Ikuo Yoshida
育生 吉田
Seishi Imasu
誠士 今須
Hide Yamaguchi
日出 山口
Akihisa Uchida
明久 内田
Yasunori Fujisaki
泰則 藤崎
Atsushi Shimizu
淳 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP7280034A priority Critical patent/JPH09129646A/en
Publication of JPH09129646A publication Critical patent/JPH09129646A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a technique, which relaxes a stress, which is applied between a wiring layer and a barrier metal layer, and can prevent a crack from being generated in the barrier metal layer in the case where a CCB electrode is connected with the wiring layer via the barrier metal layer through contact holes opened in an insulating protective film. SOLUTION: Contact holes 5, which are opened in an insulating protective film 4 for connecting a CCB electrode 9 with a lower wiring layer 3 via a barrier metal layer 6, are respectively constituted of a plurality of small holes 5a to 5d, which are separated from each other. Thereby, the contact area of the wiring layer 3 with the metal layer 6 in the whole contact holes 5 can be increased remaining as the contact area of the wiring layer 3 with the metal layer 6 in each of the small holes 5a to 5d is made small. Accordingly, even if the electrode 9 is connected with the metal layer 6, a stress, which is applied between both of the wiring layer 3 and the metal layer 6, is relaxed because the contact area of the layer 3 with the layer 6 through each of the small holes 5a to 5d is made small.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、絶縁保護膜に開口されたコンタクトホールを
通じて配線にバリア金属を介してＣＣＢ電極を接続する
半導体装置に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a technique effectively applied to a semiconductor device in which a CCB electrode is connected to a wiring through a barrier metal through a contact hole opened in an insulating protection film. Is.

【０００２】[0002]

【従来の技術】ＬＳＩチップなどの半導体チップを配線
基板に実装する方式の一つとして、フリップチップボン
ディングが知られている。このフリップチップボンディ
ングは、複数のパッド電極を形成した半導体チップの能
動面を配線基板に対向させてボンディングするものであ
り、例えば各パッド電極に予め接続したＣＣＢ（Ｃｏｎ
ｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｂｏｎｄｉｎｇ）
電極を介して半導体チップを配線基板にフェースダウン
ボンディングするものである。Flip chip bonding is known as one of the methods for mounting a semiconductor chip such as an LSI chip on a wiring board. In this flip chip bonding, the active surface of a semiconductor chip having a plurality of pad electrodes is bonded to the wiring substrate so as to face the wiring substrate. For example, CCB (Con
trolled Collapse Bonding)
A semiconductor chip is face-down bonded to a wiring board via electrodes.

【０００３】ボンディングに際しては、半導体チップの
各ＣＣＢ電極を配線基板の対応した位置に配置した状態
で、配線基板をリフロー炉を通過させることにより各Ｃ
ＣＢ電極を一括して溶融することが行われる。このよう
なボンディング方式によれば、下層配線の端部の各パッ
ド電極に接続した複数の各ＣＣＢ電極を半導体チップの
全面に配置することができるので、高集積度に適したＬ
ＳＩチップを実現することが可能となり、また、ワイヤ
ボンディングを行うフェースアップボンディングに比較
してワイヤボンディングが不要となる。さらに、フェー
スアップボンディングに比較して、フリーになっている
半導体チップの裏面を利用することができるため、この
裏面に冷却フィンを取り付けるなどの放熱手段を講ずる
ことができるので、高発熱用素子に適している。At the time of bonding, each CCB electrode of the semiconductor chip is placed at a corresponding position on the wiring board, and the wiring board is passed through a reflow furnace to remove each CB electrode.
The CB electrodes are collectively melted. According to such a bonding method, a plurality of CCB electrodes connected to the pad electrodes at the end portions of the lower layer wiring can be arranged on the entire surface of the semiconductor chip, so that L suitable for high integration can be obtained.
An SI chip can be realized, and wire bonding is unnecessary as compared with face-up bonding for wire bonding. Furthermore, as compared to face-up bonding, the backside of the semiconductor chip, which is free, can be used, so it is possible to devise heat dissipation means such as attaching cooling fins to this backside. Are suitable.

【０００４】このようなフリップチップボンディングに
関する技術は、例えば日経ＢＰ社発行、「ＶＬＳＩパッ
ケージング技術（上）」、１９９３年５月３１日発行、
Ｐ１７５〜Ｐ１７８に記載されている。A technique relating to such flip chip bonding is, for example, published by Nikkei BP, "VLSI packaging technology (above)", May 31, 1993,
P175 to P178.

【０００５】ここで、半導体チップのパッド電極となる
下層配線としては一般にアルミニウム（Ａｌ）またはＡ
ｌ合金が用いられており、半導体基板上に絶縁膜を介し
て形成したＡｌ下層配線を絶縁保護膜で覆った後、絶縁
保護膜の一部にコンタクトホールを開口して、Ａｌ下層
配線のパッド電極となる部分を露出させ、このパッド電
極に上層配線として働くＣＣＢ電極を接続することが行
われる。ＣＣＢ電極としては一般に半田（Ｐｂ−Ｓｎ合
金）を用いて、この半田ＣＣＢ電極をパッド電極に半田
付けによって接続している。Here, as the lower layer wiring which becomes the pad electrode of the semiconductor chip, aluminum (Al) or A is generally used.
Al alloy is used, and after covering the Al lower layer wiring formed on the semiconductor substrate via the insulating film with the insulating protective film, a contact hole is opened in a part of the insulating protective film to form a pad of the Al lower layer wiring. It is performed to expose a portion to be an electrode and connect the pad electrode to a CCB electrode serving as an upper layer wiring. Solder (Pb-Sn alloy) is generally used as the CCB electrode, and the solder CCB electrode is connected to the pad electrode by soldering.

【０００６】しかしながら、Ａｌに直接半田を接続する
と両者が反応して望ましくない化合物が形成されてコン
タクト抵抗が増加するので、両者間にバリア金属を介在
させることが行われている。このバリア金属としては一
般に、Ａｌとのコンタクト性が良好でかつ絶縁保護膜と
の付着性に優れたクロム（Ｃｒ）、チタン（Ｔｉ）など
の高融点金属と、ＣＣＢ電極との濡れ性に優れたニッケ
ル（Ｎｉ）、銅（Ｃｕ）などの金属との重ね膜構造がと
られている。However, if solder is directly connected to Al, the two react with each other to form an undesired compound and the contact resistance increases, so that a barrier metal is interposed between the two. As the barrier metal, generally, a high melting point metal such as chromium (Cr) or titanium (Ti), which has good contact properties with Al and excellent adhesion with an insulating protective film, and excellent wettability with CCB electrodes. A layered film structure with a metal such as nickel (Ni) or copper (Cu) is adopted.

【０００７】[0007]

【発明が解決しようとする課題】前記のように絶縁保護
膜に開口されたコンタクトホールを通じて、下層配線と
してのパッド電極にバリア金属を介して上層配線として
のＣＣＢ電極を接続した場合、下層配線とバリア金属と
の接触面積が増加すると、両者間に応力が加わってバリ
ア金属がクラックするようになる。ここで、下層配線と
バリア金属との接触面積は、絶縁保護膜に開口されるコ
ンタクトホールの面積によって決定される。When the CCB electrode as the upper layer wiring is connected to the pad electrode as the lower layer wiring through the barrier metal through the contact hole formed in the insulating protective film as described above, the lower layer wiring is When the contact area with the barrier metal increases, stress is applied between the two and the barrier metal cracks. Here, the contact area between the lower layer wiring and the barrier metal is determined by the area of the contact hole opened in the insulating protective film.

【０００８】このようにバリア金属にクラックが発生す
ると、バリア金属にＣＣＢ電極を接続した後に、各種の
熱処理を伴う工程が施されると、熱処理時に前記クラッ
クを通じて下層配線のＡｌとＣＣＢ電極の半田とが反応
するようになり、最悪の場合断線不良が生ずるおそれが
ある。When the barrier metal is cracked as described above, when the CCB electrode is connected to the barrier metal and various heat treatment processes are performed, Al of the lower wiring and the solder of the CCB electrode are passed through the crack during the heat treatment. And will react, and in the worst case, a disconnection defect may occur.

【０００９】例えば、Ａｌパッド電極にバリア金属を介
して半田ＣＣＢ電極を接続した後、洗浄工程や熱処理工
程のように熱処理を伴う工程が施されると、この熱処理
によってクラックを通じてＡｌ下層配線と半田ＣＣＢ電
極とが反応するようになる。For example, when the solder CCB electrode is connected to the Al pad electrode through the barrier metal and then a process involving heat treatment such as a cleaning process or a heat treatment process is performed, the heat treatment causes cracks through the Al lower layer wiring and the solder. It becomes to react with the CCB electrode.

【００１０】本発明の目的は、絶縁保護膜に開口された
コンタクトホールを通じて配線にバリア金属を介してＣ
ＣＢ電極を接続する場合、配線とバリア金属間に加わる
応力を緩和してバリア金属のクラックを防止することが
可能な技術を提供することにある。An object of the present invention is to provide C through a barrier metal to a wiring through a contact hole opened in an insulating protective film.
An object of the present invention is to provide a technique capable of relaxing the stress applied between the wiring and the barrier metal and preventing the crack of the barrier metal when connecting the CB electrode.

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１２】[0012]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, typical ones are briefly described as follows.

【００１３】本発明の半導体装置は、半導体基板上に形
成された配線を覆う絶縁保護膜にコンタクトホールが開
口され、このコンタクトホールから前記絶縁保護膜の表
面まで延長するようにバリア金属が形成され、このバリ
ア金属にＣＣＢ電極が接続されてなる半導体装置であっ
て、前記コンタクトホールは、互いに分離された複数の
小ホールから構成されている。In the semiconductor device of the present invention, a contact hole is opened in an insulating protective film covering a wiring formed on a semiconductor substrate, and a barrier metal is formed so as to extend from the contact hole to the surface of the insulating protective film. In this semiconductor device, a CCB electrode is connected to the barrier metal, and the contact hole is composed of a plurality of small holes separated from each other.

【００１４】上述した手段によれば、本発明の半導体装
置は、配線にバリア金属を介してＣＣＢ電極を接続する
ために絶縁保護膜に開口されるコンタクトホールは、互
いに分離された複数の小ホールから構成されているの
で、絶縁保護膜に開口されたコンタクトホールを通じて
配線にバリア金属を介してＣＣＢ電極を接続する場合、
配線とバリア金属間に加わる応力を緩和してバリア金属
のクラックを防止することが可能となる。According to the above-mentioned means, in the semiconductor device of the present invention, the contact hole opened in the insulating protective film for connecting the wiring to the CCB electrode through the barrier metal is a plurality of small holes separated from each other. Therefore, when the CCB electrode is connected to the wiring through the barrier metal through the contact hole opened in the insulating protective film,
It is possible to reduce the stress applied between the wiring and the barrier metal and prevent the barrier metal from cracking.

【００１５】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。The present invention will be described in detail below with reference to the embodiments with reference to the drawings.

【００１６】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and their repeated description will be omitted.

【００１７】[0017]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

（実施形態１）図１は本発明の実施形態１による半導体
装置を示す平面図で、図２は図１のＡ−Ａ断面図であ
る。本実施形態の半導体装置は、例えばＳｉ単結晶など
からなる半導体基板１上に酸化膜（ＳｉＯ2）などから
なる絶縁膜２が形成され、この絶縁膜２上には所望の素
子領域に接続されている下層配線３が形成されている。
この下層配線３は、例えば、Ａｌ−Ｓｉ合金、Ａｌ−Ｃ
ｕ−Ｓｉ合金などのＡｌ合金から構成されている。(Embodiment 1) FIG. 1 is a plan view showing a semiconductor device according to Embodiment 1 of the present invention, and FIG. 2 is a sectional view taken along line AA of FIG. In the semiconductor device of this embodiment, an insulating film 2 made of an oxide film (SiO 2 ) or the like is formed on a semiconductor substrate 1 made of, for example, Si single crystal, and the insulating film 2 is connected to a desired element region. Lower layer wiring 3 is formed.
The lower layer wiring 3 is made of, for example, Al-Si alloy or Al-C.
It is composed of an Al alloy such as a u-Si alloy.

【００１８】下層配線３は例えばＳｉＯ2、ＰＳＧ（Ｐ
ｈｏｓｐｈｏ ＳｉｌｉｃａｔｅＧｌａｓｓ）などから
なる絶縁保護膜４によって覆われ、この絶縁保護膜４の
所望位置にはコンタクトホール５が開口されている。こ
のコンタクトホール５は互いに分離された複数の小ホー
ルから構成され、例えば一辺がａ、これに接する他辺が
ｂからなるａ×ｂの開口面積を有する方形状の４個の小
ホール５ａ乃至５ｄがメッシュ状に形成されている。The lower wiring 3 is made of, for example, SiO 2 , PSG (P
It is covered with an insulating protective film 4 made of, for example, phospho Silicate Glass, and a contact hole 5 is opened at a desired position of the insulating protective film 4. The contact hole 5 is composed of a plurality of small holes which are separated from each other. For example, four square small holes 5a to 5d having an opening area of a × b in which one side is a and the other side in contact with this is b. Are formed in a mesh shape.

【００１９】コンタクトホール５を構成している各小ホ
ール５ａ乃至５ｄから絶縁保護膜４の表面には、バリア
金属６が延長して形成されている。このバリア金属６
は、Ａｌ合金からなる下層配線３とのコンタクト性が良
好で、かつＳｉＯ2などからなる絶縁保護膜４との付着
性に優れた例えばＣｒからなる厚さ約０．０７μｍの下
層金属７と、半田からなるＣＣＢ電極との濡れ性に優れ
た例えばＮｉからなる厚さ約０．４μｍの上層金属８と
の重ね膜構造からなり、図１に示すように、平面形状が
円形状に形成されている。このバリア金属６の平面形状
は、これに接続されるＣＣＢ電極の平面形状を決定す
る。A barrier metal 6 is formed extending from the small holes 5a to 5d forming the contact hole 5 on the surface of the insulating protective film 4. This barrier metal 6
Is a lower layer metal 7 made of, for example, Cr having a thickness of about 0.07 μm, which has a good contact property with the lower layer wiring 3 made of an Al alloy and has excellent adhesion to the insulating protective film 4 made of SiO 2 or the like. It has a layered film structure with an upper layer metal 8 having a thickness of about 0.4 μm and made of Ni, for example, which has excellent wettability with a CCB electrode made of solder, and has a circular planar shape as shown in FIG. There is. The planar shape of the barrier metal 6 determines the planar shape of the CCB electrode connected to it.

【００２０】バリア金属６の上層金属８には半田からな
るＣＣＢ電極９が半田付けにより接続されている。この
ＣＣＢ電極９は、接続時に一時的に溶融されて上層金属
８の平面形状にほぼ一致した平面形状に広がり、その断
面形状はほぼ半円形状となる。A CCB electrode 9 made of solder is connected to the upper layer metal 8 of the barrier metal 6 by soldering. This CCB electrode 9 is temporarily melted at the time of connection and spreads into a planar shape that substantially matches the planar shape of the upper layer metal 8, and its cross-sectional shape is substantially semicircular.

【００２１】図３は、以上のような半導体チップ１０
を、配線基板１１にフリップチップボンディングによっ
て実装した構造を示すものである。半導体チップ１０の
各ＣＣＢ電極９は配線基板１１の対応した導電層１２に
半田付けされることにより、フェースダウンボンディン
グされる。FIG. 3 shows the semiconductor chip 10 as described above.
2 shows a structure in which is mounted on the wiring board 11 by flip chip bonding. Each CCB electrode 9 of the semiconductor chip 10 is face-down bonded by being soldered to the corresponding conductive layer 12 of the wiring board 11.

【００２２】次に、本実施形態１の半導体装置の製造方
法を、図６乃至図１５を参照して工程順に説明する。Next, the method of manufacturing the semiconductor device of the first embodiment will be described in the order of steps with reference to FIGS.

【００２３】まず、図６に示すように、予めＳｉＯ2よ
うな絶縁膜２が形成され、この絶縁膜２上に例えばＡｌ
−Ｃｕ−Ｓｉ合金層からなる導電層１３が形成された、
例えばＳｉ単結晶からなる半導体基板１を用意する。次
に、導電層１３の所望位置にフォトレジスト１４を塗布
して、このフォトレジスト１４をマスクとしてドライエ
ッチングなどのエッチング処理を施して導電層１３の不
要部を除去する。続いて、フォトレジスト１４を除去す
ることにより、図７に示すように、下層配線３を形成す
る。[0023] First, as shown in FIG. 6, pre-SiO 2 as an insulating film 2 is formed, for example, Al on the insulating film 2
A conductive layer 13 made of a -Cu-Si alloy layer is formed,
For example, a semiconductor substrate 1 made of Si single crystal is prepared. Next, a photoresist 14 is applied to a desired position of the conductive layer 13, and an etching process such as dry etching is performed using the photoresist 14 as a mask to remove unnecessary portions of the conductive layer 13. Then, the photoresist 14 is removed to form the lower wiring 3 as shown in FIG.

【００２４】次に、図８に示すように、下層配線３を含
む基板１の表面に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、例えば
ＳｉＯ2などからなる絶縁保護膜４を形成する。続い
て、絶縁保護膜４の所望位置にフォトレジスト１４を塗
布して、このフォトレジスト１４をマスクとしてドライ
エッチングなどのエッチング処理を施して絶縁保護膜４
を選択的に除去することにより、図９に示すように、コ
ンタクトホール５を形成する。このコンタクトホール５
は、図１０に示すように、互いに分離された例えば一辺
がａ、これに接する他辺がｂからなるａ×ｂの開口面積
を有する方形状の４個の小ホール５ａ乃至５ｄがメッシ
ュ状に形成される。Next, as shown in FIG. 8, for example, CVD (Chemical) is formed on the surface of the substrate 1 including the lower layer wiring 3.
The insulating protection film 4 made of, for example, SiO 2 is formed by vapor deposition. Subsequently, a photoresist 14 is applied to a desired position of the insulating protection film 4, and an etching process such as dry etching is performed using the photoresist 14 as a mask to perform the insulating protection film 4
Is selectively removed to form a contact hole 5 as shown in FIG. This contact hole 5
As shown in FIG. 10, four small holes 5a to 5d in a square shape having an opening area of a × b in which one side is a and the other side which is in contact with the side is a and are separated from each other in a mesh shape, as shown in FIG. It is formed.

【００２５】続いて、図１１に示すように、コンタクト
ホール５を含む絶縁保護膜４上に重ね膜からなる導電層
１５を形成する。まず、例えば蒸着法によって、厚さ約
０．０７μｍのＣｒからなる下層金属７を形成し、次
に、この上に例えばスパッタ法によって厚さ約０．４μ
ｍのＮｉからなる上層金属８を形成する。続いて、導電
層１５の所望位置にフォトレジスト１４を塗布して、こ
のフォトレジスト１４をマスクとしてドライエッチング
などのエッチング処理を施して導電層１５の不要部を除
去して平面形状が円形状になるようにパターニングす
る。次に、フォトレジスト１４を除去することにより、
図１２に示すように、バリア金属６を形成する。Subsequently, as shown in FIG. 11, a conductive layer 15 made of a laminated film is formed on the insulating protective film 4 including the contact holes 5. First, a lower metal layer 7 made of Cr and having a thickness of about 0.07 μm is formed by, for example, a vapor deposition method, and then a lower metal layer 7 having a thickness of about 0.4 μ is formed by, for example, a sputtering method.
An upper metal layer 8 made of Ni of m is formed. Then, a photoresist 14 is applied to a desired position of the conductive layer 15, and an etching process such as dry etching is performed using the photoresist 14 as a mask to remove unnecessary portions of the conductive layer 15 so that the planar shape is circular. Pattern so that Next, by removing the photoresist 14,
As shown in FIG. 12, the barrier metal 6 is formed.

【００２６】続いて、図１３に示すように、バリア金属
６を除いた絶縁保護膜４上にフォトレジスト１４を形成
する。これは、最初に全面にフォトレジスト１４を塗布
した後、不要部分を除去することにより所望位置にのみ
フォトレジスト１４を残すようにする。次に、図１４に
示すように、全面に半田（Ｐｂ−Ｓｎ合金）層１６を蒸
着法によって形成する。一例として、Ｐｂ：Ｓｎが９
８：２からなる半田層を形成する。このとき、フォトレ
ジスト１４の端部には段切れ１７が生じている。Subsequently, as shown in FIG. 13, a photoresist 14 is formed on the insulating protective film 4 excluding the barrier metal 6. This is done by first applying the photoresist 14 to the entire surface and then removing unnecessary portions so that the photoresist 14 remains only at desired positions. Next, as shown in FIG. 14, a solder (Pb—Sn alloy) layer 16 is formed on the entire surface by vapor deposition. As an example, Pb: Sn is 9
A solder layer composed of 8: 2 is formed. At this time, a step break 17 occurs at the end of the photoresist 14.

【００２７】続いて、リフトオフ法によって残っている
フォトレジスト１４とともに、この上の半田層１６を除
去する。段切れ１７の存在により除去は容易に行われ
る。これにより、図１５に示すように、バリア金属６上
のみに半田層１６を残して、ＣＣＢ電極９を形成する。Subsequently, the solder layer 16 thereon is removed together with the remaining photoresist 14 by the lift-off method. The presence of the step break 17 facilitates the removal. As a result, as shown in FIG. 15, the CCB electrode 9 is formed while leaving the solder layer 16 only on the barrier metal 6.

【００２８】次に、このようにして得られた半導体チッ
プ１を、各ＣＣＢ電極９を配線基板１１の対応した導電
層１２に位置決めした後、配線基板１１をリフロー炉へ
供給して約３２０℃に加熱する。これによって、ＣＣＢ
電極９を溶融させることにより、半導体チップ１０を配
線基板１１にフェースダウンボンディングして、図３に
示したような半導体装置を製造する。Next, the semiconductor chip 1 thus obtained is positioned on the corresponding conductive layer 12 of the wiring board 11 after each CCB electrode 9 is placed, and then the wiring board 11 is supplied to the reflow furnace to about 320.degree. Heat to. By this, CCB
By melting the electrode 9, the semiconductor chip 10 is face-down bonded to the wiring board 11 to manufacture the semiconductor device as shown in FIG.

【００２９】このような本実施形態１による半導体装置
によれば、下層配線３にバリア金属６を介してＣＣＢ電
極９を接続するために絶縁保護膜４に開口されるコンタ
クトホール５は、互いに分離された複数の小ホール５ａ
乃至５ｄから構成されているので、個々の小ホール５ａ
乃至５ｄにおける下層配線３とバリア金属６との接触面
積は小さくしたままで、コンタクトホール５の全体の接
触面積を必要な広さに増加させることができる。従っ
て、バリア金属６にＣＣＢ電極９を接続しても、各小ホ
ール５ａ乃至５ｄを通じての両者間の接触面積は小さく
なっているので、両者間に加わる応力は緩和される。こ
れにより、バリア金属６のクラックを防止することがで
きるようになる。In the semiconductor device according to the first embodiment, the contact holes 5 opened in the insulating protection film 4 for connecting the CCB electrode 9 to the lower wiring 3 via the barrier metal 6 are separated from each other. Multiple small holes 5a
To 5d, each small hole 5a
It is possible to increase the contact area of the entire contact hole 5 to a required area while keeping the contact area between the lower layer wiring 3 and the barrier metal 6 at 5 to 5d small. Therefore, even if the CCB electrode 9 is connected to the barrier metal 6, the contact area between the two through the small holes 5a to 5d is small, and the stress applied between the two is relaxed. This makes it possible to prevent cracks in the barrier metal 6.

【００３０】（表１）は、本実施形態１において、コン
タクトホール５を構成している各小ホール５ａ乃至５ｄ
の開口面積（ａ×ｂ）を変化させた場合に、発生したク
ラック不良率を示している。Table 1 shows the small holes 5a to 5d constituting the contact hole 5 in the first embodiment.
3 shows the crack defect rate that occurred when the opening area (a × b) was changed.

【００３１】[0031]

【表１】 [Table 1]

【００３２】（表１）から明らかなように、ケースＮ
Ｏ．１乃至５のいずれにおいても、クラック不良率は１
％以下と極めて少なくなっている。特に、ケースＮＯ．
５においては、クラック不良率は０％となっている。こ
のケースＮＯ．５における開口面積１５００μｍ2は、
正方形に換算すると一辺は約３９μｍとなる。半導体装
置の設計上からは、各小ホールの開口面積および各辺の
寸法はできるだけ小さい方が、フレキシビリティに富ん
だ設計が可能となる。従って、正方形換算で一辺が約３
０〜４０μｍの範囲において望ましい結果が得られる。As is clear from (Table 1), Case N
O. In any of 1 to 5, the crack defect rate is 1
% Or less, which is extremely low. In particular, case NO.
In No. 5, the crack defect rate is 0%. In this case NO. The opening area 1500 μm 2 in 5 is
If converted into a square, one side is about 39 μm. From the standpoint of designing a semiconductor device, the smaller the opening area of each small hole and the dimension of each side, the more flexible the design becomes. Therefore, when converted to a square, one side is about 3
The desired result is obtained in the range of 0 to 40 μm.

【００３３】以上のような実施形態１によれば、次のよ
うな効果が得られる。According to the first embodiment described above, the following effects can be obtained.

【００３４】下層配線３にバリア金属６を介してＣＣＢ
電極９を接続するために絶縁保護膜４に開口されるコン
タクトホール５は、互いに分離された複数の小ホール５
ａ乃至５ｄから構成されているので、個々の小ホール５
ａ乃至５ｄにおける下層配線３とバリア金属６との接触
面積は小さくしたままで、コンタクトホール５の全体の
接触面積を増加させることができる。従って、絶縁保護
膜４に開口されたコンタクトホール５を通じて下層配線
３にバリア金属６を介してＣＣＢ電極９を接続する場
合、下層配線３とバリア金属６間に加わる応力を緩和し
てバリア金属６のクラックを防止することが可能とな
る。CCB is provided to the lower layer wiring 3 through the barrier metal 6.
The contact holes 5 opened in the insulating protective film 4 for connecting the electrodes 9 are a plurality of small holes 5 separated from each other.
Since it is composed of a to 5d, each small hole 5
It is possible to increase the contact area of the entire contact hole 5 while keeping the contact area between the lower layer wiring 3 and the barrier metal 6 in a to 5d small. Therefore, when the CCB electrode 9 is connected to the lower layer wiring 3 via the barrier metal 6 through the contact hole 5 opened in the insulating protective film 4, the stress applied between the lower layer wiring 3 and the barrier metal 6 is relaxed to reduce the barrier metal 6 It is possible to prevent the cracks.

【００３５】（実施形態２）図４は本発明の実施形態２
による半導体装置の主要部を示す平面図で、実施形態１
における絶縁保護膜４に開口するコンタクトホール５を
構成する複数の小ホール５ａ乃至５ｄに、各角部に各々
テーパー辺１８を形成した例を示すものである。(Second Embodiment) FIG. 4 shows a second embodiment of the present invention.
2 is a plan view showing a main part of a semiconductor device according to Embodiment 1.
2 shows an example in which tapered sides 18 are formed at the respective corners of the plurality of small holes 5a to 5d forming the contact hole 5 opening in the insulating protective film 4 in FIG.

【００３６】このような各小ホール５ａ乃至５ｄの形状
によれば、特に各角部に各々テーパー辺１８を形成した
ことにより、より応力の集中を緩和することが可能にな
る。According to the shape of each of the small holes 5a to 5d as described above, the concentration of stress can be alleviated more particularly by forming the tapered side 18 at each corner.

【００３７】従って、このような実施形態２によって
も、コンタクトホール５を構成する複数の小ホール５ａ
乃至５ｄの形状が異なるだけで、実施形態１と同様な作
用が行われるので、実施形態１と同様な効果を得ること
ができる。Therefore, according to the second embodiment as well, the plurality of small holes 5a forming the contact holes 5 are formed.
Since the same operation as that of the first embodiment is performed with the only difference in the shapes of the to 5d, it is possible to obtain the same effect as that of the first embodiment.

【００３８】（実施形態３）図５は本発明の実施形態３
による半導体装置の主要部を示す平面図で、絶縁保護膜
４に開口するコンタクトホール５を構成する複数の小ホ
ール５ａ乃至５ｄを、円形状に形成した例を示すもので
ある。(Third Embodiment) FIG. 5 shows a third embodiment of the present invention.
FIG. 6 is a plan view showing the main part of the semiconductor device according to FIG. 1, showing an example in which a plurality of small holes 5a to 5d forming a contact hole 5 opening in the insulating protective film 4 are formed in a circular shape.

【００３９】このような各小ホール５ａ乃至５ｄの形状
によれば、各小ホール５ａ乃至５ｄに角部は存在してい
ないので、より応力の集中を緩和することが可能にな
る。According to the shape of the small holes 5a to 5d, since the small holes 5a to 5d have no corners, it is possible to further reduce the stress concentration.

【００４０】従って、このような実施形態３によって
も、コンタクトホール５を構成する複数の小ホール５ａ
乃至５ｄの形状が異なるだけで、実施形態１と同様な作
用が行われるので、実施形態１と同様な効果を得ること
ができる。Therefore, also according to the third embodiment, the plurality of small holes 5a forming the contact holes 5 are formed.
Since the same operation as that of the first embodiment is performed with the only difference in the shapes of the to 5d, it is possible to obtain the same effect as that of the first embodiment.

【００４１】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。As described above, the inventions made by the present inventor are
Although specifically described based on the embodiment, the present invention
It is needless to say that the present invention is not limited to the above embodiment, and various changes can be made without departing from the scope of the invention.

【００４２】例えば、前記実施形態では絶縁保護膜に開
口するコンタクトホールを構成する複数の小ホールは、
４個をメッシュ状に形成する例で説明したが、５個以上
を形成するようにしても良い。For example, in the above-mentioned embodiment, the plurality of small holes forming the contact holes opened in the insulating protective film are
Although an example of forming four pieces in a mesh shape has been described, five or more pieces may be formed.

【００４３】また、前記実施形態ではバリア金属として
は２層の重ね膜から構成した例で説明したが、さらに上
層金属にＡｕのような半田濡れ性に優れた金属を重ねて
３層の重ね膜で構成するようにしても良い。In the above-described embodiment, the barrier metal is composed of a two-layer laminated film. However, a metal having excellent solder wettability such as Au is further laminated on the upper metal layer to form a three-layer laminated film. It may be configured with.

【００４４】さらに、バリア金属を構成する下層配線と
してはＣｒに限らず、Ｔｉなどの他の高融点金属を用い
ることができ、同様に上層配線としてはＮｉに限らずに
Ｃｕなどの他の半田濡れ性に優れた金属を用いることが
できる。Further, not only Cr but other refractory metal such as Ti can be used as the lower layer wiring constituting the barrier metal, and similarly, not only Ni but also other solder such as Cu can be used as the upper layer wiring. A metal having excellent wettability can be used.

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置の技術に適用した場合について説明したが、それに
限定されるものではない。本発明は、少なくとも配線に
バリア金属を介してＣＣＢ電極を接続する条件のものに
は適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the technology of the semiconductor device which is the field of application which is the background has been described, but the invention is not limited thereto. The present invention can be applied to at least the condition that the CCB electrode is connected to the wiring through the barrier metal.

【００４６】[0046]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００４７】配線にバリア金属を介してＣＣＢ電極を接
続するために絶縁保護膜に開口されるコンタクトホール
は、互いに分離された複数の小ホールから構成されてい
るので、個々の小ホールにおける配線とバリア金属との
接触面積は小さいままで、コンタクトホール５の全体の
接触面積を増加させることができるため、絶縁保護膜に
開口されたコンタクトホールを通じて配線にバリア金属
を介してＣＣＢ電極を接続する場合、配線とバリア金属
間に加わる応力を緩和してバリア金属のクラックを防止
することが可能となる。Since the contact hole opened in the insulating protective film for connecting the CCB electrode to the wiring through the barrier metal is composed of a plurality of small holes separated from each other, the contact holes in the individual small holes are different from those of the wiring. When the CCB electrode is connected to the wiring through the barrier metal through the contact hole opened in the insulating protective film, the contact area with the barrier metal can be increased while increasing the overall contact area of the contact hole 5. It is possible to reduce the stress applied between the wiring and the barrier metal and prevent the barrier metal from cracking.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施形態１による半導体装置に用いら
れる半導体チップを示す平面図である。FIG. 1 is a plan view showing a semiconductor chip used in a semiconductor device according to a first embodiment of the present invention.

【図２】図１のＡ−Ａ断面図である。FIG. 2 is a sectional view taken along line AA of FIG.

【図３】本発明の実施形態１による半導体装置を示す断
面図である。FIG. 3 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.

【図４】本発明の実施形態２による半導体装置の主要部
を示す平面図である。FIG. 4 is a plan view showing a main part of a semiconductor device according to a second embodiment of the present invention.

【図５】本発明の実施形態３による半導体装置の主要部
を示す平面図である。FIG. 5 is a plan view showing a main part of a semiconductor device according to a third embodiment of the present invention.

【図６】本発明の実施形態１による半導体装置の製造方
法の一工程を示す断面図である。FIG. 6 is a cross-sectional view showing a step in the method of manufacturing the semiconductor device according to the first embodiment of the present invention.

【図７】本発明の実施形態１による半導体装置の製造方
法の他の工程を示す断面図である。FIG. 7 is a cross-sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図８】本発明の実施形態１による半導体装置の製造方
法のその他の工程を示す断面図である。FIG. 8 is a sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図９】本発明の実施形態１による半導体装置の製造方
法のその他の工程を示す断面図である。FIG. 9 is a cross-sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図１０】本発明の実施形態１による半導体装置の製造
方法のその他の工程を示す平面図である。FIG. 10 is a plan view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図１１】本発明の実施形態１による半導体装置の製造
方法のその他の工程を示す断面図である。FIG. 11 is a cross-sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図１２】本発明の実施形態１による半導体装置の製造
方法のその他の工程を示す断面図である。FIG. 12 is a cross-sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図１３】本発明の実施形態１による半導体装置の製造
方法のその他の工程を示す断面図である。FIG. 13 is a cross-sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図１４】本発明の実施形態１による半導体装置の製造
方法のその他の工程を示す断面図である。FIG. 14 is a cross-sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図１５】本発明の実施形態１による半導体装置の製造
方法のその他の工程を示す断面図である。FIG. 15 is a cross-sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１…半導体基板、２…絶縁膜、３…下層配線、４…絶縁
保護膜、５…コンタクトホール、５ａ〜５ｄ…小ホー
ル、６…バリア金属、７…下層金属、８…上層金属、９
…ＣＣＢ電極、１０…半導体チップ、１１…配線基板、
１２、１３…導電層、１４…フォトレジスト、１５…重
ね膜、１６…半田層、１７…段切れ、１８…テーパー
辺。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Insulating film, 3 ... Lower layer wiring, 4 ... Insulating protective film, 5 ... Contact hole, 5a-5d ... Small hole, 6 ... Barrier metal, 7 ... Lower layer metal, 8 ... Upper layer metal, 9
… CCB electrodes, 10… Semiconductor chips, 11… Wiring boards,
12, 13 ... Conductive layer, 14 ... Photoresist, 15 ... Layered film, 16 ... Solder layer, 17 ... Step break, 18 ... Tapered side.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今須 誠士 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山口 日出 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 内田 明久 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 藤崎 泰則 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 清水 淳 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Seiji Imasu 2326 Imai, Ome City, Tokyo, Hitachi Device Development Center (72) Inventor Hide Yamaguchi 2326 Imai Imai, Ome City, Tokyo Hitachi, Ltd. Device Development Inside the center (72) Akihisa Uchida 2326 Imai, Ome, Tokyo Metropolitan area, Hitachi Device Development Center (72) Inventor Yasunori Fujisaki 2326 Imai, Ome, Tokyo Metropolitan area Device development center, Hitachi (72) Invention Atsushi Shimizu 2326 Imai, Ome City, Tokyo Metropolitan Government Hitachi Device Development Center

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板上に形成された配線を覆う絶
縁保護膜にコンタクトホールが開口され、このコンタク
トホールから前記絶縁保護膜の表面まで延長するように
バリア金属が形成され、このバリア金属にＣＣＢ電極が
接続されてなる半導体装置であって、前記コンタクトホ
ールは、互いに分離された複数の小ホールから構成され
ていることを特徴とする半導体装置。1. A contact hole is formed in an insulating protective film covering a wiring formed on a semiconductor substrate, and a barrier metal is formed so as to extend from the contact hole to the surface of the insulating protective film. A semiconductor device having a CCB electrode connected thereto, wherein the contact hole is composed of a plurality of small holes separated from each other. 【請求項２】 前記配線はアルミニウムあるいはアルミ
ニウム合金からなるとともに、前記ＣＣＢ電極は半田か
らなることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the wiring is made of aluminum or an aluminum alloy, and the CCB electrode is made of solder. 【請求項３】 前記バリア金属は、前記配線とのコンタ
クト性が良好でかつ前記絶縁保護膜との付着性に優れた
下層金属と、前記ＣＣＢ電極との濡れ性に優れた上層金
属との重ね膜構造からなることを特徴とする請求項１ま
たは２に記載の半導体装置。3. The barrier metal is a superposition of a lower layer metal having good contact with the wiring and excellent adhesion to the insulating protective film, and an upper layer metal having excellent wettability with the CCB electrode. The semiconductor device according to claim 1, wherein the semiconductor device has a film structure. 【請求項４】 前記複数の小ホールの各々は、少なくと
も一辺の寸法が３０乃至４０μｍからなる方形状に形成
されていることを特徴とする請求項１乃至３のいずれか
１項に記載の半導体装置。4. The semiconductor according to claim 1, wherein each of the plurality of small holes is formed in a rectangular shape having a dimension of at least one side of 30 to 40 μm. apparatus. 【請求項５】 前記複数の小ホールの各々は、面積が１
５００μｍ2以下に形成されていることを特徴とする請
求項１乃至３のいずれか１項に記載の半導体装置。5. The area of each of the plurality of small holes is 1
The semiconductor device according to claim 1, wherein the semiconductor device has a thickness of 500 μm 2 or less.
JP7280034A 1995-10-27 1995-10-27 Semiconductor device Pending JPH09129646A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7280034A JPH09129646A (en) 1995-10-27 1995-10-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7280034A JPH09129646A (en) 1995-10-27 1995-10-27 Semiconductor device

Publications (1)

Publication Number Publication Date
JPH09129646A true JPH09129646A (en) 1997-05-16

Family

ID=17619380

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7280034A Pending JPH09129646A (en) 1995-10-27 1995-10-27 Semiconductor device

Country Status (1)

Country Link
JP (1) JPH09129646A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045875A (en) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk Semiconductor device and its fabricating method
JP2007273547A (en) 2006-03-30 2007-10-18 Nec Corp Semiconductor element and semiconductor device
WO2011104779A1 (en) * 2010-02-23 2011-09-01 パナソニック株式会社 Semiconductor integrated circuit device
US8922012B2 (en) 2009-10-01 2014-12-30 Samsung Electronics Co., Ltd. Integrated circuit chip and flip chip package having the integrated circuit chip
US10559547B2 (en) 2017-06-28 2020-02-11 Murata Manufacturing Co., Ltd. Semiconductor chip

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045875A (en) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk Semiconductor device and its fabricating method
JP2007273547A (en) 2006-03-30 2007-10-18 Nec Corp Semiconductor element and semiconductor device
US8922012B2 (en) 2009-10-01 2014-12-30 Samsung Electronics Co., Ltd. Integrated circuit chip and flip chip package having the integrated circuit chip
WO2011104779A1 (en) * 2010-02-23 2011-09-01 パナソニック株式会社 Semiconductor integrated circuit device
US10559547B2 (en) 2017-06-28 2020-02-11 Murata Manufacturing Co., Ltd. Semiconductor chip

Similar Documents

Publication Publication Date Title
US5786239A (en) Method of manufacturing a semiconductor package
JPS6231819B2 (en)
JPH0145976B2 (en)
US5731066A (en) Electronic circuit device
JP2000091371A (en) Semiconductor device and its manufacture
JPH09129646A (en) Semiconductor device
JPH05218021A (en) Semiconductor device
JP2000269392A (en) Semiconductor module and heat-radiating insulating plate
JP2005109171A (en) Semiconductor device and manufacturing method thereof
JPH03218644A (en) Connection structure of circuit board
CN1983573B (en) Semiconductor device and method for fabricating the same
JP2691145B2 (en) Ceramic substrate structure
JP2001068602A (en) Semiconductor device
JPS6331138A (en) Manufacture of semiconductor device
JPH09162240A (en) Semiconductor device
JPH05218226A (en) Multilayer interconnection board
JP3645670B2 (en) Wiring board manufacturing method
JPH08172273A (en) Ceramic wiring board and its mounting structure
JPS639136A (en) Formation of bump electrode for semiconductor element
JPH07221101A (en) Formation of bump electrode on semiconductor wafer
JPS5929430A (en) Semiconductor device
JPH06302605A (en) Semiconductor device
JP3548814B2 (en) Structure of protruding electrode and method for forming the same
JP2000040715A (en) Flip-chip packaged semiconductor device and manufacture thereof
JP2022015429A (en) Multilayer wiring board and method for manufacturing multilayer wiring board